JPH01133366A - Ｍｏｓ半導体装置の製造方法 - Google Patents
Ｍｏｓ半導体装置の製造方法Info
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- JPH01133366A JPH01133366A JP29093187A JP29093187A JPH01133366A JP H01133366 A JPH01133366 A JP H01133366A JP 29093187 A JP29093187 A JP 29093187A JP 29093187 A JP29093187 A JP 29093187A JP H01133366 A JPH01133366 A JP H01133366A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＩ Ｔ Ｌ Ｄ Ｄ （Ｉｎｖｅｒｓｅ−Ｔ
ｇａｔｅ Ｌｉｇｈｔｌｙ［）ｏｐｅｄ Ｄｒａｉｎ
）構造のＭＯＳ半導体装置の製造方法に関する。
ｇａｔｅ Ｌｉｇｈｔｌｙ［）ｏｐｅｄ Ｄｒａｉｎ
）構造のＭＯＳ半導体装置の製造方法に関する。
（ロ）従来の技術
近年、ＭＯ３半導体装置が微細化されるに伴い、ドレイ
ン領域近傍でのチャンネル領域における強電界によって
生じるホットキャリアの発生に伴うしきい値電圧の変動
等の諸特性の劣化が問題となっている。断る問題を解決
するためにＬＤＤ構造のＭＯＳ半導体装置が提案された
。このＬＤＤ構造はＭＯＳ半導体装置のドレイン領域（
およびソース領域）をチャンネル領域近傍の低濃度不純
物領域とこの低濃度不純物領域に隣接する高濃度不純物
領域とから構成したものである。このＬＤＤ構造のＭＯ
５半導体装置はチャンネル領域における強電界を緩和す
ることができるので、ショートチャンネルにおける種々
の問題を解消できる。
ン領域近傍でのチャンネル領域における強電界によって
生じるホットキャリアの発生に伴うしきい値電圧の変動
等の諸特性の劣化が問題となっている。断る問題を解決
するためにＬＤＤ構造のＭＯＳ半導体装置が提案された
。このＬＤＤ構造はＭＯＳ半導体装置のドレイン領域（
およびソース領域）をチャンネル領域近傍の低濃度不純
物領域とこの低濃度不純物領域に隣接する高濃度不純物
領域とから構成したものである。このＬＤＤ構造のＭＯ
５半導体装置はチャンネル領域における強電界を緩和す
ることができるので、ショートチャンネルにおける種々
の問題を解消できる。
しかしながらＬＤＤ構造のＭＯＳ半導体装置においても
ゲート電極の下に低不純物濃度のソースドレイン領域が
ないので、低不純物濃度のソースドレイン領域がゲート
電極、高不純物濃度のソースドレイン領域および基板の
３者の電界で制御され、ｇｍの劣化、しきい値電圧の変
動等の緒特性の劣化が十分に改善されていない。
ゲート電極の下に低不純物濃度のソースドレイン領域が
ないので、低不純物濃度のソースドレイン領域がゲート
電極、高不純物濃度のソースドレイン領域および基板の
３者の電界で制御され、ｇｍの劣化、しきい値電圧の変
動等の緒特性の劣化が十分に改善されていない。
そこでＬＤＤ構造の更に改善したＩＴＬＤＤ構造がゼロ
ックスバロ アルド リサーチセンタよりＩＥＤＭ ８
６ Ｐ７４２〜７４５で提案された。以下に第２図Ａ
乃至第２図Ｆを参照してＩＴＬＤＤ構造のＭＯＳ半導体
装置の製造方法を説明する。
ックスバロ アルド リサーチセンタよりＩＥＤＭ ８
６ Ｐ７４２〜７４５で提案された。以下に第２図Ａ
乃至第２図Ｆを参照してＩＴＬＤＤ構造のＭＯＳ半導体
装置の製造方法を説明する。
まず第２図Ａに示す如く、Ｐ型シリコン基板（５１）表
面に約２００人のゲート酸化膜（５２）を熱酸化により
形成し、ゲート酸化膜（５２）上にＬＰＣＶＤ法により
約４０００人の厚みにリンドープしたポリシリコン層（
５３）を付着し、ポリシリコン層（５３）上に約５００
人のシリコン酸化膜（５４）をＬＰＣＶＤ法で付着する
。また予定のチャンネル領域上のシリコン酸化膜（５４
〉上には選択的にレジスト１（５５）を付着する。
面に約２００人のゲート酸化膜（５２）を熱酸化により
形成し、ゲート酸化膜（５２）上にＬＰＣＶＤ法により
約４０００人の厚みにリンドープしたポリシリコン層（
５３）を付着し、ポリシリコン層（５３）上に約５００
人のシリコン酸化膜（５４）をＬＰＣＶＤ法で付着する
。また予定のチャンネル領域上のシリコン酸化膜（５４
〉上には選択的にレジスト１（５５）を付着する。
次に第２図Ｂに示す如く、レジストＦｊ（５５）をマス
クとしてポリシリ′：ｚ＞Ｎ！Ｉ（５３）の異方性エツ
チング（例えばＲＩＥ）を行い、レジストｆｉ（５５）
で被ｍされないポリシリ：１２層（５３）は約１０００
人の厚みまでエツチングされ、薄いポリシリコン層（５
３１）を形成する。なおレジスト層（５５）下には厚い
ポリシリコン層（５３２）が残る。
クとしてポリシリ′：ｚ＞Ｎ！Ｉ（５３）の異方性エツ
チング（例えばＲＩＥ）を行い、レジストｆｉ（５５）
で被ｍされないポリシリ：１２層（５３）は約１０００
人の厚みまでエツチングされ、薄いポリシリコン層（５
３１）を形成する。なおレジスト層（５５）下には厚い
ポリシリコン層（５３２）が残る。
次に第２図Ｃに示す如く、厚いポリシリコン層（５３２
）をマスクとしてリンを加速電圧１１０ＫｅＶ。
）をマスクとしてリンを加速電圧１１０ＫｅＶ。
ドーズ量Ｉ Ｘ １０ ”ｃｍ−”でイオン注入して、
薄いポリシリコンＦ７（５３１）下にＮ−型のソースド
レイン領域（５５）（５６）を形成する。Ｎ−型ソース
ドレイン領域（５５）（５６）は略厚いポリシリコン層
（５３２）の幅だけ離間した短チヤンネル構造を形成す
る。
薄いポリシリコンＦ７（５３１）下にＮ−型のソースド
レイン領域（５５）（５６）を形成する。Ｎ−型ソース
ドレイン領域（５５）（５６）は略厚いポリシリコン層
（５３２）の幅だけ離間した短チヤンネル構造を形成す
る。
次に第２図りに示す如く、厚いポリシリコン層（５３２
）の側面にサイドウオール膜（５７）を形成する。この
サイドウオール膜（５７）は全面にＬＰＣＶＤ法により
シリコン酸化膜を約３００ｏ人の厚みに付着した後、反
応性イオンエツチング（ＲＩＥ）を行って形成される。
）の側面にサイドウオール膜（５７）を形成する。この
サイドウオール膜（５７）は全面にＬＰＣＶＤ法により
シリコン酸化膜を約３００ｏ人の厚みに付着した後、反
応性イオンエツチング（ＲＩＥ）を行って形成される。
次に第２図Ｅに示す如く、逆Ｔ （Ｉｎｖｅｒｓｅ−Ｔ
）状のゲート電極（６０）を形成する。厚いポリシリ
コンＪｆｆｌ （５３２）を被膜するシリコン酸化膜（
５４）およびサイドウオール膜（５７）をマスクとして
反応性イオンエツチング（ＲＩＥ）を行い、サイドウオ
ール膜（５７）で被覆きれない薄いポリシリコン層（５
３１）をエツチング除去し、逆Ｔ字状のゲート電極（６
０）を得る。
）状のゲート電極（６０）を形成する。厚いポリシリ
コンＪｆｆｌ （５３２）を被膜するシリコン酸化膜（
５４）およびサイドウオール膜（５７）をマスクとして
反応性イオンエツチング（ＲＩＥ）を行い、サイドウオ
ール膜（５７）で被覆きれない薄いポリシリコン層（５
３１）をエツチング除去し、逆Ｔ字状のゲート電極（６
０）を得る。
更に第２図Ｆに示す如く、ゲート電極（６０）およびサ
イドウオール膜（５７）をマスクとしてイオン注入をし
てＮ＋型のソースドレイン領域（５８）（５９）を形成
する。イオン注入はリンを加速電圧７０ＫｅＶ。
イドウオール膜（５７）をマスクとしてイオン注入をし
てＮ＋型のソースドレイン領域（５８）（５９）を形成
する。イオン注入はリンを加速電圧７０ＫｅＶ。
ドーズ量５ Ｘ １０ ”ｃｙｎ−”で行い、サイドウ
オール膜（５７）の幅だけ外側にＮ＋型のソースドレイ
ン領域（５８）（５９）を形成している。
オール膜（５７）の幅だけ外側にＮ＋型のソースドレイ
ン領域（５８）（５９）を形成している。
衛士の如く、Ｎ−型のソースドレイン領域（５５）（５
６）上にもゲート電極（６０）を有するＩＴＬＤＤ構造
のＭＯ３半導体装置を形成できる。
６）上にもゲート電極（６０）を有するＩＴＬＤＤ構造
のＭＯ３半導体装置を形成できる。
（ハ）発明が解決しようとする問題点
しかしながら衛士したＩＴＬＤＤ構造のＭＯ３半導体装
置の製造方法においては、第２図りに示す様にサイドウ
オール膜（５７）をシリコン酸化膜等の絶縁物で形成し
ているので、ゲート電極の低抵抗化に全く寄与できない
問題点を有していた。
置の製造方法においては、第２図りに示す様にサイドウ
オール膜（５７）をシリコン酸化膜等の絶縁物で形成し
ているので、ゲート電極の低抵抗化に全く寄与できない
問題点を有していた。
（ニ）問題点を解決するための手段
本発明は斯る問題点に鑑みてなされ、サイドウオール膜
を高融点金属またはそのシリサイド層で形成することに
より、従来の問題点を改善したＩＴＬＤＤ構造のＭＯＳ
半導体装置の製造方法を提供するものである。
を高融点金属またはそのシリサイド層で形成することに
より、従来の問題点を改善したＩＴＬＤＤ構造のＭＯＳ
半導体装置の製造方法を提供するものである。
（ネ）作用
本発明に依れば、高融点金属またはそのシリサイドを用
いてサイドウオール膜を形成するので、Ｎ０型のソース
ドレイン領域のイオン注入のマスクとゲート電極の配線
材料とを兼用できゲート電極の低抵抗化に寄与できるこ
とを特徴とする。
いてサイドウオール膜を形成するので、Ｎ０型のソース
ドレイン領域のイオン注入のマスクとゲート電極の配線
材料とを兼用できゲート電極の低抵抗化に寄与できるこ
とを特徴とする。
（へ）実施例
本発明に依るＩＴＬＤＤ構造のＭＯ３半導体装置の製造
方法を第１図Ａ乃至第１図Ｆを参照して詳述する。
方法を第１図Ａ乃至第１図Ｆを参照して詳述する。
まず第１図Ａに示す如く、Ｐ型シリコン基板（１）表面
に約２００人のゲート酸化膜（２）を熱酸化により形成
し、ゲート酸化膜（２）上にＬＰＣＶＤ法により約４０
００人の厚みにリンドープしたポリシリコンＷＪ（３）
を付着し、ポリシリコン層（３）上に約５００人のシリ
コン酸化膜（４）をＬＰＣＶＤ法で付着する。また予定
のチャンネル領域上のシリコン酸化膜（４）上には選択
的にレジスト層（５）を付着する。
に約２００人のゲート酸化膜（２）を熱酸化により形成
し、ゲート酸化膜（２）上にＬＰＣＶＤ法により約４０
００人の厚みにリンドープしたポリシリコンＷＪ（３）
を付着し、ポリシリコン層（３）上に約５００人のシリ
コン酸化膜（４）をＬＰＣＶＤ法で付着する。また予定
のチャンネル領域上のシリコン酸化膜（４）上には選択
的にレジスト層（５）を付着する。
次に第１図Ｂに示す如く、レジスト層（５）をマスクと
してポリシリコン層（３）の異方性エツチング（例えば
ＲＩＥ）を行い、レジスト層（５）で被覆されないポリ
シリコン層（３）は約１０００人の厚みまでエツチング
きれ５．薄いポリシリコン層（３１）を形成する。なお
レジスト層（５）下には厚いポリシリコン層（３２）が
残る。
してポリシリコン層（３）の異方性エツチング（例えば
ＲＩＥ）を行い、レジスト層（５）で被覆されないポリ
シリコン層（３）は約１０００人の厚みまでエツチング
きれ５．薄いポリシリコン層（３１）を形成する。なお
レジスト層（５）下には厚いポリシリコン層（３２）が
残る。
次に第１図Ｃに示す如く、厚いポリシリコン層（３２）
をマスクとしてリンを加速電圧１１０ＫｅＶ。
をマスクとしてリンを加速電圧１１０ＫｅＶ。
ドーズ量ｌ Ｘ Ｉ Ｑ １４ｃｍ−”でイオン注入し
て、薄いポリシリコン層（３１）下にＮ−型のソースド
レイン領域（５）（６）を形成する。Ｎ−型ソースドレ
イン領域（５）（６）は略厚いポリシリコン層（３２）
の幅だけ離間した短チヤンネル構造を形成する。
て、薄いポリシリコン層（３１）下にＮ−型のソースド
レイン領域（５）（６）を形成する。Ｎ−型ソースドレ
イン領域（５）（６）は略厚いポリシリコン層（３２）
の幅だけ離間した短チヤンネル構造を形成する。
次に第１図りに示す如く、厚いポリシリコン層（３２）
の側面にサイドウオール膜（７）を形成する。
の側面にサイドウオール膜（７）を形成する。
このサイドウオール膜（７）は全面にスパッタまたはＣ
ＶＤ法により高融点金属（Ｍｏ、Ｗ等）またはそのシリ
サイド（ＷＳｉｘ ｒ ＭｏＳｉ、 、 ＴｉＳｉｘ等
）を約３０００人の厚みに付着した後、反応性イオンエ
ツチング（ＲＩＥ）を行って形成きれる。
ＶＤ法により高融点金属（Ｍｏ、Ｗ等）またはそのシリ
サイド（ＷＳｉｘ ｒ ＭｏＳｉ、 、 ＴｉＳｉｘ等
）を約３０００人の厚みに付着した後、反応性イオンエ
ツチング（ＲＩＥ）を行って形成きれる。
本工程は本発明の最も特徴とする工程であり、例えばタ
ングステンシリサイド（ＷＳｉ、）をＣＶＤ法で基板温
度３６０″Ｃで付着した後、反応性イオンエツチング（
ＲＩＥ）によりサイドウオール膜（７）を形成する。こ
のときタングステンシリサイドは薄いポリシリコン層り
３１）上にサイドウオール膜（７）を形成しているので
、ｗＳｉ１／ポリシリコンのポリサイド構造となり、ｗ
ｓｉ、／シリコン酸化膜構造によるＷ５ｉ、のはがれや
トランジスタ特性の劣化の障害を除去できる。
ングステンシリサイド（ＷＳｉ、）をＣＶＤ法で基板温
度３６０″Ｃで付着した後、反応性イオンエツチング（
ＲＩＥ）によりサイドウオール膜（７）を形成する。こ
のときタングステンシリサイドは薄いポリシリコン層り
３１）上にサイドウオール膜（７）を形成しているので
、ｗＳｉ１／ポリシリコンのポリサイド構造となり、ｗ
ｓｉ、／シリコン酸化膜構造によるＷ５ｉ、のはがれや
トランジスタ特性の劣化の障害を除去できる。
次に第１図Ｅに示す如く、逆Ｔ （Ｉｎｖｅｒｓａ−Ｔ
）状のゲート電極（８）を形成する。厚いポリシリコ
ン層（３２）および薄いポリシリコン層（３１）を被覆
するサイドウオール膜（７）を含むタングステンシリサ
イド層をマスクとして反応性イオンエツチング（ＲＩＥ
）を行い、露出された薄いポリシリコン層（３１）をエ
ツチング除去して逆Ｔ字状のゲート電極（８）を得。る
、なおタングステンシリサイド層はそのまま残してゲー
ト電極（８）の配線材料として利用するので、ポリシリ
コンのシート抵抗約２０Ω／口より１桁以上の低抵抗化
を図れる。
）状のゲート電極（８）を形成する。厚いポリシリコ
ン層（３２）および薄いポリシリコン層（３１）を被覆
するサイドウオール膜（７）を含むタングステンシリサ
イド層をマスクとして反応性イオンエツチング（ＲＩＥ
）を行い、露出された薄いポリシリコン層（３１）をエ
ツチング除去して逆Ｔ字状のゲート電極（８）を得。る
、なおタングステンシリサイド層はそのまま残してゲー
ト電極（８）の配線材料として利用するので、ポリシリ
コンのシート抵抗約２０Ω／口より１桁以上の低抵抗化
を図れる。
更に第１図Ｆに示す如く、ゲート電極（８）およびサイ
ドウオール膜（７）をマスクとしてイオン注入してＮ′
″型のソースドレイン領域（９）（１０）を形成する。
ドウオール膜（７）をマスクとしてイオン注入してＮ′
″型のソースドレイン領域（９）（１０）を形成する。
イオン注入はリンを加速電圧７０ Ｋｅｙ。
ドーズ量５×１０″ｃｒ１１″″で行い、サイドウオー
ル膜（７）の幅だけ外側にＮ＋型のソースドレイン領域
（９）（１０）を形成している。
ル膜（７）の幅だけ外側にＮ＋型のソースドレイン領域
（９）（１０）を形成している。
断上の如く、Ｎ−型のソースドレイン領域（５）＜６＞
上にもゲート電極（８）を有するＩＴＬＤＤ構造のＭＯ
Ｓ半導体装置を形成できる。
上にもゲート電極（８）を有するＩＴＬＤＤ構造のＭＯ
Ｓ半導体装置を形成できる。
（ト）発明の効果
本発明に依れば、サイドウオール膜（７）を高融点金属
またはそのシリサイドで形成しているので、サイドウオ
ール膜（７）をゲート電極（８）の配線材料と兼用でき
、ゲート電極（８）を低抵抗化できる利点を有する。
またはそのシリサイドで形成しているので、サイドウオ
ール膜（７）をゲート電極（８）の配線材料と兼用でき
、ゲート電極（８）を低抵抗化できる利点を有する。
またサイドウオール膜（８）を高融点金属またはシリサ
イドで形成するので、ＷＳｉ＊／ポリシリコンのポリサ
イド構造のＩＴＬＤＤ構造を得られる利点も有する。
イドで形成するので、ＷＳｉ＊／ポリシリコンのポリサ
イド構造のＩＴＬＤＤ構造を得られる利点も有する。
第１図Ａ乃至第１図Ｆは本発明によるＭＯ５半導体装置
の製造方法を説明する断面図、第２図Ａ乃至第２図Ｆは
従来のＭＯ３半導体装１δの製造方法を説明する断酷図
である。 （１）は半導体基板、 （２）はゲート絶縁膜、（３）
はポリシリコン層、 （３１）は薄いポリシリコン層、
（３２）は厚いポリシリコン層、 （４）はシリコ
ン酸化膜、（５）（６）はＮ−型のソース、ドレイン領
域、（７）はサイドウオール膜、 （８）はゲート電極
、 （９）（１０）はＮ１型のソース、ドレイン領域
である。
の製造方法を説明する断面図、第２図Ａ乃至第２図Ｆは
従来のＭＯ３半導体装１δの製造方法を説明する断酷図
である。 （１）は半導体基板、 （２）はゲート絶縁膜、（３）
はポリシリコン層、 （３１）は薄いポリシリコン層、
（３２）は厚いポリシリコン層、 （４）はシリコ
ン酸化膜、（５）（６）はＮ−型のソース、ドレイン領
域、（７）はサイドウオール膜、 （８）はゲート電極
、 （９）（１０）はＮ１型のソース、ドレイン領域
である。
Claims (1)
- （１）一導電型の半導体基板表面にゲート絶縁膜を介し
てポリシリコン層を形成する工程、 前記ポリシリコン層の予定のチャンネル領域上の部分を
除いて薄くエッチングする工程、 前記厚いポリシリコン層をマスクとして前記薄いポリシ
リコン層および前記ゲート絶縁膜を通して前記半導体基
板表面に低不純物濃度のソースドレイン領域を形成する
工程、 前記厚いポリシリコン層の側面に高融点金属またはその
シリサイドより成るサイドウォール膜を形成する工程、 前記厚いポリシリコン層およびサイドウォール膜をマス
クとして前記ゲート絶縁膜を通して高不純物濃度のソー
スドレイン領域を形成する工程とを有することを特徴と
するＭＯＳ半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29093187A JPH01133366A (ja) | 1987-11-18 | 1987-11-18 | Ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29093187A JPH01133366A (ja) | 1987-11-18 | 1987-11-18 | Ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01133366A true JPH01133366A (ja) | 1989-05-25 |
Family
ID=17762361
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29093187A Pending JPH01133366A (ja) | 1987-11-18 | 1987-11-18 | Ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01133366A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ｇｉｄｌｍｏｓｆｅｔ構造および製造方法 |
| EP2447773A1 (en) | 2010-11-02 | 2012-05-02 | Fujifilm Corporation | Photosensitive resin composition, method for producing pattern, MEMS structure, method for producing the structure, method for dry etching, method for wet etching, MEMS shutter device, and image display apparatus |
| CN105742299A (zh) * | 2016-05-16 | 2016-07-06 | 京东方科技集团股份有限公司 | 一种像素单元及其制作方法、阵列基板及显示装置 |
-
1987
- 1987-11-18 JP JP29093187A patent/JPH01133366A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007524984A (ja) * | 2003-01-15 | 2007-08-30 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ｇｉｄｌｍｏｓｆｅｔ構造および製造方法 |
| JP4678875B2 (ja) * | 2003-01-15 | 2011-04-27 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 低ゲート誘導ドレイン漏れ（ｇｉｄｌ）電流を有するｍｏｓｆｅｔデバイス |
| EP2447773A1 (en) | 2010-11-02 | 2012-05-02 | Fujifilm Corporation | Photosensitive resin composition, method for producing pattern, MEMS structure, method for producing the structure, method for dry etching, method for wet etching, MEMS shutter device, and image display apparatus |
| CN105742299A (zh) * | 2016-05-16 | 2016-07-06 | 京东方科技集团股份有限公司 | 一种像素单元及其制作方法、阵列基板及显示装置 |
| US10416515B2 (en) | 2016-05-16 | 2019-09-17 | Boe Technology Group Co., Ltd. | Pixel unit, array substrate, and display device, and fabrication methods thereof |
| CN105742299B (zh) * | 2016-05-16 | 2019-11-29 | 京东方科技集团股份有限公司 | 一种像素单元及其制作方法、阵列基板及显示装置 |
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