JPH01129774A - Pwm制御装置 - Google Patents
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- JPH01129774A JPH01129774A JP62284217A JP28421787A JPH01129774A JP H01129774 A JPH01129774 A JP H01129774A JP 62284217 A JP62284217 A JP 62284217A JP 28421787 A JP28421787 A JP 28421787A JP H01129774 A JPH01129774 A JP H01129774A
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- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M5/00—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases
- H02M5/40—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc
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- H02M5/44—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac
- H02M5/453—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal
- H02M5/458—Conversion of ac power input into ac power output, e.g. for change of voltage, for change of frequency, for change of number of phases with intermediate conversion into dc by static converters using discharge tubes or semiconductor devices to convert the intermediate dc into ac using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K7/00—Modulating pulses with a continuously-variable modulating signal
- H03K7/08—Duration or width modulation ; Duty cycle modulation
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- Power Engineering (AREA)
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Abstract
め要約のデータは記録されません。
Description
を形成するPWM制御回路に関する。
憶し、動作時に命令に応じてパターンを読み出し、制御
する方法がある。(電気学会半導体電力変換方式調査専
門委員会線「半導体電力変換回路J 1987.3.3
1電気学会発行)この方法はオ′ フラインで所望の制
御パターンを計算するから、低次高調波消去PWM制御
制御層トルクリップル低減制御調波損失低減制御など、
他のオンラインのPWM制御方式では困難な制御が容易
におこなえる。
ンバータ周波数に比例した同期式のみであり運転周波数
が低くなるとトルクリップルが増大するため最低周波数
に限界がある。すなわち。
ドレスされ、この2つの指令値に応じたPWM信号を出
力する。 θ がnビットで与えられるときθ のとり
得る値は2m個(=θ。、θ8.θ、。
1.・・・θ、 、8m)であり1周波数が低下すると
θh(k”’Ox〜2 ”−1)に留まる時間が長くな
る。すなわち、運転周波数にかかわらず位相分解能が一
定であるため1時間の分解能は運転周波数が下がると共
に低下する。このため電流、トルクのリップルが増大し
、メモリの容量によって定まる所定周波数以下では運転
不可能となり、用途が限定される。工作機械等に用いら
れる汎用インバータでは運転周波数が広いことが望まし
い。
らない、しかし、従来のメモリを用いたPWM制御回路
と非同期式PWM制御回路との2つのPWM制御回路を
備えることは装置のコストアップを招く。
同期式、非同期式双方のPWMが可能なPWM制御回路
を提供することを目的とする。
数に比例した同期パルスを計数して位相信号を出力する
位相カウンタ、PWMパターンデータが予め書き込まれ
パターン選択信号と前記位相信号で指定されたアドレス
の複数のPWMパターンデータが読み出されるメモリ、
前記位相信号の上位ビットにより前記メモリから読み出
された複数のPWMパターンデータを分配して各相のP
WM倍信号して出力する分配器を備えた装置において、
同期式と非同期式を切り替えるモード信号に応じて前記
同期パルスか一定周波数の非同期パルスのいずれかを選
択して計数する変調カウンタを設け、前記変調カウンタ
の計数値を前記位相信号の下位ビットに割当て、同期式
と非同期式のPWM信号を切り替え可能に構成したPW
M制御装置である。
ウントし1位相カウンタの下位Qビットθ、と同じ値と
すると、 メモリから読み出されるPWMパターンは位
相カウンタの中位、下位(m十〇)ビット(電気角θに
十〇L)で指定されるパターンとなり、これを位相カウ
ンタの上位hビットの値θHによって分配するから、
メモリに書き込まれた任意のパターンを出力できる同期
式PWMとなる。
OLとは異なった周波数となる。変調カウンタをカウン
トする周波数が高ければメモリに与えら゛れる位相カウ
ンタの中位信号θHが一定の間に変調カウンタは何周期
もくり返しカウントされOLは何度も同じ値をとる。し
たがって位相カウンタの下位θLが一周期カウントされ
、位相カウンタの中位信号θにが変化するまでの間に多
数のパルスが出力され、その周波数は変調カウンタをカ
ウントする周波数によって定まる。すなわち非同期式P
WMとなる。
説明する。
し専用のメモリで、以下単にROMと呼称する。4,5
.6はカスケードに接続された位相カウンタで同期パル
スP1を計数し、 この計数値はROM2に記憶された
複数のPWMパターンを同時に読み出すと共に所定の電
気角のPWMパターンを配分指定する。
より所定の電圧のPWMパターンアドレス領域が指定さ
れる。また、同期パルスP、はインバータの運転周波数
に比例した周波数のパルス信号が与えられる。
ウンタ4,5.6の計数値(ビット数)をθ二(6ビツ
ト)y8:(2ビツト)、 θ二(3ビツト)に設定し
た場合について説明する。
とる。他の位相カウンタ4,5はビット数の範囲でフル
カウントし、θしはO〜63、θNは0〜3の値をとる
。
を同期/非同期切替信号MS(モード信号)により選択
するセレクタ、10はセレクタ7で選択されたパルスを
計数する変調カウンタで位相カウンタ4と同じビット数
(6ビツト)とする、なお、非同期パルスP2は後述す
る非同期PWM用の一定周波数のクロックパルスである
。11はAND回路でモード信号MSが同期パルスP1
を選択するROM2は電圧基準V、変調カウンタ10の
計数値θし、位相カウンタ5の計数値OMの合計15ビ
ツトでアドレスが指定されPW、Mパターンの記憶デー
タ6ビツトをθoutとして出力する。(なお、参考ま
でに付記すればインテル社のPROM1−27256相
当品は8ビツトのデータ線を備えており、この中の6ビ
ツトを使用してROM2に採用することが可能である。
θoutの中から3ビツトを選択し3相インバータの各
相のPWM制御信号Poutとして出力する分配器であ
る。また、分配器12には分配を指示するために位相カ
ウンタ6の係数値OHが入力される。
utは周期関数の一周期が6等分されそれぞれ位相差6
0°を有する期間60°のデータでそれらが同時に出力
される。
2図を用いて説明する。
e2を示した図で、同図(b)はその比較によって定ま
るPWM信号である。三角波e2の周波数は正弦波e1
の周波数の24倍に設定されているが、これはROM2
のデータ出力が6ビツト、位相カウンタ5が2ビツト(
4進)としたことから6X4=24で決定される。24
の2倍、3倍、4倍・・・と整数の倍率とすることもで
きる。
側素子の導通期間を1”、負極側素子の導通期間を“0
”と対応させることにより振幅Vの正弦波PWM信号が
定められる。
毎に6分割され、0〜60@のPWM信号はROM2の
Oビットに、60〜120°のPWM信号はROM2の
1ビツトに、以下同様にして各60@期間のPWM信号
がROM2の0〜5ビツトのpw ’Mパターンデー
タとして書き込まれる。従って、ROM2からは位相カ
ウンタ4の計数値OLと位相カウンタ5の計数値θ阿に
より位相差60°の6種のPWMパターンデータが同時
に繰り返し読み出され1位相カウンタ6の計数値θHに
より分配器12が60″毎に順次ビットを切り替えて1
サイクルのPWMパターンを出力する。
出力がO,l、2,3,4,5ビツトの順に切り替えて
出力された場合に対応する。
倍としたので位相カウンタ4の計数値OLの周期は三角
波e2の周期と一致している。
用いて説明する。
図に示す、同期式PWMの場合、同期/非同期切り替え
信号MSは1′1”となりセレクタ7は同期パルスP□
を選択するので変調カウンタ1oの計数値OLはOLと
同じ値となる。OLとOLが一時的に異なった値として
も、変調カウンタ10がキャリーCRTを出力するとA
ND回路11を介して位相カウンタ4がクリアされ、次
の同期パルスで変調カウンタ10と位相カウンタ4の計
数値は同時に零となり、それ以後はθ二と07′iじ値
となる。
スの6ビツトのPWMパターンe0〜e。
計数値OHがO→1→2→3→4→5→0と変化する度
に3ビツトの出力Poutを切り替え、 U相は6a−
+6エ→e2→e3→e、→e、→eat V相は6
、−46 、 →6 、−+ 6 、 →62−46
、→e、、W相はe2→e3→e4→6.→e、→e
1→e霊のように選択して出力する。この出力P ou
tのU、V、Wは第2図(b)のPWMパターンと同じ
でそれぞれ120°の位相差を有し、対称3相PWM信
号として使用することができる。
明する。非同期PWMの場合、同期/非同期切り替え信
号MSは“0”に設定され、セレクタ7は非同期パルス
P2を選択する。従って変調カウンタlOの計数値θ、
はP2によって進められ、位相カウンタ4,5.6の計
数値θL、θN。
MSが“0”となるので変調カウンタ10がキャリーC
RYを出力しても位相カウンタ4がクリアされることは
ない、すなわち、変調カウンタ10は、位相カウンタ4
,5.6とは完全に独立して計数される。
iの周波数f1の約1.4倍とした例である。
期(ta”tz)の1/1.4 (約70%)の時間と
なる。
合に比較して位相幅が70%に圧縮されたパターンとな
る0時刻t、においてOLは0にリセットされ再び計数
を開始するがf?、が不変の間(11〜ta)は再度R
OM2から t6〜t1間のパターンが読み出される。
がn回だけ繰り返して出力される。第4図はf!/f、
=1.4の場合を示したのでt1〜t2間のパターンは
t0〜t1間のパターンの先頭から40%のパターンが
出力される。
は時刻t2でオーバーフローし位相カウンタ5の計数値
θ=を0から1にインクリメントさせるが変調カウンタ
10は独立して非同期パルスP2の計数を継続する。
=0.θ==1の期間にROM2から読み出される第3
図のパターン00〜e、の後半、約60%のパターンが
位相幅が約70%に圧縮されて第4図の80〜e、のよ
うに出力される。
第3図のθ品=O,e’:、=oの期間のパターンとθ
品=0.θ二=1の期間のパターンを約4:6の割合で
組合せ位相幅を70%に圧縮したパターンとなる。
み出され、同期式PWMの場合と同様にθHの値により
分配器12の出力P outにU、V、Wの3相PWM
信号が分配出力される。これらのPWM波形は同図から
明らかなように変調カウンタlOの計数値θしの1周期
毎に幅の異なるパルスが1個含まれた波形となり、非同
期パルスP2の周波数f2によりパルス幅変調周波数が
定まる非同期式PWMとして動作する。
は同期/非同期切替信号MSを“1”とするか“0”と
するかで切り替えることができるが、非同期PWMにお
いて幅の狭い余分な不整パルスを発生させないための条
件としてROM2に記憶するPWMパターンは第2図に
示したように〜 ONの1周期に整数個のパルスを含む同期/非同期両用
パターンでなければならない。しかし、同期式PWML
か行わない高電圧、高周波数の領域では種々のPWMパ
ターンを自由に書き込むことができる。
期/非同期両用パターンとすればよい。
0の係数値OLと位相カウンタ4の計数値θ二が異なっ
ていても変調カウンタ10がキャリーを出力すると、次
の同期パルスP1によって位相カウンタ4はクリアされ
変調カウンタ10と同じ値となる。これにより、必ず1
つのパルスの出力を終了してから位相カウンタ4をクリ
アすることになり、非同期式から同期式へ切り替える時
に不整パルスを出力することはない、また、この切り替
え時点で最大で位相カウンタ4の1周期分だけ電圧位相
がジャンプする。本実施例では、位相カウンタ4の1周
期を15°としたが、位相カウンタ4と変調カウンタ1
0のビット数を減らし位相カウンタ5のビット数を増や
しフ、5@、 3.75@ と小さくすればジャンプ量
が少なくなりスムーズな切り替えができる。また1本実
施例では正弦波1周期のPWMパターンをすべてメモリ
に書き込むようにしたが波形の対称性を利用しl/4周
期(O〜90°)のPWMパターンのみ書き込んで、読
み出し方により1周期のPWMパターンを発生させるよ
うにすることもできる。
変調カウンタ10の切り替え時点の計数値が等しいので
何等支障なくスムーズに行うことができる。
る。
Nと変調カウンタ10の計数値θLおよびROM2から
出力されるPWMパターン出力θoutの1つを示した
図で、簡単のため位相カウンタ4と変調カウンタlOを
3ビツトと仮定している。
非同期式において不整パルスが発生ずる状態を示す。
値となりROM2に書き込まれたPWMパターンがその
まへθoutとして出力される。第6図はこのPWMパ
ターンを読み出す同位相の非同期式PWMにおいて、非
同期パルスP2の周波数f2が同期パルスP1の周波数
f1より僅かに高く、 θ、がOLより少し早くカウン
トが進んでいる状態である。
t1にフルカウントして1周期分のPWM波形(第5図
のθH=n の期間のPWM波形相当)を出力し終え、
位相カウンタ5の計数値θN=n+1となる時刻t3ま
で同じPWM波形を繰り返し出力する。従って、0L=
1となる時刻t2でROM2の出力θoutは“0”と
なる、 時刻t。
MパターンをθL=1の位相から読み出しθoutは“
1”となる、 その後時刻t3〜t、の間はOLの値に
応じて2周期目のPWM波形(第5図のθH=n+1の
期間のPWM波形)を繰り返し出力する。
となり、0L=6となる時刻t、でθout= ” 1
”。
る。以下、同様にして非同期パルスP2によりPWMパ
ターンが出力される。この非同期式によるPWMパター
ンは第61!Iのt□〜t、に示すように変調カウンタ
10の1周期に2個のパルスを含む不整パルスが出力さ
れている。このパターンの“0”と“l”のデユーティ
はθにの値がnの期間とn+1の期間との中間であり、
どちらかといえば0H=n+1 の期間に近いのでデ
ユーティとしてはこの波形で正しいと言える。従って、
スイッチング素子の特性が非常に高速で損失が小さけれ
ばこのまシで使用してもよい。
ばそれだけ高周波の変調を行うのが普通であり、第6図
のような波形によってスイッチング回数が規定以上に増
加するのは好ましくない。
の実施例である。この実施例では1分配器12の出力を
セレクタ7から出力されるパルスで一旦ラッチして出力
するラッチ回路13を設けている。すなわち、非同期式
において第6図のθoutの波形が分配器12から出力
されたとき、非同期パルスP2 により変調カウンタ1
0の計数値θLがインクリメントされる直前のパターン
がラッチ回路に保持されて出力される。従って、θou
tのt2〜t1間とt7〜t、間の“0” 期間をなく
すことができる。但し、この実施例では位相カウンタ5
の値0台が隣接した区間におけるPWMパターンの立上
り、立下りのアドレス(OLの値)の差が1かOでなけ
ればならず2以上隔れているとやはり不整パルスを生じ
る。しかし、3相正弦波PWMでは出力を連続的に変化
させればよく1位相カウンタ4,5および変調カウンタ
10のビット数を上記条件を満すように選択して実施す
ることができる。
図に示す、第8図において、14が不整パルスの発生を
防止するチャタリング防止回路である。このチャタリン
グ防止回路14は変調カウンタ10の計数値θLの最上
位ビットSによりROM2から出力されるPWMパター
ンの不整パルスを除去して分配器12に出力するもので
、その詳細な回路の一例を第9図に示す。
のパルス整形回路であり、ROM2から出力されるPW
Mパターン00〜e、をOLの最上位ビットSによりそ
れぞれ整形してPSO−PS5を出力する。20a〜2
0fは全て同じ回路なので代表して20aの作用につい
て第10図を用いて説明する。
れた出力e out中の1つのPWMパターンであり、
この波形が変調カウンタ10の最上位ビット出力信号S
によってパルス整形回路20aの出力PSOのように整
形される。すなわち、2つの信号e0とSはNOT回路
21.22、 AND回路23.24およびOR回路2
5により論理合成されて信号CPのような波形となり、
ブリップフロップ26のクロック信号として与えられる
。フリッププロップ26にはJ、にのデータ入力端子を
有し、自己の出力AND回路2フ、28を介して信号D
J、JKとして入力される。
PSO=1で変調カウンタ10の最上位ビットS=0で
あればフリップフロップ26の入力信号DJ=O,DK
=1となる。クロック信号cpが“0”の期間に信号D
J、DKがフリップフロップ26に読み込まれ時刻t1
でCPが“1”に立ち上ると出力信号PSOは0”に変
化する。出力信号P S Oが46 Q jl ニなる
と入力信号DKも# OIIとなる。一方、入力信号D
Jは信号Sが“O”の状態を継続しているのでやはり“
0”のまNである。従って、フリップフロップ26は入
力信号DJ。
束状態となり、時刻t2でcp=o、時刻t、でCP=
1と変化しても出力信号PSOは“O″のまへ不変であ
る0時刻t、に至り信号S=1となるとフリップフロッ
プの入力信号DJが′1”になり、クロック信号CPで
フリップフロップ26の出力信号PSOが“1”へ変化
できる状態になる。従って1時刻t、でクロック信号C
Pが“0”から“1”になると出力信号PSOは“O”
から1”に変化する。出力信号PSoが“1”になると
入力信号DJは′O″′になりフリップフロップ26は
再び拘束状態となる0時刻t6に至り信号S=0になる
と入力信号DK=1となり再びtoの時と同じ状態に戻
り変調カウンタ10の1周期が終了する。以後、同様の
動作が繰り返えされる。
OはROM2から読み出された信号e0の不整パルスが
除去され、変調カウンタlOの1周期には1個のパルス
しか含まれず変調周波数は一定となる。しかも、信号P
SOのパルスのデユーティは位相カウンタ5の計数値θ
に=nのときと0阿=n+1のときのデユーティの中間
的な値となっている。
期間は信号PSOが“1”から0”へ変化するのを1回
だけ許し、後半の半周期間は′0″から“1”への変化
を1回だけ許すようにして不整パルスを除去している。
容が第2図(b)のように同期式の変調周期の1サイク
ル間に“1”→“O,lj→1′1”としたためである
、これが逆に0”→“1”→110”と書き込まれてい
れば、パルス整形回路20a〜20fの論理もそれに合
せて前半の半周期は“0”→“1”の変化を1回許可し
、後半の半周期は“1”→“O”の変化を1回許可する
ようにすればよい。
WMパターンの制約条件がなくなり、位相カウンタ5の
値θNが隣接した区間でパルスの立上り、立下りのアド
レスの差が1以上あってもよい、従って、3指圧弦波P
WMの他に2相正弦波PWM (1相は正または負の一
定電位に固定し、他の2相だけPWM制御を行い、3相
の線間電圧を正弦波近似に制御する方式)にも適用する
ことができる。なお、チャタリング防止回路14は分配
器12の出力側に設け、その出力をPWM信号とすれば
パルス整形回路は3回路で済みより経済的に実施するこ
とができる。
カウンタ10のキャリーで位相カウンタ4をクリアする
構成としたが、これは非同期式から同期式へ切り替える
時に通常時より広幅のパルスゲ素子を用い、1OKHz
以上のPWMを行なう場合には電流リップルが極めて小
さく、同期式PWM時に位相カウンタ4のキャリーで変
調カウンタlOをクリアするように構成してもよい、こ
の場合、非同期式から同期式へ切り替える時に広幅パル
スが出るがその影響は小さく、また、切り替え時の位相
ジャンプはなくなる。
同期/非同期兼用パターンの両方を書き込んで、同期/
非同期切替信号MSでいずれかのパターンを選択するよ
うにすることもできる。同期式ではインバータの出力周
波数に応じてPWMの変調周波数が変化するが非同期式
では変化せず騒音やその他の運転条件によっては任意の
電圧において非同期式の方が都合の良い場合がある。こ
のような場合に、電圧基準Vと無関係に独立して同期式
と非同期式の切り替えを行なうことができる。
を第11図に示す、第11図において30は商用電源、
31は交流電圧を整流して直流電圧を得る整流器、32
はコンデンサ、33は直流電圧を交流電波数を設定する
周波数設定器、36はV/Fコンバータであり周波数設
定器35の出力電圧に比例した周波数のパルスを出力す
る。V/Fコンバータ36の出力パルスは同期パルスP
1として本発明のPWM制御回路37に入力される。3
8はコンパレータであり、周波数設定器35の出力電圧
が所定電圧を越えれば“1”、所定電圧以下であれば“
0”なる論理値を同期/非同期切替信号MSとして出力
し、PWM制御回路37に与える。39は発振器であり
一定周波数のクロックパルスを発生し、非同期パルスP
2としてPWM制御回路37に与える。40は関数発生
器であり周波数設定器35の出力電圧を入力し、低周波
数領域における電圧を高めに設定するような関数を介し
て電圧基準を出力する。41はA/Dコンバータであり
関数発生器40の出力する電圧基準をディジタル値に変
換し、電圧基準VとしてPWM制御回路37に与える0
本発明のPWM制御回路37は、U、V、W(7)3相
PWM制御信号を出力する。この3相PWM制御信号は
そのまN、あるいはNOT回路42a〜42cを介して
ベースドライブ回路43に入力され増幅されてインバー
タ33の対応するスイッチング素子をドライブする。こ
の応用例においてはPWM制御回路37の内部に有する
ROM2のPWMパターンは低電圧領域では同期/非同
期兼用パターン、高電圧領域には低次高調波消去PWM
制御による同期式専用パターンが書き込まれている1周
波数設定器35の出力電圧がコンパレータ38の比較レ
ベルより小さければ、信号MSは非同期パルスP2を選
択し。
ルスP2により同期/非同期兼用パターンを読み出して
変調周波数一定の非同期式PWMにてインバータ33を
運転する。周波数設定器35を調節してその出力電圧が
コンパレータ38の比較レベルを越えると信号MSは同
期パルスP1を選択し、 Pバ1 WM制御回路37はV/Fコン−令−夕36が出力する
同期パルスにより同期/非同期兼用パターンを読み出し
て運転周波数に変換周波数が比例する同期式PWMにて
インバータ33を運転する0周波数設定器35を調節し
てその出力電圧をさらに上げると、PWM制御回路37
のPWMパターンROM2は低次高調波消去PWM方式
によるPWMパターンを出力するようになり、低次高調
波消去PWM方式による同期式PWMによってインバー
タ33は運転される。したがって、限られた容量のメモ
リを用いて、低速域では三角波比較相当の非同期式PW
M、中速域では三角波比較相当の同期式PWM、高速域
では低次高調波消去PWMでインバータを運転すること
ができる。したがって低速域から高速域まで周波数に応
じて最適なPWM方式でインバータを運転することがで
き、低電流リップル、高効率のPWM制御を広い運転周
波数範囲にわたって行なうことができる。
いたPWMパターンを書き込んだメモリを用いたPWM
制御回路で非同期式PWMが可能となる。またこのため
に用意する同期/非同期数へ 用パターンは三角波比較相当のPWMパターンであるか
ら、三角波比較相当の非同期式PWM、三角波比較相当
の同期式PWM、および従来例で示した種々のオフライ
ンで計算したパターンを用いたPWMの3通りのPWM
が可能であり、運転周波数、出力電圧に応じて多様なP
WM制御が可能となり、運転周波数範囲の拡大、高効率
運転が可能となる。また非同期式PWM制御回路を別に
設けることなくメモリを用いたPWM方式で非同期式P
WMを可能としているから経済的で、しかも汎用性のあ
るPWM制御回路を提供することかできる。
WM、非同期式PWM双方に用いることのできる同期/
非同期兼用パターンの作成方法の説明図、第3図は同期
/非同期兼用パターンを用いて第1図の実施例で同期式
PWMを行なった場合の動作説明図、第4図は同期/非
同期兼用パターンを用いて第1図の実施例で非同期式P
WMを行なった場合の動作説明図、第5図および第6図
は第1図の実施例で非同期式PWMを行なった場合に生
ずる不整パルスについての説明図、第7図。 第8図は不整パルス出現防止策を講じた他の実施例、第
9図は第8図の実施例のチャタリング防止回路14の詳
細図、第10図はチャタリング防止回路の動作説明図、
第11図は本発明の汎用インバータへの一応用例の構成
図である。 2・・・PWMパターンROM 4・・・位相カウンタL 5・・・位相カウンタM6・
・・位相カウンタH7・・・セレクタ10・・・変調カ
ウンタ 11・・・アンド回路12・・・分配器
13・・・ラッチ回路14・・・チャタリング防
止回路 20a〜20f・・・パルス整形回路 21、22・・・NOT回路 23.24・・・AND
回路25・・・OR回路 26・・・J−にフリップフ
ロップ30・・・電源 31・・・整流器3
2・・・コンデンサ 33・・・インバータ34・
・・誘導電動機 35・・・周波数設定器36・・
・V/Fコンバータ 37・・・本発明のPWM制御回路 38・・・コンパレータ 39・・・発振器40・・
・関数発生器 41・・・A/Dコンバータ42a〜
42c・・・否定論理回路 43・・・ベースドライブ回路 代理人 弁理士 則 近 憲 佑 同 第子丸 健 第1図 第2図 QL” Oノ 0t2301230123Qj23Qf2301
23第3図 Ot” 12L”01234!6”101234りt7o123
4タロ7θout 第5図 第7図 第8図
Claims (5)
- (1) インバータ周波数に比例した同期パルスを計数
して位相信号を出力する位相カウンタ、PWMパターン
データが予め書き込まれパターン選択信号と前記位相信
号で指定されたアドレスの複数のPWMパターンデータ
が読み出されるメモリ、前記位相信号の上位ビットによ
り前記メモリから読み出された複数のPWMパターンデ
ータを分配して各相のPWM信号として出力する分配器
を備えた装置において、モード信号に応じて前記同期パ
ルスか一定周波数の非同期パルスのいずれかを選択して
計数する変調カウンタを設け、前記変調カウンタの計数
値を前記位相信号の下位ビットに割当て、同期式と非同
期式のPWM信号を切り替え可能としたことを特徴とす
るPWM制御装置。 - (2) 前記位相カウンタの前記上位ビット以下を中位
ビットと下位ビットに分割し、前記メモリに書き込まれ
るPWMパターンデータを前記位相カウンタの下位ビッ
トの1サイクルに少なくとも1個のパルスを含むPWM
信号を出力するようにした前記特許請求の範囲第1項記
載のPWM制御装置。 - (3) 前記モード信号が同期式を選択するとき、前記
変調カウンタと前記位相カウンタの下位ビットはいずれ
か一方のカウンタのキャリーにより他方のカウンタの計
数値をクリアするようにした前記特許請求の範囲第2項
記載のPWM制御装置。 - (4) インバータ周波数に比例した同期パルスを計数
して位相信号を出力する位相カウンタ、PWMパターン
データが予め書き込まれパターン選択信号と前記位相信
号で指定されたアドレスの複数のPWMパターンデータ
が読み出されるメモリ、前記位相信号の上位ビットによ
り前記メモリから読み出された複数のPWMパターンデ
ータを分配して各相のPWM信号として出力する分配器
を備えた装置において、モード信号に応じて前記同期パ
ルスか一定周波数の非同期パルスのいずれかを選択して
計数しその計数値を前記位相信号の下位ビットに割当て
る変調カウンタ、前記メモリから読み出されたPWMパ
ターンデータあるいは前記分配器から出力されるPWM
信号のいずれかを変調カウンタが計数するクロックパル
ス毎にラッチするラッチ回路を設け、非同期式において
不整パルスが出力されないようにしたことを特徴とする
PWM制御装置。 - (5) インバータ周波数に比例した同期パルスを計数
して位相信号を出力する位相カウンタ、PWMパターン
データが予め書き込まれパターン選択信号と前記位相信
号で指定されたアドレスの複数のPWMパターンデータ
が読み出されるメモリ、前記位相信号の上位ビットによ
り前記メモリから読み出された複数のPWMパターンデ
ータを分配して各相のPWM信号として出力する分配器
を備えた装置において、モード信号に応じて前記同期パ
ルスか一定周波数の非同期パルスのいずれかを選択して
計数しその計数値を前記位相信号の下位ビットに割当て
る変調カウンタ、前記変調カウンタの計数値の前半の半
周期および後半の半周期に前記メモリまたは前記分配器
のいずれかの出力データの立上りまたは立下りのいずれ
かをそれぞれ1回のみラッチするチャタリング防止回路
を設け、非同期式において不整パルスが出力されないよ
うにしたことを特徴とするPWM制御装置。
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