JPH01126687A - 表示メモリ制御回路 - Google Patents
表示メモリ制御回路Info
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- JPH01126687A JPH01126687A JP62283245A JP28324587A JPH01126687A JP H01126687 A JPH01126687 A JP H01126687A JP 62283245 A JP62283245 A JP 62283245A JP 28324587 A JP28324587 A JP 28324587A JP H01126687 A JPH01126687 A JP H01126687A
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- display memory
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- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000012905 input function Methods 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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- Storing Facsimile Image Data (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、イメージ情報を表示する画像表示装置に係わ
り、特に連続した複数の画素に対して表示メモリへの高
速な同一画素データの書き込みを行なうのに好適な表示
メモリ制御回路に関する。
り、特に連続した複数の画素に対して表示メモリへの高
速な同一画素データの書き込みを行なうのに好適な表示
メモリ制御回路に関する。
キャプテンやファクシミリ等では、連続した同一画像デ
ータの列をランレングス符号化によりEl:縮して伝送
し、受信する端末側で元の画像データ、に復号し℃画像
表示を行なっている。従来、このようなランレングス符
号化された画像情報を復号する回路としては、特開昭6
0−76789号公報に記載のように、開始アドレス、
画像データ、連続する画素数を設定することにより自動
的に1画素ずつ画素データを表示メモリに連続し′c1
1き込む表示メモリ制御回路が知られている。
ータの列をランレングス符号化によりEl:縮して伝送
し、受信する端末側で元の画像データ、に復号し℃画像
表示を行なっている。従来、このようなランレングス符
号化された画像情報を復号する回路としては、特開昭6
0−76789号公報に記載のように、開始アドレス、
画像データ、連続する画素数を設定することにより自動
的に1画素ずつ画素データを表示メモリに連続し′c1
1き込む表示メモリ制御回路が知られている。
上記従来技術におい又は、1メそリサイクルに1画素す
つ画像データt−表示メモリに書き込むため、連続する
画素数が増すとその書き込み画素数に比例して書き込み
に要する時間も増大するという問題点があった。
つ画像データt−表示メモリに書き込むため、連続する
画素数が増すとその書き込み画素数に比例して書き込み
に要する時間も増大するという問題点があった。
本発明は、上記従来技術の問題点を解決し、連続した複
数画素に対する同一画像データの書き込みを高速化でき
るようにした表示メモリ制御回路を提供することを目的
とする。
数画素に対する同一画像データの書き込みを高速化でき
るようにした表示メモリ制御回路を提供することを目的
とする。
上記目的を達成するために本発明では、表示メモリへの
最初の画像データ書き込み開始位置を示す初期アドレス
と瞥き込むべき連続画素数Nと現在のアドレスを加算す
ることによって得られる加算変換アドレスから表示メモ
リ書き込みアドレスを選択する選択手段と、前記の選択
手段により選択され次表示メモリ書き込みアドレス1−
1メモリサイクルごとに1づつ増加させるカウンタ手段
と。
最初の画像データ書き込み開始位置を示す初期アドレス
と瞥き込むべき連続画素数Nと現在のアドレスを加算す
ることによって得られる加算変換アドレスから表示メモ
リ書き込みアドレスを選択する選択手段と、前記の選択
手段により選択され次表示メモリ書き込みアドレス1−
1メモリサイクルごとに1づつ増加させるカウンタ手段
と。
前記表示メモリ書き込みアドレスと書き込むべき連続画
素数へとの加算を行ない前記加算変換アドレスを生成す
る加算手段と、次の画面のデータが表示メモリに誓き込
まれる前に前の画面データを高速にクリアするクリア手
段と1表示メモリから読みだされたデータが有効である
かあるいは無効であるかを判別する判別手段と、有効な
データが入力されるたびに前記有効データをホールドす
るデータホールド手段を設け、連続した複数画素に対す
る同一画像データの書き込みを上記従来例よりも高速に
行なおうとするものである。
素数へとの加算を行ない前記加算変換アドレスを生成す
る加算手段と、次の画面のデータが表示メモリに誓き込
まれる前に前の画面データを高速にクリアするクリア手
段と1表示メモリから読みだされたデータが有効である
かあるいは無効であるかを判別する判別手段と、有効な
データが入力されるたびに前記有効データをホールドす
るデータホールド手段を設け、連続した複数画素に対す
る同一画像データの書き込みを上記従来例よりも高速に
行なおうとするものである。
上記クリア手段でクリアデータt−表示メモリへ瞥き込
む。次に上記選択手段で選択された初期アドレスより表
示メ七すへ画像データを書き込む。
む。次に上記選択手段で選択された初期アドレスより表
示メ七すへ画像データを書き込む。
このとき1画素ずつの画像データ豊き込みの軸合は、上
記カウンタ手段により1つづつ表示メモリ書き込みアド
レスがカウントアツプされこのカウントアツプされたア
ドレスに従りて画像データが表示メモリに記憶されてい
くが、連続した複数の書き込み画素の場合は前記連続書
き込み画素数へか上記加算手段によつ工表示メモリ書き
込みアドレスに加算され一挙に表示メモリ書き込みアド
レスがへだけ増し、このNだけ増した表示メモリ書き込
みアドレスが上記選択手段で加算変換アドレスとして選
択され、この加算変換アドレスに従って画像データが記
憶される。従りて、なにも書き込まれずに飛び越された
へ一1画素間の表示メモリにはクリアデータがそのまま
残りている。このような表示メモリへの書き込み操作を
行なうことで、連続した同一画像データは最初の画像デ
ータだけが記憶され残りはN−1画素分だけ表示メモリ
に残ることになる。
記カウンタ手段により1つづつ表示メモリ書き込みアド
レスがカウントアツプされこのカウントアツプされたア
ドレスに従りて画像データが表示メモリに記憶されてい
くが、連続した複数の書き込み画素の場合は前記連続書
き込み画素数へか上記加算手段によつ工表示メモリ書き
込みアドレスに加算され一挙に表示メモリ書き込みアド
レスがへだけ増し、このNだけ増した表示メモリ書き込
みアドレスが上記選択手段で加算変換アドレスとして選
択され、この加算変換アドレスに従って画像データが記
憶される。従りて、なにも書き込まれずに飛び越された
へ一1画素間の表示メモリにはクリアデータがそのまま
残りている。このような表示メモリへの書き込み操作を
行なうことで、連続した同一画像データは最初の画像デ
ータだけが記憶され残りはN−1画素分だけ表示メモリ
に残ることになる。
次に表示メモリから画像データが読み出されるときは画
像データか、あるいはクリアデータかが上記判別手段で
判別され画像データだけが上記データホールド手段に送
られてデータホールドされる。これにより、連続し九同
−画像データは最初の画像データしか記憶されていない
が、この最初の画像データが出力されるときに上記デー
タホールド手段で次ぎのriiJSデータが来るまでデ
ータホールドされるので、出力側から見るとあたかも連
続した複数画素が全℃表示メモリに記憶されているよう
に見える。さらに1次ぎの画像データを表示メモリに書
き込むときはクリアデータで表示メモリをクリアしてか
ら書き込みを行なう。その結果、いくら長く連続した複
数画素データでも表示メモリへの書き込みFi次りたの
1回でいいことになり、これ罠より同−画像データの高
速な査き込みを行なう表示メモリ制御回路が実現する。
像データか、あるいはクリアデータかが上記判別手段で
判別され画像データだけが上記データホールド手段に送
られてデータホールドされる。これにより、連続し九同
−画像データは最初の画像データしか記憶されていない
が、この最初の画像データが出力されるときに上記デー
タホールド手段で次ぎのriiJSデータが来るまでデ
ータホールドされるので、出力側から見るとあたかも連
続した複数画素が全℃表示メモリに記憶されているよう
に見える。さらに1次ぎの画像データを表示メモリに書
き込むときはクリアデータで表示メモリをクリアしてか
ら書き込みを行なう。その結果、いくら長く連続した複
数画素データでも表示メモリへの書き込みFi次りたの
1回でいいことになり、これ罠より同−画像データの高
速な査き込みを行なう表示メモリ制御回路が実現する。
以下、本発明の実施例を図面を用いて説明する。
第1図は本発明による表示メモリ制御回路の一実施例の
ブロック図で、G1りて、1は画像データの書き込み処
St−行なうマイクロプロセッサ(以下°、MPUと称
す)、2は表示すべき画像データを記憶する表示メモリ
、5は画像データを表示メモリ2のどこに記憶すべきか
を決めるアドレスを生成するアドレス生成回路、4はM
PUIから送られて来るクリア信号に従りて表示メモリ
2にクリアデータを書き込むクリア回路、5は表示デー
タを表示する表示装置、6は表示メモリ2の記憶画像デ
ータを表示装置i5のラスク走査に合わせて読みだし制
御する表示データ制御回路、7は表示データ制御回路6
忙よって読み出され次リードデータの有意無意を判断し
て有意データだけを順次ホールドしていく表示データホ
ールド回路である。
ブロック図で、G1りて、1は画像データの書き込み処
St−行なうマイクロプロセッサ(以下°、MPUと称
す)、2は表示すべき画像データを記憶する表示メモリ
、5は画像データを表示メモリ2のどこに記憶すべきか
を決めるアドレスを生成するアドレス生成回路、4はM
PUIから送られて来るクリア信号に従りて表示メモリ
2にクリアデータを書き込むクリア回路、5は表示デー
タを表示する表示装置、6は表示メモリ2の記憶画像デ
ータを表示装置i5のラスク走査に合わせて読みだし制
御する表示データ制御回路、7は表示データ制御回路6
忙よって読み出され次リードデータの有意無意を判断し
て有意データだけを順次ホールドしていく表示データホ
ールド回路である。
第2図は第1図における表示メモリ2と画素の表示位置
との対応を示す図である。
との対応を示す図である。
表示メモリ2は表示画素と1対1に対応している。ま友
、表示装置5の表示走査の順に画像データのアドレスが
増加する。すなわち、表示画素のX座標がアドレスの下
位側のビットにX座標が上位側のビットに割当てられて
いる。
、表示装置5の表示走査の順に画像データのアドレスが
増加する。すなわち、表示画素のX座標がアドレスの下
位側のビットにX座標が上位側のビットに割当てられて
いる。
次に、ランレングス符号化され友圧縮データを復号して
表示メモリ2へ書き込み表示する方法を述べる。
表示メモリ2へ書き込み表示する方法を述べる。
第3図はランレングス符号化された圧縮データとして1
表示画素の5行3列から3行10列まで8画素分書き込
む場合の入力から出力までの様子を示している。
表示画素の5行3列から3行10列まで8画素分書き込
む場合の入力から出力までの様子を示している。
同図において、ランレングス符号化された圧縮データを
表示メモリ2へ書き込む場合、連続画源データD1はそ
の先頭アドレスである5行3列にしか書き込まれず残り
の7画素分についてはなにも行なわれない。すなわち、
ランレングス符号化された圧縮データの先頭位置を示す
画像データだけt−表示メモリ2に畏き込み、残りの1
ifI素については1ITIWiクリアされ九ときのク
リアデータにこでは、クリアデータ=600とし、この
クリアデータは画像データには使われ℃いないものとす
る)が残るようにする。次に、このようにして表示メモ
リに書き込まれたデータをそのまま出力し次ら、表示画
素と表示メモリ2は1対1に対応しているのでランレン
グス符号化された圧縮データの部分は5行3列の先頭だ
けが正しくあとの7画素分は°0”データが表示される
だけになってしまう。ここで、表示メそすの出力段にデ
ータが°0°なら無視してそれ以外ならその出力データ
をホールドするよ“うな出力データホールド回路を付加
することによって、1101+データはまったく表示画
素の方へは出力されなくなり、結局この構成をとること
によpランレングス符号化され次圧縮データが伸長され
て表示出力されることになる。
表示メモリ2へ書き込む場合、連続画源データD1はそ
の先頭アドレスである5行3列にしか書き込まれず残り
の7画素分についてはなにも行なわれない。すなわち、
ランレングス符号化された圧縮データの先頭位置を示す
画像データだけt−表示メモリ2に畏き込み、残りの1
ifI素については1ITIWiクリアされ九ときのク
リアデータにこでは、クリアデータ=600とし、この
クリアデータは画像データには使われ℃いないものとす
る)が残るようにする。次に、このようにして表示メモ
リに書き込まれたデータをそのまま出力し次ら、表示画
素と表示メモリ2は1対1に対応しているのでランレン
グス符号化された圧縮データの部分は5行3列の先頭だ
けが正しくあとの7画素分は°0”データが表示される
だけになってしまう。ここで、表示メそすの出力段にデ
ータが°0°なら無視してそれ以外ならその出力データ
をホールドするよ“うな出力データホールド回路を付加
することによって、1101+データはまったく表示画
素の方へは出力されなくなり、結局この構成をとること
によpランレングス符号化され次圧縮データが伸長され
て表示出力されることになる。
第4図はアドレス生成回路の詳細なブロック図とクリア
回路と表示メ缶りである。
回路と表示メ缶りである。
10は開始アドレスと加算変換アドレスとを初期値設定
信号に従って選択する2チヤンネルマルチプレクサ、1
1はデータバス上のレングスデータだけをレングス信号
に従ってランチするDフリップフロップ、12はロード
した書き込みアドレスをクロックに従って1つずつカウ
ントアツプするアドレスカウンタ、13は、現在の光示
メモリ書き込みアドレスとレングスデータ加算するを加
算回路、14は2人力NORゲートである。
信号に従って選択する2チヤンネルマルチプレクサ、1
1はデータバス上のレングスデータだけをレングス信号
に従ってランチするDフリップフロップ、12はロード
した書き込みアドレスをクロックに従って1つずつカウ
ントアツプするアドレスカウンタ、13は、現在の光示
メモリ書き込みアドレスとレングスデータ加算するを加
算回路、14は2人力NORゲートである。
第5図は、ランレングス符号のデータ構造を示した構造
図である。
図である。
同図で(a)は1画素づつの画像データが送られて来る
場合で、最上位ビットが“かならず°0°である。(b
)は同一画像データが複数個続く場合にその個数を示す
レングスデータと画像データが送られて来る場合で、最
上位ビットが°かならず°1゜であり、その後に続くデ
ータはレングスデータと判断される。また1画像データ
とレングスデータの区別はMPU1が判別してレングス
データのときはレングス信号を出力するものとする。こ
のようなランレングス符号をもちい友場合の表示メモリ
への書き込み動作を第4図を用いて説明する。
場合で、最上位ビットが“かならず°0°である。(b
)は同一画像データが複数個続く場合にその個数を示す
レングスデータと画像データが送られて来る場合で、最
上位ビットが°かならず°1゜であり、その後に続くデ
ータはレングスデータと判断される。また1画像データ
とレングスデータの区別はMPU1が判別してレングス
データのときはレングス信号を出力するものとする。こ
のようなランレングス符号をもちい友場合の表示メモリ
への書き込み動作を第4図を用いて説明する。
同図において、先ず、クリア信号がクリア回路4にMP
U1から供給されクリア回路4ではクリアデータ00#
が表示メモリ2に高速に書き込まれ表示メモリ2をクリ
アする。ここで、高速に表示メモリ2をクリアする方法
として、例えばシリアル入力機能が付いたデュアル・ポ
ート・メモリを表示メモリ2に使用した場合、まず、シ
リアル入力端子から°O″を連続して入力し、シリアル
・ポートのデータ・レジスタをクリアする。次に、シリ
アル・ポートからランダム・ポートへの内部データ転送
を繰り返してランダム・ポートをクリアする。以上のク
リア動作で要する時間は60110 ”秒はとである。
U1から供給されクリア回路4ではクリアデータ00#
が表示メモリ2に高速に書き込まれ表示メモリ2をクリ
アする。ここで、高速に表示メモリ2をクリアする方法
として、例えばシリアル入力機能が付いたデュアル・ポ
ート・メモリを表示メモリ2に使用した場合、まず、シ
リアル入力端子から°O″を連続して入力し、シリアル
・ポートのデータ・レジスタをクリアする。次に、シリ
アル・ポートからランダム・ポートへの内部データ転送
を繰り返してランダム・ポートをクリアする。以上のク
リア動作で要する時間は60110 ”秒はとである。
次IK、、開始アドレスがMPU1から供給され初期値
設定信号が与えられると2チヤンネルマルチプレクサ1
0がH側に切フ換わ゛シアドレスカ9ンタ12のデータ
入力に開始アドレスが供給されると共に、ロード入力に
2人力NORゲート14t−通って初期値設定信号が与
えられてメモリサイクルクロックの立ち上が9と共にア
ドレスカウンタ12に表示メモリへのデータ書き込み開
始アドレスの初期値が設定される。
設定信号が与えられると2チヤンネルマルチプレクサ1
0がH側に切フ換わ゛シアドレスカ9ンタ12のデータ
入力に開始アドレスが供給されると共に、ロード入力に
2人力NORゲート14t−通って初期値設定信号が与
えられてメモリサイクルクロックの立ち上が9と共にア
ドレスカウンタ12に表示メモリへのデータ書き込み開
始アドレスの初期値が設定される。
次に1画像データの書き込みであるが、画像データだけ
が送られて来てその画像データだけ1書き込む場合と1
画像データとレングスデータが送られて来て画像データ
のランレングス伸長書き込みを行なう場合の2通りの表
示メモリ2への書き込みがある。
が送られて来てその画像データだけ1書き込む場合と1
画像データとレングスデータが送られて来て画像データ
のランレングス伸長書き込みを行なう場合の2通りの表
示メモリ2への書き込みがある。
1ず、画像データだけを魯き込む場合は、画像データと
ライト信号が表示メモリ2にMPUIから供給され表示
メモリ2ではそのときのアドレスカウンタ12の表示メ
モリ書き込みアドレスの値に従り1画像データを記憶し
、その後にメモリサイクルクロックの立ち上が9が来て
アドレスカウンタを1つだけカウントアツプさせる。画
像データだけが送られ℃来た場合は以上の動作を繰シ返
して画像データt−1画素ずつ表示メモリに書き込んで
いく。
ライト信号が表示メモリ2にMPUIから供給され表示
メモリ2ではそのときのアドレスカウンタ12の表示メ
モリ書き込みアドレスの値に従り1画像データを記憶し
、その後にメモリサイクルクロックの立ち上が9が来て
アドレスカウンタを1つだけカウントアツプさせる。画
像データだけが送られ℃来た場合は以上の動作を繰シ返
して画像データt−1画素ずつ表示メモリに書き込んで
いく。
次に、画像データのランレングス伸長書き込みを行なう
場合は、ます1画像データとライト信号が表示メモリ2
にMPUIから供給され表示メモリ2ではそのときのア
ドレスカウンタ12の表示メモリ書き込みアドレスの値
に従って画像データを記憶する。次に、画素数NがDフ
リップフロップ11のデータ入力&CMPutから供給
され、レングス信号がDフリップフロップ11のクロッ
ク入力に与えられると画素数NがDフリップフロップ1
1にラッチされる。ラッチされた画素数へはDフリップ
フロップ11のデータ出力から加算回路15に供給され
、加算回路15ではそのとき供給されている表示メモリ
書ぎ込みアドレスと画素数N1に加算してその計算結果
である加算変換アドレスt−2チャンネルマルチプレク
サ10に供給する。このとき2チヤンネルマルチプレク
サ10は、初期値設定信号が与えられ℃いないのでL側
にあシ加算変換アドレスをアドレスカウンタ12のデー
タ入力に供給され、アドレスカウンタ12では、MPU
1からロード入力に2人力NORゲート14を通りてレ
ングス信号が与えられてメモリサイクルクロックの立ち
上が9と共にアドレスカウンタ12に表示メモリへの表
示データ書き込みアドレスが設定される。画像データと
。
場合は、ます1画像データとライト信号が表示メモリ2
にMPUIから供給され表示メモリ2ではそのときのア
ドレスカウンタ12の表示メモリ書き込みアドレスの値
に従って画像データを記憶する。次に、画素数NがDフ
リップフロップ11のデータ入力&CMPutから供給
され、レングス信号がDフリップフロップ11のクロッ
ク入力に与えられると画素数NがDフリップフロップ1
1にラッチされる。ラッチされた画素数へはDフリップ
フロップ11のデータ出力から加算回路15に供給され
、加算回路15ではそのとき供給されている表示メモリ
書ぎ込みアドレスと画素数N1に加算してその計算結果
である加算変換アドレスt−2チャンネルマルチプレク
サ10に供給する。このとき2チヤンネルマルチプレク
サ10は、初期値設定信号が与えられ℃いないのでL側
にあシ加算変換アドレスをアドレスカウンタ12のデー
タ入力に供給され、アドレスカウンタ12では、MPU
1からロード入力に2人力NORゲート14を通りてレ
ングス信号が与えられてメモリサイクルクロックの立ち
上が9と共にアドレスカウンタ12に表示メモリへの表
示データ書き込みアドレスが設定される。画像データと
。
レングスデータが送られて来た場合は以上の動作・金繰
り返してランレングス符号化された圧縮データの先頭位
置を示す画像データだけを表示メモリ2に1き込み、残
りの画像データーついては残りの画像データの幅だけ画
面クリアされたときの°0”データが残るようにアドレ
ス操作を行ない1画像データを画素数へすつ表示メモリ
2に書き込んでいく。
り返してランレングス符号化された圧縮データの先頭位
置を示す画像データだけを表示メモリ2に1き込み、残
りの画像データーついては残りの画像データの幅だけ画
面クリアされたときの°0”データが残るようにアドレ
ス操作を行ない1画像データを画素数へすつ表示メモリ
2に書き込んでいく。
以上2つの表示メモリ書き込み動作t−MPUtから供
給されるデータにより使い分けることにより画像データ
のランレングス伸長書き込みを高速に行なうことが出来
る。また、新しい画像データを表示メモリに重ね℃書き
込むときは新しい画像データを書き込む前に表示メモリ
に書き込まれている古い画像データを°0°データで表
示メモリをクリアする。
給されるデータにより使い分けることにより画像データ
のランレングス伸長書き込みを高速に行なうことが出来
る。また、新しい画像データを表示メモリに重ね℃書き
込むときは新しい画像データを書き込む前に表示メモリ
に書き込まれている古い画像データを°0°データで表
示メモリをクリアする。
第6@は表示メモリ書き込みにおけるMPU1が出力す
る各種データとコントロール信号のタイムチャートであ
る。
る各種データとコントロール信号のタイムチャートであ
る。
81.82は各画面での開始アドレス、IJI 、L)
2 。
2 。
1JS 、D4 、D5 、D6 、Dnは画像データ
、Ll、L2はレングスデータである。
、Ll、L2はレングスデータである。
データバスは表示メモリの瞥き込み開始アドレスSや画
像データDや同一画像データがどのくらい続(かを示す
レングスデータLなどが出力される。初期値設定信号は
信号レベルかHのときにデータバス上に瞥き込み開始ア
ドレスSが確定していることを示す。レングス信号は信
号レベルがHのときにデータバス上にレングスデータが
確定していることを示す。ライト信号は信号レベルがL
のときにデータバス上の画像データを表示メモリに書き
込むことを示す。メモリサイクルクロックはアドレスカ
ウンタ12のロードタイミングあるいはカウントアツプ
のタイミングを示す。クリア信号は画面の変わり目であ
る垂直帰線期間中に出力され表示メモリをクリアデータ
でクリアすることを示す。
像データDや同一画像データがどのくらい続(かを示す
レングスデータLなどが出力される。初期値設定信号は
信号レベルかHのときにデータバス上に瞥き込み開始ア
ドレスSが確定していることを示す。レングス信号は信
号レベルがHのときにデータバス上にレングスデータが
確定していることを示す。ライト信号は信号レベルがL
のときにデータバス上の画像データを表示メモリに書き
込むことを示す。メモリサイクルクロックはアドレスカ
ウンタ12のロードタイミングあるいはカウントアツプ
のタイミングを示す。クリア信号は画面の変わり目であ
る垂直帰線期間中に出力され表示メモリをクリアデータ
でクリアすることを示す。
次に1表示メモリ2に記憶されている画像データの読み
出し方法を述べる。
出し方法を述べる。
第7図は表示データホールド回路7の精細なブロック図
と表示装置5と表示制御回路6と表示メモリ2である。
と表示装置5と表示制御回路6と表示メモリ2である。
14は画像データかクリアデータかを判別するデータ判
別回路、15は表示メ七り2から読み出された画像デー
タとクリアデータのうち(iiiigI!データだけを
データ判別回路14の出力に従ってラッチするDフリッ
プフロップである。
別回路、15は表示メ七り2から読み出された画像デー
タとクリアデータのうち(iiiigI!データだけを
データ判別回路14の出力に従ってラッチするDフリッ
プフロップである。
同図におい℃1表示制御回路6拡表示装置5にラスク操
作を行なわせるために水平同期信号と垂直同期信号を供
給し、この表示装置5のラスク操作に同期して表示メモ
リ2から表示画素に対応し次アドレス忙記憶されたm像
データの読みだし操作をしている。データ判別回路14
では1表示メモリ2から読み出されたリードデータを絶
えず監視してて画像データが読み出されて来たらラッチ
信号t−Dフリップフロップ15に供給する。Dフリッ
プフロップ15では、ラッチ信号が入力されるとそのと
きのリードデータをラッチし、ラッチしたり−ドデータ
を表示データとして表示装置i5に供給する。これによ
V、表示メ七り2への画像データ書き込みのときに残し
又いたクリアデーダ0°社いりさい表示されない。
作を行なわせるために水平同期信号と垂直同期信号を供
給し、この表示装置5のラスク操作に同期して表示メモ
リ2から表示画素に対応し次アドレス忙記憶されたm像
データの読みだし操作をしている。データ判別回路14
では1表示メモリ2から読み出されたリードデータを絶
えず監視してて画像データが読み出されて来たらラッチ
信号t−Dフリップフロップ15に供給する。Dフリッ
プフロップ15では、ラッチ信号が入力されるとそのと
きのリードデータをラッチし、ラッチしたり−ドデータ
を表示データとして表示装置i5に供給する。これによ
V、表示メ七り2への画像データ書き込みのときに残し
又いたクリアデーダ0°社いりさい表示されない。
以上のように、例えばランレングス符号化により圧縮さ
れた画像データを表示メモリ2へ書き込むときと、f!
Lみ出すときに分担してランレングス伸長するような構
造を破ることによりランレングス符号化された画像デー
タの高速な復号処理が実現出来る。
れた画像データを表示メモリ2へ書き込むときと、f!
Lみ出すときに分担してランレングス伸長するような構
造を破ることによりランレングス符号化された画像デー
タの高速な復号処理が実現出来る。
なお、ここまでの説明では1例えばランレングス符号化
された1111g1情報の復号処理の高速化を目的とし
ていたが、高速に線を引く処理や面vmりつぶす処理等
にも有効であることは明らかである。
された1111g1情報の復号処理の高速化を目的とし
ていたが、高速に線を引く処理や面vmりつぶす処理等
にも有効であることは明らかである。
上記実施例では、表示メモリ2にクリアデータとして@
0”を書き込んでい九が画像データと重ならない値であ
ればどのような数値をクリアデータに用い℃も良い。さ
らに1画像データ自信に有効無効の情報(例えば、デー
タの8ビツト目が“0゜のときは無効データで、データ
の8ビツト目が°1″のときは有効データであるとする
など。)を持たせることも出来る。このとき表示メモリ
21−クリアするにはデータの8ビツト目だけをクリア
すればよい。
0”を書き込んでい九が画像データと重ならない値であ
ればどのような数値をクリアデータに用い℃も良い。さ
らに1画像データ自信に有効無効の情報(例えば、デー
タの8ビツト目が“0゜のときは無効データで、データ
の8ビツト目が°1″のときは有効データであるとする
など。)を持たせることも出来る。このとき表示メモリ
21−クリアするにはデータの8ビツト目だけをクリア
すればよい。
以上説明し友ように1本発明によれば、連続するN画素
について同一の画像データ?:表示メモリに%き込む場
合、どんなに長く続く同一画像データであっても表示メ
モリに書き込むのは最初の画像データだけであり、たり
た1回のアクセスですむ。これにより、表示メモリへの
高速な画像データ書き込みが実現できる。
について同一の画像データ?:表示メモリに%き込む場
合、どんなに長く続く同一画像データであっても表示メ
モリに書き込むのは最初の画像データだけであり、たり
た1回のアクセスですむ。これにより、表示メモリへの
高速な画像データ書き込みが実現できる。
第1図は本発明による表示メモリ制御回路の一実施例を
示すブロック図、第2図は第1図における表示メモリと
画素の表示位置との対応を示す説明図、第3図はランレ
ングス符号化された圧縮データを書き込む場合の入力か
ら出力までの様子を示す説明図、第4図はクリア回路と
表示メモリとアドレス生成回路の詳細なブロック図、第
5図は。 ランレングス符号のデータ構造を示した構造図、!!%
6図灯表示メモリ書き込みにおけるMPU1が出力する
各1データとコントロール信号のタイムチャート、第7
図は1表示装@Sと表示制御回路6と表示メモリ2と表
示データホールド回路7の精細なブロック1である。 −MPU 2−表示メモリ 5−アドレス生成回路 4−クリア回路 5−表示装置 6−表示制御回路 7−表示データホールド回路 12−アドレスカウンタ 15−加算回路 14−データ判定回路 15−Dフリップフロップ 代理人弁堆士 小 川 勝 男′。 回 →^ 第5図 (Q) (b)
示すブロック図、第2図は第1図における表示メモリと
画素の表示位置との対応を示す説明図、第3図はランレ
ングス符号化された圧縮データを書き込む場合の入力か
ら出力までの様子を示す説明図、第4図はクリア回路と
表示メモリとアドレス生成回路の詳細なブロック図、第
5図は。 ランレングス符号のデータ構造を示した構造図、!!%
6図灯表示メモリ書き込みにおけるMPU1が出力する
各1データとコントロール信号のタイムチャート、第7
図は1表示装@Sと表示制御回路6と表示メモリ2と表
示データホールド回路7の精細なブロック1である。 −MPU 2−表示メモリ 5−アドレス生成回路 4−クリア回路 5−表示装置 6−表示制御回路 7−表示データホールド回路 12−アドレスカウンタ 15−加算回路 14−データ判定回路 15−Dフリップフロップ 代理人弁堆士 小 川 勝 男′。 回 →^ 第5図 (Q) (b)
Claims (1)
- 少なくとも画像情報を記憶保持する表示メモリを備え、
該表示メモリに記憶している画像情報の表示を行なう画
像表示装置の表示メモリ制御回路において、同一画像デ
ータがN画素連続するとき前記表示メモリ中の前記N画
素のデータが格納されるべきアドレスの内先頭アドレス
だけを発生し連続した残りのN−1画素については表示
メモリ書き込みアドレスの発生を行なわないような表示
メモリ書き込みアドレスを生成するアドレス生成回路と
、前記表示メモリから読み出された画像データの判別を
行ない予め定めたクリアデータ以外の画像データのみを
選択的にホールドする表示データホールド回路と、画像
データの更新時に前記表示メモリをクリアするクリア回
路を設けたことを特長とする表示メモリ制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62283245A JPH01126687A (ja) | 1987-11-11 | 1987-11-11 | 表示メモリ制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP62283245A JPH01126687A (ja) | 1987-11-11 | 1987-11-11 | 表示メモリ制御回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01126687A true JPH01126687A (ja) | 1989-05-18 |
Family
ID=17662968
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62283245A Pending JPH01126687A (ja) | 1987-11-11 | 1987-11-11 | 表示メモリ制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01126687A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006323375A (ja) * | 2005-04-19 | 2006-11-30 | Semiconductor Energy Lab Co Ltd | 表示装置 |
US8131968B2 (en) | 2007-12-28 | 2012-03-06 | Panasonic Corporation | Information processing device |
-
1987
- 1987-11-11 JP JP62283245A patent/JPH01126687A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006323375A (ja) * | 2005-04-19 | 2006-11-30 | Semiconductor Energy Lab Co Ltd | 表示装置 |
US8131968B2 (en) | 2007-12-28 | 2012-03-06 | Panasonic Corporation | Information processing device |
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