KR950012080B1 - 표시 제어 장치 - Google Patents

Abstract

내용 없음.

Description

표시 제어 장치

제1도는 본 발명에 관한 표시 제어 장치의 1실시예의 블럭도.

제2도는 윈도우의 표시 우선도 지정회로의 일예.

제3도는 제1도의 표시 제어장치에 있어서 멀티 윈도우 표시제어의 동작을 설명하는 타이밍 챠트.

제4a도, 제4b도는 제2도의 데코더와 제어신호 및 스테이러스 신호 형성 로직의 일예.

제5도는 제1도의 어드레스 연산부의 일예이다.

본 발명은 표시 제어기술, 더 상세하게는 멀티 윈도우(multi window)제어방식에 적용해서 특히 유효한 기술에 관한 것으로, 예를들면 그래픽 콘트롤러와 같은 표시제어장치에 이용하여 유효한 기술에 관한 것이다. 종래, 예를들면 그래픽 표시시스템에 있어서, 표시화면상에 여러개의 윈도우를 표시시키는 멀티윈도우 제어방식으로써, 소프트웨어 윈도우 방식과 하드웨어 윈도우 방식에 제안되고 있다.

이 중, 하드웨어 윈도우 방식은, 표시 콘트롤러 ISI에 멀티 윈도우 제어기능을 갖는 것이다. 또 소프트웨어 윈도우 방식은, 프레임 버퍼(frame buffer)내에서 구형 영역의 데이타를 전송하는 비트 블럭 트렌스티라고 불리어지는 기능을, 소프트 웨어로 실행해서 멀티 윈도우 표시시키는 것이다(멀티 윈도우 제어에 관해서는, Nikkey McGraw-Hill사 발행, Nikkey 「Electronics」1986년 7월 14일 399호 p115∼p132참조).

종래의 멀티 윈도우 제어에 있어서는, 하드웨어 방식쪽이 표식속도는 빠르지만, 윈도우의 우선순위가 고정되는 등 표시 화면상에서의 표시 자유도가 낮다. 한편, 소프트웨어 방식은 비트 맵 메모리(bit map memory)의 소정 영역에 베이스 화면이나 윈도우 화면을 구성하는 데이타를 각각 격납한 후에, 재차, 베이스 화면 영역에 윈도우 화면을 구성하는 데이타를 블럭 전송해서 겹치게 하는 것과 같은, 데이타의 블럭 전송에 의한 표시 화면 영역의 리타이트 처리가 필요하게 된다. 이것에 의해, 소프트 웨어 방식은 윈도우 수가 많을수록 표시 화면의 자유도는 높지만 표시 속도가 대단히 느리다는 문제점이 있었다.

본 발명의 목적은, 표시 화면의 자유도가 높고, 동시에 고속 표시 가능한 멀티 윈도우 제어 기술을 제공하는데 있다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징에 대해서는, 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.

본 출원에 있어서 개시되는 발명 중 대표적인 것의 개요를 설명하면, 다음과 같다.

즉, 표시 화면상에서의 여러개의 윈도우 표시 영역을 개별적으로 설정하는 여러개의 영역 설정 레지스터를 가지며 그들 레지스터에서 지정되는 영역내에 표시 화면 상에서의 표시 위치가 포함되는가를 차례로 각 윈도우마다 판별하는 윈도우 관리 회로를 마련함과 동시에, 각 윈도우의 표시 우선도를 설정하기 위한 여러개의 우선도 설정 레지스터를 가지며 그들 우선도 설정 레지스터의 내용과 상기 윈도우 관리 회로의 판정 결과에 따라서 상기 표시 위치를 포함한다고 판별된 윈도우중에서 우선도가 높은 윈도우를 판정하는 표시 우선 지정 회로를 마련한다. 우선도가 높다고 판정된 윈도우에 대응하는 표시 어드레스의 출력에 관해서는, 상기 윈도우 관리회로의 판정 결과에 따라서 표시 위치를 포함한다고 판별된 각 윈도우에 대해서 어드레스 연산을 행하고, 그들 연산 결과중, 상기 윈도우 표시 우선 지정 회로에 의해서 우선도가 높다고 판정된 윈도우에 대응하는 것만을 프레임 버퍼에 선택적으로 출력한다. 또, 상기 윈도우 표시 우선 지정회로에 의해서 우선도가 높다고 판정된 윈도우에 대응하는 표시 어드레스의 연산만을 선택적으로 해서 그 연산 결과 어드레스를 프레임 버퍼에 공급하는 것도 할 수 있다.

상술한 수단에 의하면, 영역 설정 레지스터나 우선도 설정의 레지스터의 설정 내용을 변경하는 것만으로, 윈도우의 표시 위치나 크기 및 표시 내용 더 나아가서는 겹치는 부분에서의 표시 우선 순위의 변경등을 행하게 되어, 이것에 의해서, 표시 화면이 자유도가 높고 더욱이 고속으로 멀티 윈도우 제어를 행하게 한다는 상기 목적을 달성할 수가 있다.

제1도에 도시되는 표시 제어장치는, 특히 제한되진 않지만, 표시화면상에 n개의 윈도우를 표시하여 제어할 수 있도록 하기 위하여, n개의 윈도우 관리회로 WND₁∼WND_n이 마련되어 있다. 각 윈도우 관리 회로 WND₁∼WND_n은, 표시 화면상에서의 윈도우 표시 영역을 임의로 설정 가능하게 하기 위하여, 각각 화면상에서의 수평 방향의 개시 위치를 지정하는 개시 어드레스 레지스터와, 수평 방향의 종류 위치를 지정하는 종료 어드레스 레지스터와, 마찬가지로 수직 방향의 개시 위치를 지정하는 개시 어드레스 레지스터와, 수직 방향의 종료 위치를 지정하는 종료 어드레스 레지스터를 갖고, 또 그들 레지스터에서 지정된 윈도우 표시 영역내에 표시 화면상에서의 표시 위치가 포함되는가를 차례로 판별하기 위하여, 어드레스 비교용의 비교기를 구비한다.

각 윈도우 관리회로 WND₁∼WND_n에는, 화면상에서의 수평 방향의 표시 위치를 표시하는 수평 카운터 10 및 수직 방향의 표시 위치를 표시하는 수직 카운터 12에서의 신호가 공급되어, 내부의 비교기가 상기 어드레스 레지스터의 값과 공급된 카운트값을 비교하여, 표시 위치가 자기의 윈도우 내에 들어간 경우 및 표시 위치가 자기의 윈도우에서 벗어났을 때에 각각 일치 검출 신호를 출력한다.

각 윈도우 관리회로 WND₁∼WND_n에서 출력된 검출 신호는, 여러개의 윈도우가 겨쳐져 있는 경우 어느 것의 윈도우의 우선도가 가장 높은가, 즉 중복 부분에 대해서는 어느 것의 윈도의 표시 데이타를 표시하는가 판단하는 윈도우 표시 우선도 지정회로 14에 공급된다. 윈도우 표시 우선도 지정회로 14는, 각 윈도우 관리회로WND₁~WND_n에서의 표시 개시의 검출 신호를 받으면, 그 윈도우에 대응하는 어드레스 연산부 WAL_i(i=1, 2...n)에 연산개시 신호 STi를 출력한다. 또 윈도우 표시 우선도 지정회로 14에서는, 각 윈도우의 우선도를 설정하는 우선도 지정 레지스터가 마련되어, 사전에 CPU에 의해 레지스터에 설정된 우선도에 따라서 윈도우1을 제어를 행한다.

즉, 윈도우 표시 우선도 지정회로 14는, 동시에 여러 개의 윈도우 관리 회로에서 표시 개시 신호가 들어오더라도, 그중 가장 우선도가 높은 윈도우에 대응한 어드레스 연산부 WALi의 출력 게이트 Gi를 여는 제어신호 Gi를 출력한다. 그러면, 열려진 출력 게이트 Gi를 통해서 내부버스 BUS상에 출력된 어드레스는, 소정의 윈도우의 데이타를 리드 액세스하기 위한 표시 어드레스로써 I/O 인터페이스회로 INT₁을 거쳐서 외부로 출력되어, 프레임 버퍼(도시하지 않음)등에 공급된다.

이 실시예에서는, 특히 제한되진 않지만, 상기 표시 어드레스와 함께 윈도우 표시 우선도 지정회로 14에서 형성된 우선도의 레벨을 표시하는 신호나 출력중의 표시 어드레스가 어느 것의 윈도우에 속하는가 표시하는 윈도우 번호도 외부로 출력하도록 되어 있다. 이것에 의해, 여러개의 표시 제어장치를 포함하고 멀티 윈도우 표시 제어를 행하는 시스템에 있어서는, 각 표시 제어장치에서 출력되는 우선도 레벨이나 윈도우 번호에 따라서 외부 회로(도시하지 않음)가 어느 것의 표시 제어장치의 출력을 채용하는가를 용이하게 제어할수가 있다.

윈도우 표시 우선도 지정회로 14에 있어서, 우선도 레지스터에 의한 우선도의 설정 방식으로서는, 윈도우와 같은 수(n개)의 레지스터를 준비하고, 사전에 그들의; 레지스터에 우선 순위를 붙여 놓고, 각 레지스터내에 윈도우 번호를 설정하는 것으로 각 윈도우에 우선도를 부여하는 방식과, 각 윈도우 1대 1로 대응된 레지스터를 마련해 두고, 각각의 레지스터에 우선도 레벨을 표시하는 코드를 설정해두는 방식을 생각할 수 있다. 각 우선도 레지스터에는 CPU측의 I/O 인터페이스 회로 INT₂를 거쳐서 CPU가 사전에 윈도우 번호 또는 우선도 레벨을 설정하도록 구성된다. 또한, 상기 각 윈도우 관리회로 WND₁∼WND_n에 있어서 윈도우 표시영역의 설정, 더 상세하게는, 상기 각 어드레스 연산부 WAL₁∼WAL_n에 있어서도 표시 어드레스나 메모리폭등의 연산정수의 초기 설정은 I/O 인터페이스 INT₂로서 CPU가 행하도록 되어 있다.

제2도에는, 상기 우선도 설정 방식중 우선 순위가 붙여진 레지스터에 윈도우 번호를 설정하는 방식을 채용한 윈도우 표시 우선도 지정회로 14의 1구성예가 도시되어 있다.

즉, 제2도에 부호 PRG₁∼PRG_n으로 표시되어 있는 것은, 우선 순위가 붙여진 우선도 레지스터이다. 각 우선도 레지스터 PRG₁∼PRG_n내에는 가장 우선적으로 표시시키고자 하는 윈도우로부터 번호순으로 그 윈도우 번호를 넣어둔다. 그리고, 각 우선도 레지스터 PRG₁∼PRG_n내의 윈도우 번호를 데코더 DEC₁∼DEC_n으로 데코드하는 것에 의해, 각 데코더의 출력 신호 중 윈도우 번호에 대응한 1개의 신호만이 하이 레벨로 된다. 각 데코더 DEC₁∼DEC_n의 출력 신호는, 제어신호 및 스테이터스 신호 형성 로틱 16의 입력 신호로 되어 있다.

한편, 윈도우 표시 우선도 지정회로 14내에는, 각 윈도우에 대응해서 플립 플롭으로 되는 플래그 FG₁∼FG_n이 마련되어 있으며, 이들의 플래그 FG₁∼FG_n은, 상기 윈도우 관리회로 WND₁∼WND_n에서의 표시 개시신호 및 표시 종료신호에 의해서 세트되거나, 리세트되거나 하도록 되어 있다. 각 플래그는 대응하는 윈도우의 표시개시신호에 의해서 출력이 논리값 "0"에 대응하는 로우레벨로 되면, 표시 종료신호가 들어올때가지 로우레벨을 유지한다. 이들은 플래그 FG₁∼FG_n의 출력신호는, 특히 제한되진 않지만, 윈도우 어드레스 연산부 WND₁∼WND_n에 대해서 연산 개시 신호 ST₁∼ST_n으로써 공급되어, 해당 연산 개시신호가 로우 레벨인 동안, 대응하는 윈도우의 표시 어드레스의 연산이 계속된다. 따라서, 여러개의 윈도우가 겹쳐 있는 부분에서는, 그들 각 윈도우마다 소정의 표시 어드레스의 연산이 실행되게 된다.

상기 실시예에서는, 플래그 FG₁∼FG_n의 출력이 상기 데코더 DEC₁∼DEC_n의 출력과 함께 상기 제어신호 및 스테이레스 신호 형성 로직 16에 공급되어, 어드레스 연산부 WND₁∼WND_n에서 연산중의 어드레스중, 표시 어드레스로써 출력해야 할 것을 결정하기 위해 사용된다. 즉 플래그 FG₁∼FG_n의 출력에서 연산 실행중의 윈도우를 알아내, 우선도 레지스터 PRG₁∼PRG_n의 정보에서 그 중에서 가장 우선도 레벨이 높은 윈도우 번호를 찾아내, 그것과 대응한 연산부의 출력 게이트 Gi를 열도록한 제어 신호 Gi를 출력하게 되어 있다. 더구나, 그때 출력하고 있는 표시 어드레스가 속하는 윈도우의 번호를 선택해서 출력하는 것과 동시에, 데코더의 출력에 따라서 그 윈도우의 우선도 레벨로 출력하도록 되어 있다.

제3도에는, 일예로서 3개의 윈도우, l, m, n을 준비하여, 그것을 우선도 레벨이 「3」과 「2」와 「5」의 우선도 레지스터에 설정했을 경우(단 숫자가 클수록 우선도가 높은 것으로 한다)의 표시중복 부분에서의 각종 제어신호 및 표시 어드레스의 출력상태를 도시한다.

각 윈도우에 대응하는 플래그는, 윈도우 관리회로 WND₁∼WND_n내의 비교지의 출력에 의해서, 세트 또는 리세트된다. 플래그가 세트상태로 되어 그 출력신호가 로우레벨로 되어 있는 동안, 대응하는 어드레스 연산부에서의 표시어드레스의 연산이 계속된다. 그리고, 여러개의 연산부에서 동시에 연산이 행하여 질때, 바꾸어말하면, 여러개의 윈도우가 겹쳐 있을 경우에는, 가장 우선도 레벨이 높은 윈도우(실시예에서는 n>l>m의 순위)에 대응하는 것이 선택되어, 표시 어드레스로써 출력된다.

다음에, 상기 데코더 DEC₁∼DEC_n과 제어신호 및 스테이터스 신호형성 로직 16을 포함하는 회로 구성의 일예를 제4a도, 제4b도에 따라서 설명한다.

제4a, b도에 도시되는 회로는, 특히 제한 되지 않지만, 표시 화면상에 최대 4개의 윈도우를 표시제어하는 시스템에 적용되는 것이며, 랜덤 로직회로에 의해서 구성된다.

제4a, b도에 따른 설명에서는, 특히 제한되진 않지만, CPU에서 공급되는 3비트의 데이타 BWD₀∼BWD₂에 의해서 윈도우 번호가 지정된다. 즉 BWD₀,BWD₁,BWD₂가 "1", "0", "0"일때 윈도우 1의 지정을 의미하고, BWD₀, BWD₁,BWD₂가 "0", "0", "1"일때 윈도우 3의 지정을 의미하며, BWD₀, BWD₁, BWD₂"0", "0", "1"일때 윈도우 4의 지정을 의미하며, 그 이외의 비트 조합은 윈도우 표시를 행하지 않는 것을 의미한다. 이들 3비트의 데이타 BWD₀,BWD₁,BWD₂는 윈도우 번호에 따른 부호의 조합을 가지고 4개의 우선도 레지스터 PRG₁∼PRG_n에 각각 설정된다. 여기에서, 우선도 레지스터 PRG₁∼PRG₄는 상기 설명과 마찬가지로 사전에 우선 순위가 붙어져 있고, PRG₁에서 PRG₄의 번호순에 따라서 차례로 우선 순위가 높게 된다. 이하 우선도 레지스터 PRG₁에 할당되어 있는 우선순위를 우선도 레벨 1, 우선도 레지스터 PRG₂에 할당되어 있는 우선 순위를 레벨, 2 우선도 레지스터 PRG₃에 할당되어 있는 우선순위를 우선도 레벨 3, 우선도 레지스터 PRG₄에 할당되어 있는 우선순위를 우선도 레벨 4라고 표기한다.

제4a도에 있어서 18은, 상기 4개의 우선도 레지스터 PRG₁∼PRG₄의 설정 데이타와, 연산 개시 신호 ST₁∼ST₄에 따라서, 어드레스 연산을 해야할 윈도우와 그 윈도우의 우선도 레벨과의 관게를 얻기 위한 데코드부이다. 이 데코드부 18에 있어서, 우선도 레지스터 PRG₃및 PRG₄에 대응하는 상반 부분은, 우선도 레벨 3도는 우선도 레벨4도로써 설정되어 있는 윈도우 번호, 또, 그 윈도우 번호내에서 어드레스 연산의 개시가 지시되어 있는 것을 해독하기 위한 구성이다. 이 상반 부분의 구성에 있어서 해독 출력 신호는, P₃W₁, P₄W₁, P₃W₂, P₄W₂, P₃W₃, P₄W₃, P₃W₄, P₄W₄의 8종류로 된다. 이들 해독 출력 신호 P_mW_n(m = 3, n = 1, 2, 3, 4)은, 특히 제한되진 않지만, 그 하이 레벨에 의해서, 우선도 레벨 m으로써 윈도우 n이 설정되고 또한 그 윈도우 n에 대해서 어드레스 연산의 개시가 지시되어 있는 것을 의미한다. 이와같은 해독 논리는, 특히 제한되진 않지만, 우선 레지스터 PRG₃및 PRG₄의 설정 데이타를 각 비트마다 소정의 타이밍으로 출력하는 클럭된 인버터 어레이 20과, 클럭된 인버터 어레이 20에서 공급되는 비트 데이타를 각각 상보 레벨의 데이타로 변환하는 인버터 어레이 22와, 인버터 어레이 22의 출력중의 소정의 3개의 데이타와 상기 연산 개시 신호 ST₁∼ST₄의 반전 레벨신호중의 소정의 1개를 4입력으로 하는 8개의 NAND게이트 어레이 24의 출력을 소정의 타이밍으로 다음 단계에 공급하는 출력된 인버터 어레이 26에 의해서 구성된다. 예를들면 해독 출력신호 P₃W₁을 형성하는 NAND 게이트 회로 28은, 윈도우 1에 대응하는 연산개시 신호 ST₁의 반전 레벨 신호와, 각각 우선도 레지스터 PRG₃에 설정되어 있는 비트 BWD₀와 같은 레벨의 신호, 비트 BWD₁의 반전 레벨신호 및 비트 BWD₂의 반전 레벨 신호가 입력된다. 따라서 NAND게이트 회로 28에 입력되는 4개의 입력신호가 모두 하이 레벨로 되었을때, 바꾸어 말하면, 우선도 레지스터 PRG₃에 윈도우 1이 설정되어 있고(BWD₀= 1, BWD₁= 0, BWD₂= 0), 또한 윈도우 1에 대해서 연산 개시 지시가 주어질 때 (ST₁= 0), NAND게이트 회로 28의 출력 신호가 로우 레벨로 되고, 해독 출력 신호 P₃W₁이 액티브 레벨로서의 하이 레벨로 된다. 데코드부 18에 있어서, 우선도 레지스터 PRG₁및 PRG₂에 대응하는 하반 부분은, 우선도 레벨 1 또는 우선도 레벨2로써 설정되어 있는 윈도우 번호, 또 그 윈도우 번호중에서 어드레스 연산의 개시가 지시되고 있는 것을 해독하기 위한 구성이다. 이 하반부분의 구성은 상기 상반부분의 구성과 마찬가지의 논리를 가지며, P₁W₁, P₂W₁, P₁W₂, P₂W₂, P₁W₃, P₂W₃, P₁W₄, P₂W₄의 8종류의 해독 출력신호를 형성한다. 이를 해독출력신호 P_mW_n(m = 1, 2, n = 1, 2, 3, 4)은, 상기 마찬가지로, 그 하이 레벨에 의해서, 우선도 레벨 m으로써 윈도우 n이 설정되고 또한 그 윈도우 n에 대해서 어드레스 연산의 개시가 지시되어 있는 것을 의미한다.

이와 같은 해독 논리는, 상기 마찬가지로, 우선도 레지스터 PRG₁및 PRG₂의 설정 데이타를 각 비트마다 소정의 타이밍으로 출력하는 클럭된 인버터 어레이 20에서 공급되는 비트 데이타를 각각 상보 레벨의 데이타로 변환하는 인버터 어레이 30과, 인버터 어레이 30의 출력중의 소정의 3개의 데이타와 상기 연산개시 신호 ST₁∼ST₄의 반전 레벨 신호중의 소정의 1개를 4입력으로 하는 8개의 NAND게이트 회로를 포함하는 NAND게이트 어레이 32와, NAND게이트 어레이 32의 출력을 소정의 타이망으로 다음 단계에 공급하는 클럭된 인버터 어레이 34에 의해서 구성된다.

제4b도에 있어서 36은, 상기 16종류의 해독 출력 신호 P₃W₁, P₄W₁, P₃W₂, P₄W₂, P₃W₃, P₄W₃, P₃W₄, P₄W₄,P₁W₁, P₂W₂, P₁W₂, P₂W₂, P₁W₃, P₂W₃, P₁W₄, P₂W₄에 따라서, 표시해야 할 윈도우의 우선도 레벨에 대응하는 우선도 레벨지시 신호를 형성하기 위한 논리부이다.

이 논리부 36에 있어서, NOR게이트 회로 38은 상기 해독 출력신호, P₄W₁, P₄W₂, P₄W₃, P₄W₄를 4입력으로 해서, 어느 것인가의 입력이 하이 레벨로 될때에 로우레벨의 신호를 출력한다. 즉, 어드레스 연산해야 할 어느 것인가의 윈도우에 우선도 레벨 4가 설정되어 있을 때에 로우 레벨의 신호를 출력한다. 또 NOR게이트 회로 40은 상기 해독 출력 P₃W₁, P₃W₃, P₃W₃, P₃W₄를 4입력으로 해서, 어느 것인가의 입력이하이 레벨로 될때에 로우 레벨의 신호를 출력한다. 즉 어드레스 연산해야 할 어느 것인가의 윈도우에 우선도 레벨3이 설정되어 있을 때에 로우 레벨의 신호를 출력한다. 인버터 42는 상기 NOR게이트 회로 38의 출력신호의 반전레벨의 신호를 우선도 레벨지시 신호 PR₄로써 출력한다. 우선도 레벨지시신호 PR₄는, 그 하이 레벨에 의해서 , 표시해야할 윈도우가 우선도 레벨 4인 것을 의미한다. NOR게이트 회로 44는, 상기 NOR게이트 회로 38의 출력신호의 반전 레벨 신호와 NOR게이트 회로 40의 출력신호의 정전레벨 신호를 2입력으로 하고, 인버터 46은 그 NOR게이트회로 44의 출력 신호의 정전 레벨신호를 우선도 레벨지시신호 PR₃로써 출력한다. 우선도 레벨 지시신호 PR₃은, 그 하이레벨에 의해서, 표시해야할 윈도우가 우선도 레벨 3인 것을 의미한다. 상기 NOR게이트 회로 44의 출력이 하이 레벨로 되기 위한 조건은, 상기 NOR게이트 회로 38의 출력이 하이 레벨이고, 상기 NOR게이트 회로 40의 출력이 로우 레벨로 되는 것이다. 바꾸어 말하면, 우선도 레벨3으로써 설정된 어느 것인가의 윈도우에 관해서 연산개시가 지시되고, 또한 우선도 레벨 4로서는 어느 것인가의 윈도우에 관해서도 연산 개시가 지시되어 있지 않는 것이다. 따라서, 우선도 레벨 3으로써 설정된 어느 것인가의 윈도우에 관해서 연산개시가 지시되고, 또한 우선도 레벨 4로써는 어느 것인가의 윈도우에 관해서도 연산 개시가 지시되어 있을 때는, 보다 우선도가 높은 우선도 레벨 4에 관해서만 그 우선도 레벨 지시신호 PR₄가 하이 레벨로 되고, 우선 레벨지시신호 PR₃은 로우 레벨로 된다.

상기 논리부 36에 있어서, NOR게이트 회로 38의 출력의 정전 레벨 신호와, NOR게이트 회로 40의 출력의 정전 레벨 신호를 2입력으로 하는 NAND게이트 회로 48은, 그 하이 레벨출력에 의해서, 우선도 레벨3 또는 우선도 레벨4의 선택을 지시한다.

상기 논리부 36에 있어서, NOR게이트 회로 50은 상기 해독 출력 신호 P₂W₁, P₂W₂, P₂W₃, P₂W₄를 4입력으로써, 어느 것인가의 입력이 하이 레벨로 될때에 로우 레벨의 신호를 출력한다. 즉, 어드레스 연산해야 할 어느 것인가의 윈도우에 우선도 레벨2가 설정되어 있을때에 로우 레벨의 신호를 출력한다. 또 NOR게이트 회로 52는 상기 해독 출력신호 P₁W₁, P₁W₂, P₁W₂, P₁W₄를 4입력으로 해서, 어느 것인가의 입력이 하이 레벨로 될때에 로우 레벨의 신호를 출력한다. 즉, 어드레스 연산 해야할 어느 것인가의 윈도우에 우선도 레벨 101이 설정되어 있을 때에 로우 레벨의 신호를 출력한다.

NOR게이트 회로 54는 상기 NAND게이트 회로 48의 출력과 상기 NOR게이트 회로 50의 출력 신호의 정전 레벨의 신호를 2입력으로 하고, 인버터 56은 그 NOR게이트 회로 54의 출력 신호의 정전 레벨 신호를 우선도 레벨 지시신호 PR₂로써 출력한다. 우선도 레벨 지시신호 PR₂는, 그 하이 레벨에 의해서, 표시해야할 윈도우가 우선도 레벨2인 것을 의미한다. NOR게이트 회로 58은, 상기 NOR게이트 회로 50의 출력신호의 반전 레벨신호와 NOR게이트 회로 52의 출력신호의 정전 레벨신호와 상기 NAND게이트 회로 48의 출력신호를 3입력으로 하고, 인버터 60은 그 NOR게이트 회로 58의 출력신호의 정전 레벨신호를 우선도 레벨지시신호 PR₁으로써 출력한다. 우선도 레벨지시신호 PR₁은, 그 하이 레벨에 의해서, 표시해야할 윈도우가 우선도 레벨 1인 것을 의미한다. 상기 NOR게이트 회로 회로 54의 출력이 하이레벨로 되기 위한 조건은, 상기 NAND게이트 회로 48의 출력이 로우 레벨이고, 상기 NOR게이트 회로 50의 출력이 로우 레벨로 되는 것이다. 바꾸어 말하면, 우선도 레벨2로써 설정된 어느 것인가의 윈도우에 관해서 연산 개시가 지시되고, 또한 우선도 레벨4 또는 우선도 레벨3으로서는 어느 것의 윈도우에 관해서도 연산 개시가 지시되어 있지 않은 것이다. 따라서, 이와 같은 때에 처음으로, 우선도 레벨 3 및 4보다도 우선도가 낮은 우선도 레벨 2에 관해서의 우선도 레벨지시신호 PR₂가 하이 레벨로 된다. 한편, 상기 NOR게이트 회로 58의 출력이 하이 레벨로 되기 위한 조건은, 상기 NAND게이트 회로 48의 출력이 로우 레벨이며, 더욱이 상기 NOR게이트 회로 50의 출력이 하이레벨로 되고, 동시에, 상기 NOR게이트 회로 회로 52의 출력이 로우 레벨로 되는 것이다. 바꾸어 말하면, 우선도 레벨 4 또는 우선도 레벨 3으로서는 어느 것의 윈도우에 관해서도 연산개시가 지시되어 있지 않은 상태이고, 우선도 레벨 1로써 설정된 어느 것인가의 윈도우에 관해서 연산개시가 지시되고, 또한 우선도 레벨 2로써는 어느 것의 윈도우에 관해서도 연산 개시가 지시되어 있지 않은 것이다. 따라서, 우선도가 가장 낮은 우선도 레벨 1로써 설정된 어느 것인가의 윈도우에 관해서만 연산 개시가 지시되어 있는 경우에만 우선도 레벨 1에 관해서의 우선도 레벨지시번호 PR₁이 하이 레벨로 된다.

상기 우선도 레벨지시신호 PR₁, PR₂, PR₃, PR₄는 특히 제한되진 않지만, 제4b도에 도시되는 데코드부 62를 거쳐서 3비트의 우선도 레벨데이타 PRN₀, PRN₁, PRN₂로 변환되어 출력된다. 여기에서, 데코드부 62의 논리에 의하면 PRN₀, PRN₁, PRN₂가 "1". "1", "0"일때 우선도 레벨 4를 의미하고, PRN₀, PRN₁, PRN₂가 "0", "0 "1"일때 우선도 레벨3을 의미하며, PRN₀, PRN₁, PRN₂가 "1", "0", "1"일때 우선도 레벨 2를 의미하고, PRN₀, PRN₁, PRN₂가 "0", "1", "1"일때 우선도 레벨1을 의미한다.

제4b도에 있어서 64는, 상기 데코드부 18의 출력 신호와 상기 논리부 36의 출력신호에 따라서 어드레스 출력 게이트 제어신호 C₁∼C₄를 형성하는 데코드부이다. 이 데코드부 64는, 윈도우 어드레스의 연산개시가 지시되는 윈도우중 가장 우선도가 높은 윈도우에 대응하는 표시어드레스의 출력 제어를 행한다.

이 데코드부 64에는, 8개의 2입력 AND게이트 회로에 의해서 구성되는 AND게이트 어레이 66과, AND게이트 66에 포함되는 AND게이트 회로의 출력 신호를 차례로 2입력하는 NOR게이트 회로 68, 70, 72, 74에 의해서 구성되는 NOR게이트 어레이 76이 포함된다. AND게이트 어레이 66에 포함되는 AND게이트 회로의 한쪽의 입력단자에는, 상기 해독 출력 신호 P₃W₁, P₄W₂, P₃W₂, P₄W₂, P₃W₃, P₄W₃, P₃W₄, P₄W₄가 공급되고, 또 그들 AND게이트 회로의 다른쪽의 입력 단자에는, 상기 우선도 레벨지시신호 PR₃, PR₄가 공급된다. 따라서, NOR게이트 68은, 윈도우 어드레스 연산의 개시가 지시되어 있는 윈도우중에서 우선도 레벨 3 또는 4로써 설정된 윈도우 1이 가장 우선도 레벨이 높은 경우에 로우 레벨로 되고, NOR게이트 회로 70은, 윈도우 어드레스 연산의 개시가 지시되어 있는 윈도우중에서 우선도 레벨로 3 또는 4로써 설정된 윈도우 3이 우선도 레벨이 가장 높은 경우에 로우 레벨로 되고, NOR게이트 회로 72는, 윈도우 어드레스 연산의 개시가 지시되어 있는 윈도우중에서 우선도 레벨 3또는 4로써 설정된 윈도우 2가 가장 우선도 높은 경우에 로우레베로 되고, NOR게이트 회로 74는, 윈도우 어드레스 연산의 개시가 지시되어 있는 윈도우중에서 우선도 레벨 3 또는 4로써 설정된 윈도우 4가 가장 우선도 레벨이 높은 경우에 로우 레벨로 된다.

마찬가지로 상기 데코드부 64에는, 8개의 2입력형 AND게이트 회로에 의해서 구성되는 AND게이트 어레이 78과, AND게이트 어레이 78에 포함되는 AND게이트 회로의 출력신호를 차례로 2입력으로 하는 NOR게이트 회로 80, 82, 84, 86에 의해서 구성되는 NOR게이트 어레이 88이 포함된다. AND게이트 어레이 78에 포함되는 AND게이트 회로의 한쪽의 입력 단자에는, 상기 해독 출력 신호 P₁W₁, P₂W₁, P₁W₂, P₂W₂, P₁W₃, P₂W₃, P₁W₄, P₂W₄가 공급되고, 또 그들 AND게이트 회로의 다른쪽의 입력단자에는, 상기 우선도 레벨 지시신호 PR₁, PR₂가 공급된다. 따라서 NOR게이트 회로 80은, 윈도우 어드레스 연산의 개시가 지시되어 있는 윈도우중에서 우선도 레벨 1 또는 2로써 설정된 윈도우 1이 가장 우선도 레벨이 높은 경우에 로우 레벨로 되고, NOR게이트 회로 82는, 윈도우 어드레스 연산의 개시가 지시되어 있는 윈도우중에서 우선도 레벨1 또는 2로써 설정된 윈도우 2가 가장 우선도 레벨이 높은 경우에 로우 레벨로 되고, NOR게이트 회로 84는, 윈도우 어드레스 연산의 개시가 지시되어 있는 윈도우중에서 우선도 레벨 1 또는 2로써 설정된 윈도우 3이 가장 우선도 레벨이 높은 경우에 로우 레벨로 되고, 또 NOR게이트 회로 86은, 윈도우 어드레스 연산의 개시가 지시되어 있는 윈도우중에서 우선도 레벨 1 또는 2로써 설정된 윈도우 4가 가장 우선도 레벨이 높은 경우에 로우 레벨로 된다.

상기 데코드부 64에 있어서, NAND게이트 회로 90은 상기 NOR게이트 회로 68 및 80의 출력을 2입력으로 하여 윈도우 1을 어드레스 출력 게이트 제어신호 C₁을 형성하고, NAND게이트 회로 92는 상기 NOR게이트 회로 70 및 82의 출력의 2입력으로 해서 윈도우 2를 위한 어드레스 출력 게이트 제어신호 C₂를 형성하고, NAND게이트 회로 94는 상기 NOR게이트 회로 72 및 84의 출력을 2입력으로 해서 윈도우 3을 위한 어드레스 출력 게이트 제어 신호 C₃을 형성하고, NAND게이트 회로 96은 상기 NOR게이트 회로 74 및 86의 출력을 2입력으로 해서 윈도우 4를 위한 어드레스 출력 게이트 제어신호 C₄를 형성한다. 여기에서, 상기 각각의 우선도 레지스터 PRG₁∼PRG₄에는 여러개의 윈도우 번호의 설정은 허용되지 않고, 또한 상기 논리부 36에 있어서 형성되는 우선도 레벨지시 신호 PR₁, PR₂, PR₃, PR₄는 동시에 여러개가 하이 레벨로 되는 일은 없다. 따라서, 상기 NOR게이트 회로 68, 70, 72, 74, 80, 82, 84, 86의 출력은, 여러개의 윈도우에 관해서 어드레스 연산의 개시가 동시에 지시되고 있더라도 우선도 레벨과의 관계에 있어서 반드시 그 중의 어느 것인가 1개만이 로우 레벨로 제어되기 때문에, 그 로우 레벨의 출력에 대응하는 윈도우 어드레스 출력게이트 제어신호만이 하이 레벨과 같은 액티브 레벨로 제어되고, 해당 윈도우를 위한 표시 어드레스의 출력을 지시한다.

제4b도에 있어서 98은, 상기 NAND게이트 회로 90, 92, 94, 96의 출력에 따라서, 표시 어드레스의 윈도우 번호에 대응하는 상기 3비트의 데이타 BWD₀, BWD₁, BWD₂를 생성하는 데코드부이다. 이 데코드부 98의 논리에 의하면, 윈도우 1에 대응하는 어드레스 출력 게이트 제어신호 C₁이 하이 레벨로 되면, 데이타 BWD₀, BWD₁, BWD₂는 윈도우 1을 의미하는 "1", "0", "0"으로 되고, 윈도우 2에 대응하는 어드레스 출력 게이트 제어신호 C₂가 하이 레벨로 되면, 데이타 BWD₀, BWD₁, BWD₂는 윈도우 2를 의미하는 "0", "1", "0"으로 되고, 윈도우 3에 대응하는 어드레스 출력 게이트 제어신호 C₃가 하이 레벨로 되면, 데이타 BWD₀, BWD₁, BWD₂는 윈도우 3을 의미하는 "1", "1', "0"으로 되고, 또 윈도우 4에 대응하는 어드레스 출력 게이트 제어신호 C₄가 하이 레벨로 되면, 데이타 BWD₀, BWD₁, BWD₂는 윈도우 4를 의미하는 "0", "0", "1"로 되고, 모든 어드레스 출력게이트 제어신호 C₁∼C₄가 로우 레벨로 되면, 데이타 BWD₀, BWD₁, BWD₂는 윈도우 표시를 의미하지 않는 "0". "0", "0"으로 된다.

또한, 제4a도, b도의 구성에 있어서, 게이트 회로의 지연에 의한 레이싱(racing)을 방지함과 동시에, 어드레스 출력 게이트 제엇신호, 윈도우 번호 및 우선도 레벨의 출력 타이밍을 다음 단계와의 관계에 있어서 규정하기 위해, 각종 클럭된 인버터 어레이 20, 26, 34, 122, 124, 126, 128, 130, 132가 마련되어 있다. 이들 클럭된 인버터 어레이는, 서로 1/2사이를 오버랩하는 클럭신호 CLK1, CLK2와

에 의해서 제어되고, 특히 제한되지는 않지만, 각 클럭신호의 로우 레벨에서 하이 레벨로의 변화가 출력 타이밍으로 된다. 즉 먼저, 클럭신호

의 하이 레벨로의 변화에 대응해서 각 우선도 레지스터 PRG₁∼PRG₄에 설정되어 있는 윈도우 번호 데이타가 클럭된 인번터 어레이 20을 거쳐서 출력됨과 동시에, 연산 개시 지시신호 ST₁∼ST₄가 출력된다. 계속해서, 클럭신호 CLK1의 하이 레벨로의 변화에 호응하여 16종류의 해독 출력 신호 P₃W₁, P₄W₁, P₃W₂, P₄W₂, P₃W₃, P₄W₃, P₃W₄, P₄W₄, P₁W₁, P₂W₁, P₁W₂, P₂W₂, P₁W₃, P₂W₃, P₁W₄, P₂W₄가 인버터 어레이 26 및 34에서 출력된다. 그리고, 클럭신호 CLK2의 하이 레벨로의 변화에 호응해서 인버터 어레이 122에서 신호가 출력되고, 계속해서, 클럭신호

의 하이 레벨로의 변화에 호응해서 클럭된 인버터 어레이 124, 128, 130에서 신호가 출력되고, 또, 클럭신호

의 하이 레벨로의 변화에 호응해서, 다음의 윈도우 번호 데이타 및 연산개시 지시 신호 ST₁∼ST₄가 거둬들여짐과 동시에, 1사이클전의 클럭신호

의 하이레벨로의 변화에 호응하여 거둬들여진 신호에 따른 어드레스 출력 게이트 제어 신호, 윈도우 번호 데이타 및 우선도 레벨 데이타가 출력된 인버터 어레이 132에서 출력된다.

다음에 제4a도, b도의 구성에 있어서, 여러개의 윈도우가 겹치는 경우의 동작을 설명한다. 예를들면, 윈도우 3에 우선도 레벨 1, 윈도우 4에 우선도 레벨 2, 윈도우 1에 우선도 레벨 3, 윈도우 2에 우선도 레벨 4가 설정된 상태에서, 그들 윈도우 1, 3, 4가 겹치는 경우에는, 3개의 어드레스 연산 개시 신호 ST₁, ST₃, ST₄가 전부 로우 레벨로 된다. 그렇게 하면, 상기 해독 출력신호 P₃W₁, P₁W₃, P₂W₄,가 각각 하이 레벨로 되어, 3개의 NOR게이트 회로 40, 50, 52의 출력이 로우 레벨로 제어된다. 이때 상기 논리부 36은 그들 3개의 윈도우 1, 3, 4에 설정되어 있는 우선도중에서 가장 우선도가 높은 우선도 레벨3에 대응하는 우선도 레벨 지시 신호 PR₃만을 하이 레벨로 제어해서 출력한다. 이것에 의해서, 상기 데코드부 62에서는, 우선도 레벨 3에 대응하는 레벨의 조합을 가지고 3비트의 데이타 PRN₀, PRN₁, PRN₂가 출력된다. 한편, 논리부 36에서 하이 레벨의 우선도 레벨지시신호 PR₃이 공급되는 데코드부 64에 있어서는, NOR게이트 어레이 76, 88에 포함되는 NOR게이트 회로내의 1개의 NOR게이트 회로 68의 출력만이 로우 레벨로 제어되고, 그것에 의해서 서로 겹치는 부분을 갖는 3개의 윈도우 1, 3, 4 중 가장 높은 우선도가 설정되어 있는 윈도우 1에 대응하는 표시 어드레스의 출력을 지시하는 어드레스 출력 게이트 제어신호 C₁이 하이 레벨로 제어된다. 이때, 상기 데코드부 98에서는, 표시 어드레스의 윈도우 번호 1에 대응하는 레벨의 조합을 가지고 3비트의 윈도우 번호 데이타 BWD₀, BWD₁, BWD₂가 출력된다.

다음에 상기 어드레스 연산부 WAL₁∼WAL_n및 출력 게이트 G₁∼G_n을 포함하는 회로 구성의 일예를 제5도에 따라서 설명한다.

제5도에 도시되는 회로 구성은 제4a도, b도에 대응해서 표시 화면상에 최대 4개의 윈도우를 표시 제어하는 시스템에 적용되는 것이다. 제1도에는 어드레스 연산부 WAL₁∼WAL_n이 각각 다른 기능 블럭으로써 도시되어 있지만, 제5도에는 1개의 산술 연산 유니트 100을 사용하는 구성이 도시되어 있다.

제5도에 있어서, 윈도우 1을 위한 표시 어드레스 연산용 레지스터로써, 윈도우 1의 선두 표시 어드레스에 호응하는 어드레스 데이타를 격납하는 스타트 어드레스 레지스터 SA1, 윈도우 1의 현 라스터(raster)에 있어서 선두 표시 어드레스를 격납하는 일시 스타트 어드레스 레지스터 TSA1, 윈도우 1의 현재의 표시 어드레스를 격납하는 일이 어드레스 레지스터 TA1, 윈도우 1의 논리 어드레스 공간에 있어서 수평 방향 어드레스수를 기억하는 메모리폭 레지스터 MW1 및 모든 윈도우에 대한 수평 방향의 어드레스 인크리멘트수를 격납하는 어드레스 인크리멘트 레지스터 PA1이 마련되어 있다. 어드레스 인크리멘트 레지스터 PA1이 마련되어 있다. 어드레스 인크리멘트 레지스터 PA1은 각 윈도우에 공통으로 되고, 그 이외의 윈도우 2∼윈도우 4에 대해서도 상기 마찬가지의 스타트 어드레스 레지스터, 일시 스타트 어드레스 레지스터, 일시 어드레스 레지스터 및 메모리폭 레지스터가 마련되어 있다.

각 스타트 어드레스 레지스터 SAR1 ……, 각 메모리폭 레지스터 MW1……, 어드레스 인크리멘트 레지스터 PA1은, 상기 I/O 인터페이스 회로 INT2를 거쳐서 CPU에서 공급되는 데이타가 초기 설정된다. 그 이외의 각 일시 스타트 어드레스 레지스터 TSA1, ……, 및 일시 어드레스 레지스터 TA1, ……은, 산술 연산 유니트 100에 의한 표시 어드레스의 연산 결과에 따라서 차례로 그 내용이 리 라이트 된다.

스타트 어드레스 레지스터 SA1, 일시 스타트 어드레스 레지스터 TSA1 및 일시 어드레스 레지스터 TA1의 출력 단자는 게이트 102, 104, 106을 거쳐서 산술 연산 유니트 100의 한폭의 입력 단자에 결합됨과 동시에, 메모리폭 레지스터 MW1 및 어드레스 인크리멘트 레지스터 PA1의 출력 단자는 게이트 108 및 110을 거쳐서 산술 연산 유니트 100의 다른쪽의 입력 단자에 결합된다. 산술 연산 유니트 100의 출력 단자는, 차례로 입력 데이타를 시프트해서 래치하는 4줄의 디스티네이션(destination) 래치회로 DL4, DL3, DL2, DL1에 결합됨과 동시에, 게이트 112 및 114를 거쳐서 일시 스타트 어드레스 레지스터 TSA1 및 일시 어드레스 레지스터 TA1의 입력 단자에 결합된다. 윈도우 2∼윈도우 4를 위한 각 표시 어드레스 연산용 레지스터도 상기 마찬가지의 결합 관계를 갖는다. MW4용의 게이트이다.

제5도에 있어서 118은, 윈도우 1을 위한 어드레스 연산 제어용 로직 어레이이며, 상기 연산 개시 지시 신호 ST1에 의해서 윈도우 1의 표시 어드레스 연산의 개시가 지시 되는 것에 의해, 소정의 타이밍으로 게이트 102, 104, 106, 108, 110, 112, 114를 개폐 제어하기 위한 제어신호를 형성한다. 윈도우 2∼윈도우 4에 관해서도 마찬가지의 어드레스 연산 제어용 로직 어레이가 마련되어 있다.

또한, 제5도에 있어서 120은 윈도우 4를 위한 어드레스 연산제어용 로직 어레이이다.

여기에서, 표시 어드레스의 연산 순서에 대해서 설명하면, 예를들면 윈도우 1을 위한 표시 어드레스를 연산하는 경우에는, 연산 개시 지시 신호 ST1에 의해서 어드레스 연산 제어용 로직 어레이 118에 표시 어드레스의 연산 개시가 지시되면, 먼저 게이트 102가 열려져서, 스타트 어드레스 레지스터 SA1에 격납되어 있는 해당 윈도우 1의 선우 어드레스 데이타가, 논-오퍼레이션(non-operation)으로 되는 산술 역산 유니트 100을 거쳐서 표시 어드레스로 된다. 이때, 산술 연산 유니트 100을 거쳐서 출력되는 해당 선두 어드레스 데이타는, ON상태로 제어되는 게이트 112 및 114를 거쳐서 일시 스타트 어드레스 레지스터 TSA1 및 일시 어드레스 레지스터 TA1에 격납된다. 다음의 연산 타이밍에서는 일시 어드레스 레지스터 TA1의 격납 데이타와 프린트 어드레스 인크리멘트 레지스터 PA1의 격납 데이타가 산술 연산 유니트 100에서 가산되어 표시 어드레스로 된다. 이때의 연산 결과는, 일시 어드레스 레지스터 TA1에 격납된다. 이와같은 연산 순서는 표시 위치가 윈도우 1에 있어서 동일 라스터에 있는한 계속된다. 게속해서, 수평 표시 위치가 다음의 라스터로 변환되면, 일시 스타트 어드레스 레지스터 TSA1에 격납되어 있는 어드레스 데이타와 메모리폭 레지스터 MW1의 격납 데이타가 산술 연산 유니트 100에서 가산되어, 그 가산 결과 데이타가 해당 라스터에 있어서 선도의 표시 어드레스로 된다.

이 어드레스 데이타는 ON상태로 제어되는 게이트 112 및 114를 거쳐서 일시 스타트 어드레스 레지스터 TSA1 및 일시 어드레스 레지스터 TA1에 격납된다. 다음의 표시 타이밍에서는 일시 어드레스 레지스터 TA1의 격납 데이타와 어드레스 이크리멘트 레지스터 PA1의 격납 데이타가 산술 연산 유니트 100에서 가산되어 다음의 표시 어드레스로 된다. 이 표시 어드레스 데이타는, 일시 어드레스 레지스터 TA1에 격납된다. 이하 마찬가지로 해서 윈도우 1의 각 표시 어드레스가 차례로 연산된다.

제5도의 구성은, 특히 제한되지는 않지만, 도시하지 않은 프레임 버퍼의 1메모리 사이클의 동안에, 윈도우 1에서 윈도우 4가지의 표시 어드레스를 차례로 시분할로 연산 가능하게 된다. 따라서, 산술 연산 유니트 100의 출력 데이타는 1메모리 사이클 동안에 차례로 시프트되어 디스티네이션 래치 회로 DL1에 래치된다. 이때, 연산 개시 지시 신호 ST₁∼ST₄에 의해서 표시 어드레스의 연산이 지시되어 있는 윈도우에 대응하는 디스티네이션 래치 회로에는 표시 어드레스가 래치되게 된다. 즉 디스티네이션 래치 회로 DL1에서 DL4에는, 메모리 사이클마다 최대한 4개의 윈도우를 위한 표시 어드레스가 래치된다.

1메모리 사이클마다 디스티내이션 래치 회로 DL1∼DL4에 래치되는 어드레스 데이타는, 상기 어드레스 출력 게이트 제어신호 C₁∼C₄에 따라서 제어되는 출력 게이트 G₁∼G₄내의 1개를 거쳐서 메모리 어드레스 버퍼120에 공급되고, 그 어드레스 데이타가 도시하지 않은 프레임 버퍼에 표시 어드레스로써 출력된다.

상기 설명에 의하면 다음의 효과를 얻을 수가 있다.

(1) 자기 관리하에서 제어하고자 하는 윈도우의 수만큼, 표시 화면상에서의 표시 개시 위치 및 종료 위치를 설정하는 레지스터와 어드레스 비교기를 갖는 윈도우 관리 회로 및 어드레스 연산 회로를 마련하고, 윈도우마다 어드레스 연산을 행하도록 함과 동시에, 각 윈도우의 우선도를 설정하기 위한 레시스터를 가지며 이 레지스터의 내용에 따라서 우선도를 판정하고, 상기 어드레스 연산 회로를 각각 연산되어 있는 어드레스중 우선도가 높은 윈도우에 대응하는 것을 출력시키는 제어신호를 형성하는 윈도우 제어회로(윈도우 표시 우선도 지정 회로)를 마련해서 되므로, 레지스터의 설정 내용을 변경하는 것만으로, 윈도우의 표시 위치나 크기 및 표시 내용 또 겹치는 부분에서의 표시 우선 순위의 변경등을 임의로 행할 수 있다는 효과가 있다.

(2) 멀티 윈도우 표시 제어를 할때에, 각 윈도우 영역의 데이타를 비트 블럭 트랜스퍼 방식으로 전송해서 베이스 화면 영역을 리 라이트하는 처리가 필요하게 되지 않고, 사전에 프로그래머블에 설정된 표시 우선 순위에 따른 소정 윈도우 데이타의 어드레스를 프레임 버퍼에 직접 표시 어드레스로써 공급할 수 있다는 효과가 있다.

(3) 상기 각 효과에서, 표시 화면의 자유도가 높고 더구나 고속으로 멀티 윈도우 제어를 행할 수 있다는 효과가 있다.

이상 본 발명자에 의해서 이루어진 발명을 실시예에 따라 구체적으로 설명했지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지 변경 가능하다는 것은 말할 것도 없다. 예를 들면 상기 실시예에서는 윈도우 표시에 대해서만 설명하고 배경 화면의 표시에 대해서 기술하지 않았지만, 표시화면 전체를 1개의 윈도우로 간주하고, 예를들면 가장 낮은 우선 레벨을 부여해 두는 것에 의해 그것을 배경 화면으로 하여, 그 위에 그것보다도 작고 동시에 우선도가 높은 윈도우를 표시시키는 것으로 바라는 윈도우 표시제어를 행할 수가 있다.

또, 상기 우선도 레지스터 PRG₁∼PRG_n에 대신해 윈도우 번호의 번호순으로 표시 우선도 레벨값을 설정하는 윈도우 번호 레지스터로 해도 좋다.

또, 상기 실시예에서는, 표시 제어 장치가 우선도 레벨 및 윈도우 번호를 출력할 수 있도록 구성되어 있지만, 이들의 스테이터스 신호는 반드시 외부로 출력시킬 필요는 없다.

그리고, 상기 실시예에서는, 멀티 윈도우 표시 제어를 할때에는, 우선도가 높다고 판정된 윈도우의 표시 어드레스의 출력에 관해서는, 표시 위치를 포함한다고 판별된 각 윈도우에 대해서 어드레스 연산을 행하여, 그들 연산 결과중, 우선도가 가장 높은 윈도우에 대응하는 것만을 출력 게이트를 거쳐서 프레임 버퍼에 선택출력하도록 했지만, 우선도가 가장 높다고 판정된 윈도우에 대응하는 데이타의 어드레스 연산만을 선택적으로 실행하도록 해서 그 연산결과를 실시 어드레스로써 프레임 버퍼에 공급하도록 해도 좋다.

이상의 설명에서는 주로 본 발명자에 의해서 이루어진 발명을 그 배경이 되었던 이용 분야인 표시 제어 장치에 적용한 것에 대해서 설명했지만, 본 발명은 그것에 한정되지 않고, 레이저 빔 프린터에 있어서 메모리내의 데이타의 리드/라이트를 행하는 제어장치에 이용할 수가 있다.

Claims (22)

1. 윈도우의 각각에 대한 소정의 표시우선도를 설정하는 여러개의 우선도 설정 레지스터를 포함하고, 표시 영역에서의 여러개의 윈도우 표시 영역에 대한 표시우선도를 프로그램가능하게 설정하는 우선도 설정수단, 상기 윈도우의 각각에 대한 소정의 메모리폭을 프로그램가능하게 설정하는 여러개의 폭설정 수단을 포함하고, 상기 윈도우의 각각에 대해서 상기 소정의 메모리폭을 갖는 표시어드레스를 발생하는 표시어드레스 발생수단과 상기 우선도설정수단에 의해 설정된 우선도에 따라서 상기 표시영역상에 표시해야 할 윈도우를 결정하는 결정수단을 포함하는 표시제어장치.
2. 특허청구의 범위 제1항에 있어서, 상기 결정수단은 표시영역상의 현재의 표시위치를 그의 표시영역내에 포함하는 윈도우를 결정하는 제1의 수단과 상기 제1의 수단에 의해 현재의 표시위치를 포함하는 것으로써 지정된 윈도우중에서 우선도가 가장 높은 윈도우를 결정하는 제2의 수단을 포함하는 표시 제어장치.
3. 특허청구의 범위 제2항에 있어서, 상기 제2의 수단은 상기 우선도설정 레지스터에 공급된 신호와 상기 제1의 수단에 공급된 신호를 데코드하는 데코드수단을 포함하고, 상기 데코드수단은 상기 제1의 수단에 의해 지정된 윈도우중에서 우선도가 가장 높은 윈도우를 선택하는 표시제어장치.
4. 특허청구의 범위 제3항에 있어서, 또 상기 표시영역상의 여러개의 윈도우표시영역을 프로그램가능하게 설정하는 여러개의 영역설정수단을 포함하는 표시제어장치.
5. 특허청구의 범위 제4항에 있어서, 상기 영역설정수단은 상기 표시영역상의 표시개시위치 및 종료 위치를 설정하는 레지스터를 포함하는 표시제어장치.
6. 특허청구의 범위 제5항에 있어서, 상기 제1의 수단은 상기 표시영역상의 현재의 위치를 나타내는 카운트수단과 상기 카운트수단의 카운트값과 상기 표시개시위치 및 종료위치를 결정하는 상기 레지스터의 설정값을 비교하는 비교수단을 포함하고, 상기 비교수단은 상기 표시영역상에서 현재의 표시위치를 포함하는 상기 윈도우를 나타내는 신호를 출력하는 표시제어장치.
7. 여러개의 윈도우의 각각에 대해서 소정의 메모리폭을 프로그램 가능하게 설정하는 여러개의 폭설정 수단을 포함하고, 표시영역상의 여러개의 윈도우에 대해서 설정된 소정의 메모리폭에 의해 규정된 표시 어드레스를 연산하는 연산수단, 여러개의 윈도우표시영역에 대한 소정의 표시 우선도를 프로그램가능하게 설정할 수 있는 우선도 설정수단과 상기 우선도 설정수단에 의해 설정된 우선도에 따라서 표시해야할 윈도우의 표시어드레스를 선택적으로 출력하는 제어수단을 포함하는 표시제어장치.
8. 특허청구의 범위 제7항에 있어서, 상기 제어수단은 상기 표시영역상에서 현재의 표시위치를 포함하는 윈도우를 결정하는 결정수단, 상기 결정수단에 의해 현재의 표시위치를 포함하는 것으로써 지정된 윈도우중에서 우선도가 가장 높은 윈도우에 대응하는 표시어드레스를 출력하여 제어하는 출력제어수단을 포함하는 표시제어장치.
9. 특허청구의 범위 제8항에 있어서, 상기 결정수단은 현재의 표시위치를 포함하는 것으로써 결정된 윈도우에 대한 어드레스의 연산을 상기 연산수단에 지시하는 신호를 포함하고, 상기 제어수단은 상기 연산수단에 의한 연산결과중에서 우선도가 가장 높은 윈도우에 대응하는 상기 연산수단에 의한 연산결과를 출력하는 신호를 갖는 표시제어장치.
10. 특허청구의 범위 제9항에 있어서, 상기 우선도 설정수단은 각각의 윈도우의 표시 우선도를 설정하는 여러개의 우선도 설정레지스터, 표시 우선도의 순위를 각각 갖는 상기 여러개의 우선도 설정레지스터를 포함하고, 상기 윈도우의 각각에 대응하는 식별정보가 상기 우선도 설정레지스터의 각각에 설정되는 표시제어장치.
11. 특허청구의 범위 제10항에 있어서, 또 상기 표시영역상의 여러개의 윈도우 표시영역을 프로그램가능하게 설정할 수 있는 여러개의 영역설정수단을 포함하는 표시제어장치.
12. 특허청구의 범위 제11항에 있어서, 상기 영역설정수단은 상기 표시영역상의 상기 윈도우의 표시개시위치 및 종료위치를 설정하는 레지스터를 포함하는 표시제어장치.
13. 특허청구의 범위 제12항에 있어서, 상기 결정수단은 상기 표시영역상에 현재의 표시위치를 나타내는 카운트수단, 상기 카운트수단의 카운트값과 상기 표시개시위치 및 종료위치를 설정하는 상기 레지스터의 설정값을 비교하는 비교수단을 포함하고, 상기 비교수단은 상기 표시영역상에서 현재의 표시위치를 포함하는 상기 윈도우를 나타내는 신호를 출력하는 표시제어장치.
14. 특허청구의 범위 제12항에 있어서, 상기 영역설정수단과 상기 우선도 설정수단은 중앙처리장치에서 소정의 데이타를 받는 표시제어장치.
15. 특허청구의 범위 제6항에 있어서, 상기 폭설정수단의 각각은 메모리폭을 설정하는 레지스터를 포함하는 표시제어장치.
16. 특허청구의 범위 제15항에 있어서, 상기 폭설정수단은 중앙처리장치에서 소정의 데이타를 받아서 상기 소정의 메모리폭을 상기 설정 레지스터에 설정하는 표시제어장치.
17. 특허청구의 범위 제13항에 있어서, 상기 폭설정수단의 각각은 메모리폭을 설정하는 레지스터를 포함하는 표시제어장치.
18. 특허청구의 범위 제17항에 있어서, 상기 폭설정수단은 상기 중앙처리장치에서 데이타를 받아서 상기 소정의 메모리폭을 설정 레지스터에 설정하는 표시제어장치.
19. 특허청구의 범위 제1항에 있어서, 상기 표시어드레스 발생수단에 의해 발생된 상기 표시어드레스는 프레임버퍼에 공급되고, 상기 폭설정수단은 상기 윈도우의 각각에 대한 소정의 메모리폭을 상기 프레임버퍼내의 메모리폭으로써 프로그램가능하게 설정하는 표시제어장치.
20. 특허청구의 범위 제7항에 있어서, 상기 연산수단에 의해 연상된 상기 표시어드레스는 프레임버퍼에 공급되고, 상기 폭설정수단은 상기 윈도우의 각각에 대한 소정의 메모리폭을 상기 프레임버퍼내의 메모리폭으로써 프로그램 가능하게 설정하는 표시제어장치.
21. 특허청구의 범위 제16항에 있어서, 상기 표시어드레스 발생수단에 의해 발생된 상기 표시어드레슨는 프레임버퍼에 공급되고, 상기 폭설정수단은 상기 윈도우의 각각에 대한 소정의 메모리폭을 상기 프레임버퍼내의 메모리폭으로써 프로그램 가능하게 설정하는 표시제어장치.
22. 특허청구의 범위 제18항에 있어서, 상기 연산수단에 의해 연산된 상기 표시어드레스는 프레임버퍼에 공급되고, 상기 폭설정수단은 상기 윈도우의 각각에 대한 소정의 메모리폭을 상기 프레임버퍼내의 메모리폭으로써 프로그램가능하게 설정하는 표시제어장치.

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