JPH01102798A - サンプル化アナログ電気信号処理方法及び装置 - Google Patents
サンプル化アナログ電気信号処理方法及び装置Info
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- JPH01102798A JPH01102798A JP63232151A JP23215188A JPH01102798A JP H01102798 A JPH01102798 A JP H01102798A JP 63232151 A JP63232151 A JP 63232151A JP 23215188 A JP23215188 A JP 23215188A JP H01102798 A JPH01102798 A JP H01102798A
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- G—PHYSICS
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- G11C—STATIC STORES
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- G—PHYSICS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はサンプル化アナログ電気信号を処理する方法及
び装置に関するものである。
び装置に関するものである。
容易に集積化すること−のできる回路を用いてアナログ
信号を処理するのにスイッチトコンデンサ技法が用いら
れている。抵抗値の大きい抵抗は占積率が大きくなり、
しかも集積化によって形成される抵抗の値とコンデンサ
の値との間の相関性が良好でなくなり、得られる時定数
が十分に規定されないために抵抗値の大きい抵抗は集積
化するのが困難であるから、回路に組込んだり、回路か
ら外したりして電荷パケットの操作により処理を行わせ
るコンデンサの等価抵抗を用いる技法が、集積化を必要
とするアナログ信号処理に用いられている。
信号を処理するのにスイッチトコンデンサ技法が用いら
れている。抵抗値の大きい抵抗は占積率が大きくなり、
しかも集積化によって形成される抵抗の値とコンデンサ
の値との間の相関性が良好でなくなり、得られる時定数
が十分に規定されないために抵抗値の大きい抵抗は集積
化するのが困難であるから、回路に組込んだり、回路か
ら外したりして電荷パケットの操作により処理を行わせ
るコンデンサの等価抵抗を用いる技法が、集積化を必要
とするアナログ信号処理に用いられている。
これらの技法は広く用いられているが、スイッチトコン
デンサ回路には所定の欠点がある。コンデンサは容量値
が直線的に変化するように、即ち信号レベルに応じて容
量値が著しく変化しないように形成する必要がある。こ
れはコンデンサの電極プレートに２つのポリシリコン層
を設けることによりＣ１，（ＯＳ集積回路にて達成して
いる。しかし、デジタル回路の集積化に用いられる標準
のＣＭ Ｏ’Ｓ法には二重のポリシリコン層は用いられ
ていない。
デンサ回路には所定の欠点がある。コンデンサは容量値
が直線的に変化するように、即ち信号レベルに応じて容
量値が著しく変化しないように形成する必要がある。こ
れはコンデンサの電極プレートに２つのポリシリコン層
を設けることによりＣ１，（ＯＳ集積回路にて達成して
いる。しかし、デジタル回路の集積化に用いられる標準
のＣＭ Ｏ’Ｓ法には二重のポリシリコン層は用いられ
ていない。
従って、デジタル回路と同じチップ上にスイッチトコン
デンサ回路を形成するには追加の処理工程が必要である
。スイッチトコンデンサ回路では、二重のポリシリコン
層を有するスイッチトコンデンサが、□演算増幅器に必
要とされる補償コンデンサと相俟って全シリコン領域の
かなりの部分を占めることになる。これによりチップが
相対的に大きくなる。さらに、大抵のスイッヂトコンデ
ンサ系では、各増幅器及びスイッチを個々に設計して、
特定な環境に対して最適に作動するようにし、回路を適
切に作動させる必要がある。
デンサ回路を形成するには追加の処理工程が必要である
。スイッチトコンデンサ回路では、二重のポリシリコン
層を有するスイッチトコンデンサが、□演算増幅器に必
要とされる補償コンデンサと相俟って全シリコン領域の
かなりの部分を占めることになる。これによりチップが
相対的に大きくなる。さらに、大抵のスイッヂトコンデ
ンサ系では、各増幅器及びスイッチを個々に設計して、
特定な環境に対して最適に作動するようにし、回路を適
切に作動させる必要がある。
本発明の目的は非常に簡単に集積化し得るアナログ信号
処理回路を提供することにある。
処理回路を提供することにある。
本発明サンプル化アナログ電気信号処理方法はサンプル
化アナログ電気信号を処理するに当たり、ａ） 各サン
プルを、これが既にこの形態でない場合の電流に変換す
る工程と、ｂ） この現在のサンプル周期の入力サンプ
ル電流と１つ以上の前のサンプル周期の入力サンプルか
ら取出したサンプル電流とを所定の比で合成する工程と
、Ｃ）順次のサンプリング周期に前記工程ｂ）で形成し
た合成電流から処理された出力信号を取り出すようにし
たことを特徴とする。
化アナログ電気信号を処理するに当たり、ａ） 各サン
プルを、これが既にこの形態でない場合の電流に変換す
る工程と、ｂ） この現在のサンプル周期の入力サンプ
ル電流と１つ以上の前のサンプル周期の入力サンプルか
ら取出したサンプル電流とを所定の比で合成する工程と
、Ｃ）順次のサンプリング周期に前記工程ｂ）で形成し
た合成電流から処理された出力信号を取り出すようにし
たことを特徴とする。
本発明は操作量をスイッチトコンデンサ回路の場合のよ
うに電荷とするのではなく、むしろ電流とし得ると言う
認識に基づいて成したものである。
うに電荷とするのではなく、むしろ電流とし得ると言う
認識に基づいて成したものである。
操作量に電荷特性でなく電流を選択すると言うことは新
規な技術である。
規な技術である。
従って、スイッチトコンデンサ回路では信号部゛理が電
荷の加算、減算又は蓄積によって行われるのに対し、本
発明による方法では信号処理を電流のスケーリング、加
算、減算又は蓄積により行なう。電気量の処理は非常に
似ているが、実際の電気的な操作量は相違する。特にス
イッチトコンデンサ回路へのＺ変換の適用に関連するす
べての計算は操作量として電流を用いる場合にも全く同
じである。
荷の加算、減算又は蓄積によって行われるのに対し、本
発明による方法では信号処理を電流のスケーリング、加
算、減算又は蓄積により行なう。電気量の処理は非常に
似ているが、実際の電気的な操作量は相違する。特にス
イッチトコンデンサ回路へのＺ変換の適用に関連するす
べての計算は操作量として電流を用いる場合にも全く同
じである。
操作量として電流を選択すれば多数の利点が得られる。
高品質の直線性を呈するコンデンサは必要でなくなり、
このために直線性コンデンサを形成するのにスイッチト
コンデンサ回路に用いられる第２ポリシリコン層を省く
ことができる。この場合には、デジタル回路を集積化す
るのに用いられる標準のＣＭＯ３法を用いて上述した新
規な技法を用いる゛回路を作製することができる。これ
により真のＶＬＳＩコンパチビリティが得られる。大面
積の二重ポリシリコン層−スイッヂトコンデンサが必要
でなくなるため、上記新規技術に対するコンデンサの要
件、は、その容量値を小さくし、電荷／ｉｔ圧関係を必
ずしも直線性ではない単調なものとすることだけであり
、そのようなコンデンサはゲート酸化物又は拡散コンデ
ンサとして実現することができる。従って所定の関数は
スイ）チトコンデンサの片われよりも小さくすることが
できる。さら１ピ、小形構成のＭＯ３技法を用いること
によりチップ面積も小さくなる。従来の粗い処理にて形
成される回路は、レイアウトを幾何学的に縮小すること
によりマスク形成及びエツチング技法を有利に発展させ
ることができる。スイッチトコンデンサ回路では、増幅
器整定時間及びスイッチ抵抗値の如き回路パラメータが
、ＭＯＳデバイスのチャネル幅／長さの比を一定に維持
したとしても不所望に変化し得るため、一般に幾何学的
に縮小することはできない。
このために直線性コンデンサを形成するのにスイッチト
コンデンサ回路に用いられる第２ポリシリコン層を省く
ことができる。この場合には、デジタル回路を集積化す
るのに用いられる標準のＣＭＯ３法を用いて上述した新
規な技法を用いる゛回路を作製することができる。これ
により真のＶＬＳＩコンパチビリティが得られる。大面
積の二重ポリシリコン層−スイッヂトコンデンサが必要
でなくなるため、上記新規技術に対するコンデンサの要
件、は、その容量値を小さくし、電荷／ｉｔ圧関係を必
ずしも直線性ではない単調なものとすることだけであり
、そのようなコンデンサはゲート酸化物又は拡散コンデ
ンサとして実現することができる。従って所定の関数は
スイ）チトコンデンサの片われよりも小さくすることが
できる。さら１ピ、小形構成のＭＯ３技法を用いること
によりチップ面積も小さくなる。従来の粗い処理にて形
成される回路は、レイアウトを幾何学的に縮小すること
によりマスク形成及びエツチング技法を有利に発展させ
ることができる。スイッチトコンデンサ回路では、増幅
器整定時間及びスイッチ抵抗値の如き回路パラメータが
、ＭＯＳデバイスのチャネル幅／長さの比を一定に維持
したとしても不所望に変化し得るため、一般に幾何学的
に縮小することはできない。
スイッチトコンデンサ方式では、各増幅器及びスイッチ
を個々に設計して、それらの特定な環境に適合させて、
回路を適切に作動させる必要がある。これを本発明によ
る方法を用いる回路と対比するに、動作特性は２つの基
本的な回路素子、即ち一群の低入力インピーダンスー高
出力インピーダンスの電流ミラーとアナログメモリを必
要とし、これらは各ＩＣ処理に対して１回だけ形成する
必要がある。各スケーリングファクタに対して別個の電
流ミラーを形成する必要があることは勿論である。従っ
て、特定システム構造を一旦集約すれば、新規技術で回
路を実現するのに費す時間はスイッチトコンデンサ法に
必要とされる時間に比べて著しく短縮することができる
。本発明によって実現できる回路の独立的なセルラー特
性は適用すべきセミカスタム設計処置に対する方向を開
くものである。
を個々に設計して、それらの特定な環境に適合させて、
回路を適切に作動させる必要がある。これを本発明によ
る方法を用いる回路と対比するに、動作特性は２つの基
本的な回路素子、即ち一群の低入力インピーダンスー高
出力インピーダンスの電流ミラーとアナログメモリを必
要とし、これらは各ＩＣ処理に対して１回だけ形成する
必要がある。各スケーリングファクタに対して別個の電
流ミラーを形成する必要があることは勿論である。従っ
て、特定システム構造を一旦集約すれば、新規技術で回
路を実現するのに費す時間はスイッチトコンデンサ法に
必要とされる時間に比べて著しく短縮することができる
。本発明によって実現できる回路の独立的なセルラー特
性は適用すべきセミカスタム設計処置に対する方向を開
くものである。
この技術の主な欠点はその個別の時間処理にある。スイ
ッチトキャパシタ信号処理システム又は信号サンプル化
を行う任意のシステムにおける場合のように、第１サン
プル−ホールド操作の前段にある形態のアンチ−エリア
シングフィルタを必要とする。全回路機能の複雑さを表
すほかに、アンチ−エリアシングフィルタが第２ポリシ
リコン層を必要とし、又、そのモノリシック実現に対し
他の変形を必要とする場合には、この技術のＶＬＳｌの
両立性が不所望となる。
ッチトキャパシタ信号処理システム又は信号サンプル化
を行う任意のシステムにおける場合のように、第１サン
プル−ホールド操作の前段にある形態のアンチ−エリア
シングフィルタを必要とする。全回路機能の複雑さを表
すほかに、アンチ−エリアシングフィルタが第２ポリシ
リコン層を必要とし、又、そのモノリシック実現に対し
他の変形を必要とする場合には、この技術のＶＬＳｌの
両立性が不所望となる。
しかし、 本発明は電流の形態のサンプル化アナログ電
気信号処理方法に関するものであり、例えば、バイポー
ラ砒化ガリウムのような集積回路技術又は個別の素子で
構成した回路によって実現することができる。
気信号処理方法に関するものであり、例えば、バイポー
ラ砒化ガリウムのような集積回路技術又は個別の素子で
構成した回路によって実現することができる。
本発明方法を実施する装置は各々が電流の形態のサンプ
ル化アナログ電気信号を処理する回路配置において、現
在のサンプル周期の入力サンプル電流と１つ以上前のサ
ンプル周期の入力サンプル電流から取出した電流とを所
定の割合で合成する手段と、順次のサンプル周期で前記
合成手段によって発生させた合成電流から処理された出
力信号を取出す手段とを具えるようにしたことを特徴と
する。
ル化アナログ電気信号を処理する回路配置において、現
在のサンプル周期の入力サンプル電流と１つ以上前のサ
ンプル周期の入力サンプル電流から取出した電流とを所
定の割合で合成する手段と、順次のサンプル周期で前記
合成手段によって発生させた合成電流から処理された出
力信号を取出す手段とを具えるようにしたことを特徴と
する。
サンプル周期の所定の部分に対し入力サンプル電流を一
定に保持する手段を設けることができる。
定に保持する手段を設けることができる。
合成手段は１サンプル周期中に形成された合成電流を記
憶する手段と、この記憶した電流を用いて次のサンプル
周期中の入力サンプル電流と所定の割合で合成し得るよ
うにする。
憶する手段と、この記憶した電流を用いて次のサンプル
周期中の入力サンプル電流と所定の割合で合成し得るよ
うにする。
記憶手段は現在のサンプル周期の所定部分中入力電流を
受ける入力手段を有する電流メモリと、現在のサンプル
周期中入力電流に依存する大きさを有する次のサンプル
周−期の所定部分中出力電流を発生する手段とを具え、
この出力電流発生手段は、各サンプル周期の残部中電流
メモリの入出力電流を減結合する手段と、現在のサンプ
ル手段の所定部分中入力電流によって設定された出力電
流の値を保持する手段とを具え得るようにする。前記電
流メモリは電流ミラー回路の入出力分路を減結合する電
流ミラー回路と、入出力分路を減結合する際出力分路の
電流を保持する手段とを具え、入出力分路が減結合され
る際に、電流メモリの出力を用いるようにする。
受ける入力手段を有する電流メモリと、現在のサンプル
周期中入力電流に依存する大きさを有する次のサンプル
周−期の所定部分中出力電流を発生する手段とを具え、
この出力電流発生手段は、各サンプル周期の残部中電流
メモリの入出力電流を減結合する手段と、現在のサンプ
ル手段の所定部分中入力電流によって設定された出力電
流の値を保持する手段とを具え得るようにする。前記電
流メモリは電流ミラー回路の入出力分路を減結合する電
流ミラー回路と、入出力分路を減結合する際出力分路の
電流を保持する手段とを具え、入出力分路が減結合され
る際に、電流メモリの出力を用いるようにする。
前記記憶手段は電流メモリを具え、この電流メモリは第
１及び第２電流ミラー回路を具え、各電流ミラー回路は
、その入出力電流分路を減結合する手段及び入出力電流
分路が減結合される際出力電流分路の電流を保持する手
段を設け、他に、前記電流メモリは、前記第１電流ミラ
ー回路からの出力電流を第２電流ミラー回路の入力電流
分路に供給する手段と、前記入出力電流分路が減結合す
る際前記第１及び第２電流ミラー回路の入出力電流分路
が各サンプル周期の夫々オーバーラツプしない周期に対
し結合されるサンプル周期の１部分に第２電流ミラー各
の出力電流分路から電流メモリの出力電流を取出し、サ
ンプル周期の所定周期の少なくとも１部分中前記第１電
流ミラー回路を結合し、サンプル周期の残部の少なくと
も１部分中前記第２電流ミラー回路を結合し得る。よう
にする。
１及び第２電流ミラー回路を具え、各電流ミラー回路は
、その入出力電流分路を減結合する手段及び入出力電流
分路が減結合される際出力電流分路の電流を保持する手
段を設け、他に、前記電流メモリは、前記第１電流ミラ
ー回路からの出力電流を第２電流ミラー回路の入力電流
分路に供給する手段と、前記入出力電流分路が減結合す
る際前記第１及び第２電流ミラー回路の入出力電流分路
が各サンプル周期の夫々オーバーラツプしない周期に対
し結合されるサンプル周期の１部分に第２電流ミラー各
の出力電流分路から電流メモリの出力電流を取出し、サ
ンプル周期の所定周期の少なくとも１部分中前記第１電
流ミラー回路を結合し、サンプル周期の残部の少なくと
も１部分中前記第２電流ミラー回路を結合し得る。よう
にする。
各電流ミラーの出力分路は電界効果トランジスタを具え
、電流保持手段は電界効果トランジスタのゲート電極及
びドレイン電極間に接続されたコンデンサを具えるよう
にする。
、電流保持手段は電界効果トランジスタのゲート電極及
びドレイン電極間に接続されたコンデンサを具えるよう
にする。
電界効果トランジスタのゲート及びソース電極間のイン
ピーダンスは極めて高いため、コンデンサの電荷はサン
プリング周期に比べて特に長期間に亘って保持すること
ができる。入出力分路が結合される際に設定される出力
分路の電界効果トランジスタのゲート−ソース電圧は入
出力分路が減結合される際コンデンサによって保持され
るようになる。コンデンサの漏洩と電界効果トランジス
タの入力インピーダンスとによって出力電流が所望の値
に充分保持される最長時間を決めるようにする。従って
クロック周波数に依存して漏洩電流の少ない形態でこの
コンデンサを形成する必要がある。
ピーダンスは極めて高いため、コンデンサの電荷はサン
プリング周期に比べて特に長期間に亘って保持すること
ができる。入出力分路が結合される際に設定される出力
分路の電界効果トランジスタのゲート−ソース電圧は入
出力分路が減結合される際コンデンサによって保持され
るようになる。コンデンサの漏洩と電界効果トランジス
タの入力インピーダンスとによって出力電流が所望の値
に充分保持される最長時間を決めるようにする。従って
クロック周波数に依存して漏洩電流の少ない形態でこの
コンデンサを形成する必要がある。
図面につき本発明を説明する。
第１図に示す本発明サンプル化アナログ電気信号処理装
置ではその入力端子１によって、信号が帯域制限されな
い場合に、アンチ−エリアシングフィルタとして作用す
る低域通過フィルタ２に信号を供給する。フィルタ２の
出力をこれと交互に組合わせる電圧−電流変換器３に供
給する。この電圧−電流変換器３は、入力信号がある電
流の形態の場合には省略することができる。電圧−電流
変換器３の出力をサンプル−ホールド回路４の入力端子
に供給する。これによって信号処理回路５のサンプル化
された入力を発生する。サンプル−ホールド回路４は電
圧−電流変換器３の前段に設けることができる。サンプ
ル化信号処理回路５の出力を電流−電圧変換器６に供給
し、その出力を低域通過フィルタ７を経て装置の出力端
子９に発生させるようにする。
置ではその入力端子１によって、信号が帯域制限されな
い場合に、アンチ−エリアシングフィルタとして作用す
る低域通過フィルタ２に信号を供給する。フィルタ２の
出力をこれと交互に組合わせる電圧−電流変換器３に供
給する。この電圧−電流変換器３は、入力信号がある電
流の形態の場合には省略することができる。電圧−電流
変換器３の出力をサンプル−ホールド回路４の入力端子
に供給する。これによって信号処理回路５のサンプル化
された入力を発生する。サンプル−ホールド回路４は電
圧−電流変換器３の前段に設けることができる。サンプ
ル化信号処理回路５の出力を電流−電圧変換器６に供給
し、その出力を低域通過フィルタ７を経て装置の出力端
子９に発生させるようにする。
サンプル化信号処理回路５によってサンプル化電流を処
理して所望の出力信号を発生させるようにする。サンプ
ル化信号処理回路５の詳細な形状は行うべき信号処理に
依存する。例えば、このサンプル化信号処理回路は第２
図に示すような１個以上の積分回路を具えることができ
る。クロック信号発生器によってサンプル−ホールド回
路４及びサンプル化信号処理回路５にクロック信号を供
給する。サンプル化信号処理回路５によって、クロック
信号発生器９からのクロック信号を用いてその処理をサ
ンプル−ホールド回路４の出力端子からのサンプル電流
の取出しに同期化し得るようにする。。
理して所望の出力信号を発生させるようにする。サンプ
ル化信号処理回路５の詳細な形状は行うべき信号処理に
依存する。例えば、このサンプル化信号処理回路は第２
図に示すような１個以上の積分回路を具えることができ
る。クロック信号発生器によってサンプル−ホールド回
路４及びサンプル化信号処理回路５にクロック信号を供
給する。サンプル化信号処理回路５によって、クロック
信号発生器９からのクロック信号を用いてその処理をサ
ンプル−ホールド回路４の出力端子からのサンプル電流
の取出しに同期化し得るようにする。。
信号の操作は、現在のサンプル周期における電流と１つ
以上前のサンプル周期における電流とを所望の割合で合
成することによって行うことができる。これがため、サ
ンプル化信号処理回路５は少なくとも前のサンプル周期
から電流が得られるようにする必要がある。しかし、こ
れは前のサンプル周期における電流自体を得る必要があ
ることを意味するものではなく、前のサンプル周期の操
作電流が現在のサンプル周期における電流と共に得られ
ることを意味するものである。
以上前のサンプル周期における電流とを所望の割合で合
成することによって行うことができる。これがため、サ
ンプル化信号処理回路５は少なくとも前のサンプル周期
から電流が得られるようにする必要がある。しかし、こ
れは前のサンプル周期における電流自体を得る必要があ
ることを意味するものではなく、前のサンプル周期の操
作電流が現在のサンプル周期における電流と共に得られ
ることを意味するものである。
入力信号が電流の形態である場合には電圧−電流変換器
を省略することができ、同様に入力信号が他の形態の場
合には電圧−電流変換器の代わりに適当な変換器、例え
ば、温度−電流変換器又は電流を発生するデジタル−ア
ナログ変換器を用いる必要がある。同様に、電流−電圧
変換を適当な変換回路によって置換し、所望の出力信号
の変換を行い得るようにする。
を省略することができ、同様に入力信号が他の形態の場
合には電圧−電流変換器の代わりに適当な変換器、例え
ば、温度−電流変換器又は電流を発生するデジタル−ア
ナログ変換器を用いる必要がある。同様に、電流−電圧
変換を適当な変換回路によって置換し、所望の出力信号
の変換を行い得るようにする。
第２図はサンプル化信号処理回路５として用いるに好適
な信号処理回路に一例を示す。第２図に示す回路配置は
積分器として作動する。第２図に示す積分器の入力端子
５１に供給する電流は電流ミラー５２の入力端子に供給
する。この電流ミラーの出力を加算ノード５３に供給し
、この加算ノードには電流メモリ５４の入力端子及び電
流ミラー５５の出力端子をも接続する。電流ミラー５４
の出力端子を電流ミラー５５の入力端子に接続し、この
電流ミラー５５の第２出力端子を積分器の出力端子５６
に接続する。
な信号処理回路に一例を示す。第２図に示す回路配置は
積分器として作動する。第２図に示す積分器の入力端子
５１に供給する電流は電流ミラー５２の入力端子に供給
する。この電流ミラーの出力を加算ノード５３に供給し
、この加算ノードには電流メモリ５４の入力端子及び電
流ミラー５５の出力端子をも接続する。電流ミラー５４
の出力端子を電流ミラー５５の入力端子に接続し、この
電流ミラー５５の第２出力端子を積分器の出力端子５６
に接続する。
作動に当たり、電流サンプルを入力端子５１に供給し、
入力電流サンプルを電流ミラー５２の出力側に再生する
。次いで、次のサンプル周期に入力端子５１に供給され
る入力電流サンプルを電流ミラー５５の出力端子の電流
に加算する。電流ミラー５５の出力側の電流は前のサン
プル周期中電流メモリ５４に記憶された電流となる。次
いで、加算ノード５３で加算された電流は電流メモリ５
４の入力側に供給する。これがため、第１サンプル周期
中積分器の出力は零となる。第２サンプリング周期中、
電流メモリ５４の出力は第１サンプリング周期中に供給
される電流に等しくなり、従って積分器の出力も第１サ
ンプリング周期中に供給される電流に等しくなる。又、
第２サンプリング周期中、電流メモリ５４の入力端子は
第２サンプＩＪング周期中の電流と第１サンプリング周
期中に電流メモリ５４の出力側から取出した電流との和
の電流を受け、従って、第３サンプリング周期中電流メ
モリ５４の出力に等しい積分器の出力は第１サンプリン
グ周期中の電流と第２サンプリング周期中の電流との和
の電流に等しくなる。これがため、この回路配置は順次
のサンプリング周面のサンプル電流を連続的に加算して
、積分器が休止しているために生じるサンプリング周期
の各々における電流は和の電流を出力側に発生する。こ
れは両電流ミラー５２及び５５の利得がＩに等しいため
と思われる。これは必ずしも必要ではな（、従って、積
分器に所望の特性を与えるように選定することがで゛き
る。例えば、電流ミラー５５の利得を１以下に設定する
場合には損失型積分器を得ることができる。電流ミラー
５２の利得をα、電流ミラー５５の利得をβとし、積分
器が零に設定・されているため、ｎす゛ンブリング周期
が経過したものとすると、ｎ番目のサンプリング周期中
の積分器の電流出力は次式で表すことができる。
入力電流サンプルを電流ミラー５２の出力側に再生する
。次いで、次のサンプル周期に入力端子５１に供給され
る入力電流サンプルを電流ミラー５５の出力端子の電流
に加算する。電流ミラー５５の出力側の電流は前のサン
プル周期中電流メモリ５４に記憶された電流となる。次
いで、加算ノード５３で加算された電流は電流メモリ５
４の入力側に供給する。これがため、第１サンプル周期
中積分器の出力は零となる。第２サンプリング周期中、
電流メモリ５４の出力は第１サンプリング周期中に供給
される電流に等しくなり、従って積分器の出力も第１サ
ンプリング周期中に供給される電流に等しくなる。又、
第２サンプリング周期中、電流メモリ５４の入力端子は
第２サンプＩＪング周期中の電流と第１サンプリング周
期中に電流メモリ５４の出力側から取出した電流との和
の電流を受け、従って、第３サンプリング周期中電流メ
モリ５４の出力に等しい積分器の出力は第１サンプリン
グ周期中の電流と第２サンプリング周期中の電流との和
の電流に等しくなる。これがため、この回路配置は順次
のサンプリング周面のサンプル電流を連続的に加算して
、積分器が休止しているために生じるサンプリング周期
の各々における電流は和の電流を出力側に発生する。こ
れは両電流ミラー５２及び５５の利得がＩに等しいため
と思われる。これは必ずしも必要ではな（、従って、積
分器に所望の特性を与えるように選定することがで゛き
る。例えば、電流ミラー５５の利得を１以下に設定する
場合には損失型積分器を得ることができる。電流ミラー
５２の利得をα、電流ミラー５５の利得をβとし、積分
器が零に設定・されているため、ｎす゛ンブリング周期
が経過したものとすると、ｎ番目のサンプリング周期中
の積分器の電流出力は次式で表すことができる。
ｔｏｕｒ＜ｎ）＝βｒａｕ、ｒｃｎ −１）十αＩｚ−
（ｎ １ ）第５図は第２図に示す積分器の応答を示
し、図中αは０．５に設定し、かつ、第１の応答曲線は
βを１に設定し、第２の応答曲線はβを０゛、８に設定
した場合を示す。即ち、第１の応答曲線は理想的な積分
器を示し、第２の応答曲線は損失型積分器を示す。
（ｎ １ ）第５図は第２図に示す積分器の応答を示
し、図中αは０．５に設定し、かつ、第１の応答曲線は
βを１に設定し、第２の応答曲線はβを０゛、８に設定
した場合を示す。即ち、第１の応答曲線は理想的な積分
器を示し、第２の応答曲線は損失型積分器を示す。
第３図は第２図に示す信号処理回路の積分器をトランジ
スタで構成した場合の回路接続を示す。
スタで構成した場合の回路接続を示す。
第３図に示すように、電流ミラー５２は２個の電界効果
トランジスタ（ＦＥＴ）ＴＩ及び第２で構成する。電界
効果トランジスタＴ２のドレイン電極により構成する電
流ミラー５２の出力端子を加算接続点（ノード）５３に
接続子る。電界効果トランジスタＴ４のソース電極を電
流メモリ５４の入力端子゛とする。この電流メモリはト
ランジスタＴ４、第８、第６及び第９と：コンデンサＣ
Ａ及びＣＢと；２個のスイッチφ°Ａ及びφＢを具える
。
トランジスタ（ＦＥＴ）ＴＩ及び第２で構成する。電界
効果トランジスタＴ２のドレイン電極により構成する電
流ミラー５２の出力端子を加算接続点（ノード）５３に
接続子る。電界効果トランジスタＴ４のソース電極を電
流メモリ５４の入力端子゛とする。この電流メモリはト
ランジスタＴ４、第８、第６及び第９と：コンデンサＣ
Ａ及びＣＢと；２個のスイッチφ°Ａ及びφＢを具える
。
スイッチφＡ及びφＢはクロ・ツク信号発生器９からの
クロックパルスによって作動する。これらパルスは重畳
せず、サンプリング周期で発生する。
クロックパルスによって作動する。これらパルスは重畳
せず、サンプリング周期で発生する。
即ち、各サンプリング周期中にφＡ及びφＢパルスが存
在する。積分器がリセットされているものとすると、１
サンプリング周期中に入力端子５１に供給される入力信
号電流は加算接続点５３、に従って、電流メモリ５４の
入力端子に供給されるトランジスタＴ２の出力側で鏡像
関係となる。サンプリング周期の第１部分中スイッチφ
Ａを閉成し、従って、トランジスタＴ８によってトラン
ジスタＴ４に供給される電流を鏡像関係とする。これと
同時にコンデンサＣＡはトランジスタＴ８及びトランジ
スタＴ４のゲート−ソース電位に充電される。サンプリ
ング周期の第１部分の終わりにスイッチφＡを問屋する
と、コンデンサＣＡの電荷はトランジスタＴ８のゲート
−ソース電位を保持し、従って電流はこれに流れるよう
になる。サンプリング周期の第２の重畳してい、ない部
分中スイッチφＢを閉成してトランジスタＴ９及びＴ６
によって電流ミラーを構成するとトランジスタＴ９が入
力分路となり、トランジスタＴ６が出力分路となる。こ
のサンプリング周期中スイッチφＢを閉成すると、トラ
ンジスタＴ６により発生した出力電流によってトランジ
スタＴ９に供給される入力電流を鏡像関係とし、これと
同時にコンデンサＣ，ＢをトランジスタＴ６のゲート−
ソース電位に充電する。これがため、スイッチφＢを開
放すると、トランジスタＴ６を流れる電流コンデンサＣ
Ｂに蓄積された電圧によって保持さむるようになる。従
って、サンプリング周期（ｎ−１）の出力はサンプリン
グ周期ｎのクロック周期までトランジスタＴ６に保持さ
れるようになる。又、トランジスタＴＩ２のゲート−ソ
ース電位はコンデンサＣＢの電荷によって決まり、積分
器の出力電流はトランジスタＴＩ２を流れる電流から取
出すようにする。これはトランジスタＴ６を流れる電流
に比例し、その比例定数はトランジスタＴ６及びＴ１２
の寸法に依存する。
在する。積分器がリセットされているものとすると、１
サンプリング周期中に入力端子５１に供給される入力信
号電流は加算接続点５３、に従って、電流メモリ５４の
入力端子に供給されるトランジスタＴ２の出力側で鏡像
関係となる。サンプリング周期の第１部分中スイッチφ
Ａを閉成し、従って、トランジスタＴ８によってトラン
ジスタＴ４に供給される電流を鏡像関係とする。これと
同時にコンデンサＣＡはトランジスタＴ８及びトランジ
スタＴ４のゲート−ソース電位に充電される。サンプリ
ング周期の第１部分の終わりにスイッチφＡを問屋する
と、コンデンサＣＡの電荷はトランジスタＴ８のゲート
−ソース電位を保持し、従って電流はこれに流れるよう
になる。サンプリング周期の第２の重畳してい、ない部
分中スイッチφＢを閉成してトランジスタＴ９及びＴ６
によって電流ミラーを構成するとトランジスタＴ９が入
力分路となり、トランジスタＴ６が出力分路となる。こ
のサンプリング周期中スイッチφＢを閉成すると、トラ
ンジスタＴ６により発生した出力電流によってトランジ
スタＴ９に供給される入力電流を鏡像関係とし、これと
同時にコンデンサＣ，ＢをトランジスタＴ６のゲート−
ソース電位に充電する。これがため、スイッチφＢを開
放すると、トランジスタＴ６を流れる電流コンデンサＣ
Ｂに蓄積された電圧によって保持さむるようになる。従
って、サンプリング周期（ｎ−１）の出力はサンプリン
グ周期ｎのクロック周期までトランジスタＴ６に保持さ
れるようになる。又、トランジスタＴＩ２のゲート−ソ
ース電位はコンデンサＣＢの電荷によって決まり、積分
器の出力電流はトランジスタＴＩ２を流れる電流から取
出すようにする。これはトランジスタＴ６を流れる電流
に比例し、その比例定数はトランジスタＴ６及びＴ１２
の寸法に依存する。
第３図に示す例では電流ミラー５２をトランジスタＴｌ
及びＴ２によって構成し、電流メモリ５４をトランジス
タＴ４、Ｔ８、Ｔ６、Ｔ９、コンデンサＣＡ及びＣＢ、
及びスイッチφＡ及びφＢによって構成し、電流ミラー
５５をコンデンサＣＢ並びにトランジスタ７．６及びＴ
１２によって構成する。期間φＢ中トランジスタＴ９も
電流ミラー５５の一部分を構成する。
及びＴ２によって構成し、電流メモリ５４をトランジス
タＴ４、Ｔ８、Ｔ６、Ｔ９、コンデンサＣＡ及びＣＢ、
及びスイッチφＡ及びφＢによって構成し、電流ミラー
５５をコンデンサＣＢ並びにトランジスタ７．６及びＴ
１２によって構成する。期間φＢ中トランジスタＴ９も
電流ミラー５５の一部分を構成する。
第３図に示す回路は単一方向の電流にのみ好適である。
基準値に対し正及び負の値を有し、双方向入力電流を生
ぜ駿める信号を得るためには１．入力電流をバイアス電
流１ ｂｉａｓに加え、入力端子５１に単一方向の電流
を供給しながら２ Ｉ ｂｉａｓのピーク電流を処理す
るように回路が設計されているものとすると、このこの
バイアス電流Ｉ ｂｉａｓによって入力電流に±Ｉ ｂ
ｉａｓのピーク−ピーク範囲を有せしめるようにする。
ぜ駿める信号を得るためには１．入力電流をバイアス電
流１ ｂｉａｓに加え、入力端子５１に単一方向の電流
を供給しながら２ Ｉ ｂｉａｓのピーク電流を処理す
るように回路が設計されているものとすると、このこの
バイアス電流Ｉ ｂｉａｓによって入力電流に±Ｉ ｂ
ｉａｓのピーク−ピーク範囲を有せしめるようにする。
第４図に示す回路配置は第３図に示す回路配置と同様と
するが、この場合追加のバイアス電流源を設けてバイア
ス電流に重畳される双方向入力電流を処理し得るように
すると共に同様の形態の出力、即ち、バイアス電流Ｉ
ｂｉａｓに重畳される双方向信号電流を生ぜしめ得るよ
うにする。、第４図において、第３図の構成素子と同一
機能を有する構成素子には同一符号を付して示す。
するが、この場合追加のバイアス電流源を設けてバイア
ス電流に重畳される双方向入力電流を処理し得るように
すると共に同様の形態の出力、即ち、バイアス電流Ｉ
ｂｉａｓに重畳される双方向信号電流を生ぜしめ得るよ
うにする。、第４図において、第３図の構成素子と同一
機能を有する構成素子には同一符号を付して示す。
第４図に示す回路にはトランジスタＴ２のドレイン及び
正の給電ライン間に接続された電流源６０を設ける。こ
の電流源６０によって電流αＩｂ１ａＳを発生し、ここ
にαはトランジスタＴＩ及びＴ２を具える電流ミラーの
利得である。これがため、入力電流１ ｂｉａｓ＋ ｉ
を入力端子５１に供給すると、電流ａ ：＝ａ （Ｉｂ
ｉａｓ＋ｉ） −ａ Ｔｂ１ａｓをライン７０を経て加
算接続点５３に供給する。この加算接続点５３と負の給
電ラインとの間に他の電流源６１を接続する。電流αｉ
が双方向であるため、この電流α量をバイアス電流に重
畳して、電流メモリの入力側のダイオード接続トランジ
スタＴ４が逆バイアスされるのを防止する。電流源６１
によって電流１ ｂｉａｓを発生し、この電流Ｉ ｂｉ
ａｓをライン７０で電流αｉに加算する。電流メモリ５
４は夫々トランジスタＴ４及びＴ ８ ｆｆＤびにＴ９
及びＴ６によって形成された第１及び第２スイツチト電
流ミラー、を具える。又、トランジスタＴ９及びＴ６に
より形成された第２電流ミラーによって電流ミラー５５
をも形成すると共にこれを適宜配列して、トランジスタ
Ｔ６により電流βＩ ｍｅ＋ｓを発生し、トランジスタ
Ｔ１２により電流Ｉ ｍｅａ＋を発生し得るようにする
。電流１ ｍｅｎ＋をｉ。＋Ｉ ｂｉａｓに等しくし、
ここにｉ。は積分入力電流である。
正の給電ライン間に接続された電流源６０を設ける。こ
の電流源６０によって電流αＩｂ１ａＳを発生し、ここ
にαはトランジスタＴＩ及びＴ２を具える電流ミラーの
利得である。これがため、入力電流１ ｂｉａｓ＋ ｉ
を入力端子５１に供給すると、電流ａ ：＝ａ （Ｉｂ
ｉａｓ＋ｉ） −ａ Ｔｂ１ａｓをライン７０を経て加
算接続点５３に供給する。この加算接続点５３と負の給
電ラインとの間に他の電流源６１を接続する。電流αｉ
が双方向であるため、この電流α量をバイアス電流に重
畳して、電流メモリの入力側のダイオード接続トランジ
スタＴ４が逆バイアスされるのを防止する。電流源６１
によって電流１ ｂｉａｓを発生し、この電流Ｉ ｂｉ
ａｓをライン７０で電流αｉに加算する。電流メモリ５
４は夫々トランジスタＴ４及びＴ ８ ｆｆＤびにＴ９
及びＴ６によって形成された第１及び第２スイツチト電
流ミラー、を具える。又、トランジスタＴ９及びＴ６に
より形成された第２電流ミラーによって電流ミラー５５
をも形成すると共にこれを適宜配列して、トランジスタ
Ｔ６により電流βＩ ｍｅ＋ｓを発生し、トランジスタ
Ｔ１２により電流Ｉ ｍｅａ＋を発生し得るようにする
。電流１ ｍｅｎ＋をｉ。＋Ｉ ｂｉａｓに等しくし、
ここにｉ。は積分入力電流である。
電流Ｉ １１ｅ１１にはバイアス電流が含まれ、従って
、電流βｌ５ｌｅ−に電流βＩ ｂｉａｓが含まれるた
め、トランジスタＴ６によって発生しライン７２を経て
加算接続点５３にフィードバックされる電流から電流β
Ｉ ｂｉａｓを減算してバイアス電流が積分されるのを
防止すると共に信号電流からも防止し得るようにする必
要がある。これがため、正の給電ライン及びトランジス
タＴ６のドレイン間に電流源６２を接続し、電流源６２
によって電流βＩ ｂｉａｓを発生し、この電流をトラ
ンジスタＴ６により発生した電流から減算し得るように
する。
、電流βｌ５ｌｅ−に電流βＩ ｂｉａｓが含まれるた
め、トランジスタＴ６によって発生しライン７２を経て
加算接続点５３にフィードバックされる電流から電流β
Ｉ ｂｉａｓを減算してバイアス電流が積分されるのを
防止すると共に信号電流からも防止し得るようにする必
要がある。これがため、正の給電ライン及びトランジス
タＴ６のドレイン間に電流源６２を接続し、電流源６２
によって電流βＩ ｂｉａｓを発生し、この電流をトラ
ンジスタＴ６により発生した電流から減算し得るように
する。
トランジスタＴ ９及びＴ１２の電流比を１＝１とし、
これによりトランジスタＴＩ２により発生した電流をＩ
ｍｅｍに等しくシ、従って、Ｉ ｏ＋ Ｉ １）ｉ３
ｓに等しくしする。トランジスタＴ１３及びＴ１４によ
り形成した電流ミラーは１：１の電流比を有するように
構成し、単に出力電流の方向を反転して入力電流の方向
に整合させるようにする。この電流ミラーを設けること
は所望の関数に応じて任意とし、従って、出力電流は必
要な入力電流に対し出力電流が反転されたものとしてト
ランジスタＴ１２のドレインから取出し得るようにする
。
これによりトランジスタＴＩ２により発生した電流をＩ
ｍｅｍに等しくシ、従って、Ｉ ｏ＋ Ｉ １）ｉ３
ｓに等しくしする。トランジスタＴ１３及びＴ１４によ
り形成した電流ミラーは１：１の電流比を有するように
構成し、単に出力電流の方向を反転して入力電流の方向
に整合させるようにする。この電流ミラーを設けること
は所望の関数に応じて任意とし、従って、出力電流は必
要な入力電流に対し出力電流が反転されたものとしてト
ランジスタＴ１２のドレインから取出し得るようにする
。
最良の性能とするには、電流ミラー５２及び５５を高出
力インピーダンスとする必要がある。図面を簡単とする
ために、電流ミラーは単一のトランジスタ対として示し
た。しかし、電流ミラーのトランジスタをカスコード接
続して用い、電流ミラーの出力インピーダンスを増大し
得るようにすることができる。かかる電流ミラーの２種
類のものは米国特許筒４．５５０．２８４号及び第４．
５８３．０３７号明細書に記載されている。第２図に示
す回路配置に用いる他のカスコード接続された電流ミラ
ーを第６図に示す。
力インピーダンスとする必要がある。図面を簡単とする
ために、電流ミラーは単一のトランジスタ対として示し
た。しかし、電流ミラーのトランジスタをカスコード接
続して用い、電流ミラーの出力インピーダンスを増大し
得るようにすることができる。かかる電流ミラーの２種
類のものは米国特許筒４．５５０．２８４号及び第４．
５８３．０３７号明細書に記載されている。第２図に示
す回路配置に用いる他のカスコード接続された電流ミラ
ーを第６図に示す。
第６図に示す電流ミラー回路の入力端子はライン５１０
に接続する。この電流ミラーは入力分路の２個のカスコ
ード接続されたトランジスタ］゛５０及びＴ５２と出力
分路の他の２個のトランジスタ１゛５１及びＴ５３によ
って形成し、その出力をライン５１２から取出す。トラ
ンジスタＴ５４を具え、入力端子がライン５１１に接続
された他の分路を設けてトランジスタＴ５２及びＴ５３
１７）バイアス電流を発生し得るようにする。トランジ
スタＴ５４はそのゲートの幅対長さの比をトランジスタ
Ｔ５２及びＴ５３のゲートの幅対長さの比の１／４とす
る。電流ミラーの分路のトランジスタはカスコード接続
に拡張することができる。又、第３カスコード接続トラ
ンジスタを接続することができ、この場合には入出力分
路に第３カスコード接続トランジスタをバイアスするに
必要な他のバイアス分路を必要とする。この他のバイア
ス分路のトランジスタはそのゲートの幅対長さの比を第
３カスコード接続トランジスタのゲートの幅対長さの比
の１７９とする。これらのバイアス配置によって電流ミ
ラーの入力信号に対し最大のダイナミック範囲を得るよ
うにする。最大のダイナミック範囲を必要としない場合
にはカスコード接続トランジスタを固定バイアス電位か
ら給電することができる。性能を改善するために、電流
ミラーに施し得る他の変更はダイナミック素子整合であ
り、これにより入出力分路を所定クロック及び取出した
平均出力電流で連続的に交換することができる。
に接続する。この電流ミラーは入力分路の２個のカスコ
ード接続されたトランジスタ］゛５０及びＴ５２と出力
分路の他の２個のトランジスタ１゛５１及びＴ５３によ
って形成し、その出力をライン５１２から取出す。トラ
ンジスタＴ５４を具え、入力端子がライン５１１に接続
された他の分路を設けてトランジスタＴ５２及びＴ５３
１７）バイアス電流を発生し得るようにする。トランジ
スタＴ５４はそのゲートの幅対長さの比をトランジスタ
Ｔ５２及びＴ５３のゲートの幅対長さの比の１／４とす
る。電流ミラーの分路のトランジスタはカスコード接続
に拡張することができる。又、第３カスコード接続トラ
ンジスタを接続することができ、この場合には入出力分
路に第３カスコード接続トランジスタをバイアスするに
必要な他のバイアス分路を必要とする。この他のバイア
ス分路のトランジスタはそのゲートの幅対長さの比を第
３カスコード接続トランジスタのゲートの幅対長さの比
の１７９とする。これらのバイアス配置によって電流ミ
ラーの入力信号に対し最大のダイナミック範囲を得るよ
うにする。最大のダイナミック範囲を必要としない場合
にはカスコード接続トランジスタを固定バイアス電位か
ら給電することができる。性能を改善するために、電流
ミラーに施し得る他の変更はダイナミック素子整合であ
り、これにより入出力分路を所定クロック及び取出した
平均出力電流で連続的に交換することができる。
この技術は電流ミラーの２つの分路間でトランジスタの
不整合を補償するために用いる。上記ダイナミック素子
整合は、′エレクトロニクス”、１９８３年６月１６日
発行に、ラディ・ファン・デル・プラシェによって発表
された論文“ダイナミック エレメントマッチンクロッ
ク トリムレスコンバーターズオンチップ”に記載され
ている。
不整合を補償するために用いる。上記ダイナミック素子
整合は、′エレクトロニクス”、１９８３年６月１６日
発行に、ラディ・ファン・デル・プラシェによって発表
された論文“ダイナミック エレメントマッチンクロッ
ク トリムレスコンバーターズオンチップ”に記載され
ている。
本発明は理想型積分器及び損失型積分器に対して説明し
たが、本発明の適用分野はかかる特定の型の回路に限定
されるものではない。例えば、スイッチトキャパシタ技
術により造り得る任意の信号処理回路はここでスイッチ
ト電流技術と称される本発明による技術を用いる回路配
置と等価である。これがため、スイッチトキャパシタ型
回路における電荷の操作はスイッチト電流型回路におけ
る電流の操作と置換することができる。従って、サンプ
ル化バイアスで電荷を加減算し得る場合と同様に、サン
プル化バイアスで電流を加減算することができる。
たが、本発明の適用分野はかかる特定の型の回路に限定
されるものではない。例えば、スイッチトキャパシタ技
術により造り得る任意の信号処理回路はここでスイッチ
ト電流技術と称される本発明による技術を用いる回路配
置と等価である。これがため、スイッチトキャパシタ型
回路における電荷の操作はスイッチト電流型回路におけ
る電流の操作と置換することができる。従って、サンプ
ル化バイアスで電荷を加減算し得る場合と同様に、サン
プル化バイアスで電流を加減算することができる。
本発明は上述した例にのみ限定されるものではな（、要
旨を変更しない範囲内で種々の変更を加えることができ
る。
旨を変更しない範囲内で種々の変更を加えることができ
る。
第１図は入出力信号が電圧の場合の本発明信号処理回路
配置を示すブロック歯、 第２図は本発明方法により信号操作を行う第１図の積分
器部分の１例を示すブロック図、第３図は第２図に示す
回路配置をトランジスタで構成して詳細に示す回路図 第４図は正及び負の極性に対し用いるようにした第２図
に示す回路配置のトランジスタ化による詳細回路図、 第５図は第４図に示す積分器の応答曲線を示す特性図、 第６図は本発明信号処理回路に用いるに好適な電流ミラ
ーの例を処理回路図である。 ■ ・・・ 入力端子、２ ・・・ 低域通過フィルタ
３ ・・・ 電圧−電流変換器 ４ ・・・ サンプル−ホールド回路 ５ ・・・ 信号処理回路 ６ ・・・ 電流−電圧変換器 ７ ・・・ 低域通過フィルタ、８ ・・・ 出力端子
９ ・・・ クロック信号発生器 ５１ ・・・ 入力端子、５２ ・・・ 電流ミラー５
３ ・・・ 加算ノード ５４．５５ ・・・ 電流メモリ ５６ ・・・ 出力端子、６０〜６２ ・・・ ７ｕ流
源７０ ・・・ ライン Ｔ１−Ｔ１４、Ｔ２Ｏ−Ｔ５４ ・・・ トランジス
タφＡ１φＢ ・・・ スイッチ ＣＡ、ＣＢ ・・・ コンデンサ １／４ ３／４ ＣＵＲＲＥＮＴ 〜 ４／４ Ｆｉ ｇ、 ６
配置を示すブロック歯、 第２図は本発明方法により信号操作を行う第１図の積分
器部分の１例を示すブロック図、第３図は第２図に示す
回路配置をトランジスタで構成して詳細に示す回路図 第４図は正及び負の極性に対し用いるようにした第２図
に示す回路配置のトランジスタ化による詳細回路図、 第５図は第４図に示す積分器の応答曲線を示す特性図、 第６図は本発明信号処理回路に用いるに好適な電流ミラ
ーの例を処理回路図である。 ■ ・・・ 入力端子、２ ・・・ 低域通過フィルタ
３ ・・・ 電圧−電流変換器 ４ ・・・ サンプル−ホールド回路 ５ ・・・ 信号処理回路 ６ ・・・ 電流−電圧変換器 ７ ・・・ 低域通過フィルタ、８ ・・・ 出力端子
９ ・・・ クロック信号発生器 ５１ ・・・ 入力端子、５２ ・・・ 電流ミラー５
３ ・・・ 加算ノード ５４．５５ ・・・ 電流メモリ ５６ ・・・ 出力端子、６０〜６２ ・・・ ７ｕ流
源７０ ・・・ ライン Ｔ１−Ｔ１４、Ｔ２Ｏ−Ｔ５４ ・・・ トランジス
タφＡ１φＢ ・・・ スイッチ ＣＡ、ＣＢ ・・・ コンデンサ １／４ ３／４ ＣＵＲＲＥＮＴ 〜 ４／４ Ｆｉ ｇ、 ６
Claims (1)
- 【特許請求の範囲】 １、サンプル化アナログ電気信号を処理するに当たり、
ａ）各サンプルを、これが既にこの形態でない場合の電
流に変換する工程と、ｂ）この現在のサンプル周期の入
力サンプル電流と１つ以上の前のサンプル周期の入力サ
ンプルから取出したサンプル電流とを所定の比で合成す
る工程と、ｃ）順次のサンプリング周期に前記工程ｂ）
で形成した合成電流から処理された出力信号を取出すよ
うにしたことを特徴とするサンプル化アナログ電気信号
処理方法。 ２、１サンプリング周期中に前記工程ｂ）で形成した前
記合成電流を記憶する工程と、この記憶された合成電流
を用いて所定の割合で次のサンプリング周期中入力サン
プル電流と合成する工程とを更に具えることを特徴とす
るサンプル化アナログ電気信号処理方法。 ３、工程ａ）で、前記サンプル周期の所定部分中前記電
流を一定に保持する手段を設け、この所定部分中前記工
程ｂ）を実施するようにしたことを特徴とする請求項１
又は２に記載のサンプル化アナログ電気信号処理方法。 ４、前記信号合成を電流の加算によって行うようにした
ことを特徴とする請求項１〜３の何れかの項に記載のサ
ンプル化アナログ電気信号処理方法。 ５、前記信号合成を電流の減算によって行うようにした
ことを特徴とする請求項１〜３の何れかの項に記載のサ
ンプル化アナログ電気信号処理方法。 ６、前記工程ｃ）で発生した出力信号を連続電圧信号に
変換する工程を更に具えることを特徴とする請求項１〜
５の何れかの項に記載のサンプル化アナログ電気信号処
理方法。 ７、各々が電流の形態のサンプル化アナログ電気信号を
処理する回路配置において、現在のサンプル周期の入力
サンプル電流と１つ以上前のサンプル周期の入力サンプ
ル電流から取出した電流とを所定の割合で合成する手段
、と、順次のサンプル周期で前記合成手段によって発生
させた合成電流から処理された出力信号を取出す手段と
を具えるようにしたことを特徴とするサンプル化アナロ
グ電気信号処理装置。 ８、サンプル周期の所定の部分に対し入力サンプル電流
を一定に保持する手段を具えることを特徴とする請求項
７に記載のサンプル化アナログ電気信号処理装置。 ９、合成手段は１サンプル周期中に形成された合成電流
を記憶する手段と、この記憶した電流を用いて次のサン
プル周期中の入力サンプル電流と所定の割合で合成する
ようにしたことを特徴とする請求項７又は８に記載のサ
ンプル化アナログ電気信号処理装置。 １０、記憶手段は現在のサンプル周期の所定部分中入力
電流を受ける入力手段を有する電流メモリと、現在のサ
ンプル周期中入力電流に依存する大きさを有する次のサ
ンプル周期の所定部分中出力電流を発生する手段とを具
え、この出力電流発生手段は、各サンプル周期の残部中
電流メモリの入出力電流を減結合する手段と、現在のサ
ンプル手段の所定部分中入力電流によって設定された出
力電流の値を保持する手段とを具えることを特徴とする
請求項８及び９に記載の、特に請求項８に依存するサン
プル化アナログ電気信号処理装置。 １１、前記電流メモリは電流ミラー回路の入出力分路を
減結合する電流ミラー回路と、入出力分路を減結合する
際出力分路の電流を保持する手段とを具え、入出力分路
が減結合される際に、電流メモリの出力を用いるように
したことを特徴とする請求項１０に記載のサンプル化ア
ナログ電気信号処理装置。 １２、前記記憶手段は電流メモリを具え、この電流メモ
リは第１及び第２電流ミラー回路を具え、各電流ミラー
回路は、その入出力電流分路を減結合する手段及び入出
力電流分路が減結合される際出力電流分路の電流を保持
する手段を設け、他に、前記電流メモリは、前記第１電
流ミラー回路からの出力電流を第２電流ミラー回路の入
力電流分路に供給する手段と、前記入出力電流分路が減
結合する際前記第１及び第２電流ミラー回路の入出力電
流分路が各サンプル周期の夫々オーバーラップしない周
期に対し結合されるサンプル周期の１部分に第２電流ミ
ラー各の出力電流分路から電流メモリの出力電流を取出
し、サンプル周期の所定周期の少なくとも１部分中前記
第１電流ミラー回路を結合し、サンプル周期の残部の少
なくとも１部分中前記第２電流ミラー回路を結合するよ
うにしたことを特徴とする請求項９に記載のサンプル化
アナログ電気信号処理装置。 １３、各電流ミラーの出力分路は電界効果トランジスタ
を具え、電流保持手段は電界効果トランジスタのゲート
電極及びドレイン電極間に接続されたコンデンサを具え
ることを特徴とする請求項１１又は１２に記載のサンプ
ル化アナログ電気信号処理装置。 １４、前記合成手段は電流加算ノードを具えることを特
徴とする請求項７〜１３の何れかの項に記載のサンプル
化アナログ電気信号処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB8721758A GB2213011B (en) | 1987-09-16 | 1987-09-16 | A method of and a circuit arrangement for processing sampled analogue electricals |
| GB8721758 | 1987-09-16 |
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| Publication Number | Publication Date |
|---|---|
| JPH01102798A true JPH01102798A (ja) | 1989-04-20 |
| JP2771549B2 JP2771549B2 (ja) | 1998-07-02 |
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Family Applications (1)
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| JP (1) | JP2771549B2 (ja) |
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| GB (1) | GB2213011B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| GB2225912B (en) * | 1988-12-08 | 1993-09-08 | Philips Electronic Associated | Current mirror circuit |
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| GB2231423A (en) * | 1989-05-10 | 1990-11-14 | Philips Electronic Associated | Integrator circuit |
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| DE4034371C1 (ja) * | 1990-10-29 | 1991-10-31 | Eurosil Electronic Gmbh, 8057 Eching, De | |
| IT1246598B (it) * | 1991-04-12 | 1994-11-24 | Sgs Thomson Microelectronics | Circuito di riferimento di tensione a band-gap campionato |
| WO2000057558A2 (de) | 1999-03-22 | 2000-09-28 | Siemens Aktiengesellschaft | 1bit-digital-analog-wandler-schaltung |
| FI112884B (fi) * | 2000-05-22 | 2004-01-30 | Ari Paasio | Kuvan käsittely rinnakkaisprosessoriverkossa, sekä siihen soveltuva verkko ja solu |
| US6407623B1 (en) * | 2001-01-31 | 2002-06-18 | Qualcomm Incorporated | Bias circuit for maintaining a constant value of transconductance divided by load capacitance |
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| US4323796A (en) * | 1980-01-30 | 1982-04-06 | Motorola, Inc. | Low transient feedthru FET sample and hold gate |
| GB2108343B (en) * | 1981-10-28 | 1985-03-27 | Fischer & Porter Co | Analog-to-current converter for sampled systems |
| US4458200A (en) * | 1982-11-01 | 1984-07-03 | Gte Laboratories Incorporated | Reference voltage source |
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-
1987
- 1987-09-16 GB GB8721758A patent/GB2213011B/en not_active Expired - Lifetime
-
1988
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- 1988-09-07 EP EP88201934A patent/EP0308008B1/en not_active Expired - Lifetime
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- 1988-09-16 KR KR1019880011962A patent/KR950014094B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR950014094B1 (ko) | 1995-11-21 |
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