JPH01101597A - 電子楽器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、時分割処理を用いて複数の楽音を発生する楽
音発生装置に係り、特に各記憶手段に対する各時分割チ
ャネルのデータの読書の自由度が高く、外部データを新
たに書き込む場合の実行に伴う待ち時間が短い電子楽器
に関するものである。

〔従来の技術〕

従来、波形メモリから波形を読み出して楽音を発生させ
る電子楽器が知られている。

第１１図は、このような従来の電子楽器の楽音発生装置
部分のブロック図である。この楽音発生装置は、時分割
処理によりチャネル０〜７の８時分割から成るものであ
る。同図において、楽音発生装置は、８段のシフトレジ
スタで構成されており、各々カレントアドレス、ピッチ
データ、フラグデータが割りあてられるカレントアドレ
スレジスタ１、ピッチデータレジスタ２、フラグレジス
タ３、各レジスタ１．２．３の指定された時分割チャネ
ルにデータを書き込むための命令解釈実行部４及びこの
命令解釈実行部４を制御し書き込みデータを与える中央
処理部（ＣＰＵ）５等を有する。命令解釈実行部４は、
後に詳細に説明するように、スタートアドレス、ピッチ
データ等のデータＷＢ、選択信号ＷＣＡ、ＷＰＴ及びセ
ット／クリア信号ＦＳＥＴ／ＦＣＬＲを出力する。ピッ
チデータＷＢとピッチデータレジスタ２の出力はセレク
タ６に入力され、選択信号ＷＰＴにより選択されて、再
びピッチデータレジスタ２に入力する。

セット信号ＦＳＥＴ及びフラグレジスタ３の出力はノア
ゲート７に入力され、クリア信号ＦＣＬＲ及びノアゲー
ト７の出力はノアゲート８に入力され、このノアゲート
８の出力が再びフラグレジスタ３に入力される。ピッチ
データレジスタ２とフラグレジスタ３の出力はアンドゲ
ート９に入力され、このアンドゲート９の出力とカレン
トアドレスレジスタ１の出力が加算器１０で加算される
。

スタートアドレスのデータＷＢと加算器１０の出力はセ
レクタ１１に入力され、選択信号Ｗ　ＣＡにより選択さ
れてカレントアドレスレジスタ１に入力する。このカレ
ントアドレスレジスタ１の出力は、読み出しアドレスデ
ータとして波形メモリ１２に与えられ、波形が読み出さ
れ、さらにこの読み出された波形はＤ／Ａ変換部１３で
デジタル信号がアナログ信号に変換され、スピーカ１４
から楽音として出力される。

第１２図は、第１１図の命令解釈実行部４の詳細を示す
ブロック図である。同図において、ＣＰＵ５から与えら
れるデータはデータバスを介して、後述するタイミング
でデータラッチレジスタ１５、チャネルラッチレジスタ
１６及びコマンドラッチレジスタ１７に格納される。ま
た、ＣＰＵ５から与えられる信号ＡＢＯ，ＡＢＩは、デ
コーダ１８に入力され、更にＣＰＵ５から与えられるチ
、７プセレクト信号Ｃ８及びライト信号ＷＲはオアゲー
ト１９に入力され、このオアゲート１９の出力は、デコ
ーダ１８の制御端子に入力する。デコーダ１８の第１〜
第３の出力は各々データラッチレジスタ１５、チャネル
ラッチレジスタ１６、コマンドラッチレジスタ１７のク
ロック端子に入力し、また第３の出力は実行サイクル信
号発生部２０に与えられる。データラッチレジスタ１５
は、ＣＰＵ５から与えられるスタートアドレス、ピッチ
データ等のデータＷＢを格納し所定のタイミングで前述
のセレクタ６．１１に出力するＯチャネルランチレジス
タ１６は、ｃｐｕｓから与えられるデータを格納し、３
ビツトデコ一ド信号ＰＣＯ１ＰＣ１、ＰＯ２を各々エク
スクル−シブノアゲート２１．２２．２３の一方の入力
端子に出力する。

これらエクスクル−シブノアゲート２１．２２．２３の
他方の入力端子には、各々時分割チャネルを示すタイミ
ング信号ＣＫＯ，ＣＫＩ、ＣＫ２が入力する。実行サイ
クル信号発生部２０は、時分割チャネルＯ〜７　（これ
をサイクルと呼ぶ）分、ハイアクティブの実行サイクル
信号を発生する部分である。そして、これらエクスクル
−シブノアゲート２１．２２．２３の出力及び実行サイ
クル信号発生部２０の出力は、４人力のナントゲート２
４に入力する。また、コマンドラッチレジスタ１７は、
ＣＰＵ５から与えられるコマンドデータを格納し、２ビ
ツトの出力信号をコマンドデコーダ２５に出力する。こ
のコマンドデコーダ２５の制御端子には、ナントゲート
２４の出力が与えられる。コマンドデコーダ２５は、前
述の選択信号ＷＣＡ、ＷＰＴとセット／クリア信号ＦＳ
ＥＴ／ＦＣＬＲを出力する。

上記のような従来の電子楽器の楽音発生装置の動作を以
下に説明する。

まず、ピンチデータレジスタ２に保持されているピッチ
データは、楽音の音階に相当しており、各時分割チャネ
ル毎にカレントアドレスレジスタ１に保持されているカ
レントアドレスに個別のピッチデータを加算して、波形
メモリ１２の読出しアドレスとする。これにより各時分
割チャネル毎にピッチデータが大きな値であれば、波形
メモリ１２からはその時分割チャネルの楽音波形の各サ
ンプリングデータが間引かれて読み出されるため、ピッ
チ即ち音階が高くなり、逆にピッチデータが小さな値で
あれば、音階は低くなる。

次に、フラグレジスタ３に保持されているフラグデータ
は、８個の各時分割チャネル毎に発音を行うか否かを「
１」又は「０」の１ビツトデータで表わしたもので、ｒ
ＯＪである時分割チャネルではアンド回路９がオフとな
るため、その時分割チャネルのカレントアドレスにはピ
ッチデータは加算されない。そのため、波形メモリ１２
の読み出しアドレスは歩進されず、発音は行われない。

次に、各部の詳細な動作の説明を行う。まず命令解釈実
行部４では、ＣＰＵ５から与えられるデータが所定の制
御信号のもとに各、レジスタ１５．１６．１７に書き込
まれる。即ち、まず（二Ｐ　Ｕ　５から書き込むべきデ
ータをデータバスに用意し、ＡＢ１＝０、ＡＢＯ＝Ｏ１
ＣＳ＝Ｏとし、ローアクティブのＷＲ信号をオアゲート
１９に入力すると、デコーダ１８の第１の出力からデー
タラッチレジスタ１５にクロック信号が与えられ、該デ
ータラッチレジスタ１５にデータバス上のデータが格納
され、ＷＢが確定する。次に、同様に、データをデータ
バス上に用意し、ＡＢ１＝Ｏ，ＡＢＯ＝１、Ｃ５＝Ｏと
し、同様の操作を行うことにより、デコーダ１８の第２
の出力からチャネルラッチレジスタ１６にクロック信号
が与えられ、該チャネルラッッチレジスタ１６にデータ
が格納され、３ビツトのデコード信号ｐｃｏ、ＰＣＩ、
ＰＯ２が確定する。次に、同様にコマンドデータをデー
タバス上に用意し、ＡＢ　１　＝　１、ＡＢＯ＝Ｏ，Ｃ
３＝０とし、同様の操作を行うことにより、デコーダ１
８の第３の出力からコマンドラッチレジスタ１７にクロ
ック信号が与えられ、該コマンドラッチレジスタ１７に
コマンドを書き込むと、２ビツトの信号がコマンドデコ
ーダ２５に出力される。

そして、実行サイクル信号発生部２０からは、時分割チ
ャネルθ〜７のサイクル分、ハイアクティブ「１」の実
行サイクル信号を発生する。エクスクル−シブノアゲー
ト２１〜２３では、各々チャネルラッチレジスタ１６か
らの信号ｐｃｏ−ｐｃ２及びタイミング信号ＣＫＯ−Ｃ
Ｋ２が与えられており、該エクスクル−シブノアゲート
２１〜２３及び実行サイクル信号発生部２０の出力が全
て「１」になったとき、ナントゲート２４の出力が「０
」になり、コマンドデコーダ２５から指定されたコマン
゛ドが出力される。

次に、例えば実行チャネル２を指定したときの動作を第
１３図のタイミングチャートで説明する。

同図に示す如く、タイミング信号ＣＫ２、ＣＫＩ、ＣＫ
Ｏは、各々４チヤネル毎、２チヤネル毎、各チャネル毎
に反転を繰り返す信号である。ここで、ＣＰＵ５から与
えるデータによりチャネルラッチレジスタ１６からＰＣ
２＝０、ＰＯ２−４、ＰＣＯ＝Ｏが出力されているとき
には、エクスクル−シブノアゲート２１からはＣＫＯを
反転した信号が出力され、エクスクル−シブノアゲート
２２からはＣＫＩと同じ信号が出力され、エクスクル−
シブノアゲート２３からはＣＫ２を反転した信号が出力
される。また、実行サイクル信号発生部２０からは、サ
イクル中「１」となる信号が出力される。ナントゲート
２４では、エクスクル−シブノアゲート２１〜２３及び
実行サイクル発生部２０からの信号が全て「１」となる
時分割チャネル２のときにのみ「０」をコマンドデコー
ダ２５に出力する。従って、この時分割≠ヤネル２のタ
イミングでコマンドデコーダ２５から与える３ビツトの
ＰＣ２〜ＰＣＯＯ値の組合せにより、任意の８時分割の
実行チャネルの１つを指定することができる。

次に命令実行の動作を説明する。まず、ＣＰＵ４は、命
令解釈実行部４に対し、前述の動作によりＷＢのデータ
を書き込む。ＷＢのデータは、次のデータをＣＰＵ５が
命令解釈実行部４に書き込まないかぎり確定している。

次に、ＣＰＵ５は、どのレジスタのどの時分割チャネル
に対してデータを書き込むかを指定する。例えば、カレ
ントアドレスレジスタ１の時分割チャネル２にデータを
書き込む場合についての動作を第１４図のタイミングチ
ャートで説明する。同図に示す如く、命令解釈実行部４
の出力は、ＷＢは確定し、ＷＣＡは時分割チャネル２の
ときにのみ「１」となり、ＷＰＴ、、ＦＣＬＲ，ＦＳＥ
ＴはｒＯＪとなる。通常はＷＣＡ、ＷＰＴＳＦＣＬＲＳ
ＦＳＥＴはすべて「０」であるから、カレントアドレス
レジスタ１の出力は、加算器１０でアンドゲート９の出
力のデータと加算され、セレクタ１１を通って（ＷＣＡ
＝０でセレクタ１１のＡ入力が選択される）カレントア
ドレスレジスタ１に再び書き込まれる。

一方、ＷＣＡが「１」となったときには、セレクタ１１
のＢ入力が選択され、予め用意されていたＷＢのデータ
がカレントアドレスレジスタ１に書き込まれる。即ち、
第１４図に示す如く、時分割チャネル２が選択されてい
るきに、その時分割チャネル２にＷＢが書き込まれる。

同様にして、ピッチデータレジスタ２の時分割チャネル
に対し所定のピッチデータを書き込むことができる。

フラグレジスタ３に対しては、フラグをセット又はクリ
アすることができればよいから、ノアゲート７．８にＦ
ＳＥＴＳＦＣＬＲ信号を与えるこ６とにより書き込みが
行われる。即ち、例えば命令解釈実行部４の出力がＦＣ
ＬＲ＝０、Ｆ　Ｓ　ＥＴ＝１のときには、ノアゲート７
の出力は「０」、ノアゲート８の出力は「１」となり、
フラグがセットされる。また、命令解釈実行部４の出力
がＦＣＬＲ＝　１、ＦＳＥＴ＝０のときには、ノアゲー
ト７の出力にかかわらずノアゲート８の出力は「０」と
なりフラグがクリアされる。通常は命令解釈実行部４の
出力がＦＣＬＲ＝Ｏ１ＦＳＥＴ＝０であるから、フラグ
レジスタ３の出力は、ノアゲート７．８で２回反転され
て再びフラグレジスタ３に書き込まれるため、該フラグ
レジスタ３の内容は保存される。

以上のように、ＣＰＵ５から与えられるデータＷＢを確
定した後、所望のレジスタに対応する書込み信号または
セット信号、クリア信号を所望の時分割チャネルで「１
」とすることによりデータの書き込み及びフラグのセッ
ト／クリアを行うことができる。このようにデータを書
き込んだ後には、指定された時分割チャネルにピッチデ
ータがアンドゲート９を通り加算器１０に与えられ、こ
の加算器１０でカレントアドレスレジスタ１の出力にピ
ッチデータが加算されて、セレクタ１１から再びカレン
トアドレスレジスタ１に書き込まれる。従って、カレン
トアドレスレジスタ１からは、スタートアドレスからピ
ッチデータが累算されたアドレスデータが各時分割チャ
ネル毎に波形メモリ１２に出力され、楽音波形が読み出
され、Ｄ／Ａ変換、器１３を通りスピーカ１３から楽音
が出力される。

〔発明が解決しようとする問題点〕

しかし、上記従来例は以下に示すような問題点を有して
いた。

まず第１に、各カレントアドレスレジスタ１１ピツチデ
ータレジスタ２、及びフラグレジスタ３等は、各々シフ
トレジスタによって構成されているため、各々所定のタ
イミングでのデータの読み出しまたは書き込みしかでき
ず、従って例えば、加算器１０またはノアゲート７．８
で示されるような演算部の演算時間が長くかかるような
ものにおいては、カレントアドレスレジスタ１又はフラ
グレジスフ３の対応する時分割チャネルへの書き込みの
タイミングに間に合わなくなる可能性があり、高度な制
御が行えなくなるという問題点を有していた。

第２に、カレントアドレスレジスタ１１ピツチデータレ
ジスタ２に新たにデータを書き込んだり、再生フラグレ
ジスタ３の再生フラグをセット／リセットする場合には
、所望の時分割チャネルのタイミングを持つ必要があり
、命令実行の時間が長くなり、楽器の演奏に対する応答
特性が悪化するという問題点を有していた。

第３に、複数の時分割チャネルに割り当てられた波形を
同時に発音開始させようとした場合には、ＣＰＵ５は命
令解釈実行部４に対して複数の時分割チャネルに対する
命令を順次送出することになる。したがって、複数の時
分割チャネル間で発音のための動作の開始に時間差が生
じ、その結果同時に発音開始することを望んでいた複数
の波形間に発音開始時刻のずれが生じてしまう問題があ
った。

また、同じレジスタの異なる時分割チャネルに、同一の
データを書き込みたい場合には、書き込みたい時分割チ
ャネルの数だけＣＰＵ５から命令解釈実行部４に命令を
送出しなければならず、ｃｐＵ５の負担が大きくなる問
題があった。

本発明の課題は、各記憶手段からの各時分割チャネルの
読み出しデータに対して演算を行い、再び元のアドレス
に書き込むような場合でも、演算時間に応じたタイミン
グで書き込みを行うことができ、また、各演算条件に応
じて外部データを新たに書き込む場合の命令実行時間を
短縮させＣＰＵの負担の軽減を可能にし、楽器の性能を
向上させることにある。

〔問題点を解決するための手段〕

本発明の手段は、楽音発生装置における第１の手段とし
て、各時分割チャネル対応のランダムアクセス可能な記
憶手段を有する。

第２の手段として、そこからの各時分割チャネルのデー
タの読み出しを所定のタイミングの時分割チャネルの読
出しアドレス設定区間でアドレスを設定して行い、該各
読出しデータに対し演算を行い再び元のアドレスに書き
戻す場合には各演算時間に応じたタイミングの時分割チ
ャネルの書込みアドレス設定区間で元のアドレスを設定
して書き込みを行う読書制御手段を有する。

〔作　　　用〕

本発明の作用は次の通りである。まず、データを記憶す
る記憶手段としてランダムアクセス可能な記憶手段を有
するため、以下に示すように任意のタイミングでのデー
タの読書が可能となる。

すなわち、各時分割チャネルに読み出されている各読出
データに対して、例えば演算時間の短い演算を行って元
のアドレスに書き戻す場合には、各時分割チャネル内で
演算が完了するため、読書制御手段が該各時分割チャネ
ルの書込みアドレス設定区間でそのアドレスを設定して
書き込みを行う。

これに対して、例えば演算時間が長い場合には、各時分
割チャネル内で演算が完了しないため、読書制御手段が
各時分割チャネルの次の時分割チャネルの書込みアドレ
ス設定区間で演算結果のアドレスを設定して書込みを行
う。

このように演算時間に応じたタイミングで書き戻しがで
きる。

〔実　　施　　例〕

以下、本発明の実施例につき詳細に説明を行う。

の　　　　　の 第１図は、本発明による楽音発生装置部分の実施例のブ
ロック図である。本実施例が第１１図の従来例と異なる
のは、従来シフトレジスタで構成されていたカレントア
ドレスレジスタ１、ピッチデータレジスタ２、及びフラ
グレジスタ３を、本実施例ではＲＡＭ　（Ｒａｎｄｏｍ
　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）によって構成されたカ
レントアドレスレジスタ２６、ピッチデータレジスタ２
７、及びフラグレジスタ２８で実現している点である。

この時、各ＲＡＭからの出力は各々フリップフロップ（
ＦＦ）４７゜４５．４６を介して行われる。また、従来
の命令解釈実行部４は、新たに３２として実現されてい
る。

カレントアドレスレジスタ２６において、セレクタ１１
からのカレントアドレスを示すデータは、命令解釈実行
部３２からライトイネーブル端子ＷＥに入力するクロッ
クＣＫＺがアクティブであることを条件に、クロックＤ
ＫＺに同期するフリップフロップ４４によって１時分割
チャネル遅延された後、ＡＺ型テアドレス発生器２９よ
って指定される書込みアドレスに書き込まれる。

ピッチデータレジスタ２７において、命令解釈実行部３
２から入力するピッチデータＷＢは、同実行部３２から
ライトイネーブル端子ＷＥに入力する洗濯信号ＷＰＴが
アクティブであることを条件に、ＡＸ型アドレス発生器
３０において前記実行部３２から入力するアドレス信号
ＦＣに基いて指定される書込みアドレスに書き込まれる
。

フラグレジスタ２８において、ノアゲート８からのフラ
グデータは命令解釈実行部３２からライトイネーブル端
子ＷＥに入力するクロックＣＫＺがアクティブであるこ
とを条件に、ＡＹ型アドレス発生器３１によって指定さ
れる書込みアドレスに書き込まれる。

一方、ＡＺ型テアドレス発生器２９ＡＸ型アドレス発生
器３０、及びＡＹ型アドレス発生器３１は、カレントア
ドレスレジスタ２６、ピッチデータレジスタ２７、及び
フラグレジスタ２８から、Ｏ〜７の各時分割チャネルの
カレントアドレス、ピッチデータ、及びフラグデータを
読み出すときのアドレス制御も行う。

以上の構成以外の部分で、第１１図の従来例と同じ番号
又は記号を付した部分は、その機能が同じであるため説
明は省略する。

次に第２図は、第１図の命令解釈実行部３２の回路構成
図である。これは第１２図の従来例に対応するものであ
り、同じ番号又は記号を付した部分は、その機能が同じ
であるため説明は省略する。

チャネルラッチレジスタ３４は、ＣＰＵ５　（第１図）
から与えられるデータを格納し、３ビツトのデコード信
号ｐｃｏ、ｐｃｉ、ＰＯ２を各々エクスクル−シブオア
ゲート４５．４６、及びエクスクル−シブノアゲート２
３の一方の入力端子に出力すると共に、２ビツトのデコ
ード信号Ｃ０１Ｃ１をチャネルマスクコントローラ３５
に出力する。

エクスクル−シブオアゲート４５．４６及びエクスクル
−シブノアゲート２３の他方の入力端子には、各々時分
割チャネルを示すタイミング信号ＣＫＯ，，ＣＫ１、Ｃ
Ｋ２が入力する。

チャネルマスクコントローラ３５は、２ビ・ノドのデコ
ード信号Ｃｏ、ＣＩを更にデコードし、チャネルマスク
信号Ｍ２をナントゲート３７の第１の入力端子に入力し
、チャネルマスク信号Ｍ４をナントゲート３６．３７の
第１及び第２の入力端子に入力し、チャネルマスク信号
ＭＡＣＨをナントゲート３９の第１の入力端子及び実行
サイクル信号発生部３３に入力する。

ナントゲート３７の第３の入力端子にはエクスクル−シ
ブオアゲート４５の出力が入力し、ナントゲート３６の
第２の入力端子にはエクスクル−シブオアゲート４６の
出力が入力する。

ナントゲート３８の各入力端子には、エクスクル−シブ
ノアゲート２３及びナントゲート３６．３７の各出力が
入力する。

一方、コマンドラッチレジスタ１７にラッチされたコマ
ンドは、コマンドタイプ判定器４２においてダイレクト
コマンドが否かが判定され、それに応じてｒＯＪ又は「
１」のコマンドタイプ判定信号ＤＷＢをナントゲート３
９、又は実行サイクル信号発生部３３に入力する。

ナントゲート３９の各入力端子には、上記コマンドタイ
プ判定信号ＤＷＢ、ナントゲート３８の出力、及びチャ
ネルマスクコントローラ３５からのチャネルマスク信号
ＭＡＣＨが入力する。

実行サイクル信号発生部３３は、前記コマンドタイプ判
定器４２からのコマンドタイプ判定信号ＤＷＢ、及び前
記チャネルマスクコントローラ３５からのチャネルマス
ク信号ＭＡＣＨを制御入力として、実行サイクル信号Ｅ
Ｔをアンドゲート４０の第１の入力端子に入力し、ビジ
ー信号ＢＵＳＹをＣＰＵ５　（第１図）に出力する。

アンドゲート４０は、上記ＥＴ及びナントゲート３９の
出力を各々入力し、その出力は実行サイクル信号発生部
３３にフィードバックされると共に、インバータ４１を
介してコマンドデコーダ２５の負論理の制御入力端子に
入力する。

コマンドデコーダ２５は、上記制御入力のタイミングで
コマンドラッチレジスタ１７からのコマンドに従って、
セット／クリア信号Ｆ　Ｓ　ＥＴ／ＦＣＬＲ１又は選択
信号ＷＣＡ、ＷＰＴを出力する。

ただし、選択信号ＷＰＴは従来例とは異なり、アンドゲ
ート４３によってクロックＣＫＺに同期させられて出力
される。

、Ｕの　　　の′　φ 上記第１図及び第２図の電子楽器の楽音発生装置の動作
について、以下に説明する。

まず、カレントアドレスレジスタ２６、ピッチデータレ
ジスタ２７、及びフラグレジスタ２８から、０〜７の各
時分割チャネルのカレントアドレス、ピッチデータ、及
びフラグデータを読み出して発音を行う動作は、各々Ａ
Ｚ型子アドレス発生器９、ＡＸ型アドレス発生器３０．
及びＡＹ型アドレス発生器３１が、０〜７の各時分割チ
ャネルに対応する読出しアドレスを、各サンプリング周
期内で同期して順次指定し、それを各サンプリング周期
毎にサイクリックに繰り返すことにより行う。　　　・ そして、成るサンプリング周期内の例えば時分割チャネ
ル２において、カレントアドレスレジスタ２６からカレ
ントアドレスが読み出されると、そのカレントアドレス
は波形メモリ１２に送られて発音されると共に、加算器
１０に入力する。この時、ピッチデータレジスタ２７及
びフラグレジスタ２８からも、時分割チャネル２の各デ
ータが出力しているため、フラグデータが「１」であれ
ばアンド回路９を介してピッチデータが加算器１０に入
力する。そして加算器１０で加算された新たなカレント
アドレスは、セレクタ１１、及びフリップフセップ４４
を介して再びカレントアドレスレジスタ２６の時分割チ
ャネル２に対応するアドレスに書き込まれる。

上記動作を実現するための、ＡＺ型テアドレス発生器２
９ＡＸ型アドレス発生器３０、及びＡＹ型アドレス発生
器３１の動作を以下に説明する。

まず、ピッチデータレジスタ２７のアドレス制御を行う
ためのＡＸ型アドレス発生器３０の動作タイミングチャ
ートを第３図に示す。ここでＡＸ型とは、各動作毎にＲ
ＡＭ　（ピッチデータレジスタ２７）の内容の書き直し
動作を行わないタイプである。即ち、ＲＡＭの所定のア
ドレスからデータを読み出して演算を行い、再び元のア
ドレスに書き戻すという一連の動作は行わず、読み出し
のみ、又は書き込みのみという動作を行うタイプである
。

第３図において、各時分割チャネルＣＨ−＋（ｎ−１チ
ヤネル）、ＣＨ，ｌ　（ｎチャネル）は、クロックＣＫ
Ｚの各周期に対応して割当てられる。

そして、ＡＸ型アドレス発生器３０は、各時分割チャネ
ルの前半に、後述するダイレクトライト用の書き込みの
ためのアドレス信号ＦＣをピッチデータレジスタ２７に
供給する。

これに対して、前述したようにピッチデータレジスタ２
７から各時分割チャネル毎にピッチデータを読み出す制
御は、各時分割チャネルの後半で行われる。この場合Ａ
Ｘ型アドレス発生器３０は、ｎ−１チヤネル目の時分割
チャネルＣＨｌｌ−＋の後半に、ｎチャネル目の時分割
チャネルＣＨ，の読出しアドレスをピッチデータレジス
タ２７に設定する。

これにより、同レジスタ２７の対応するアドレスがアク
セスされ、時分割チャネルＣＨ，，においてフリップフ
ロップ（ＦＦ）４５を介してｎチ°ヤネル目のピッチデ
ータが出力される。即ち、各時分割チャネルの読出しア
ドレスは、１つ前の時分割チャネルの後半期間で指定さ
れる。

次に、フラグレジスタ２８のアドレス制御を行うため、
ＯＡＹ型アドアドレス発生器３１作タイミングチャート
を第４図に示す。ここでＡＹ型とは、各動作毎にＲＡＭ
　（フラグレジスタ２８）の内容が演算によって書き直
され、その時の演算時間が比較的短いタイプである。即
ち、ＲＡＭの所定のアドレスからデータを読み出して短
い時間に演算を行い、再び元のアドレスに書き戻すとい
う一連の動作を行うタイプである。

第４図において、前記したようにフラグレジスタ２８か
ら各時分割チャネル毎にフラグデータを読み出す制御は
１．前記ＡＸ型の場合と同様であり、１つ前の時分割チ
ャネルの後半期間で次の時分割チャネルのアドレスを指
定する。

ただしここでは、後述する各時分割チャネルのフラグデ
ータのセット又はクリアを行うために、ノア回路７．８
を介して論理演算を行い、再び同じチャネルに書き戻す
動作をする。

この場合、例えば第４図で、ｎ−１チヤネル目の時分割
チャネルＣＨ，，の後半にｎチャネル目の時分割チャネ
ルＣＨ，の読出しアドレスが指定されて、第４図のＲＥ
ＡＤ　　ＤＡＴＡで示す時分割チャネルＣＨ１ｌのフラ
グデータが読み出され、時分割チャネルＣＨ，，の先頭
でフリップフロップ（ＦＦ）４６を介して出力される。

そして、このフラグデータはアンド回路９に送られると
ともに、ノア回路７．８によってセント、クリア、又は
そのまま２回反転して元のデータとして再び時分割チャ
ネルＣＨ，に対応するアドレスに書き込まれる。

このとき、ノア回路７．８における論理演算は比較的短
時間に行われるため、第４図のＭＯＤＩＦＹに示すよう
に時分割チャネルＣＨｎの前半で、ＡＹ型アドレス発生
器３１がｎチャネル目の時分割チャネルＣＨｌｌの書込
みアドレスを指定する。

そしてその時、フラグレジスタ２８のライトイネーブル
端子ＷＥに入力するクロックＣＫＺがアクティブとなる
ことにより、ノア回路８の出力データが書き込まれる。

続いて、カレントアドレスレジスタ２６のアドレス制御
行うためのＡＺ型子アドレス発生器２９動作タイミング
チャートを第５図に示す。ここでＡＺ型とは、ＡＹ型と
同様に各動作毎にＲＡＭ（カレントアドレスレジスタ２
６）の内容が演算によって書き直されるが、ここではそ
の時の演算時間が比較的長いタイプである。即ち、ＲＡ
Ｍの所定のアドレスからデータを読み出して比較的長時
間の演算（ここでは加算）を行い、再び元のアドレスに
書き戻すという一連の動作を行うタイプである。

第５図において、前記したようにカレントアドレスレジ
スタ２６から各時１分解チャネル毎にカレントアドレス
を読み出す制御は、前記ＡＸ型又はＡＹ型の場合と同様
であり、１つ前の時分割チャネルの後半期間で次の時分
割チャネルのアドレスを指定する。

そしてここでは、時分割チャネルＣＨ，に読み出された
カレントアドレスと前記ピンチデータとを加算器１０で
加算する演算を行い、加えて必要に応じて、後述する各
時分割チャネルの新たなカレントアドレス（データＷＢ
）の書き込みをセレクタ１１を介して行い、フリップフ
ロップ４４を介して再び同じチャネルに書き戻す動作を
する。

この場合、たとえば第５図で、ｎ−１チヤネル目の時分
割チャネルＣＨ，，にｎチャネル目の時分割チャネルＣ
Ｈｎの読出しアドレスが指定されて、第５図のＲＥＡＤ
　　ＤＡＴＡで示す時分割チャネルＣＨｆ１のカレント
アドレスが読み出され、時分割チャネルＣＨ，の先頭で
フリップフロップ（ＦＦ）４７を介して出力される。そ
して、このカレントアドレスは波形メモリ１２に供給さ
れると共に、加算器１０においてピッチデータと加算さ
れ、セレクタ１１を介して再び時分割チャネルＣＨ，に
対応するアドレスに書き込まれる。

このとき、加算器１０における加算は比較的長い時間を
必要とするため、その結果はフリップフロップ４４によ
り次の時分割チャネルＣＨ，，，に出力される。そして
第５図のＭＯＤ　Ｉ　ＦＹに示すように、次の時分割チ
ャネルＣＨ，。、の前半で、ＡＺ型テアドレス発生器２
９ｎ＋１チヤネル目の時分割チャネルＣＨ，。、の書き
込みアドレスを指定する。そして、その時、カレントア
ドレスレジスタ２６のライトイネーブル端子ＷＥに入力
するクロックＣＫＺがアクティブとなることにより、演
算されたカレントアドレスが書き込まれる。

以上の動作が、各サンプリング周期内の各時分割チャネ
ル０〜７毎に行われ、更に各サンプリング周期毎に繰り
返されることにより、波形メモリ１２からＤ／Ａ変換部
１３、スピーカ１４を介して発音が行われる。

ＣＰＵからの一゛−−゛入み 次に、第１図のカレントアドレス、レジスタ２６、ピッ
チデータレジスタ２７、及びフラグレジスタ２８の各時
分割チャネルに対応するアドレスに、ＣＰＵ５から命令
解釈実行部３２を介して各データを新たに書き込む場合
の動作について説明を行う。

カレントアドレスレジスタ２６の成る時分割チャネルに
対応するアドレスに、ＣＰＵ５から命令解釈実行部３２
、及びセレクタ１１、フリップフロップ４４を介してカ
レントアドレスデータＷＢとして書き込むという動作は
、例えばその時分割チャネルで発音すべき波形メモリ１
２上の波形データ（音色）を変更するということに相当
する。

ピッチデータレジスタ２７の成る時分割チャネルに対応
するアドレスに、ＣＰＵ５から命令解釈実行部３２を介
して、ピッチデータをデータＷＢとして書き込むという
動作は、例えば異なる鍵盤が押されてその時分割チャネ
ルの音階が変更されるということに相当する。

フラグレジスタ２８の成る時分割チャネルに対応するア
ドレスに、ＣＰＵ５から命令解釈実行部３２、及びノア
ゲート７又は８を介して、フラグデータのセット又はク
リアをセット信号ＰＳＥＴ又はクリア信号ＦＣＬＲによ
って行うという動作は、例えば鍵盤がキーオン又はキー
オフさ゛にて、その時分割チャネルの発音が開始又は停
止されるということに相当する。

以下に、各書込み動作につき詳細に説明を行う。

まず、カレントアドレスデータ、り２６に新たなカレン
トアドレスを書き込む場合のタイミングは、前記第５図
で説明した通常動作時のＡＺ型の書き込みのタイミング
と同じである。

即ち、例えばカレントアドレスレジスタ２６の時分割チ
ャネルＣＨｆ１に対応するアドレスに新たなデータを書
き込む場合は、まず、第５図に示すように時分割チャネ
ルＣＨ，１，，の前半で、ＡＺ型テアドレス発生器２９
らｎチャネル目の時分割チャネルＣＨｆ１の書込みアド
レスが出力される。

これに先立って、時分割チャネルＣＨｎのタイミングで
命令解釈実行部３２からの選択信号ＷＣＡがアクティブ
（ハイレベル）になり、セレクタ１１がデータＷＢを選
択しているため、データＷＢは次の時分割チャネルＣＨ
，，，にフリップフロップ４４から出力される。そして
カレントアドレスレジスタ２６のライトイネーブル端子
ＷＥに入力するクロックＣＫＺがアクティブになる（第
５図ｃ　Ｈ−Ｉの前半）ことにより、時分割チャネルＣ
Ｈｆ１＊＋の前半にデータＷＢ　（カレントアドレス）
がカレントアドレスレジスタ２６の時分割チャネル゛Ｃ
Ｈ１１に対応するアドレスに書き込まれる。

この時後述するように、本発明ではカレントアドレスレ
ジスタ２６の連続する時分割チャネルにデータＷＢが書
き込まれるように、選択信号ＷＣＡを指定することがで
きるという特徴がある。

次に、フラグレジスタ２８に新たなフラグデー゛りのセ
ット／クリアを行う場合のタイミングは、前記第４図で
説明した通常動作時のＡＹ型の書き込みのタイミングと
同じである。

即ち、例えばフラグレジスタ２８の時分割チャネルＣＨ
，に対応するアドレスに新たなデータを書き込む場合に
は、まず、第４図に示すように時分割チャネルＣＨ，の
前半で、ＡＹ型アドレス発生器３１からｎチャネル目の
時分割チャネルＣＨ。

の書込みアドレスが出力される。

これと同時に、フラグをセットするときには命令解釈実
行部３２からのセット信号ＦＳＥＴがアクティブ（ハイ
レベル）になってノア回路８の出力が「１」になり、フ
ラグをクリアするときは同じくクリア信号ＦＣＬＲＦＣ
ＬＲがアクティブになってノア回路８の出力が「０」に
なる。更にフラグレジスタ２８のライトイネーブル端子
ＷＥに入力するクロックＣＫＺがアクティブになる（第
４図ＣＨ，の前半）ことにより、ノア回路８の出力がフ
ラグレジスタ２８の時分割チャネルＣＨ。

に対応するアドレスに書き込まれる。

この時も後述するように、フラグレジスタ２８の連続す
る時分割チャネルにデータが書き込まれるように、セッ
ト／クリア信号ＦＳＥＴ／ＦＣＬＲを指定することがで
きるという特徴がある。

続いて、ピッチデータレジスタ２７に新たなピッチデー
タを書き込む場合のタイミングは、前記ＡＺ型、ＡＹ型
の場合と異なり、任意の時分割チャネルのタイミングで
任意の時分割チャネルに対応するアドレスにデータＷＢ
を書き込むことができる。この命令実行を特にダイレク
トライトと呼ぶ。

この場合、まずＡＸ型アドレス発生器３０に、命令解釈
実行部３２から書き込もうとする時分割チャネルに対応
するアドレス信号ＦＣが入力する。

そして、ＡＸ型アドレス発生器３０は各時分割チャネル
の前半に、第３図に示すように前記アドレス信号を出力
する。

そして、任意の時分割チャネルのタイミング（第３図で
はＣＨ，）で、ピンチデータレジスタ２７のライトイネ
ーブル端子ＷＥに入力する選択信号ＷＰＴがクロックＣ
ＫＺ　（第３図）に同期してアクティブになることによ
り、データＷＢ　（ピッチデータ）がピッチデータレジ
スタ２７のアドレス信号ＦＣで指定した時分割チャネル
に対応するアドレスに書き込まれる。

以上のように本発明では、カレントアドレスレジスタ２
６及びフラグレジスタ２８に対しては、連続する時分割
チャネルのタイミングでＣＰＵ５からのデータの書き込
みを行うことができ、ピッチデータレジスタ２７に対し
ては、任意の時分割チャネルのタイミングで任意の時分
割チャネルに対応す粂アドレスに、ＣＰＵ５からのデー
タの書き込みを行うことができる。

ＣＰＵ５と　　”　　′−，３２のφ 次に、上記書込み動作を行うためのＣＩ）　Ｕ　５と命
令解釈実行部３２の動作につき説明を行う。

第２図において、ＣＰＵ５　（第１図）から書き込むべ
きデータをデータバスに用意し、ＡＢ１＝１、ＡＢＯ＝
Ｏ１ＣＳ＝Ｏとし、ローアクティブのＷＲ信号をオアゲ
ート１９に入力すると、デコーダ１８の第１の出力から
データラッチレジスタ１５にクロック信号が与えられ、
該データラッチレジスタ１５にデータバス上のデータが
格納され、ＷＢが確定する。

次に、同様にしてデータをデータバス上に用意し、ΔＢ
１−０、ＡＢＯ＝１、ｃｓ＝ｏとし、同様の操作を行う
ことにより、デコーダ１８の第２の出力からチャネルラ
ッチレジスタ３４にクロック信号が与えられ、該チャネ
ルラッチレジスタ３４にデータが格納され、３ビツトの
デコード信号ＰＣＯ１ＰＣＩ、ＰＯ２、及び２ビツトの
デコード信号ＣＭＯ１ＣＭＩが確定する。更に、デコー
ド信号ＣＭＯ１ＣＭＩがチャネルマスクコントローラ３
５に入力し、チャネルマスク信号Ｍ２、Ｍ４、ＭＡＣＨ
が確定する。

次に、同様にしてコマンドデータをデータバス上に用意
し、ＡＢ１＝１、ＡＢＯ＝０．Ｃ３＝０とし、同様の操
作を行うことにより、デコーダ１８の第３の出力からコ
マンドランチレジスタ１７にクロック信号が与えられ、
該コマンドランチレジスタ１７にコマンドを書き込むと
、２ビツトの信号がコマンドデコーダ２５に出力される
。また、上記２ビツトの信号はコマンドタイプ判定器４
２に入力し、その出力であるコマンドタイプ判定信号Ｄ
ＷＢが確定する。

これに続き、デコーダ１８の第３の出力から実行サイク
ル信号発生部３３にクロック信号が与えられ、同発生部
３３からは後述する実行サイクル信号ＥＴ、及びビジー
信号ＢＵＳＹが出力される。

以上の動作により、第１の場合としてカレントアドレス
レジスタ２６又はフラグレジスタ２８のＯ〜７のうち１
つの時分割チャネルへのデータの書き込みを行う場合の
動作につき説明を行う。

この場合、まず、ＣＰＵ５　（第１図）からチャネルラ
ッチレジスタ３４にデータが与えられることにより、チ
ャネルマスクコントローラ３５から出力される各チャネ
ルマスク信号は、各々Ｍ２＝ｒｌｊ　、Ｍ４＝　ｒｌＪ
　、ＭＡＣＨ＝　ｒｌＪとなる。

また、上記書き込みは前記したようなダイレクトライト
の命令ではないため、それがコマンドタイプ判定器４２
で判定され、その出力であるコマンドタイプ判定信号Ｄ
ＷＢ＝ｒｌｊとなる。

一方、チャネルラッチレジスタ３４からの３ビツトのデ
コード信号ＰＣＯ，ＰＣＩ、ＰＯ２は、「０」又は「１
」の組合せにより、時分割チャネルＯ〜７のうち１つを
設定する。

第６図は、時分割チャネル６を指定した場合の各部の動
作タイミングチャートである。この場合は、ＰＣＯ＝　
ｒＯＪ、ＰＣＩ干ＰＣ２＝　ｒｌＪとして時分割チャネ
ル６を指定する。同図に示す如く、エクスクル−シブオ
アゲート４５に入力するクロックＣＫＯは各時分割チャ
ネルに同期し、エクスクル−シブオアゲート４６に入力
するクロックＣＫＩはクロックＣＫＯを１７２分周した
ものであり、エクスクル−シブノアゲート２３に入力す
るクロックＣＫ２はクロックＣＫＯを１７４分周したも
のである。

今、ナントゲート３６．３７の各一方の端子は「１」で
あるため、４５と３７、及び４６と３６で各々エクスク
ル−シブノアゲートとして動作する。従ってこれらの各
出力とエクスクル−シブノアゲート２３の出力とが、時
分割チャネル６のタイミングで全て「１」となることに
より、ナントゲート３８からローアクティブのパルスが
出力され、更にナントゲート３９によってハイアクティ
ブのパルスとなる。

一方、実行サイクル信号発生部３３において、ローアク
ティブのＷＲ信号の入力直後の時分割チャネル３から、
実行サイクル信号ＥＴ及びビジー信号ＢＵＳＹがハイア
クティブとなる。そして、アンドゲート４０において、
ＥＴがアクティブであることを条件に、上記時分割チャ
ネル６でハイアクティブとなるパルスがインバータ４１
を介してコマンドデコーダ２５に出力される。なお、ア
ンドゲート４０の出力がローレベルになったことを条件
に、実行サイクル信号発生部３３はＥＴ及びＢＵＳＹ信
号を立ち下げる。

これによりコマンドデコーダ２５からは時分割チャネル
６のタイミングで、コマンドラッチレジスタ１７で指定
されるコマンドに従って、選択信号ＷＣＡ、セット信号
ＦＳＥＴ、又はクリア信号ＦＣＬＲが選択的に出力され
る。

そして選択信号ＷＣＡが、出力される場合には、データ
ラッチレジスタ１５から予めＣＰＵ５よりセットされた
カレントアドレスのデータＷＢが同時に出力され、カレ
ントアドレスレジスタ２６（第１図）の時分割チャネル
６に対応するアドレスに対して前記した書込み動作を行
う。セント信号ＦＳＥＴ、又はクリア信号ＦＣＬＲが出
力される場合には、フラグレジスタ２８　（第１図）の
時分割チャネル６に対応するアドレスに対して、フラグ
データのセット又はクリア動作を行う。

以上のようにして、３ビツトのデコード信号ＰＣＯ〜Ｐ
Ｃの組合せ２によって、０〜７のうちの任意の１つの時
分割チャネルに対する書込み動作が行える。この場合、
ビジー信号ＢＵＳＹは上記書込み動作の後はすぐに立下
るため、それを監視しているＣＰＵ５　（第１図）はす
ぐに次の動作に移ることができる。

次に第２の場合として、カレントアドレスレジスタ２６
又はフラグレジスタ２８のθ〜７の時分割チャネルのう
ち、０と１．２と３．４と５．６と７の４通りのうち任
意の組の２つずつの時分割チャネルへのデータの書き込
みを行う場合の動作につき説明を行う。

この場合各チャネルマスク信号はＭ２＝　ｒＯＪ、Ｍ４
＝　ｒｌＪ　、ＭＡＣＨ＝　ｒｌＪとなる。また、前記
第１の場合と同様にコマンドタイプ判定信号［）ＷＢ＝
ｒｌＪである。

ここで、Ｍ２＝　ｒＯＪとなることによりナントゲート
３７の出力は常に「１」となり、エクスクル−シブオア
ゲート４５の出力はマスクされる。

従って、３ビツトのデコード信号ＰＣＯ〜ＰＣ２のうち
、ＰｃｔとＰＯ２のみの組合せで前記４通りの状態のう
ち１＆［を指定する。

第７図は、時分割チャネル６と７を指定した場合で、Ｐ
ＣＩ−ＰＯ４−ｒｌＪとして上記の組合せを指定する。

ＰＣＯはＤｏｎ“ｔ　Ｃａｒｅである。

以下、第６図と同様にして、アンドゲート４０において
、ＥＴがハイアクティブであることを条件に、上記時分
割チャネル６と７でハイアクティブとなるパルスがコマ
ンドデコーダ２５に出力される。

これにより、コマンドデコーダ２５からは時分割チャネ
ル６と７の連続する２チヤネルのタイミングで、コマン
ドラッチレジスタ１７で指定されるコマンドに従って、
選択信号ＷＣＡ、セット／クリア信号ＦＳＥＴ／ＦＣＬ
Ｒが選択的に出力される。

これにより、カレントアドレスレジスタ２６又はフラグ
レジスタ２８への書き込み動作は、時分割チャネル６と
７に対応するアドレスに対して連続して行うことができ
る。

以上のようにして、２ビツトのデコード信号ＰＣＩ、Ｐ
Ｏ２の組合せによって、０〜７のうち任意の２チヤネル
ずつの時分割チャネルに対する書込み動作が行える。な
おこの場合も、ビジー信号ＢＵＳＹは上記２チヤネルの
書込み動作の後はすぐに立下げることができる。

続いて第３の場合として、カレントアドレスレジスタ２
６又はフラグレジスタ２８の０〜７の時分割チャネルの
うち、Ｏ〜３．４〜７の２通りのうち任意の組の４つず
つの時分割チャネルへのデータの書き込みを行う場合の
動作につき説明を行う。

この場合、各チャネルマスク信号は、Ｍ２＝ｒｌＪ　、
Ｍ４＝　ｒＯＪ　、ＭＡＣＨ−ｒｌＪとなる。

また、コマンドタイプ判定信号ＤＷＢ＝ｒｌＪである。

ここで、Ｍ４＝　ｒＯＪとなることによりナントゲート
３６．３７の各出力は常にｒｌＪとなり、エクスクル−
シブオアゲート４５．４６の出力はマスクされる。従っ
て、３ビツトのデコード信号ＰＣＯ−ＰＣ２のうち、Ｐ
Ｏ２のみの「０」又はｒｌＪにより前記２通りの状態の
うち一方を指定する。

第８図は、時分割チャネル４〜７を指定した場合で、Ｐ
Ｏ４−ｒｌＪとして上記の組合せを指定する。ｐｃｏ、
ｐｃｉはＤｏｎ’ｔ　Ｃａｒｅである。

以下、第６図、第７図の場合と同様にして、カレントア
ドレスレジスタ２６又はゲラグレジスタ２８への書込み
動作は、時分割チャネル４〜７に対応するアドレス対し
て連続して行うことができる。

更に第４の場合として、カレントアドレスレジスタ２６
又はフラグレジスタ２８の０〜７の時分割チャネルの全
てに、連続してデータの書き込みを行う場合の動作につ
き説明を行う。

この場合、各チャネルマスク信号Ｍ２＝　ｒｌＪ、Ｍ４
＝　ｒｌＪ　、ＭＡＣＨ＝　ｒＯＪである。また、コマ
ンドタイプ判定信号ＤＷＢ＝ｒｌＪである。

ここで、ＭＡＣＨ＝　ｒＯＪとなることによりナントゲ
ート３９の出力は常に「１」となり、エクスクル−シブ
オアゲート４５．４６、及びエクスクル−シブノアゲー
ト２３の出力は全てマスクされる。一方、ＭＡＣＨ＝　
ｒＯＪ　、ＤＷＢ＝　ｒｌＪにより、実行サイクル信号
発生部３３は第９図に示すように０〜７の全時分割チャ
ネル分の実行サイクル信号ＥＴを出力するように動作す
る。なお、１サンプリング周期分出力したあとは開発生
部３３自身でＥＴを立下げるように動作する。ＢＵＳＹ
についても同様である。

これにより、この信号ＥＴがアンドゲート４０、インバ
ータ４１を介してコマンドデコーダ２５に入力する。以
下、第６図〜第８図の場合と同様にして、カレントアド
レスレジスタ２６又はフラグレジスタ２８への書込み動
作は、全時分割チャネルＯ〜７に対応するアドレスに対
して連続して行うことができる。

次に第５の場合として、前記第１〜第４の場合とは異な
り、ピッチデータレジスタ２７の０〜７の時分割チャネ
ルのうち任意のチャネルにデータの書き込みを行う場合
の動作につき説明を行う。

この場合、前記したようにダイレクトライトの命令とな
り、任意の時分割チャネルのタイミングで任意の時分割
チャネルに対応するアドレスへの書き込みができる。

ダイレクトライトであることはコマンドタイプ判定器４
２により判定され、その出力であるコマンドタイプ判定
信号ＤＷＢ＝Ｏとなることにより判別される。ここで、
ＤＷＢ＝Ｏとなることによりナントゲート３９の出力は
常に「１」となり、エクスクル−シブオアゲート４５．
４６、及沙エクスクルーシブノアゲート２３の出力は全
てマスクされる。一方、ＤＷＢ＝　ｒＯＪにより、実行
サイクル信号発生部３３は、第１０図に示すように、Ｗ
Ｒ倍信号入力した直後の時分割チャネルで１チャネル分
（同図ではチャネル３）だけＥＴ及びＢＵＳＹをハイア
クティブにする。

これにより、コマンドデコーダ２５からはコマンドラッ
チレジスタ１７にセットされたピッチデータレジスタ２
７への書き込みコマンドにより、選択信号ＷＰＴが１チ
ャネル分出力される。なお、ＷＰＴはアンド回路４３に
よりクロックＣＫＺに同期させられるため、第１０図並
びに第３図（ＷＥ）等に示したように対応する時分割チ
ャネルの前半部分でのみアクティブになる。

上記動作に加え、チャネルラッチレジスタ３４からの３
ビツトのデコード出力ＰＣＯ〜ＰＣ２によって、書き込
みを行う時分割チャネルを指定することができ、アドレ
ス信号ＦＣとして第１図のＡＸ型アドレス発生器３０へ
供給される。

また、データラッチレジスタ１５からは予めＣＰＵ５よ
りセットされたピッチデータＷＢがピンチデータレジス
タ２７に出力される。

以上の動作により、選択信号ＷＰＴがアクティブとなる
タイミングで、前記したように任意の時分割チャネルへ
のピッチデータの書き込みを実行することができる。

以上の実施例の第２・第３の場合において、連続して指
定する時分割チャネルは、予め決められたベアーになる
ように指定をしているが、デコード部分の構成を若干変
更すれば、任意の数及び位置の時分割チャネルの連続指
定も可能である。

〔発明の効果〕

以上説明してきたように、本発明では、まず、カレント
アドレスレジスタ、ピッチデータレジスタ、フラグレジ
スタ等の記憶手段として、ＲＡＭを用いているため、演
算条件に応じてデータを書き戻すタイミングをＡＸ型〜
ＡＺ型というように任意に設定することが可能となり、
より複雑な時分割処理が可能となる。

また本発明では、ＡＺ型、ＡＹ型で代表され、データの
書き直しくモディファイ）動作を行うカレントアドレス
レジスタ、フラグレジスタ等のレジスタに対しては、連
続する時分割チャネルのタイミングでＣＰＵからのデー
タの書き込みを行うことができるため、従来のように１
サンプリング周期に１つの時分割チャネルへの書き込み
しか行えなかったものに比べて、ＣＰＵの処理時間を大
幅に短縮することができる。

また、ＡＸ型に代表されるデータの書き直し動作を行わ
ないピッチデータレジスタ等のレジスタに対しては、任
意の時分割チャネルのタイミングで任意の時分割チャネ
ルに対応するアドレスに、ＣＰＵからのデータの書き込
みを行えるため、対応する時分割チャネルになるまでの
待ち時間が短縮され、ＣＰＵの処理時間を短縮できる。

更に、対応する時分割チャネルへのデータの書き込み動
作が終了した後は、ビジー信号をすぐに解除するように
したため、ＣＰＵの待ち時間を短縮することが可能とな
る。

以上の効果により、ＣＰＵを他の処理により多く割当て
ることが可能となり、電子楽器の性能を向上させること
が可能となる。

【図面の簡単な説明】

第１図は、本発明による楽音発生装置の実施例の全体的
なブロック図、 第２図は、命令解釈実行部の回路構成図、第３図は、Ａ
Ｘ型アドレス指定の動作タイミングチャートを示す図、 第４図は、ＡＹ型アドレス指定の動作タイミングチャー
トを示す図、 第５図は、ＡＺ型アドレス指定の動作タイミングチャー
トを示す図、 第６図は、本発明の実施例の第１の場合の動作タイミン
グチャートを示す図、 第７図は、本発明の実施例の第２の場合の動作タイミン
グチャートを示す図、 第８図は、本発明の実施例の第３の場合の動作タイミン
グチャートを示す図、 第９図は、本発明の実施例の第４の場合の動作タイミン
グチャートを示す図、 第１０図は、本発明の実施例の第５の場合の動作タイミ
ングチャートを示す図、 第１１図は、従来例の全体的なブロック図、第１２図は
、従来例の命令解釈実行部の回路構成図、 第１３図及び第１４図は、従来例の動作タイミングチャ
ートを示す図である。 ５・・・ＣＰＵ。 ７．８・・・ノアゲート、 ９・・・アンドゲート、 １０・・・加算器、 １１・・・セレクタ、 １２・・・波形メモリ、 １３・・・Ｄ／Ａ変換部、 １４・・・スピーカ、 １７・・・コマンドラッチレジスタ、 １８・・・デコーダ、 １９・・・オアゲート、 ２３・・・エクスクル−シブノアゲート、２５・・・コ
マンドデコーダ、 ２６・・・カレントアドレスレジスタ、２７・・・ピッ
チデータレジスタ、 ２８・・・フラグレジスタ、 ２９・・・ＡＺ型アドレス発生器、 ３０・・・ＡＸ型アドレス発生器、 ３１・・・ＡＹ型アドレス発生器、 ３２・・・命令解釈実行部、 ３３・・・実行サイクル信号発生部、 ３４・・・チャネルラッチレジスタ、 ３５・・・チャネルマスクコントローラ、３６〜３９・
・・ナントゲート、 ４０・・・アンドゲート、 ４２・・・コマンドタイプ判定器、 ４３・・・アンド回路、 ４４・・・フリップフロップ、 ４５．４６・・・エクスクル−シブオアゲート。 特許出願人　カシオ計算機株式会社 第３図 第４図 第５図 第６図 第７図 第８図 第９図 第１０図 第１４図

Claims (5)

【特許請求の範囲】
1. （１）時分割処理を用いて複数の楽音を発生する楽音発
   生装置を備えた電子楽器において、 前記楽音発生装置は、データを各時分割チャネルと対応
   して記憶しランダムアクセス可能な記憶手段と、 各時分割チャネルに読出し／書込みアドレス設定区間を
   各々設定し、前記記憶手段の各時分割チャネルのデータ
   の読み出しを所定の時分割チャネルの読出しアドレス設
   定区間でアドレスを設定して行い、該各読出しデータに
   対し演算を行い再び元のアドレスに書き戻す場合には各
   演算時間に応じたタイミングの時分割チャネルの書込み
   アドレス設定区間で前記元のアドレスを設定して書き込
   みを行う読書制御手段と、 を有することを特徴とする電子楽器。
2. （２）前記読書制御手段は、外部データを新たに書き込
   む場合で前記書戻し動作を行わない場合のアドレス設定
   をするときは任意の時分割チャネルの書込みアドレス設
   定区間で所望の時分割チャネルのアドレスを設定させて
   前記外部データを書き込み、 同様に前記書戻し動作を行う場合のアドレス設定をする
   ときは連続する時分割チャネルの書込みアドレス設定区
   間で設定される各アドレスに前記外部データを任意の時
   分割チャネル分連続して書き込む ことを特徴とする特許請求の範囲第１項記載の電子楽器
   。
3. （３）前記読書制御手段による前記記憶手段の各時分割
   チャネルのデータの読み出しは、 各時分割チャネルの１つ前の時分割チャネルの読出しア
   ドレス設定区間で前記各時分割チャネルのアドレスを設
   定して読み出しを行った後、各時分割チャネルのタイミ
   ングで各読出しデータを確定することを特徴とする特許
   請求の範囲第１項又は第２項のいずれか一項に記載の電
   子楽器。
4. （４）前記各時分割チャネルのタイミングで確定した各
   読出しデータに対して演算を行いその演算結果を再び元
   のアドレスに書き戻す場合に前記アドレス発生手段は、 前記各演算時間が短い場合には、該各時分割チャネルの
   書込みアドレス設定区間で前記演算結果のアドレスを設
   定して書き込みを行い、 前記各演算時間が長い場合には、前記各時分割チャネル
   の次の時分割チャネルの書込みアドレス設定区間で前記
   演算結果のアドレスを設定して書き込みを行うことを特
   徴とする特許請求の範囲第３項記載の電子楽器。
5. （５）前記記憶手段への外部データの書込み動作終了後
   は、ただちにビジー信号を解除することを特徴とする特
   許請求の範囲第２項又は第４項のいずれか一項に記載の
   電子楽器。