JP7497800B2 - 容量センサ及び容量センサの製造方法 - Google Patents

Description

本発明は、容量センサ及び容量センサの製造方法に関する。

容量センサは、検出対象物にセンサ電極を近接させたときの検出対象物とセンサ電極との間の静電容量に応じた信号から、検出対象物の種々の状態を検出するセンサである。この種の容量センサは、例えば回路基板に形成された導電パターンの良否判定に用いられる。

特開２００１－１６８１３３号公報

原理上、容量センサの感度は、検出対象物との距離が近いほどに大きくなる。したがって、容量センサは、検出対象物になるべく近づけることができるように、また、仮に検出対象物に接触しても破損しないように構成されていることが望ましい。

本発明は、前述の事情に鑑みてなされたものであり、より検出対象物に近づけることができ、また、破損の可能性が低減された容量センサ及びその製造方法を提供することを目的とする。

本発明の第１の態様の容量センサは、センサ電極と、第１の電極パッドと、基板と、第２の電極パッドと、パッシベーション膜とを備える。第２の電極パッドには、外部配線が形成された回路基板がフリップチップ実装される。段差部の深さは、回路基板の厚さと、第２の電極パッドと回路基板とを接続するバンプの厚さと、第２の電極パッドの厚さとの合計が基板表面部の高さを超えないように決定される。パッシベーション膜の厚さが５μｍであるときの段差部の深さは、１００μｍである。

本発明の第２の態様の容量センサの製造方法は、検出対象物との間の静電容量に応じた信号を出力するセンサ電極と、センサ電極と接続される第１の電極パッドとが実装された基板表面部を有する基板の端部領域をエッチングして段差部を形成することと、第１の電極パッドから段差部にかけて配線を形成することと、配線及び外部配線と接続される第２の電極パッドを段差部に形成することと、第２の電極パッドに、外部配線が形成された回路基板をフリップチップ実装することと、基板表面部にパッシベーション膜を形成することとを備える。段差部を形成することにおいて、段差部の深さは、回路基板の厚さと、第２の電極パッドと回路基板とを接続するバンプの厚さと、第２の電極パッドの厚さとの合計が基板表面部の高さを超えないように決定され、パッシベーション膜の厚さが５μｍであるときの前記段差部の深さは、１００μｍである。

本発明によれば、より検出対象物に近づけることができ、また、破損の可能性が低減された容量センサ及びその製造方法を提供することができる。

図１は、一実施形態に係る容量センサについて示す図である。 図２Ａは、容量センサの一例の構成を示す正面図である。 図２Ｂは、容量センサの一例の構成を示す断面図である。 図３Ａは、容量センサの製造方法を説明する工程図である。 図３Ｂは、容量センサの製造方法を説明する工程図である。 図３Ｃは、容量センサの製造方法を説明する工程図である。 図３Ｄは、容量センサの製造方法を説明する工程図である。 図３Ｅは、容量センサの製造方法を説明する工程図である。 図３Ｆは、容量センサの製造方法を説明する工程図である。 図３Ｇは、容量センサの製造方法を説明する工程図である。 図３Ｈは、容量センサの製造方法を説明する工程図である。 図３Ｉは、容量センサの製造方法を説明する工程図である。 図３Ｊは、容量センサの製造方法を説明する工程図である。 図３Ｋは、容量センサの製造方法を説明する工程図である。 図３Ｌは、容量センサの製造方法を説明する工程図である。 図３Ｍは、容量センサの製造方法を説明する工程図である。 図３Ｎは、容量センサの製造方法を説明する工程図である。 図４は、変形例の容量センサの一例の構成を示す断面図である。

以下、図面を参照して実施形態を説明する。図１は、一実施形態に係る容量センサについて示す図である。容量センサ１は、検出対象物３と近接され、検出対象物３との間の静電容量に応じた信号を出力するように構成されたセンサである。容量センサ１は、制御回路２に接続される。制御回路２は、容量センサ１の駆動のための信号を入力するとともに、容量センサ１からの信号を受け取って必要な処理を行う。例えば、検出対象物３が回路基板であるとき、制御回路２は、容量センサは、静電容量の信号から回路基板における不良個所を検出する。

図２Ａは、容量センサ１の一例の構成を示す正面図である。図２Ｂは、容量センサ１の一例の構成を示す断面図である。

図２Ａに示すように、容量センサ１は、基板１１と、センサ電極１２と、第１の電極パッド１３ａ、１３ｂと、配線１４ａ、１４ｂと、第２の電極パッド１５ａ、１５ｂとを有している。

基板１１は、容量センサ１の各回路等が実装される基板である。基板１１は、例えばシリコン基板であってよい。実施形態では、基板１１は、基板表面部１１ａと、段差部１１ｂとを有している。基板表面部１１ａは、基板１１において検出対象物３と最も近接する面である。基板表面部１１ａには、センサ電極１２と、第１の電極パッド１３ａ、１３ｂとが実装される。段差部１１ｂは、基板１１に対して形成される段差の部分である。段差部１１ｂには、第２の電極パッド１５ａ、１５ｂが形成される。つまり、段差部１１ｂがあることにより、第２の電極パッド１５ａ、１５ｂは、センサ電極１２及び第１の電極パッド１３ａ、１３ｂよりも低い位置に形成されることになる。

センサ電極１２は、静電容量の検出のための電極である。センサ電極１２は、検出対象物３との間の静電容量に応じた信号を出力するように構成されている。例えば、検出対象物３が回路基板であるとき、この回路基板には検査用の信号が印加される。この状態でセンサ電極１２が検出対象物３である回路基板に近づけられると、センサ電極１２と検出対象物３との間でキャパシタが形成され、センサ電極１２は、検出対象物３との静電容量に応じた信号を出力する。

ここで、センサ電極１２は、１つのセンサ電極によって構成されていてもよいし、ライン状又はエリア状の複数のセンサ電極によって構成されていてよい。例えば、図２Ａは、センサ電極１２は、破線を境にして左右方向に分割された２つのセンサ電極１２ａ、１２ｂから構成されている。それぞれのセンサ電極１２ａ、１２ｂは、互いにある程度の間隔をもって配置され、対向している検出対象物３との間の静電容量に応じた信号を出力する。

第１の電極パッド１３ａは、センサ電極１２と同一の層、例えばセンサ電極１２の右側に設けられている。第１の電極パッド１３ａは、右側のセンサ電極１２ａに接続されるとともに、配線１４ａを介して第２の電極パッド１５ａに接続される。また、第１の電極パッド１３ｂは、センサ電極１２と同一の層、例えばセンサ電極１２の左側に設けられている。第１の電極パッド１３ｂは、左側のセンサ電極１２ｂに接続されるとともに、配線１４ｂを介して第２の電極パッド１５ｂに接続される。

ここで、第１の電極パッドは、センサ電極と同じ数だけ設けられる。例えば、センサ電極１２が２つのセンサ電極から構成されているとき、第１の電極パッドは、第１の電極パッド１３ａ、１３ｂの２つの第１の電極パッドから構成される。センサ電極の数は、１つであってもよく、この場合、第１の電極パッドも１つである。

配線１４ａは、第１の電極パッド１３ａと第２の電極パッド１５ａとを接続する配線である。配線１４ｂは、第１の電極パッド１３ｂと第２の電極パッド１５ｂとを接続する配線である。配線１４ａは、図２Ｂに示すように、段差部１１ｂの右側の壁面に沿って形成されている。同様に、配線１４ｂは、図２Ｂに示すように、段差部１１ｂの左側の壁面に沿って形成されている。

第２の電極パッド１５ａは、右側の段差部１１ａに設けられ、配線１４ａを介して第１の電極パッド１３ａに接続される。また、図２Ｂに示すように、第２の電極パッド１５ａには、バンプ１６ａを介して、外部配線１７ａが設けられたフレキシブルプリント基板（ＦＰＣ）１８ａがフリップチップ実装される。第２の電極パッド１５ｂは、左側の段差部１１ｂに設けられ、配線１４ｂを介して第１の電極パッド１３ｂに接続される。また、図２Ｂに示すように、第２の電極パッド１５ｂには、バンプ１６ｂを介して、外部配線１７ｂが形成されたフレキシブルプリント基板（ＦＰＣ）１８ｂがフリップチップ実装される。外部配線１７ａ及び１７ｂは、制御回路２に接続される。

また、図２Ｂに示すように、基板１１の基板表面部１１ａ及び段差部１１ｂには、保護膜としての例えばポリイミド（ＰＩ）によるパッシベーション膜１９が成膜されてもよい。パッシベーション膜１９は、複数の膜によって構成されてもよい。パッシベーション膜１９は、仮に容量センサ１が検出対象物３に接触してしまった場合であっても、基板表面部１１ａが検出対象物３に直接的に接触しないように保護するとともに、基板表面部１１ａに汚れ等が付着しないように保護する保護膜である。パッシベーション膜１９により、基板表面部１１ａに設けられたセンサ電極１２及び第１の電極パッド１３ａ、１３ｂが保護される。さらに、基板１１は、接着剤２１によって例えば容量センサ１の制御回路等が実装されるプリント回路基板（ＰＣＢ）２０に接着されてもよい。パッシベーション膜１９は、可能な限り薄く形成されることが望ましい。パッシベーション膜１９の膜厚ｄ２は、例えば５μｍであってよい。

ここで、容量センサ１は検査対象物に近接されて使用されるので、段差部１１ａ、１１ｂに実装される各種の部品の合計の高さがパッシベーション膜１９の高さを超えない必要がある。一方で、段差部１１ａ、１１ｂの深さを深くするのに伴って実装の難度も高くなってコストも必要になる。逆に、段差部１１ａ、１１ｂの深さを浅くする場合の実装の難度も高くなる。したがって、段差部１１ａ、１１ｂの深さは、実装難度を考慮して適当な値に設定されることが望ましい。

特に、ＦＰＣがフリップチップ実装される構造の場合、ＦＰＣ１８ａ、１８ｂの厚さ、バンプ１６ａ、１６ｂの厚さ、第２の電極パッド１５ａ、１５ｂの厚さも考慮されて段差部１１ａ、１１ｂの深さが設定される。例えば、パッシベーション膜１９の厚さｄ１が５μｍであるとき、段差部１１ａ、１１ｂの深さｄ２は、実装難度、各部品の厚さ等が考慮されて例えば１００μｍに設定される。

次に、実施形態の容量センサ１の製造方法を説明する。図３Ａから図３Ｎは、容量センサ１の製造方法を説明する工程図である。

以下で説明する製造方法は、図３Ａで示すように、基板１１であるシリコン基板１０１に、センサ電極１０２と、第１の電極パッド１０３とが形成されている状態から開始される。シリコン基板１０１の第１の電極パッド１０３を除く部分にはパッシベーション膜１０４が形成されている。ここで、センサ電極１０２と第１の電極パッド１０３は、シリコン基板１０１の端部に段差部１１ｂを形成するための段差形成領域１０１ａを設けることができるように形成される。

また、図３Ａから図３Ｎでは、図２で示した基板１１の右側の部分の製造方法だけが示されている。図２で示した基板１１の左側の部分も、以下で説明する右側の部分と同様の製造方法によって製造され得る。

シリコン基板１０１へのセンサ電極１０２と第１の電極パッド１０３との形成は、任意の手法で行われ得る。またパッシベーション膜１０４は、例えば各種の酸化膜、窒化膜であり、例えばＣＶＤによって形成される。

まず、図３Ｂに示すように、パッシベーション膜１０４のエッチングが行われる。このために、シリコン基板１０１に、段差形成領域１０１ａだけが露出するようにフォトレジスト１０５が塗布される。その後、図３Ｃに示すように、シリコン基板１０１における段差形成領域１０１ａの部分のパッシベーション膜１０４がエッチングされる。その後、図３Ｄに示すように、フォトレジスト１０５が除去される。このようにして段差部１１ｂとなる段差部１０６がシリコン基板１０１に形成される。次に、図３Ｅに示すように、エッチングされた部分にパッシベーション膜１０７が例えばＣＶＤによって形成される。

次に、図３Ｆに示すように、センサ電極１０２の上にパッシベーション膜としてのＰＩ膜１０８が成膜される。次に、図３Ｇに示すように、第１の電極パッド１０３の上のパッシベーション膜１０７がエッチングされる。

次に、図３Ｈに示すように、絶縁性のパッシベーション膜１０７の上に金属の配線１４ａを形成するための金属のメッキシード層１１０が例えばスパッタによって形成される。次に、図３Ｉに示すように、第１の電極パッド１０３の周辺部分のメッキシード層１１０において配線１４ａを形成するためにフォトレジスト１１１が塗布される。そして、第１の電極パッド１０３の周辺部分のメッキシード層１１０に対するフォトリソグラフィによって金属メッキシード層１１０が配線１４ａの形状に加工される。次に、図３Ｊに示すように、配線１４ａを形成するための金属メッキが行われる。図３Ｊに示す配線１１２が配線１４ａである。

次に、図３Ｋに示すように、フォトレジスト１１１及びメッキシード層１１０が除去される。次に、図３Ｌに示すように、段差部１０６を除く部分にパッシベーション膜としてのＰＩ膜１１３が積層される。

次に、図３Ｍに示すように、シリコン基板１０１の裏面にバックメタル１１４が形成される。次に、図３Ｎに示すように、段差部１０６の部分に、第２の電極パッド１１５が例えばフラッシュメッキ（短時間で行われる膜厚の薄いメッキ）によって形成される。

以上説明したように本実施形態の容量センサでは、センサ電極と、センサ電極に接続される第１の電極パッドとが基板表面部に形成され、第１の電極パッドと外部配線とに接続される第２の電極パッドが基板表面部よりも低い段差部に形成される。これにより、第２の電極パッドと外部配線との間の配線は、基板表面部よりも低い位置に設けることができる。このため、容量センサの基板表面部、すなわちセンサ電極を検出対象物に十分に近づけることができる。したがって、容量センサの感度は向上する。また、仮に容量センサの基板表面部が検出対象物に接触してしまっても、ＦＰＣ等が検出対象物には接触しない。このため、ＦＰＣ等が検出対象物からの応力を受けて破損することもない。

また、第１の電極パッドと第２の電極パッドとの間の配線は、段差部の壁面に沿うように形成される。このため、第１の電極パッドと第２の電極パッドとの間の配線の強度は高められる。したがって、容量センサの信頼性は向上する。

また、実施形態ではシリコン基板に段差部が形成されればよい。このため、ＴＳＶ（Through Silicon Via）のような加工は不要である。ＴＳＶの場合には、シリコン基板の内部に貫通電極を形成する必要があるため、シリコン基板は薄いことが好ましい。これに対し、本実施形態では、薄いシリコン基板が用いられる必要はない。厚いシリコン基板が用いられることにより、容量センサの強度を確保することができる。このため、検出対象物への接触時の信頼性が向上する。また、ＴＳＶは比較的にコストを要するのに対し、本実施形態ではエッチング等で段差部を形成するだけでよいので比較的に低コストで容量センサが製造され得る。

［変形例］
次に、実施形態の変形例を説明する。実施形態では、第２の電極パッドには、バンプを介して外部配線が設けられたＦＰＣがフリップチップ実装される。外部配線の実装の仕方は、フリップチップ実装に限らない。例えば図４に示すように、第２の電極パッド１５ａ、１５ｂは、ワイヤ２２ａ、２２ｂを用いたワイヤボンディングによって外部電極２３ａ、２３ｂに接続されてもよい。この場合において、外部電極２３ａ、２３ｂは、スルーホール２４ａ、２４ｂを介してＰＣＢ２０の裏面に形成された外部配線２５ａ、２５ｂに接続されてもよい。

図４の場合、ワイヤ２２ａ、２２ｂは、ある程度の撓みを有することになる。ワイヤ２２ａ、２２ｂの強度を確保するため、ワイヤ２２ａ、２２ｂは、樹脂２６等でモールドされてもよい。

ここで、変形例のようなワイヤボンディングによって電極が実装される構造の場合、前述した段差部１１ａ、１１ｂの実装難度とともに、ワイヤ２２ａ、２２ｂのループ高さ、モールドの厚さも考慮されて段差部１１ａ、１１ｂの深さが設定される。現状の実装技術では、ワイヤ２２ａ、２２ｂのループ高さを５０μｍよりも低くすることが困難である。したがって、段差部１１ａ、１１ｂの深さｄ２は、前述と同様の例えば１００μｍであれば、ループ高さが仮に５０μｍであっても、段差部１１ａ、１１ｂに実装される各種の部品の合計の高さがパッシベーション膜１９の高さを超えることはない。

本発明は、上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、各実施形態は適宜組み合わせて実施してもよく、その場合組み合わせた効果が得られる。更に、上記実施形態には種々の発明が含まれており、開示される複数の構成要件から選択された組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、課題が解決でき、効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。

１ 容量センサ、２ 制御回路、３ 検出対象物、１１ 基板、１１ａ 基板表面部、１１ｂ 段差部、１２，１２ａ，１２ｂ センサ電極、１３ａ，１３ｂ 第１の電極パッド、１４ａ，１４ｂ 配線、１５ａ，１５ｂ 第２の電極パッド、１６ａ，１６ｂ バンプ、１７ａ，１７ｂ 外部配線、１８ａ，１８ｂ フレキシブルプリント基板（ＦＰＣ）、１９ パッシベーション膜、２０ プリント回路基板（ＰＣＢ）、２１ 接着剤、２２ａ，２２ｂ ワイヤ、２３ａ，２３ｂ 外部電極、２４ａ，２４ｂ スルーホール、２５ａ，２５ｂ 外部配線、２６ 樹脂、１０１ シリコン基板、１０１ａ 段差形成領域、１０２ センサ電極、１０３ 第１の電極パッド、１０４ パッシベーション膜、１０５ フォトレジスト、１０６ 段差部、１０７ パッシベーション膜、１０８ ポリイミド膜、１１０ メッキシード層、１１１ フォトレジスト、１１２ 配線、１１３ ポリイミド膜、１１４ バックメタル、１１５ 第２の電極パッド。

Claims (3)

1. 検出対象物との間の静電容量に応じた信号を出力するセンサ電極と、
   前記センサ電極と接続される第１の電極パッドと、
   前記センサ電極及び第１の電極パッドが実装される基板表面部と、前記基板表面部に対して低い位置に形成された段差部と有する基板と、
   前記段差部に実装され、外部配線と接続される第２の電極パッドと、
   前記基板表面部に形成されるパッシベーション膜と、
   を具備し、
   前記第２の電極パッドには、前記外部配線が形成された回路基板がフリップチップ実装され、
   前記段差部の深さは、前記回路基板の厚さと、前記第２の電極パッドと前記回路基板とを接続するバンプの厚さと、前記第２の電極パッドの厚さとの合計が前記基板表面部の高さを超えないように決定され、
   前記パッシベーション膜の厚さが５μｍであるときの前記段差部の深さは、１００μｍである、
   容量センサ。
2. 前記第１の電極パッドと前記第２の電極パッドとを接続する配線は、前記段差部に沿うように形成されている請求項１に記載の容量センサ。
3. 検出対象物との間の静電容量に応じた信号を出力するセンサ電極と、前記センサ電極と接続される第１の電極パッドとが実装された基板表面部を有する基板の端部領域をエッチングして段差部を形成することと、
   前記第１の電極パッドから前記段差部にかけて配線を形成することと、
   前記配線及び外部配線と接続される第２の電極パッドを前記段差部に形成することと、
   前記第２の電極パッドに、前記外部配線が形成された回路基板をフリップチップ実装することと、
   前記基板表面部にパッシベーション膜を形成することと、
   を具備し、
   前記段差部を形成することにおいて、前記段差部の深さは、前記回路基板の厚さと、前記第２の電極パッドと前記回路基板とを接続するバンプの厚さと、前記第２の電極パッドの厚さとの合計が前記基板表面部の高さを超えないように決定され、
   前記パッシベーション膜の厚さが５μｍであるときの前記段差部の深さは、１００μｍである、
   容量センサの製造方法。