JP7496825B2 - フォトレジスト除去用組成物 - Google Patents

フォトレジスト除去用組成物 Download PDF

Info

Publication number
JP7496825B2
JP7496825B2 JP2021535369A JP2021535369A JP7496825B2 JP 7496825 B2 JP7496825 B2 JP 7496825B2 JP 2021535369 A JP2021535369 A JP 2021535369A JP 2021535369 A JP2021535369 A JP 2021535369A JP 7496825 B2 JP7496825 B2 JP 7496825B2
Authority
JP
Japan
Prior art keywords
tin
copper
group
semiconductor element
photoresist
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021535369A
Other languages
English (en)
Other versions
JPWO2021020410A1 (ja
Inventor
幸英 内藤
健祐 大前
裕嗣 松永
聡 玉井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
MITSUBISHI GAS CHEMICAL TRADING, INC.
Mitsubishi Gas Chemical Co Inc
Original Assignee
MITSUBISHI GAS CHEMICAL TRADING, INC.
Mitsubishi Gas Chemical Co Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by MITSUBISHI GAS CHEMICAL TRADING, INC., Mitsubishi Gas Chemical Co Inc filed Critical MITSUBISHI GAS CHEMICAL TRADING, INC.
Publication of JPWO2021020410A1 publication Critical patent/JPWO2021020410A1/ja
Application granted granted Critical
Publication of JP7496825B2 publication Critical patent/JP7496825B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4864Cleaning, e.g. removing of solder
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/34Imagewise removal by selective transfer, e.g. peeling away
    • G03F7/343Lamination or delamination methods or apparatus for photolitographic photosensitive material
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/42Stripping or agents therefor
    • G03F7/422Stripping or agents therefor using liquids only
    • G03F7/425Stripping or agents therefor using liquids only containing mineral alkaline compounds; containing organic basic compounds, e.g. quaternary ammonium compounds; containing heterocyclic basic compounds containing nitrogen
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • H01L23/14Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/11Manufacturing methods
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/09Use of materials for the conductive, e.g. metallic pattern
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/10Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/18Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material
    • H05K3/181Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating
    • H05K3/182Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method
    • H05K3/184Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern using precipitation techniques to apply the conductive material by electroless plating characterised by the patterning method using masks
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/11001Involving a temporary auxiliary member not forming part of the manufacturing apparatus, e.g. removable or sacrificial coating, film or substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/114Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146Plating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods
    • H01L2224/1147Manufacturing methods using a lift-off mask
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13075Plural core members
    • H01L2224/1308Plural core members being stacked
    • H01L2224/13082Two-layer arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111Tin [Sn] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001Core members of the bump connector
    • H01L2224/13099Material
    • H01L2224/131Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147Copper [Cu] as principal constituent
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119Arrangement of the bump connectors prior to mounting
    • H01L2224/81192Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818Bonding techniques
    • H01L2224/81801Soldering or alloying
    • H01L2224/81815Reflow soldering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10Bump connectors ; Manufacturing methods related thereto
    • H01L24/12Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Photosensitive Polymer And Photoresist Processing (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Description

本発明は、銅配線を少なくとも一部に有する絶縁層上に、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成するためのフォトレジストを、前記回路パターン形成後に除去するための組成物およびそれを用いたフォトレジストの除去方法に関する。また、本発明は、前記組成物を用いた前記フォトレジストを除去する工程を含む半導体素子搭載用パッケージ基板、半導体素子および半導体パッケージの製造方法に関する。
近年、電子機器の小型化、軽量化および高機能化に伴い、プリント配線板には銅配線の微細化かつ高密度化が強く要求されている。
プリント配線板の製造工程においては、銅配線を一部に有する絶縁層上にシード層と呼ばれる金属層を形成し、その表面にフォトレジスト層を形成し、露光現像してレジストパターンを形成したのち、パターン開口部に銅メッキを施し、次いで、フォトレジストおよびシード層を除去して銅配線の接続端子部となる回路パターンを形成する。
フォトレジストとしては、ドライフィルムレジストが使われることが多く、通常、水酸化ナトリウムおよび水酸化カリウムなどの無機アルカリの水溶液を使用してフォトレジストを基板から除去している。また、半導体素子搭載用パッケージ基板などの、配線形成の難易度がより高い微細配線を持つプリント配線板に対しては、アミン水溶液、例えば、アミン、第4級アンモニウム塩、極性溶媒および銅防食剤などを組み合わせたフォトレジスト剥離液を使用してフォトレジストを基板から除去している(特許文献1など)。
従来、プリント配線板(例えば半導体素子搭載用パッケージ基板)と、半導体素子等の部品との電気的に接続には、銅配線の接続端子部にはんだボールを使用していたが、近年、部品の小型化と配線の高密度化に伴い、はんだボールを錫メッキまたは錫合金メッキに置き換える動きがある。
特開2015-46575号公報
プリント配線板の製造工程において、錫メッキは、通常、絶縁層上のパターン開口部に銅メッキを施したのち、銅メッキ上に直接施される。この場合、錫メッキを施したのち、フォトレジストを除去する際に、アルカリの薬液を使用すると、錫メッキがダメージを受けやすい。また、半導体素子の製造工程においても、半導体ウェハ上に銅メッキを形成し、さらにその表面に錫メッキを施したのち、フォトレジストを除去する際にも同様の問題が生じうる。錫メッキの代わりに錫合金メッキを用いる場合、あるいは、錫メッキと錫合金メッキを併用する場合も同様である。
このような状況の下、銅だけでなく、錫および錫合金も防食しながらプリント配線板または半導体ウェハからフォトレジストを除去する組成物およびフォトレジストの除去方法の提供が望まれている。
本発明は、以下に示したフォトレジスト除去用組成物、フォトレジストの除去方法、ならびに、前記フォトレジスト除去用組成物を用いてフォトレジストを除去する工程を含む、半導体素子搭載用パッケージ基板、半導体素子および半導体パッケージの製造方法を提供しようとするものである。
[1]銅配線を少なくとも一部に有する絶縁層上に、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成するためのフォトレジストを、前記回路パターン形成後に除去するための組成物であって、
アルカノールアミン(A)、第4級アンモニウムヒドロキシド(B)、糖アルコール(C)、極性有機溶剤(D)および水(E)を含み、
組成物の全量基準で、アルカノールアミン(A)の含有量が2.5~50質量%であり、第4級アンモニウムヒドロキシド(B)の含有量が0.5~4質量%であり、糖アルコール(C)の含有量が0.5~20質量%であり、
極性有機溶剤(D)が、エチレングリコールモノエチルエーテル、2-ブトキシエタノール、フェニルグリコール、プロピレングリコールモノエチルエーテル、ジエチレングリコールモノエチルエーテル、ジエチレングリコールモノブチルエーテル、およびジエチレングリコールモノフェニルエーテルからなる群より選ばれる1種以上であり、
アゾール化合物を実質的に含まない、組成物。
[2]錫および錫合金からなる群より選ばれる少なくとも1種の50℃におけるエッチングレートが、0.1μm/分以下である、[1]に記載の組成物。
[3]水(E)の含有量が、組成物の全量基準で、40質量%以上である、[1]または[2]に記載の組成物。
[4]極性有機溶剤(D)の含有量が、組成物の全量基準で、0.5~10質量%である、[1]から[3]のいずれか一項に記載の組成物。
[5]極性有機溶剤(D)が、フェニルグリコールおよびジエチレングリコールモノフェニルエーテルからなる群より選ばれる1種以上である、[1]から[4]のいずれか一項に記載の組成物。
[6]糖アルコール(C)が、ソルビトール、キシリトール、およびマンニトールからなる群より選ばれる1種以上である、[1]から[5]のいずれか一項に記載の組成物。
[7]第4級アンモニウムヒドロキシド(B)が、テトラメチルアンモニウムヒドロキシド、テトラエチルアンモニウムヒドロキシド、およびトリエチルメチルアンモニウムヒドロキシドからなる群より選ばれる1種以上である、[1]から[6]のいずれか一項に記載の組成物。
[8]アルカノールアミン(A)が、2-アミノエタノール(モノエタノールアミン)および1-アミノ-2-プロパノールからなる群より選ばれる1種以上である、[1]から[7]のいずれか一項に記載の組成物。
[9]前記接続端子部が、プリント配線板における銅配線の接続端子部である、[1]から[8]のいずれか一項に記載の組成物。
[10]前記接続端子部が、半導体素子搭載用パッケージ基板または半導体素子における銅配線の接続端子部である、[1]から[8]のいずれか一項に記載の組成物。
[11]銅配線を少なくとも一部に有する絶縁層上に、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成するためのフォトレジストに対して、[1]から[10]のいずれか一項に記載の組成物を接触させることを含む、フォトレジストの除去方法。
[12]銅配線および前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子搭載用パッケージ基板の製造方法であって、
銅配線を少なくとも一部に有する絶縁層上に銅層を形成する工程と、
前記銅層の表面にドライフィルムレジスト層を形成し、前記ドライフィルムレジスト層を露光現像してフォトレジストからなるレジストパターンを形成する工程と、
前記レジストパターンの開口部に銅メッキを施し、前記銅メッキ上に錫メッキおよび錫合金メッキからなる群より選ばれる少なくとも1種を施して、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成する工程と、
前記回路パターン形成後、前記フォトレジストに[1]から[10]のいずれか一項に記載の組成物を接触させて、前記フォトレジストを除去する工程と、
前記フォトレジスト除去後、露出した前記銅層を除去する工程と
を含む、半導体素子搭載用パッケージ基板の製造方法。
[13]銅配線および前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子の製造方法であって、
銅配線を少なくとも一部に有する絶縁層上に銅層を形成する工程と、
前記銅層の表面にドライフィルムレジスト層を形成し、前記ドライフィルムレジスト層を露光現像してフォトレジストからなるレジストパターンを形成する工程と、
前記レジストパターンの開口部に銅メッキを施し、前記銅メッキ上に錫メッキおよび錫合金メッキからなる群より選ばれる少なくとも1種を施して、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成する工程と、
前記回路パターン形成後、前記フォトレジストに[1]から[10]のいずれか一項に記載の組成物を接触させて、前記フォトレジストを除去する工程と、
前記フォトレジスト除去後、露出した前記銅層を除去する工程と
を含む、半導体素子の製造方法。
[14]半導体素子搭載用パッケージ基板と半導体素子とを、錫および錫合金からなる群より選ばれる少なくとも1種を介して電気的に接続することを含む半導体パッケージの製造方法であって、
前記半導体素子搭載用パッケージ基板および前記半導体素子の少なくとも一方が、接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有しており、
前記半導体素子搭載用パッケージ基板が銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有している場合、[12]に記載の製造方法により銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子搭載用パッケージ基板を製造し、
前記半導体素子が銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有している場合、[13]に記載の製造方法により銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子を製造し、
前記半導体素子搭載用パッケージ基板および前記半導体素子をそれぞれの接続部が対向するように配置し、錫および錫合金からなる群より選ばれる少なくとも1種が溶融する温度まで加熱して半導体素子搭載用パッケージ基板と半導体素子とを錫および錫合金からなる群より選ばれる少なくとも1種を介して電気的に接続することを含む、半導体パッケージの製造方法。
本発明の好ましい態様によれば、本発明のフォトレジスト除去用組成物を用いることで、プリント配線板または半導体素子において、フォトレジストを用いて銅配線を少なくとも一部に有する絶縁層上に前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成したのち、当該回路パターンのダメージを抑制しながら、フォトレジストを除去することができる。
本発明の一実施態様にかかる半導体素子搭載用パッケージ基板の製造方法の工程の一例を示した図である。 本発明の一実施態様にかかる半導体素子の製造方法の工程の一例を示した図である。
以下、本発明のフォトレジスト除去用組成物、フォトレジストの除去方法、ならびに、フォトレジストの除去工程を含む、半導体素子搭載用パッケージ基板、半導体素子および半導体パッケージの製造方法について具体的に説明する。なお、本発明はこれに限定されるものではなく、その要旨を逸脱しない範囲で様々な変形が可能である。
1.フォトレジスト除去用組成物
本発明のフォトレジスト除去用組成物(以下「本発明の組成物」ともいう。)は、銅配線を少なくとも一部に有する絶縁層上に、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成するためのフォトレジストを、前記回路パターン形成後に除去するための組成物であって、
アルカノールアミン(A)、第4級アンモニウムヒドロキシド(B)、糖アルコール(C)、極性有機溶剤(D)および水(E)を含み、
組成物の全量基準で、アルカノールアミン(A)の含有量が2.5~50質量%であり、第4級アンモニウムヒドロキシド(B)の含有量が0.5~4質量%であり、糖アルコール(C)の含有量が0.5~20質量%であり、
極性有機溶剤(D)が、エチレングリコールモノエチルエーテル、2-ブトキシエタノール、フェニルグリコール、プロピレングリコールモノエチルエーテル、ジエチレングリコールモノエチルエーテル、ジエチレングリコールモノブチルエーテル、およびジエチレングリコールモノフェニルエーテルからなる群より選ばれる1種以上であり、
アゾール化合物を実質的に含まないことを特徴としている。
本発明の組成物は、銅配線を少なくとも一部に有する絶縁層上に前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成するためのフォトレジストを除去することができる。本発明の好ましい態様によれば、回路パターンを、フォトレジストを用いて形成したのち、得られた回路パターンのダメージを抑制しながら、フォトレジストを除去することができる。
なお、本明細書において「錫合金」とは、錫に1種以上の錫以外の金属元素または非金属元素を加えたものであって金属的性質を有するものであれば特に限定されない。錫合金における前記金属元素または非金属元素の含有量は、特に限定されるものではないが、錫を50質量%以上含むことが好ましく、より好ましくは80質量%以上、さらに好ましくは90質量%以上、ことさら好ましくは98質量%以上含む。前記金属元素または非金属元素としては、例えば、銀(Ag)が挙げられる。
以下、本発明の組成物に含まれる各成分について説明する。
[アルカノールアミン(A)]
本発明の組成物は、アルカノールアミン(A)(以下、成分(A)ともいう。)を含む。アルカノールアミン(A)としては、特に限定されるものではないが、モノアルカノールアミン、ジアルカノールアミン、トリアルカノールアミン、およびこれらのアルキル化物(N-アルキル化物、O-アルキル化物)が挙げられる。
アルカノールアミン(A)としては、例えば、2-アミノエタノール(モノエタノールアミン)、N-メチルエタノールアミン、N-エチルエタノールアミン、N-プロピルエタノールアミン、N-ブチルエタノールアミン、ジエタノールアミン、1-アミノ-2-プロパノール(イソプロパノールアミン)、N-メチルイソプロパノールアミン、N-エチルイソプロパノールアミン、N-プロピルイソプロパノールアミン、2-アミノプロパン-1-オール、N-メチル-2-アミノ-プロパン-1-オール、N-エチル-2-アミノ-プロパン-1-オール、1-アミノプロパン-3-オール、N-メチル-1-アミノプロパン-3-オール、N-エチル-1-アミノプロパン-3-オール、1-アミノブタン-2-オール、N-メチル-1-アミノブタン-2-オール、N-エチル-1-アミノブタン-2-オール、2-アミノブタン-1-オール、N-メチル-2-アミノブタン-1-オール、N-エチル-2-アミノブタン-1-オール、3-アミノブタン-1-オール、N-メチル-3-アミノブタン-1-オール、N-エチル-3-アミノブタン-1-オール、1-アミノブタン-4-オール、N-メチル1-アミノブタン-4-オール、N-エチル-1-アミノブタン-4-オール、1-アミノ-2-メチルプロパン-2-オール、2-アミノ-2-メチルプロパン-1-オール、1-アミノペンタン-4-オール、2-アミノ-4-メチルペンタン-1-オール、2-アミノヘキサン-1-オール、3-アミノヘプタン-4-オール、1-アミノオクタン-2-オール、5-アミノオクタン-4-オール、1-アミノプロパン-2,3-ジオール、2-アミノプロパン-1,3-ジオール、トリス(オキシメチル)アミノメタン、1,2-ジアミノプロパン-3-オール、1,3-ジアミノプロパン-2-オール、2-(2-アミノエトキシ)エタノール等が好ましく挙げられる。これらは、1種単独で用いてもよく、2種以上を組み合わせて用いてもよい。
これらの中でも、アルカノールアミン(A)としては、2-アミノエタノール(モノエタノールアミン)および1-アミノ-2-プロパノールからなる群より選択される1種以上が好ましい。
アルカノールアミン(A)の含有量は、組成物の全量基準で、2.5~50質量%の範囲であり、好ましくは3~30質量%、より好ましくは3.5~15質量%、さらに好ましくは4~10質量%の範囲である。なお、本明細書において、数値範囲の上限値および下限値は適宜組み合わせることができる。アルカノールアミン(A)の含有量が上記範囲にあることで、フォトレジストの除去性が良好なものとなり、また、銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンのダメージを抑制することができる。
[第4級アンモニウムヒドロキシド(B)]
本発明の組成物は、第4級アンモニウムヒドロキシド(B)(以下、成分(B)ともいう。)を含むことにより、フォトレジスト剥離片を微細化してフォトレジストの剥離残渣の発生を抑制することができる。
第4級アンモニウムヒドロキシド(B)としては、特に限定されるものではなく、例えば、テトラメチルアンモニウムヒドロキシド、テトラエチルアンモニウムヒドロキシド、テトラプロピルアンモニウムヒドロキシド、トリエチルメチルアンモニウムヒドロキシド、エチルトリメチルアンモニウムヒドロキシド、トリメチル(2-ヒドロキシエチル)アンモニウムヒドロキシド、トリエチル(2-ヒドロキシエチル)アンモニウムヒドロキシドが挙げられる。これらは、1種単独で用いてもよく、2種以上を組み合わせて用いてもよい。
これらの中でも、テトラメチルアンモニウムヒドロキシド、テトラエチルアンモニウムヒドロキシド、およびトリエチルメチルアンモニウムヒドロキシドからなる群から選ばれる1種以上が好ましい。
第4級アンモニウムヒドロキシド(B)の含有量は、組成物の全量基準で、0.5~4質量%の範囲であり、好ましくは0.5~3.5質量%、より好ましくは1~3.5質量%、さらに好ましくは1~2質量%の範囲である。第4級アンモニウムヒドロキシド(B)の含有量が上記範囲にあることで、フォトレジストの除去性が良好なものとなり、また、銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンのダメージを抑制することができる。
[糖アルコール(C)]
本発明の組成物は、糖アルコール(C)(以下、成分(C)ともいう。)を含むことにより、フォトレジストの除去性を損なうことなく、銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンのダメージを抑制することができる。特に錫メッキのダメージを効果的に抑制することができる。
糖アルコール(C)としては、特に限定されるものではなく、例えば、トレイトール、エリトリトール、アドニトール、アラビトール、キシリトール、タリトール、ソルビトール、マンニトール、イジトール、ズルシトール、およびイノシトールが好ましく挙げられる。これらは、1種単独で用いてもよく、2種以上を組み合わせて用いてもよい。
これらの中でも、ソルビトール、キシリトール、およびマンニトールからなる群より選択される1種以上が好ましく、ソルビトールまたはキシリトールから選ばれる少なくとも1種が、錫および錫合金からなる群より選ばれる少なくとも1種のダメージ抑制の観点から、より好ましい。
糖アルコール(C)の含有量は、組成物の全量基準で、0.5~20質量%の範囲であり、好ましくは1~20質量%、より好ましくは2~15質量%、さらに好ましくは3~10質量%の範囲である。糖アルコール(C)の含有量が上記範囲にあることで、フォトレジストの除去性が良好なものとなり、また、銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンのダメージを抑制することができる。
[極性有機溶剤(D)]
本発明の組成物は、極性有機溶剤(D)(以下、成分(D)ともいう。)を含むことにより、フォトレジストへの組成物の浸透性を向上させると考えられ、フォトレジストの除去性が良好なものとなり、また、フォトレジストの剥離残渣の発生を抑制することができる。
極性有機溶剤(D)としては、エチレングリコールモノエチルエーテル、2-ブトキシエタノール、エチレングリコールモノフェニルエーテル(フェニルグリコール)、プロピレングリコールモノエチルエーテル、ジエチレングリコールモノエチルエーテル、ジエチレングリコールモノブチルエーテル、およびジエチレングリコールモノフェニルエーテルからなる群より選ばれる1種以上を使用する。中でも、エチレングリコールモノフェニルエーテル、ジエチレングリコールモノフェニルエーテルが、錫および錫合金からなる群より選ばれる少なくとも1種のダメージ抑制の観点から、好ましい。これらは1種単独で用いてもよく、2種以上を組み合わせて用いてもよい。本発明においては、これら特定の極性有機溶剤を用いることで、フォトレジストの除去性を高めることができる。上記以外の極性有機溶剤、例えば、極性有機溶剤のアルキルエーテル部分がメチルエーテルであると、フォトレジストの除去性が低下する。
極性有機溶剤(D)の含有量は、組成物の全量基準で、0.5~10質量%の範囲であることが好ましく、1~10質量%の範囲であることがより好ましく、さらに好ましくは1.5~8質量%、さらになお好ましくは2~6質量%の範囲である。極性有機溶剤(D)の含有量が上記範囲にあることで、フォトレジストの除去性がより良好なものとなり、また、銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンのダメージを抑制することができる。
[水(E)]
本発明の組成物は、水(E)(以下、成分(E)ともいう。)を含む。水(E)としては、特に制限されないが、蒸留、イオン交換処理、フイルター処理、各種吸着処理などによって、金属イオンや有機不純物、パーテイクル粒子などが除去されたものが好ましく、純水がより好ましく、特に超純水が好ましい。
水(E)の含有量は、本発明の組成物の残部であり、組成物の全量基準で、40質量%以上が好ましく、より好ましくは40質量%超であり、40~99質量%の範囲であることがより好ましく、さらに好ましくは50~97質量%、なお好ましくは60~95質量%、特に好ましくは70~95質量%である。水の含有量が上記の範囲であると、アルカノールアミン(A)および第4級アンモニウムヒドロキシド(B)のフォトレジストに対する反応性が向上するため、フォトレジストの除去性を高くすることができる。水が少なすぎると、フォトレジストの除去性が低くなる場合がある。
[その他の成分]
本発明の組成物は、本発明の組成物の効果を阻害しない範囲で必要に応じてその他の成分を含有してもよい。
その他の成分としては、界面活性剤、消泡剤等が挙げられる。
アゾール化合物は、銅に吸着しやすく、薬液処理後に銅表面に残存するため、後工程において電気的接続不良の原因となる。酸洗浄やアルカリ洗浄により、アゾール化合物を銅表面から除去することは出来るが、同時に錫および錫合金が腐食されてしまう。したがって、アゾール化合物の銅への吸着を防ぐために、本発明の組成物は、アゾール化合物を実質的に含まないこととする。ここで、アゾール化合物を実質的に含まないとは、組成物の全量基準で、アゾール化合物の含有量が、0.01質量%未満であることを意味する。アゾール化合物の含有量は、より好ましくは0.001質量%未満、さらに好ましくは0.0001質量%未満、特に好ましくは含まないこととする。
本発明の組成物は、錫および錫合金に対するダメージが小さいことが好ましい。例えば、本発明の組成物を、例えばスプレー噴霧により接触させた場合、錫および錫合金からなる群より選ばれる少なくとも1種の50℃におけるエッチングレートは、0.1μm/分以下であることが好ましく、より好ましくは0.07μm/分以下、さらに好ましくは0.05μm/分以下、特に好ましくは0.03μm/分以下である。前記エッチングレートは、実施例に記載の方法で測定できる。
なお、本発明の組成物は溶解液であることが好ましく、研磨粒子等の固形粒子は含有しないものとする。
[組成物の調製]
本発明の組成物は、成分(A)、成分(B)、成分(C)、成分(D)、および成分(E)、さらには必要に応じてその他の成分を均一に攪拌することで調製することができる。これらの成分の攪拌方法は特に制限されなく、通常用いられる撹拌方法を採用することができる。
[組成物の用途]
本発明の組成物は、銅配線を少なくとも一部に有する絶縁層上に、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成するためのフォトレジストを、前記回路パターン形成後に除去する際に好適に用いることができる。
ここで、「銅配線を少なくとも一部に有する絶縁層」とは、銅配線が表面または内部に埋め込まれた絶縁層であれば特に限定されなく、例えば、プリント配線板、半導体素子搭載用パッケージ基板、半導体ウェハのシリコン絶縁層などが挙げられる。
また、「前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターン」とは、前記絶縁層が有する銅配線の接続端子部として、他の部材との電気的接続を行うためのものである。本発明の一実施態様において、前記接続端子部は、プリント配線板における銅配線の接続端子部である。また、本発明の一実施態様において、前記接続端子部は、半導体素子搭載用パッケージ基板における銅配線の接続端子部である。また、本発明の一実施態様において、前記接続端子部は、半導体素子における銅配線の接続端子部である。
例えば、本発明の組成物は、プリント配線板(例えば半導体素子搭載用パッケージ基板)の製造工程において、銅配線を少なくとも一部に有する絶縁層上に、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成するためのフォトレジストを、前記回路パターン形成後に除去する際に好適に用いることができる。
また、本発明の組成物は、半導体素子の製造工程において、銅配線を少なくとも一部に有する絶縁層上に、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成するためのフォトレジストを、前記回路パターン形成後に除去する際に好適に用いることができる。
ここで、プリント配線板に用いられるフォトレジストとしては、たとえば、バインダーポリマー、光重合性モノマー、光重合開始剤およびその他添加剤を含む組成物が挙げられる。
バインダーポリマーとしては、たとえばメタクリル酸およびアクリル酸の少なくとも1種を必須成分として、メタクリル酸エステル、アクリル酸エステル、スチレンなどの数種類のビニルモノマーを共重合して得られるものが挙げられる。
光重合性モノマーとしては、メタクリル酸エステルおよびアクリル酸エステルの少なくとも1種が好ましく挙げられる。
光重合開始剤としては、ベンゾフェノン、4,4’-ジアミノベンゾフェノン、4,4’-ビス(ジメチルアミノ)ベンゾフェノン、2-エチルアントラキノン、ベンゾイン、ベンゾインメチルエーテル、9-フェニルアクリジン、ベンジルジメチルケタール、ベンジルジエチルケタールからなる群の少なくとも1種が挙げられる。また、ヘキサアリールビイミダゾールと水素供与体(2-メルカプトベンゾキサザール、N-フェニルグリシン)からなる二分子系を用いてもよい。
その他の添加剤としては、熱重合開始剤や染料などが挙げられる。
半導体素子に用いられるフォトレジストとしては、フェノール-ホルムアルデヒド樹脂(「ノボラック樹脂」と総称される)と、感光成分であるナフトキノンジアジド化合物の組み合わせなどが好ましく挙げられる。
本発明の組成物の使用温度は特に制限されないが、10~70℃の温度が好ましく、より好ましくは20~65℃であり、さらに好ましくは25~60℃である。本発明の組成物の温度が10℃以上であれば、フォトレジストの除去性が良好となるため、優れた生産効率が得られる。一方、本発明の組成物の温度が70℃以下であれば、組成物の組成変化を抑制し、フォトレジストの除去条件を一定に保つことができる。組成物の温度を高くすることで、フォトレジストの除去性は向上するが、組成物の組成変化を小さく抑えることなども考慮した上で、適宜最適な処理温度を決定すればよい。
また、本発明の組成物による処理時間は特に制限はないが、20~600秒が好ましく、30~300秒がより好ましく、30~240秒であってもよい。処理時間は、除去対象物であるフォトレジストの表面の状態、組成物の濃度、温度および処理方法等の種々の条件により適宜選択すればよい。
フォトレジストに本発明の組成物を接触させる方法は特に制限されない。例えば本発明の組成物を、滴下(枚葉スピン処理)またはスプレー噴霧などの形式により除去対象物であるフォトレジストに接触させる方法、または除去対象物であるフォトレジストを本発明の組成物に浸漬させる方法などの方法を採用することができる。本発明においては、いずれの方法を採用してもよい。
2.フォトレジストの除去方法
本発明のフォトレジストの除去方法は、銅配線を少なくとも一部に有する絶縁層上に、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成するためのフォトレジストに対して、本発明の組成物を接触させることを含む。
本発明の組成物、使用温度および処理時間については、前記「1.フォトレジスト除去用組成物」において述べたとおりである。本発明の組成物をフォトレジストに接触させる方法についても、前記「1.フォトレジスト除去用組成物」において述べたとおりである。本発明の好ましい態様によれば、本発明の組成物を用いることにより、銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンへのダメージを抑制しながらフォトレジストを除去することができる。これにより、銅配線を少なくとも一部に有する絶縁層上に、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを歩留まり良く形成することができる。
3.半導体素子搭載用パッケージ基板の製造方法
本発明の半導体素子搭載用パッケージ基板の製造方法は、銅配線および前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子搭載用パッケージ基板の製造方法であって、
銅配線を少なくとも一部に有する絶縁層上に銅層を形成する工程と、
前記銅層の表面にドライフィルムレジスト層を形成し、前記ドライフィルムレジスト層を露光現像してフォトレジストからなるレジストパターンを形成する工程と、
前記レジストパターンの開口部に銅メッキを施し、前記銅メッキ上に錫メッキおよび錫合金メッキからなる群より選択される1種以上を施して、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成する工程と、
前記回路パターン形成後、前記フォトレジストに本発明の組成物を接触させて、前記フォトレジストを除去する工程と、
前記フォトレジスト除去後、露出した前記銅層を除去する工程と
を含むことを特徴としている。
以下、図面を用いて、本発明の半導体素子搭載用パッケージ基板の製造方法について説明する。
図1は、本発明の一実施態様にかかる半導体素子搭載用パッケージ基板の製造方法の工程の一例を示した図である。
図1(a)に示すとおり、まず、層間絶縁樹脂11の間に銅配線10が埋め込まれた、銅配線10を一部に有する絶縁層である樹脂基板1を準備する。
次に、図1(b)に示すとおり、樹脂基板1の表面に銅層2を形成する。銅層2は、樹脂基板1の表面に化学銅メッキ(無電解銅メッキ)を施して形成してもよいし、例えば、Modified Semi-Additive Process(M-SAP)など、キャリア銅箔付き極薄銅箔等を用いて銅箔層を形成してもよいし、スパッタリングにより銅を成膜して形成してもよい。スパッタリングにより銅層2を形成する場合、図示しないが、銅層2を形成する前に、任意に、チタン層、ニッケル-クロム合金層などのバリアメタル層を形成し、その上に銅層2を形成してもよい。本発明の半導体素子搭載用パッケージ基板の製造方法においては、化学銅メッキにより銅層2を形成することが好ましい。
続いて、図1(c)に示すとおり、銅層2の表面にドライフィルムレジスト層3を形成し、その上に図示しないが回路マスクパターンを施し、露光現像して、図1(d)に示すとおり、銅層2の表面の一部が露出した開口部3aを有する、フォトレジスト3bからなるレジストパターンを形成する。
次に、図1(e)に示すとおり、レジストパターンの開口部3aに電気銅メッキ(電解銅メッキ)を施し、銅層4を形成する。さらに、図1(f)に示すとおり、銅層4の表面に、錫メッキまたは錫合金メッキを施して、錫層または錫合金層5を形成し、銅配線10の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターン6を形成する。あるいは、銅層4の表面に、錫メッキおよび錫合金メッキを順次施して、錫層および錫合金層を形成し、銅配線10の接続端子部となる銅、錫および錫合金を含む回路パターンを形成してもよい。この場合に錫メッキおよび錫合金メッキの順番は特に限定されなく、適宜決定すればよい。
回路パターン6を形成したのち、フォトレジスト3bに本発明の組成物を接触させて、図1(g)に示すとおり、フォトレジスト3bを除去する。
続いて、露出した銅層2の露出部2aを除去して、図1(h)に示すとおり、樹脂基板1上に銅配線10の接続端子部7を形成することができる。
上記のようにして、銅配線および前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子搭載用パッケージ基板を製造することができる。接続端子部7は、半導体素子搭載用パッケージ基板に半導体素子などの部品を搭載する際に用いることができる。
本発明の半導体素子搭載用パッケージ基板の製造方法と同様にして、その他のプリント配線板、例えば、アディティブ工法で製造される高密度実装配線板と呼ばれるマザーボードにおける接続端子部も製造することができる。
4.半導体素子の製造方法
次に、本発明の半導体素子の製造方法について説明する。
本発明の半導体素子の製造方法は、銅配線および前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子の製造方法であって、
銅配線を少なくとも一部に有する絶縁層上に銅層を形成する工程と、
前記銅層の表面にドライフィルムレジスト層を形成し、前記ドライフィルムレジスト層を露光現像してフォトレジストからなるレジストパターンを形成する工程と、
前記レジストパターンの開口部に銅メッキを施し、前記銅メッキ上に錫メッキおよび錫合金メッキからなる群より選択される1種以上を施して、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成する工程と、
前記回路パターン形成後、前記フォトレジストに、本発明の組成物を接触させて、前記フォトレジストを除去する工程と、
前記フォトレジスト除去後、露出した前記銅層を除去する工程と
を含むことを特徴とする。
図2は、本発明の一実施態様にかかる半導体素子の製造方法の工程の一例を示した図である。
図2(a)に示すとおり、まず、シリコン絶縁層12の間に銅配線10が埋め込まれた、銅配線10を一部に有する絶縁層であるシリコン基板1’を準備する。
次に、図2(b)に示すとおり、シリコン基板1’の表面に銅層2を形成する。銅層2は、シリコン基板1’の表面に化学銅メッキを施して形成してもよいし、スパッタリングにより銅を成膜して形成してもよい。本発明の半導体素子の製造方法においては、スパッタリングにより銅を成膜して銅層2を形成することが好ましい。銅層2を形成する前に、任意に、チタン層などのバリアメタル層8を形成し、その上に銅層2を形成してもよいし、図示しないが、銅層2とバリアメタル層8の間に、その他の層をさらに形成してもよい。チタン層などのバリアメタル層8は、例えば、スパッタリングにより成膜して形成してよい。
続いて、図2(c)に示すとおり、銅層2の表面にドライフィルムレジスト層3を形成し、その上に図示しないが回路マスクパターンを施し、露光現像して、図2(d)に示すとおり、銅層2の表面の一部が露出した開口部3aを有する、フォトレジスト3bからなるレジストパターンを形成する。
次に、図2(e)に示すとおり、レジストパターンの開口部3aに電気銅メッキを施し、銅層4を形成する。さらに、図2(d)に示すとおり、銅層4の表面に、錫メッキまたは錫合金メッキを施して、錫層または錫合金層5を形成し、銅配線10の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターン6を形成する。あるいは、銅層4の表面に、錫メッキおよび錫合金メッキを順次施して、錫層および錫合金層を形成し、銅配線10の接続端子部となる銅、錫および錫合金を含む回路パターンを形成してもよい。この場合に錫メッキおよび錫合金メッキの順番は特に限定されなく、適宜決定すればよい。
回路パターン6を形成したのち、フォトレジスト3bに本発明の組成物を接触させて、図2(g)に示すとおり、フォトレジスト3bを除去する。
続いて、露出した銅層2の露出部2aを除去し、さらに、露出部2aの除去により露出したバリアメタル層8を除去し、図2(h)に示すとおり、シリコン基板1’上に銅配線10の接続端子部7’を形成することができる。その後、シリコン基板1’を所定の大きさに切断し、半導体素子として用いることができる。
上記のようにして、銅配線および前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子を製造することができる。接続端子部7’は、得られた半導体素子を、半導体素子搭載用パッケージ基板などに搭載する際に用いることができる。
5.半導体パッケージの製造方法
次に、本発明の半導体パッケージの製造方法について説明する。
本発明の半導体パッケージの製造方法は、半導体素子搭載用パッケージ基板と半導体素子とを、錫および錫合金からなる群より選ばれる少なくとも1種を介して電気的に接続することを含む半導体パッケージの製造方法であって、
前記半導体素子搭載用パッケージ基板および前記半導体素子の少なくとも一方が、接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有しており、
前記半導体素子搭載用パッケージ基板が銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有している場合、前記半導体素子搭載用パッケージ基板の製造方法により銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子搭載用パッケージ基板を製造し、
前記半導体素子が銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有している場合、前記半導体素子の製造方法により銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子を製造し、
前記半導体素子搭載用パッケージ基板および前記半導体素子をそれぞれの接続部が対向するように配置し、錫および錫合金からなる群より選ばれる少なくとも1種が溶融する温度まで加熱して半導体素子搭載用パッケージ基板と半導体素子とを錫および錫合金からなる群より選ばれる少なくとも1種を介して電気的に接続することを含むことを特徴とする。
本発明の半導体パッケージの製造方法においては、半導体素子搭載用パッケージ基板および半導体素子のいずれか一方、または両方が、接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有している。また、前記半導体素子搭載用パッケージ基板および前記半導体素子をそれぞれの接続部が対向するように配置し、回路パターンが有する錫および錫合金からなる群より選ばれる少なくとも1種が溶融する温度まで加熱することで、半導体素子搭載用パッケージ基板および半導体素子を、錫および錫合金からなる群より選ばれる少なくとも1種を介して電気的に接続することができる。
この場合の加熱温度は、錫および錫合金からなる群より選ばれる少なくとも1種が溶融する温度であれば特に限定されないが、半導体素子搭載用パッケージ基板および半導体素子の電気的接続を良好なものとし、これらの損傷を防ぐ観点から、通常180~280℃であり、好ましくは180~260℃であり、より好ましくは180~240℃である。
上記のとおり、本発明の半導体パッケージの製造方法においては、接続しようとする半導体素子搭載用パッケージ基板および半導体素子の少なくとも一方が、接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有していることで、半導体素子搭載用パッケージ基板および半導体素子を、錫および錫合金からなる群より選ばれる少なくとも1種を介して電気的に接続することができる。本発明の好ましい態様によれば、従来のはんだボールやはんだペーストを接続部材に直接塗布して半導体素子搭載用パッケージ基板と半導体素子との電気的に接続を行う場合と比べて、電気的接続を制御しやすく、電子機器の配線の高密度化および小型化の要求にも対応しうる。
なお、本発明の一実施態様においては、半導体素子搭載用パッケージ基板および半導体素子の少なくとも一方が有する接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンの錫層または錫合金層の上に、はんだボールやはんだペースト等の接合剤をさらに配置して電気的接続を強化してもよい。接続端子部を介してはんだボールやはんだペースト等の接合剤を配置することで、これらの接合剤を接続部材に直接塗布する場合と比べて、電気的接続を制御しやすくなる。
半導体素子搭載用パッケージ基板と半導体素子を電気的に接続したのちは、電気的接続強度および機械的接続強度を確保するために封止樹脂を注入し、半導体素子搭載用パッケージ基板と半導体素子の間隙を封止することが好ましい。
以下、実施例により本発明を具体的に説明するが、本発明の効果を奏する限りにおいて適宜実施形態を変更することができる。
[実施例1~28]
容量1Lのガラスビーカーに、表1に記載の組成で、成分(A)、成分(B)、成分(C)、成分(D)、成分(E)およびその他の任意成分を投入し、攪拌して均一な状態として水性組成物を調製した。
[比較例1~16]
表2に記載の組成としたことを除いて、上記実施例と同様に水性組成物を調製した。
[フォトレジスト除去性評価用サンプルの作製]
絶縁層(味の素ファインテクノ株式会社製「ABF-GX-92」)上に、化学銅メッキ(上村工業株式会社製「スルカップPEAver.2」)を施し、銅薄膜(厚み:0.8μm)を製膜した。この銅薄膜の表面にドライフィルムレジスト(日立化成株式会社製「RD-1225」、厚み:25μm)を付着させ、その上に回路マスクパターンを施し、露光現像した。ドライフィルムレジストを露光現像して形成された回路パターン開口部に電気銅メッキ(厚み:20μm)を施して、フォトレジスト除去性評価用サンプルを得た。
[錫防食性評価用サンプルの作製]
銅箔張積層板(三菱ガス化学株式会社製「CCL-HL832HS 12/12HS-L」)の表面に、石原ケミカル株式会社製の錫メッキ(厚み:10μm)を施して、錫防食性評価用サンプルを得た。
<評価方法>
フォトレジスト除去性評価用サンプルおよび錫防食性評価用サンプルにそれぞれ、表1または2の組成を有する水性組成物を、スプレー圧0.15MPa、50℃、3分間スプレー噴霧して接触させた。
フォトレジスト除去性能は、光学顕微鏡「オリンパス MX-61L対物レンズ50倍」を使用し、フォトレジスト除去性評価用サンプルのフォトレジスト除去の程度を確認した。
<フォトレジスト除去性評価基準>
A:フォトレジストが全て除去された。
B:一部にフォトレジストが残った。
C:フォトレジストが全く除去できなかった。
<錫防食性評価>
錫防食性評価は、処理前後のサンプル質量を測定し、その質量差と錫の密度(7.37g/cm)、およびサンプルサイズ(処理面積[m]、なお、サンプルの裏面はマスキングテープで保護したため、処理面積はサンプルおもて面の面積である。)からエッチングされた厚さを算出して、1分間当たりのエッチング量(錫のエッチングレート)を次式により求めておこなった。
錫のエッチングレート[μm/min]=(処理前サンプル質量[g]-処理後サンプル質量[g])/{(処理面積[m]×7.37[g/cm](錫の密度)×処理時間[min])}
エッチングレートが、0.1μm/分以下が合格であり、0.05μm/分以下が特に優れている。
結果をそれぞれ表1および2に示す。
Figure 0007496825000001
Figure 0007496825000002
Figure 0007496825000003
表1に示すとおり、実施例1~28の水性組成物ではいずれも、フォトレジストが全て除去され、かつ、錫防食性も良好であった。
一方、表2に示すとおり、比較例1~16の水性組成物ではいずれも、フォトレジストの除去性が不十分、または、錫防食性が不十分であった。
1 樹脂基板
1’シリコン基板
2 銅層
2a 露出部
3 ドライフィルムレジスト
3a 開口部
3b フォトレジスト
4 銅層
5 錫層または錫合金層
6 回路パターン
7 接続端子部
7’接続端子部
8 バリアメタル層
10 銅配線
11 層間絶縁樹脂
12 シリコン絶縁層

Claims (13)

  1. 銅配線を少なくとも一部に有する絶縁層上に、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成するためのフォトレジストを、前記回路パターン形成後に除去するための組成物であって、
    アルカノールアミン(A)、第4級アンモニウムヒドロキシド(B)、糖アルコール(C)、極性有機溶剤(D)および水(E)を含み、
    組成物の全量基準で、アルカノールアミン(A)の含有量が2.5~50質量%であり、第4級アンモニウムヒドロキシド(B)の含有量が0.5~4質量%であり、糖アルコール(C)の含有量が0.5~20質量%であり、
    極性有機溶剤(D)が、ェニルグリコールおよびジエチレングリコールモノフェニルエーテルからなる群より選ばれる1種以上であり、
    アゾール化合物を実質的に含まない、組成物。
  2. 錫および錫合金からなる群より選ばれる少なくとも1種の50℃におけるエッチングレートが、0.1μm/分以下である、請求項1に記載の組成物。
  3. 水(E)の含有量が、組成物の全量基準で、40質量%以上である、請求項1または2に記載の組成物。
  4. 極性有機溶剤(D)の含有量が、組成物の全量基準で、0.5~10質量%である、請求項1から3のいずれか一項に記載の組成物。
  5. 糖アルコール(C)が、ソルビトール、キシリトール、およびマンニトールからなる群より選ばれる1種以上である、請求項1からのいずれか一項に記載の組成物。
  6. 第4級アンモニウムヒドロキシド(B)が、テトラメチルアンモニウムヒドロキシド、テトラエチルアンモニウムヒドロキシド、およびトリエチルメチルアンモニウムヒドロキシドからなる群より選ばれる1種以上である、請求項1からのいずれか一項に記載の組成物。
  7. アルカノールアミン(A)が、2-アミノエタノール(モノエタノールアミン)および1-アミノ-2-プロパノールからなる群より選ばれる1種以上である、請求項1からのいずれか一項に記載の組成物。
  8. 前記接続端子部が、プリント配線板における銅配線の接続端子部である、請求項1からのいずれか一項に記載の組成物。
  9. 前記接続端子部が、半導体素子搭載用パッケージ基板または半導体素子における銅配線の接続端子部である、請求項1からのいずれか一項に記載の組成物。
  10. 銅配線を少なくとも一部に有する絶縁層上に、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成するためのフォトレジストに対して、請求項1からのいずれか一項に記載の組成物を接触させることを含む、フォトレジストの除去方法。
  11. 銅配線および前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子搭載用パッケージ基板の製造方法であって、
    銅配線を少なくとも一部に有する絶縁層上に銅層を形成する工程と、
    前記銅層の表面にドライフィルムレジスト層を形成し、前記ドライフィルムレジスト層を露光現像してフォトレジストからなるレジストパターンを形成する工程と、
    前記レジストパターンの開口部に銅メッキを施し、前記銅メッキ上に錫メッキおよび錫合金メッキからなる群より選ばれる少なくとも1種を施して、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成する工程と、
    前記回路パターン形成後、前記フォトレジストに請求項1からのいずれか一項に記載の組成物を接触させて、前記フォトレジストを除去する工程と、
    前記フォトレジスト除去後、露出した前記銅層を除去する工程と
    を含む、半導体素子搭載用パッケージ基板の製造方法。
  12. 銅配線および前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子の製造方法であって、
    銅配線を少なくとも一部に有する絶縁層上に銅層を形成する工程と、
    前記銅層の表面にドライフィルムレジスト層を形成し、前記ドライフィルムレジスト層を露光現像してフォトレジストからなるレジストパターンを形成する工程と、
    前記レジストパターンの開口部に銅メッキを施し、前記銅メッキ上に錫メッキおよび錫合金メッキからなる群より選ばれる少なくとも1種を施して、前記銅配線の接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを形成する工程と、
    前記回路パターン形成後、前記フォトレジストに請求項1からのいずれか一項に記載の組成物を接触させて、前記フォトレジストを除去する工程と、
    前記フォトレジスト除去後、露出した前記銅層を除去する工程と
    を含む、半導体素子の製造方法。
  13. 半導体素子搭載用パッケージ基板と半導体素子とを、錫および錫合金からなる群より選ばれる少なくとも1種を介して電気的に接続することを含む半導体パッケージの製造方法であって、
    前記半導体素子搭載用パッケージ基板および前記半導体素子の少なくとも一方が、接続端子部となる銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有しており、
    前記半導体素子搭載用パッケージ基板が銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有している場合、請求項11に記載の製造方法により銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子搭載用パッケージ基板を製造し、
    前記半導体素子が銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有している場合、請求項12に記載の製造方法により銅、ならびに、錫および錫合金からなる群より選ばれる少なくとも1種を含む回路パターンを有する半導体素子を製造し、
    前記半導体素子搭載用パッケージ基板および前記半導体素子をそれぞれの接続部が対向するように配置し、錫および錫合金からなる群より選ばれる少なくとも1種が溶融する温度まで加熱して半導体素子搭載用パッケージ基板と半導体素子とを錫および錫合金からなる群より選ばれる少なくとも1種を介して電気的に接続することを含む、半導体パッケージの製造方法。
JP2021535369A 2019-07-30 2020-07-29 フォトレジスト除去用組成物 Active JP7496825B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019139940 2019-07-30
JP2019139940 2019-07-30
PCT/JP2020/028957 WO2021020410A1 (ja) 2019-07-30 2020-07-29 フォトレジスト除去用組成物

Publications (2)

Publication Number Publication Date
JPWO2021020410A1 JPWO2021020410A1 (ja) 2021-02-04
JP7496825B2 true JP7496825B2 (ja) 2024-06-07

Family

ID=74230713

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021535369A Active JP7496825B2 (ja) 2019-07-30 2020-07-29 フォトレジスト除去用組成物

Country Status (6)

Country Link
US (1) US20220285172A1 (ja)
JP (1) JP7496825B2 (ja)
KR (1) KR20220043131A (ja)
CN (1) CN114207529A (ja)
TW (1) TW202113507A (ja)
WO (1) WO2021020410A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI806627B (zh) * 2022-05-25 2023-06-21 芝普企業股份有限公司 乾膜剝離液及其用途

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000250230A (ja) 1999-02-25 2000-09-14 Mitsubishi Gas Chem Co Inc レジスト剥離剤およびそれを用いた半導体素子の製造方法
JP2003255565A (ja) 2001-12-27 2003-09-10 Tokyo Ohka Kogyo Co Ltd ホトレジスト用剥離液
JP2004038073A (ja) 2002-07-08 2004-02-05 Kao Corp 剥離剤組成物
JP2004134783A (ja) 2002-09-19 2004-04-30 Sumitomo Chem Co Ltd 半導体基板用洗浄液および半導体デバイスの製造方法
JP2009063649A (ja) 2007-09-04 2009-03-26 Nec Lcd Technologies Ltd 薬液及びそれを用いた基板処理方法
JP2009115929A (ja) 2007-11-02 2009-05-28 Nagase Chemtex Corp カラーレジスト用剥離剤
JP2015046575A (ja) 2013-08-01 2015-03-12 三菱瓦斯化学株式会社 プリント配線板の製造方法
JP2019113848A (ja) 2017-12-22 2019-07-11 バーサム マテリアルズ ユーエス,リミティド ライアビリティ カンパニー フォトレジストストリッパー

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08262746A (ja) * 1995-03-28 1996-10-11 Mitsubishi Gas Chem Co Inc フォトレジスト剥離剤組成物および剥離方法
JPH09319098A (ja) * 1996-05-27 1997-12-12 Rohm Co Ltd レジスト膜用剥離液
US6440326B1 (en) * 1998-08-13 2002-08-27 Mitsubishi Gas Chemical Company, Inc. Photoresist removing composition
JP2003122029A (ja) * 2001-10-18 2003-04-25 Mitsubishi Gas Chem Co Inc レジスト剥離液の管理方法
TWI268012B (en) * 2003-08-07 2006-12-01 Phoenix Prec Technology Corp Electrically conductive structure formed between neighboring layers of circuit board and method for fabricating the same
US11581187B2 (en) * 2018-12-20 2023-02-14 Xia Tai Xin Semiconductor (Qing Dao) Ltd. Method of heating SOC film on wafer by electromagnetic wave generator and heating apparatus using the same
US10943880B2 (en) * 2019-05-16 2021-03-09 Advanced Micro Devices, Inc. Semiconductor chip with reduced pitch conductive pillars

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000250230A (ja) 1999-02-25 2000-09-14 Mitsubishi Gas Chem Co Inc レジスト剥離剤およびそれを用いた半導体素子の製造方法
JP2003255565A (ja) 2001-12-27 2003-09-10 Tokyo Ohka Kogyo Co Ltd ホトレジスト用剥離液
JP2004038073A (ja) 2002-07-08 2004-02-05 Kao Corp 剥離剤組成物
JP2004134783A (ja) 2002-09-19 2004-04-30 Sumitomo Chem Co Ltd 半導体基板用洗浄液および半導体デバイスの製造方法
JP2009063649A (ja) 2007-09-04 2009-03-26 Nec Lcd Technologies Ltd 薬液及びそれを用いた基板処理方法
JP2009115929A (ja) 2007-11-02 2009-05-28 Nagase Chemtex Corp カラーレジスト用剥離剤
JP2015046575A (ja) 2013-08-01 2015-03-12 三菱瓦斯化学株式会社 プリント配線板の製造方法
JP2019113848A (ja) 2017-12-22 2019-07-11 バーサム マテリアルズ ユーエス,リミティド ライアビリティ カンパニー フォトレジストストリッパー

Also Published As

Publication number Publication date
CN114207529A (zh) 2022-03-18
WO2021020410A1 (ja) 2021-02-04
TW202113507A (zh) 2021-04-01
US20220285172A1 (en) 2022-09-08
KR20220043131A (ko) 2022-04-05
JPWO2021020410A1 (ja) 2021-02-04

Similar Documents

Publication Publication Date Title
EP1810323B1 (en) Compositions and processes for photoresist stripping and residue removal in wafer level packaging
US7543592B2 (en) Compositions and processes for photoresist stripping and residue removal in wafer level packaging
US7579308B2 (en) Compositions and processes for photoresist stripping and residue removal in wafer level packaging
KR101084454B1 (ko) 포토레지스트 현상액
EP1877870B1 (en) Non-aqueous photoresist stripper that inhibits galvanic corrosion
JP2004133153A (ja) ホトリソグラフィー用洗浄液および基板の処理方法
IL183648A (en) Non-aqueous, non-corrosive microelectronic cleaning compositions
CN102893218A (zh) 光阻剥离剂组成物
KR101420571B1 (ko) 드라이필름 레지스트 박리제 조성물 및 이를 이용한 드라이필름 레지스트의 제거방법
KR19980071603A (ko) 네가형 포토레지스트용 박리액 조성물
JP2000039727A (ja) フォトレジスト用ストリッパ―組成物
US6319884B2 (en) Method for removal of cured polyimide and other polymers
JP7496825B2 (ja) フォトレジスト除去用組成物
KR102029442B1 (ko) 드라이필름 레지스트 제거용 박리조성물 및 이를 이용한 드라이필름 레지스트의 박리방법
JP3742624B2 (ja) フッ化アンモニウムを含有するフォトレジスト除去剤組成物
CN1682155B (zh) 光刻胶剥离剂组合物
WO2024128210A1 (ja) フォトレジスト除去用組成物およびフォトレジストの除去方法
WO2024128211A1 (ja) フォトレジスト除去用組成物およびフォトレジストの除去方法
WO2022114110A1 (ja) 樹脂マスク剥離用洗浄剤組成物
WO2024128209A1 (ja) フォトレジスト除去用組成物およびフォトレジストの除去方法
JP2023172703A (ja) 洗浄方法
WO2005035828A1 (en) Photoresist stripping composition
JP2004117889A (ja) フォトレジスト用剥離液組成物
JP2002229219A (ja) バイアホール形成時に使用する現像液およびこの現像液を用いた多層プリント配線板の製造方法
KR20020019813A (ko) 암모늄 플로라이드를 함유하는 포토레지스트 리무버조성물

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220419

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230530

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20240227

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20240415

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240528

R150 Certificate of patent or registration of utility model

Ref document number: 7496825

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150