JP7494610B2 - 回路装置及びリアルタイムクロック装置 - Google Patents

Description

本発明は、回路装置及びリアルタイムクロック装置等に関する。

回路に電源が投入された時又は電源電圧が低下したときに、回路の内部リセット信号を発生させるパワーオンリセット回路が知られている。特許文献１には、非接触インターフェースと接触インターフェースを備えたコンビ型ＩＣカードにおいて、外部から供給される外部リセット信号に応じて内部リセット信号の閾値を変化させるパワーオンリセット回路が開示されている。

特開２００９－１２３１６８号公報

特許文献１に記載されたパワーオンリセット回路は、電源電圧を分圧した電圧と、レギュレーターにより生成された基準電圧と比較することで、内部リセット信号を生成する。初期電源投入時においては、例えば基準電圧の立ち上がりが電源電圧に追従しない等、基準電圧を生成するレギュレーターの挙動が不安定な場合がある。このようなレギュレーターの不安定な挙動に起因して、意図しない電圧でパワーオンリセット回路がリセットを解除してしまうおそれがある。

本開示の一態様は、電源電圧から生成される監視対象電圧と基準電圧とを比較することでパワーオンリセット信号を出力するコンパレーターと、前記基準電圧を生成し、前記基準電圧を基準電圧ノードに出力する基準電圧生成回路と、前記電源電圧が供給される電源電圧ノードと前記基準電圧ノードとの間に接続される接続制御回路と、を含み、前記接続制御回路は、前記電源電圧が投入された後の所定期間において、前記基準電圧ノードと前記電源電圧ノードを接続する回路装置に関係する。

また本開示の他の態様は、上記に記載の回路装置と、振動子と、を含み、前記回路装置は、前記電源電圧を第１電源電圧としたとき、前記監視対象電圧である第２電源電圧を前記第１電源電圧から生成するレギュレーターと、前記第２電源電圧に基づいて動作し、前記パワーオンリセット信号によりリセット及びリセット解除される処理回路と、前記振動子を発振させることで、クロック信号を生成する発振回路と、を含み、前記処理回路は、前記クロック信号に基づいて計時処理を行う計時回路を含むリアルタイムクロック装置に関係する。

パワーオンリセット回路と回路装置の基本構成例。 基本構成例におけるパワーオンリセット回路の第１動作を説明する波形図。 基本構成例におけるパワーオンリセット回路の第２動作を説明する波形図。 パワーオンリセット回路と回路装置の構成例。 ＣＲ回路の詳細構成例。 ＣＲ回路とスイッチの動作を説明する波形図。 パワーオンリセット回路の動作を説明する波形図。 リアルタイムクロック装置の構成例、及びリアルタイムクロック装置に含まれる回路装置の構成例。 電源回路の詳細構成例。

以下、本開示の好適な実施形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された内容を不当に限定するものではなく、本実施形態で説明される構成の全てが必須構成要件であるとは限らない。

１．基本構成例
まず、パワーオンリセット回路１３０の基本構成例とその課題について説明し、その後、図４以降において本実施形態におけるパワーオンリセット回路１３０の構成例を説明する。但し、基本構成例は、図４の構成例と共通する構成要素を有し、その構成要素については図４の構成例と同様な作用効果を奏する。この点については、図４以降で説明する。

図１は、パワーオンリセット回路１３０と回路装置１００の基本構成例である。回路装置１００は、パワーオンリセット回路１３０とレギュレーター１５３とを含む。パワーオンリセット回路１３０は、バイアス回路１３１と基準電圧生成回路１３２とコンパレーター１３３とを含む。

バイアス回路１３１には電源電圧ＶＤＤが供給される。バイアス回路１３１は、電源電圧ＶＤＤに基づいてバイアス電圧ＶＮＡを生成し、そのバイアス電圧ＶＮＡを基準電圧生成回路１３２とコンパレーター１３３に出力する。電源電圧ＶＤＤは、回路装置１００の外部から供給される。

基準電圧生成回路１３２には電源電圧ＶＬＯＧが供給される。基準電圧生成回路１３２は、電源電圧ＶＬＯＧに基づいて基準電圧ＶＲＥＦを生成し、その基準電圧ＶＲＥＦをコンパレーター１３３に出力する。電源電圧ＶＬＯＧは、回路装置１００の内部電源電圧であり、レギュレーター１５３が電源電圧ＶＤＤから電源電圧ＶＬＯＧを生成する。

コンパレーター１３３には電源電圧ＶＬＯＧが供給される。コンパレーター１３３は、監視対象電圧である電源電圧ＶＬＯＧと基準電圧ＶＲＥＦとを比較し、その結果をパワーオンリセット信号ＰＯＲＱとして出力する。監視対象電圧とは、パワーオンリセット回路１３０がリセットとリセット解除の切り替えを判断するために監視対象としている電圧のことである。コンパレーター１３３は、電源電圧ＶＬＯＧが判定電圧ＶＲＥＦ＋Ｖｏｆより低いとき、リセットを示すパワーオンリセット信号ＰＯＲＱを出力し、監視対象電圧が判定電圧ＶＲＥＦ＋Ｖｏｆより高いとき、リセット解除を示すパワーオンリセット信号ＰＯＲＱを出力する。Ｖｏｆは、コンパレーター１３３の入力オフセットである。即ち、Ｖｏｆは、監視対象電圧と基準電圧ＶＲＥＦが入力される差動対のオフセット電圧である。なお以下では、リセットを示すパワーオンリセット信号ＰＯＲＱはローレベルであり、リセット解除を示すパワーオンリセット信号ＰＯＲＱはハイレベルであるとする。

図２は、図１のパワーオンリセット回路１３０の第１動作を説明する波形図である。図２では、電源電圧ＶＤＤが比較的緩やかな時間変化で立ち上がる場合を、想定している。

Ｖｔｌｇは、パワーオンリセット信号ＰＯＲＱが入力されるロジック回路の論理しきい値電圧である。即ち、コンパレーター１３３の電源電圧ＶＬＯＧが論理しきい値電圧Ｖｔｌｇより低いとき、ロジック回路にとってパワーオンリセット信号ＰＯＲＱの論理レベルは不定である。電源電圧ＶＬＯＧが論理しきい値電圧Ｖｔｌｇ以上であるとき、ロジック回路にとってパワーオンリセット信号ＰＯＲＱの論理レベルはローレベル又はハイレベルに確定する。

基準電圧ＶＲＥＦ及びオフセット電圧Ｖｏｆは、基準電圧ＶＲＥＦが所定電圧に収束した後の判定電圧ＶＲＥＦ＋Ｖｏｆがしきい値電圧Ｖｔｌｇより高くなるように、設定されている。

回路装置１００に電源電圧ＶＤＤが投入された後、レギュレーター１５３が生成する電源電圧ＶＬＯＧは電源電圧ＶＤＤに追従して上昇する。電源電圧ＶＤＤが比較的緩やかな時間変化で上昇する場合には、基準電圧ＶＲＥＦは電源電圧ＶＬＯＧに追従して上昇する。このため電源電圧ＶＬＯＧと基準電圧ＶＲＥＦがおおよそ同じ電圧となって上昇し、電源電圧ＶＬＯＧが判定電圧ＶＲＥＦ＋Ｖｏｆより低い状態で論理しきい値電圧Ｖｔｌｇを超える。このタイミングをＴ１とすると、タイミングＴ１より前ではパワーオンリセット信号ＰＯＲＱの論理レベルは不定であり、タイミングＴ１においてパワーオンリセット信号ＰＯＲＱの論理レベルはローレベルに確定する。なお図２では不定を「Ｘ」で示す。

基準電圧ＶＲＥＦが所定電圧に収束し、その後に電源電圧ＶＬＯＧが判定電圧ＶＲＥＦ＋Ｖｏｆを超える。このタイミングをＴ２とすると、タイミングＴ２においてパワーオンリセット信号ＰＯＲＱの電圧はグランド電圧ＶＳＳから電源電圧ＶＬＯＧに変化し、その論理レベルはローレベルからハイレベルに変化する。即ち、タイミングＴ２において、パワーオンリセット回路１３０は、リセット解除を示すパワーオンリセット信号ＰＯＲＱを出力する。

以上のような第１動作においては、タイミングＴ１からＴ２までの期間において、リセットを示すパワーオンリセット信号ＰＯＲＱが出力された後に、タイミングＴ２においてリセット解除を示すパワーオンリセット信号ＰＯＲＱが出力される。これにより、パワーオンリセット信号ＰＯＲＱが入力される回路が正常にリセット及びリセット解除される。

図３は、図１のパワーオンリセット回路１３０の第２動作を説明する波形図である。図３では、電源電圧ＶＤＤが比較的急峻な時間変化で立ち上がる場合を、想定している。

回路装置１００に電源電圧ＶＤＤが投入された後、レギュレーター１５３が生成する電源電圧ＶＬＯＧは電源電圧ＶＤＤに追従して上昇する。電源電圧ＶＤＤが比較的急峻な時間変化で上昇する場合には、基準電圧ＶＲＥＦは電源電圧ＶＬＯＧに追従しない。基準電圧ＶＲＥＦが上昇する速さは、基準電圧生成回路１３２に流れる電流等によって決まっている。その基準電圧ＶＲＥＦが上昇する速さよりも電源電圧ＶＤＤが上昇する速さの方が早い場合には、基準電圧ＶＲＥＦが電源電圧ＶＬＯＧに追従しなくなる。例えば、低消費電力化のために基準電圧生成回路１３２に流れる電流を絞ったとき、基準電圧ＶＲＥＦが電源電圧ＶＬＯＧに追従しない状態が、発生しやすくなる。

電源電圧ＶＬＯＧが電源電圧ＶＤＤに追従する一方、基準電圧ＶＲＥＦが電源電圧ＶＤＤに追従しないので、電源電圧ＶＬＯＧが論理しきい値電圧Ｖｔｌｇを超える前に電源電圧ＶＬＯＧが判定電圧ＶＲＥＦ＋Ｖｏｆを超えてしまう。電源電圧ＶＬＯＧが論理しきい電圧Ｖｔｌｇを超えたタイミングＴ１においてパワーオンリセット信号ＰＯＲＱの論理レベルが確定するが、その前のタイミングＴ２において電源電圧ＶＬＯＧが判定電圧ＶＲＥＦ＋Ｖｏｆを超えているので、タイミングＴ１においてパワーオンリセット信号ＰＯＲＱの論理レベルはハイレベルに確定する。

第２動作においては、タイミングＴ２においてパワーオンリセット回路１３０の内部ではリセット解除と判定されているが、そのときの基準電圧ＶＲＥＦは所定電圧に収束しておらず、判定電圧ＶＲＥＦ＋Ｖｏｆは本来の意図した電圧になっていない。このため、リセットを示すパワーオンリセット信号ＰＯＲＱが出力されることなく、タイミングＴ１においてリセット解除を示すパワーオンリセット信号ＰＯＲＱが出力されてしまい、パワーオンリセット信号ＰＯＲＱが入力される回路が正常にリセットされない。

以上のように、電源電圧が投入されたときの電源電圧ＶＤＤ、電源電圧ＶＬＯＧ及び基準電圧ＶＲＥＦの立ち上がり波形、時間変化の特性又は電圧条件によっては、監視対象電圧が意図した判定電圧を超えていないにも関わらずパワーオンリセット回路１３０がリセットを解除してしまうおそれがある。上述したように、特許文献１等の従来技術においても、同様な課題が生じる。

２．構成例
図４は、本実施形態におけるパワーオンリセット回路１３０と回路装置１００の構成例である。図４のパワーオンリセット回路１３０は、バイアス回路１３１と基準電圧生成回路１３２とコンパレーター１３３と接続制御回路１３５とを含む。なお、図１で説明した構成要素と同一の構成要素には同一の符号を付し、その構成要素について既に説明した内容については、その説明を適宜に省略する。

コンパレーター１３３は、電源電圧ＶＤＤから生成される監視対象電圧と基準電圧ＶＲＥＦとを比較することで、パワーオンリセット信号ＰＯＲＱを出力する。基準電圧生成回路１３２は、基準電圧ＶＲＥＦを生成し、その基準電圧ＶＲＥＦを基準電圧ノードＮＶＲＥＦに出力する。接続制御回路１３５は、電源電圧ＶＤＤが入力される電源電圧ノードＮＶＤＤと、基準電圧ノードＮＶＲＥＦとの間に接続される。接続制御回路１３５は、電源電圧ＶＤＤが投入された後の所定期間において、基準電圧ノードＮＶＲＥＦと電源電圧ノードＮＶＤＤを接続する。

図４において、監視対象電圧は、レギュレーター１５３が電源電圧ＶＤＤから生成した電源電圧ＶＬＯＧである。但し、監視対象電圧は電源電圧ＶＬＯＧに限定されず、何らかの電圧生成回路によって電源電圧ＶＤＤから生成される電圧であればよい。また、所定期間の長さは任意であってよいが、例えば電源電圧ＶＤＤが投入された後に基準電圧ＶＲＥＦが所定電圧に収束する時間よりも、所定期間が長ければよい。或いは、電源電圧ＶＤＤが投入された後に監視対象電圧が論理しきい値電圧Ｖｔｌｇを超える時間よりも、所定期間が長ければよい。電源電圧ＶＤＤが投入された後に基準電圧ＶＲＥＦが所定電圧に収束する時間、及び監視対象電圧が論理しきい値電圧Ｖｔｌｇを超える時間は、電源電圧ＶＤＤの立ち上がり波形等によって変動するので、例えば、その変動に対してマージンを持った長さの所定期間が設定されればよい。

本実施形態によれば、回路装置１００に電源電圧ＶＤＤが投入された後の所定期間において、接続制御回路１３５が基準電圧ノードＮＶＲＥＦと電源電圧ノードＮＶＤＤを接続するので、その所定期間において監視対象電圧が判定電圧ＶＲＥＦ＋Ｖｏｆを超えることがない。そして、所定期間が経過した後に接続制御回路１３５が基準電圧ノードＮＶＲＥＦと電源電圧ノードＮＶＤＤを非接続にすることで、基準電圧ＶＲＥＦが意図した所定電圧に収束する。これにより、基準電圧ＶＲＥＦが意図した所定電圧に収束した後に、コンパレーター１３３が監視対象電圧と基準電圧ＶＲＥＦとを比較することが可能になる。即ち、本実施形態によれば、監視対象電圧が意図した判定電圧ＶＲＥＦ＋Ｖｏｆを超える前にパワーオンリセット回路１３０がリセット解除と判定しない。

また所定期間においてリセット解除と判定されないことで、電源電圧ＶＬＯＧ及び基準電圧ＶＲＥＦが安定した後にリセット解除することが可能となる。これにより、上述した図３のように基準電圧ＶＲＥＦが電源電圧ＶＤＤに追従しない場合であっても、本実施形態では監視対象電圧が意図した判定電圧を超えた後にリセット解除と判定される。また電源電圧ＶＤＤの立ち上がり時において、回路装置１００の内部電源電圧である電源電圧ＶＬＯＧがオーバーシュートする等の不安定な挙動になるおそれがある。本実施形態では所定期間においてリセット解除と判定されないので、電源電圧ＶＬＯＧが安定した後に、電源電圧ＶＬＯＧが供給される回路のリセットが解除される。

以下、図４の構成例を詳細に説明する。

バイアス回路１３１は、Ｐ型トランジスターＴＡ１、ＴＡ２と、デプレッション型のＮ型トランジスターＴＡ３と、Ｎ型トランジスターＴＡ４と、を含む。なお、デプレッション型と言及されていないトランジスターはエンハンスメント型である。

Ｐ型トランジスターＴＡ１、ＴＡ２のソースは、電源電圧ＶＤＤが供給される電源電圧ノードＮＶＤＤに接続される。Ｐ型トランジスターＴＡ１のドレインは、Ｐ型トランジスターＴＡ１、ＴＡ２のゲートとＮ型トランジスターＴＡ３のドレインとバイアスノードＮＶＲＰとに接続される。Ｎ型トランジスターＴＡ３のソース及びゲートは、グランド電圧ＶＳＳが供給されるグランドノードＮＶＳＳに接続される。Ｐ型トランジスターＴＡ２のドレインは、Ｎ型トランジスターＴＡ４のドレイン及びゲートとバイアスノードＮＶＮＡとに接続される。Ｎ型トランジスターＴＡ４のソースは、グランドノードＮＶＳＳに接続される。なお、グランド電圧ＶＳＳは、電源電圧ＶＤＤ、及び監視対象電圧である電源電圧ＶＬＯＧより低い電源電圧であればよい。

Ｎ型トランジスターＴＡ３のドレイン電流がＰ型トランジスターＴＡ１に流れることで、バイアス電圧ＶＲＰが発生する。バイアス回路１３１は、バイアス電圧ＶＲＰをバイアスノードＮＶＲＰから接続制御回路１３５とコンパレーター１３３に出力する。Ｎ型トランジスターＴＡ３のドレイン電流がＰ型トランジスターＴＡ２にミラーされ、そのＰ型トランジスターＴＡ２のドレイン電流がＮ型トランジスターＴＡ４に流れることで、バイアス電圧ＶＮＡが発生する。バイアス回路１３１は、バイアス電圧ＶＮＡをバイアスノードＮＶＮＡから基準電圧生成回路１３２とコンパレーター１３３に出力する。

基準電圧生成回路１３２は、デプレッション型のＮ型トランジスターＴＢ１と、Ｎ型トランジスターＴＢ２とを含む。

Ｎ型トランジスターＴＢ１のドレインは電源電圧ノードＮＶＤＤに接続され、ソースはＮ型トランジスターＴＢ２のドレインと基準電圧ノードＮＶＲＥＦとに接続される。Ｎ型トランジスターＴＢ２のソースはグランドノードＮＶＳＳに接続される。Ｎ型トランジスターＴＢ１、ＴＢ２のゲートはバイアスノードＮＶＮＡに接続される。

バイアス電圧ＶＮＡがＮ型トランジスターＴＢ１、ＴＢ２のゲートに入力されることで、Ｎ型トランジスターＴＢ１、ＴＢ２に電流が流れる。その電流と、Ｎ型トランジスターＴＢ１、ＴＢ２のサイズに応じて、基準電圧ＶＲＥＦが決まる。ここでの基準電圧ＶＲＥＦは、所定電圧に収束した後の基準電圧のことである。例えば、Ｎ型トランジスターＴＡ４、ＴＢ２のミラー比を変えることで、Ｎ型トランジスターＴＢ１に流れる電流が変わるので、基準電圧ＶＲＥＦを調整できる。或いは、Ｎ型トランジスターＴＢ１のサイズを変えることで、Ｎ型トランジスターＴＢ１のソース－ドレイン間電圧が変わるので、基準電圧ＶＲＥＦを調整できる。トランジスターのサイズとは、例えばゲート長、ゲート幅又はそれら両方である。

コンパレーター１３３は、Ｎ型トランジスターＴＣ１～ＴＣ６と、Ｐ型トランジスターＴＣ７～ＴＣ９とを含む。

Ｐ型トランジスターＴＣ７、ＴＣ８のソースは、監視対象電圧が供給される監視対象ノードＮＶＬＯＧに接続される。Ｐ型トランジスターＴＣ７のゲート及びソースは、Ｐ型トランジスターＴＣ８のゲートとＮ型トランジスターＴＣ１のドレインとに接続される。Ｐ型トランジスターＴＣ８のドレインは、Ｎ型トランジスターＴＣ２のドレインとＰ型トランジスターＴＣ９のゲートとに接続される。Ｎ型トランジスターＴＣ１、ＴＣ２のソースはＮ型トランジスターＴＣ３のドレインに接続される。Ｎ型トランジスターＴＣ１のゲートは基準電圧ノードＮＶＲＥＦに接続され、Ｎ型トランジスターＴＣ２のゲートは監視対象ノードＮＶＬＯＧに接続される。Ｎ型トランジスターＴＣ３のソースはＮ型トランジスターＴＣ４のドレインに接続され、ゲートはバイアスノードＮＶＮＡに接続される。Ｎ型トランジスターＴＣ４のソースはグランドノードＮＶＳＳに接続され、ゲートはバイアスノードＮＶＮＢに接続される。バイアスノードＮＶＮＢには、不図示のバイアス回路からバイアス電圧ＶＮＢが出力される。

Ｐ型トランジスターＴＣ９のソースは監視対象ノードＮＶＬＯＧに接続され、ソースはＮ型トランジスターＴＣ５のドレインとパワーオンリセット回路１３０の出力ノードＮＰＯＲＱとに接続される。Ｎ型トランジスターＴＣ５のソースはＮ型トランジスターＴＣ６のドレインに接続され、ゲートはバイアスノードＮＶＮＡに接続される。Ｎ型トランジスターＴＣ６のソースはグランドノードＮＶＳＳに接続され、ゲートはバイアスノードＮＶＮＢに接続される。

Ｎ型トランジスターＴＣ１、ＴＣ２は差動対を構成し、Ｎ型トランジスターＴＣ１のゲートがコンパレーター１３３の負極入力ノードに対応し、Ｎ型トランジスターＴＣ２のゲートがコンパレーター１３３の正極入力ノードに対応する。負極入力ノードには基準電圧ＶＲＥＦが入力され、正極入力ノードには電源電圧ＶＬＯＧが入力される。コンパレーター１３３は、ＶＬＯＧ＞ＶＲＥＦであるとき、電源電圧ＶＬＯＧのパワーオンリセット信号ＰＯＲＱを出力ノードＮＰＯＲＱに出力し、ＶＬＯＧ＜ＶＲＥＦであるとき、グランド電圧ＶＳＳのパワーオンリセット信号ＰＯＲＱを出力ノードＮＰＯＲＱに出力する。

接続制御回路１３５は、ＣＲ回路１３６とスイッチＳＷＰＵとを含む。スイッチＳＷＰＵはトランジスターにより構成され、ここではＰ型トランジスターであるとする。

スイッチＳＷＰＵを構成するＰ型トランジスターのソースは電源電圧ノードＮＶＤＤに接続され、ドレインは基準電圧ノードＮＶＲＥＦに接続され、ゲートは制御信号ノードＮＣＲＱに接続される。

ＣＲ回路１３６は、電源電圧ＶＤＤに基づいて、スイッチＳＷＰＵをオン又はオフに制御する制御信号ＣＲＱを制御信号ノードＮＣＲＱに出力する。ＣＲ回路１３６は、電源電圧ＶＤＤが投入された後の所定期間において、制御信号ＣＲＱをローレベルに維持することで、スイッチＳＷＰＵをオンに維持する。ＣＲ回路１３６は、所定期間が経過したときに制御信号ＣＲＱをローレベルからハイレベルにすることで、スイッチＳＷＰＵをオンからオフにする。

以上の本実施形態では、接続制御回路１３５はスイッチＳＷＰＵとＣＲ回路１３６とを含む。スイッチＳＷＰＵは、電源電圧ノードＮＶＤＤと基準電圧ノードＮＶＲＥＦの間に設けられる。ＣＲ回路１３６は、電源電圧ＶＤＤが投入された後に所定期間が経過したときにスイッチＳＷＰＵをオンからオフに制御する制御信号ＣＲＱをスイッチＳＷＰＵに出力する。

本実施形態によれば、電源電圧ＶＤＤが投入された後の所定期間においてスイッチＳＷＰＵがオンなので、基準電圧ノードＮＶＲＥＦが電源電圧ノードＮＶＤＤに接続される。これにより、電源電圧ＶＤＤが投入された後の所定期間において、コンパレーター１３３に入力される基準電圧ＶＲＥＦが電源電圧ＶＤＤとなる。そして、所定期間が経過したときにスイッチＳＷＰＵがオンからオフになるので、コンパレーター１３３が基準電圧ＶＲＥＦと監視対象電圧とを比較できるようになる。

また本実施形態では、基準電圧生成回路１３２は、電源電圧ＶＤＤに基づいて基準電圧ＶＲＥＦを生成する。

スイッチＳＷＰＵが基準電圧ノードＮＶＲＥＦと電源電圧ノードＮＶＤＤを接続したとき、スイッチＳＷＰＵとＮ型トランジスターＴＢ１を介して電源電圧ノードＮＶＤＤとＮ型トランジスターＴＢ２のソースが接続される。電源電圧ＶＤＤとＶＬＯＧ等の異なる電源電圧が接続されることは望ましくないが、本実施形態によれば、Ｎ型トランジスターＴＢ２のソースは電源電圧ノードＮＶＤＤに接続される。

また本実施形態では、基準電圧生成回路１３２は、デプレッション型のＮ型トランジスターＴＢ１とエンハンスメント型のＮ型トランジスターＴＢ２とを含む。デプレッション型のＮ型トランジスターＴＢ１は、電源電圧ノードＮＶＤＤと基準電圧ノードＮＶＲＥＦとの間に設けられ、バイアス電圧ＶＮＡがゲートに入力される。エンハンスメント型のＮ型トランジスターＴＢ２は、基準電圧ノードＮＶＲＥＦとグランドノードＮＶＳＳとの間に設けられ、バイアス電圧ＶＮＡがゲートに入力される。

本実施形態によれば、コンパレーター１３３が正常動作する電源電圧ＶＤＤのミニマム値を下げることができる。コンパレーター１３３の正常動作とは、コンパレーター１３３に含まれるトランジスターが飽和領域で動作することを意味する。

例えば、本実施形態の基準電圧生成回路１３２を設けずに、コンパレーター１３３のＮ型トランジスターＴＣ１をデプレッション型とし、そのゲートをグランドノードＮＶＳＳに接続する構成が考えられる。この構成における差動対のオフセット電圧をＶｏｆ’とすると、リセット解除の判定電圧はＶｏｆ’である。プロセス変動によって、例えばＰ型トランジスターのしきい電圧が上がり、Ｎ型トランジスターのしきい電圧が下がった場合を考える。この場合、電源電圧ＶＬＯＧが判定電圧Ｖｏｆ’まで下がる前にＰ型トランジスターＴＣ８が飽和領域を維持できなくなり、Ｐ型トランジスターＴＣ９がオンになり、パワーオンリセット信号ＰＯＲＱがハイレベルとなり、リセットが解除されるおそれがある。このため、本来であれば判定電圧Ｖｏｆ’付近にできるはずの電源電圧ＶＬＯＧのミニマム値を、判定電圧Ｖｏｆ’より高くする必要がある。電源電圧ＶＤＤは少なくとも電源電圧ＶＬＯＧのミニマム値より高い必要があるので、電源電圧ＶＤＤのミニマム値も上げる必要がある。

この点、本実施形態によれば、上記構成の基準電圧生成回路１３２を設けたことで、差動対のＮ型トランジスターＴＣ１をエンハンスメント型にできると共に、差動対のオフセット電圧を小さくできる。上述したように、基準電圧生成回路１３２を構成するＮ型トランジスターＴＢ１、ＴＢ２のサイズを調整することで基準電圧ＶＲＥＦを調整できる。差動対のオフセット電圧が小さくなること、及び基準電圧ＶＲＥＦが調整可能であることで、コンパレーター１３３が正常動作する電源電圧ＶＤＤのミニマム値を下げることが可能となる。

図８で後述するように、例えばリアルタイムクロック装置２００の回路装置１００にパワーオンリセット回路１３０を用いることが考えられる。リアルタイムクロック装置２００と、ＣＰＵ又はマイクロコンピューター等のプロセッサとを含むシステムにおいて、電源電圧ＶＤＤは、プロセッサ及びリアルタイムクロック装置２００に供給されるシステム電源電圧である。このようなシステムでは、プロセッサが動作しないときでもリアルタイムクロック装置２００が計時を行うため、プロセッサが動作しないような低い電源電圧ＶＤＤにおいてリアルタイムクロック装置２００が動作することが求められる。このため、電源電圧ＶＤＤのミニマム値は低い方が望ましいが、本実施形態によれば電源電圧ＶＤＤのミニマム値を出来るだけ低くできる。

なお、図１において、基準電圧生成回路１３２には電源電圧ＶＬＯＧが供給されるが、トランジスターＴＢ１、ＴＢ２の構成については図４と同じである。従って、コンパレーター１３３が正常動作する電源電圧ＶＤＤのミニマム値を下げることが可能となる、という作用効果は、図１の基本構成例においても同様に成り立つ。

図５は、ＣＲ回路１３６の詳細構成例である。ＣＲ回路１３６は、第１Ｐ型トランジスターＴＥ１と、第２Ｐ型トランジスターＴＡ２と、Ｎ型トランジスターＴＥ３と、キャパシターＣＥと、第１インバーターＩＥ１と、第２インバーターＩＥ２とを含む。

ＣＲ回路は、キャパシターＣＥの容量値で決まる所定期間が経過したときにアクティブから非アクティブに遷移する制御信号ＣＲＱをスイッチＳＷＰＵに出力する。スイッチＳＷＰＵは、制御信号ＣＲＱがアクティブから非アクティブになったとき、オンからオフになる。なお、アクティブは、スイッチＳＷＰＵをオンする論理レベルであり、ここではローレベルである。非アクティブは、スイッチＳＷＰＵをオフする論理レベルであり、ここではハイレベルである。

本実施形態によれば、キャパシターＣＥの容量値により所定期間が設定され、その所定期間が経過したときにアクティブから非アクティブになる制御信号ＣＲＱが出力される。具体的には、キャパシターＣＥの一端の電圧をＣＲＯＵＴとしたとき、電圧ＣＲＯＵＴの時間変化の速さに応じて所定期間の長さが決まる。この電圧ＣＲＯＵＴの時間変化の速さは、キャパシターＣＥの容量値と、キャパシターＣＥの一端に流れる電流とによって決まっている。

第１Ｐ型トランジスターＴＥ１は、電源電圧ノードＮＶＤＤとキャパシターＣＥの一端との間に設けられる。第１Ｐ型トランジスターＴＥ１のゲートには、バイアス電圧ＶＲＰが入力される。具体的には、第１Ｐ型トランジスターＴＥ１のソースは電源電圧ノードＮＶＤＤに接続され、ドレインはキャパシターＣＥの一端に接続され、ゲートはバイアスノードＮＶＲＰに接続される。キャパシターＣＥの他端はグランドノードＮＶＳＳに接続される。

本実施形態によれば、第１Ｐ型トランジスターＴＥ１が定電流源となり、キャパシターＣＥの一端に定電流を入力することでキャパシターＣＥを充電する。この定電流の電流値と、キャパシターＣＥの容量値とによって、所定期間の長さが決まる。

Ｎ型トランジスターＴＥ３のドレインはキャパシターＣＥの一端に接続され、ソース及びゲートはグランドノードに接続される。

第１Ｐ型トランジスターＴＥ１は、キャパシターＣＥの一端から電源電圧ノードＮＶＤＤへの方向を順方向とする寄生ダイオードを有し、Ｎ型トランジスターＴＥ３は、キャパシターＣＥの一端からグランドノードＮＶＳＳへの方向を順方向とする寄生ダイオードを有する。これらの寄生ダイオードの順方向電圧をＶｄｉｏｄｅとする。電源電圧ＶＤＤが投入される前にグランド電圧付近であるとき、上記の寄生ダイオードによってキャパシターＣＥの一端の電圧ＣＲＯＵＴが、－Ｖｄｉｏｄｅ～＋Ｖｄｉｏｄｅの範囲となる。これにより、電源電圧ＶＤＤが投入されたとき、おおよそ決められた電圧からキャパシターＣＥの一端の電圧ＣＲＯＵＴが上昇し、所定期間をほぼ一定にできる。

第１インバーターＩＥ１には、キャパシターＣＥの一端の電圧ＣＲＯＵＴが入力される。第２インバーターＩＥ２には、第１インバーターＩＥ１の出力信号ＩＥ１Ｑが入力され、第２インバーターＩＥ２は、制御信号ＣＲＱを出力する。第２Ｐ型トランジスターＴＥ２は、電源電圧ノードＮＶＤＤとキャパシターＣＥの一端との間に設けられ、ゲートに第１インバーターＩＥ１の出力信号ＩＥ１Ｑが入力される。具体的には、第２Ｐ型トランジスターＴＥ２のソースは電源電圧ノードＮＶＤＤに接続され、ドレインはキャパシターＣＥの一端に接続され、ゲートは第１インバーターＩＥ１の出力ノードに接続される。

本実施形態によれば、第１インバーターＩＥ１は、キャパシターＣＥの一端の電圧ＣＲＯＵＴが論理しきい値電圧を超えたときに、出力信号ＩＥ１Ｑをハイレベルからローレベルにする。第２インバーターＩＥ２は、出力信号ＩＥ１Ｑの論理反転信号を制御信号ＣＲＱとして出力するので、出力信号ＩＥ１Ｑがハイレベルからローレベルになったとき、制御信号ＣＲＱをローレベルからハイレベルにする。このように、電源電圧ＶＤＤが投入されてからキャパシターＣＥの一端の電圧ＣＲＯＵＴが論理しきい値電圧を超えるまでの期間が、所定期間となる。

また本実施形態によれば、第１インバーターＩＥ１の出力信号ＩＥ１Ｑがハイレベルからローレベルになったとき、第２Ｐ型トランジスターＴＥ２がオフからオンになり、キャパシターＣＥの一端と電源電圧ノードＮＶＤＤを接続する。これにより、キャパシターＣＥの一端の電圧ＣＲＯＵＴが電源電圧ＶＤＤに固定されるので、制御信号ＣＲＱがハイレベルに固定される。即ち、第２Ｐ型トランジスターＴＥ２は、リセットが解除された後にリセット解除状態を維持するためのラッチ機構として機能する。

図６は、ＣＲ回路１３６とスイッチＳＷＰＵの動作を説明する波形図である。電源電圧ＶＤＤが投入されるとキャパシターＣＥの充電が開始され、キャパシターＣＥの一端の電圧ＣＲＯＵＴが徐々に上昇する。電圧ＣＲＯＵＴが第１インバーターＩＥ１の論理しきい値電圧に達したタイミングＴｃｒにおいて、第１インバーターＩＥ１の出力信号ＩＥ１Ｑが電源電圧ＶＤＤからグランド電圧ＶＳＳになる。即ち出力信号ＩＥ１Ｑがハイレベルからローレベルになる。これにより、第２Ｐ型トランジスターＴＥ２がオフからオンになり、キャパシターＣＥの一端の電圧ＣＲＯＵＴが電源電圧ＶＤＤとなる。

タイミングＴｃｒの前では、第２インバーターＩＥ２の出力信号である制御信号ＣＲＱは、ローレベルである。これにより、タイミングＴｃｒの前ではスイッチＳＷＰＵがオンであり、基準電圧ＶＲＥＦが電源電圧ＶＤＤとなる。タイミングＴｃｒにおいて、第２インバーターＩＥ２の出力信号である制御信号ＣＲＱは、ローレベルからハイレベルになる。これにより、スイッチＳＷＰＵがオンからオフになり、基準電圧ノードＮＶＲＥＦと電源電圧ノードＮＶＤＤが非接続となり、基準電圧生成回路１３２が生成する基準電圧ＶＲＥＦがコンパレーター１３３に入力される。電源電圧ＶＤＤが投入されてからタイミングＴｃｒまでの期間が、所定期間に対応している。即ち、キャパシターＣＥの一端の電圧ＣＲＯＵＴが第１インバーターＩＥ１の論理しきい値電圧に達するまでの時間によって、所定期間の長さが決まる。

図７は、図４のパワーオンリセット回路１３０の動作を説明する波形図である。電源電圧ＶＤＤが投入されると、レギュレーター１５３が生成する電源電圧ＶＬＯＧが電源電圧ＶＤＤに追従して上昇した後、安定した電圧に収束していく。図７には、電源電圧ＶＬＯＧがオーバーシュートした後に安定する例を示す。

電源電圧ＶＤＤが投入されてからタイミングＴｃｒまでは、スイッチＳＷＰＵがオンであるため、基準電圧ＶＲＥＦは電源電圧ＶＤＤと同じ電圧になっている。このため、コンパレーター１３３の判定電圧ＶＲＥＦ＋Ｖｏｆは電源電圧ＶＬＯＧより高い状態に保たれ、リセット解除と判定されることはない。

電源電圧ＶＬＯＧが論理しきい値電圧Ｖｔｌｇを超えたタイミングＴｌｇにおいて、パワーオンリセット信号ＰＯＲＱの論理レベルが不定Ｘからハイレベル又はローレベルに確定する。タイミングＴｃｒがタイミングＴｌｇより後になるように、キャパシターＣＥの容量値等を設定しておくことで、タイミングＴｌｇにおいてパワーオンリセット信号ＰＯＲＱをローレベルに確定できる。即ち、パワーオンリセット信号ＰＯＲＱが入力される回路を、確実にリセットすることができる。

タイミングＴｃｒにおいて、スイッチＳＷＰＵがオンからオフになるので、基準電圧ＶＲＥＦが電源電圧ＶＤＤから所定電圧まで下がっていく。ＶＲＥＦ＋Ｖｏｆ＜ＶＬＯＧとなる基準電圧ＶＲＥＦになったタイミングＴｐｏｒにおいて、パワーオンリセット信号ＰＯＲＱがローレベルからハイレベルになる。これにより、パワーオンリセット信号ＰＯＲＱが入力される回路が、リセット解除される。

以上のように、基準電圧ＶＲＥＦが一旦、電源電圧ＶＤＤとなり、所定期間が経過した後に基準電圧ＶＲＥＦが所定電圧まで下がっていく。これにより、意図しない電圧でリセット解除と判定されることがない。

また、電源電圧ＶＬＯＧが安定した後にタイミングＴｃｒとなるように、キャパシターＣＥの容量値等を設定しておくことで、電源電圧ＶＬＯＧが安定した後に、電源電圧ＶＬＯＧで動作する回路をリセット解除できる。電源電圧ＶＬＯＧが不安定なまま回路をリセット解除すると、回路が誤動作する等の不具合が発生する可能性があるが、本実施形態によれば、そのような不具合の可能性を低減できる。

３．リアルタイムクロック装置
パワーオンリセット回路１３０を含む回路装置１００の一例として、リアルタイムクロック装置２００の回路装置１００を説明する。但し、上述したパワーオンリセット回路１３０は、様々な用途の回路装置に内蔵することが可能である。

図８は、リアルタイムクロック装置２００の構成例、及び回路装置１００の第３構成例である。リアルタイムクロック装置２００は、振動子１０と回路装置１００とを含む。回路装置１００は、電源回路１１０と、処理回路１２０と、パワーオンリセット回路１３０と、発振回路１５０と、温度検出回路１６０と、インターフェース回路１７０と、端子ＴＶＤＤ、ＴＶＢＡＴ、ＴＶＯＵＴ、ＴＩＦ、ＸＩ、ＸＱと、を含む。図８のパワーオンリセット回路１３０は、図１又は図４のパワーオンリセット回路１３０に対応する。

端子ＴＶＤＤには、リアルタイムクロック装置２００を含むシステムの電源電圧ＶＤＤが供給される。システムは、リアルタイムクロック装置２００のホスト装置であるプロセッサを含み、プロセッサは、電源電圧ＶＤＤにより動作する。端子ＴＶＢＡＴには電池が接続され、その電池からバッテリー電圧ＶＢＡＴが供給される。電池は２次電池又は一次電池であり、リアルタイムクロック装置２００のバックアップ電源である。即ち、電源電圧ＶＤＤが供給されずプロセッサが動作しないときに、リアルタイムクロック装置２００はバッテリー電圧ＶＢＡＴによって動作する。

電源回路１１０は、電源電圧ＶＤＤとバッテリー電圧ＶＢＡＴをモニターし、そのモニター結果に基づいて電源電圧ＶＤＤとバッテリー電圧ＶＢＡＴを切り替え、その選択した電圧を電圧ＶＯＵＴとして出力する。端子ＴＶＯＵＴには、電圧ＶＯＵＴを安定化するための安定化キャパシターが接続される。電源回路１１０は、回路装置１００の内部電源電圧である電源電圧ＶＯＳＣ、ＶＤＤＡ、ＶＬＯＧを電圧ＶＯＵＴから生成する。

処理回路１２０は、電源電圧ＶＬＯＧにより動作するロジック回路であり、計時処理を含む様々な処理、及び回路装置１００の各部の制御を行う。また処理回路１２０は、インターフェース回路１７０を介してプロセッサとの通信を行う。インターフェース回路１７０は、端子ＴＩＦを介してプロセッサに接続される。図８では端子ＴＩＦを１つに省略しているが、実際にはインターフェース用に複数の端子が設けられる。処理回路１２０にはパワーオンリセット信号ＰＯＲＱが入力され、処理回路１２０はパワーオンリセット信号ＰＯＲＱによりリセット及びリセット解除される。処理回路１２０は、計時回路１２１と温度補償回路１２２とを含む。

計時回路１２１は、発振回路１５０が生成したクロック信号に基づいて計時処理を行い、計時情報を生成する。計時回路１２１は、クロック信号によりカウント動作を行うカウンターを有し、そのカウンターのカウント値を計時情報として出力する。このカウント動作により計時情報を生成する処理が、計時処理に相当する。計時情報は、システムの現在時間を示す情報であり、例えばリアルタイムクロック装置２００が起動して初期化された後の経過時間を示す。計時情報は、インターフェース回路１７０を介してプロセッサから読み出し可能である。

温度補償回路１２２は、温度検出回路１６０が出力する温度検出データに基づいて、発振回路１５０の発振周波数を温度によらず一定にするための温度補償データを出力する。温度補償回路１２２は、発振周波数の温度特性をテーブル化したルックアップテーブルから温度に対応した温度補償データを抽出することで、又は発振周波数の温度特性を近似した多項式関数に温度を代入することで、温度補償データを出力する。

温度検出回路１６０は、温度センサーとＡ／Ｄ変換回路とを含み、電源電圧ＶＤＤＡで動作する。温度センサーは、ダイオードにおける順方向電圧の温度依存性を利用して、温度に依存する温度検出電圧を出力する。Ａ／Ｄ変換回路は、温度検出電圧をＡ／Ｄ変換し、温度検出データを出力する。

発振回路１５０の入力ノードと出力ノードは端子ＸＩ、ＸＱに接続され、発振回路１５０は、端子ＸＩ、ＸＱに接続された振動子を駆動することで発振し、その発振によりクロック信号を生成する。振動子１０は、電気的な信号により機械的な振動を発生する素子である。振動子１０は、水晶振動片、圧電振動片、ＳＡＷ共振子又はＭＥＭＳ振動子等の種々の振動子であってよい。ＳＡＷはSurface Acoustic Waveの略であり、ＭＥＭＳはMicro Electro Mechanical Systemsの略である。発振回路１５０は温度補償データに対応した発振周波数で発振する。例えば、発振回路１５０は、温度補償データをＤ／Ａ変換するＤ／Ａ変換回路と、そのＤ／Ａ変換出力により容量値が可変に制御される可変容量キャパシターと、を含む。可変容量キャパシターの一端は、発振回路１５０の入力ノード又は出力ノードに接続される。

図９は、電源回路１１０の詳細構成例である。電源回路１１０は、Ｐ型トランジスター１１１～１１３と、スイッチ制御回路１１４と、第１検出回路１１５と、第２検出回路１１６と、レギュレーター１５１～１５３と、を含む。

第１検出回路１１５は、電源電圧ノードＮＶＤＤの電源電圧ＶＤＤが第１検出電圧より低いか否かを検出し、その結果を第１検出信号ＤＥＴ１としてスイッチ制御回路１１４に出力する。第１検出回路１１５は、電源電圧ＶＤＤを分圧する抵抗分圧回路と、その分圧電圧と第１検出電圧を比較するコンパレーターと、を含む。第２検出回路１１６は、バッテリー電圧ノードＮＶＢＡＴのバッテリー電圧ＶＢＡＴが第２検出電圧より低いか否かを検出し、その結果を第２検出信号ＤＥＴ２としてスイッチ制御回路１１４に出力する。第２検出回路１１６は、バッテリー電圧ＶＢＡＴを分圧する抵抗分圧回路と、その分圧電圧と第２検出電圧を比較するコンパレーターと、を含む。第１検出電圧及び第２検出電圧は、例えば不図示の電圧生成回路により生成される。

Ｐ型トランジスター１１１のソース又はドレインの一方は電源電圧ノードＮＶＤＤに接続され、ソース又はドレインの他方及びバックゲートはノードＮＶＯＵＴに接続される。Ｐ型トランジスター１１２のソース又はドレインの一方はノードＮＡに接続され、ソース又はドレインの他方及びバックゲートはノードＮＶＯＵＴに接続される。Ｐ型トランジスター１１３のソース又はドレインの一方はノードＮＡに接続され、ソース又はドレインの他方及びバックゲートはバッテリー電圧ノードＮＶＢＡＴに接続される。図９において点線で示したダイオードは、ソース又はドレインの一方とバックゲートの間に生じる寄生ダイオードである。

スイッチ制御回路１１４は、第１検出信号ＤＥＴ１及び第２検出信号ＤＥＴ２に基づいてＰ型トランジスター１１１～１１３をオン又はオフに制御する。具体的には、電源電圧ＶＤＤが第１検出電圧より高いと検出されたとき、スイッチ制御回路１１４はＰ型トランジスター１１１をオンにし、Ｐ型トランジスター１１２、１１３をオフにする。これによりノードＮＶＯＵＴに電圧ＶＯＵＴ＝ＶＤＤが出力される。電源電圧ＶＤＤが第１検出電圧より低いと検出され、且つバッテリー電圧ＶＢＡＴが第２検出電圧より高いと検出されたとき、スイッチ制御回路１１４はＰ型トランジスター１１１をオフにし、Ｐ型トランジスター１１２、１１３をオンにする。これによりノードＮＶＯＵＴに電圧ＶＯＵＴ＝ＶＢＡＴが出力される。

レギュレーター１５１は、電圧ＶＯＵＴをレギュレートすることで電源電圧ＶＯＳＣを生成し、その電源電圧ＶＯＳＣを発振回路１５０に出力する。レギュレーター１５２は、電圧ＶＯＵＴをレギュレートすることで電源電圧ＶＤＤＡを生成し、その電源電圧ＶＤＤＡを温度検出回路１６０に出力する。レギュレーター１５３は、電圧ＶＯＵＴをレギュレートすることで電源電圧ＶＬＯＧを生成し、その電源電圧ＶＬＯＧを処理回路１２０に出力する。レギュレーター１５１～１５３は、例えば、演算増幅器と抵抗等により構成されたリニアレギュレーターである。

以上の本実施形態では、回路装置１００はレギュレーター１５３と処理回路１２０とを含む。レギュレーター１５３は、監視対象電圧である第２電源電圧を第１電源電圧から生成する。図８及び図９において、電源電圧ＶＤＤが第１電源電圧であり、電源電圧ＶＬＯＧが第２電源電圧である。処理回路１２０は、第２電源電圧に基づいて動作し、パワーオンリセット信号ＰＯＲＱによりリセット及びリセット解除される。

例えば、回路装置１００に対して最初に電源電圧ＶＤＤ又はバッテリー電圧ＶＢＡＴが投入されたとき、或いは電源電圧ＶＤＤ等の低下によって電圧ＶＯＵＴが一時的に低下したとき等に、処理回路１２０のリセット及びリセット解除が行われる。パワーオンリセットが正常に行われなかった場合、インターフェース回路１７０を介してソフトリセットを行う等の代替手段が必要になってしまう。図８に図４のパワーオンリセット回路１３０を適用することで、意図しない電圧でリセット解除されることがないので、確実なリセット及びリセット解除が可能となる。また、電源電圧ＶＤＤが低下すると電源回路１１０がバッテリー電圧ＶＢＡＴに切り替えるが、パワーオンリセットが行われる電圧まで下がるより前に切り替える必要がある。このパワーオンリセットが行われる電源電圧ＶＤＤをミニマム値とすると、このミニマム値はプロセッサの動作可能電圧より低いことが望ましい。即ち、プロセッサが動作できない電源電圧においてバックアップ電源に切り替わることが望ましい。図８に図１及び図４のパワーオンリセット回路１３０を適用し、上述した基準電圧生成回路１３２及びコンパレーター１３３の構成としたことで、電源電圧ＶＤＤの低下時にリセットが行われないミニマム値を、出来るだけ下げることが可能となる。

以上に説明した本実施形態の回路装置は、コンパレーターと基準電圧生成回路と接続制御回路とを含む。コンパレーターは、電源電圧から生成される監視対象電圧と基準電圧とを比較することでパワーオンリセット信号を出力する。基準電圧生成回路は、基準電圧を生成し、基準電圧を基準電圧ノードに出力する。接続制御回路は、電源電圧が供給される電源電圧ノードと基準電圧ノードとの間に接続される。接続制御回路は、電源電圧が投入された後の所定期間において、基準電圧ノードと電源電圧ノードを接続する。

本実施形態によれば、回路装置に電源電圧が投入された後の所定期間において、接続制御回路が基準電圧ノードと電源電圧ノードを接続するので、その所定期間において監視対象電圧がコンパレーターの判定電圧を超えることがない。判定電圧は、所定電圧に収束した後の基準電圧とコンパレーターのオフセット電圧との和である。そして、所定期間が経過した後に接続制御回路が基準電圧ノードと電源電圧ノードを非接続にすることで、基準電圧が意図した所定電圧に収束する。これにより、基準電圧が意図した所定電圧に収束した後に、コンパレーターが監視対象電圧と基準電圧とを比較することが可能になる。

また本実施形態では、接続制御回路は、電源電圧ノードと基準電圧ノードの間に設けられるスイッチと、電源電圧が投入された後に所定期間が経過したときにスイッチをオンからオフに制御する制御信号をスイッチに出力するＣＲ回路と、を含んでもよい。

本実施形態によれば、電源電圧が投入された後の所定期間においてスイッチがオンなので、基準電圧ノードが電源電圧ノードに接続される。これにより、電源電圧が投入された後の所定期間において、コンパレーターに入力される基準電圧が電源電圧となる。そして、所定期間が経過したときにスイッチがオンからオフになるので、コンパレーターが基準電圧と監視対象電圧とを比較できるようになる。

また本実施形態では、ＣＲ回路は、キャパシターを有し、キャパシターの容量値で決まる所定期間が経過したときにアクティブから非アクティブに遷移する制御信号をスイッチに出力してもよい。スイッチは、制御信号がアクティブから非アクティブになったとき、オンからオフになってもよい。

本実施形態によれば、キャパシターの容量値により所定期間が設定される。そして、ＣＲ回路は、その所定期間が経過したときにアクティブから非アクティブになる制御信号を、出力できる。

また本実施形態では、回路装置は、バイアス電圧を生成するバイアス回路を含んでもよい。ＣＲ回路は、電源電圧ノードとキャパシターの一端との間に設けられ、バイアス電圧がゲートに入力される第１Ｐ型トランジスターを、含んでもよい。

本実施形態によれば、第１Ｐ型トランジスターが定電流源となり、キャパシターの一端に定電流を入力することでキャパシターを充電する。この定電流の電流値と、キャパシターの容量値とによって、所定期間の長さが決まる。

また本実施形態では、ＣＲ回路は、キャパシターの一端にドレインが接続され、ソース及びゲートがグランドノードに接続されるＮ型トランジスターを含んでもよい。

第１Ｐ型トランジスターは、キャパシターの一端から電源電圧ノードへの方向を順方向とする寄生ダイオードを有し、Ｎ型トランジスターは、キャパシターの一端からグランドノードへの方向を順方向とする寄生ダイオードを有する。これにより、電源電圧が投入されたとき、おおよそ決められた電圧からキャパシターの一端の電圧が上昇し、所定期間をほぼ一定にできる。

また本実施形態では、ＣＲ回路は、キャパシターの一端の電圧が入力される第１インバーターと、第１インバーターの出力信号が入力され、制御信号を出力する第２インバーターと、電源電圧ノードとキャパシターの一端との間に設けられ、ゲートに第１インバーターの出力信号が入力される第２Ｐ型トランジスターと、を含んでもよい。

本実施形態によれば、第１インバーターは、キャパシターの一端の電圧が論理しきい値電圧を超えたときに、出力信号をハイレベルからローレベルにする。これにより、電源電圧が投入されてからキャパシターの一端の電圧が論理しきい値電圧を超えるまでの期間が、所定期間となる。また本実施形態によれば、第１インバーターの出力信号がハイレベルからローレベルになったとき、第２Ｐ型トランジスターがオフからオンになり、キャパシターの一端と電源電圧ノードを接続する。これにより、第２Ｐ型トランジスターは、リセットが解除された後にリセット解除状態を維持するためのラッチ機構として機能する。

また本実施形態では、基準電圧生成回路は、電源電圧に基づいて基準電圧を生成してもよい。

スイッチが基準電圧ノードと電源電圧ノードを接続したとき、スイッチと基準電圧生成回路内のトランジスターを介して電源電圧ノードと基準電圧生成回路内のトランジスターのソースとが接続される。電源電圧と内部電源電圧等の異なる電源電圧が接続されることは望ましくないが、本実施形態によれば、基準電圧生成回路内のトランジスターのソースは電源電圧ノードに接続される。

また本実施形態では、回路装置は、バイアス電圧を生成するバイアス回路を含んでもよい。基準電圧生成回路は、デプレッション型のＮ型トランジスターとエンハンスメント型のＮ型トランジスターとを含んでもよい。デプレッション型のＮ型トランジスターは、電源電圧ノードと基準電圧ノードとの間に設けられ、バイアス電圧がゲートに入力される。エンハンスメント型のＮ型トランジスターは、基準電圧ノードとグランドノードとの間に設けられ、バイアス電圧がゲートに入力されてもよい。

本実施形態によれば、コンパレーターのオフセット電圧を小さくできること、及び基準電圧を調整できることにより、コンパレーターが正常動作する電源電圧のミニマム値を下げることができる。

また本実施形態では、回路装置は、レギュレーターと処理回路とを含んでもよい。レギュレーターは、電源電圧を第１電源電圧としたとき、監視対象電圧である第２電源電圧を第１電源電圧から生成してもよい。処理回路は、第２電源電圧に基づいて動作し、パワーオンリセット信号によりリセット及びリセット解除されてもよい。

本実施形態のパワーオンリセット回路を用いて処理回路をリセット及びリセット解除することで、意図しない電圧でリセット解除されることがないので、処理回路を確実にリセット及びリセット解除できる。

また本実施形態のリアルタイムクロック装置は、上記のいずれかに記載の回路装置と、振動子と、を含む。回路装置は、レギュレーターと処理回路と発振回路とを含む。レギュレーターは、電源電圧を第１電源電圧としたとき、監視対象電圧である第２電源電圧を第１電源電圧から生成する。処理回路は、第２電源電圧に基づいて動作し、パワーオンリセット信号によりリセット及びリセット解除される。発振回路は、振動子を発振させることで、クロック信号を生成する。処理回路は、クロック信号に基づいて計時処理を行う計時回路を含む。

このようにすれば、本実施形態の回路装置をリアルタイムクロック装置に適用できる。そして、本実施形態のパワーオンリセット回路を用いて処理回路をリセット及びリセット解除することで、意図しない電圧でリセット解除されることがないので、リアルタイムクロック装置の処理回路を確実にリセット及びリセット解除できる。

なお、上記のように本実施形態について詳細に説明したが、本開示の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本開示の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本開示の範囲に含まれる。またパワーオンリセット回路、回路装置及びリアルタイムクロック装置の構成及び動作等も、本実施形態で説明したものに限定されず、種々の変形実施が可能である。

１０…振動子、１００…回路装置、１１０…電源回路、１１４…スイッチ制御回路、１１５…第１検出回路、１１６…第２検出回路、１２０…処理回路、１２１…計時回路、１２２…温度補償回路、１３０…パワーオンリセット回路、１３１…バイアス回路、１３２…基準電圧生成回路、１３３…コンパレーター、１３５…接続制御回路、１３６…ＣＲ回路、１５０…発振回路、１５１～１５３…レギュレーター、１６０…温度検出回路、１７０…インターフェース回路、２００…リアルタイムクロック装置、ＣＥ…キャパシター、ＣＲＱ…制御信号、ＩＥ１…第１インバーター、ＩＥ２…第２インバーター、ＮＶＤＤ…電源電圧ノード、ＮＶＲＥＦ…基準電圧ノード、ＮＶＳＳ…グランドノード、ＰＯＲＱ…パワーオンリセット信号、ＳＷＰＵ…スイッチ、ＴＢ１…デプレッション型のＮ型トランジスター、ＴＢ２…エンハンスメント型のＮ型トランジスター、ＴＥ１…第１Ｐ型トランジスター、ＴＥ２…第２Ｐ型トランジスター、ＴＥ３…Ｎ型トランジスター、ＶＢＡＴ…バッテリー電圧、ＶＤＤ…電源電圧、ＶＬＯＧ…電源電圧、ＶＲＥＦ…基準電圧、ＶＳＳ…グランド電圧、Ｖｏｆ…オフセット電圧

Claims (14)

1. 電源電圧から生成される監視対象電圧と基準電圧とを比較することでパワーオンリセット信号を出力するコンパレーターと、
   前記基準電圧を生成し、前記基準電圧を基準電圧ノードに出力する基準電圧生成回路と、
   前記電源電圧が供給される電源電圧ノードと前記基準電圧ノードとの間に接続される接続制御回路と、
   バイアス電圧を生成するバイアス回路と、
   を含み、
   前記接続制御回路は、前記電源電圧が投入された後の所定期間において、前記基準電圧ノードと前記電源電圧ノードを接続し、
   前記接続制御回路は、
   前記電源電圧ノードと前記基準電圧ノードの間に設けられるスイッチと、
   前記電源電圧が投入された後に前記所定期間が経過したときに前記スイッチをオンからオフに制御する制御信号を前記スイッチに出力するＣＲ回路と、
   を含み、
   前記ＣＲ回路は、
   キャパシターと、
   前記電源電圧ノードと前記キャパシターの一端との間に設けられ、前記バイアス電圧がゲートに入力される第１Ｐ型トランジスターと、
   前記キャパシターの前記一端にドレインが接続され、ソース及びゲートがグランドノードに接続されるＮ型トランジスターと、
   を含み、
   前記ＣＲ回路は、前記キャパシターの容量値で決まる前記所定期間が経過したときにアクティブから非アクティブに遷移する前記制御信号を前記スイッチに出力し、
   前記スイッチは、前記制御信号が前記アクティブから前記非アクティブになったとき、オンからオフになることを特徴とする回路装置。
2. 電源電圧から生成される監視対象電圧と基準電圧とを比較することでパワーオンリセット信号を出力するコンパレーターと、
   前記基準電圧を生成し、前記基準電圧を基準電圧ノードに出力する基準電圧生成回路と、
   前記電源電圧が供給される電源電圧ノードと前記基準電圧ノードとの間に接続される接続制御回路と、
   バイアス電圧を生成するバイアス回路と、
   を含み、
   前記接続制御回路は、前記電源電圧が投入された後の所定期間において、前記基準電圧ノードと前記電源電圧ノードを接続し、
   前記接続制御回路は、
   前記電源電圧ノードと前記基準電圧ノードの間に設けられるスイッチと、
   前記電源電圧が投入された後に前記所定期間が経過したときに前記スイッチをオンからオフに制御する制御信号を前記スイッチに出力するＣＲ回路と、
   を含み、
   前記ＣＲ回路は、
   キャパシターと、
   前記電源電圧ノードと前記キャパシターの一端との間に設けられ、前記バイアス電圧がゲートに入力される第１Ｐ型トランジスターと、
   前記キャパシターの前記一端の電圧が入力される第１インバーターと、
   前記第１インバーターの出力信号が入力され、前記制御信号を出力する第２インバーターと、
   前記電源電圧ノードと前記キャパシターの前記一端との間に設けられ、ゲートに前記第１インバーターの前記出力信号が入力される第２Ｐ型トランジスターと、
   を含み、
   前記ＣＲ回路は、前記キャパシターの容量値で決まる前記所定期間が経過したときにアクティブから非アクティブに遷移する前記制御信号を前記スイッチに出力し、
   前記スイッチは、前記制御信号が前記アクティブから前記非アクティブになったとき、オンからオフになることを特徴とする回路装置。
3. 請求項１又は２に記載の回路装置において、
   前記基準電圧生成回路は、前記電源電圧に基づいて前記基準電圧を生成することを特徴とする回路装置。
4. 請求項１乃至３のいずれか一項に記載の回路装置において、
   前記基準電圧生成回路は、
   前記電源電圧ノードと前記基準電圧ノードとの間に設けられ、前記バイアス電圧がゲートに入力されるデプレッション型のＮ型トランジスターと、
   前記基準電圧ノードとグランドノードとの間に設けられ、前記バイアス電圧がゲートに入力されるエンハンスメント型のＮ型トランジスターと、
   を含むことを特徴とする回路装置。
5. 電源電圧から生成される監視対象電圧と基準電圧とを比較することでパワーオンリセット信号を出力するコンパレーターと、
   前記基準電圧を生成し、前記基準電圧を基準電圧ノードに出力する基準電圧生成回路と、
   前記電源電圧が供給される電源電圧ノードと前記基準電圧ノードとの間に接続される接続制御回路と、
   バイアス電圧を生成するバイアス回路と、
   を含み、
   前記接続制御回路は、前記電源電圧が投入された後の所定期間において、前記基準電圧ノードと前記電源電圧ノードを接続し、
   前記基準電圧生成回路は、
   前記電源電圧ノードと前記基準電圧ノードとの間に設けられ、前記バイアス電圧がゲートに入力されるデプレッション型のＮ型トランジスターと、
   前記基準電圧ノードとグランドノードとの間に設けられ、前記バイアス電圧がゲートに入力されるエンハンスメント型のＮ型トランジスターと、
   を含むことを特徴とする回路装置。
6. 請求項５に記載の回路装置において、
   前記接続制御回路は、
   前記電源電圧ノードと前記基準電圧ノードの間に設けられるスイッチと、
   前記電源電圧が投入された後に前記所定期間が経過したときに前記スイッチをオンからオフに制御する制御信号を前記スイッチに出力するＣＲ回路と、
   を含むことを特徴とする回路装置。
7. 請求項６に記載の回路装置において、
   前記ＣＲ回路は、キャパシターを有し、前記キャパシターの容量値で決まる前記所定期間が経過したときにアクティブから非アクティブに遷移する前記制御信号を前記スイッチに出力し、
   前記スイッチは、前記制御信号が前記アクティブから前記非アクティブになったとき、オンからオフになることを特徴とする回路装置。
8. 請求項７に記載の回路装置において、
   前記ＣＲ回路は、前記電源電圧ノードと前記キャパシターの一端との間に設けられ、前記バイアス電圧がゲートに入力される第１Ｐ型トランジスターを、含むことを特徴とする回路装置。
9. 請求項１乃至８のいずれか一項に記載の回路装置において、
   前記電源電圧を第１電源電圧としたとき、前記監視対象電圧である第２電源電圧を前記第１電源電圧から生成するレギュレーターと、
   前記第２電源電圧に基づいて動作し、前記パワーオンリセット信号によりリセット及びリセット解除される処理回路と、
   を含むことを特徴とする回路装置。
10. 第１電源電圧から生成される監視対象電圧である第２電源電圧と基準電圧とを比較することでパワーオンリセット信号を出力するコンパレーターと、
    前記基準電圧を生成し、前記基準電圧を基準電圧ノードに出力する基準電圧生成回路と、
    前記第１電源電圧が供給される電源電圧ノードと前記基準電圧ノードとの間に接続される接続制御回路と、
    前記第２電源電圧を前記第１電源電圧から生成するレギュレーターと、
    前記第２電源電圧に基づいて動作し、前記パワーオンリセット信号によりリセット及びリセット解除される処理回路と、
    を含み、
    前記接続制御回路は、前記第１電源電圧が投入された後の所定期間において、前記基準電圧ノードと前記電源電圧ノードを接続し、
    前記接続制御回路は、
    前記電源電圧ノードと前記基準電圧ノードの間に設けられるスイッチと、
    前記第１電源電圧により動作し、前記第１電源電圧が投入された後に前記所定期間が経過したときに前記スイッチをオンからオフに制御する制御信号を前記スイッチに出力するＣＲ回路と、
    を含むことを特徴とする回路装置。
11. 請求項１０に記載の回路装置において、
    前記ＣＲ回路は、キャパシターを有し、前記キャパシターの容量値で決まる前記所定期間が経過したときにアクティブから非アクティブに遷移する前記制御信号を前記スイッチに出力し、
    前記スイッチは、前記制御信号が前記アクティブから前記非アクティブになったとき、オンからオフになることを特徴とする回路装置。
12. 請求項１１に記載の回路装置において、
    バイアス電圧を生成するバイアス回路を含み、
    前記ＣＲ回路は、前記電源電圧ノードと前記キャパシターの一端との間に設けられ、前記バイアス電圧がゲートに入力される第１Ｐ型トランジスターを、含むことを特徴とする回路装置。
13. 請求項１０乃至１２のいずれか一項に記載の回路装置において、
    前記基準電圧生成回路は、前記第１電源電圧に基づいて前記基準電圧を生成することを特徴とする回路装置。
14. 請求項１乃至８のいずれか一項に記載の回路装置と、
    振動子と、
    を含み、
    前記回路装置は、
    前記電源電圧を第１電源電圧としたとき、前記監視対象電圧である第２電源電圧を前記第１電源電圧から生成するレギュレーターと、
    前記第２電源電圧に基づいて動作し、前記パワーオンリセット信号によりリセット及びリセット解除される処理回路と、
    前記振動子を発振させることで、クロック信号を生成する発振回路と、
    を含み、
    前記処理回路は、前記クロック信号に基づいて計時処理を行う計時回路を含むことを特徴とするリアルタイムクロック装置。

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