JP7487739B2

JP7487739B2 - 半導体チップ及び半導体チップの製造方法

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Publication number: JP7487739B2
Application number: JP2021533072A
Authority: JP
Inventors: 一範原田; 秀人玉祖
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 2019-07-17
Filing date: 2020-07-13
Publication date: 2024-05-21
Anticipated expiration: 2040-07-13
Also published as: JPWO2021010380A1; WO2021010380A1

Description

本開示は、半導体チップ及び半導体チップの製造方法に関する。

本出願は、２０１９年７月１７日出願の日本出願第２０１９－１３１８０４号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。

炭化珪素（ＳｉＣ）により形成された半導体装置は、シリコン（Ｓｉ）により形成された半導体装置よりも、高耐圧で大電流を流すことができるため、パワーエレクトロニクス等の用途に用いられている。このような炭化珪素により形成された半導体装置には、炭化珪素の半導体チップが用いられている。

日本国特開２０１６－９６９５号公報日本国特開２０１４－１９６２０９号公報

本開示の半導体チップは、第１面と第１面とは反対の第２面を有する炭化珪素基板と、炭化珪素基板の第１面に設けられた第１の電極と、を有する。第１の電極は、平面視において、シリサイドを含む第１の領域と、シリサイドを含まない第２の領域と、を有する。

図１は、炭化珪素基板の構造図である。図２は、炭化珪素基板の反り量の説明図である。図３は、本開示の第１の実施形態の半導体チップの製造方法のフローチャートである。図４は、本開示の第１の実施形態の半導体チップの製造方法の説明図（１）である。図５は、本開示の第１の実施形態の半導体チップの製造方法の説明図（２）である。図６は、本開示の第１の実施形態の半導体チップの製造方法の説明図（３）である。図７は、本開示の第１の実施形態の半導体チップの製造方法の説明図（４）である。図８は、本開示の第１の実施形態の半導体チップの説明図（１）である。図９は、本開示の第１の実施形態の半導体チップの製造方法の説明図（５）である。図１０は、本開示の第１の実施形態の半導体チップの説明図（２）である。図１１は、本開示の第１の実施形態の半導体チップの製造方法の変形例の説明図（１）である。図１２は、本開示の第１の実施形態の半導体チップの変形例の説明図（１）である。図１３は、本開示の第１の実施形態の半導体チップの変形例の製造方法の説明図（２）である。図１４は、本開示の第１の実施形態の半導体チップの変形例の説明図（２）である。図１５は、本開示の第１の実施形態の半導体チップの平面図である。図１６は、本開示の第１の実施形態の半導体チップの断面図（１）である。図１７は、本開示の第１の実施形態の半導体チップの断面図（２）である。図１８は、本開示の第１の実施形態の半導体チップの断面図（３）である。図１９は、本開示の第２の実施形態の半導体チップの製造方法のフローチャートである。図２０は、本開示の第２の実施形態の半導体チップの製造方法の説明図（１）である。図２１は、本開示の第２の実施形態の半導体チップの製造方法の説明図（２）である。

［本開示が解決しようとする課題］
炭化珪素の半導体チップは、成膜、熱処理、研磨等の様々な製造工程を経て製造されるが、このような製造工程において、半導体チップを形成している炭化珪素基板が反る場合がある。炭化珪素基板が反ってしまうと、半導体チップの実装等の際に支障が生じる場合があることから、炭化珪素基板の反りの小さい半導体チップが求められている。

［本開示の効果］
本開示によれば、炭化珪素基板の反りの小さい半導体チップを提供できる。

実施するための形態について、以下に説明する。

［本開示の実施形態の説明］
最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。

〔１〕本開示の一態様に係る半導体チップは、第１面と前記第１面とは反対の第２面を有する炭化珪素基板と、前記炭化珪素基板の前記第１面に設けられた第１の電極と、を有し、前記第１の電極は、平面視において、シリサイドを含む第１の領域と、シリサイドを含まない第２の領域と、を有する。

これにより、炭化珪素基板における反りの小さい半導体チップを提供できる。

〔２〕平面視における前記第１の領域の形状は、互いに平行な１対の短辺と、前記短辺に直交し、前記短辺よりも長く、互いに平行な１対の長辺と、を有する長方形である。

これにより、更に炭化珪素基板における反りの小さい半導体チップを提供できる。

〔３〕前記短辺の長さは、１．５ｍｍ以上、１０．０ｍｍ以下である。

半導体チップは、チップ面積が大きいほど大電流を流すことができる。また、チップ面積が小さいほど結晶欠陥による不良が低減し、特に、チップが１０．０ｍｍ角を超えると著しく不良率が増加するためである。

〔４〕平面視における前記半導体チップの形状は、長方形であって、前記第１の領域の長辺の長さは、前記半導体チップの一辺と同じである。

〔５〕平面視において、前記第１の領域は、前記第２の領域に囲まれている。

この場合においても、炭化珪素基板における反りの小さい半導体チップを提供できる。

〔６〕前記第１の電極は、ニッケルまたはチタンを含む。

これにより、第１の領域の合金層を炭化珪素基板に含まれるＳｉとによりシリサイド化できる。

〔７〕平面視において、前記第１の領域の面積に対する前記第１の電極の面積は、７３％以上、９８％以下である。

前記第１の領域の面積に対する前記第１の電極の面積は、チップ面積と後述のチップ厚さとによって制限され、ドレイン電流を下げないためには、電極面積を大きくすることが望ましい。半導体チップの厚さは１００μｍ～２００μｍ程度のため、前記第１の領域の面積に対する前記第１の電極の面積は１．５ｍｍ角のチップでは７３％であり、１０．０ｍｍ角のチップでは９８％となる。

〔８〕前記第２面には、第２の電極が設けられており、前記炭化珪素基板の厚さをｔとし、前記第１の領域を平面視した第１の方向の長さをＷｄｘとし、前記第２の電極を平面視した前記第１の方向の長さをＷｓｘとした場合、Ｗｄｘ＞Ｗｓｘ＋２ｔであり、前記第１の領域を平面視した前記第１の方向と直交する第２の方向の長さをＷｄｙとし、前記第２の電極を平面視した前記第２の方向の長さをＷｓｙとした場合、Ｗｄｙ＞Ｗｓｙ＋２ｔである。

これにより、ドレイン電流に影響を与えることのない反りの小さい半導体チップを提供できる。

〔９〕前記第１の方向及び前記第２の方向において、前記第１の領域は、前記第２の電極よりも両側にｔ以上広い。

これにより、更にドレイン電流に影響を与えることのない反りの小さい半導体チップを提供できる。

〔１０〕前記第１の領域に含まれるシリコンの濃度は、３２ｗｔ％以上、４９ｗｔ％以下である。

これにより、Ｎｉ－Ｓｉ合金系の中で最も抵抗率が低いＮｉＳｉを形成できる。

〔１１〕本開示の一態様に係る半導体チップの製造方法は、第１面と前記第１面とは反対の第２面を有する炭化珪素基板を準備する工程と、前記炭化珪素基板の前記第２面に素子領域を形成する工程と、前記炭化珪素基板の前記第１面を研削する工程と、前記研削された前記第１面に金属膜を成膜する工程と、前記第１面に向けたレーザ光の照射により前記金属膜の一部にシリサイドを形成する工程と、を有し、前記研削された前記炭化珪素基板は、前記第２面が凹に反っており、前記第１面を研削する工程と前記金属膜の一部にシリサイドを形成する工程との間に、平面視した前記第１面において直交する第１の方向と第２の方向のうち反り量の大きな方向に長い複数の第１の領域と、前記第１の領域の間の第２の領域とを画定する工程を有し、前記金属膜の一部にシリサイドを形成する工程は、前記第２の領域にはレーザ光を照射することなく、前記第１の領域にレーザ光を照射する工程を有する。

これにより、半導体チップを製造するための炭化珪素基板の反りを小さくできる。

〔１２〕前記炭化珪素基板の前記第１面を研削する工程において研削された前記炭化珪素基板の前記第２面の反り量は、１μｍ以上、５００μｍ以下であり、より好ましくは、５０μｍ以上、３００μｍ以下である。

反り量が小さい基板では反りを補正する必要はなく、また反りが大きすぎる基板では、変形により半導体チップが破壊されている可能性が高くなるため、反りを補正しても良品が得られる可能性が低いからである。

〔１３〕前記金属膜は、ニッケルまたはチタンを含む。

〔１４〕前記金属膜を成膜する工程と前記金属膜の一部にシリサイドを形成する工程との間に、シリコン膜を成膜する工程を有する。

〔１５〕前記炭化珪素基板の大きさは、６インチ以上である。

炭化珪素基板の大きさが大きくなると、反りも顕著になるため、本発明は炭化珪素基板の大きさが６インチ以上の場合に、特に効果があるからである。

〔１６〕前記第１の領域は、短冊状である。

これにより、半導体チップにおいて、炭化珪素基板の反りを小さくできる。

〔１７〕前記金属膜の一部にシリサイドを形成する工程の後、前記炭化珪素基板をダイシングにより分離しチップ化する工程を有する。

これにより、半導体チップが得られる。

〔１８〕前記チップ化された半導体チップは、平面視における前記第１の領域の形状は、長方形である。

これにより、反りの小さな半導体チップが得られる。

〔１９〕前記チップ化された半導体チップの平面視における形状は、長方形であって、前記第１の領域の長辺の長さは、前記半導体チップの一辺と同じである。

これにより、反りの小さな半導体チップが得られる。

〔２０〕前記チップ化された半導体チップは、平面視において、前記第１の領域は、前記第２の領域に囲まれている。

〔２１〕前記チップ化された半導体チップは、平面視において、前記半導体チップの第１面の面積に対する前記第１の領域の面積は、７５％以上、９６％以下である。

前記半導体チップ第１面の面積に対する前記第１の領域の面積を大きくするほど、ドレイン電流が下がるのを防ぐことができる。前述のチップ厚さによる制限により、半導体チップの厚さ１００μｍ～２００μｍに対して、１．５ｍｍ角のチップでは７５％であり、１０．０ｍｍ角のチップでは９６％となる。

［本開示の実施形態の詳細］
以下、本開示の一実施形態について詳細に説明するが、本実施形態はこれらに限定されるものではない。また、本開示においては、Ｘ１－Ｘ２方向、Ｙ１－Ｙ２方向、Ｚ１－Ｚ２方向を相互に直交する方向とする。また、Ｘ１－Ｘ２方向及びＹ１－Ｙ２方向を含む面をＸＹ面と記載し、Ｙ１－Ｙ２方向及びＺ１－Ｚ２方向を含む面をＹＺ面と記載し、Ｚ１－Ｚ２方向及びＸ１－Ｘ２方向を含む面をＺＸ面と記載する。

〔第１の実施形態〕
最初に、半導体チップにおける反りについて説明する。

まず、図１に示されるように、第１面１０ａと第１面１０ａとは反対側の第２面１０ｂとを有する炭化珪素基板１０を準備し、次に、炭化珪素基板１０の第２面１０ｂに、イオン注入、電極形成、絶縁膜の成膜、熱処理等を行う。この後、炭化珪素基板１０の第１面１０ａを研削により薄くするが、これらの工程を経て薄くなった研削後の炭化珪素基板１０は、図２に示されるように、第２面１０ｂが凹、第１面１０ａが凸に反る場合がある。本願においては、炭化珪素基板１０の反り量とは、炭化珪素基板１０の第２面１０ｂにおける高低差、即ち、炭化珪素基板１０の第２面１０ｂにおいて、最も低い部分と最も高い部分の高さの差を意味するものとする。第２面１０ｂにおいて最も低い部分及び最も高い部分は、レーザオートフォーカス顕微鏡を用いた第２面１０ｂの形状の測定を通じて特定できる。

この後、第１面１０ａに電極を形成し、ダイシングソーにより半導体チップに分離するが、炭化珪素基板１０の反り量が大きいと、分離された半導体チップの反りも大きくなるため、半導体チップへの真空チャックが不完全となる。このため、半導体チップを搬送することができなくなり、半導体チップを実装する際にも支障が生じる。

（半導体チップの製造方法）
第１の実施形態の半導体チップの製造方法について、図３に基づき説明する。

最初に、ステップ１０２（Ｓ１０２）において、炭化珪素基板１０を準備する。炭化珪素基板１０は、図１に示されるように、第１面１０ａと第１面１０ａとは反対側の第２面１０ｂとを有しており、厚さが３５０μｍ～５００μｍ、大きさは、４インチ、６インチ、８インチのうちのいずれかである。本実施形態は炭化珪素基板１０の反りを小さくするものであるため、６インチ以上の大きさの炭化珪素基板１０に適用することが、特に好ましい。よって、この説明では、６インチの炭化珪素基板１０を用いた場合について説明する。

次に、ステップ１０４（Ｓ１０４）において、炭化珪素基板１０の第２面１０ｂに素子領域を形成する工程を行う。具体的には、炭化珪素基板１０の第２面１０ｂにイオン注入、電極形成、絶縁膜の成膜、熱処理等を行うことにより、後述する、図５に示されるように素子領域２０が形成される。

次に、ステップ１０６（Ｓ１０６）において、炭化珪素基板１０の第１面１０ａを研削する工程を行う。炭化珪素基板１０の第１面１０ａの研削は、裏面研削装置（Grinder）やＣＭＰ（chemical mechanical polishing）等により、炭化珪素基板１０の厚さが１５０μｍ以上、３００μｍ以下になるまで行う。

次に、ステップ１０８（Ｓ１０８）において、炭化珪素基板１０の第２面１０ｂの反り量を測定する。具体的には、図４に示されるように、炭化珪素基板１０の第２面１０ｂにおいて、Ｘ１－Ｘ２方向及びＹ１－Ｙ２方向における反り量を測定する。本実施形態は、この工程において、炭化珪素基板１０は、Ｘ１－Ｘ２方向またはＹ１－Ｙ２方向に、図２に示されるように、炭化珪素基板１０の第２面１０ｂが凹に反っているものとする。反り量の測定では、レーザオートフォーカス顕微鏡を用いて第２面１０ｂの形状を測定し、第２面１０ｂにおいて最も低い部分と最も高い部分との高さの差を計算し、この差を反り量とする。

次に、ステップ１１０（Ｓ１１０）において、図５に示されるように、炭化珪素基板１０の第１面１０ａに、スパッタリング等により、金属膜３０を成膜する。金属膜３０は、オーミック電極を形成するためのものであり、Ｎｉ（ニッケル）、Ｔｉ（チタン）等により形成されている。本実施形態においては、例えば、膜厚が９０ｎｍ以上、１１０ｎｍ以下のＮｉにより金属膜３０が形成されている。

次に、ステップ１１２（Ｓ１１２）において、レーザ光の照射を行う。例えば、Ｘ１－Ｘ２方向において、炭化珪素基板１０の第２面１０ｂが凹に反っている場合には、図６に示されるように、金属膜３０が成膜されている第１面１０ａ側に、Ｘ１－Ｘ２方向に長い短冊状のレーザ照射領域４１を設定し、レーザ光を照射する。つまり、第２面１０ｂの反りに応じて、レーザ光を照射する領域と、レーザ光を照射しない領域とを画定し、第１面１０ａに向けたレーザ光の照射を行う。具体的には、Ｘ１－Ｘ２方向に長い短冊状のレーザ照射領域４１の金属膜３０に、レーザ光のスポットを走査しながら照射する。これにより、金属膜３０等が加熱され、金属膜３０に含まれるＮｉと炭化珪素基板１０に含まれるＳｉにより、図７に示されるように、オーミック電極となるＮｉＳｉ合金層３１が形成される。照射されるレーザ光の波長は、例えば、３６５ｎｍである。尚、Ｘ１－Ｘ２方向において炭化珪素基板１０の第２面１０ｂが凹に反っている場合とは、図５に示されるように、炭化珪素基板１０の第２面１０ｂが凹に反っている場合である。

尚、炭化珪素基板１０が反っていない場合には、第１面１０ａ側の全面にレーザ光を照射する。従って、本実施形態の半導体チップの製造方法は、Ｘ１－Ｘ２方向またはＹ１－Ｙ２方向おける炭化珪素基板１０の第２面１０ｂの反り量が、１μｍ以上、５００μｍ以下の場合に行われる。第２面１０ｂの反り量が１μｍ未満であれば、反りを矯正するための処理を行わなくてよい。第２面１０ｂの反り量が５００μｍ超であると、素子領域２０内の素子が破壊されているおそれがあり、反りを矯正しても良品が得られる可能性が低い。

ＮｉＳｉ合金層３１は、レーザ光が照射されたレーザ照射領域４１の金属膜３０がシリサイド化し、ＮｉＳｉ合金となることにより形成される。このため隣り合うレーザ照射領域４１間のレーザ光の照射されないレーザ未照射領域４２ではシリサイド化されないためＮｉＳｉ合金層は形成されない。よって、レーザ未照射領域４２では、炭化珪素基板１０の第１面１０ａに金属膜３０が形成されたままの状態にある。このように、金属膜３０の一部にシリサイドが形成される。

本願においては、レーザ照射領域４１及びＮｉＳｉ合金層３１が形成された領域を第１の領域と記載し、レーザ未照射領域４２及び炭化珪素基板１０の第１面１０ａに金属膜３０が形成されたままの領域を第２の領域と記載する。また、第１の領域と第２の領域とにより第１面１０ａ側の電極、例えば、ドレイン電極が形成される。

ＮｉＳｉ合金層３１は合金化により、炭化珪素基板１０を引っ張る応力が生じる。よって、Ｘ１－Ｘ２方向が長手方向となるようにＮｉＳｉ合金層３１を形成することにより、Ｘ１－Ｘ２方向において炭化珪素基板１０を引っ張る応力が生じるため、炭化珪素基板１０の第２面１０ｂの反り量が小さくなり、平坦に近づけることができる。

次に、ステップ１１４（Ｓ１１４）において、炭化珪素基板１０をダイシングによりチップ化する。具体的には、図６に示されるＸ１－Ｘ２方向及びＹ１－Ｙ２方向の破線に沿って、炭化珪素基板１０をダイシングソーにより切断する。これにより、図８に示されるような、第１面１０ａのレーザ照射領域４１において、ＮｉＳｉ合金層３１が形成された半導体チップ１０１が得られる。即ち、第１面１０ａの平面視において、ＮｉＳｉ合金層３１が形成された領域とシリサイド化されていない金属膜３０の状態のままの領域とを有する半導体チップ１０１が形成される。尚、本願において、平面視とは、炭化珪素基板１０の第１面１０ａ側をＺ２方向より見ること、または、炭化珪素基板１０の第２面１０ｂ側をＺ１方向より見ることを意味する。

次に、図４に示されるＹ１－Ｙ２方向において、炭化珪素基板１０の第２面１０ｂが凹に反っている場合、即ち、Ｙ１－Ｙ２方向の炭化珪素基板１０の第２面１０ｂが、図５に示されるように反っている場合について説明する。この場合には、ステップ１１２のレーザ光の照射の際には、図９に示されるように、金属膜３０が成膜されている第１面１０ａ側に、Ｙ１－Ｙ２方向に長い短冊状のレーザ照射領域４１を設定し、レーザ光を照射する。つまり、第２面１０ｂの反りに応じて、レーザ光を照射する領域と、レーザ光を照射しない領域とを画定し、第１面１０ａに向けたレーザ光の照射を行う。具体的には、Ｙ１－Ｙ２方向に長い短冊状のレーザ照射領域４１の金属膜３０に、レーザ光のスポットを走査しながら照射する。これにより、金属膜３０等が加熱され、金属膜３０に含まれるＮｉと炭化珪素基板１０に含まれるＳｉにより、ＮｉＳｉ合金層３１が形成される。ＮｉＳｉ合金層３１は、レーザ光が照射されたレーザ照射領域４１における金属膜３０がシリサイド化することにより形成される。このため隣り合うレーザ照射領域４１間のレーザ光の照射されないレーザ未照射領域４２では、シリサイド化されないためＮｉＳｉ合金層は形成されず、炭化珪素基板１０の第１面１０ａに金属膜３０が形成されたままの状態にある。このように、金属膜３０の一部にシリサイドが形成される。

このように、Ｙ１－Ｙ２方向が長手方向となるようにＮｉＳｉ合金層３１を形成することにより、Ｙ１－Ｙ２方向において炭化珪素基板１０を引っ張る応力が生じるため、炭化珪素基板１０の第２面１０ｂの反りが小さくなり、平坦に近づけることができる。

この後、ステップ１１４（Ｓ１１４）において、炭化珪素基板１０をダイシングによりチップ化する。具体的には、図９に示されるＸ１－Ｘ２方向及びＹ１－Ｙ２方向の破線に沿って、炭化珪素基板１０をダイシングソーにより切断する。これにより、図１０に示されるような、第１面１０ａのレーザ照射領域４１において、ＮｉＳｉ合金層３１が形成された半導体チップ１０２が得られる。

尚、Ｙ１－Ｙ２方向に長い短冊状のレーザ照射領域４１を設定するか、Ｘ１－Ｘ２方向に長い短冊状のレーザ照射領域４１を設定するかの判断は、ステップ１０８において行ってもよい。この場合、Ｘ１－Ｘ２方向おける反り量とＹ１－Ｙ２方向における反り量とを比較して判断してもよい。例えば、Ｘ１－Ｘ２方向おける反り量よりも、Ｙ１－Ｙ２方向における反り量が大きい場合には、Ｙ１－Ｙ２方向に長い短冊状のレーザ照射領域４１を設定してもよい。また、Ｙ１－Ｙ２方向おける反り量よりも、Ｘ１－Ｘ２方向における反り量が大きい場合には、Ｘ１－Ｘ２方向に長い短冊状のレーザ照射領域４１を設定してもよい。また、本実施形態においては、ステップ１０８において得られた反り量に基づき、反り量が最も小さくなるように、レーザ照射領域４１の幅を調整してもよい。例えば、図６に示される場合では、レーザ照射領域４１のＹ１－Ｙ２方向の幅を調整してもよく、図９に示される場合では、レーザ照射領域４１のＸ１－Ｘ２方向の幅を調整してもよい。

上記の半導体チップ１０１及び１０２は、１辺が６ｍｍ角の正方形の半導体チップである。

図８に示されるように、半導体チップ１０１において、ＮｉＳｉ合金層３１のＹ１－Ｙ２方向の幅Ｗｙは、１．３μｍ以上、９．８μｍ以下、より好ましくは、２．８μｍ以上、５．８μｍ以下、更に好ましくは、２．６μｍ以上、５．６μｍ以下である。これはチップ厚１００μｍとして、上限は１０．０ｍｍ角チップ、下限は１．５ｍｍ角チップを想定した場合に必要な合金層の幅Ｗｙである。半導体チップ１０１においてＮｉＳｉ合金層３１の形状は、Ｘ１－Ｘ２方向を長辺とし、Ｙ１－Ｙ２方向を短辺とする長方形であり、Ｘ１－Ｘ２方向の長辺の長さは、半導体チップ１０１の一辺の長さと等しい。

図１０に示されるように、半導体チップ１０２においては、ＮｉＳｉ合金層３１におけるＸ１－Ｘ２方向の幅Ｗｘは、上記幅Ｗｙと同じ範囲である。半導体チップ１０２に形成されるＮｉＳｉ合金層３１の形状は、Ｙ１－Ｙ２方向を長辺とし、Ｘ１－Ｘ２方向を短辺とする長方形であり、Ｙ１－Ｙ２方向の長辺の長さは、半導体チップ１０２の一辺の長さと等しい。

（変形例）
次に、本実施形態の変形例について説明する。レーザ照射領域は、半導体チップにおいて所定の方向に長い長方形であれば、短冊状でなくてもよい。

例えば、図４に示されるＸ１－Ｘ２方向において、炭化珪素基板１０の第２面１０ｂが凹に反っている場合には、図１１及び図１２に示されるように、各々の半導体チップ内において、Ｘ１－Ｘ２方向が長辺となる長方形のレーザ照射領域４１を設定する。本変形例では、図３のステップ１１２において、このレーザ照射領域４１に、レーザ光を照射する。レーザ照射領域４１の金属膜３０に、レーザ光のスポットを走査しながら照射することにより、金属膜３０等が加熱され、金属膜３０に含まれるＮｉと炭化珪素基板１０に含まれるＳｉにより、ＮｉＳｉ合金層３１が形成される。尚、レーザ照射領域４１以外の領域がレーザ光の照射されないレーザ未照射領域４２となり、レーザ未照射領域４２においては、金属膜３０はシリサイド化されず、金属膜３０のままである。

次のステップ１１４では、炭化珪素基板１０をダイシングによりチップ化する。具体的には、図１１に示される破線に沿って、炭化珪素基板１０をダイシングソーにより切断する。これにより、図１２に示されるような、第１面１０ａのレーザ照射領域４１において、ＮｉＳｉ合金層３１が形成された半導体チップ１０３が得られる。

図１２に示される半導体チップ１０３においては、ＮｉＳｉ合金層３１は、Ｘ１－Ｘ２方向における長さＷｘ１が、Ｙ１－Ｙ２方向における長さＷｙ１よりも長い長方形の形状で形成される。例えば、Ｘ１－Ｘ２方向における長さＷｘ１は９．８μｍであり、Ｙ１－Ｙ２方向における長さＷｙ１は４．９μｍである。

ＮｉＳｉ合金層３１は、レーザ光が照射されたレーザ照射領域４１における金属膜３０がシリサイド化することにより形成される。レーザ光の照射されないレーザ未照射領域４２ではシリサイド化されないため、レーザ未照射領域４２では、炭化珪素基板１０の第１面１０ａに金属膜３０が形成されたままの状態にある。

よって、Ｘ１－Ｘ２方向が長辺となるような長方形のＮｉＳｉ合金層３１を形成することにより、Ｘ１－Ｘ２方向において炭化珪素基板１０を引っ張る応力が生じるため、炭化珪素基板１０の第２面１０ｂの反り量を小さくし、平坦に近づけることができる。

また、図４に示されるＹ１－Ｙ２方向において、炭化珪素基板１０の第２面１０ｂが凹に反っている場合には、図１３及び図１４に示されるように、各々の半導体チップ内において、Ｙ１－Ｙ２方向が長辺となる長方形のレーザ照射領域４１を設定する。本変形例では、図３のステップ１１２において、このレーザ照射領域４１に、レーザ光を照射する。このレーザ照射領域４１の金属膜３０に、レーザ光のスポットを走査しながら照射することにより、金属膜３０等が加熱され、金属膜３０に含まれるＮｉと炭化珪素基板１０に含まれるＳｉによりＮｉＳｉ合金層３１が形成される。尚、レーザ照射領域４１以外の領域がレーザ光の照射されないレーザ未照射領域４２となり、レーザ未照射領域４２においては、金属膜３０はシリサイド化されず、金属膜３０のままである。

次のステップ１１４では、炭化珪素基板１０をダイシングによりチップ化する。具体的には、図１３に示される破線に沿って、炭化珪素基板１０をダイシングソーにより切断する。これにより、図１４に示されるような、第１面１０ａのレーザ照射領域４１において、ＮｉＳｉ合金層３１が形成された半導体チップ１０４が得られる。

図１４に示される半導体チップ１０４においては、ＮｉＳｉ合金層３１は、Ｙ１－Ｙ２方向における長さＷｙ２が、Ｘ１－Ｘ２方向における長さＷｘ２よりも長い長方形の形状で形成される。例えば、Ｘ１－Ｘ２方向における長さＷｘ２は９．８μｍであり、Ｙ１－Ｙ２方向における長さＷｙ２は４．９μｍである。

よって、Ｙ１－Ｙ２方向が長辺となるような長方形の領域にＮｉＳｉ合金層３１を形成することにより、Ｙ１－Ｙ２方向において炭化珪素基板１０を引っ張る応力が生じるため、炭化珪素基板１０の第２面１０ｂの反り量を小さくし、平坦に近づけることができる。

この変形例における半導体チップ１０３及び１０４は、第１面１０ａでは、第１の領域となるＮｉＳｉ合金層３１の周囲を金属膜３０が残存している第２の領域が囲んでいる。

本変形例では、長辺の長さＷｘ１及びＷｙ２は、１．３μｍ以上、９．８μｍ以下であり、より好ましくは、２．８μｍ以上、５．８μｍ以下、更に好ましくは、２．６μｍ以上、５．６μｍ以下である。また、短辺の長さＷｙ１及びＷｘ２は、０．７μｍ以上、４．９μｍ以下であり、より好ましくは、１．４μｍ以上、２．６μｍ以下、更に好ましくは、１．３μｍ以上、２．８μｍ以下である。これはチップ厚１００μｍとして、上限は１０．０ｍｍ角チップ、下限は１．５ｍｍ角チップを想定した場合に必要な合金層の長辺の長さＷｘおよびＷｙ２である。

また、平面視において、半導体チップの第２面の面積に対するＮｉＳｉ合金層３１の面積は、７５％以上、９６％以下、より好ましくは、８５％以上、９０％以下である。これにより、１．５ｍｍ角から１０．０ｍｍ角チップにおいても十分なＮｉＳｉ合金層の面積を確保し、ドレイン電流の低下を防ぐことができる。

（半導体チップ）
次に、第１の実施形態における半導体チップ１００について、図１５から図１８に基づき説明する。本実施形態における半導体チップは、本実施形態における半導体チップの製造方法により製造することができる。図１５は、本実施形態における半導体チップの平面図である。図１６は、図１５における一点鎖線１５Ａ－１５Ｂにおいて切断した断面図であり、図１７は、図１５における一点鎖線１５Ｃ－１５Ｄにおいて切断した断面図であり、図１８は、図１５における一点鎖線１５Ｅ－１５Ｆにおいて切断した断面図である。

この半導体チップ１００では、炭化珪素基板１０の第２面１０ｂに、複数のゲート電極２１、ゲートランナー２２、ゲート電極パッド２３が形成されており、更に、各々のゲート電極２１を覆う絶縁膜２４が形成されている。各々のゲート電極２１は、Ｘ１－Ｘ２方向に長く形成されており、絶縁膜２４の上及び絶縁膜２４と絶縁膜２４との間の炭化珪素基板１０の第２面１０ｂには、ソース電極２５が形成されている。また、炭化珪素基板１０の第１面１０ａには、ＮｉＳｉ合金層３１と残存してる金属膜３０によりドレイン電極３３が形成されている。本願においては、ドレイン電極３３を第１の電極と記載する場合がある。

尚、ゲート電極２１はポリシリコンにより形成されており、ゲートランナー２２は、断面構造が、ポリシリコンがＡｌ（アルミニウム）に覆われている。絶縁膜２４は酸化シリコンにより形成されており、ソース電極２５はアルミニウムを含む材料により形成されている。

本実施形態においては、半導体チップ１００は、Ｘ１－Ｘ２方向、及び、Ｙ１－Ｙ２方向において、ソース電極２５よりも、ドレイン電極３３のＮｉＳｉ合金層３１が広くなるように形成されている。尚、本願においては、ソース電極２５を第２の電極と記載する場合がある。

ソース電極２５よりもＮｉＳｉ合金層３１が狭いと、ソース電極２５とドレイン電極３３のＮｉＳｉ合金層３１との間に流れる電流量が減少する場合がある。ソース電極２５の両側の端部より４５°の角度で広がる範囲よりも広い領域まで、ＮｉＳｉ合金層３１が形成されていれば、ソース電極２５とドレイン電極３３のＮｉＳｉ合金層３１との間に流れる電流量への影響は殆どないものと考えられる。よって、炭化珪素基板１０の厚さをｔとした場合、ドレイン電極３３のＮｉＳｉ合金層３１は、ソース電極２５に対応する領域よりも、各々の外側にｔよりも広がった領域まで形成されている。従って、ＮｉＳｉ合金層３１の長さは、ソース電極２５の長さに２ｔを加えた値よりも長く形成されている。

例えば、図１６に示されるように、Ｙ１－Ｙ２方向において、ＮｉＳｉ合金層３１の長さをＷｄｙとし、ソース電極２５の長さをＷｓｙとした場合、
Ｗｄｙ＞Ｗｓｙ＋２ｔ
となり、
また、図１８に示されるように、Ｘ１－Ｘ２方向において、ＮｉＳｉ合金層３１の長さをＷｄｘとし、ソース電極２５の長さをＷｓｘとした場合、
Ｗｄｘ＞Ｗｓｘ＋２ｔ
となるように形成されている。

更に、図１６に示されるように、Ｙ１－Ｙ２方向において、ＮｉＳｉ合金層３１は、ソース電極２５よりも、Ｘ１方向及びＸ２方向に、ともにｔ以上広く形成されている。

また、図１８に示されるように、Ｘ１－Ｘ２方向において、ＮｉＳｉ合金層３１は、ソース電極２５よりも、Ｙ１方向及びＹ２方向に、ともにｔ以上広く形成されている。

〔第２の実施形態〕
次に、第２の実施形態における半導体チップの製造方法について、図１９に基づき説明する。

本実施形態における半導体チップの製造方法は、図１９に示されるように、ステップ１１０の金属膜の成膜工程の後、ステップ２１０（Ｓ２１０）において、シリコン膜を成膜する工程を行う。具体的には、炭化珪素基板の準備（Ｓ１０２）、素子領域形成（Ｓ１０４）、研削（Ｓ１０６）、炭化珪素基板の反り量の測定（Ｓ１０８）、金属膜の成膜（Ｓ１１０）を行った後、シリコン膜の成膜（Ｓ２１０）を行う。シリコン膜を成膜する工程では、図２０に示されるように、金属膜３０の上にシリコン膜１５０を成膜する。成膜されるシリコン膜１５０の膜厚は、例えば、約１００ｎｍである。尚、ステップ１１０とステップ２１０は連続して行ってもよい。

この後、レーザ光の照射（Ｓ１１２）を行う。本実施形態は、レーザ光の照射により、図２１に示されるように、金属膜３０のＮｉと、主にシリコン膜１５０のＳｉとにより、ＮｉＳｉ合金層１３１が形成される。このため、炭化珪素基板からのシリコン供給不足を防ぎ、低抵抗率のＮｉＳｉ合金層を安定して形成できる。この後、ダイシング（Ｓ１１４）を行うことにより、本実施形態の半導体チップが得られる。

このように形成されるＮｉＳｉ合金層１３１におけるＳｉの濃度は３２ｗｔ％以上、４９ｗｔ％以下である。Ｓｉの濃度が３２ｗｔ％以上、４９ｗｔ％以下であると、ＮｉＳｉ合金層１３１の抵抗率を低く抑えられる。Ｓｉの濃度は二次イオン質量分析（secondary ion mass spectrometry：ＳＩＭＳ）法、Ｘ線光電子分光（X-ray Photoelectron Spectroscopy：ＸＰＳ）法、エネルギー分散型X線分析（Energy dispersive X-ray spectroscopy：ＥＤＸ）法、オージェ電子分光（Auger electron spectroscopy：ＡＥＳ）法、誘導結合プラズマ質量分析法（Inductively Coupled Plasma - Mass Spectrometry：ＩＣＰ－ＭＳ）法により測定できる。

尚、上記以外の内容については、第１の実施形態と同様である。

以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

１０炭化珪素基板
１０ａ第１面
１０ｂ第２面
２０素子領域
２１ゲート電極
２２ゲートランナー
２３ゲート電極パッド
２４絶縁膜
２５ソース電極
３０金属膜
３１ＮｉＳｉ合金層
３３ドレイン電極
４１レーザ照射領域
４２レーザ未照射領域
１００半導体チップ
１０１、１０２、１０３、１０４半導体チップ
１３１ＮｉＳｉ合金層
１５０シリコン膜

Claims

第１面と前記第１面とは反対の第２面を有する炭化珪素基板と、
前記炭化珪素基板の前記第１面に設けられた第１の電極と、
前記第２面に設けられた第２の電極と、
を有し、
前記第１の電極は、平面視において、シリサイドを含む第１の領域と、シリサイドを含まない第２の領域と、を有し、
前記炭化珪素基板の厚さをｔとし、前記第１の領域を平面視した第１の方向の長さをＷｄｘとし、前記第２の電極を平面視した前記第１の方向の長さをＷｓｘとした場合、
Ｗｄｘ＞Ｗｓｘ＋２ｔ
であり、
前記第１の領域を平面視した前記第１の方向と直交する第２の方向の長さをＷｄｙとし、前記第２の電極を平面視した前記第２の方向の長さをＷｓｙとした場合、
Ｗｄｙ＞Ｗｓｙ＋２ｔ
である半導体チップ。
平面視における前記第１の領域の形状は、
互いに平行な１対の短辺と、
前記短辺に直交し、前記短辺よりも長く、互いに平行な１対の長辺と、
を有する長方形である請求項１に記載の半導体チップ。
前記短辺の長さは、１．５ｍｍ以上、１０．０ｍｍ以下である請求項２に記載の半導体チップ。
平面視における前記半導体チップの形状は、長方形であって、
前記第１の領域の長辺の長さは、前記半導体チップの一辺と同じである請求項２または請求項３に記載の半導体チップ。
平面視において、前記第１の領域は、前記第２の領域に囲まれている請求項１から請求項３のいずれか一項に記載の半導体チップ。
前記第１の電極は、ニッケルまたはチタンを含む請求項１から請求項５のいずれか一項に記載の半導体チップ。
平面視において、前記第１の電極の面積に対する前記第１の領域の面積は、７３％以上、９８％以下である請求項１から請求項６のいずれか一項に記載の半導体チップ。
前記第１の方向及び前記第２の方向において、前記第１の領域は、前記第２の電極よりも両側にｔ以上広い請求項１から請求項７のいずれか一項に記載の半導体チップ。
前記第１の領域に含まれるシリコンの濃度は、３２ｗｔ％以上、４９ｗｔ％以下である請求項１から請求項８のいずれか一項に記載の半導体チップ。
第１面と前記第１面とは反対の第２面を有する炭化珪素基板を準備する工程と、
前記炭化珪素基板の前記第２面に素子領域を形成する工程と、
前記炭化珪素基板の前記第１面を研削する工程と、
前記研削された前記第１面に金属膜を成膜する工程と、
前記第１面に向けたレーザ光の照射により前記金属膜の一部にシリサイドを形成する工程と、
を有し、
前記研削された前記炭化珪素基板は、前記第２面が凹に反っており、
前記第１面を研削する工程と前記金属膜の一部にシリサイドを形成する工程との間に、平面視した前記第１面において直交する第１の方向と第２の方向のうち反り量の大きな方向に長い複数の第１の領域と、前記第１の領域の間の第２の領域とを画定する工程を有し、
前記金属膜の一部にシリサイドを形成する工程は、前記第２の領域にはレーザ光を照射することなく、前記第１の領域にレーザ光を照射する工程を有する半導体チップの製造方法。
前記炭化珪素基板の前記第１面を研削する工程において研削された前記炭化珪素基板の前記第２面の反り量は、１μｍ以上、５００μｍ以下である請求項１０に記載の半導体チップの製造方法。
前記金属膜は、ニッケルまたはチタンを含む請求項１０または請求項１１に記載の半導体チップの製造方法。
前記金属膜を成膜する工程と前記金属膜の一部にシリサイドを形成する工程との間に、シリコン膜を成膜する工程を有する請求項１０から請求項１２のいずれか一項に記載の半導体チップの製造方法。
前記炭化珪素基板の大きさは、６インチ以上である請求項１０から請求項１３のいずれか一項に記載の半導体チップの製造方法。
前記第１の領域は、短冊状である請求項１０から請求項１４のいずれか一項に記載の半導体チップの製造方法。
前記金属膜の一部にシリサイドを形成する工程の後、前記炭化珪素基板をダイシングにより分離しチップ化する工程を有する請求項１０から請求項１５のいずれか一項に記載の半導体チップの製造方法。
前記チップ化された半導体チップは、平面視における前記第１の領域の形状は、長方形である請求項１６に記載の半導体チップの製造方法。
前記チップ化された半導体チップの平面視における形状は、長方形であって、
前記第１の領域の長辺の長さは、前記半導体チップの一辺と同じである請求項１７に記載の半導体チップの製造方法。
前記チップ化された半導体チップは、平面視において、前記第１の領域は、前記第２の領域に囲まれている請求項１６または請求項１７に記載の半導体チップの製造方法。
前記チップ化された半導体チップは、平面視において、前記半導体チップの第１面の面積に対する前記第１の領域の面積は、７５％以上、９６％以下である請求項１６から請求項１９のいずれか一項に記載の半導体チップの製造方法。