JP6034694B2 - 半導体装置の製造方法及び半導体装置 - Google Patents

Description

本発明は、半導体装置の製造方法及び半導体装置に関する。

従来、半導体ウェーハの第１主面側に素子を形成した後に第２主面側から半導体ウェーハを研削することによって、薄型化された半導体装置を製造する半導体装置の製造方法が知られている（例えば、特許文献１参照。）。

図１２は、従来の半導体装置の製造方法を説明するために示す図である。図１２（ａ）〜図１２（ｄ）は各工程図である。図１２中、符号９１０は半導体層を示し、符号９５０は酸化膜を示す。なお、図１２中、素子の図示は省略している。

従来の半導体装置の製造方法は、半導体ウェーハＷを準備する工程（図１２（ａ））と、半導体ウェーハＷの第１主面側に素子を形成する素子形成工程（図１２（ｂ）参照。）と、半導体ウェーハＷの第２主面側から、半導体ウェーハＷが所定の厚さとなるように半導体ウェーハＷを研削する研削工程（図１２（ｃ）参照。）と、第２主面の表面に電極層９４０を形成する電極層形成工程（図１２（ｄ）参照。）と、半導体ウェーハＷを半導体チップとなる領域ごとに分割するダイシング工程（図示せず）とをこの順序で含む。

なお、本明細書中、「素子」とは、半導体ウェーハにおいて、一方の主面（第１主面）側に形成された層又は領域をいう。また、「第１主面」とは、半導体装置のうち素子が形成される側の面をいい、「第２主面」とは、第１主面とは反対側の面をいう。

従来の半導体装置の製造方法によれば、半導体ウェーハＷの第１主面側に素子を形成した後に第２主面側から半導体ウェーハＷを研削することから、半導体ウェーハＷが厚い状態で素子を形成することとなり、素子形成工程を実施することが容易となる。

また、従来の半導体装置の製造方法によれば、研削工程を含むことから、薄型化された半導体装置を製造することが可能となり、近年の電気機器に対する小型化及び薄型化の要求を満たす半導体装置を製造することが可能となる。

特開２０１１−２２２８９８号公報

しかしながら、従来の半導体装置の製造方法においては、研削工程中に第２主面側に割れが生じる場合があり、当該割れが第２主面側から半導体ウェーハ内部に伝播してしまうことに起因して高品質な半導体装置を製造することが困難となる場合があるという問題がある。このことは、半導体ウェーハがＳｉＣウェーハなどの化合物半導体ウェーハである場合にはより顕著となる。

そこで、本発明は、このような問題を解決するためになされたものであり、研削工程中に第２主面側に割れが生じた場合であっても、当該割れが第２主面から化合物半導体ウェーハ内部に伝播してしまうことを防ぐことが可能で、その結果、高品質な半導体装置を製造することが可能な半導体装置の製造方法を提供することを目的とする。また、そのような半導体装置の製造方法によって製造された半導体装置を提供することを目的とする。

［１］本発明の半導体装置の製造方法は、２以上の元素からなる化合物半導体ウェーハにおいて、前記化合物半導体ウェーハの第１主面側における素子形成深さより深い深さ領域に、前記化合物半導体ウェーハを構成する元素のうち第１元素を化学量論式で表されるよりも多く含有する第１元素過多領域及び前記第１元素とは別の第２元素を化学量論式で表されるよりも多く含有する第２元素過多領域を含む不均化層を形成する不均化層形成工程と、前記不均化層が所定の厚さとなるように、前記第１主面側とは反対側の第２主面側から前記化合物半導体ウェーハを研削する研削工程と、前記第２主面側における前記不均化層の表面に電極層を形成する電極層形成工程と、前記化合物半導体ウェーハをそれぞれが半導体チップとなる複数の領域に分割するダイシング工程とをこの順序で含むことを特徴とする。

なお、本明細書中、「素子形成深さ」とは、化合物半導体ウェーハの第１主面側に形成する素子の深さ又は形成された素子の深さをいう。

［２］本発明の半導体装置の製造方法においては、前記化合物半導体ウェーハは、ＳｉＣウェーハであることが好ましい。

［３］本発明の半導体装置の製造方法においては、前記不均化層形成工程においては、前記化合物半導体ウェーハの前記第１主面側又は前記第２主面側からレーザ光を照射することによって前記不均化層を形成することが好ましい。

［４］本発明の半導体装置の製造方法においては、前記不均化層形成工程においては、紫外線レーザ光を照射することによって前記不均化層を形成することが好ましい。

［５］本発明の半導体装置の製造方法においては、不均化層形成工程においては、前記化合物半導体ウェーハの前記第２主面側で発生させたアーク放電によって前記不均化層を形成することが好ましい。

［６］本発明の半導体装置の製造方法においては、前記不均化層形成工程の前に、前記化合物半導体ウェーハの前記第１主面側に素子を形成する素子形成工程をさらに含むことが好ましい。

［７］本発明の半導体装置の製造方法においては、前記不均化層形成工程と前記研削工程との間に、前記化合物半導体ウェーハの前記第１主面側に素子を形成する素子形成工程をさらに含むことが好ましい。

［８］本発明の半導体装置の製造方法においては、前記不均化層形成工程においては、前記素子形成深さより深い深さ領域の一部に前記不均化層を形成することが好ましい。

［９］本発明の半導体装置の製造方法においては、前記不均化層形成工程においては、前記素子形成深さより深い深さ領域の全部に前記不均化層を形成することが好ましい。

［１０］本発明の半導体装置は、化合物半導体ウェーハをダイシングにより分割して製造された半導体装置であって、半導体層と、前記半導体層の第１主面側に形成されている素子と、前記化合物半導体ウェーハの第１主面側における素子形成深さより深い深さ領域に、前記化合物半導体ウェーハを構成する元素のうち第１元素を化学量論式で表されるよりも多く含有する第１元素過多領域及び前記第１元素とは別の第２元素を化学量論式で表されるよりも多く含有する第２元素過多領域を含む不均化層と、前記第２主面における前記不均化層の表面に形成されている電極層とを備えることを特徴とする。

本発明の半導体装置の製造方法によれば、不均化層形成工程で、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層を形成し、それに続く研削工程で、不均化層が所定の厚さとなるように化合物半導体ウェーハを研削することとしているため、研削工程中に第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハ内部に伝播してしまうことを防ぐことが可能となる。その結果、高品質な半導体装置を製造することが可能となる。

また、本発明の半導体装置の製造方法によれば、不均化層が化合物半導体における原子同士の結合を切断して形成されるため、研削工程を実施することにより不均化層の表面が荒れやすくなり、電極層形成工程において電極層を形成する際、不均化層と電極層との間の接触総面積を増大させることが可能となる。その結果、半導体層と電極層との間の電気抵抗が低下し、半導体層と電極層との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。

本発明の半導体装置によれば、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層を備えるため、半導体装置を製造する過程において第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハ内部に伝播してしまうことを防ぐことが可能となる。その結果、半導体層の割れや欠けが少ない高品質な半導体装置となる。

また、本発明の半導体装置によれば、化合物半導体の結合が切断された不均化層を備えるため、半導体装置を製造する過程において不均化層を研削したとき、不均化層の表面が荒れやすくなり、電極層を形成する際、不均化層と電極層との間の接触総面積を増大させることが可能となる。その結果、半導体層と電極層との間の電気抵抗が低下し、半導体層と電極層との良好なオーミック接続を実現することが可能な半導体装置となる。

実施形態１に係る半導体装置１００を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示すフローチャートである。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態１に係る半導体装置の製造方法を説明するために示す図である。 実施形態２における不均化層形成工程Ｓ３０を説明するために示す図である。 実施形態３における不均化層形成工程Ｓ３０を説明するために示す図である。 実施形態４における不均化層形成工程Ｓ３０を説明するために示す図である。 実施形態５における不均化層形成工程Ｓ３０を説明するために示す図である。 実施形態６に係る半導体装置２００を説明するために示す図である。 試験例において形成された不均化層を示す写真である。 白い領域Ｒ１及び黒い領域Ｒ２における珪素（Ｓｉ）及び炭素（Ｃ）の濃度を示す図表である。 従来の半導体装置の製造方法を説明するために示す図である。

以下、本発明の半導体装置の製造方法及び半導体装置について、図に示す実施形態に基づいて説明する。

［実施形態１］
１．実施形態１に係る半導体装置１００の構成
まず、実施形態１に係る半導体装置１００の構成を説明する。
図１は、実施形態１に係る半導体装置１００を説明するために示す図である。

実施形態１に係る半導体装置１００は、化合物半導体ウェーハＷをダイシングにより分割して製造された半導体装置であって、図１に示すように、半導体層１１０と、半導体層１１０の第１主面側に形成されている素子１２０と、半導体層１１０の第２主面側に形成された不均化層１３０と、第２主面における不均化層１３０の表面に形成されている電極層１４０（カソード電極層）と、半導体層１１０の第１主面側に形成されたバリアメタル層１５０と、アノード電極層１６０と、保護絶縁層１７０とを備えるショットキーバリアダイオードである。

実施形態１に係る半導体装置１００において、化合物半導体ウェーハＷは、２以上の元素からなる半導体ウェーハである。実施形態１においては、化合物半導体ウェーハＷとして、ＳｉＣウェーハを用いる。

半導体層１１０は、ｎ^＋型半導体層１１２と、ｎ^＋型半導体層１１２よりも低濃度のｎ型不純物を含有するｎ⁻型半導体層１１４とを有する。

ｎ⁻型半導体層１１４は、ｎ^＋型半導体層１１２の表面にエピタキシャル法を用いて結晶を成長させることによって形成されたものである。ｎ^＋型半導体層１１２の厚さは、例えば３０μｍ〜１００μｍの範囲内にあり、ｎ^＋型半導体層１１２のｎ型不純物濃度は、例えば１×１０^１９ｃｍ^−３〜１×１０^２０ｃｍ^−３の範囲内にある。ｎ⁻型半導体層１１４の厚さは、例えば６μｍ〜７０μｍの範囲内にあり、ｎ⁻型半導体層１１４の不純物濃度は、例えば２×１０^１４ｃｍ^−３〜５×１０^１６ｃｍ^−３の範囲内にある。

素子１２０は、ｐ型半導体からなるガードリングであり、半導体層１１０の第１主面側の所定の領域に形成されている。素子１２０のｐ型不純物濃度は、例えば１×１０^１８ｃｍ^−３〜１×１０^１９ｃｍ^−３の範囲内にある。素子１２０の深さは、ｎ⁻型半導体層１１４の第１主面から０．１μｍ〜５μｍである。

不均化層１３０は、化合物半導体ウェーハＷの第１主面側における素子形成深さより深い深さ領域の一部に、第１元素過多領域（Ｓｉ過多領域）及び第２元素過多領域（Ｃ過多領域）を含む（後述する図１０における白い領域Ｒ１（Ｓｉ過多領域）及び白い領域Ｒ２（Ｃ過多領域）参照。）。具体的には、不均化層１３０においては、Ｓｉ過多領域中の所々にＣ過多領域が点在している。不均化層１３０は、後述するように化合物半導体ウェーハＷの第１主面側からレーザ光を照射することによって形成されている。

Ｓｉ過多領域は、化合物半導体ウェーハＷを構成する元素（Ｓｉ，Ｃ）のうち第１元素（Ｓｉ）を化学量論式で表されるよりも多く含有する。ＳｉはＳｉＣと比較して柔らかい（硬度が低い）ため、Ｓｉ過多領域で割れが発生した場合には、Ｓｉ過多領域においては割れが伝播することがあるが、ＳｉＣ領域（半導体層１１０）においてまで割れが伝播しにくくなる。

Ｃ過多領域は、化合物半導体ウェーハＷを構成する元素（Ｓｉ，Ｃ）のうち第１元素（Ｓｉ）とは別の第２元素（Ｃ）を化学量論式で表されるよりも多く含有する。ＣはＳｉＣと比較して柔らかい（硬度が低い）ため、Ｃ過多領域で割れが発生した場合には、Ｃ過多領域においては割れが伝播することがあるが、ＳｉＣ領域（半導体層１１０）においてまで割れが伝播しにくくなる。

従って、不均化層１３０は、割れが周囲の伝播しにくい性質を有する。

不均化層１３０の厚さは、０．１μｍ〜３０μｍである。なお、不均化層１３０を０．１μｍ以上の厚さとしたのは、研削工程Ｓ４０中に化合物半導体ウェーハＷの割れや欠けの発生を防ぐことを可能とし、高品質な半導体装置を高い歩留まりで製造することを可能とするためであり、不均化層１３０を３０μｍ以下の厚さとしたのは、薄型化された半導体装置を製造することを可能とするためである。

電極層１４０は、不均化層１３０の第２主面側に形成されている。電極層１４０は、電極材料であるニッケルを不均化層１３０の第２主面側の表面に蒸着することにより形成されている。電極層１４０の厚さは、例えば０．１μｍ〜５μｍである。

バリアメタル層１５０は、ｎ⁻型半導体層１１４との間でショットキー接合を形成する金属（例えばニッケル、チタンなど。）からなる。バリアメタル層１５０の厚さは、例えば２μｍである。アノード電極層１６０は、バリアメタル層１５０の表面に形成されている。アノード電極層１６０の厚さは、例えば５μｍである。アノード電極層１６０は、例えばアルミニウムからなる。保護絶縁層１７０は、バリアメタル層１５０及びアノード電極層１６０を取り囲むように形成されている。

２．実施形態１に係る半導体装置の製造方法
次に、実施形態１に係る半導体装置の製造方法を説明する。
図２は、実施形態１に係る半導体装置の製造方法を説明するために示すフローチャートである。図３及び図４は、実施形態１に係る半導体装置の製造方法を説明するために示す図である。図３（ａ）〜図３（ｄ）及び図４（ａ）〜図４（ｄ）は各工程図である。

実施形態１に係る半導体装置の製造方法は、図２に示すように、「化合物半導体ウェーハ準備工程Ｓ１０」、「素子形成工程Ｓ２０」、「不均化層形成工程Ｓ３０」、「研削工程Ｓ４０」、「電極層形成工程Ｓ５０」及び「ダイシング工程Ｓ６０」をこの順序で実施する。

（１）化合物半導体ウェーハ準備工程Ｓ１０
まず、図３（ａ）に示すように、ｎ^＋型半導体層１１２と、ｎ^＋型半導体層１１２の表面にエピタキシャル法により形成されたｎ⁻型半導体層１１４とがこの順序で積層された半導体層１１０を有する化合物半導体ウェーハＷを準備する。化合物半導体ウェーハＷは２以上の元素からなり、実施形態１においては、化合物半導体ウェーハＷとして、ＳｉＣウェーハを用いる。

（２）素子形成工程Ｓ２０
次に、図３（ｂ）及び図３（ｃ）に示すように、化合物半導体ウェーハＷの第１主面側に素子１２０を形成する。具体的には、化合物半導体ウェーハＷの第１主面側に、マスクＭを形成し、所定の領域を開口した上で、当該開口を介してイオン注入法やデポジション法などの方法を用いてｎ⁻型半導体層１１４にｐ型不純物（例えばボロン）を導入してｐ型不純物導入領域１２０’を形成する。その後、化合物半導体ウェーハＷに熱処理（例えば１０００℃）を施してｐ型不純物を拡散させることにより素子１２０を形成する。

（３）不均化層形成工程Ｓ３０
次に、図３（ｄ）に示すように、化合物半導体ウェーハＷの第１主面側における素子形成深さより深い深さ領域に、化合物半導体ウェーハＷを構成する元素（Ｓｉ，Ｃ）のうち第１元素（Ｓｉ）を化学量論式で表されるよりも多く含有する第１元素過多領域（Ｓｉ過多領域）及び第１元素（Ｓｉ）とは別の第２元素（Ｃ）を化学量論式で表されるよりも多く含有する第２元素過多領域（Ｃ過多領域）を含む不均化層１３０を形成する。不均化層形成工程Ｓ３０においては、素子形成深さより深い深さ領域の一部に不均化層１３０を形成する。

具体的には、化合物半導体ウェーハＷの第１主面側からレーザ光照射装置によって照射したレーザ光を微小スポットに集光することによって不均化層１３０を形成する。不均化層形成工程Ｓ３０においては、レーザ光を２次元的にスキャンする。照射したレーザ光は、波長が２６６ｎｍ〜３５５ｎｍである紫外線レーザ光である。レーザ光のスキャン速度は、例えば１０〜１００ｍｍ／秒である。レーザ光の加工出力は、３Ｗ以下で、例えば２．２Ｗである。なお、出力３Ｗ以下のレーザ光を照射するのは、半導体層１１０そのものを蒸発させることとなく、不均化層１３０を形成するためである。

（４）研削工程Ｓ４０
次に、図４（ａ）に示すように、不均化層１３０が所定の厚さとなるように、第２主面側から化合物半導体ウェーハＷを研削する。具体的には、化合物半導体ウェーハＷをグラインダ装置に設置し、化合物半導体ウェーハＷの第１主面側をチャックテーブルに真空吸着した後、第２主面側からドライポリッシュ法を用いて化合物半導体ウェーハＷを研削する。なお、ドライポリッシュ法に代えて、ＣＭＰ法やケミカルエッチング法を用いて研削工程Ｓ４０を実施してもよい。

（５）電極層形成工程Ｓ５０
次に、図４（ｂ）に示すように、第２主面における不均化層１３０の表面に電極層１４０を形成する。具体的には、不均化層１３０の表面を洗浄した後、不均化層１３０の表面上に、例えばスパッタリングなどの物理気相成長法（ＰＶＤ）により、電極層１４０の材料であるニッケルを堆積させる。次に、真空中において８００℃で１０分間の熱処理を行うことで不均化層１３０と堆積させたニッケルとをシリサイド化して電極層１４０を形成する。

次に、図４（ｃ）に示すように、半導体層１１０の第１主面側に、保護絶縁層１７０、バリアメタル層１５０及びアノード電極層１６０を形成する。

（６）ダイシング工程Ｓ６０
次に、化合物半導体ウェーハをダイシングにより分割することにより、実施形態１に係る半導体装置１００を製造することができる（図４（ｄ）参照。）。

３．実施形態１に係る半導体装置及び半導体装置の製造方法の効果
次に、実施形態１に係る半導体装置及び半導体装置の製造方法の効果を説明する。

実施形態１に係る半導体装置の製造方法によれば、不均化層形成工程Ｓ３０で、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層１３０を形成し、それに続く研削工程Ｓ４０で、不均化層１３０が所定の厚さとなるように化合物半導体ウェーハＷを研削することとしているため、研削工程Ｓ４０中に第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、高品質な半導体装置を製造することが可能となる。

また、実施形態１に係る半導体装置の製造方法によれば、不均化層１３０が化合物半導体の結合を切断して形成されることになるため、研削工程Ｓ４０を実施することにより不均化層１３０の表面が荒れやすくなり、電極層形成工程Ｓ５０において電極層１４０を形成する際、不均化層１３０と電極層１４０との間の接触総面積を増大させることが可能となる。その結果、半導体層１１０と電極層１４０との間の電気抵抗が低下し、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。

また、実施形態１に係る半導体装置の製造方法によれば、化合物半導体ウェーハＷがＳｉＣウェーハであるため、電極層形成工程Ｓ５０中に不均化層１３０と電極層１４０とを低い温度でシリサイド化することが可能となり、このことによっても良好なオーミック接続を容易に実現することが可能となる。

また、実施形態１に係る半導体装置の製造方法によれば、ＳｉＣウェーハのように硬く割れや欠けが発生しやすい化合物半導体ウェーハを用いた場合であっても、上記した効果を有する半導体装置を製造することが可能となる。

また、実施形態１に係る半導体装置の製造方法によれば、化合物半導体ウェーハＷがＳｉＣウェーハであり、かつ、不均化層形成工程Ｓ３０で形成された不均化層１３０がＣを多く含有するＣ過多領域を含むことから、電極層形成工程Ｓ５０において不均化層１３０と電極層１４０とをシリサイド化する際に、半導体層１１０と電極層１４０との間の剥離の原因となるおそれがあるＣを取り除きやすくなる。

また、実施形態１に係る半導体装置の製造方法によれば、不均化層形成工程Ｓ３０においては、化合物半導体ウェーハＷの第１主面側からレーザ光を照射することによって不均化層１３０を形成することから、不均化層１３０を形成する深さ位置において微小スポットを形成することができ、素子形成領域に悪影響を与えることを防ぎつつ不均化層を形成することが可能となる。

また、実施形態１に係る半導体装置の製造方法によれば、紫外線レーザ光を照射することによって不均化層１３０を形成することから、所定の深さ位置に精度良く不均化層１３０を形成することが可能となる。

また、実施形態１に係る半導体装置の製造方法によれば、素子形成工程を実施した後に不均化層形成工程を実施した場合であっても、本発明の半導体装置を製造することが可能となる。

また、実施形態１に係る半導体装置の製造方法によれば、不均化層形成工程Ｓ３０においては、素子形成深さより深い深さ領域の一部（深さ方向における一部）に不均化層１３０を形成することから、素子形成深さより深い深さ領域の全部に不均化層１３０を形成する場合と比較して、作業時間と手間とを少なくすることが可能となり、高い生産性で半導体装置を製造することが可能となる。

実施形態１に係る半導体装置１００によれば、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層１３０を備えるため、半導体装置を製造する過程において第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、半導体層１１０の割れや欠けが少なく高品質な半導体装置となる。

また、実施形態１に係る半導体装置１００によれば、化合物半導体における原子同士の結合が切断された不均化層１３０を備えるため、半導体装置を製造する過程において不均化層１３０を研削したとき、不均化層１３０の表面が荒れやすくなり、電極層１４０を形成する際、不均化層１３０と電極層１４０との間の接触総面積を増大させることが可能となる。その結果、半導体層１１０と電極層１４０との間の電気抵抗が低下し、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置となる。

［実施形態２］
図５は、実施形態２における不均化層形成工程Ｓ３０を説明するために示す図である。

実施形態２に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、素子形成深さより深い深さ領域の全部に不均化層を形成する点が実施形態１に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態２における不均化層形成工程Ｓ３０においては、図５に示すように、素子形成深さ（素子１２０が形成された深さ）より深い深さ領域の全部に不均化層１３０を形成する。

実施形態２における不均化層形成工程Ｓ３０においては、素子形成深さより深い深さ領域を２段階の深さに分けてそれぞれスキャンすることによって、素子形成深さより深い深さ領域の全部に不均化層１３０を形成する。なお、レーザ光をデフォーカスすることによって、素子形成深さより深い深さ領域の全部に不均化層１３０を形成してもよい。

このように、実施形態２に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に不均化層を形成する点が実施形態１に係る半導体装置の製造方法の場合とは異なるが、実施形態１に係る半導体装置の製造方法の場合と同様に、不均化層形成工程Ｓ３０で、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層１３０を形成し、それに続く研削工程Ｓ４０で、不均化層１３０が所定の厚さとなるように化合物半導体ウェーハＷを研削することとしているため、研削工程Ｓ４０中に第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、高品質な半導体装置を製造することが可能となる。

また、実施形態２に係る半導体装置の製造方法によれば、不均化層１３０が化合物半導体の結合を切断して形成されることになるため、研削工程Ｓ４０を実施することにより不均化層１３０の表面が荒れやすくなり、電極層形成工程Ｓ５０において電極層１４０を形成する際、不均化層１３０と電極層１４０との間の接触総面積を増大させることが可能となる。その結果、半導体層１１０と電極層１４０との間の電気抵抗が低下し、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。

また、実施形態２に係る半導体装置の製造方法によれば、素子形成深さより深い深さ領域の全部に不均化層１３０を形成するため、素子形成深さより深い深さ領域の一部に不均化層１３０を形成した場合と比較して、研削工程Ｓ４０において研削効率を高めることが可能となる。さらにまた、不均化層１３０は、割れや欠けが周囲に伝播しにくい性質を有すため、化合物半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。

なお、実施形態２に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に不均化層を形成する点以外の点においては実施形態１に係る半導体装置の製造方法と同様の工程を有するため、実施形態１に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。

［実施形態３］
図６は、実施形態３における不均化層形成工程Ｓ３０を説明するために示す図である。

実施形態３に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、レーザ光を照射する方向が実施形態１に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態３おける不均化層形成工程Ｓ３０においては、図６に示すように、化合物半導体ウェーハＷの第２主面側からレーザ光を照射することによって不均化層１３０を形成する。

このように、実施形態３に係る半導体装置の製造方法は、レーザ光を照射する方向が実施形態１に係る半導体装置の製造方法の場合とは異なるが、実施形態１に係る半導体装置の製造方法の場合と同様に、不均化層形成工程Ｓ３０で、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層１３０を形成し、それに続く研削工程Ｓ４０で、不均化層１３０が所定の厚さとなるように化合物半導体ウェーハＷを研削することとしているため、研削工程Ｓ４０中に第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、高品質な半導体装置を製造することが可能となる。

また、実施形態３に係る半導体装置の製造方法によれば、不均化層１３０が化合物半導体の結合を切断して形成されることになるため、研削工程Ｓ４０を実施することにより不均化層１３０の表面が荒れやすくなり、電極層形成工程Ｓ５０において電極層１４０を形成する際、不均化層１３０と電極層１４０との間の接触総面積を増大させることが可能となる。その結果、半導体層１１０と電極層１４０との間の電気抵抗が低下し、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。

また、実施形態３に係る半導体装置の製造方法によれば、化合物半導体ウェーハＷの第２主面側からレーザ光を照射することによって不均化層１３０を形成するため、第１主面側に形成された素子１２０にレーザ光が与える影響を低減することが可能となる。

なお、実施形態３に係る半導体装置の製造方法は、レーザ光を照射する方向以外の点においては実施形態１に係る半導体装置の製造方法と同様の工程を有するため、実施形態１に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。

［実施形態４］
図７は、実施形態４における不均化層形成工程Ｓ３０を説明するために示す図である。

実施形態４に係る半導体装置の製造方法は、基本的には実施形態３に係る半導体装置の製造方法と同様の工程を含むが、素子形成深さより深い深さ領域の全部に不均化層１３０を形成する点が実施形態１に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態４における不均化層形成工程Ｓ３０においては、図７に示すように、素子形成深さ（素子１２０が形成された深さ）より深い深さ領域の全部に不均化層１３０を形成する。

実施形態４における不均化層形成工程Ｓ３０においては、素子形成深さより深い深さ領域を２段階の深さに分けてそれぞれスキャンすることによって、素子形成深さより深い深さ領域の全部に不均化層１３０を形成する。なお、レーザ光をデフォーカスすることによって、素子形成深さより深い深さ領域の全部に不均化層１３０を形成してもよい。

このように、実施形態４に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に不均化層１３０を形成する点が実施形態３に係る半導体装置の製造方法の場合とは異なるが、実施形態３に係る半導体装置の製造方法の場合と同様に、不均化層形成工程Ｓ３０で、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層１３０をい形成し、それに続く研削工程Ｓ４０で、不均化層１３０が所定の厚さとなるように化合物半導体ウェーハＷを研削することとしているため、研削工程Ｓ４０中に第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、高品質な半導体装置を製造することが可能となる。

また、実施形態４に係る半導体装置の製造方法によれば、不均化層１３０が化合物半導体の結合を切断して形成されることになるため、研削工程Ｓ４０を実施することにより不均化層１３０の表面が荒れやすくなり、電極層形成工程Ｓ５０において電極層１４０を形成する際、不均化層１３０と電極層１４０との間の接触総面積を増大させることが可能となる。その結果、半導体層１１０と電極層１４０との間の電気抵抗が低下し、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。

また、実施形態４に係る半導体装置の製造方法によれば、素子形成深さより深い深さ領域の全部に不均化層１３０を形成するため、素子形成深さより深い深さ領域の一部に不均化層１３０を形成した場合と比較して、研削工程Ｓ４０において研削効率を高めることが可能となる。その一方で不均化層１３０は、割れや欠けが周囲に伝播しにくい性質を有すため、化合物半導体ウェーハＷの割れや欠けの発生を防ぐことが可能となり、ひいては、高品質な半導体装置を高い歩留まりで製造することが可能となる。

なお、実施形態４に係る半導体装置の製造方法は、素子形成深さより深い深さ領域の全部に不均化層１３０を形成する点以外の点においては実施形態３に係る半導体装置の製造方法と同様の工程を有するため、実施形態３に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。

［実施形態５］
図８は、実施形態５における不均化層形成工程Ｓ３０を説明するために示す図である。

実施形態５に係る半導体装置の製造方法は、基本的には実施形態４に係る半導体装置の製造方法と同様の工程を含むが、不均化層形成工程の内容が実施形態２に係る半導体装置の製造方法の場合とは異なる。すなわち、実施形態５における不均化層形成工程Ｓ３０においては、図８に示すように、化合物半導体ウェーハＷの第２主面側で発生させたアーク放電によって不均化層１３０を形成する。

不均化層形成工程Ｓ３０において、アーク放電を発生させる方法は適宜の方法を用いることができるが、例えば、電源装置３１０と、当該電源装置と電気的に接続され所定の間隔で離間して配置された陰極及び陽極を有する放電部３２０とを備えるアーク放電装置３００を用いてアーク放電を発生させることができる。当該陰極及び陽極に高電圧をかけることでアーク放電を発生させ、このアーク放電によって不均化層１３０を形成する。陽極及び陰極の間の電圧は数千Ｖである。

このように、実施形態５に係る半導体装置の製造方法は、不均化層形成工程の内容が実施形態４に係る半導体装置の製造方法の場合とは異なるが、実施形態４に係る半導体装置の製造方法の場合と同様に、不均化層形成工程Ｓ３０で、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層１３０を形成し、それに続く研削工程Ｓ４０で、不均化層１３０が所定の厚さとなるように化合物半導体ウェーハＷを研削することとしているため、研削工程Ｓ４０中に第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、高品質な半導体装置を製造することが可能となる。

また、実施形態５に係る半導体装置の製造方法によれば、不均化層１３０が化合物半導体の結合を切断して形成されることになるため、研削工程Ｓ４０を実施することにより不均化層１３０の表面が荒れやすくなり、電極層形成工程Ｓ５０において電極層１４０を形成する際、不均化層１３０と電極層１４０との間の接触総面積を増大させることが可能となる。その結果、半導体層１１０と電極層１４０との間の電気抵抗が低下し、半導体層１１０と電極層１４０との良好なオーミック接続を実現することが可能な半導体装置を製造することが可能となる。

また、実施形態５に係る半導体装置の製造方法によれば、化合物半導体ウェーハＷの第２主面側で発生させたアーク放電によって不均化層１３０を形成することから、レーザ光を照射することによって不均化層１３０を形成する場合と比較して、不均化層１３０を容易に形成することが可能となる。

なお、実施形態５に係る半導体装置の製造方法は、不均化層形成工程の内容が異なる点以外の点においては実施形態４に係る半導体装置の製造方法と同様の工程を有するため、実施形態４に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。

［実施形態６］
図９は、実施形態６に係る半導体装置２００を説明するために示す図である。

実施形態６に係る半導体装置２００は、基本的には実施形態１に係る半導体装置１００と同様の構成を有するが、パワーＭＯＳＦＥＴである点が実施形態１に係る半導体装置１００の場合とは異なる。すなわち、実施形態６に係る半導体装置２００は、図９に示すように、ｎ^＋型半導体層２１２及びｎ⁻型半導体層２１４を有する半導体層２１０と、ボディ領域２２２及びソース領域２２４を有する素子２２０と、不均化層２３０と、電極層２４０（ドレイン電極層）と、ソース電極層２５０と、ゲート電極層２６０と、層間絶縁膜２６２と、ゲート絶縁膜２６４とを備えるパワーＭＯＳＦＥＴ（プレーナーゲート型のパワーＭＯＳＦＥＴ）である。

このように、実施形態６に係る半導体装置２００は、パワーＭＯＳＦＥＴである点が実施形態１に係る半導体装置１００の場合とは異なるが、実施形態１に係る半導体装置１００の場合と同様に、第１元素過多領域及び第２元素過多領域を含み、割れが周囲に伝播しにくい性質を有する不均化層２３０を備えるため、半導体装置を製造する過程において第２主面側に割れが生じた場合であっても、当該割れが第２主面側から化合物半導体ウェーハＷ内部に伝播してしまうことを防ぐことが可能となる。その結果、半導体層２１０の割れや欠けが少ない高品質な半導体装置となる。

また、実施形態６に係る半導体装置２００によれば、化合物半導体の結合が切断された不均化層２３０を備えるため、半導体装置を製造する過程において不均化層２３０を研削したとき、不均化層２３０の表面が荒れやすくなり、電極層２４０を形成する際、不均化層２３０と電極層２４０との間の接触総面積を増大させることが可能となる。その結果、半導体層２１０と電極層２４０との間の電気抵抗が低下し、半導体層２１０と電極層２４０との良好なオーミック接続を実現することが可能な半導体装置となる。

なお、実施形態６に係る半導体装置２００は、パワーＭＯＳＦＥＴである点以外の点においては実施形態１に係る半導体装置１００と同様の構成を有するため、実施形態１に係る半導体装置１００が有する効果のうち該当する効果を有する。

[試験例］
本試験例は、不均化層形成工程（例えばアーク放電工程）により、化合物半導体ウェーハ（ＳｉＣウェーハ）を構成する元素（Ｓｉ，Ｃ）のうち第１元素（Ｓｉ）を化学量論式で表されるよりも多く含有する第１元素過多領域及び第２元素（Ｃ）を化学量論式で表されるよりも多く含有する第２元素過多領域を含む不均化層を形成可能であることを確認するための試験例である。

１．不均化層の形成
化合物半導体ウェーハとしてのＳｉＣウェーハの表面近傍でアーク放電をさせることによりＳｉＣウェーハの表面に不均化層を形成し、その後、形成された不均化層を顕微鏡により観察した。図１０は、試験例において形成された不均化層を示す写真である。図１０に示すように、不均化層は、白い領域Ｒ１と、当該白い領域Ｒ１の中に点在する黒い領域Ｒ２とを含む。

２．評価方法
次に、エネルギー分散型Ｘ線分析（Energy Dispersive X-ray spectroscopy，ＥＤＸ）を用いて、上記した白い領域Ｒ１及び黒い領域Ｒ２のそれぞれにおいて、珪素（Ｓｉ）及び炭素（Ｃ）の濃度を測定した。

３．評価結果
図１１は、白い領域Ｒ１及び黒い領域Ｒ２における珪素（Ｓｉ）及び炭素（Ｃ）の濃度を示す図表である。図１１からもわかるように、白い領域Ｒ１においては、Ｓｉの元素濃度が７６．４５ｍｏｌ％であり、Ｃの元素濃度が２０．６８ｍｏｌ％である。従って、白い領域Ｒ１においては、ＳｉＣウェーハを構成する元素（Ｓｉ，Ｃ）のうち第１元素（Ｓｉ）を化学量論式で表されるよりも多く含有することから、白い領域Ｒ１は、本発明における第１元素過多領域である。また、黒い領域Ｒ２においては、Ｓｉの元素濃度が１４．７８ｍｏｌ％であり、Ｃの元素濃度が８２．１８ｍｏｌ％である。従って、黒い領域Ｒ２においては、第１元素（Ｓｉ）とは別の第２元素（Ｃ）を化学量論式で表されるよりも多く含有することから、黒い領域Ｒ２は、本発明における第２元素過多領域である。これらのことから、本試験例によれば、不均化層形成工程（アーク放電工程）により、化合物半導体ウェーハ（ＳｉＣウェーハ）を構成する元素（Ｓｉ，Ｃ）のうち第１元素（Ｓｉ）を化学量論式で表されるよりも多く含有する第１元素過多領域及び第２元素（Ｃ）を化学量論式で表されるよりも多く含有する第２元素過多領域を含む不均化層を形成可能であることが確認できた。

以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。

（１）上記各実施形態においては、不均化層形成工程Ｓ３０の前に素子形成工程Ｓ２０を実施した場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、不均化層形成工程Ｓ３０と研削工程Ｓ４０との間に素子形成工程Ｓ２０を実施した場合であっても本発明を適用可能である。

（２）上記各実施形態においては、素子形成深さより深い深さ領域の一部又は全部に不均化層１３０を形成した場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、化合物半導体ウェーハＷの中心部においては素子形成深さより深い深さ領域の全部に不均化層１３０を形成し、化合物半導体ウェーハＷの周辺部においては素子形成深さより深い深さ領域の一部に不均化層１３０を形成した場合であっても本発明を適用可能である。

（３）上記実施形態１〜５においては、半導体装置がショットキーバリアダイオードである場合を、上記実施形態６においては、半導体装置がパワーＭＯＳＦＥＴである場合を例にとって本発明を説明したが、本発明はこれに限定されるものではない。例えば、半導体装置が、ｐｎダイオード、ＩＧＢＴ又はサイリスターである場合であっても本発明を適用可能である。

（４）上記各実施形態においては、ｎ^＋型半導体層１１２と、ｎ^＋型半導体層１１２上にエピタキシャル法によって形成されたｎ⁻型半導体層１１４とを有する半導体層１１０を有する化合物半導体ウェーハを用いる場合を例にとって本願発明の発明を説明したが、本発明はこれに限定されるものではない。ｎ⁻型半導体層と、ｎ⁻型半導体層にイオン拡散法によって形成されたｎ^＋型半導体層とを有する半導体層を有する化合物半導体ウェーハを用いた場合であっても本発明を適用可能である。

（５）上記実施形態１〜４においては、紫外線レーザ光を照射することによって不均化層１３０を形成したが、本発明はこれに限定されるものではない。例えば、可視光レーザ光（例えば、グリーンレーザ光）を照射することによって不均化層１３０を形成してもよい。

（６）上記各実施形態においては、化合物半導体ウェーハとして、ＳｉＣウェーハを用いたが、本発明はこれに限定されるものではない。化合物半導体ウェーハとして、２以上の元素からなる化合物半導体ウェーハを用いればよく、例えば、ＧａＮウェーハ、ＧａＡｓウェーハ又はＩｎＰウェーハ等を用いてもよい。

（７）上記試験例においては、アーク放電工程によって第１元素過多領域及び第２元素過多領域を含む不均化層を形成したが、本発明はこれに限定されるものではない。アーク放電工程以外の不均化層形成工程（例えばレーザ光照射工程）によっても第１元素過多領域及び第２元素過多領域を含む不均化層を形成することができる。

１００，２００…半導体装置、１１０，２１０，９１０…半導体層、１１２，２２２…ｎ^＋型半導体層、２２４，１１４…ｎ⁻型半導体層、１２０，２２０…素子、２２２…ボディ領域、２２４…ソース領域、１３０，２３０…不均化層、１４０，２４０，９４０…電極層、１５０…バリアメタル層、１６０…アノード電極、１７０…絶縁保護膜、２５０…ソース電極層、２６０…ゲート絶縁膜、２６２…層間絶縁膜、２６４…ゲート絶縁膜、３００…アーク放電装置、３１０…電源装置、３２０…放電部、９５０…エミッタ電極、９６０…酸化膜、Ｍ…マスク、Ｗ…（化合物）半導体ウェーハ

Claims (10)

1. ２以上の元素からなる化合物半導体ウェーハにおいて、前記化合物半導体ウェーハの第１主面側における素子形成深さより深い深さ領域に、前記化合物半導体ウェーハを構成する元素のうち第１元素を化学量論式で表されるよりも多く含有する第１元素過多領域及び前記第１元素とは別の第２元素を化学量論式で表されるよりも多く含有する第２元素過多領域を含む不均化層を形成する不均化層形成工程と、
   前記不均化層が所定の厚さとなるように、前記第１主面側とは反対側の第２主面側から前記化合物半導体ウェーハを研削する研削工程と、
   前記第２主面側における前記不均化層の表面上に電極層を形成する電極層形成工程と、
   前記化合物半導体ウェーハをそれぞれが半導体チップとなる複数の領域に分割するダイシング工程とをこの順序で含み、
   前記不均化層形成工程においては、前記研削工程後の前記化合物半導体ウェーハの第２主面の表面に前記不均化層が残存することとなる深さ領域に前記不均化層を形成することを特徴とする半導体装置の製造方法。
2. 請求項１に記載の半導体装置の製造方法において、
   前記化合物半導体ウェーハは、ＳｉＣウェーハであることを特徴とする半導体装置の製造方法。
3. 請求項１又は２に記載の半導体装置の製造方法において、
   前記不均化層形成工程においては、前記化合物半導体ウェーハの前記第１主面側又は前記第２主面側からレーザ光を照射することによって前記不均化層を形成することを特徴とする半導体装置の製造方法。
4. 請求項３に記載の半導体装置の製造方法において、
   前記不均化層形成工程においては、紫外線レーザ光を照射することによって前記不均化層を形成することを特徴とする半導体装置の製造方法。
5. 請求項１又は２に記載の半導体装置の製造方法において、
   前記不均化層形成工程においては、前記化合物半導体ウェーハの前記第２主面側で発生させたアーク放電によって前記不均化層を形成することを特徴とする半導体装置の製造方法。
6. 請求項１〜５のいずれかに記載の半導体装置の製造方法において、
   前記不均化層形成工程の前に、前記化合物半導体ウェーハの第１主面側に素子を形成する素子形成工程をさらに含むことを特徴とする半導体装置の製造方法。
7. 請求項１〜５のいずれかに記載の半導体装置の製造方法において、
   前記不均化層形成工程と前記研削工程との間に、前記化合物半導体ウェーハの第１主面側に素子を形成する素子形成工程をさらに含むことを特徴とする半導体装置の製造方法。
8. 請求項１〜７のいずれかに記載の半導体装置の製造方法において、
   前記不均化層形成工程においては、前記素子形成深さより深い深さ領域の一部に前記不均化層を形成することを特徴とする半導体装置の製造方法。
9. 請求項１〜７のいずれかに記載の半導体装置の製造方法において、
   前記不均化層形成工程においては、前記素子形成深さより深い深さ領域の全部に前記不均化層を形成することを特徴とする半導体装置の製造方法。
10. 化合物半導体ウェーハをダイシングにより分割して製造された半導体装置であって、
    半導体層と、
    前記半導体層の第１主面側に形成されている素子と、
    前記化合物半導体ウェーハの第１主面側における素子形成深さより深い深さ領域であって、前記半導体層における前記第１主面の反対側の第２主面の表面からの厚さが所定の厚さとなる深さ領域に形成され、前記化合物半導体ウェーハを構成する元素のうち第１元素を化学量論式で表されるよりも多く含有する第１元素過多領域及び前記第１元素とは別の第２元素を化学量論式で表されるよりも多く含有する第２元素過多領域を含む不均化層と、
    前記第２主面側における前記不均化層の表面に形成されている電極層とを備えることを特徴とする半導体装置。