JP7464260B2 - Range Image Sensor - Google Patents

Description

本発明は、画素毎に距離情報を含む距離画像を検出する距離画像センサに関する。 The present invention relates to a distance image sensor that detects a distance image containing distance information for each pixel.

従来から、光の飛行時間を用いて距離情報を含む画像信号を生成するセンサ装置が用いられている（例えば、下記特許文献１参照）。このセンサ装置は、パルス状の照射光を対象物に繰り返し照射し、二次元アレイ状に配置されたピクセルにおいて対象物の距離情報を含む画像信号を生成する。各ピクセルには、中央に受光領域が、端部に複数の電荷蓄積領域および電荷排出領域が設けられ、信号電荷を受光領域から各電荷蓄積領域および電荷排出領域に順次高速に振り分けて輸送させることができる。このようなピクセルを含むセンサ装置においては、電荷変調ドライバから出力される複数種類の制御信号が各ピクセルの各電荷輸送チャネルに対応する制御電極に印加されることにより、信号電荷を選択された電荷蓄積領域に順次蓄積させ、背景光電荷を電荷排出領域に排出させる。 Conventionally, sensor devices have been used that generate image signals containing distance information using the time of flight of light (see, for example, Patent Document 1 below). This sensor device repeatedly irradiates an object with pulsed irradiation light and generates image signals containing distance information of the object in pixels arranged in a two-dimensional array. Each pixel has a light receiving region in the center and multiple charge accumulation regions and charge drainage regions at its ends, and signal charges can be sequentially distributed and transported from the light receiving region to each charge accumulation region and charge drainage region at high speed. In a sensor device including such pixels, multiple types of control signals output from a charge modulation driver are applied to control electrodes corresponding to each charge transport channel of each pixel, causing signal charges to be sequentially accumulated in selected charge accumulation regions and background light charges to be drained to the charge drainage region.

国際公開２０１８／０３８２３０号公報International Publication No. 2018/038230

しかしながら、上述した従来のセンサ装置では、ピクセル内の電荷輸送制御用のゲートを駆動する際に、特にピクセル数が多くなるに従って、容量負荷の増大により制御信号のなまりが無視できなくなり、高速なピクセルの駆動が難しくなる傾向にある。その結果、取得する距離情報の分解能を十分に高めることができない場合があった。 However, in the conventional sensor devices described above, when driving the gates for controlling charge transport within the pixels, the increase in the capacitive load can cause the distortion of the control signal to become significant, particularly as the number of pixels increases, making it difficult to drive the pixels at high speed. As a result, there are cases where the resolution of the acquired distance information cannot be sufficiently increased.

本実施形態は、上記課題に鑑みて為されたものであり、ピクセルサイズを小さく保ちつつ距離分解能を高めることが可能な距離画像センサを提供することを目的とする。 This embodiment was made in consideration of the above problems, and aims to provide a distance image sensor that can increase distance resolution while keeping pixel size small.

上記課題を解決するため、本発明の一形態にかかる距離画像センサは、光を電荷に変換する光電変換領域、光電変換領域に近接して互いに離間して設けられた第１～第Ｍ（Ｍは２以上の整数）の電荷読出領域、及び光電変換領域と第１～第Ｍの電荷読出領域とに対応してそれぞれ設けられ、光電変換領域と第１～第Ｍの電荷読出領域との間における電荷転送のための制御パルスを印加するための第１～第Ｍの制御電極を有する複数の画素回路部と、複数の画素回路部の周辺部に設けられ、制御パルスを分配する周辺回路と、隣接する画素回路部を少なくともＭ個含む画素回路部群のうちの一つの画素回路部内にそれぞれ設けられ、周辺回路によって分配された制御パルスを、画素回路部群を構成する全ての画素回路部の第１～第Ｍの制御電極のそれぞれに印加する第１～第Ｍの制御電極ドライバ回路と、を備える。 In order to solve the above problem, a distance image sensor according to one embodiment of the present invention includes a photoelectric conversion region that converts light into electric charges, first to Mth (M is an integer of 2 or more) charge readout regions that are provided close to the photoelectric conversion region and spaced apart from each other, and a plurality of pixel circuit units each having first to Mth control electrodes that are provided corresponding to the photoelectric conversion region and the first to Mth charge readout regions, respectively, and that apply control pulses for charge transfer between the photoelectric conversion region and the first to Mth charge readout regions, a peripheral circuit that is provided on the periphery of the plurality of pixel circuit units and distributes the control pulses, and first to Mth control electrode driver circuits that are each provided in one pixel circuit unit of a pixel circuit unit group that includes at least M adjacent pixel circuit units and apply the control pulses distributed by the peripheral circuit to the first to Mth control electrodes of all pixel circuit units that constitute the pixel circuit unit group.

上記形態の距離画像センサによれば、複数の画素回路部の周辺部に設けられた周辺回路によって制御パルスが分配され、その制御パルスが、画素回路部群のうちの１つの画素回路部内に設けられた第１～第Ｍの制御電極ドライバ回路によって、画素回路部群を構成する全ての画素回路部の第１～第Ｍの制御電極に印加される。これにより、各画素回路部において、光電変換領域と第１～第Ｍの電荷読出領域との間の電荷転送のタイミングが制御される。このような第１～第Ｍの制御電極ドライバ回路により制御パルスが中継される構成により、ピクセル数が多くなっても制御パルスの波形のなまりを低減でき、ピクセルを高速に駆動して距離分解能の高い距離画像の生成が可能とされるとともに、第１～第Ｍの制御電極ドライバ回路のそれぞれを画素回路部群で共用する構成によりピクセルサイズを小さく保つことができる。 According to the distance image sensor of the above form, a control pulse is distributed by a peripheral circuit provided in the periphery of the multiple pixel circuit units, and the control pulse is applied to the first to Mth control electrodes of all pixel circuit units constituting the pixel circuit unit group by the first to Mth control electrode driver circuits provided in one of the pixel circuit units. This controls the timing of charge transfer between the photoelectric conversion region and the first to Mth charge readout regions in each pixel circuit unit. With such a configuration in which the control pulse is relayed by the first to Mth control electrode driver circuits, it is possible to reduce the rounding of the control pulse waveform even with a large number of pixels, and it is possible to drive the pixels at high speed to generate a distance image with high distance resolution, and the pixel size can be kept small by sharing each of the first to Mth control electrode driver circuits among the pixel circuit unit group.

ここで、第１～第Ｍの制御電極ドライバ回路は、画素回路部群の別々の画素回路部内に設けられ、周辺回路と第１～第Ｍの制御電極ドライバ回路とは、それぞれ、別々の画素回路部に近接する配線部を介して電気的に接続されている、こととしてもよい。この場合、周辺回路と第１～第Ｍの制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線部を分離することができ、制御パルスのクロストークを防止して安定したピクセルの駆動が実現でき、結果として距離分解能の高い距離画像の生成が可能となる。 Here, the first to Mth control electrode driver circuits may be provided in separate pixel circuit sections of the pixel circuit section group, and the peripheral circuit and the first to Mth control electrode driver circuits may be electrically connected via wiring sections adjacent to the separate pixel circuit sections. In this case, the multiple wiring sections electrically connecting the peripheral circuit and the first to Mth control electrode driver circuits can be separated, preventing crosstalk of control pulses and realizing stable pixel driving, thereby enabling the generation of distance images with high distance resolution.

また、第１～第Ｍの制御電極ドライバ回路は、それぞれ、周辺回路とともに相補的に動作する２つのトランジスタが直列に接続されるインバータ回路を構成し、２つのトランジスタの制御端子には、別々の配線部を経由して制御パルスが供給される、こととしてもよい。この場合、制御電極ドライバ回路における貫通電流が低減でき、高速なピクセルの駆動が可能となる。その結果、距離分解能の高い距離画像の生成が可能となる。 The first to Mth control electrode driver circuits may each constitute an inverter circuit in which two transistors that operate complementarily with the peripheral circuitry are connected in series, and control pulses are supplied to the control terminals of the two transistors via separate wiring sections. In this case, the through current in the control electrode driver circuit can be reduced, enabling high-speed pixel driving. As a result, distance images with high distance resolution can be generated.

また、周辺回路は、２つのトランジスタの制御端子に、別々の配線部を経由して互いにオン期間が重複しないような制御パルスを供給する、こととしてもよい。これにより、制御電極ドライバ回路における貫通電流が確実に防止でき、高速なピクセルの駆動が可能となる。 The peripheral circuitry may also supply control pulses to the control terminals of the two transistors via separate wiring sections so that their on-periods do not overlap. This reliably prevents shoot-through current in the control electrode driver circuit, enabling high-speed pixel driving.

さらに、第１～第Ｍの制御電極ドライバ回路は、それぞれ、２つのトランジスタのうちの一方のトランジスタを有し、周辺回路は、第１～第Ｍの制御電極ドライバ回路に対応して２つのトランジスタのうちの他方のトランジスタを有する、こととしてもよい。この場合、制御電極ドライバ回路内のトランジスタ数を低減することによりピクセルサイズを小さく保つことができるとともに、高速なピクセルの駆動が可能となる。 Furthermore, each of the first to Mth control electrode driver circuits may have one of the two transistors, and the peripheral circuit may have the other of the two transistors corresponding to the first to Mth control electrode driver circuits. In this case, by reducing the number of transistors in the control electrode driver circuits, the pixel size can be kept small and high-speed pixel driving becomes possible.

またさらに、第１～第Ｍの制御電極ドライバ回路は、周辺回路とともにｐＭＯＳトランジスタとｎＭＯＳトランジスタが直列に接続されるＣＭＯＳインバータ回路を構成する、こととしてもよい。この場合も、ピクセルを高速に駆動して距離分解能の高い距離画像の生成が可能とされるとともに、ピクセルサイズを小さく保つことができる。 Furthermore, the first to Mth control electrode driver circuits, together with the peripheral circuits, may constitute a CMOS inverter circuit in which a pMOS transistor and an nMOS transistor are connected in series. In this case as well, it is possible to drive the pixels at high speed to generate a distance image with high distance resolution while keeping the pixel size small.

さらに、第１～第Ｍの制御電極ドライバ回路は、周辺回路とともにｐＭＯＳトランジスタとｎＭＯＳトランジスタが直列に接続されるＣＭＯＳインバータ回路を構成し、第１～第Ｍの制御電極ドライバ回路は、それぞれ、ｎＭＯＳトランジスタを有し、周辺回路は、第１～第Ｍの制御電極ドライバ回路に対応してｐＭＯＳトランジスタを有する、こととしてもよい。かかる構成によれば、制御電極ドライバ回路内のトランジスタ数を低減することによりピクセルサイズを小さく保つことができるとともに、高速なピクセルの駆動が可能となる。特に、制御電極ドライバ回路内にｎＭＯＳトランジスタを備えることにより、制御電極に印加される制御パルスの立ち下がりを急峻にすることができ、高速なピクセルの駆動が実現できる。 Furthermore, the first to Mth control electrode driver circuits, together with the peripheral circuit, may form a CMOS inverter circuit in which a pMOS transistor and an nMOS transistor are connected in series, and the first to Mth control electrode driver circuits each have an nMOS transistor, and the peripheral circuit has a pMOS transistor corresponding to the first to Mth control electrode driver circuits. With this configuration, the pixel size can be kept small by reducing the number of transistors in the control electrode driver circuit, and high-speed pixel driving is possible. In particular, by providing an nMOS transistor in the control electrode driver circuit, the falling edge of the control pulse applied to the control electrode can be made steeper, realizing high-speed pixel driving.

また、複数の画素回路部は、それぞれ、光電変換領域で発生した電荷を排出するための電荷排出領域、及び、光電変換領域と電荷排出領域との間における電荷転送のための制御パルスを印加するための第Ｍ＋１の制御電極をさらに有し、第１～第Ｍの制御電極ドライバ回路は、隣接する画素回路部を少なくともＭ＋１個含む画素回路部群のうちの一つの画素回路部内にそれぞれ設けられ、当該画素回路部群のうちの一つの画素回路部内に設けられ、周辺回路によって分配された制御パルスを、画素回路部群を構成する全ての画素回路部の第Ｍ＋１の制御電極に印加する第Ｍ＋１の制御電極ドライバ回路をさらに備える、こととしてもよい。この場合も、ピクセル数が多くなっても制御パルスの波形のなまりを低減でき、ピクセルを高速に駆動して距離分解能の高い距離画像の生成が可能とされるとともに、第１～第Ｍ＋１の制御電極ドライバ回路のそれぞれを画素回路部群で共用する構成によりピクセルサイズを小さく保つことができる。 Each of the pixel circuits may further include a charge discharge region for discharging charges generated in the photoelectric conversion region, and an M+1th control electrode for applying a control pulse for charge transfer between the photoelectric conversion region and the charge discharge region, and the first to Mth control electrode driver circuits may each be provided in one of the pixel circuit groups including at least M+1 adjacent pixel circuit groups, and may further include an M+1th control electrode driver circuit provided in one of the pixel circuit groups and applying a control pulse distributed by a peripheral circuit to the M+1th control electrode of all pixel circuit groups constituting the pixel circuit group. In this case, even if the number of pixels increases, the distortion of the control pulse waveform can be reduced, and a distance image with high distance resolution can be generated by driving the pixels at high speed, and the pixel size can be kept small by sharing the first to M+1th control electrode driver circuits with the pixel circuit group.

また、第１～第Ｍの制御電極ドライバ回路、及び／又は、周辺回路は、画素回路部とは異なる半導体チップ上に形成され、貫通電極を用いて画素回路部に対して電気的に接続された構成を有する、こととしてもよい。このような構成により、ピクセルサイズをさらに小さくすることができる。 The first to Mth control electrode driver circuits and/or the peripheral circuits may be formed on a semiconductor chip different from the pixel circuit section and electrically connected to the pixel circuit section using through electrodes. This configuration can further reduce the pixel size.

本実施形態によれば、ピクセルサイズを小さく保ちつつ距離分解能を高めることができる。 This embodiment makes it possible to increase distance resolution while keeping pixel size small.

第１実施形態に係る距離画像センサ１０の概略構成を示すブロック図である。1 is a block diagram showing a schematic configuration of a range image sensor 10 according to a first embodiment. 図１の距離画像センサ１０を用いた距離計算の原理を説明するためのタイミングチャートである。2 is a timing chart for explaining the principle of distance calculation using the range image sensor 10 of FIG. 1 . 図１の距離画像センサ１０の詳細構成を示すブロック図である。FIG. 2 is a block diagram showing a detailed configuration of the range image sensor 10 of FIG. 1 . 距離画像センサ１０における各画素回路１３と周辺回路部３１の配置状態を示す斜視図である。2 is a perspective view showing an arrangement of pixel circuits 13 and a peripheral circuit section 31 in the range image sensor 10. FIG. 図３のインバータ回路４１_１の詳細な回路構成を示す図である。FIG. 4 is a diagram showing a detailed circuit configuration of an inverter circuit _41-1 in FIG. 3. 図３のインバータ回路４１_１，４１_２，４１_３，４１_４，４１_５と画素回路１３の合成キャパシタンスＣ_Ｇとの接続状態を示す回路図である。4 is a circuit diagram showing a connection state between inverter circuits 41 ₁ , 41 ₂ , 41 ₃ , 41 ₄ , and 41 ₅ in FIG. 3 and a composite capacitance C _G of a pixel circuit 13. 第２実施形態に係る距離画像センサ１０Ａの詳細構成を示すブロック図である。FIG. 11 is a block diagram showing a detailed configuration of a range image sensor 10A according to a second embodiment. 距離画像センサ１０Ａにおいて生成される制御パルスＳ_１ｐ，Ｓ_１ｎの反転信号の波形及びインバータ回路４１_１の出力信号Ｓ_１ｏｕｔの波形を示す図である。11 is a diagram showing waveforms of inverted signals of control pulses S _1p and S _1n generated in the range image sensor 10A and a waveform of an output signal S _1out of an inverter circuit _41-1 . FIG. 第３実施形態に係る距離画像センサ１０Ｂの詳細構成を示すブロック図である。FIG. 11 is a block diagram showing a detailed configuration of a range image sensor 10B according to a third embodiment. 距離画像センサ１０Ｂにより生成される制御パルスＳ_１，Ｓ_２の波形の一例を示す図である。11 is a diagram showing an example of waveforms of control pulses S ₁ and S ₂ generated by a range image sensor 10B. FIG. 画素回路１３の信号電荷処理領域１７における各領域の配置例を示す平面図である。2 is a plan view showing an example of the arrangement of each region in a signal charge processing region 17 of a pixel circuit 13. FIG. 画素回路１３の信号電荷処理領域１７における電位分布を示す図である。4 is a diagram showing a potential distribution in a signal charge processing region 17 of a pixel circuit 13. FIG. 一般的なＣＭＯＳインバータ回路における入力電圧Ｖ_ＩＮと貫通電流Ｉとの関係を示すグラフである。1 is a graph showing the relationship between an input voltage V _IN and a through current I in a typical CMOS inverter circuit. 一般的なＣＭＯＳインバータ回路を用いた場合の入力制御パルスＶ_ＩＮに対する貫通電流Ｉの時間波形を示す図である。1 is a diagram showing a time waveform of a through current I relative to an input control pulse V _IN when a typical CMOS inverter circuit is used.

以下、図面を参照しつつ本発明に係る距離画像センサの好適な実施形態について詳細に説明する。なお、図面の説明においては、同一又は相当部分には同一符号を付し、重複する説明を省略する。 Below, a preferred embodiment of the distance image sensor according to the present invention will be described in detail with reference to the drawings. In the description of the drawings, the same or corresponding parts are given the same reference numerals, and duplicated explanations will be omitted.

［第１実施形態］
まず、図１を参照して、第１実施形態に係る距離画像センサ１０の機能および構成の概略を説明する。図１に示す距離画像センサ１０は、飛行時間法を利用して画素（ピクセル）毎に距離情報を含む距離画像を生成する装置であり、複数の画素回路（画素回路部）１３を備える。複数の画素回路１３は、２次元方向（例えば、列方向および行方向）に２次元アレイ状に配列されてイメージセンサを構成し、対象物Ｓによってパルス光Ｌ_Ｐが反射されて生じた入射パルス光Ｌ_Ｒを光電変換することにより検出信号を生成する。また、この距離画像センサ１０は、距離画像の生成のために、光源１１と演算回路１２とともに使用される。 [First embodiment]
First, referring to Fig. 1, the function and configuration of a distance image sensor 10 according to the first embodiment will be described. The distance image sensor 10 shown in Fig. 1 is a device that generates a distance image including distance information for each pixel using the time-of-flight method, and includes a plurality of pixel circuits (pixel circuit units) 13. The plurality of pixel circuits 13 are arranged in a two-dimensional array in two-dimensional directions (for example, in the column direction and row direction) to form an image sensor, and generate a detection signal by photoelectrically converting incident pulsed light L _R generated by reflection of pulsed light L _P by an object S. In addition, this distance image sensor 10 is used together with a light source 11 and an arithmetic circuit 12 to generate a distance image.

光源１１は、飛行時間（ＴＯＦ：Time Of Flight）方式による距離計測を行うために、対象物Ｓに照射するパルス光Ｌ_Ｐを発生させる装置である。光源１１は、例えば、発光ダイオードあるいはレーザダイオード等の半導体発光素子とその半導体発光素子を駆動する駆動回路とによって構成される。光源１１としては、近赤外領域、可視光領域等の波長領域の光を発生させる素子を用いることができる。 The light source 11 is a device that generates pulsed light _LP to be irradiated onto the target S in order to perform distance measurement by the time of flight (TOF) method. The light source 11 is composed of, for example, a semiconductor light-emitting element such as a light-emitting diode or a laser diode, and a drive circuit that drives the semiconductor light-emitting element. As the light source 11, an element that generates light in a wavelength region such as the near-infrared region or the visible light region can be used.

演算回路１２は、距離画像センサ１０及び光源１１に電気的に接続され、複数の画素回路１３によって生成された検出信号を用いて、対象物Ｓに関する距離情報を画素ごとに演算し、画素ごとの距離情報が反映された２次元画像情報を含む距離画像を生成及び出力する。また、演算回路１２は、光源１１によるパルス光Ｌ_Ｐの照射タイミングを制御する機能も有する。演算回路１２は、ＣＰＵ，ＲＡＭ、ＲＯＭ、および入出力装置等を含むワンチップマイクロコンピュータ等の専用の集積回路によって構成されてもよいし、パーソナルコンピュータ等の汎用コンピュータによって構成されてもよい。 The arithmetic circuit 12 is electrically connected to the distance image sensor 10 and the light source 11, and calculates distance information regarding the object S for each pixel using detection signals generated by the multiple pixel circuits 13, and generates and outputs a distance image including two-dimensional image information reflecting the distance information for each pixel. The arithmetic circuit 12 also has a function of controlling the irradiation timing of the pulsed light _LP by the light source 11. The arithmetic circuit 12 may be configured by a dedicated integrated circuit such as a one-chip microcomputer including a CPU, RAM, ROM, input/output devices, etc., or may be configured by a general-purpose computer such as a personal computer.

以下、画素回路１３および演算回路１２の構成について詳細に説明する。 The configuration of the pixel circuit 13 and the arithmetic circuit 12 is described in detail below.

まず、画素回路１３の構成について説明する。画素回路１３は、半導体素子によって構成され、入射パルス光Ｌ_Ｒを電荷に変換する機能を有する光電変換領域２１と、光電変換領域２１に近接し、かつ互いに離間して設けられた第１～第４の電荷読出領域２２_１～２２_４及び電荷排出領域２３と、第１～第４の電荷読出領域２２_１～２２_４及び電荷排出領域２３のそれぞれに対応して設けられ、光電変換領域２１からそれぞれの領域との間における電荷転送のための制御パルスを印加するための第１～第４の制御電極Ｇ_１～Ｇ_４および第５の制御電極Ｇ_Ｄと、第１～第４の電荷読出領域２２_１～２２_４のそれぞれから検出信号を読み出すための電圧検出手段２６_１～２６_４とを含んでいる。電圧検出手段２６_１～２６_４は、例えば、ソースフォロワアンプを含む増幅器であり、演算回路１２からの制御によって、選択的にそれぞれの電荷読出領域２２_１～２２_４の基準電位を基準にした電圧を検出および増幅し、増幅した電圧を検出信号として演算回路１２に出力する。 First, a description will be given of the configuration of the pixel circuit 13. The pixel circuit 13 is made of a semiconductor element and includes a photoelectric conversion region 21 having a function of converting incident pulsed light L _R into electric charge, first to fourth charge readout regions 22 ₁ to 22 ₄ and a charge drain region 23 provided adjacent to the photoelectric conversion region 21 but spaced apart from each other, first to fourth control electrodes G ₁ to G ₄ and a fifth control electrode G D provided corresponding to the first to fourth charge readout regions 22 ₁ to 22 ₄ and the charge drain region 23, respectively, for applying control pulses for charge transfer from the _{photoelectric} conversion region 21 to each region, and voltage detection means 26 ₁ to 26 ₄ for reading out detection signals from the first to fourth charge readout regions 22 ₁ to 22 ₄ , respectively. The voltage detection means 26 ₁ to 26 ₄ are, for example, amplifiers including source follower amplifiers, and under control of the arithmetic circuit 12, selectively detect and amplify voltages based on the reference potential of each of the charge readout regions 22 ₁ to 22 ₄ , and output the amplified voltages to the arithmetic circuit 12 as detection signals.

画素回路１３は、例えば、シリコン基板等のｐ型半導体基板上に形成される。すなわち、光電変換領域２１は、ｐ型半導体基板上に順に形成された、ｐ型の半導体からなる活性領域形成層、ｎ型の表面埋込領域、ｐ型のピニング層、及び絶縁膜からなる画素形成領域の中央部に設けられる。そして、光電変換領域２１に近接するように互いに離間した位置に活性領域形成層よりも高不純物濃度のｎ型の電荷読出領域２２_１～２２_４及び電荷排出領域２３が形成され、絶縁膜上の光電変換領域２１から電荷読出領域２２_１～２２_４及び電荷排出領域２３のそれぞれに至る電荷移動経路上のそれぞれには、制御電極Ｇ_１～Ｇ_４，Ｇ_Ｄが設けられる。ここで、制御電極Ｇ_１～Ｇ_４，Ｇ_Ｄは、それぞれ、電荷移動経路上に設けられてもよいし、電荷移動経路を両側から挟むように複数の電極部に分離して設けられてもよい。 The pixel circuit 13 is formed on a p-type semiconductor substrate such as a silicon substrate. That is, the photoelectric conversion region 21 is provided in the center of a pixel formation region made of a p-type semiconductor active region formation layer, an n-type surface embedded region, a p-type pinning layer, and an insulating film, which are formed in this order on the p-type semiconductor substrate. Then, n-type charge readout regions 22 ₁ to 22 ₄ and a charge discharge region 23 having a higher impurity concentration than the active region formation layer are formed at positions spaced apart from each other so as to be close to the photoelectric conversion region 21, and control electrodes G ₁ to G ₄ , G _D are provided on the charge transfer path from the photoelectric conversion region 21 on _{the insulating film to the charge readout regions 22 1 to 22 4 and the charge discharge region 23, respectively. Here, the control electrodes G 1 to G 4 , G D may} be provided on the charge transfer path, or may be provided separately as a plurality of electrode portions so as to sandwich the charge transfer path from both sides.

上記構成の画素回路１３においては、後述する演算回路１２から制御電極Ｇ_１～Ｇ_４，Ｇ_Ｄに対して、互いに位相の異なる制御パルスが印加される。これにより、表面埋込領域の空乏化電位を順次変化させることにより、電荷移動経路のいずれかに電荷が輸送されるような電位勾配を順次形成して、光電変換領域２１の表面埋込領域で発生した多数キャリア（電荷）を、電荷読出領域２２_１～２２_４及び電荷排出領域２３のいずれかに移動させる。 In the pixel circuit 13 having the above configuration, control pulses having different phases are applied to the control electrodes _G1 to _G4 , _GD from the arithmetic circuit 12 described later. This sequentially changes the depletion potential of the surface-embedded region, sequentially forming a potential gradient that transports charges to one of the charge transfer paths, and moves majority carriers (charges) generated in the surface-embedded region of the photoelectric conversion region 21 to one of the charge readout regions ₂₂₁ to ₂₂₄ and the charge discharge region 23.

次に、演算回路１２の機能構成について説明する。 Next, the functional configuration of the arithmetic circuit 12 will be described.

演算回路１２は、光源１１によるパルス光Ｌ_Ｐの発光タイミング、パルス光Ｌ_Ｐの強度、及びパルス光Ｌ_Ｐのパルス幅を制御する。具体的には、所定の持続時間Ｔ_０のパルス光Ｌ_Ｐを、予め設定された距離計算の繰り返し期間である１フレームの期間内で繰り返し発生させるように制御する。また、演算回路１２は、制御電極Ｇ_１～Ｇ_４，Ｇ_Ｄのそれぞれに、異なる位相の制御パルスを印加する機能を有する。すなわち、１フレーム期間内のパルス光Ｌ_Ｐのそれぞれの発生タイミングに対応して、図示しない距離画像センサ１０の周辺回路を経由して、制御電極Ｇ_１～Ｇ_４に順次位相をずらした制御パルスを印加する。さらに演算回路１２は、図示しない距離画像センサ１０の周辺回路を経由して、これらの制御パルスの印加タイミングの前において、光電変換領域２１で発生した電荷を電荷排出領域２３に排出させるための制御パルスを制御電極Ｇ_Ｄに印加する。 The arithmetic circuit 12 controls the emission timing of the pulsed light _LP by the light source 11, the intensity of the pulsed light _LP , and the pulse width of the pulsed light _LP . Specifically, the arithmetic circuit 12 controls the pulsed light _LP of a predetermined duration _T0 to be repeatedly generated within one frame period, which is a preset repetition period of distance calculation. The arithmetic circuit 12 also has a function of applying control pulses of different phases to each of the control electrodes G ₁ to G ₄ and G _D. That is, in response to each generation timing of the pulsed light _LP within one frame period, the arithmetic circuit 12 applies control pulses with phases sequentially shifted to the control electrodes G ₁ to G ₄ via a peripheral circuit of the range image sensor 10 (not shown). Furthermore, the arithmetic circuit 12 applies a control pulse to the control electrode G D via a peripheral circuit of the range image sensor 10 ( _not shown) before the application timing of these control pulses, for discharging the charge generated in the photoelectric conversion region 21 to the charge discharging region 23.

また、演算回路１２は、各画素回路１３ごとの距離の計算を複数のフレーム毎に繰り返し実行し、その結果得られた距離情報を含む距離画像を繰り返し生成する。すなわち、演算回路１２は、図示しない距離画像センサ１０の周辺回路を経由して各画素回路１３の電圧検出手段２６_１～２６_４から出力された検出信号を基に、距離情報を算出する。そして、演算回路１２は、各画素回路１３に対応する距離情報を含む距離画像を生成して外部装置に出力する。出力先の外部装置としては、例えば、表示装置、通信インターフェース装置等の出力デバイスが挙げられる。 Furthermore, the arithmetic circuit 12 repeatedly executes distance calculation for each pixel circuit 13 for each plurality of frames, and repeatedly generates a distance image including the distance information obtained as a result. That is, the arithmetic circuit 12 calculates distance information based on detection signals output from the voltage detection means _26-1 to _26-4 of each pixel circuit 13 via peripheral circuits of the distance image sensor 10 (not shown). The arithmetic circuit 12 then generates a distance image including distance information corresponding to each pixel circuit 13, and outputs it to an external device. Examples of the external device to which the image is output include output devices such as a display device and a communication interface device.

図２は、演算回路１２による距離計算の原理を説明するためのタイミングチャートである。図２には、演算回路１２によって制御される各種信号のタイミングおよび画素回路１３の各領域に電荷が蓄積されるタイミングを示しており、上から順番に、パルス光Ｌ_Ｐの発光タイミング、制御電極Ｇ_１～Ｇ_４，Ｇ_Ｄに印加される制御パルスの印加タイミング、第１～第４の電荷読出領域２２_１～２２_４における電荷蓄積タイミングを示している。このように、パルス光Ｌ_Ｐの持続時間Ｔ_０の発光タイミングに対応して、制御電極Ｇ_１～Ｇ_４，Ｇ_Ｄに互いに重ならないように続けて持続時間Ｔ_０の制御パルスが印加されている。 Fig. 2 is a timing chart for explaining the principle of distance calculation by the arithmetic circuit 12. Fig. 2 shows the timing of various signals controlled by the arithmetic circuit 12 and the timing of charge accumulation in each region of the pixel circuit 13, and shows, from the top, the emission timing of the pulsed light _LP , the application timing of the control pulses applied to the control electrodes G ₁ to G ₄ and _GD , and the charge accumulation timing in the first to fourth charge readout regions 22 ₁ to 22 _4. In this way, in response to the emission timing of the pulsed light _LP with duration T ₀ , control pulses with duration T ₀ are applied to the control electrodes G ₁ to G ₄ and _GD successively without overlapping with each other.

このような機能により、入射パルス光Ｌ_Ｒが光電変換されることにより光電変換領域２１で発生した電荷が、入射パルス光Ｌ_Ｒのパルス光Ｌ_Ｐに対する遅れ時間Ｔ_Ｄに対応した比率で、２つの電荷読出領域２２_２，２２_３、あるいは２つの電荷読出領域２２_３，２２_４に分配される。ここでは、パルス光Ｌ_Ｐの持続時間Ｔ_０の発光タイミングと、制御電極Ｇ_１の制御パルスの印加タイミングとの関係を設定することで、電荷読出領域２２_１には、制御電極Ｇ_１の制御パルスで規定される時間ウィンドウで背景光及び暗電流等のノイズに起因する電荷量Ｎ_Ｂの電荷のみが輸送される。これに対して、入射パルス光Ｌ_Ｒの到達タイミングが制御電極Ｇ_２，Ｇ_３の２つの制御パルスで規定される２つの時間ウィンドウにまたがった場合には、電荷読出領域２２_２には電荷量Ｎ_Ｂに遅れ時間Ｔ_Ｄに対応して分配された電荷量Ｎ_ｓｍ１が加算された電荷が輸送される一方、電荷読出領域２２_３には、電荷量Ｎ_Ｂに遅れ時間Ｔ_Ｄに対応して分配された電荷量Ｎ_ｓｍ２が加算された電荷が輸送される。その一方で、入射パルス光Ｌ_Ｒの到達タイミングが制御電極Ｇ_３，Ｇ_４の２つの制御パルスで規定される２つの時間ウィンドウにまたがった場合には、電荷読出領域２２_３には電荷量Ｎ_Ｂに遅れ時間Ｔ_Ｄに対応して分配された電荷量Ｎ_ｓｍ１が加算された電荷が輸送される一方、電荷読出領域２２_４には、電荷量Ｎ_Ｂに遅れ時間Ｔ_Ｄに対応して分配された電荷量Ｎ_ｓｍ２が加算された電荷が輸送される。 With such a function, the electric charges generated in the photoelectric conversion region 21 by photoelectric conversion of the incident pulsed light _LR are distributed to two charge readout regions ₂₂₂ and ₂₂₃ or two charge readout regions 223 and ₂₂₄ in a ratio corresponding to the delay time _TD of the incident pulsed light _LR with respect to the pulsed light _LP . Here, by setting the relationship between the emission timing of the duration _T0 of the pulsed light _LP and the application timing of the control pulse of the control electrode _G1 , only the electric charges of an amount NB caused by background light and noise _such as dark current are transported to the charge readout region ₂₂₁ within a time window defined by the control pulse of the control _{electrode G1} . On the other hand, when the arrival timing of the incident pulsed light L _R straddles two time windows defined by two control pulses of the control electrodes G ₂ and G ₃ , the charge obtained by adding the charge amount N _sm1 distributed in accordance with the delay time T _D to the charge amount N _B is transported to the charge readout region 22 ₂ , while the charge obtained by adding the charge amount N _sm2 distributed in accordance with the delay time T _D to the charge amount N _B is transported to the charge readout region 22 _3. On the other hand, when the arrival timing of the incident pulsed light L _R straddles two time windows defined by two control pulses of the control electrodes G ₃ and G ₄ , the charge obtained by adding the charge amount N _sm1 distributed in accordance with the delay time T _D to the charge amount N _B is transported to the charge readout region 22 ₃ , while the charge obtained by adding the charge amount N _sm2 distributed in accordance with the delay time _{T D to} the charge readout region 22 ₄ is transported.

上記のような現象を利用して、演算回路１２においては、複数のフレームに対応して、電荷量Ｎ_Ｂを除いた電荷量Ｎ_ｓｍ１の蓄積量と電荷量Ｎ_Ｂを除いた電荷量Ｎ_ｓｍ２の蓄積量との比率を計算することにより、遅れ時間Ｔ_Ｄに対応した対象物Ｓの距離を計算することができる。 By utilizing the phenomenon described above, the arithmetic circuit 12 can calculate the ratio between the accumulated amount of electric charge _Nsm1 excluding the electric charge _Nb and the accumulated amount of electric charge _Nsm2 excluding the electric charge _Nb , corresponding to multiple frames, thereby calculating the distance of the object S corresponding to the delay time _Td .

以下、距離画像センサ１０の構成の詳細についてさらに説明する。 The configuration of the range image sensor 10 is described in further detail below.

図３は、距離画像センサ１０の詳細構成を示すブロック図である。なお、図３においては、距離画像センサ１０内の一部の画素回路１３を示しており、要部についてはその回路構成を図示している。距離画像センサ１０は、２次元アレイ状に配列された複数の画素回路１３に加え、それらの画素回路１３の周辺部に配置された周辺回路部（周辺回路）３１を含む。この周辺回路部３１は、画素回路１３と同一の半導体基板上の複数の画素回路１３の配置エリアの周辺部に設けられる。 Figure 3 is a block diagram showing the detailed configuration of the distance image sensor 10. Note that in Figure 3, some of the pixel circuits 13 in the distance image sensor 10 are shown, and the circuit configuration of the main parts is illustrated. In addition to multiple pixel circuits 13 arranged in a two-dimensional array, the distance image sensor 10 includes a peripheral circuit section (peripheral circuit) 31 arranged on the periphery of the pixel circuits 13. This peripheral circuit section 31 is provided on the periphery of the arrangement area of the multiple pixel circuits 13 on the same semiconductor substrate as the pixel circuits 13.

周辺回路部３１には、演算回路１２から印加された制御電極Ｇ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄ用の制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄを分配する分配回路３３と、分配回路３３から出力されたそれぞれの制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄを反転及び整形して出力するインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５が含まれている。１組のインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５は、それぞれ、各画素回路１３に含まれる制御電極Ｇ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄの個数に対応する個数で行方向（図２の横方向）に隣接する画素回路１３を含む画素回路群（画素回路部群）１５毎に、行方向に繰り返し設けられる。そして、制御電極Ｇ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄの個数に対応する個数のインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５は、それぞれ、画素回路群１５における隣接する別々の２つの画素回路１３の間の周辺部に位置するように、行方向に並んで配置される。 The peripheral circuit section 31 includes a distribution circuit 33 that distributes control pulses _S1 , _S2 , _S3 , _S4 , and _SD for the control electrodes _G1 , _G2 , _G3 , _G4 , and _GD applied from the arithmetic circuit 12, and inverter circuits ₃₅₁ , 352, 353, 354, and ₃₅₅ that invert and shape the control pulses _S1 , _S2 , _S3 , _S4 , and _SD output from the distribution circuit _{33 and} output _them . _A set of inverter circuits 35 ₁ , 35 ₂ , 35 ₃ , 35 ₄ , 35 ₅ is repeatedly provided in the row direction for each pixel circuit group (pixel circuit portion group ₎ 15 including pixel circuits 13 adjacent in the row direction (horizontal direction in FIG. 2 ) in a number corresponding to the number of control electrodes G ₁ , G ₂ , G ₃ , G ₄ , G _D included in each pixel circuit 13. The inverter circuits 35 ₁ , 35 ₂ , _{35 3} , 35 4 , 35 ₅ in a number corresponding to the number of control electrodes G ₁ , G 2 , G ₃ , G ₄ , G D are arranged side by side in the row direction so as to be located in the periphery between two separate adjacent pixel circuits 13 in the pixel circuit group 15.

これらのインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５は、それぞれ、相補的に動作するトランジスタ対であるｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ｐＭＯＳトランジスタ）３７とｎ型ＭＯＳトランジスタ（ｎＭＯＳトランジスタ）３９とが直列に接続されて構成されるＣＭＯＳ（Complementary ＭＯＳ）インバータ回路である。詳細には、ｐＭＯＳトランジスタ３７のドレインとｎＭＯＳトランジスタ３９のドレインとが互いに接続され、ｐＭＯＳトランジスタ３７のソースがハイ電位線Ｖ_ＤＨに接続され、ｎＭＯＳトランジスタ３９のソースがロー電位線Ｖ_ＤＬに接続され、ｐＭＯＳトランジスタ３７のゲートとｎＭＯＳトランジスタ３９のゲートとが入力端子として、分配回路３３の制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄのそれぞれの出力に共通に接続される。そして、ｐＭＯＳトランジスタ３７のドレインとｎＭＯＳトランジスタ３９のドレインとの接続点が、それぞれのインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５の出力端子として、画素回路群１５に接続される。これにより、それぞれのインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５から画素回路群１５に制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄの反転信号が出力可能とされる。 These inverter circuits 35 ₁ , 35 ₂ , 35 ₃ , 35 ₄ , and 35 ₅ are CMOS (Complementary MOS) inverter circuits configured by connecting in series a p-type MOS (Metal Oxide Semiconductor) transistor (pMOS transistor) 37 and an n-type MOS transistor (nMOS transistor) 39, which are a pair of transistors that operate complementarily. In detail, the drain of the pMOS transistor 37 and the drain of the nMOS transistor 39 are connected to each other, the source of the pMOS transistor 37 is connected to a high potential line _VDH , the source of the nMOS transistor 39 is connected to a low potential line _VDL , and the gates of the pMOS transistor 37 and the nMOS transistor 39 are commonly connected as input terminals to the outputs of the control pulses S ₁ , S ₂ , S ₃ , S ₄ , and S _D of the distribution circuit 33. The connection point between the drain of the pMOS transistor 37 and the drain of the nMOS transistor 39 is connected to the pixel circuit group 15 as the output terminal of each of the inverter circuits 35 ₁ , 35 ₂ , 35 3 , 35 ₄ , 35 _5. This makes it possible for the inverter circuits _{35 1 ,} 35 ₂ , 35 ₃ , 35 ₄ , 35 ₅ to output inverted signals of the control pulses S ₁ , S ₂ , S ₃ , S ₄ , _SD to the pixel circuit group 15.

画素回路群１５を構成する各画素回路１３には、光電変換領域２１、電荷読出領域２２_１～２２_４、電荷排出領域２３、電圧検出手段２６_１～２６_４、制御電極Ｇ_１～Ｇ_４，Ｇ_Ｄ（図１）を含む信号電荷処理領域１７と、その信号電荷処理領域１７の近傍に配置されたインバータ回路４１_１，４１_２，４１_３，４１_４，４１_５とがそれぞれ設けられる。１つの画素回路群１５を構成する別々の画素回路１３に含まれるインバータ回路４１_１，４１_２，４１_３，４１_４，４１_５は、各画素回路１３に含まれる制御電極Ｇ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄの個数に対応する個数で、画素回路群１５毎に行方向に繰り返し設けられる。言い換えれば、制御電極Ｇ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄの個数に対応する個数のインバータ回路４１_１，４１_２，４１_３，４１_４，４１_５は、それぞれ、周辺回路部３１のインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５に対応して、行方向に並んで配置される。 Each pixel circuit 13 constituting the pixel circuit group 15 is provided with a signal charge processing region 17 including a photoelectric conversion region 21, charge readout regions 22 ₁ to 22 ₄ , charge discharge region 23, voltage detection means 26 ₁ to 26 ₄ , and control electrodes G ₁ to G ₄ , G _D ( FIG. 1 ), and inverter circuits 41 ₁ , 41 ₂ , 41 ₃ , 41 ₄ , 41 ₅ arranged in the vicinity of the signal charge processing region 17. The inverter circuits 41 ₁ , 41 ₂ , 41 ₃ , 41 ₄ , 41 ₅ included in the separate pixel circuits 13 constituting one pixel circuit group 15 are repeatedly provided in the row direction for each pixel circuit group 15, the number of which corresponds to the number of control electrodes G ₁ , G ₂ , G ₃ , G ₄ , G _D included in each pixel circuit 13. In other words, the inverter circuits ₄₁₁ , ₄₁₂ , ₄₁₃ , ₄₁₄ , ₄₁₅ , the number of which corresponds to the number of control electrodes _G1 , _G2 , G3, _G4 , _GD , are arranged side by side in the row direction corresponding to the inverter circuits ₃₅₁ , ₃₅₂ , ₃₅₃ , _{354 , 355 of} the peripheral circuit section 31, respectively.

インバータ回路４１_１，４１_２，４１_３，４１_４，４１_５は、インバータ回路３５_１，３５_２，３５_３，３５_４，３５_５と同様な構成を有するＣＭＯＳインバータ回路である。すなわち、インバータ回路４１_１，４１_２，４１_３，４１_４，４１_５は、それぞれ、相補的に動作するトランジスタ対であるｐＭＯＳトランジスタ４３とｎＭＯＳトランジスタ４５とが直列に接続されて構成される。詳細には、ｐＭＯＳトランジスタ４３のドレインとｎＭＯＳトランジスタ４５のドレインとが互いに接続され、ｐＭＯＳトランジスタ４３のソースがハイ電位線Ｖ_ＤＨに接続され、ｎＭＯＳトランジスタ４５のソースがロー電位線Ｖ_ＤＬに接続され、ｐＭＯＳトランジスタ４３のゲートとｎＭＯＳトランジスタ４５のゲートとが入力端子として、対応するインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５のいずれかの出力に共通に接続される。そして、ｐＭＯＳトランジスタ４３のドレインとｎＭＯＳトランジスタ４５のドレインとの接続点が、それぞれのインバータ回路４１_１，４１_２，４１_３，４１_４，４１_５の出力端子として、画素回路群１５に含まれる全ての画素回路１３のいずれかの制御電極Ｇ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄに共通に接続される。これにより、それぞれのインバータ回路４１_１，４１_２，４１_３，４１_４，４１_５から制御電極Ｇ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄに整形された制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄが出力可能とされる。 The inverter circuits ₄₁₁ , ₄₁₂ , ₄₁₃ , ₄₁₄ , and ₄₁₅ are CMOS inverter circuits having a configuration similar to that of the inverter circuits ₃₅₁ , ₃₅₂ , ₃₅₃ , ₃₅₄ , and _355. That is, the inverter circuits ₄₁₁ , ₄₁₂ , ₄₁₃ , ₄₁₄ , and ₄₁₅ are each configured by connecting a pMOS transistor 43 and an nMOS transistor 45, which are a transistor pair that operate complementarily, in series. In detail, the drain of the pMOS transistor 43 and the drain of the nMOS transistor 45 are connected to each other, the source of the pMOS transistor 43 is connected to a high potential line _VDH , the source of the nMOS transistor 45 is connected to a low potential line _VDL , and the gates of the pMOS transistor 43 and the gates of the nMOS transistor 45 are commonly connected as input terminals to the outputs of the corresponding inverter circuits _35-1 , _35-2 , _35-3 , _35-4 , and _35-5 . The connection points between the drains of the pMOS transistor 43 and the drains of the nMOS transistor 45 are commonly connected to the control electrodes G- ₁ , G- ₂ , G- ₃ , G _{- 4} , and G- _D of all the pixel circuits 13 included in the pixel circuit group 15 as the output terminals of the respective inverter circuits _41-1 , _41-2 , _41-3 , _41-4 , and 41-5. This enables the inverter circuits 41 ₁ , 41 ₂ , 41 ₃ , 41 ₄ , 41 ₅ to output shaped control pulses S ₁ , S ₂ , S ₃ , S ₄ , and _SD to the control electrodes G ₁ , G ₂ , G ₃ , G ₄ , and _GD , respectively.

周辺回路部３１と画素回路１３との接続構成を詳細に説明すると、画素回路群１５に含まれるインバータ回路４１_１，４１_２，４１_３，４１_４，４１_５の入力端子とインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５の出力端子とは、画素回路群１５内の隣接する２つの画素回路１３間で画素回路１３に近接して伸びる配線部４７を経由して電気的に接続される。すなわち、インバータ回路４１_１，４１_２，４１_３，４１_４，４１_５の入力とインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５の出力とを接続する配線部４７は、画素回路群１５の２つの画素回路１３間の間隙部において１本ずつ設けられる。さらに、画素回路群１５毎に設けられるインバータ回路４１_１の出力端子は、その画素回路群１５に含まれる全ての画素回路１３の制御電極Ｇ_１に、そのインバータ回路４１_１が設けられる画素回路１３内の配線部４９と、画素回路群１５に含まれる全ての画素回路１３に跨って延びる配線部５１とを経由して、電気的に接続される。同様に、インバータ回路４１_２，４１_３，４１_４，４１_５の出力端子のそれぞれは、画素回路群１５に含まれる全ての画素回路１３のそれぞれの制御電極Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄに、２つの配線部を経由して電気的に接続される。 To explain the connection configuration between the peripheral circuit unit 31 and the pixel circuits 13 in detail, the input terminals of the inverter circuits ₄₁₁ , ₄₁₂ , ₄₁₃ , ₄₁₄ , ₄₁₅ included in the pixel circuit group 15 and the output terminals of the inverter circuits ₃₅₁ , ₃₅₂ , ₃₅₃ , ₃₅₄ , ₃₅₅ are electrically connected via a wiring unit 47 extending close to the pixel circuits 13 between two adjacent pixel circuits 13 in the pixel circuit group 15. That is, the wiring units 47 connecting the inputs of the inverter circuits ₄₁₁ , ₄₁₂ , ₄₁₃ , ₄₁₄ , ₄₁₅ and the outputs of the inverter circuits ₃₅₁ , ₃₅₂ , ₃₅₃ , ₃₅₄ , ₃₅₅ are provided one each in the gap between two pixel circuits 13 in the pixel circuit group 15. Furthermore, the output terminal of the inverter circuit _41-1 provided for each pixel circuit group 15 is electrically connected to the control electrodes _G1 of all pixel circuits 13 included in that pixel circuit group 15 via a wiring section 49 in the pixel circuit 13 in which the inverter circuit _41-1 is provided and a wiring section 51 extending across all pixel circuits 13 included in the pixel circuit group 15. Similarly, the output terminals of the inverter circuits _41-2 , _41-3 , _41-4 , _41-5 are each electrically connected to the control electrodes _G2 , _G3 , _G4 , _GD of all pixel circuits 13 included in the pixel circuit group 15 via two wiring sections.

上記構成のインバータ回路３５_１とインバータ回路４１_１とにより、画素回路群１５を構成する画素回路１３の制御電極Ｇ_１に制御パルスＳ_１を印加する第１の制御電極ドライバ回路が構成される。同様に、インバータ回路３５_２，３５_３，３５_４，３５_５とインバータ回路４１_２，４１_３，４１_４，４１_５とのそれぞれにより、画素回路群１５を構成する画素回路１３の制御電極Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄに制御パルスＳ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄを印加する第２～第５の制御電極ドライバ回路が構成される。 The inverter circuits _35-1 and _41-1 configured as above constitute a first control electrode driver circuit that applies a control pulse S _-1 to the control electrode G- ₁ of the pixel circuit 13 constituting the pixel circuit group 15. Similarly, the inverter circuits _35-2 , _35-3 , _35-4 , and _35-5 and the inverter circuits _41-2 , 41-3, 41-4, and _41-5 constitute second to fifth control electrode driver circuits that apply control pulses S- ₂ , S- ₃ , S- ₄ , and S- _D to the control electrodes G _{- 2} , G _{-3 ,} G- ₄ , and G- _D of the pixel circuit 13 constituting the pixel circuit group 15, respectively.

図４には、距離画像センサ１０における各画素回路１３と周辺回路部３１の配置状態を示している。距離画像センサ１０は、２つの半導体チップＣ１，Ｃ２が積層されて構成されている。そして、半導体チップＣ１上に画素回路１３の信号電荷処理領域１７が２次元アレイ状に配列されて形成され、半導体チップＣ２上の各画素回路１３に対応する位置にインバータ回路４１_１，４１_２，４１_３，４１_４，４１_５のうちのいずれかの回路４１が形成される。この場合、入射パルス光Ｌ_Ｒは、半導体チップＣ１の裏面（半導体チップＣ２に対して反対側の面）側から入射させることができる。さらに、半導体チップＣ２上の回路４１の周辺部に、周辺回路部３１のほか、画素回路１３の行単位（図４の横方向に隣接する画素列の単位）での電荷の読み出しを制御する走査回路２７、画素回路１３の行単位での有感／不感を設定する走査回路３４、及び演算回路１２が形成されている。このような積層構造において、回路４１は、画素回路１３の信号電荷処理領域１７と、半導体チップＣ１，Ｃ２を貫通する貫通電極であるＴＳＶ（Through-Silicon Via）を用いて電気的に接続されている。ここでは、回路４１、周辺回路部３１、走査回路２７，３４、及び演算回路１２が、画素回路１３とは異なる半導体チップＣ２上に配置されているが、回路４１のみが異なる半導体チップＣ２上に配置されてもよいし、上述した回路のうちのいずれか１部が異なる半導体チップＣ２上に配置されてもよい。 4 shows the arrangement of each pixel circuit 13 and the peripheral circuit section 31 in the range image sensor 10. The range image sensor 10 is configured by stacking two semiconductor chips C1 and C2. The signal charge processing regions 17 of the pixel circuits 13 are arranged in a two-dimensional array on the semiconductor chip C1, and any one of the inverter circuits 41 ₁ , 41 ₂ , 41 ₃ , 41 ₄ , and 41 ₅ is formed at a position corresponding to each pixel circuit 13 on the semiconductor chip C2. In this case, the incident pulse light L 1 _R can be made to enter from the back surface (opposite surface to the semiconductor chip C2) of the semiconductor chip C1. Furthermore, in addition to the peripheral circuit section 31, a scanning circuit 27 for controlling the reading of charges in row units (units of horizontally adjacent pixel columns in FIG. 4) of the pixel circuits 13, a scanning circuit 34 for setting the sensed/insensitive state in row units of the pixel circuits 13, and an arithmetic circuit 12 are formed on the periphery of the circuit 41 on the semiconductor chip C2. In such a stacked structure, the circuit 41 is electrically connected to the signal charge processing region 17 of the pixel circuit 13 using a TSV (Through-Silicon Via), which is a through electrode that penetrates the semiconductor chips C1 and C2. Here, the circuit 41, the peripheral circuit section 31, the scanning circuits 27 and 34, and the arithmetic circuit 12 are arranged on a semiconductor chip C2 different from the pixel circuit 13, but only the circuit 41 may be arranged on a different semiconductor chip C2, or any part of the above-mentioned circuits may be arranged on a different semiconductor chip C2.

図５には、インバータ回路４１_１の詳細な回路構成を示している。インバータ回路４１_１は、ｐＭＯＳトランジスタ４３のソースとｎＭＯＳトランジスタ４５のソースとの間にキャパシタンス成分５３が形成されている。このキャパシタンス成分５３は、例えば、画素回路１３と同一の半導体基板に形成するＭＯＳトランジスタによって実現することができ、その一端がロー電位である基板電位に接続され、他端がハイ電位に接続される。このキャパシタンス成分５３は、インバータ回路４１_１の出力に接続される画素回路１３の制御電極Ｇ_１の合成キャパシタンスＣ_Ｇ以上のキャパシタンスを有し、好ましくは４倍以上のキャパシタンスを有する。同様に、インバータ回路４１_２，４１_３，４１_４，４１_５もキャパシタンス成分５３が含まれている。これらのインバータ回路４１_２，４１_３，４１_４，４１_５のキャパシタンス成分５３は、インバータ回路４１_２，４１_３，４１_４，４１_５の出力に接続される画素回路１３のそれぞれの制御電極Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄの合成キャパシタンスＣ_Ｇ以上のキャパシタンスを有し、好ましくは４倍以上のキャパシタンスを有する。 5 shows a detailed circuit configuration of the inverter circuit _41-1 . In the inverter circuit _41-1 , a capacitance component 53 is formed between the source of the pMOS transistor 43 and the source of the nMOS transistor 45. This capacitance component 53 can be realized, for example, by a MOS transistor formed on the same semiconductor substrate as the pixel circuit 13, and one end of the capacitance component 53 is connected to the substrate potential which is a low potential, and the other end is connected to a high potential. This capacitance component 53 has a capacitance equal to or greater than the combined capacitance C G of the control electrode G ₁ of the pixel circuit 13 connected to the output of the inverter circuit _41-1 , and preferably has a capacitance equal to or greater than four times the combined capacitance C _G . Similarly, the inverter circuits _41-2 , _41-3 , _41-4 , and _41-5 also include a capacitance component 53. The capacitance components 53 of these inverter circuits ₄₁₂ , ₄₁₃ , ₄₁₄ , and ₄₁₅ have a capacitance equal to or greater than the combined capacitance C G of the respective control electrodes G2, _G3 , G4, and _GD of the pixel circuits 13 connected to the outputs of the inverter circuits ₄₁₂ , ₄₁₃ , ₄₁₄ , and ₄₁₅ , and preferably have a capacitance equal to or greater than four times the combined capacitance C _G of the respective control electrodes _G2 , G3, _G4 , and GD of the pixel circuits 13 connected to the outputs of the inverter circuits 412, 413, 414, and 415.

以上説明した距離画像センサ１０によれば、周辺回路部３１に設けられた分配回路３３によって制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄが分配され、その制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄが、画素回路群１５のうちの１つの画素回路１３内に設けられたインバータ回路４１_１，４１_２，４１_３，４１_４，４１_５によって構成される第１～第５の制御電極ドライバ回路によって、画素回路群１５を構成する全ての画素回路１３の制御電極Ｇ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄに印加される。これにより、各画素回路１３において、光電変換領域２１と電荷読出領域２２_１，２２_２，２２_３，２２_４および電荷排出領域２３との間の電荷転送のタイミングが制御される。このような第１～第５の制御電極ドライバ回路により制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄが中継される構成により、ピクセル数が多くなっても制御パルスの波形のなまりを低減でき、ピクセルを高速に駆動して距離分解能の高い距離画像の生成が可能とされる。それとともに、第１～第５の制御電極ドライバ回路のそれぞれを、制御電極の数と同一数の画素回路１３を含む画素回路群１５で共用する構成により、ピクセルサイズを小さく保ちつつ制御パルスの波形のなまりを低減できる。 According to the range image sensor 10 described above, the control pulses _S1 , _S2 , _S3 , S4, and _SD are distributed by the distribution circuit 33 provided in the peripheral circuit section 31, and the control pulses _S1 , S2, _S3 , _S4 , and _SD are applied to the control electrodes _G1 , _G2 , G3, _G4 , and GD of all the pixel circuits 13 constituting the pixel circuit group ₁₅ by the first to fifth control electrode driver circuits constituted by the inverter circuits ₄₁₁ , ₄₁₂ , ₄₁₃ , ₄₁₄ , and ₄₁₅ provided in _one pixel circuit 13 of the pixel circuit group 15. This controls the timing of charge transfer between the photoelectric conversion region 21 and the charge readout regions ₂₂₁ , _{222 , 223} , and ₂₂₄ and the charge discharge region 23 in _each pixel circuit 13. By configuring the control pulses _S1 , _S2 , _S3 , _S4 , and _S2 to be relayed by the first to fifth control electrode driver circuits, it is possible to reduce distortion of the control pulse waveform even when the number of pixels is large, and to drive the pixels at high speed to generate a distance image with high distance resolution. At the same time, by configuring each of the first to fifth control electrode driver circuits to be shared by a pixel circuit group 15 including the same number of pixel circuits 13 as the number of control electrodes, it is possible to reduce distortion of the control pulse waveform while keeping the pixel size small.

特に、本実施形態では、インバータ回路４１_１，４１_２，４１_３，４１_４，４１_５が画素回路群１５の別々の画素回路１３内に設けられ、分配回路３３とインバータ回路４１_１，４１_２，４１_３，４１_４，４１_５とは、それぞれ、別々の２つの画素回路１３間の間隙部に伸びる配線部４７を介して電気的に接続されている。このような構成により、分配回路３３と第１～第５の制御電極ドライバ回路とのそれぞれを電気的に接続する複数の配線部４７を分離することができ、異なる制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄの間のクロストークを防止して安定したピクセルの駆動が実現でき、結果として距離分解能の高い距離画像の生成が可能となる。 In particular, in this embodiment, the inverter circuits 41 ₁ , 41 ₂ , 41 ₃ , 41 ₄ , and 41 ₅ are provided in separate pixel circuits 13 of the pixel circuit group 15, and the distribution circuit 33 and the inverter circuits 41 ₁ , 41 ₂ , 41 ₃ , 41 ₄ , and 41 ₅ are each electrically connected via a wiring section 47 that extends into a gap between two separate pixel circuits 13. With this configuration, the multiple wiring sections 47 that electrically connect the distribution circuit 33 to the first to fifth control electrode driver circuits, respectively, can be separated, and crosstalk between different control pulses S ₁ , S ₂ , S ₃ , S ₄ , and S _D can be prevented, achieving stable pixel driving, and as a result, a distance image with high distance resolution can be generated.

また、本実施形態では、インバータ回路４１_１，４１_２，４１_３，４１_４，４１_５のそれぞれにキャパシタンス成分５３が含まれている。このような構成により、ピクセルの高速な駆動が実現される。キャパシタンス成分５３の存在により、画素回路１３を駆動する際の制御電極Ｇ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄのキャパシタンス成分の充放電に伴って電源に生じる電流を低減できるため、電源電圧が瞬時的にドロップする事態も防止でき、ピクセルの高速な駆動が可能となる。 In this embodiment, each of the inverter circuits 41 ₁ , 41 ₂ , 41 ₃ , 41 ₄ , and 41 ₅ includes a capacitance component 53. This configuration realizes high-speed driving of the pixel. The presence of the capacitance component 53 reduces the current generated in the power supply due to the charging and discharging of the capacitance components of the control electrodes G ₁ , G ₂ , G ₃ , G ₄ , and G _D when driving the pixel circuit 13, so that it is possible to prevent the power supply voltage from dropping instantaneously, and high-speed driving of the pixel becomes possible.

図６には、インバータ回路４１_１，４１_２，４１_３，４１_４，４１_５の動作時のインバータ回路４１_１，４１_２，４１_３，４１_４，４１_５と画素回路１３の合成キャパシタンスＣ_Ｇとの接続状態を示しており、（ａ）部は、制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄのオン（ハイ電位）時の接続状態を示し、（ｂ）部は、制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄのオフ（ロー電位）時の接続状態を示す。このように、制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄのオン時には、キャパシタンス成分５３が合成キャパシタンスＣ_Ｇの両端に接続されることとなり、制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄのオフ時にキャパシタンス成分５３にチャージされていた電荷が制御電極Ｇ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄに向けて供給される結果、制御電極Ｇ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄの電位を素早く立ち上げることができる。特に、キャパシタンス成分５３のキャパシタンスを合成キャパシタンスＣ_Ｇ以上とすることで、制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄのハイ電位に立ち上げるのに必要な５０％の電荷をキャパシタンス成分５３から供給することができ、電源に負担をかけることなく高速な駆動が可能となる。さらに、キャパシタンス成分５３のキャパシタンスを合成キャパシタンスＣ_Ｇの４倍以上とすれば、制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄのハイ電位に立ち上げるのに必要な８０％の電荷をキャパシタンス成分５３から供給することができ、電源に負担をかけることなくさらなる高速な駆動が可能となる。一方、制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄのオフ時には、合成キャパシタンスＣ_Ｇの両端が短絡されることとなり、制御電極Ｇ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄの電位を素早く立ち下げることができる。 Figure 6 shows the connection state between the inverter circuits ₄₁₁ , ₄₁₂ , ₄₁₃ , ₄₁₄ , and ₄₁₅ and the composite capacitance C _G of the pixel circuit 13 when the inverter circuits ₄₁₁ , ₄₁₂ , ₄₁₃ , ₄₁₄ , and ₄₁₅ are in operation, with part (a) showing the connection state when the control pulses _S1 , _S2 , _S3 , _S4 , and _SD are on (high potential), and part (b) showing the connection state when the control pulses _S1 , _S2 , _S3 , _S4 , and _SD are off (low potential). In this way, when the control pulses _S1 , _S2 , _S3 , _S4 , and _SD are on, the capacitance component 53 is connected to both ends of the composite capacitance C _G , and the charge stored in the capacitance component 53 when the control pulses _S1 , _S2 , _S3 , _S4 , and _SD are off is supplied toward the control electrodes _G1 , _G2 , _G3 , _G4 , and G _D , so that the potentials of the control electrodes _G1 , _G2 , _G3 , _G4 , and G _D can be quickly raised. In particular, by making the capacitance of the capacitance component 53 equal to or greater than the composite capacitance C _G , 50% of the charge required to raise the control pulses _S1 , _S2 , _S3 , _S4 , and _SD to a high potential can be supplied from the capacitance component 53, enabling high-speed driving without putting a strain on the power supply. Furthermore, if the capacitance of the capacitance component 53 is set to be four times or more the combined capacitance C _G , 80% of the charge required to raise the control pulses S ₁ , S ₂ , S ₃ , S ₄ , and S _D to a high potential can be supplied from the capacitance component 53, enabling even faster driving without putting a strain on the power supply. On the other hand, when the control pulses S ₁ , S ₂ , S ₃ , S ₄ , and S _D are off, both ends of the combined capacitance C _G are short-circuited, allowing the potentials of the control electrodes G ₁ , G ₂ , G ₃ , G ₄ , and G _D to be quickly lowered.

［第２実施形態］
次に、第２実施形態にかかる距離画像センサ１０Ａの構成について、第１実施形態との相違点を中心に説明する。 [Second embodiment]
Next, the configuration of a range image sensor 10A according to the second embodiment will be described, focusing on the differences from the first embodiment.

図７は、距離画像センサ１０Ａの概略構成を示すブロック図である。図７に示す距離画像センサ１０Ａは、第１実施形態にかかる距離画像センサ１０と比較して、分配回路３３Ａの機能と、周辺回路部３１におけるインバータ回路の構成と、周辺回路部３１と画素回路１３との間の接続構成が異なる。 Figure 7 is a block diagram showing the schematic configuration of the distance image sensor 10A. The distance image sensor 10A shown in Figure 7 differs from the distance image sensor 10 according to the first embodiment in the function of the distribution circuit 33A, the configuration of the inverter circuit in the peripheral circuit unit 31, and the connection configuration between the peripheral circuit unit 31 and the pixel circuit 13.

すなわち、分配回路３３Ａは、制御パルスＳ_１を、それぞれ、２つの制御パルスＳ_１ｐ，Ｓ_１ｎに分配して行方向に繰り返し生成する。同様に、分配回路３３Ａは、制御パルスＳ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄを分配することにより、２つの制御パルスＳ_２ｐ，Ｓ_２ｎと、２つの制御パルスＳ_３ｐ，Ｓ_３ｎと、２つの制御パルスＳ_４ｐ，Ｓ_４ｎと、２つの制御パルスＳ_Ｄｐ，Ｓ_Ｄｎと、を繰り返し生成する。これらの２つの制御パルスＳ_１ｐ，Ｓ_１ｎは、制御パルスＳ_１のオンオフに同期して、互いのオン期間が一致しないように、具体的には、制御パルスＳ_１ｐのオン期間が制御パルスＳ_１ｎのオン期間内に収まるように生成される。同じように、２つの制御パルスＳ_２ｐ，Ｓ_２ｎ、２つの制御パルスＳ_３ｐ，Ｓ_３ｎ、２つの制御パルスＳ_４ｐ，Ｓ_４ｎ、及び２つの制御パルスＳ_Ｄｐ，Ｓ_Ｄｎは、制御パルスＳ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄのオンオフに同期して、互いのオン期間が一致しないように生成される。 That is, the distribution circuit 33A distributes the control pulse _S1 into two control pulses _S1p and _S1n , respectively, and generates them repeatedly in the row direction. Similarly, the distribution circuit 33A distributes the control pulses _S2 , _S3 , _S4 , and S _D , and generates two control pulses _S2p and _S2n , two control pulses _S3p and _S3n , two control pulses _S4p and _S4n , and two control pulses S _Dp and S _Dn repeatedly. These two control pulses _S1p and _S1n are generated in synchronization with the on/off of the control pulse _S1 so that their on periods do not coincide with each other, specifically, so that the on period of the control pulse _S1p falls within the on period of the control pulse _S1n . Similarly, two control pulses _S2p , _S2n , two control pulses _S3p , _S3n , two control pulses _S4p , _S4n , and two control pulses S _Dp , S _Dn are generated in synchronization with the on/off of control pulses _S2 , _S3 , _S4 , S _D so that their on periods do not coincide with each other.

周辺回路部３１には、第１実施形態におけるインバータ回路３５_１，３５_２，３５_３，３５_４，３５_５と同様な構成のインバータ回路６１_１，６１_２，６１_３，６１_４，６１_５、及びインバータ回路６３_１，６３_２，６３_３，６３_４，６３_５が含まれている。１組のインバータ回路６１_１，６１_２，６１_３，６１_４，６１_５、及び１組のインバータ回路６３_１，６３_２，６３_３，６３_４，６３_５は、それぞれ、制御電極Ｇ_１，Ｇ_２，Ｇ_３，Ｇ_４，Ｇ_Ｄの個数に対応する個数で画素回路群１５毎に繰り返し設けられる。そして、２つのインバータ回路６１_１，６３_１は、画素回路１３内のインバータ回路４１_１に対応して、画素回路群１５における隣接する２つの画素回路１３間の周辺部に配置される。同様に、２つのインバータ回路６１_２，６３_２、２つのインバータ回路６１_３，６３_３、２つのインバータ回路６１_４，６３_４、２つのインバータ回路６１_５，６３_５のそれぞれは、画素回路１３内のインバータ回路４１_２，４１_３，４１_４，４１_５に対応して、隣接する２つの画素回路１３間の周辺部に配置される。これらのインバータ回路６１_１，６１_２，６１_３，６１_４，６１_５のそれぞれの入力端子には、分配回路３３Ａから制御パルスＳ_１ｐ，Ｓ_２ｐ，Ｓ_３ｐ，Ｓ_４ｐ，Ｓ_Ｄｐが入力され、これらのインバータ回路６３_１，６３_２，６３_３，６３_４，６３_５のそれぞれの入力端子には、分配回路３３Ａから制御パルスＳ_１ｎ，Ｓ_２ｎ，Ｓ_３ｎ，Ｓ_４ｎ，Ｓ_Ｄｎが入力される。 The peripheral circuit section 31 includes inverter circuits ₆₁₁ , ₆₁₂ , 613, 614, ₆₁₅ having configurations similar to the inverter circuits ₃₅₁ , ₃₅₂ , ₃₅₃ , ₃₅₄ , 355 in the first embodiment, and inverter circuits ₆₃₁ , ₆₃₂ , ₆₃₃ , ₆₃₄ , _635. A set of inverter circuits ₆₁₁ , ₆₁₂ , ₆₁₃ , ₆₁₄ , ₆₁₅ and a set of inverter circuits ₆₃₁ , ₆₃₂ , ₆₃₃ , ₆₃₄ , ₆₃₅ are repeatedly provided for each pixel circuit group 15 in _{numbers corresponding} to the numbers of control electrodes _G1 , _G2 , _G3 , _G4 , _{GD ,} respectively. The two inverter circuits ₆₁₁ , ₆₃₁ correspond to the inverter circuit ₄₁₁ in the pixel circuit 13 and are arranged in the periphery between two adjacent pixel circuits 13 in the pixel circuit group 15. Similarly, the two inverter circuits ₆₁₂ , 632, the two inverter circuits ₆₁₃ , ₆₃₃ , the two inverter circuits ₆₁₄ , ₆₃₄ , and the two inverter circuits ₆₁₅ , _{635 are} each arranged in the periphery between two adjacent pixel circuits 13 and correspond to the inverter circuits ₄₁₂ , ₄₁₃ , ₄₁₄ , ₄₁₅ in the pixel circuit 13. Control pulses S1p, _S2p , S3p, _S4p , and _SDp are input to the input terminals of each of these inverter circuits ₆₁₁ , ₆₁₂ , ₆₁₃ , 614, and ₆₁₅ from the distribution circuit _33A , and control pulses _S1n , _S2n , _S3n , _S4n , _{and SDn are} input to the input terminals of each of these inverter circuits ₆₃₁ , ₆₃₂ , ₆₃₃ , ₆₃₄ , _{and 635} from the distribution circuit 33A.

周辺回路部３１と画素回路１３との接続構成を詳細に説明すると、インバータ回路４１_１，４１_２，４１_３，４１_４，４１_５のｐＭＯＳトランジスタ４３のゲート（制御端子）とインバータ回路６１_１，６１_２，６１_３，６１_４，６１_５の出力端子とは、隣接する２つの画素回路１３間に伸びる配線部４７ａを経由して電気的に接続される。また、インバータ回路４１_１，４１_２，４１_３，４１_４，４１_５のｎＭＯＳトランジスタ４５のゲート（制御端子）とインバータ回路６３_１，６３_２，６３_３，６３_４，６３_５の出力端子とは、隣接する２つの画素回路１３間に伸びる配線部４７ｂを経由して電気的に接続される。つまり、周辺回路部３１と画素回路１３との間を接続する配線部は、画素回路群１５に含まれる２つの画素回路１３間の間隙部において２本ずつ設けられる。このような接続構成により、インバータ回路４１_１，４１_２，４１_３，４１_４，４１_５の２つのゲートには、別々の配線部４７ａ，４７ｂを経由して、制御パルスＳ_１ｐ，Ｓ_２ｐ，Ｓ_３ｐ，Ｓ_４ｐ，Ｓ_Ｄｐの反転信号、あるいは、制御パルスＳ_１ｎ，Ｓ_２ｎ，Ｓ_３ｎ，Ｓ_４ｎ，Ｓ_Ｄｎの反転信号が供給される。 To explain the connection configuration between the peripheral circuit section 31 and the pixel circuits 13 in detail, the gates (control terminals) of the pMOS transistors 43 of the inverter circuits ₄₁₁ , ₄₁₂ , 413, ₄₁₄ , and ₄₁₅ are electrically connected to the output terminals of the inverter circuits ₆₁₁ , ₆₁₂ , ₆₁₃ , ₆₁₄ , and ₆₁₅ via _a wiring section 47a extending between two adjacent pixel circuits 13. Also, the gates (control terminals) of the nMOS transistors 45 of the inverter circuits ₄₁₁ , ₄₁₂ , ₄₁₃ , ₄₁₄ , and ₄₁₅ are electrically connected to the output terminals of the inverter circuits ₆₃₁ , ₆₃₂ , ₆₃₃ , ₆₃₄ , and ₆₃₅ via a wiring section 47b extending between two adjacent pixel circuits 13. That is, two wiring sections connecting the peripheral circuit section 31 and the pixel circuits 13 are provided in each gap between two pixel circuits 13 included in the pixel circuit group 15. With this connection configuration, inverted signals of the control pulses _S1p , _S2p , _S3p , S4p, and _{SDp or inverted signals of the control pulses S1n, S2n, S3n, S4n, and SDn are supplied to the} two gates of the inverter circuits ₄₁₁ , ₄₁₂ , ₄₁₃ , _{414 ,} and ₄₁₅ via separate wiring sections 47a and _47b .

上記構成のインバータ回路６１_１，６３_１とインバータ回路４１_１により、画素回路群１５を構成する画素回路１３の制御電極Ｇ_１に制御パルスＳ_１を印加する第１の制御電極ドライバ回路が構成される。同様に、インバータ回路６１_２～６１_５，６３_２～６３_５とインバータ回路４１_２～４１_５により、画素回路１３の制御電極Ｇ_２～Ｇ_４，Ｇ_Ｄに制御パルスＳ_２～Ｓ_４，Ｓ_Ｄを印加する第２～第５の制御電極ドライバ回路が構成される。 The inverter circuits _61-1 , _63-1 and inverter circuit _41-1 configured as above constitute a first control electrode driver circuit that applies a control pulse S _-1 to the control electrode G _-1 of the pixel circuit 13 constituting the pixel circuit group 15. Similarly, the inverter circuits _61-2 to _61-5 , _63-2 to _63-5 and inverter circuits _41-2 to _41-5 constitute _second to fifth control electrode driver circuits that apply control pulses S _- S- _S , _SD to the control electrodes G _-2 to G, G- _D of the pixel circuit 13.

図８には、本実施形態の距離画像センサ１０Ａにおいて生成される制御パルスＳ_１ｐ，Ｓ_１ｎの反転信号の波形及びインバータ回路４１_１の出力信号Ｓ_１ｏｕｔの波形の一例を示す。このように、分配回路３３Ａの働きにより、インバータ回路６１_１から出力される制御パルスＳ_１ｐの反転信号のロー電位の期間、すなわち、ｐＭＯＳトランジスタ４３のオン期間Ｔ_ＰＯＮが、インバータ回路６３_１から出力される制御パルスＳ_１ｎの反転信号のハイ電位の期間、すなわち、ｎＭＯＳトランジスタ４５のオン期間Ｔ_ＮＯＮと重複しないように、制御パルスＳ_１ｐ及び制御パルスＳ_１ｎが生成される。そして、インバータ回路４１_１により、制御パルスＳ_１ｐの反転信号がオフされたタイミングでハイ電位に遷移し、制御パルスＳ_１ｎの反転信号がオンされたタイミングでロー電位に遷移する出力信号Ｓ_１ｏｕｔが生成される。同様にして、各画素回路１３に設けられたインバータ回路４１_２～４１_５においても、ｐＭＯＳトランジスタ４３のオン期間がｎＭＯＳトランジスタ４５のオン期間と重複しないように、制御パルスＳ_２ｐ～Ｓ_５ｐ及び制御パルスＳ_２ｎ～Ｓ_５ｎが生成される。 8 shows an example of the waveforms of the inverted signals of the control pulses S _1p and S _1n generated in the distance image sensor 10A of this embodiment and the waveform of the output signal S _1out of the inverter circuit 41 _1. In this way, the distribution circuit 33A operates so that the control pulses S 1p and S 1n are generated so that the low potential period of the inverted signal of the control pulse S _1p output from the inverter circuit 61 ₁ , i.e., the on-period T _PON of the pMOS transistor ₄₃ , does not overlap with the high potential period of the inverted signal of the control pulse _{S 1n} output from the inverter circuit 63 1, i.e., the on-period T _NON of the nMOS transistor 45. Then, the inverter circuit 41 ₁ generates _{an output signal S 1out that} transitions to a high potential when the inverted signal of the control pulse S _1p is turned off and transitions to a low potential when the inverted signal of the control pulse S _1n is turned on. Similarly, in the inverter circuits 41 ₂ to 41 ₅ provided in each pixel circuit 13 , control pulses S _2p to S _5p and control pulses S _2n to S _5n are generated so that the on-period of the pMOS transistor 43 does not overlap with the on-period of the nMOS transistor 45 .

本実施形態の距離画像センサ１０Ａにおいては、インバータ回路４１_１～４１_５内の２つのトランジスタ４３，４５のゲートに別々の配線部４７ａ，４７ｂを経由して制御パルスが供給されている。このような構成により、画素回路１３に供給される制御パルスになまりが生じた場合であってもインバータ回路４１_１～４１_５を流れる貫通電流の発生を防止できる。インバータ４１_１～４１_５での貫通電流の発生は、ピクセル数が多くなった場合に距離画像センサ１０Ａに接続される電源を流れる電流の増加を招いてしまい、電源電圧の瞬時的なドロップを引き起こす場合がある。その結果、画素回路１３内の制御電極ドライバ回路が正常に動作せず、制御電極ドライバ回路の応答速度が遅くなる結果、高速なピクセルの駆動が困難となる。 In the range image sensor 10A of this embodiment, a control pulse is supplied to the gates of the two transistors 43, ₄₅ in the inverter circuits _{41.sub.1-41.sub.5} via separate wiring portions 47a, 47b. With this configuration, even if the control pulse supplied to the pixel circuit 13 is rounded _, the generation of a through current flowing through the inverter circuits _{41.sub.1-41.sub.5} can be prevented. When the number of pixels increases, the generation of a through current in the inverters _{41.sub.1-41.sub.5} can lead to an increase in the current flowing through the power supply connected to the range image sensor _10A , which may cause an instantaneous drop in the power supply voltage. As a result, the control electrode driver circuit in the pixel circuit 13 does not operate normally, and the response speed of the control electrode driver circuit becomes slow, making it difficult to drive pixels at high speed.

図１３は、一般的なＣＭＯＳインバータ回路における入力電圧Ｖ_ＩＮと貫通電流Ｉとの関係を示すグラフ、図１４は、一般的なＣＭＯＳインバータ回路を用いた場合の入力制御パルスＶ_ＩＮに対する貫通電流Ｉの時間波形を示す図である。このように、一般的なＣＭＯＳインバータでは、入力電圧Ｖ_ＩＮがハイ電位（Ｖ_ＤＤ）とロー電位（０Ｖ）の間の中間電位において貫通電流Ｉが急激に増加する。そのため、理想的な矩形波の波形ＷＦ１を制御パルスとして入力した場合には制御パルスのレベルの遷移タイミングで一瞬だけ貫通電流Ｉが生じるが、矩形波がなまった波形ＷＦ２を制御パルスとして入力した場合には、中間電位の期間が長くなるため貫通電流Ｉがより長期間にわたって継続的に生じる。そのため、一般的なＣＭＯＳインバータ回路を制御電極ドライバ回路として用いた場合は、制御パルスのなまりが大きくなるに従って制御電極ドライバ回路を流れる貫通電流の積分値が次第に増加する。
一方、距離画像センサ１０Ａによれば、制御電極ドライバ回路における貫通電流が十分に低減でき、高速なピクセルの駆動が可能となる。その結果、距離分解能の高い距離画像の生成が可能となる。 13 is a graph showing the relationship between the input voltage V _IN and the through current I in a general CMOS inverter circuit, and FIG. 14 is a diagram showing the time waveform of the through current I with respect to the input control pulse V _IN when a general CMOS inverter circuit is used. Thus, in a general CMOS inverter, the through current I increases suddenly when the input voltage V _IN is at an intermediate potential between a high potential (V _DD ) and a low potential (0 V). Therefore, when an ideal rectangular wave waveform WF1 is input as a control pulse, the through current I occurs only for an instant at the transition timing of the level of the control pulse, but when a waveform WF2 with a rounded rectangular wave is input as a control pulse, the period of the intermediate potential becomes longer, so that the through current I occurs continuously for a longer period of time. Therefore, when a general CMOS inverter circuit is used as a control electrode driver circuit, the integral value of the through current flowing through the control electrode driver circuit gradually increases as the rounding of the control pulse becomes larger.
On the other hand, the range image sensor 10A can sufficiently reduce the shoot-through current in the control electrode driver circuit, enabling high-speed pixel driving, thereby enabling the generation of a range image with high range resolution.

特に、本実施形態では、分配回路３３Ａが、各インバータ４１_１～４１_５を構成する２つのトランジスタ４３，４５のゲートに互いにオン期間が重複しないような制御パルスを供給するように機能している。これにより、インバータ回路４１_１～４１_５を含む第１～第５の制御電極ドライバ回路における貫通電流が確実に防止でき、高速なピクセルの駆動が可能となる。 In particular, in this embodiment, the distribution circuit 33A functions to supply control pulses whose on-periods do not overlap with each other to the gates of the two transistors 43, 45 constituting each of the inverters 41 ₁ to 41 _5. This reliably prevents shoot-through currents in the first to fifth control electrode driver circuits including the inverter circuits 41 ₁ to 41 ₅ , enabling high-speed pixel driving.

［第３実施形態］
次に、第３実施形態にかかる距離画像センサ１０Ｂの構成について、第２実施形態との相違点を中心に説明する。 [Third embodiment]
Next, the configuration of a range image sensor 10B according to the third embodiment will be described, focusing on the differences from the second embodiment.

図９は、距離画像センサ１０Ｂの概略構成を示すブロック図である。図９に示す距離画像センサ１０Ｂは、第２実施形態にかかる距離画像センサ１０Ａと比較して、分配回路３３Ｂの機能と、周辺回路部３１及び画素回路１３におけるインバータ回路の構成が異なる。 Figure 9 is a block diagram showing the schematic configuration of the distance image sensor 10B. The distance image sensor 10B shown in Figure 9 differs from the distance image sensor 10A according to the second embodiment in the function of the distribution circuit 33B and the configuration of the inverter circuits in the peripheral circuit section 31 and pixel circuit 13.

分配回路３３Ｂは、制御パルスＳ_１，Ｓ_２，Ｓ_３，Ｓ_４，Ｓ_Ｄを分配することにより、制御パルスＳ_１ｐ～Ｓ_４ｐ，Ｓ_Ｄｐの反転信号、制御パルスＳ_１ｎ～Ｓ_４ｎ，Ｓ_Ｄｎを行方向に沿って繰り返し生成する。 The distribution circuit 33B distributes the control pulses S ₁ , S ₂ , S ₃ , S ₄ , and S _D to repeatedly generate inverted signals of the control pulses S _1p to S _4p , and S _Dp , and control pulses S _1n to S _4n , and S _Dn along the row direction.

また、周辺回路部３１内には、インバータ回路６１_１～６１_５に代えて、ｐＭＯＳトランジスタ７１_１～７１_５が設けられる。ｐＭＯＳトランジスタ７１_１～７１_５のゲートのそれぞれには分配回路３３Ｂから制御パルスＳ_１ｐ～Ｓ_４ｐ，Ｓ_Ｄｐの反転信号が入力され、ｐＭＯＳトランジスタ７１_１～７１_５のソースがハイ電位線Ｖ_ＤＨに接続される。 Moreover, in the peripheral circuit section 31, pMOS transistors _71.sub.1 to _71.5 are provided instead of the inverter circuits _61.sub.1 to _61.5 . Inverted signals of the control pulses _S.sub.1p to _S.sub.4p , _S.sub.Dp are input to the gates of the pMOS transistors _71.sub.1 to _71.5 from the distribution circuit 33B, respectively, and the sources of the pMOS transistors _71.sub.1 to _71.5 are connected to the high potential line _V.sub.DH.

画素回路群１５を構成する各画素回路１３内には、インバータ回路４１_１～４１_５に代えて、ｎＭＯＳトランジスタ７３_１～７３_５がそれぞれ設けられる。ｎＭＯＳトランジスタ７３_１～７３_５のゲートのそれぞれには、配線部４７ｂを経由してインバータ回路６３_１～６３_５から制御パルスＳ_１ｎ～Ｓ_４ｎ，Ｓ_Ｄｎの反転信号が入力され、ｎＭＯＳトランジスタ７３_１～７３_５のドレインのそれぞれには、配線部４７ａを経由して、ｐＭＯＳトランジスタ７１_１～７１_５のドレインが接続される。さらに、ｎＭＯＳトランジスタ７３_１～７３_５のドレインのそれぞれは、画素回路群１５に属する全ての画素回路１３のそれぞれの制御電極Ｇ_１～Ｇ_４，Ｇ_Ｄが接続され、ｎＭＯＳトランジスタ７３_１～７３_５のソースはロー電位線Ｖ_ＤＬに接続される。 上記のように、ｐＭＯＳトランジスタ７１_１とｎＭＯＳトランジスタ７３_１とが直列に接続された構成により、画素回路群１５内の制御電極Ｇ_１に印加する制御パルスを生成するＣＭＯＳインバータ回路（制御電極ドライバ回路）が構成される。また、ｐＭＯＳトランジスタ７１_２～７１_５とｎＭＯＳトランジスタ７３_２～７３_５とのそれぞれが直列に接続された構成により、画素回路群１５内のそれぞれの制御電極Ｇ_２～Ｇ_４，Ｇ_Ｄに印加する制御パルスを生成するＣＭＯＳインバータ回路（制御電極ドライバ回路）が構成される。 In each pixel circuit 13 constituting the pixel circuit group 15, nMOS transistors 73 ₁ to 73 ₅ are provided instead of the inverter circuits 41 ₁ to 41 _5. Inverted signals of control pulses S _1n to S _4n , S Dn are input from the inverter circuits 63 ₁ to 63 ₅ via the wiring section 47 b to the gates of the nMOS transistors 73 ₁ to 73 ₅ , respectively, and the drains of the pMOS transistors 71 ₁ to 71 ₅ are connected to the drains of the nMOS transistors 73 ₁ to 73 _{5 ,} respectively, via the wiring section 47 a. Furthermore, the drains of the nMOS transistors 73 ₁ to 73 ₅ are connected to the control electrodes G ₁ to G ₄ , G _D of all the pixel circuits 13 belonging to the pixel circuit group 15, respectively, and the sources of the nMOS transistors 73 ₁ to 73 ₅ are connected to the low potential line V _DL . As described above, a CMOS inverter circuit (control electrode driver circuit) that generates a control pulse to be applied to the control electrode _G1 in the pixel circuit group 15 is configured by connecting _the pMOS transistors ₇₁₁ and the nMOS transistors ₇₃₁ in series. Also, a CMOS inverter circuit (control electrode driver circuit) that generates _a control pulse to be applied to each of the control electrodes _G2 to _{G4 , GD} in the pixel circuit group 15 is configured by connecting the pMOS transistors ₇₁₂ to 715 in series with the nMOS transistors 732 to 735.

本実施形態の制御電極ドライバ回路の構成により、インバータ回路を構成する一方のトランジスタであるｐＭＯＳトランジスタ７１_１～７１_５のドレインは配線部４７ｂを介して制御電極Ｇ_１～Ｇ_４，Ｇ_Ｄに接続されている一方で、インバータ回路を構成する他方のトランジスタであるｎＭＯＳトランジスタ７３_１～７３_５のドレインは各画素回路１３内で制御電極Ｇ_１～Ｇ_４，Ｇ_Ｄに接続されている。そのため、制御電極Ｇ_１～Ｇ_４，Ｇ_Ｄに印加される制御パルスＳ_１～Ｓ_４，Ｓ_Ｄにおいて、立ち上がりはなだらかな状態であるが、立ち下がりは急峻な状態を生じさせることができる。 Due to the configuration of the control electrode driver circuit of this embodiment, the drains of the pMOS transistors _71.sub.1 to _71.sub.5 which are one of the transistors constituting the inverter circuit are connected to the control electrodes _G.sub.1 to _G.sub.4 , _G.sub.D via the wiring portion 47b, while the drains of the nMOS transistors _73.sub.1 to _73.5 which are the other of the transistors constituting the inverter circuit are connected to the control electrodes _G.sub.1 to _G.sub.4 , _G.sub.D within each pixel circuit 13. Therefore, it is possible to generate a state in which the rise is gradual but the fall is steep in the control pulses _S.sub.1 to _S.sub.4 , _S.sub.D applied to the control electrodes _G.sub.1 to _G.sub.4 , _G.sub.D.

図１０は、本実施形態の距離画像センサ１０Ｂにより生成される制御パルスＳ１，Ｓ２の波形の一例を示し、図１１は、画素回路１３の信号電荷処理領域１７における各領域の配置例を示す平面図であり、図１２は、画素回路１３の信号電荷処理領域１７における電位分布を示す図である。図１２は、図１１に示す一点鎖線に沿った電位分布を示している。 Figure 10 shows an example of the waveforms of the control pulses S1 and S2 generated by the distance image sensor 10B of this embodiment, Figure 11 is a plan view showing an example of the arrangement of each region in the signal charge processing region 17 of the pixel circuit 13, and Figure 12 is a diagram showing the potential distribution in the signal charge processing region 17 of the pixel circuit 13. Figure 12 shows the potential distribution along the dashed line shown in Figure 11.

図１１に示す信号電荷処理領域１７においては、中央に光電変換領域２１が設けられ、光電変換領域２１の周りの信号電荷処理領域１７の四隅に電荷読出領域２２_１～２２_４が配置され、電荷読出領域２２_１～２２_４のうちの２つの領域間に電荷排出領域２３が配置される。さらに、光電変換領域２１とそれぞれの電荷読出領域２２_１～２２_４との間の電荷移動経路を両側から挟むように制御電極Ｇ_１～Ｇ_４が設けられ、光電変換領域２１と電荷排出領域２３との間の電荷移動経路を両側から挟むように制御電極Ｇ_Ｄが設けられる。図１２には、制御電極Ｇ_１にロー電位を印加し、制御電極Ｇ_２にハイ電位を印加した場合の電荷移動経路における電位分布を実線で示し、制御電極Ｇ_１にハイ電位を印加し、制御電極Ｇ_２にロー電位を印加した場合の電荷移動経路における電位分布を点線で示している。このような電位形成特性により、図１０に示すように制御パルスＳ_１を急峻に立ち下げることにより、電荷読出領域２２_１への電荷の移動を瞬時に止めることができ、その後に制御パルスＳ_２を緩やかに立ち上げても制御パルスＳ_２を立ち下げるまでの期間において光電変換領域２１で発生した電荷を漏れなく電荷読出領域２２_２へ移動させることができる。 In the signal charge processing region 17 shown in Fig. 11, a photoelectric conversion region 21 is provided in the center, charge readout regions 22 ₁ to 22 ₄ are arranged at the four corners of the signal charge processing region 17 around the photoelectric conversion region 21, and a charge discharge region 23 is arranged between two of the charge readout regions 22 ₁ to 22 _4. Furthermore, control electrodes G ₁ to G ₄ are provided so as to sandwich the charge transfer path between the photoelectric conversion region 21 and each of the charge readout regions 22 ₁ to 22 ₄ from both sides, and a control electrode G D is provided so as to sandwich the charge transfer path between the photoelectric conversion region 21 and the charge discharge region 23 from both sides. In Fig. 12, the potential distribution in the charge transfer path when a low potential is applied to the control electrode G ₁ and a high potential _is applied to the control electrode G ₂ is shown by a solid line, and the potential distribution in the charge transfer path when a high potential is applied to the control electrode G ₁ and a low potential is applied to the control electrode G ₂ is shown by a dotted line. Due to such potential formation characteristics, by steeply lowering the control pulse _S1 as shown in FIG. 10, the movement of charges to the charge readout region _22-1 can be instantly stopped, and even if the control pulse _S2 is then gradually raised, the charges generated in the photoelectric conversion region 21 can be moved without leakage to the charge readout region _22-2 during the period until the control pulse _S2 is lowered.

本実施形態の距離画像センサ１０Ｂによれば、周辺回路部３１にインバータ回路を構成する一方のｐＭＯＳトランジスタが備えられ、画素回路１３内にインバータ回路を構成する他方のｎＭＯＳトランジスタが備えられている。このような構成により、画素回路１３内のトランジスタ数を低減することによりピクセルサイズを小さく保つことができるとともに、高速なピクセルの駆動が可能となる。 According to the distance image sensor 10B of this embodiment, one pMOS transistor that constitutes an inverter circuit is provided in the peripheral circuit section 31, and the other nMOS transistor that constitutes an inverter circuit is provided in the pixel circuit 13. With this configuration, the number of transistors in the pixel circuit 13 can be reduced, thereby keeping the pixel size small and enabling high-speed pixel driving.

特に、本実施形態では、画素回路１３にｎＭＯＳトランジスタを備えることにより、制御電極Ｇ_１～Ｇ_４，Ｇ_Ｄに印加される制御パルスＳ_１～Ｓ_４，Ｓ_Ｄの立ち下がりを急峻にすることができ、制御パルスＳ_１～Ｓ_４，Ｓ_Ｄのパルス幅を短くしても安定して電荷読出領域２２_１～２２_４への電荷の移動が可能となる。その結果、高速なピクセルの駆動が実現できる。 In particular, in this embodiment, by providing the pixel circuit 13 with an nMOS transistor, the fall of the control pulses S ₁ to S ₄ , S _D applied to the control electrodes G ₁ to G ₄ , G _D can be made steeper, and even if the pulse width of the control pulses S ₁ to S ₄ , S _D is shortened, the charge can be stably transferred to the charge readout regions 22 ₁ to 22 _4. As a result, high-speed pixel driving can be realized.

なお、本発明は、上述した実施形態の態様に限定されるものではない。 The present invention is not limited to the above-described embodiments.

上述した第１～第３実施形態では、各画素回路１３に設けられる電荷読出領域の数は２以上の任意の数に変更されてもよく、それに対応して制御電極の数は３以上の任意の数に変更されてもよい。その場合は、周辺回路部３１及び画素回路１３によって実現される制御電極ドライバ回路は、制御電極の数と同一の数で隣接する画素回路１３を含む画素回路群１５毎に、各画素回路１３に対応して設けられ、その画素回路群１５に含まれる全ての画素回路１３の制御電極のそれぞれに制御パルスを印加可能に構成される。 In the first to third embodiments described above, the number of charge readout regions provided in each pixel circuit 13 may be changed to any number equal to or greater than two, and the number of control electrodes may be changed to any number equal to or greater than three. In that case, the control electrode driver circuit realized by the peripheral circuit unit 31 and the pixel circuits 13 is provided for each pixel circuit 13 for each pixel circuit group 15 including adjacent pixel circuits 13 in the same number as the number of control electrodes, and is configured to be able to apply a control pulse to each of the control electrodes of all pixel circuits 13 included in the pixel circuit group 15.

また、上述した第１～第３実施形態では、周辺回路部３１及び画素回路１３によって実現される制御電極ドライバ回路は、画素回路群１５内の全ての画素回路１３に対応して設けられることには限定されず、一部の画素回路１３に対応する制御電極ドライバ回路は省かれていてもよい。その場合は、制御電極の数を超える数で隣接する画素回路１３を含む画素回路群１５毎に、制御電極の数に対応した制御電極ドライバ回路が設けられる。 In addition, in the first to third embodiments described above, the control electrode driver circuits realized by the peripheral circuit section 31 and the pixel circuits 13 are not limited to being provided corresponding to all pixel circuits 13 in the pixel circuit group 15, and the control electrode driver circuits corresponding to some pixel circuits 13 may be omitted. In that case, a control electrode driver circuit corresponding to the number of control electrodes is provided for each pixel circuit group 15 that includes adjacent pixel circuits 13 in a number that exceeds the number of control electrodes.

１０，１０Ａ，１０Ｂ…距離画像センサ、１３…画素回路（画素回路部）、２１…光電変換領域、２２_１～２２_４…電荷読出領域、２３…電荷排出領域、Ｃ１，Ｃ２…半導体チップ、Ｇ_１～Ｇ_４，Ｇ_Ｄ…制御電極、３１…周辺回路部（周辺回路）、３５_１～３５_５，４１_１～４１_５，６１_１～６１_５，６３_１～６３_５…インバータ回路（制御電極ドライバ回路）。３７，４３，７１_１～７１_５…ｐＭＯＳトランジスタ、３９，４５，７３_１～７３_５…ｎＭＯＳトランジスタ、４７，４７ａ，４７ｂ，４９，５１…配線部。 10, 10A, 10B... distance image sensor, 13... pixel circuit (pixel circuit section), 21... photoelectric conversion region, 22 ₁ to 22 ₄ ... charge readout region, 23... charge discharge region, C1, C2... semiconductor chip, G ₁ to G ₄ , G _D ... control electrode, 31... peripheral circuit section (peripheral circuit), 35 ₁ to 35 ₅ , 41 ₁ to 41 ₅ , 61 ₁ to 61 ₅ , 63 ₁ to 63 ₅ ... inverter circuit (control electrode driver circuit), 37, 43, 71 ₁ to 71 ₅ ... pMOS transistor, 39, 45, _{73 1} to _{73 5} ... nMOS transistor, 47, 47a, 47b, 49, 51... wiring section.

Claims (9)

光を電荷に変換する光電変換領域、前記光電変換領域に近接して互いに離間して設けられた第１～第Ｍ（Ｍは２以上の整数）の電荷読出領域、及び前記光電変換領域と前記第１～第Ｍの電荷読出領域とに対応してそれぞれ設けられ、前記光電変換領域と前記第１～第Ｍの電荷読出領域との間における電荷転送のための制御パルスを印加するための第１～第Ｍの制御電極を有する複数の画素回路部と、
前記複数の画素回路部の周辺部に設けられ、前記制御パルスを分配する周辺回路と、
隣接する前記画素回路部を少なくともＭ個含む画素回路部群のうちの一つの前記画素回路部内にそれぞれ設けられ、前記周辺回路によって分配された前記制御パルスを、前記画素回路部群を構成する全ての前記画素回路部の前記第１～第Ｍの制御電極のそれぞれに印加する第１～第Ｍの制御電極ドライバ回路と、
を備える距離画像センサ。 a plurality of pixel circuit sections each having a photoelectric conversion region for converting light into an electric charge, first to Mth (M is an integer of 2 or more) charge readout regions provided adjacent to the photoelectric conversion region and spaced apart from each other, and first to Mth control electrodes provided corresponding to the photoelectric conversion region and the first to Mth charge readout regions, respectively, for applying a control pulse for charge transfer between the photoelectric conversion region and the first to Mth charge readout regions;
a peripheral circuit provided in a periphery of the plurality of pixel circuit units and distributing the control pulse;
first to Mth control electrode driver circuits, each of which is provided in one of a pixel circuit unit group including at least M adjacent pixel circuit units, and which apply the control pulse distributed by the peripheral circuit to the first to Mth control electrodes of all the pixel circuit units constituting the pixel circuit unit group;
A distance image sensor comprising: 前記第１～第Ｍの制御電極ドライバ回路は、前記画素回路部群の別々の前記画素回路部内に設けられ、
前記周辺回路と前記第１～第Ｍの制御電極ドライバ回路とは、それぞれ、前記別々の画素回路部に近接する配線部を介して電気的に接続されている、
請求項１記載の距離画像センサ。 the first to Mth control electrode driver circuits are provided in separate pixel circuit portions of the pixel circuit portion group;
the peripheral circuit and the first to Mth control electrode driver circuits are electrically connected to each other via wiring portions adjacent to the separate pixel circuit portions;
2. The range image sensor according to claim 1. 前記第１～第Ｍの制御電極ドライバ回路は、それぞれ、前記周辺回路とともに相補的に動作する２つのトランジスタが直列に接続されるインバータ回路を構成し、
前記２つのトランジスタの制御端子には、別々の配線部を経由して前記制御パルスが供給される、
請求項１又は２記載の距離画像センサ。 each of the first to Mth control electrode driver circuits constitutes an inverter circuit in which two transistors that operate complementarily together with the peripheral circuit are connected in series;
The control pulse is supplied to the control terminals of the two transistors via separate wiring portions.
3. The range image sensor according to claim 1 or 2. 前記周辺回路は、前記２つのトランジスタの前記制御端子に、前記別々の配線部を経由して互いにオン期間が重複しないような前記制御パルスを供給する、
請求項３に記載の距離画像センサ。 the peripheral circuit supplies the control pulses to the control terminals of the two transistors via the separate wiring portions such that their on-periods do not overlap each other;
The range image sensor according to claim 3 . 前記第１～第Ｍの制御電極ドライバ回路は、それぞれ、前記２つのトランジスタのうちの一方のトランジスタを有し、
前記周辺回路は、前記第１～第Ｍの制御電極ドライバ回路に対応して前記２つのトランジスタのうちの他方のトランジスタを有する、
請求項３又は４に記載の距離画像センサ。 each of the first to Mth control electrode driver circuits has one of the two transistors;
the peripheral circuit has the other of the two transistors corresponding to the first to Mth control electrode driver circuits;
5. The range image sensor according to claim 3. 前記第１～第Ｍの制御電極ドライバ回路は、前記周辺回路とともにｐＭＯＳトランジスタとｎＭＯＳトランジスタが直列に接続されるＣＭＯＳインバータ回路を構成する、
請求項１～５のいずれか１項に記載の距離画像センサ。 the first to Mth control electrode driver circuits, together with the peripheral circuit, constitute a CMOS inverter circuit in which a pMOS transistor and an nMOS transistor are connected in series;
The range image sensor according to any one of claims 1 to 5. 前記第１～第Ｍの制御電極ドライバ回路は、前記周辺回路とともにｐＭＯＳトランジスタとｎＭＯＳトランジスタが直列に接続されるＣＭＯＳインバータ回路を構成し、
前記第１～第Ｍの制御電極ドライバ回路は、それぞれ、ｎＭＯＳトランジスタを有し、
前記周辺回路は、前記第１～第Ｍの制御電極ドライバ回路に対応してｐＭＯＳトランジスタを有する、
請求項３又は４に記載の距離画像センサ。 the first to Mth control electrode driver circuits, together with the peripheral circuit, constitute a CMOS inverter circuit in which a pMOS transistor and an nMOS transistor are connected in series;
each of the first to Mth control electrode driver circuits includes an nMOS transistor;
the peripheral circuit has pMOS transistors corresponding to the first to Mth control electrode driver circuits;
5. The range image sensor according to claim 3. 前記複数の画素回路部は、それぞれ、前記光電変換領域で発生した電荷を排出するための電荷排出領域、及び、前記光電変換領域と前記電荷排出領域との間における電荷転送のための制御パルスを印加するための第Ｍ＋１の制御電極をさらに有し、
前記第１～第Ｍの制御電極ドライバ回路は、隣接する前記画素回路部を少なくともＭ＋１個含む画素回路部群のうちの一つの前記画素回路部内にそれぞれ設けられ、
当該画素回路部群のうちの一つの前記画素回路部内に設けられ、前記周辺回路によって分配された前記制御パルスを、前記画素回路部群を構成する全ての前記画素回路部の前記第Ｍ＋１の制御電極に印加する第Ｍ＋１の制御電極ドライバ回路をさらに備える、
請求項１～７のいずれか１項に記載の距離画像センサ。 each of the plurality of pixel circuit units further includes a charge drain region for draining charges generated in the photoelectric conversion region, and an (M+1)th control electrode for applying a control pulse for charge transfer between the photoelectric conversion region and the charge drain region;
the first to Mth control electrode driver circuits are each provided in one of a pixel circuit unit group including at least M+1 adjacent pixel circuit units;
and an (M+1)th control electrode driver circuit that is provided in one of the pixel circuit units in the pixel circuit unit group and applies the control pulse distributed by the peripheral circuit to the (M+1)th control electrodes of all the pixel circuit units that constitute the pixel circuit unit group.
The range image sensor according to any one of claims 1 to 7. 前記第１～第Ｍの制御電極ドライバ回路、及び／又は、前記周辺回路は、前記画素回路部とは異なる半導体チップ上に形成され、貫通電極を用いて前記画素回路部に対して電気的に接続された構成を有する、
請求項１～８のいずれか１項に記載の距離画像センサ。
the first to Mth control electrode driver circuits and/or the peripheral circuit are formed on a semiconductor chip different from the pixel circuit unit, and are electrically connected to the pixel circuit unit using a through electrode;
The range image sensor according to any one of claims 1 to 8.

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