JPH05175481A - Semiconductor device - Google Patents

Abstract

PURPOSE:To inhibit the attenuation in signal transfer for an amplifier circuit incorporated in a device by forming an extremely larger parasitic capacitance in an input side of a second capacitor compared with a parasitic capacitance on the output side. CONSTITUTION:A first conductive layer 71 is formed on an insulation film 70 on the main surface of a semiconductor board. Then, a second conductive layer 73 is formed by way of an insulation film 72. By way of an insulation film 74 there is further formed a third conductive layer 75. Furthermore, an aluminum wiring layer 77 is formed by way of an insulation film 76 and connected to the third conductive layer 75. An aluminum wiring layer 79 is further formed by way of the insulation film 76 and connected to the second conductive layer 73. A capacitor under this construction uses the wiring layer 77 as its input and the aluminum wiring layer 79 as its output. A large capacitance with the board is provided on the input side in this case. This construction makes it possible to inhibit the attenuation in signal transfer for an amplifier circuit incorporated in the device.

Description

【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、半導体装置に係り、特
に、該装置内に組み込まれた増幅回路の改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly to improvement of an amplifier circuit incorporated in the device.

【０００２】[0002]

【従来の技術】たとえば、ラインセンサは、光照射をフ
ォトダイオード群が検知し、これにより発生した電荷を
ＣＣＤ素子により転送した後、該電荷を電圧変換し増幅
するようになっている。2. Description of the Related Art For example, in a line sensor, a group of photodiodes detects light irradiation, charges generated thereby are transferred by a CCD element, and then the charges are converted into voltage and amplified.

【０００３】そして、従来、このラインセンサにおける
増幅回路としては、ＣＣＤ素子から転送されてくる信号
電荷を受けるキャパシタと、このキャパシタの電圧を受
ける増幅ＭＯＳＦＥＴと負荷ＭＯＳＦＥＴからなるソー
スフォロア回路とから構成されたものがある。Conventionally, the amplifier circuit in this line sensor is composed of a capacitor for receiving the signal charge transferred from the CCD element, and a source follower circuit including an amplifier MOSFET for receiving the voltage of the capacitor and a load MOSFET. There is something.

【０００４】このような技術は、たとえば文献「日立評
論 ＶＯＬ．７２ Ｎｏ．７（１９９０−７）」のＰ．
１１３〜Ｐ．１１８に詳述されている。Such a technique is described, for example, in P. of the document "Hitachi Commentary VOL.72 No. 7 (1990-7)".
113-P. 118.

【０００５】[0005]

【発明が解決しようとする課題】しかしながら、このよ
うな構成からなる増幅回路は、その感度向上を図るため
には、キャパシタの容量値をいかに小さくするかにかか
っているが、このキャパシタは増幅ＭＯＳＦＥＴ等の寄
生容量で構成されているため、該増幅ＭＯＳＦＥＴのサ
イズを小さく構成しなければならなくなる。However, in order to improve the sensitivity of an amplifier circuit having such a structure, it depends on how small the capacitance value of the capacitor is. Since it is composed of such parasitic capacitances, it is necessary to reduce the size of the amplification MOSFET.

【０００６】しかし、このようにした場合、必然的に出
力電力が小さくなり、後段の負荷駆動能力が無くなると
いう矛盾を含むため、ソースフォロア回路を複数段縦列
接続して後段での駆動能力不足を補うようにしている。However, in such a case, there is a contradiction that the output power is inevitably reduced and the load drive capability of the subsequent stage is lost, so that the source follower circuits are connected in cascade in a plurality of stages and the drive capability of the subsequent stage is insufficient. I am trying to make up for it.

【０００７】そして、本出願人は、このような複数団縦
列接続のソースフォロア回路において、特に、前記キャ
パシタと異なる第２のキャパシタにより信号成分のみを
伝達してソース接地増幅ＭＯＳＦＥＴより電圧信号自体
を増幅できるようにしたものを提案している（特願平２
−３２６３４８号）。[0007] In the source follower circuit of a plurality of groups connected in cascade, the applicant of the present invention transmits the signal component only by the second capacitor different from the above-mentioned capacitor, and transmits the voltage signal itself from the grounded source amplification MOSFET. I am proposing one that can be amplified (Japanese Patent Application No. 2)
-326348).

【０００８】本発明は、このような技術を前提としてな
されたものであり、その目的とするところのものは、信
号の伝達の際における減衰を抑制した増幅器が組み込ま
れた半導体装置を提供することにある。The present invention has been made on the premise of such a technique, and an object of the present invention is to provide a semiconductor device in which an amplifier which suppresses attenuation during signal transmission is incorporated. It is in.

【０００９】[0009]

【課題を解決するための手段】このような目的を達成す
るために、本発明は、基本的には、半導体基板面に、信
号電荷を受ける第１のキャパシタと、この第１のキャパ
シタの電圧を受けるソースフォロア回路と、このソース
フォロア回路の出力信号が第２のキャパシタを介してゲ
ートに供給されるソース接地形態の増幅ＭＯＳＦＥＴか
らなる増幅回路を組み込んでなり、前記第２のキャパシ
タは前記ソースフォロア回路の出力信号が入力される側
の導電層を半導体基板面に形成された絶縁膜上に形成さ
せていることを特徴とするものである。In order to achieve such an object, the present invention basically provides a first capacitor for receiving a signal charge on the surface of a semiconductor substrate and a voltage of the first capacitor. And a source follower circuit for receiving the source follower circuit, and an amplifier circuit composed of a source-grounded amplifying MOSFET in which an output signal of the source follower circuit is supplied to a gate via a second capacitor, wherein the second capacitor is the source. It is characterized in that a conductive layer on the side where the output signal of the follower circuit is inputted is formed on an insulating film formed on the surface of the semiconductor substrate.

【００１０】[0010]

【作用】このように構成した第２のキャパシタは、ソー
スフォロア回路の出力信号が入力される側の導電層が半
導体基板面に形成されているため、該導電層における対
基板容量が大きく付加されことになる。In the second capacitor thus constructed, since the conductive layer on the side to which the output signal of the source follower circuit is input is formed on the semiconductor substrate surface, a large capacitance to the substrate in the conductive layer is added. It will be.

【００１１】このことは、前記第２のキャパシタの入力
側における寄生容量が出力側における寄生容量よりも極
めて大きく形成されることになる。This means that the parasitic capacitance on the input side of the second capacitor is formed to be much larger than the parasitic capacitance on the output side.

【００１２】このような場合、伝達特性Ａ（ω）の式か
ら明らかになるように、伝達特性Ａ（ω）の絶対値は
１、すなわち減衰は０に近づくことになる。In such a case, as is clear from the expression of the transfer characteristic A (ω), the absolute value of the transfer characteristic A (ω) is 1, that is, the attenuation approaches 0.

【００１３】したがって、信号の伝達の際における減衰
を抑制した増幅器が組み込まれた半導体装置を得ること
ができるようになる。Therefore, it is possible to obtain a semiconductor device in which an amplifier in which attenuation during signal transmission is suppressed is incorporated.

【００１４】[0014]

【実施例】以下、本発明によるラインセンサの一実施例
を図面を用いて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the line sensor according to the present invention will be described below with reference to the drawings.

【００１５】全体概略説明 図１は、カラーラインセンサを構成する半導体チップ１
を示した平面図で、その大きさは、たとえば、縦５１．
３mm、横１．８２mmとなっている。そして、縦方向に延
在する三個のストライプ状のフィルタが横方向に並設さ
れて形成され、上から順次、青色フィルタ２、緑色フィ
ルタ３、赤色フィルタ４となっている。General Schematic Description FIG. 1 shows a semiconductor chip 1 constituting a color line sensor.
In a plan view showing the size of the vertical 51.
It has a width of 3 mm and a width of 1.82 mm. Then, three stripe-shaped filters extending in the vertical direction are formed side by side in the horizontal direction, and a blue filter 2, a green filter 3, and a red filter 4 are sequentially arranged from the top.

【００１６】青色フィルタ２、緑色フィルタ３、赤色フ
ィルタ４のそれぞれの下部には、図２に示すように、そ
れぞれ、青色フィルタ２を通過した青色光が照射される
受光部７と、この受光部７に発生した電荷を転送するた
めのＣＣＤ素子８Ａ、８Ｂ、緑色フィルタ３を通過した
緑色光が照射される受光部９と、この受光部９に発生し
た電荷を転送するためのＣＣＤ素子１０Ａ、１０Ｂ、赤
色フィルタ４を通過した赤色光が照射される受光部１１
と、この受光部１１に発生した電荷を転送するためのＣ
ＣＤ素子１２Ａ、１２Ｂが形成されている。Underneath each of the blue filter 2, the green filter 3, and the red filter 4, as shown in FIG. 2, a light receiving portion 7 to which the blue light passing through the blue filter 2 is irradiated, and this light receiving portion, respectively. CCD elements 8A and 8B for transferring the electric charges generated in 7, a light receiving portion 9 to which the green light passing through the green filter 3 is irradiated, and a CCD element 10A for transferring the electric charges generated in the light receiving portion 9. 10B, the light receiving unit 11 to which the red light passing through the red filter 4 is irradiated
And C for transferring the charges generated in the light receiving unit 11.
CD elements 12A and 12B are formed.

【００１７】各受光部７、９、１１は、それぞれ並設さ
れた複数のフォトダイオード７Ａ、９Ａ、１１Ａから形
成されたものとなっている。そして、たとえば図中最左
側に位置付けられるフォトダイオード７Ａの電荷は、Ｃ
ＣＤ素子８Ａが読みだすようになっており、次の隣接す
るフォトダイオード７Ａの電荷は、ＣＣＤ素子８Ｂが読
みだすようになっている。Each of the light receiving parts 7, 9, 11 is formed of a plurality of photodiodes 7A, 9A, 11A arranged in parallel. Then, for example, the charge of the photodiode 7A positioned on the leftmost side in the figure is C
The CD element 8A is designed to read out, and the charge of the next adjacent photodiode 7A is designed to be read out to the CCD element 8B.

【００１８】このようにして、偶数番目に位置付けられ
るフォトダイオード７Ａの電荷はＣＣＤ素子８Ａが、奇
数番目に位置付けられるフォトダイオード７Ａの電荷は
ＣＣＤ素子８Ｂが読みだすようになっている。このよう
なことは、受光部９とＣＣＤ素子１０Ａ、１０Ｂとの関
係、受光部１１とＣＣＤ素子１２Ａ、１２Ｂとの関係に
おいて同様である。このようにした理由は、電荷の転送
速度を速めるためである。In this way, the charges of the even-numbered photodiodes 7A are read by the CCD element 8A, and the charges of the odd-numbered photodiodes 7A are read by the CCD element 8B. The same applies to the relationship between the light receiving unit 9 and the CCD elements 10A and 10B and the relationship between the light receiving unit 11 and the CCD elements 12A and 12B. The reason for doing this is to increase the charge transfer rate.

【００１９】そして、各ＣＣＤ素子８Ａ、８Ｂ、１０
Ａ、１０Ｂ、１２Ａ、１２Ｂにより転送された電荷は、
該各ＣＣＤ素子の同方向の一端側に形成された出力検出
器１４Ａ、１４Ｂ、１５Ａ、１５Ｂ、１６Ａ、１６Ｂに
入力され、ここでたとえば電圧信号に変換されるように
なっている。Then, each CCD element 8A, 8B, 10
The charges transferred by A, 10B, 12A and 12B are
It is inputted to output detectors 14A, 14B, 15A, 15B, 16A and 16B formed on one end side in the same direction of each CCD element, and is converted into, for example, a voltage signal here.

【００２０】図３および図４は、ラインセンサを組み込
んだ半導体装置の主表面を示した具体的構成図である。
なお、図３および図４はそれらが一体となって一つの図
面を構成しているものである。各同図は、一チップの半
導体基板の主表面に図示のような配列で各素子が形成さ
れたものとなっている。3 and 4 are concrete configuration diagrams showing the main surface of a semiconductor device incorporating a line sensor.
3 and 4 are integrated into one drawing. In each drawing, each element is formed in the arrangement as shown on the main surface of a one-chip semiconductor substrate.

【００２１】また、青色、緑色、赤色をそれぞれ担当す
るフォトダイオード、ＣＣＤ素子、および出力検出器
は、それぞれ同様の構成をとることから、ここでは、青
色を担当するフォトダイオード７Ａ、ＣＣＤ素子８Ａ、
８Ｂ、および出力検出器１４Ａ、１４Ｂについて説明す
る。Further, since the photodiodes, CCD elements, and output detectors for blue, green, and red respectively have the same structure, here, the photodiodes 7A, CCD elements 8A, and
8B and the output detectors 14A and 14B will be described.

【００２２】フォトダイオード 図３および図４に示すように、一方向に並設されたフォ
トダイオード７Ａがあり、このうち、後述する遮光膜に
よってフォトダイオードの機能を有さないいわゆるＯＢ
（オプテカルブラック）と称されるものが出力検出器側
に複数個あり、また前記遮光膜から露呈されているが、
ダミーとして用いられるフォトダイオードが前記ＯＢ側
に二個また逆の方向端部に一個あり、それらの間に位置
付けられるＮ個のフォトダイオード１、２、３、…、Ｎ
にて発生する各電荷が検出信号として用いられるように
なっている。なお、前記電荷は、その量が照射される光
の強度に比例するようになっている。 Photodiode As shown in FIGS. 3 and 4, there is a photodiode 7A arranged in one direction, of which a so-called OB which does not function as a photodiode due to a light-shielding film described later.
There is a plurality of so-called (optical black) on the output detector side, and it is exposed from the light shielding film.
There are two photodiodes used as dummies on the OB side and one at the end portion in the opposite direction, and N photodiodes 1, 2, 3, ..., N positioned between them.
Each electric charge generated at is used as a detection signal. The amount of the electric charge is proportional to the intensity of the emitted light.

【００２３】そして、このフォトダイオードは、図５
（ａ）に示すように、Ｎ型半導体基板４１面のＰウェル
層４２の主表面に濃度の低いＮ型拡散層４３が形成され
て構成され、前記Ｐウェル層４２とＮ型拡散層４３との
接合部に電荷が蓄積されるようになっている。なお、同
図では、Ｎ型拡散層４３の主表面に濃度の高いＰ型拡散
層４４が形成されているが、このＰ型拡散層はいわゆる
暗電流防止のための拡散層となっている。This photodiode is shown in FIG.
As shown in (a), a low concentration N-type diffusion layer 43 is formed on the main surface of the P-well layer 42 on the surface of the N-type semiconductor substrate 41, and the P-well layer 42 and the N-type diffusion layer 43 are formed. The electric charge is accumulated at the junction of the. In the figure, a P-type diffusion layer 44 having a high concentration is formed on the main surface of the N-type diffusion layer 43, but this P-type diffusion layer is a diffusion layer for so-called dark current prevention.

【００２４】フォトダイオードの電荷読みだし部 図３および図４において、並設されたフォトダイオード
７Ａの上下両脇部に位置付けられるそれぞれのＣＣＤ素
子８Ａ、８Ｂとの間にゲート電極３０が配置され、この
ゲート電極３０には、端子φＴＧＢを通してゲート電圧
が印加されるようになっている。このゲート電極３０
は、フォトダイオード７Ａにおける電荷をＣＣＤ素子側
に読みだすための電極であり、その断面構成図は図５の
ようになっている。 Charge Reading Section of Photodiode In FIGS. 3 and 4, a gate electrode 30 is arranged between each of the CCD elements 8A and 8B positioned on both upper and lower sides of the photodiode 7A arranged in parallel. A gate voltage is applied to the gate electrode 30 through the terminal φTGB. This gate electrode 30
Is an electrode for reading out the charge in the photodiode 7A to the CCD element side, and its sectional configuration diagram is as shown in FIG.

【００２５】図５（ａ）において、フォトダイオード７
Ａの構成部材であるＮ型拡散層４３とＣＣＤ素子８Ａの
構成部材である電荷転送路（Ｎ型拡散層）４５との間に
図示せぬゲート酸化膜を介して配置されたものとなって
いる。In FIG. 5A, the photodiode 7
It is arranged between the N-type diffusion layer 43 which is a constituent member of A and the charge transfer path (N-type diffusion layer) 45 which is a constituent member of the CCD element 8A via a gate oxide film (not shown). There is.

【００２６】ゲート電極３０にゲート電圧が印加される
ことにより、ポテンシャル分布が図５（ｂ）における点
線から実線のように変化し電荷がＣＣＤ素子８Ａ（電荷
転送路４５）側に移動するようになる。When the gate voltage is applied to the gate electrode 30, the potential distribution changes from the dotted line to the solid line in FIG. 5B so that the charges move to the CCD element 8A (charge transfer path 45) side. Become.

【００２７】ＣＣＤ素子部 図３および図４に示したＣＣＤ素子８Ａ、８Ｂの説明を
する前に、このＣＣＤ素子８Ａ、８Ｂにおける転送電極
と、この転送電極に印加する印加電圧の関係を図６
（ａ）および（ｂ）を用いて説明をする。ＣＣＤ素子８
Ａと８Ｂはともに同様の構成からなっていることから、
ここではＣＣＤ素子８Ａのみについて説明する。 CCD Element Section Before describing the CCD elements 8A and 8B shown in FIGS. 3 and 4, the relationship between the transfer electrodes in the CCD elements 8A and 8B and the applied voltage applied to the transfer electrodes is shown in FIG.
A description will be given using (a) and (b). CCD element 8
Since both A and 8B have the same structure,
Here, only the CCD element 8A will be described.

【００２８】図６（ａ）は、電荷転送方向に沿って切断
した断面図を示すものであり、電荷転送路であるＮ型拡
散層４５上において、図示しないゲート酸化膜を介して
転送電極が前記Ｎ型拡散層４５に沿って並設されてい
る。転送電極は、一層目の転送電極ＦＧと二層目の転送
電極ＳＧ及び三層目の転送電極ＴＧとから構成されてお
り、二層目，三層目の転送電極ＳＧ，ＴＧは、その両端
部において一層目の転送電極ＦＧに重畳されて形成され
たものとなっている。FIG. 6A is a sectional view taken along the charge transfer direction, in which the transfer electrode is formed on the N-type diffusion layer 45, which is a charge transfer path, via a gate oxide film (not shown). They are arranged side by side along the N-type diffusion layer 45. The transfer electrode is composed of a first-layer transfer electrode FG, a second-layer transfer electrode SG, and a third-layer transfer electrode TG, and the second-layer and third-layer transfer electrodes SG, TG have both ends thereof. It is formed so as to be superposed on the transfer electrode FG of the first layer in the portion.

【００２９】そして、このようにして並設された各転送
電極は、出力ゲート電極ＯＧに隣接する一層目の転送電
極ＦＧと次に隣接する二層目の転送電極が共通接続され
ており、図３に示す端子φ１Ｆから電圧φ１が印加され
るようになっている。また、次に隣接する一層目の転送
電極ＦＧと次に隣接する三層目の転送電極が共通接続さ
れており、図４に示す端子φ２Ｂから電圧φ２が印加さ
れるようになっている。さらに隣接する一層目の転送電
極ＦＧと次に隣接する三層目の転送電極が共通接続され
ており、図４に示す端子φ１Ｂから電圧φ１が印加され
るようになっている。そして、さらに隣接する一層目の
転送電極ＦＧと次に隣接する二層目の転送電極が共通接
続されており、図４に示す端子φ２Ｂから電圧φ２が印
加されるようになっている。In each of the transfer electrodes thus arranged in parallel, the transfer electrode FG of the first layer adjacent to the output gate electrode OG and the transfer electrode of the second layer next adjacent to the output gate electrode OG are commonly connected. The voltage φ1 is applied from the terminal φ1F shown in FIG. Further, the next adjacent transfer electrode FG of the first layer and the next adjacent transfer electrode of the third layer are commonly connected, and the voltage φ2 is applied from the terminal φ2B shown in FIG. Further, the transfer electrode FG of the adjacent first layer and the transfer electrode of the adjacent third layer are connected in common, and the voltage φ1 is applied from the terminal φ1B shown in FIG. Further, the transfer electrode FG of the further adjacent first layer and the transfer electrode of the second layer next adjacent thereto are commonly connected, and the voltage φ2 is applied from the terminal φ2B shown in FIG.

【００３０】このような構成において、端子φ１Ｆ及び
φ１Ｂにはたとえば９Ｖから０Ｖ、０Ｖから９Ｖへと変
化するパルス電圧が印加され、この際同時に、端子φ２
Ｂには０Ｖから９Ｖ、９Ｖから０Ｖへと変化するパルス
電圧が印加されるようになっている。In such a configuration, a pulse voltage changing from 9V to 0V, 0V to 9V is applied to the terminals φ1F and φ1B, and at the same time, the terminals φ2 are applied.
A pulse voltage varying from 0V to 9V and 9V to 0V is applied to B.

【００３１】このようにして、端子φ１Ｂに９Ｖ、端子
φ２Ｂに０Ｖが印加されている場合、図６（ｂ）の点線
に示すようなポテンシャル分布が電荷転送路（Ｎ型拡散
層）４５内に形成され、また、端子φ１Ｂに０Ｖ、端子
φ２Ｂに９Ｖが印加されている場合、図６（ｂ）の実線
に示すようなポテンシャル分布に変化するようになる。
この場合、電荷が順次ポテンシャル分布の変化に応じて
出力検出器１４Ａ側に移動していくことがわかる。In this way, when 9 V is applied to the terminal φ1B and 0 V is applied to the terminal φ2B, the potential distribution shown by the dotted line in FIG. 6B is generated in the charge transfer path (N type diffusion layer) 45. When formed, and when 0 V is applied to the terminal φ1B and 9 V is applied to the terminal φ2B, the potential distribution changes as shown by the solid line in FIG. 6B.
In this case, it can be seen that the charges sequentially move to the output detector 14A side according to the change in the potential distribution.

【００３２】前記出力検出器１４Ａについては、後にさ
らに詳述するが、図６（ａ）において、出力ゲート電極
ＯＧにおける電圧印加により転送される電荷が、リセッ
トＭＯＳＦＥＴＱ１およびドライバＭＯＳＦＥＴＱ２の
寄生容量であるコンデンサＣ１によって電圧値に変換さ
れ、ＭＯＳＦＥＴＱ２のゲート電極に印加されるように
なる。これにより該ＭＯＳＦＥＴＱ２のソースに印加さ
れているＶＤＤが出力として送出されるようになる。The output detector 14A will be described in more detail later, but in FIG. 6A, the charge transferred by the voltage application to the output gate electrode OG is the parasitic capacitance of the reset MOSFET Q1 and the driver MOSFET Q2. The voltage value is converted by C1 and applied to the gate electrode of the MOSFET Q2. As a result, VDD applied to the source of the MOSFET Q2 is transmitted as an output.

【００３３】なお、図６（ａ）において、出力ゲート電
極ＯＧにおける電圧印加により出力拡散層５０へ転送さ
れる電荷をリセットＭＯＳＦＥＴＱ１へのリセットパル
スφＲの印加によって電源ＶＤＤに出力させているの
は、出力拡散層５０への蓄積電荷を掃き出させるためで
ある。Incidentally, in FIG. 6A, the electric charge transferred to the output diffusion layer 50 by the voltage application to the output gate electrode OG is output to the power supply VDD by the application of the reset pulse φR to the reset MOSFET Q1. This is because the charge accumulated in the output diffusion layer 50 is swept out.

【００３４】図３および図４において、フォトダイオー
ド７Ａの並設部の上下両脇部にそれぞれ形成されたＣＣ
Ｄ素子８Ａ、８Ｂは、この実施例では、特に、一方のＣ
ＣＤ素子に対して他方のＣＣＤ素子が１ビット分ずれて
配置されたものとなっている。3 and 4, CCs formed on the upper and lower sides of the side-by-side arrangement of the photodiodes 7A, respectively.
In this embodiment, the D elements 8A and 8B are, in particular, one of the C elements.
The other CCD element is displaced from the CD element by one bit.

【００３５】すなわち、ＯＢ用およびダミー用を除く一
番目のフォトダイオード７Ａ（図中１で示す）が奇数用
のＣＣＤ素子８Ｂ側に転送され、そこから出力検出器１
４Ｂに到達するまでのビットを単位とする転送段数と、
二番目のフォトダイオード７Ａ（図中２で示す）が偶数
用のＣＣＤ素子８Ａ側に転送され、そこから出力検出器
１４Ａに到達するまでのビットを単位とする転送段数と
が同じになるようになっている。That is, the first photodiode 7A (indicated by 1 in the figure) except for OB and dummy is transferred to the odd CCD element 8B side, and from there, the output detector 1
The number of transfer stages in bits until reaching 4B,
The second photodiode 7A (indicated by 2 in the figure) is transferred to the even-numbered CCD element 8A side so that the number of transfer steps in units of bits from the time when it reaches the output detector 14A becomes the same. Is becoming

【００３６】同様に、三番目のフォトダイオード７Ａ
（図中３で示す）が奇数用のＣＣＤ素子８Ｂ側に転送さ
れ、そこから出力検出器１４Ｂに到達するまでのビット
を単位とする転送段数と、四番目のフォトダイオード７
Ａ（図中４で示す）が偶数用のＣＣＤ素子８Ａ側に転送
され、そこから出力検出器１４Ａに到達するまでのビッ
トを単位とする転送段数とが同じになるようになってい
る。Similarly, the third photodiode 7A
(Indicated by 3 in the figure) is transferred to the odd-numbered CCD element 8B side, and the number of transfer stages in units of bits from when it reaches the output detector 14B and the fourth photodiode 7
A (indicated by 4 in the figure) is transferred to the even-numbered CCD element 8A side, and the number of transfer stages in units of bits from when it reaches the output detector 14A becomes the same.

【００３７】本実施例では、特にこのように構成するこ
とにより、すなわち、ｎ番目のフォトダイオードからの
電荷を読出した前記ＣＣＤ素子の部位から出力検出器に
至るまでの転送段数と（ｎ＋１）番目のフォトダイオー
ドからの電荷を読出した前記ＣＣＤ素子の部位から出力
検出器に至るまでの転送段数とが同じになるように構成
することにより、次に示すような技術的効果を有するよ
うになる。In the present embodiment, in particular, with such a configuration, that is, the number of transfer stages from the portion of the CCD element where the charge from the n-th photodiode is read to the output detector and the (n + 1) -th transfer stage. By configuring the number of transfer stages from the portion of the CCD element from which the charge from the photodiode is read to the output detector to be the same, the following technical effects can be obtained.

【００３８】すなわち、このようにすることにより、図
７に示すように、ＣＣＤ素子８Ａ、８Ｂにおけるリセッ
トパルスφＲの印加は同タイミングで（図７（ａ））、
かつ各出力検出器１４Ａ、１４Ｂの出力検知を同相で行
うことができる（図７（ｂ））。なお、図７（ｂ）に示
した出力信号は、リセットレベルを基準にしてリセット
パルスφＲによるフィードスルー分Ｆとその後に出力さ
れる信号成分Ｓで構成されている。That is, by doing so, as shown in FIG. 7, the reset pulse φR is applied to the CCD elements 8A and 8B at the same timing (FIG. 7A).
Moreover, the outputs of the output detectors 14A and 14B can be detected in the same phase (FIG. 7B). It should be noted that the output signal shown in FIG. 7B is composed of a feed-through component F due to the reset pulse φR and a signal component S to be output thereafter, based on the reset level.

【００３９】こうした場合、該リセットパルスφＲの印
加後の各ＣＣＤ素子８Ａ、８Ｂからの信号成分Ｓの出力
検知期間内において、前記リセットパルスφＲによる影
響が及ぶことは全くなくなる。このため、ノイズに影響
されない信号取出有効期間（図中斜線部で示す）を従来
よりも大幅に長くとることができるようになる。In such a case, the reset pulse .phi.R has no influence during the output detection period of the signal component S from each CCD element 8A, 8B after the application of the reset pulse .phi.R. For this reason, the signal extraction effective period (indicated by the hatched portion in the figure) that is not affected by noise can be made significantly longer than in the conventional case.

【００４０】この場合、各出力検出器１４Ａ、１４Ｂか
らの出力のタイミングは従来と異なるものとなるが、半
導体チップ外にてＦＩＦＯからなるラインメモリを介し
て画像処理構成されることから特に問題となることはな
い。In this case, the output timings from the output detectors 14A and 14B are different from the conventional ones, but this is a particular problem because the image processing is configured outside the semiconductor chip via a line memory composed of a FIFO. It never happens.

【００４１】なお、図３および図４において、ＣＣＤ素
子８Ａ、８Ｂはそのいずれも、その両端においてＯＢ用
およびダミー用を含むフォトダイオード７Ａよりも長く
構成され、いわゆる空送り用のビットを構成するように
なっている。In FIGS. 3 and 4, the CCD elements 8A and 8B are both longer than the photodiodes 7A including OB and dummy at both ends thereof, and constitute so-called idle feed bits. It is like this.

【００４２】ＣＣＤ素子部上の遮光膜 この実施例では、各ＣＣＤ素子８Ａ、８Ｂ、１０Ａ、１
０Ｂ、１２Ａ、１２Ｂ上の遮光膜において特別の工夫が
なされたものとなっている。 Light-shielding film on CCD element part In this embodiment, each CCD element 8A, 8B, 10A, 1
The light-shielding films on 0B, 12A, and 12B are specially devised.

【００４３】図８は、フォトダイオード７Ａと、このフ
ォトダイオード７Ａの上下両脇に位置付けられるＣＣＤ
素子８Ａ、８Ｂの形成領域における電極パターンを示す
平面図である。そして、図９は図８の一部を拡大したマ
スク構成図である。図９において、まず、フォトダイオ
ードの構成部材であるＮ型拡散層ＢＣ２（８８）があ
り、このＮ型拡散層ＢＣ２（８８）に近接してＣＣＤ素
子の構成部材で電荷転送路であるＮ型拡散層ＢＣ１（１
８）がある。FIG. 8 shows a photodiode 7A and CCDs positioned on the upper and lower sides of the photodiode 7A.
It is a top view showing an electrode pattern in a formation field of elements 8A and 8B. 9 is a mask configuration diagram in which a part of FIG. 8 is enlarged. In FIG. 9, first, there is an N-type diffusion layer BC2 (88) which is a constituent member of a photodiode, and the N-type diffusion layer BC2 (88) which is a constituent member of a CCD element is close to the N-type diffusion layer BC2 (88). Diffusion layer BC1 (1
There is 8).

【００４４】前記Ｎ型拡散層ＢＣ２（８８）とこのＮ型
拡散層ＢＣ２（８８）が形成されている図示しないＰ型
ウェル層との接合部に発生した電荷は、読出しゲートで
ある一層目のゲート電極ＦＧ（３０）、および二層目の
ゲート電極ＳＧ（６０）によって前記電荷転送路である
Ｎ型拡散層ＢＣ１（１８）に転送され、その後は、該電
荷転送路に沿って並設されているゲート電極によって図
示しない出力検出回路側に転送されるようになってい
る。The charges generated at the junction between the N-type diffusion layer BC2 (88) and the P-type well layer (not shown) in which the N-type diffusion layer BC2 (88) is formed, are the first charges which are read gates. The charge is transferred to the N-type diffusion layer BC1 (18) which is the charge transfer path by the gate electrode FG (30) and the second-layer gate electrode SG (60), and then arranged in parallel along the charge transfer path. It is adapted to be transferred to the output detection circuit side (not shown) by the gate electrode which is provided.

【００４５】ここで、前記図７に示した結線のように、
前記二層目のゲート電極ＳＧ（６０）と隣接する一層目
のゲート電極ＦＧ（３０）を共通接続する一層目のアル
ミ配線層Ａｌ１（７０）が前記電荷転送路と並行に位置
付けられて配置されている。Here, like the connection shown in FIG. 7,
The first-layer aluminum wiring layer Al1 (70) commonly connecting the second-layer gate electrode SG (60) and the adjacent first-layer gate electrode FG (30) is arranged in parallel with the charge transfer path. ing.

【００４６】また、さらに隣接する三層目のゲート電極
ＴＧ（５０）とこの三層目のゲート電極ＴＧ（５０）に
隣接する一層目のゲート電極ＦＧ（３０）を共通接続す
る一層目のアルミ配線層Ａｌ１（７０）が前述したアル
ミ配線層Ａｌ１（７０）と並行に位置付けられて配置さ
れている。Further, the first-layer aluminum electrode commonly connecting the third-layer gate electrode TG (50) adjacent thereto and the first-layer gate electrode FG (30) adjacent to the third-layer gate electrode TG (50). The wiring layer Al1 (70) is positioned and arranged in parallel with the above-mentioned aluminum wiring layer Al1 (70).

【００４７】そして、前述したそれぞれのアルミ配線層
Ａｌ１（７０）の間隙を覆うようにして二層目のアルミ
配線層Ａｌ２（４０）が形成され、このアルミ配線層Ａ
ｌ２（４０）は、前記アルミ配線層Ａｌ１（７０）のう
ちゲート電極ＳＧ（６０）、ＦＧ（３０）と接続された
ものと図示しないコンタクトを通して導通されている。Then, a second aluminum wiring layer Al2 (40) is formed so as to cover the gaps between the respective aluminum wiring layers Al1 (70) described above.
l2 (40) is electrically connected to the aluminum wiring layer Al1 (70) connected to the gate electrodes SG (60) and FG (30) through a contact (not shown).

【００４８】なお、図９において、Ｘ−Ｘ線における断
面図を図１０に、ＸI−ＸI線における断面図を図１１に
示している。In FIG. 9, a sectional view taken along line XX is shown in FIG. 10, and a sectional view taken along line XI-XI is shown in FIG.

【００４９】図１０および図１１のいずれにおいても、
Ｎ型拡散層４３の形成領域がＰ型ウェル層との間でフォ
トダイオードを構成する領域となっている。この上面に
は透光性のＳＯＧ、あるいはＰＳＧの積層膜が形成さ
れ、最上層の周辺において三層目のアルミニュウム膜Ａ
ｌ３としての開口を決める遮光膜が形成されている。In both FIG. 10 and FIG.
The formation region of the N-type diffusion layer 43 is a region forming a photodiode with the P-type well layer. A transparent SOG or PSG laminated film is formed on this upper surface, and a third aluminum film A is formed around the uppermost layer.
A light-shielding film that defines the opening 13 is formed.

【００５０】そして、このフォトダイオード７Ａの形成
領域から離れて、ＣＣＤ素子８Ａ形成領域上、さらに離
れた領域上にはＣＣＤ素子の電荷転送電極ＦＧ、ＳＧ、
あるいはＴＧに接続される一層目のアルミ配線層Ａｌ１
が形成されている。この場合の一層目のアルミ配線層Ａ
ｌ１は電荷転送電極ＦＧに接続されるものと電荷転送電
極ＴＧに接続されるものとは異なるものであり、それら
は、互いに離間されて図中紙面表から裏にかけて延在す
るものとなっている。The charge transfer electrodes FG and SG of the CCD element are formed on the CCD element 8A forming area and further away from the photodiode 7A forming area.
Alternatively, the first aluminum wiring layer Al1 connected to the TG
Are formed. The first aluminum wiring layer A in this case
l1 is different from the one connected to the charge transfer electrode FG and the one connected to the charge transfer electrode TG, and they are separated from each other and extend from the front side to the back side in the drawing. ..

【００５１】また、二層目のアルミ配線層Ａｌ２が形成
され、このアルミ配線層Ａｌ２は、少なくとも各アルミ
配線層Ａｌ１の分離領域を完全に覆うようにして形成す
るとともに、互いに分離されているアルミ配線層Ａｌ１
のうちの一方に図示しないコンタクトを介して電気的に
導通されている。A second aluminum wiring layer Al2 is formed, and the aluminum wiring layer Al2 is formed so as to completely cover at least the separation region of each aluminum wiring layer Al1 and is separated from each other. Wiring layer Al1
One of them is electrically connected via a contact (not shown).

【００５２】このような構成にすることにより、次に示
す技術的効果を有するようになる。With such a structure, the following technical effects can be obtained.

【００５３】すなわち、上述した実施例では、各電荷転
送電極を接続する一層目のアルミ配線層Ａｌ１の間の領
域を少なくとも覆い被せるようにして二層目のアルミ配
線層Ａｌ２を形成し、かつこれら一層目のアルミ配線層
Ａｌ１と二層目のアルミ配線層Ａｌ２とをたとえばスル
ーホール等を介して電気的に導通させるようにし、これ
ら一層目のアルミ配線層Ａｌ１と二層目のアルミ配線層
Ａｌ２とで遮光膜を構成するようにしたものである。That is, in the above-described embodiment, the second aluminum wiring layer Al2 is formed so as to cover at least the region between the first aluminum wiring layer Al1 connecting the charge transfer electrodes, and The first-layer aluminum wiring layer Al1 and the second-layer aluminum wiring layer Al2 are electrically connected to each other through, for example, a through hole, and the first-layer aluminum wiring layer Al1 and the second-layer aluminum wiring layer Al2 are electrically connected to each other. The light-shielding film is constituted by and.

【００５４】このようにすれば、従来のように配線層と
遮光膜とがそれぞれの独自の機能を有するということが
なくなる。このためアースされた遮光膜に重畳して配置
される配線層に対グランド容量が付加されるというよう
なことはなくなる。したがって、前記配線層を介して入
力させるクロック信号においてその高速駆動を行うこと
ができる。In this way, the wiring layer and the light shielding film do not have their own unique functions as in the conventional case. Therefore, the capacitance to ground is not added to the wiring layer that is arranged so as to overlap the grounded light shielding film. Therefore, it is possible to drive the clock signal inputted through the wiring layer at high speed.

【００５５】出力検出器の回路 図１２に出力検出器の回路の一実施例を示している。 Output Detector Circuit FIG. 12 shows an embodiment of the output detector circuit.

【００５６】同図において、まず、ＣＣＤ素子を通して
転送された信号電荷は、出力拡散層に入力されるように
なる。この出力拡散層のＰＮ接合容量や、リセットＭＯ
ＳＦＥＴＱ１や増幅ＭＯＳＦＥＴＱ２における寄生容量
からなるキャパシタＣ１により、入力された信号電荷が
電圧信号に変換されるようになる。このキャパシタＣ１
の電圧信号は、ドライバＭＯＳＦＥＴＱ２と負荷ＭＯＳ
ＦＥＴＱ３からなるソースフォロア回路により電力増幅
されるようになる。In the figure, first, the signal charges transferred through the CCD element are input to the output diffusion layer. The PN junction capacitance of the output diffusion layer and the reset MO
The input signal charge is converted into a voltage signal by the capacitor C1 composed of the parasitic capacitance in the SFET Q1 and the amplification MOSFET Q2. This capacitor C1
Voltage signal of the driver MOSFET Q2 and load MOS
The power is amplified by the source follower circuit composed of the FET Q3.

【００５７】ソースフォロア回路により電力増幅された
電圧信号を、電圧増幅するためにソース接地増幅ＭＯＳ
ＦＥＴＱ５のゲートに伝えられるようになっている。こ
の場合、ソースフォロア回路の電圧信号に含まれる直流
電圧に対して無関係にソース接地増幅ＭＯＳＦＥＴＱ５
のゲートとの間には、結合容量としてキャパシタＣ２が
設けられている。そして、増幅ＭＯＳＦＥＴＱ５のゲー
トにはスイッチＭＯＳＦＥＴＱ６を介して間欠的にバイ
アス電圧が与えられるようになっている。すなわち、ス
イッチＭＯＳＦＥＴＱ６は、そのゲートにタイミングパ
ルスが供給され、後述するように前記出力拡散層（キャ
パシタＣ１）をリセットするタイミングにほぼ同期させ
て、換言するならば、信号電荷の出力期間以外の期間に
おいてスイッチＭＯＳＦＥＴＱ６がオン状態にされてソ
ース接地増幅ＭＯＳＦＥＴＱ５のゲートにバイアス電圧
が供給されるようになっている。In order to amplify the voltage signal of which the power is amplified by the source follower circuit, the source grounded amplification MOS is used.
It is designed to be transmitted to the gate of FET Q5. In this case, the source-grounded amplification MOSFET Q5 is independent of the DC voltage included in the voltage signal of the source follower circuit.
A capacitor C2 is provided between the gate and the gate of the capacitor C2 as a coupling capacitance. A bias voltage is intermittently applied to the gate of the amplification MOSFET Q5 via the switch MOSFET Q6. That is, the switch MOSFET Q6 is supplied with a timing pulse at its gate and is substantially synchronized with the timing of resetting the output diffusion layer (capacitor C1) as described later, in other words, a period other than the signal charge output period. In, the switch MOSFET Q6 is turned on to supply the bias voltage to the gate of the source-grounded amplification MOSFET Q5.

【００５８】そして、ＭＯＳＦＥＴＱ４とＱ５のコンダ
クタンス比に従って、増幅ＭＯＳＦＥＴ５のゲートに供
給された電圧信号ＶＳが電圧増幅されて出力信号Ｖｏｕ
ｔとして出力されるようになっている。さらに、出力部
にはソースフォロア増幅ＭＯＳＦＥＴＱ７と負荷抵抗Ｑ
８からなるソースフォロア出力回路が設けられている。The voltage signal VS supplied to the gate of the amplification MOSFET 5 is voltage-amplified according to the conductance ratio of the MOSFETs Q4 and Q5, and the output signal Vou is output.
It is output as t. Further, the output part has a source follower amplifier MOSFET Q7 and a load resistor Q.
A source follower output circuit consisting of 8 is provided.

【００５９】出力検出器の素子構造 図１３は、図１２に示した出力検出器の回路のうち、Ｍ
ＯＳＦＥＴＱ１ないしＱ３が形成されている領域を中心
とした半導体基板表面を示す平面図である。 Element Structure of Output Detector FIG. 13 shows the M of the circuit of the output detector shown in FIG.
FIG. 6 is a plan view showing a semiconductor substrate surface centering on a region where OSFETs Q1 to Q3 are formed.

【００６０】同図において、散点部分で示した領域はＣ
ＣＤ素子の電荷転送路を含むＮ型拡散層となっている。
図示しない並設されたフォトダイオードの偶数番目のも
のからの電荷を転送するＣＣＤ素子８Ａの出力部と奇数
番目のものからの電荷を転送するＣＣＤ素子８Ｂの出力
部とが示されている。In the figure, the area indicated by the scattered points is C
It is an N-type diffusion layer including a charge transfer path of a CD element.
The output section of the CCD element 8A for transferring the charge from the even-numbered photodiodes and the output section of the CCD element 8B for transferring the charge from the odd-numbered photodiodes, which are not shown, are shown.

【００６１】この図では、各ＣＣＤ素子のにおける最終
段クロックφ１Ｆを入力するゲート電極が共通になって
いる。図３に示したように、各ＣＣＤ素子からの電荷を
同時に出力させるためである。In this figure, the gate electrodes for inputting the final stage clock φ1F in each CCD element are common. This is because, as shown in FIG. 3, charges from each CCD element are simultaneously output.

【００６２】図１４は、前記ＭＯＳＦＥＴＱ１ないしＱ
３を含んだ出力回路の全体が組み込まれた半導体基板表
面を示す平面図である。同図は、図中上下対称となって
いるものであり、それぞれにおいて図１２に示した回路
が組み込まれている。図１２におけるＭＯＳＦＥＴＱ１
ないしＱ８はそれぞれＱ１ないしＱ８に示す位置に位置
付けられて配置されている。FIG. 14 shows the MOSFETs Q1 to Q.
3 is a plan view showing the surface of a semiconductor substrate in which the entire output circuit including 3 is incorporated. The figure is vertically symmetrical in the figure, and each incorporates the circuit shown in FIG. MOSFET Q1 in FIG.
Through Q8 are positioned and arranged at the positions indicated by Q1 through Q8, respectively.

【００６３】また、キャパシタＣ２においても、図中Ｃ
２に示す位置に位置づけられて配置されている。Also in the capacitor C2, C in the figure is used.
It is positioned and arranged at the position shown in FIG.

【００６４】コンデンサ構造 図１６は、図１４に示したキャパシタＣ２の断面図であ
る。断面を示す切断線は図１４に示す点線枠内の拡大図
である図１５のＸＶＩ−ＸＶＩ線である。 Capacitor Structure FIG. 16 is a sectional view of the capacitor C2 shown in FIG. The section line showing the cross section is the XVI-XVI line of FIG. 15 which is an enlarged view in the dotted frame shown in FIG.

【００６５】図１６において、半導体基板主表面の絶縁
膜７０上に一層目の導電層７１が形成されている。この
一層目の導電層７１は、たとえば上述したＣＣＤ素子８
Ａの一層目の電荷転送電極ＦＧと同材料でしかも同工程
で形成されるようになっている。次に、絶縁膜７２を介
して二層目の導電層７３が形成されている。この二層目
の導電層７３は、たとえば上述したＣＣＤ素子８Ａの二
層目の電荷転送電極ＳＧと同材料でしかも同工程で形成
されるようになっている。さらに、絶縁膜７４を介して
三層目の導電層７５が形成されている。この三層目の導
電層７５は、たとえば上述したＣＣＤ素子８Ａの三層目
の電荷転送電極ＴＧと同材料でしかも同工程で形成され
るようになっている。In FIG. 16, the first conductive layer 71 is formed on the insulating film 70 on the main surface of the semiconductor substrate. The first conductive layer 71 is, for example, the CCD element 8 described above.
The charge transfer electrode FG of the first layer A is made of the same material and in the same process. Next, a second conductive layer 73 is formed via the insulating film 72. The second conductive layer 73 is made of, for example, the same material as the second charge transfer electrode SG of the CCD element 8A described above, and is formed in the same process. Further, a third conductive layer 75 is formed via the insulating film 74. The third conductive layer 75 is made of, for example, the same material as that of the charge transfer electrode TG of the third layer of the CCD element 8A described above, and is formed in the same process.

【００６６】また、絶縁膜７６を介してアルミ配線層７
７が形成され、このアルミ配線層７７はコンタクト７８
を介して前記三層目の導電層７５と接続されているとと
もに、図示しない他のコンタクトを介して前記一層目の
導電層７１と接続されている。さらに、前記絶縁膜７６
を介してアルミ導電層７９が形成され、このアルミ導電
層７９はコンタクト８０を介して前記二層目の導電層７
３と接続されている。Further, the aluminum wiring layer 7 is formed through the insulating film 76.
7 is formed, and the aluminum wiring layer 77 has a contact 78.
Is connected to the conductive layer 75 of the third layer via a contact, and is connected to the conductive layer 71 of the first layer via another contact not shown. Further, the insulating film 76
An aluminum conductive layer 79 is formed via the contact layer 80. The aluminum conductive layer 79 is connected to the second conductive layer 7 via a contact 80.
It is connected with 3.

【００６７】このように構成されたコンデンサＣ２は、
そのアルミ配線層７７が入力、アルミ配線層７９が出力
として用いられ、この場合、入力側において対基板容量
が大きく付加されるようになっている。The capacitor C2 thus constructed is
The aluminum wiring layer 77 is used as an input and the aluminum wiring layer 79 is used as an output. In this case, a large capacitance to the board is added on the input side.

【００６８】このように、結合容量であるコンデンサＣ
₂に対してその入力側の寄生容量をＣｆ、出力側の寄生
容量をＣｂとした場合、伝達特性Ａ（ω）は、Thus, the capacitor C, which is the coupling capacitance,
_When the input side parasitic capacitance is Cf and the output side parasitic capacitance is Cb with respect to ₂ , the transfer characteristic A (ω) is

【００６９】[0069]

【数１】 [Equation 1]

【００７０】となり、図１２に示すＭＯＳＦＥＴＱ２と
Ｑ３で構成するソースホロア出力抵抗が小さい場合（Ｒ
⇒０）、寄生容量Ｃｆの影響が抑えられ、前記伝達特性
Ａ（ω）は、When the output resistance of the source follower formed by the MOSFETs Q2 and Q3 shown in FIG. 12 is small (R
⇒ 0), the influence of the parasitic capacitance Cf is suppressed, and the transfer characteristic A (ω) is

【００７１】[0071]

【数２】 [Equation 2]

【００７２】のようになる。It becomes as follows.

【００７３】このため、寄生容量Ｃｂ⇒０とすれば、伝
達特性Ａ（ω）の絶対値⇒１（すなわち減衰０）にでき
るようになる。Therefore, if the parasitic capacitance Cb is set to 0, the absolute value of the transfer characteristic A (ω) can be set to 1 (that is, attenuation is 0).

【００７４】したがって、上述した構成のコンデンサＣ
₂によれば、信号減数を回避でき、大きな結合容量を構
成することができるようになる。Therefore, the capacitor C having the above-mentioned configuration
According to ₂ , the signal reduction can be avoided and a large coupling capacitance can be configured.

【００７５】上述した実施例では、コンデンサＣ₂のサ
イズを小さくするため、一層目の導電層７１と三層目の
導電層７５とが電気的に接続され、また、二層目の導電
層７３とアルミ導電層７９とが電気的に接続された多層
構造となっているものであるが、これに限定されず、通
常の二層構造であってもよいことはいうまでもない。In the above-described embodiment, in order to reduce the size of the capacitor C ₂ , the first conductive layer 71 and the third conductive layer 75 are electrically connected, and the second conductive layer 73 is used. The aluminum conductive layer 79 and the aluminum conductive layer 79 are electrically connected to each other to form a multi-layer structure, but the present invention is not limited to this and may be a normal two-layer structure.

【００７６】アースを兼ねた遮光膜 このように各素子が形成された半導体の主表面には、受
光部７、９、１１の形成領域以外の領域に光が照射され
ないようにするため、たとえばアルミニゥムからなる遮
光膜が形成されたものとなっている。そして、この遮光
膜はアースを兼ねた導電体となっているが、この実施例
では、図１７に示すように、特に、出力検出器の形成領
域上における遮光膜９１と、該出力検出器の形成領域外
の領域上の遮光膜９１とが各ＣＣＤ素子の出力拡散層の
個所で互いに分離された構成となっている。 Light-shielding film that also serves as ground In order to prevent light from being irradiated to the area other than the area where the light-receiving portions 7, 9, 11 are formed, the main surface of the semiconductor on which each element is formed in this way is made of, for example, aluminum. The light-shielding film made of is formed. The light-shielding film serves as a conductor that also serves as a ground. In this embodiment, as shown in FIG. 17, the light-shielding film 91 on the output detector formation region and the output detector are formed. The light shielding film 91 on the area outside the formation area is separated from each other at the output diffusion layer of each CCD element.

【００７７】また、出力検出器の形成領域上に形成され
ている遮光膜９０は端子Ｖｓｓ４に接続され、また、該
出力検出器の形成領域外の他の領域に形成されている遮
光膜９１は端子Ｖｓｓ３に接続されている。The light-shielding film 90 formed on the output detector formation region is connected to the terminal Vss4, and the light-shielding film 91 formed on the other region outside the output detector formation region is It is connected to the terminal Vss3.

【００７８】そして、各端子Ｖｓｓ４およびＶｓｓ３
は、前記各遮光膜を互いに同電位のアースに保持するた
め、半導体基板の外部で互いに電気的に接続されたもの
となっている。Then, each terminal Vss4 and Vss3
Are electrically connected to each other outside the semiconductor substrate in order to hold each of the light shielding films at the ground of the same potential.

【００７９】なお、図１７においては、ＣＣＤ素子上の
遮光膜が図８に示したように工夫がなされていることか
ら、ここでいうアースを兼ねた遮光膜は形成されていな
いものとなっている。しかし、図１７に示す構成におい
て、ＣＣＤ素子上にアースを兼ねた遮光膜が形成されて
いてもよいことはいうまでもない。In FIG. 17, since the light-shielding film on the CCD element is devised as shown in FIG. 8, the light-shielding film also serving as the earth here is not formed. There is. However, it goes without saying that in the structure shown in FIG. 17, a light-shielding film also serving as a ground may be formed on the CCD element.

【００８０】本実施例で、特にこのような構成としたの
は次に説明する技術的効果を図るためにある。In this embodiment, the reason why such a structure is adopted is to achieve the technical effects described below.

【００８１】すなわち、たとえ各ＣＣＤ素子の電荷電送
電極に印加する駆動クロックパルスの高周波成分が前記
遮光膜９１を介して出力検出器の出力に飛び込もうとし
ても、前記遮光膜９１の分離個所でそのことが妨げられ
てしまうことになる。That is, even if the high frequency component of the drive clock pulse applied to the charge transfer electrode of each CCD element tries to jump into the output of the output detector through the light shielding film 91, the high frequency component is separated at the separation portion of the light shielding film 91. Will be hindered.

【００８２】なお、これら分離された各遮光膜９０、９
１は互いに同電位に保つために半導体基板の外部で電気
的に接続されているが、前記駆動クロックパルスの高周
波成分がこのような接続回線を通じて回り込むようなこ
とはない。The light-shielding films 90 and 9 thus separated are provided.
1 is electrically connected to the outside of the semiconductor substrate in order to keep the same potential, but the high frequency component of the drive clock pulse does not sneak through such a connection line.

【００８３】したがって、ＣＣＤ素子を駆動させるクロ
ックパルスによるノイズが出力検出器の出力に及ぼすこ
とのないようにすることができる。Therefore, it is possible to prevent the noise due to the clock pulse for driving the CCD element from affecting the output of the output detector.

【００８４】[0084]

【発明の効果】以上説明したことから明らかなように、
本発明による半導体装置によれば、信号の伝達の際にお
ける減衰を抑制した増幅器が組み込まれたものを得るこ
とができる。As is clear from the above description,
According to the semiconductor device of the present invention, it is possible to obtain a device in which an amplifier that suppresses attenuation during signal transmission is incorporated.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明による半導体装置の一実施例を示した外
観平面図である。FIG. 1 is an external plan view showing an embodiment of a semiconductor device according to the present invention.

【図２】本発明による半導体装置の一実施例であるライ
ンセンサに組み込まれる各素子を示した平面図である。FIG. 2 is a plan view showing each element incorporated in a line sensor which is an example of a semiconductor device according to the present invention.

【図３】本発明が適用されるラインセンサの一実施例を
示した平面構成図で、図４と一体になって完成する図面
である。3 is a plan configuration diagram showing an embodiment of a line sensor to which the present invention is applied, and is a drawing completed integrally with FIG.

【図４】本発明が適用されるラインセンサの一実施例を
示した平面構成図で、図３と一体になって完成する図面
である。4 is a plan configuration diagram showing an embodiment of a line sensor to which the present invention is applied, and is a drawing completed integrally with FIG.

【図５】（ａ）および（ｂ）は本発明が適用されるライ
ンセンサにおけるフォトダイオードからＣＣＤ素子への
電荷読みだしを説明するための説明図である。5A and 5B are explanatory diagrams for explaining charge reading from a photodiode to a CCD element in a line sensor to which the present invention is applied.

【図６】（ａ）および（ｂ）は本発明が適用されるライ
ンセンサにおけるＣＣＤ素子の電荷転送を説明するため
の説明図である。6A and 6B are explanatory views for explaining charge transfer of a CCD element in a line sensor to which the present invention is applied.

【図７】（ａ）および（ｂ）は本発明が適用されるライ
ンセンサにおける出力検出回路の出力信号を説明するた
めのタイムチャートである。7A and 7B are time charts for explaining an output signal of an output detection circuit in a line sensor to which the present invention is applied.

【図８】本発明が適用されるラインセンサにおけるＣＣ
Ｄ素子の電荷転送電極に接続される配線層とそれら上層
に形成される導電層との関係を示した平面図である。FIG. 8: CC in a line sensor to which the present invention is applied
FIG. 6 is a plan view showing a relationship between a wiring layer connected to a charge transfer electrode of a D element and a conductive layer formed thereabove.

【図９】図８の一部を拡大した平面図である。9 is an enlarged plan view of a part of FIG. 8. FIG.

【図１０】図９のＸ−Ｘ線における断面図である。10 is a cross-sectional view taken along line XX of FIG.

【図１１】図９のＸＩ−ＸＩ線における断面図である。11 is a cross-sectional view taken along the line XI-XI of FIG.

【図１２】本発明が適用されるラインセンサにおける出
力検出器の一実施例を示す回路図である。FIG. 12 is a circuit diagram showing an embodiment of an output detector in a line sensor to which the present invention is applied.

【図１３】本発明が適用されるラインセンサの出力検出
器の一部の素子構造の一実施例を示す平面図である。FIG. 13 is a plan view showing an example of a partial element structure of an output detector of a line sensor to which the present invention is applied.

【図１４】本発明が適用されるラインセンサの出力検出
器の全部の素子構造の一実施例を示す平面図である。FIG. 14 is a plan view showing an embodiment of all element structures of an output detector of a line sensor to which the present invention is applied.

【図１５】図１４の一部を拡大した図である。FIG. 15 is an enlarged view of part of FIG.

【図１６】図１５のＸＶＩ−ＸＶＩ線における断面を示
示した断面図である。16 is a cross-sectional view showing a cross section taken along line XVI-XVI of FIG.

【図１７】本発明が適用されるラインセンサにおける遮
光膜の配置の一実施例を示した平面図である。FIG. 17 is a plan view showing an embodiment of an arrangement of light shielding films in a line sensor to which the present invention is applied.

【図１８】従来のラインセンサにおける出力検出器の出
力信号の一例を示した説明図である。FIG. 18 is an explanatory diagram showing an example of an output signal of an output detector in a conventional line sensor.

【符号の説明】[Explanation of symbols]

７１ 一層目の導電層 ７３ 二層目の導電層 ７５ 三層目の導電層 ７７、７９ アルミニュウム層 71 first conductive layer 73 second conductive layer 75 third conductive layer 77, 79 aluminum layer

───────────────────────────────────────────────────── フロントページの続き (72)発明者 北島 賢二 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 竹本 一八男 千葉県茂原市早野3300番地 株式会社日立 製作所茂原工場内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Kenji Kitajima 3681 Hayano, Mobara-shi, Chiba Hitachi Device Engineering Co., Ltd. (72) Inventor Kazuo Takemoto 3300 Hayano, Mobara-shi, Chiba Hitachi Ltd.

Claims (1)

【特許請求の範囲】[Claims] 【請求項１】 半導体基板面に、信号電荷を受ける第１
のキャパシタと、この第１のキャパシタの電圧を受ける
ソースフォロア回路と、このソースフォロア回路の出力
信号が第２のキャパシタを介してゲートに供給されるソ
ース接地形態の増幅ＭＯＳＦＥＴからなる増幅回路を組
み込んでなり、前記第２のキャパシタは前記ソースフォ
ロア回路の出力信号が入力される側の導電層を半導体基
板面に形成された絶縁膜上に形成させていることを特徴
とする半導体装置。1. A first substrate for receiving a signal charge on a semiconductor substrate surface.
, A source follower circuit that receives the voltage of the first capacitor, and an amplifier circuit that includes a source-grounded amplifier MOSFET in which the output signal of the source follower circuit is supplied to the gate through the second capacitor. In the semiconductor device, the second capacitor has a conductive layer on a side to which an output signal of the source follower circuit is input, formed on an insulating film formed on a semiconductor substrate surface.