JP6255527B1 - Solid-state imaging device - Google Patents
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Abstract
【課題】行選択用配線が故障した場合であっても各画素の電荷を読み出すことができる固体撮像装置を提供する。【解決手段】固体撮像装置1Aは、受光部20、垂直シフトレジスタ部60A、第1の行選択用配線QA1〜QAM、第2の行選択用配線QB1〜QBMを備える。垂直シフトレジスタ部60Aは、第m行の行選択用配線QAmおよびQBmに対して共通の行選択信号VSAm及びVSBmを提供する。【選択図】図4A solid-state imaging device capable of reading out the charge of each pixel even when a row selection wiring fails. A solid-state imaging device 1A includes a light receiving unit 20, a vertical shift register unit 60A, first row selection wirings QA1 to QAM, and second row selection wirings QB1 to QBM. The vertical shift register unit 60A provides common row selection signals VSAm and VSBm to the m-th row selection wirings QAm and QBm. [Selection] Figure 4
Description
本発明は、固体撮像装置に関するものである。 The present invention relates to a solid-state imaging device.
特許文献1には、放射線撮像装置に関する技術が記載されている。この装置は、被写体からの放射線を電気信号に変換する変換素子と、電気信号を外部に転送する転送スイッチとを含む複数の画素が二次元状に配置されて成るセンサアレイを備えている。また、この装置は、センサアレイの各画素を行方向に接続する複数のゲート線と、各ゲート線に接続された各画素の電気信号を読み出すために、各ゲート線を駆動させるゲート駆動装置と、センサアレイの各画素を列方向に接続する複数の信号線と、各信号線に対応して設けられ、各転送スイッチから転送された電気信号を増幅して読み出す複数のアンプとを備えている。
固体撮像装置は、複数の画素が複数行及び複数列にわたって二次元状に配置された受光部を有する。各画素には、入射した光を電子に変換するためのフォトダイオードが配置される。各画素のフォトダイオードは、各列毎に配設された読出用配線にスイッチ回路(例えばトランジスタ)を介して接続されており、フォトダイオード内に蓄積された電荷は、スイッチ回路が導通状態となることによって読出用配線へ流出する。電荷は、読出用配線を通って積分回路に達し、積分回路において電圧信号に変換される。各画素のスイッチ回路の導通状態を制御するための制御端子(例えばゲート端子)は、各行毎に配設された行選択用配線に接続されている。そして、シフトレジスタからの信号(行選択信号)が行選択用配線を介して各スイッチ回路の制御端子に与えられることにより、各画素からの電荷の読み出しが各行毎に行われる。 The solid-state imaging device has a light receiving unit in which a plurality of pixels are two-dimensionally arranged over a plurality of rows and a plurality of columns. Each pixel is provided with a photodiode for converting incident light into electrons. The photodiode of each pixel is connected to the readout wiring arranged for each column via a switch circuit (for example, a transistor), and the charge accumulated in the photodiode becomes conductive. This flows out to the readout wiring. The electric charge reaches the integrating circuit through the readout wiring and is converted into a voltage signal in the integrating circuit. A control terminal (for example, a gate terminal) for controlling the conduction state of the switch circuit of each pixel is connected to a row selection wiring arranged for each row. Then, a signal (row selection signal) from the shift register is supplied to the control terminal of each switch circuit via the row selection wiring, so that charge is read from each pixel for each row.
このような固体撮像装置において、各画素からの電荷の読み出し動作は、次フレームでの電荷の蓄積に備えるためのリセット動作を兼ねている。しかしながら、行選択用配線に断線等の故障が発生すると、その故障箇所から先の画素へは行選択信号が届かず、スイッチ回路が動作しない。その場合、当該画素の電荷はフォトダイオードに蓄積され続け、当該行に隣接する他の行の画素へ電荷が溢れてしまう。これにより、行選択用配線に故障が生じた行のみでなく、隣接する他の行においても異常が生じてしまうこととなる。行選択用配線の故障による出力異常が例えば一行のみであれば、隣接する行の画素値を用いて当該行の出力値を補間することも可能である。しかし、このように隣接する複数行において出力異常が生じると、それらの行の出力値を補間することは難しくなる。 In such a solid-state imaging device, the read operation of charges from each pixel also serves as a reset operation to prepare for charge accumulation in the next frame. However, when a failure such as disconnection occurs in the row selection wiring, the row selection signal does not reach the previous pixel from the failure location, and the switch circuit does not operate. In that case, the charge of the pixel continues to be accumulated in the photodiode, and the charge overflows to pixels in another row adjacent to the row. As a result, an abnormality occurs not only in the row in which the failure occurs in the row selection wiring but also in other adjacent rows. If the output abnormality due to the failure of the row selection wiring is only one row, for example, the output value of the row can be interpolated using the pixel value of the adjacent row. However, when output abnormalities occur in a plurality of adjacent rows as described above, it is difficult to interpolate the output values of those rows.
このような問題を解決するため、行選択用配線の両端にシフトレジスタを設けることも考えられる。そのような構成によれば、行選択用配線の或る箇所において断線が生じた場合であっても、該故障箇所の両側から行選択信号を供給することができ、各画素のスイッチ回路を好適に動作させることができる。しかし、行選択用配線の故障モードには、断線の他に、近隣の配線へのショートがある。行選択用配線が或る箇所において近隣の配線とショートした場合、シフトレジスタから行選択信号が供給されても(ショート発生地点の周辺では)行選択用配線の電位が所定の電位とならず、スイッチ回路が動作出来ずにフォトダイオードに電荷が蓄積され続けることとなる。従って、上記の問題が依然として残る。 In order to solve such a problem, a shift register may be provided at both ends of the row selection wiring. According to such a configuration, even when a disconnection occurs at a certain location of the row selection wiring, a row selection signal can be supplied from both sides of the failure location, and the switch circuit of each pixel is suitable. Can be operated. However, the failure mode of the row selection wiring includes a short circuit to a neighboring wiring in addition to the disconnection. When the row selection wiring is short-circuited to a neighboring wiring at a certain location, even if a row selection signal is supplied from the shift register (in the vicinity of the short occurrence point), the potential of the row selection wiring does not become a predetermined potential, As a result, the switch circuit cannot operate and charges are continuously accumulated in the photodiode. Therefore, the above problem still remains.
本発明は、このような問題点に鑑みてなされたものであり、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができる固体撮像装置を提供することを目的とする。 The present invention has been made in view of such problems, and an object of the present invention is to provide a solid-state imaging device that can read out the charge of each pixel even when a row selection wiring fails. .
上述した課題を解決するために、本発明による固体撮像装置は、一つのフォトダイオード、並びに該一つのフォトダイオードにそれぞれの一端が接続された第1及び第2のスイッチ回路を各々含み、M行N列(M,Nは2以上の整数)に二次元配列されたM×N個の画素を有する受光部と、各列毎に配設され、対応する列の前記画素に含まれる前記第1及び第2のスイッチ回路の各他端に接続されたN本の読出用配線と、各行毎に配設され、対応する行の前記画素に含まれる前記第1のスイッチ回路の制御端子に接続されたM本の第1の行選択用配線と、各行毎に配設され、対応する行の前記画素に含まれる前記第2のスイッチ回路の制御端子に接続されたM本の第2の行選択用配線と、前記第1及び第2のスイッチ回路の開閉状態を各行毎に制御するための行選択信号を生成し、前記第1及び第2の行選択用配線に対して前記行選択信号を提供するシフトレジスタ部と、を備えることを特徴とする。 In order to solve the above-described problems, a solid-state imaging device according to the present invention includes one photodiode, and first and second switch circuits each having one end connected to the one photodiode, each having M rows. A light receiving unit having M × N pixels two-dimensionally arranged in N columns (M and N are integers of 2 or more), and the first light detector arranged in each column and included in the pixels in the corresponding column. And N readout wirings connected to the other ends of the second switch circuit, and arranged for each row and connected to the control terminal of the first switch circuit included in the pixel of the corresponding row. M first row selection wirings and M second row selections arranged for each row and connected to the control terminal of the second switch circuit included in the pixel of the corresponding row Wiring and the open / closed state of the first and second switch circuits for each row Generating a row selection signal for controlling, characterized in that it comprises a shift register unit for providing the row select signal to the first and second row selection wiring.
この固体撮像装置では、各画素毎に2つのスイッチ回路(第1のスイッチ回路、第2のスイッチ回路)が設けられている。これらのスイッチ回路は、一つのフォトダイオードと読出用配線との間において、互いに並列に接続されている。従って、フォトダイオードに蓄積された電荷は、2つのスイッチ回路を介して読出用配線へ流出する。また、2つのスイッチ回路の制御端子はそれぞれ別個の行選択用配線(第1の行選択用配線、第2の行選択用配線)に接続されている。これらの行選択用配線にはシフトレジスタ部から共通の行選択信号が提供されるので、2つのスイッチ回路は同じタイミングで開閉動作を行う。 In this solid-state imaging device, two switch circuits (a first switch circuit and a second switch circuit) are provided for each pixel. These switch circuits are connected in parallel with each other between one photodiode and the readout wiring. Accordingly, the charge accumulated in the photodiode flows out to the readout wiring through the two switch circuits. The control terminals of the two switch circuits are connected to separate row selection wirings (first row selection wiring and second row selection wiring). Since these row selection wirings are provided with a common row selection signal from the shift register unit, the two switch circuits perform opening / closing operations at the same timing.
上記の固体撮像装置によれば、第1及び第2の行選択用配線のうち一方の行選択用配線に断線やショート等の故障が生じた場合であっても、他方の行選択用配線を介して各画素に行選択信号を提供することができ、少なくとも一つのスイッチ回路を好適に動作させることができる。従って、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができ、他の行の画素への電荷の溢れ出しが抑えられる。 According to the above solid-state imaging device, even if a failure such as a disconnection or a short circuit occurs in one of the first and second row selection wirings, the other row selection wiring is used. Thus, a row selection signal can be provided to each pixel, and at least one switch circuit can be suitably operated. Therefore, even when the row selection wiring is out of order, the charge of each pixel can be read out, and the overflow of the charge to the pixels in other rows can be suppressed.
また、固体撮像装置は、第1及び第2の行選択用配線が、画素間の領域に配設されていることを特徴としてもよい。これにより、各画素への光の入射を行選択用配線が妨げることを回避して、各画素への光入射効率を高めることができる。また、行選択用配線を各画素のフォトダイオードから遠ざけて、行選択用配線の電圧変動に起因するフォトダイオード内での電荷量の変動を小さく抑えることができる。 Further, the solid-state imaging device may be characterized in that the first and second row selection wirings are disposed in a region between the pixels. Accordingly, it is possible to prevent the row selection wiring from interfering with the light incident on each pixel, and to increase the light incident efficiency on each pixel. Further, it is possible to keep the row selection wiring away from the photodiode of each pixel, and to suppress the fluctuation of the charge amount in the photodiode due to the voltage fluctuation of the row selection wiring.
また、固体撮像装置は、第1及び第2の行選択用配線のうち一方の行選択用配線が画素間の領域に配設されており、他方の行選択用配線が画素上に配設されていることを特徴としてもよい。これにより、2本の行選択用配線を互いに離して配設することができ、固体撮像装置を製造する際の歩留まりを高めることができる。この場合、他方の行選択用配線の電圧変動に起因するフォトダイオード内での電荷量の変動を小さく抑える為、他方の行選択用配線と画素との間に、基準電位配線が配設されていると尚良い。 Also, in the solid-state imaging device, one of the first and second row selection wirings is disposed in an area between the pixels, and the other row selection wiring is disposed on the pixels. It is good also as a feature. Thus, the two row selection wirings can be arranged apart from each other, and the yield when manufacturing the solid-state imaging device can be increased. In this case, a reference potential wiring is disposed between the other row selection wiring and the pixel in order to suppress the fluctuation in the amount of charge in the photodiode due to the voltage variation of the other row selection wiring. It is even better if there is.
また、固体撮像装置は、各画素の前記第1及び第2のスイッチ回路が列方向に並んで配置されていることを特徴としてもよい。 The solid-state imaging device may be characterized in that the first and second switch circuits of each pixel are arranged side by side in the column direction.
また、固体撮像装置は、前記第1の行選択用配線それぞれに各出力端が接続された第1のバッファと、前記第2の行選択用配線それぞれに各出力端が接続された第2のバッファと、を更に備え、前記シフトレジスタ部は、前記行選択信号を出力するために各行毎に2つずつ設けられた信号出力端を有しており、各行において、前記2つの信号出力端のうち一方の前記信号出力端が前記第1のバッファの入力端に接続されており、他方の前記信号出力端が前記第2のバッファの入力端に接続されていることを特徴としてもよい。この場合、第1及び第2の行選択用配線のそれぞれにバッファが設けられているので、第1及び第2の行選択用配線のうち一方の行選択用配線が近隣の配線とショートした場合であっても、他方の行選択用配線はその影響を受けることなく行選択信号を伝達することができる。 The solid-state imaging device includes: a first buffer having each output terminal connected to each of the first row selection wiring; and a second buffer having each output terminal connected to each of the second row selection wiring. A buffer, and the shift register unit has two signal output terminals provided for each row in order to output the row selection signal. In each row, the two signal output terminals One of the signal output terminals may be connected to the input terminal of the first buffer, and the other signal output terminal may be connected to the input terminal of the second buffer. In this case, since a buffer is provided for each of the first and second row selection wirings, one of the first and second row selection wirings is short-circuited with a neighboring wiring. Even so, the other row selection wiring can transmit the row selection signal without being affected by it.
また、固体撮像装置は、前記第1の行選択用配線それぞれと、前記第2の行選択用配線それぞれとの双方に各出力端が接続されたバッファを更に備え、前記シフトレジスタ部は、前記行選択信号を出力するために各行毎に一つずつ設けられた信号出力端を有しており、各信号出力端が、対応する行の前記バッファの入力端に接続されていることを特徴としてもよい。 The solid-state imaging device further includes a buffer having output terminals connected to both the first row selection wiring and the second row selection wiring, and the shift register unit includes: In order to output a row selection signal, one signal output terminal is provided for each line, and each signal output terminal is connected to an input terminal of the buffer of the corresponding line. Also good.
また、固体撮像装置は、少なくとも一部の行において、同一行の前記第1及び第2の行選択用配線に対して前記行選択信号が同一のタイミングで入力されることを特徴としてもよい。 The solid-state imaging device may be characterized in that the row selection signal is input at the same timing to the first and second row selection wirings in the same row in at least some rows.
また、固体撮像装置は、前記シフトレジスタ部が行数と同数のシフトレジスタ回路を有し、前記シフトレジスタ回路同士が互いに直列に接続されていることを特徴としてもよい。 In the solid-state imaging device, the shift register unit may include the same number of shift register circuits as the number of rows, and the shift register circuits may be connected to each other in series.
本発明による固体撮像装置によれば、行選択用配線が故障した場合であっても各画素の電荷を読み出すことができる。 According to the solid-state imaging device according to the present invention, the charge of each pixel can be read even when the row selection wiring fails.
以下、添付図面を参照しながら本発明による固体撮像装置の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。 Embodiments of a solid-state imaging device according to the present invention will be described below in detail with reference to the accompanying drawings. In the description of the drawings, the same elements are denoted by the same reference numerals, and redundant description is omitted.
本実施形態に係る固体撮像装置は、例えば医療用X線撮像システムに用いられる。図1及び図2は、本実施形態における固体撮像装置1Aの構成を示す図である。図1は固体撮像装置1Aを示す平面図であり、図2は固体撮像装置1Aの一部を拡大した平面図である。なお、図1及び図2には、理解を容易にするためXYZ直交座標系を併せて示している。
The solid-state imaging device according to the present embodiment is used in, for example, a medical X-ray imaging system. 1 and 2 are diagrams showing a configuration of a solid-
図1に示されるように、固体撮像装置1Aは、受光部20、読出回路部40、及び垂直シフトレジスタ部60Aを備えている。受光部20、読出回路部40、及び垂直シフトレジスタ部60Aは、シリコン基板12の主面上に作製されている。垂直シフトレジスタ部60Aは、受光部20に対してX軸方向に並んで配置されている。読出回路部40は、受光部20の複数列それぞれに対応して設けられた複数の積分回路を含んでおり、これら複数の積分回路は、対応する列の画素から出力される電荷の量に応じた電圧値をそれぞれ生成する。読出回路部40は、各積分回路から出力された電圧値を保持し、その保持した電圧値を逐次的に出力する。
As shown in FIG. 1, the solid-
受光部20は、複数の画素P1,1〜PM,NがM行及びN列(M,Nは2以上の整数)にわたって二次元配列されることにより構成されている。図2には、複数の画素P1,1〜PM,Nを代表して、6つの画素Pm,n−1、Pm,n、Pm,n+1、Pm+1,n−1、Pm+1,n、及びPm+1,n+1が示されている。例えば、画素Pm,nは第m行第n列(mは1以上M以下の整数、nは1以上N以下の整数)に位置する画素である。図1及び図2において、列方向はY軸方向と一致し、行方向はX軸方向と一致する。受光部20に含まれる画素P1,1〜PM,Nそれぞれは、トランジスタ21及び22、並びに一つのフォトダイオード23を含んで構成されている。トランジスタ21及び22は、それぞれ本実施形態における第1及び第2のスイッチ回路である。トランジスタ21及び22は、好適には電界効果トランジスタ(FET)によって構成されるが、バイポーラトランジスタによって構成されてもよい。以下では、トランジスタ21及び22がFETであるものとして説明する。この場合、制御端子はゲートを意味する。トランジスタ21及び22がバイポーラトランジスタである場合には、制御端子はベースを意味する。
The
フォトダイオード23は、入射光強度に応じた量の電荷を発生し、その発生した電荷を接合容量部に蓄積する。トランジスタ21及び22の一端(例えばこれらのソース領域)は、フォトダイオード23と電気的に接続されている。なお、受光部20の上には図示しないシンチレータが設けられている。シンチレータは、入射したX線に応じてシンチレーション光を発生してX線像を光像へと変換し、この光像をフォトダイオード23へ出力する。
The
固体撮像装置1Aは、各行毎に配設されたM本の第1の行選択用配線QA1〜QAM(図2にはQAm及びQAm+1を代表して示す)と、各行毎に配設されたM本の第2の行選択用配線QB1〜QBM(図2にはQBm及びQBm+1を代表して示す)と、各列毎に配設された複数の読出用配線R1〜RN(図2にはRn−1、Rn、及びRn+1を代表して示す)とを更に備えている。第m行の第1の行選択用配線QAmは、対応する行の画素Pm,1〜Pm,Nに含まれるトランジスタ21の開閉状態を制御するための制御端子(例えばゲート端子)と垂直シフトレジスタ部60Aとを互いに電気的に接続している。また、第m行の第2の行選択用配線QBmは、対応する行の画素Pm,1〜Pm,Nに含まれるトランジスタ22の開閉状態を制御するための制御端子(例えばゲート端子)と垂直シフトレジスタ部60Aとを互いに電気的に接続している。
The solid-
垂直シフトレジスタ部60Aは、トランジスタ21及び22の開閉状態を各行毎に制御するための行選択信号を生成し、第m行の行選択用配線QAm及びQBmに対して共通の行選択信号を提供する。第n列の読出用配線Rnは、対応する列の画素P1,n〜PM,nに含まれるトランジスタ21及び22の他端(例えばこれらのドレイン領域)と電気的に接続されている。行選択用配線QA1〜QAM及びQB1〜QBM、並びに読出用配線R1〜RNは、例えば金属からなる。
The vertical
図3は、図2のI−I線に沿った断面を示す側断面図であって、受光部20の断面構造を拡大して示している。図3に示されるように、シリコン基板12の主面上の全面には、p型ウェル層14が設けられている。このp型ウェル層14は、例えばシリコン基板12の主面にp型不純物を注入することによって形成される。トランジスタ21及び22、並びにフォトダイオード23は、このp型ウェル層14の表面に形成されている。
FIG. 3 is a side sectional view showing a section taken along the line II in FIG. 2, and shows an enlarged sectional structure of the
フォトダイオード23は、p型ウェル層14の表層付近に形成された高濃度n型領域23aによって好適に構成される。すなわち、フォトダイオード23は、入射光強度に応じた量の電荷を高濃度n型領域23aにおいて発生し、その発生した電荷を高濃度n型領域23aとp型ウェル層14との接合容量部に蓄積する。
The
トランジスタ21は、高濃度n型半導体からなるソース領域21a及びドレイン領域21bを有する。ソース領域21aは、フォトダイオード23の高濃度n型領域23aと一体として形成されている。また、ソース領域21aとドレイン領域21bとの間のp型ウェル層14上にはゲート電極21cが設けられており、ゲート電極21cとp型ウェル層14との間には絶縁膜16が介在している。
The
トランジスタ21のドレイン領域21b上には、金属導体24aおよび金属層25a,25bを介して、読出用配線R1〜RNの分岐部27が設けられている。ドレイン領域21bは、金属導体24a、金属層25a及び25b、並びに分岐部27を介して当該列の読出用配線R1〜RNと電気的に接続されている。
On the
トランジスタ21のゲート電極21cは、当該行の行選択用配線QA1〜QAMと電気的に接続されている。行選択用配線QA1〜QAMは、互いに隣接する画素間の領域に配設されており、例えば本実施形態では、互いに隣接する画素間に設けられた画素分離領域18上に配設されている。なお、画素分離領域18は、例えば高濃度p型半導体からなる。行選択用配線QA1〜QAMと画素分離領域18との間の層には基準電位配線15が配設されており、この基準電位配線15の電位は基準電位(接地電位)に保たれている。言い換えれば、放射線入射方向から見て、行選択用配線QAm、基準電位配線15の順に配置されている。また、この基準電位配線15と画素分離領域18とは、金属導体24bを介して互いに電気的に接続されている。好ましくは、シリコン基板12の厚さ方向から見た基準電位配線15の短手方向の幅は、行選択用配線QA1〜QAMの同方向の幅よりも広い。
トランジスタ22は、高濃度n型半導体からなるソース領域22a及びドレイン領域22bを有する。ソース領域22aは、フォトダイオード23の高濃度n型領域23aと一体として形成されている。また、ソース領域22aとドレイン領域22bとの間のp型ウェル層14上にはゲート電極22cが設けられており、ゲート電極22cとp型ウェル層14との間には絶縁膜16が介在している。
The
トランジスタ22のドレイン領域22b上には、金属導体24aおよび金属層25a,25bを介して、読出用配線R1〜RNの分岐部27が設けられている。ドレイン領域22bは、金属導体24a、金属層25a及び25b、並びに分岐部27を介して当該列の読出用配線R1〜RNと電気的に接続されている。
On the
トランジスタ22のゲート電極22cは、当該行の行選択用配線QB1〜QBMと電気的に接続されている。行選択用配線QB1〜QBMは画素上に配設されており、例えば第m行の行選択用配線QBmは、当該行の各画素Pm,1〜Pm,Nに含まれるフォトダイオード23の高濃度n型領域23aの上に配設されている。行選択用配線QB1〜QBMと高濃度n型領域23aとの間の層には基準電位配線19が配設されており、この基準電位配線19の電位は基準電位(接地電位)に保たれている。言い換えれば、放射線入射方向から見て、行選択用配線QBm、基準電位配線19の順に配置されている。好ましくは、シリコン基板12の厚さ方向から見た基準電位配線19の短手方向の幅は、行選択用配線QB1〜QBMの同方向の幅よりも広い。
上述した各配線は、絶縁層17によって覆われている。また、絶縁層17の上にはシンチレータ13がシリコン基板12の全面を覆うように設けられている。シンチレータ13は、入射したX線に応じてシンチレーション光を発生してX線像を光像へと変換し、この光像をフォトダイオード23へ出力する。
Each wiring described above is covered with an insulating
続いて、固体撮像装置1Aの回路構成について詳細に説明する。図4は、固体撮像装置1Aの内部構成を示す図である。同図に示されるように、固体撮像装置1Aは、M本の第1の行選択用配線QA1〜QAMそれぞれに各出力端が接続されたM個の第1のバッファBA1〜BAMと、M本の第2の行選択用配線QB1〜QBMそれぞれに各出力端が接続されたM個の第2のバッファBB1〜BBMとを備えている。そして、垂直シフトレジスタ部60Aは、画素P1,1〜PM,Nのトランジスタ21,22(図2を参照)の開閉状態を各行毎に制御するための行選択信号VS1〜VSMを生成する。なお、この行選択信号VS1〜VSMは、トランジスタ21及び22に対して共通の信号である。
Next, the circuit configuration of the solid-
垂直シフトレジスタ部60Aは、行選択信号VS1〜VSMを出力するために各行毎に一つずつ設けられたM個の信号出力端62を有しており、各信号出力端62が、対応する行のバッファBA1〜BAM及びBB1〜BBMの入力端に接続されている。そして、垂直シフトレジスタ部60Aは、第m行の行選択信号VSmを、第1のバッファBAm及び第2のバッファBBmの各入力端に対して提供する。第1のバッファBAmからは、行選択信号VSmに基づく行選択信号VSAmが出力される。第2のバッファBBmからは、行選択信号VSmに基づく行選択信号VSBmが出力される。垂直シフトレジスタ部60Aにおいて、行選択信号VS1〜VSMは順次に有意値とされる。
The
読出回路部40は、各列毎に設けられたN個の積分回路42と、N個の保持回路44とを有している。積分回路42及び保持回路44は、各列毎に互いに直列に接続されている。N個の積分回路42それぞれは、読出用配線R1〜RNそれぞれに接続された入力端を有しており、読出用配線R1〜RNから入力された電荷を蓄積し、その蓄積電荷量に応じた電圧値を出力端からN個の保持回路44それぞれへ出力する。また、N個の積分回路42それぞれは、N個の積分回路42に対して共通に設けられたリセット用配線46に接続されている。
The
N個の保持回路44それぞれは、積分回路42の出力端に接続された入力端を有し、この入力端に入力される電圧値を保持し、その保持した電圧値を出力端から電圧出力用配線48へ出力する。N個の保持回路44それぞれは、N個の保持回路44に対して共通に設けられた保持用配線45に接続されている。また、N個の保持回路44それぞれは、第1列選択用配線U1〜第N列選択用配線UNそれぞれを介して水平シフトレジスタ部61に接続されている。
Each of the
また、水平シフトレジスタ部61は、列選択信号HS1〜HSnを、列選択用配線U1〜Unを介してN個の保持回路44それぞれに提供する。列選択信号HS1〜HSnは順次に有意値とされる。また、N個の積分回路42それぞれには、リセット用配線46を介してリセット制御信号REが提供される。N個の保持回路44それぞれには、保持用配線45を介して保持制御信号Hdが提供される。
The horizontal
図5は、画素Pm,n、積分回路42、及び保持回路44の詳細な回路構成例を示す図である。ここでは、M×N個の画素P1,1〜PM,Nを代表して第m行第n列の画素Pm,nの回路図を示している。
FIG. 5 is a diagram illustrating a detailed circuit configuration example of the pixel P m, n , the
図5に示されるように、画素Pm,nのフォトダイオード23のアノード端子は接地され、カソード端子は、トランジスタ21,22を介して読出用配線Rnに接続されている。画素Pm,nのトランジスタ21には、第1のバッファBAmから第1の選択用配線QAmを介して選択信号VSAmが提供される。選択信号VSAmは、第m行のN個の画素Pm,1〜Pm,Nに含まれるトランジスタ21の開閉動作を指示する。また、画素Pm,nのトランジスタ22には、第2のバッファBBmから第2の選択用配線QBmを介して選択信号VSBmが提供される。選択信号VSBmは、第m行のN個の画素Pm,1〜Pm,Nに含まれるトランジスタ22の開閉動作を指示する。
As shown in FIG. 5, the anode terminal of the pixel P m, n of the
選択信号VSAm及びVSBmが非有意値(トランジスタ21,22の制御端子のオフ電圧)であるとき、フォトダイオード23において発生した電荷は、読出用配線Rnへ出力されることなくフォトダイオード23の接合容量部に蓄積される。一方、選択信号VSAm及びVSBmが有意値(トランジスタ21,22の制御端子のオン電圧)であるとき、トランジスタ21,22が接続状態となる。このとき、フォトダイオード23の接合容量部に蓄積されていた電荷は、トランジスタ21,22を経て読出用配線Rnへ出力される。画素Pm,nのフォトダイオード23から出力された電荷は、読出用配線Rnを通って積分回路42へ送られる。なお、選択信号VSAm及びVSBmは互いに共通の選択信号VSmから生成されているので、それらの非有意値/有意値の切り替えタイミングは互いに一致している。
Selection signal VSA when m and VSB m is a non-significant value (off voltage of the control terminal of the
積分回路42は、アンプ42a、容量素子42b、及び放電用スイッチ42cを含む、いわゆる電荷積分型の構成を備えている。容量素子42b及び放電用スイッチ42cは、互いに並列に接続され、且つアンプ42aの入力端子と出力端子との間に接続されている。アンプ42aの入力端子は読出用配線Rnに接続されている。放電用スイッチ42cには、リセット用配線46を介してリセット制御信号REが提供される。
The
リセット制御信号REは、N個の積分回路42それぞれの放電用スイッチ42cの開閉動作を指示する。例えば、リセット制御信号REが非有意値(例えばハイレベル)であるときに、放電用スイッチ42cが閉じて、容量素子42bが放電され、積分回路42の出力電圧値が初期化される。また、リセット制御信号REが有意値(例えばローレベル)であるときに、放電用スイッチ42cが開いて、積分回路42に入力された電荷が容量素子42bに蓄積され、その蓄積電荷量に応じた電圧値が積分回路42から出力される。
The reset control signal RE instructs the opening / closing operation of the
保持回路44は、入力用スイッチ44a、出力用スイッチ44b及び容量素子44cを含む。容量素子44cの一端は接地されている。容量素子44cの他端は、入力用スイッチ44aを介して積分回路42の出力端に接続され、且つ、出力用スイッチ44bを介して電圧出力用配線48と接続されている。入力用スイッチ44aには、保持用配線45を介して保持制御信号Hdが与えられる。保持制御信号Hdは、N個の保持回路44それぞれの入力用スイッチ44aの開閉動作を指示する。保持回路44の出力用スイッチ44bには、第n列選択用配線Unを介して第n列選択信号HSnが与えられる。選択信号HSnは、保持回路44の出力用スイッチ44bの開閉動作を指示する。
The holding
例えば、保持制御信号Hdがハイレベルからローレベルに転じると、入力用スイッチ44aが閉状態から開状態に転じて、そのときに保持回路44に入力されている電圧値が容量素子44cに保持される。また、第n列選択信号HSnがローレベルからハイレベルに転じると、出力用スイッチ44bが閉じて、容量素子44cに保持されている電圧値が電圧出力用配線48へ出力される。
For example, when the holding control signal Hd changes from the high level to the low level, the
図6は、バッファBAm及びBBmの内部構成例を示す回路図である。バッファBAm及びBBmは、入力信号を低インピーダンスで出力するインピーダンス変換器であって、電源電圧の供給を受けて、入力信号(選択信号VSm)の大きさに関わらず、電源電圧に相当する出力信号(選択信号VSAm,VSBm)を生成する。例えば、図6に示されたバッファBAm及びBBmは、2段の増幅回路B1,B2を含んでおり、増幅回路B1,B2はそれぞれCMOSインバータによって構成されている。 FIG. 6 is a circuit diagram illustrating an internal configuration example of the buffers BA m and BB m . The buffers BA m and BB m are impedance converters that output an input signal with a low impedance, and are supplied with a power supply voltage and correspond to the power supply voltage regardless of the magnitude of the input signal (selection signal VS m ). Output signals (selection signals VSA m , VSB m ) are generated. For example, the buffers BA m and BB m shown in FIG. 6 include two stages of amplifier circuits B1 and B2, and each of the amplifier circuits B1 and B2 is configured by a CMOS inverter.
具体的には、増幅回路B1,B2はそれぞれ2つのMOS型FET(p−MOSFET51、n−MOSFET52)を含んで構成されている。p−MOSFET51のドレイン端子と、n−MOSFET52のドレイン端子とは互いに接続されており、p−MOSFET51のソース端子は正の電源電位Vddに接続されており、n−MOSFET52のソース端子は負の電源電位Vssに接続されている。増幅回路B1のp−MOSFET51及びn−MOSFET52のゲート端子には、選択信号VSmが入力される。増幅回路B2のp−MOSFET51及びn−MOSFET52のゲート端子には、増幅回路B1のp−MOSFET51及びn−MOSFET52のドレイン端子が接続されている。そして、増幅回路B2のp−MOSFET51及びn−MOSFET52のドレイン端子からの信号が、選択信号VSAm,VSBmとして出力される。
Specifically, each of the amplifier circuits B1 and B2 includes two MOS FETs (p-
第1の行選択用配線QA1〜QAM、および第2の行選択用配線QB1〜QBMは容量、抵抗共に大きい。従って、所定の時間内に選択信号VSAm,VSBmの電圧値を切り替えるためには、バッファBAm及びBBmが大きな電流出力を可能とすることが望ましい。上記のようなCMOSインバータは、出力インピーダンスが低いので、CMOSインバータを増幅回路B1,B2に適用することにより、大きな電流出力が可能なバッファBAm及びBBmを好適に実現できる。
The first
図7は、本実施形態の垂直シフトレジスタ部60Aの詳細な構成を示す回路図である。図7に示されるように、垂直シフトレジスタ部60Aは、シフトレジスタアレイ41と、M個の論理回路LO1〜LOM(図にはLO1〜LO4を代表して示す)とを有している。
FIG. 7 is a circuit diagram showing a detailed configuration of the vertical
シフトレジスタアレイ41は、M個のシフトレジスタ回路43が直列に接続されることによって構成されている。これらのシフトレジスタ回路43は、各行毎に一つずつ配置されている。シフトレジスタ回路43は、例えば図3に示されたトランジスタ21,22と同様の構造を有する複数のFETによって構成されている。各シフトレジスタ回路43にはクロック配線Lcが接続されており、一定周期のクロック信号clkがクロック配線Lcから各シフトレジスタ回路43に提供される。
The
M個の論理回路LO1〜LOMは各行に対応して配置されており、第m行の論理回路LOmの出力端は、各行毎に一つずつ設けられた信号出力端62を介して、前述したバッファBAm及びBBmの入力端に接続されている。また、論理回路LO1〜LOMの一方の入力端にはイネーブル配線Enが接続されており、制御入力信号enableがイネーブル配線Enから論理回路LO1〜LOMに提供される。論理回路LO1〜LOMそれぞれの他方の入力端には、当該行に対応するシフトレジスタ回路43の出力端が接続されている。
M logic circuits LO 1 to LO M are arranged corresponding to each row, and an output terminal of the logic circuit LO m in the m-th row is connected via a
M個の論理回路LO1〜LOMそれぞれは、制御入力信号enableと、対応するシフトレジスタ回路43からの出力信号Sout1〜SoutMとが共に有意値であるときに、トランジスタ21,22を閉じるように行選択信号VS1〜VSMそれぞれを出力する。例えば、制御入力信号enableの有意値がハイレベルであり、シフトレジスタ回路43からの出力信号Sout1〜SoutMの有意値がハイレベルである場合には、第m行の論理回路LOmは、制御入力信号enableと、シフトレジスタ回路43からの出力信号Soutmとの論理積(AND)を出力する。なお、図7ではAND回路を表す記号でもって論理回路LO1〜LOMが図示されているが、論理回路LO1〜LOMは他の種々の論理回路の組み合わせによって構成されてもよい。
Each of the M logic circuits LO 1 to LO M closes the
図8は、本実施形態の垂直シフトレジスタ部60Aの動作を示すタイミングチャートである。図8には、上から順に、(a)スタート信号Start、(b)クロック信号clk、(c)第1行のシフトレジスタ回路43からの出力信号Sout1、(d)第2行のシフトレジスタ回路43からの出力信号Sout2、(e)第3行のシフトレジスタ回路43からの出力信号Sout3、(f)第4行のシフトレジスタ回路43からの出力信号Sout4、(g)制御入力信号enable、(h)第1行選択信号VSA1、(i)第1行選択信号VSB1、(j)第2行選択信号VSA2、(k)第2行選択信号VSB2、(l)第3行選択信号VSA3、(m)第3行選択信号VSB3、(n)第4行選択信号VSA4、(o)第4行選択信号VSB4がそれぞれ示されている。
FIG. 8 is a timing chart showing the operation of the vertical
まず、時刻t10から時刻t13までの期間、スタート信号Startがハイレベルとされる。この間に、クロック信号clkが立ち上がると、第1行のシフトレジスタ回路43からの出力信号Sout1が立ち上がる(時刻t11)。この出力信号Sout1は、次のクロック信号clkの立ち上がりに応じて下がる(時刻t15)。そして、出力信号Sout1がハイレベルである時刻t11から時刻t15までの間に含まれる所定の期間内(時刻t12〜t14)に、制御入力信号enableがハイレベルとされる。これにより、第1行選択信号VSA1及びVSB1がハイレベルとなって、第1行の各画素P1,1〜P1,Nに含まれるトランジスタ21及び22が導通状態となる。
First, a period of from the time t 10 to the time t 13, the start signal Start is set to the high level. During this time, when the clock signal clk rises, the output signal Sout 1 from the
また、第1行のシフトレジスタ回路43からの出力信号Sout1が下がると同時に、第2行のシフトレジスタ回路43からの出力信号Sout2が立ち上がる(時刻t15)。この出力信号Sout2は、次のクロック信号clkの立ち上がりに応じて下がる(時刻t18)。そして、出力信号Sout2がハイレベルである時刻t15から時刻t18までの間に含まれる所定の期間内(時刻t16〜t17)に、制御入力信号enableが再びハイレベルとされる。これにより、第2行選択信号VSA2及びVSB2がハイレベルとなって、第2行の各画素P2,1〜P2,Nに含まれるトランジスタ21及び22が接続状態となる。以降、第2行と同様の動作によって、第3行以降の選択信号VSAm及びVSBmが順次ハイレベルとなり、各画素に含まれるトランジスタ21及び22が各行毎に順次接続状態となる。
At the same time as the output signal Sout 1 from the
以上の構成を備える本実施形態の固体撮像装置1Aは、次のように動作する。図9は、各信号のタイミングチャートである。図9には、上から順に、(a)リセット制御信号RE、(b)第1行選択信号VSA1、(c)第1行選択信号VSB1、(d)第2行選択信号VSA2、(e)第2行選択信号VSB2、(f)第M行選択信号VSAM、(g)第M行選択信号VSBM、(h)保持制御信号Hd、及び(i)第1列選択信号HS1〜第N列選択信号HSNがそれぞれ示されている。 1 A of solid-state imaging devices of this embodiment provided with the above structure operate | move as follows. FIG. 9 is a timing chart of each signal. In FIG. 9, in order from the top, (a) reset control signal RE, (b) first row selection signal VSA 1 , (c) first row selection signal VSB 1 , (d) second row selection signal VSA 2 , (E) second row selection signal VSB 2 , (f) Mth row selection signal VSA M , (g) Mth row selection signal VSB M , (h) holding control signal Hd, and (i) first column selection signal. HS 1 to N-th column selection signal HS N are shown.
図9に示されるように、まず、時刻t20から時刻t21までの期間、リセット制御信号REがハイレベルとされる。これにより、N個の積分回路42それぞれにおいて、放電用スイッチ42cが閉状態となり、容量素子42bが放電される。
As shown in FIG. 9, first, a period from time t 20 to the time t 21, the reset control signal RE is set to the high level. As a result, in each of the
時刻t21より後の時刻t22から時刻t23までの期間、図8に示された動作によって第1行選択信号VSA1及びVSB1がハイレベルとされる。これにより、第1行の画素P1,1〜P1,Nにおいてトランジスタ21,22が接続状態となり、画素P1,1〜P1,Nそれぞれのフォトダイオード23において蓄積された電荷が読出用配線R1〜RNを通って積分回路42に出力され、容量素子42bに蓄積される。積分回路42からは、容量素子42bに蓄積された電荷量に応じた大きさの電圧値が出力される。なお、時刻t23ののち、第1行の画素P1,1〜P1,Nそれぞれのトランジスタ21,22は非接続状態とされる。
Period from the time t 22 after the time t 21 to time t 23, the first row selection signal VSA 1 and VSB 1 is set to the high level by the operation shown in FIG. As a result, the
そして、時刻t23より後の時刻t24から時刻t25までの期間、保持制御信号Hdがハイレベルとされ、これにより、N個の保持回路44のそれぞれにおいて入力用スイッチ44aが接続状態となり、積分回路42から出力された電圧値が容量素子44cによって保持される。
Then, during a period from time t 24 to time t 25 after time t 23 , the holding control signal Hd is set to the high level, whereby the
続いて、時刻t25より後の時刻t26から時刻t27までの期間、水平シフトレジスタ部61が第1列選択信号HS1〜第N列選択信号HSNを順次ハイレベルとする。これにより、N個の保持回路44の出力用スイッチ44bが順次閉状態となり、容量素子44cに保持されていた電圧値が逐次に電圧出力用配線48へ出力される。また、この間、リセット制御信号REがハイレベルとされ、積分回路42の容量素子42bが放電される。
Subsequently, during a period from time t 26 to time t 27 after time t 25 , the
続いて、時刻t27より後の時刻t28から時刻t29までの期間、第2行選択信号VSA2及びVSB2がハイレベルとされる。これにより、第2行の画素P2,1〜P2,Nにおいてトランジスタ21,22が接続状態となり、画素P2,1〜P2,Nそれぞれのフォトダイオード23において蓄積された電荷が読出用配線R1〜RNを通って積分回路42に出力され、容量素子42bに蓄積される。以降、第1行と同様の動作によって、容量素子42bに蓄積された電荷量に応じた大きさの電圧値がN個の保持回路44から逐次に電圧出力用配線48へ出力される。そして、第3行ないし第M行の画素に蓄積された電荷についても、第1行と同様の動作によって電圧値に変換され、逐次に電圧出力用配線48へ出力される。こうして、受光部20からの一つの撮像フレーム分の画像データの読み出しが完了する。
Subsequently, during a period from time t 28 to time t 29 after time t 27 , the second row selection signals VSA 2 and VSB 2 are set to the high level. As a result, the
以上に説明した本実施形態の固体撮像装置1Aによって得られる効果について説明する。先に述べたように、各画素P1,1〜PM,Nからの電荷の読み出し動作は、次フレームでの電荷の蓄積に備えるためのリセット動作を兼ねている。しかし、従来の固体撮像装置では、行選択用配線にショート等の故障が発生すると、その故障箇所から先の画素へは行選択信号が届かず、スイッチ回路が動作しない。その場合、当該画素の電荷はフォトダイオードに蓄積され続け、当該行に隣接する他の行の画素へ電荷が溢れてしまう。これにより、行選択用配線に故障が生じた行のみでなく、隣接する他の行においても異常が生じてしまうこととなる。特に、図3に示されたような金属配線の積層構造、すなわち基準電位線を形成するための第1層、行選択用配線を形成するための第2層、および読出用配線を形成するための第3層が積層された構造を固体撮像装置が備える場合には、第1層の基準電位線と第2層の行選択用配線とが互いにショートするおそれがある。
The effects obtained by the solid-
上記の課題に対し、この固体撮像装置1Aでは、各画素P1,1〜PM,N毎に2つのスイッチ回路(トランジスタ21及び22)が設けられている。そして、第n列の画素P1,n〜PM,nのトランジスタ21及び22は、フォトダイオード23と読出用配線Rnとの間において、互いに並列に接続されている。従って、フォトダイオード23に蓄積された電荷は、トランジスタ21及び22を介して読出用配線Rnへ流出する。また、第m行の画素Pm,1〜Pm,Nのトランジスタ21及び22の制御端子は、それぞれ別個の行選択用配線QAm及びQBmに接続されている。これらの行選択用配線QAm及びQBmそれぞれには、垂直シフトレジスタ部60Aから共通の行選択信号VSAm及びVSBmそれぞれが提供されるので、トランジスタ21及び22は同じタイミングで開閉動作を行う。
In response to the above problem, in this solid-
このような固体撮像装置1Aによれば、行選択用配線QAm及びQBmのうち一方の行選択用配線に断線やショート等の故障が生じた場合であっても、他方の行選択用配線を介して各画素Pm,1〜Pm,Nに行選択信号VSAmまたはVSBmを提供することができ、少なくとも一つのトランジスタ21または22を好適に動作させることができる。従って、一方の行選択用配線QAmまたはQBmが故障した場合であっても、各画素Pm,1〜Pm,Nの電荷を読み出すことができ、隣接する他の行の画素へ電荷が溢れてしまうことを効果的に防ぐことができる。特に、本実施形態の固体撮像装置1Aでは、行選択用配線QAm及びQBmそれぞれにバッファBAm及びBBmそれぞれが設けられているので、行選択用配線QAm及びQBmのうち一方の行選択用配線が近隣の配線とショートした場合であっても、他方の行選択用配線はその影響を受けることなく行選択信号VSAmまたはVSBmを伝達することができる。なお、行選択用配線QAm及びQBmの両方が同時にショートする場合は、確率的に極めて低いため殆ど問題とはならない。
According to such a solid-
また、図2及び図3に示されたように、行選択用配線QAm及びQBmのうち一方の行選択用配線QAmが画素間の領域に配設され、他方の行選択用配線QBmが画素Pm,1〜Pm,N上に配設されてもよい。これにより、行選択用配線QAm及びQBmを互いに離して配設することができ、固体撮像装置1Aを製造する際の歩留まりを高めることができる。また、後述する第4変形例と異なり、行選択用配線QAm及びQBmを同一の層内に形成することが可能となる。このように一方の行選択用配線QAmが画素間の領域に配設され、他方の行選択用配線QBmが画素Pm,1〜Pm,N上に配設される場合には、他方の行選択用配線QBmの電圧変動に起因するフォトダイオード23内での電荷量の変動を小さく抑える為、本実施形態のように、他方の行選択用配線QBmと画素Pm,1〜Pm,Nとの間に、基準電位配線19が配設されていることが望ましい。なお、本実施形態では行選択用配線QBmによって各画素の一部分が覆われるので、開口率が僅かに低下する。しかし、例えば一辺100μm角以上の画素サイズであれば、開口率の低下は3%程度と軽微であるため、殆ど問題にはならない。
Further, as shown in FIGS. 2 and 3, the row selecting wiring QA m of one of the row selecting wiring QA m and QB m are disposed in a region between pixels other row selecting wiring QB m may be arranged on the pixels P m, 1 to P m, N. Thus, release the row selecting wiring QA m and QB m from each other can be disposed, it is possible to increase the yield in manufacturing the solid-state
(第1の変形例)
図10は、上記実施形態の第1変形例として、垂直シフトレジスタ部60Bの詳細な構成を示す回路図である。図10に示されるように、垂直シフトレジスタ部60Bは、シフトレジスタアレイ41と、M個の論理回路LOA1〜LOAM(図にはLOA1〜LOA4を代表して示す)と、M個の論理回路LOB1〜LOBM(図にはLOB1〜LOB4を代表して示す)とを有している。なお、シフトレジスタアレイ41の構成は、前述した実施形態と同様である。
(First modification)
FIG. 10 is a circuit diagram showing a detailed configuration of the vertical
M個の論理回路LOA1〜LOAMは各行に対応して配置されており、第m行の論理回路LOAmの出力端は、各行毎に2つずつ設けられた信号出力端63のうち一方を介して、バッファBAmの入力端に接続されている。M個の論理回路LOB1〜LOBMもまた各行に対応して配置されており、第m行の論理回路LOBmの出力端は、各行毎に2つずつ設けられた信号出力端63のうち他方を介して、バッファBBmの入力端に接続されている。
The M logic circuits LOA 1 to LOA M are arranged corresponding to each row, and the output terminal of the m-th row logic circuit LOA m is one of the
論理回路LOA1〜LOAMの一方の入力端には第1のイネーブル配線EnAが接続されており、第1の制御入力信号enable1がイネーブル配線EnAから論理回路LOA1〜LOAMに提供される。論理回路LOA1〜LOAMそれぞれの他方の入力端には、当該行に対応するシフトレジスタ回路43の出力端が接続されている。また、論理回路LOB1〜LOBMの一方の入力端には第2のイネーブル配線EnBが接続されており、第2の制御入力信号enable2がイネーブル配線EnBから論理回路LOB1〜LOBMに提供される。論理回路LOB1〜LOBMそれぞれの他方の入力端には、当該行に対応するシフトレジスタ回路43の出力端が接続されている。
The first enable wiring En A is connected to one input terminal of the logic circuits LOA 1 to LOA M , and the first control input signal enable 1 is provided from the enable wiring En A to the logic circuits LOA 1 to LOA M. Is done. The output terminal of the
論理回路LOA1〜LOAMそれぞれは、制御入力信号enable1と、対応するシフトレジスタ回路43からの出力信号Sout1〜SoutMとが共に有意値であるときに、トランジスタ21を閉じるように行選択信号VSA1〜VSAMそれぞれを出力する。同様に、論理回路LOB1〜LOBMそれぞれは、制御入力信号enable2と、対応するシフトレジスタ回路43からの出力信号Sout1〜SoutMとが共に有意値であるときに、トランジスタ22を閉じるように行選択信号VSB1〜VSBMそれぞれを出力する。なお、図10ではAND回路を表す記号でもって論理回路LOA1〜LOAM及びLOB1〜LOBMが図示されているが、論理回路LOA1〜LOAM及びLOB1〜LOBMは他の種々の論理回路の組み合わせによって構成されてもよい。
Each of the logic circuits LOA 1 to LOA M selects a row so as to close the
この垂直シフトレジスタ部60Bの動作は、図8に示された垂直シフトレジスタ部60Aの動作と同じである。但し、第1及び第2の制御入力信号enable1,enable2の信号波形は、図8(g)の制御入力信号enableの信号波形と同じ波形とされるとよい。
The operation of the vertical
上記実施形態では、垂直シフトレジスタ部60Aに代えて、本変形例の垂直シフトレジスタ部60Bを適用することができる。その場合であっても、上記実施形態と同様の効果を好適に奏することができる。
In the above embodiment, the vertical
(第2の変形例)
図11は、上記実施形態の第2変形例の構成を示す回路図である。本変形例では、上記実施形態と異なり、各行毎に一つのバッファが設けられている。具体的には、この固体撮像装置は、M本の第1の行選択用配線QA1〜QAMそれぞれと、M本の第2の行選択用配線QB1〜QBMそれぞれとの双方に各出力端が接続されたM個のバッファB1〜BMを備えている。
(Second modification)
FIG. 11 is a circuit diagram showing a configuration of a second modification of the embodiment. In this modification, unlike the above embodiment, one buffer is provided for each row. Specifically, the solid-state imaging device includes M first row selection wirings QA 1 to QA M and M second row selection wirings QB 1 to QB M, respectively. M buffers B 1 to B M having output terminals connected thereto are provided.
垂直シフトレジスタ部60Aは、行選択信号VS1〜VSMを出力するために各行毎に一つずつ設けられたM個の信号出力端62を有しており、各信号出力端62が、対応する行のバッファB1〜BMの入力端に接続されている。そして、垂直シフトレジスタ部60Aは、第m行の行選択信号VSmを、バッファBAmの入力端に対して提供する。バッファBAmからの出力信号は、行選択信号VSAm及びVSBmとして、行選択用配線QAm及びQBmに提供される。
The
本変形例のように、各行毎に一つのバッファを設け、その出力信号を分岐して行選択信号VSAm及びVSBmとした場合であっても、上記実施形態と同様の効果を好適に奏することができる。但し、上記実施形態のように、各行選択用配線QAm及びQBm毎にバッファを設けると、一方の行選択用配線のショート故障による他方の行選択用配線への影響が更に低減される。従って、上記実施形態の形態がより好ましい。 Even in the case where one buffer is provided for each row and the output signal is branched into row selection signals VSA m and VSB m as in this modification, the same effects as in the above-described embodiment are suitably achieved. be able to. However, if a buffer is provided for each row selection wiring QA m and QB m as in the above embodiment, the influence on the other row selection wiring due to a short failure of one row selection wiring is further reduced. Therefore, the form of the said embodiment is more preferable.
(第3の変形例)
図12は、上記実施形態の第3変形例として、垂直シフトレジスタ部60Cの詳細な構成を示す回路図である。本変形例の垂直シフトレジスタ部60Cと第1変形例の垂直シフトレジスタ部60Bとは、以下の点で異なっている。
(Third Modification)
FIG. 12 is a circuit diagram showing a detailed configuration of a vertical
図12に示されるように、本変形例の垂直シフトレジスタ部60Cは、第1変形例におけるシフトレジスタアレイ41に代えて、第1のシフトレジスタアレイ41Aと、第2のシフトレジスタアレイ41Bとを有している。シフトレジスタアレイ41Aは、各行毎に一つずつ配置されたM個のシフトレジスタ回路43が直列に接続されることによって構成されており、各シフトレジスタ回路43にはクロック配線Lc1が接続されており、一定周期のクロック信号clk1がクロック配線Lc1から各シフトレジスタ回路43に提供される。また、シフトレジスタアレイ41Bは、各行毎に一つずつ配置されたM個のシフトレジスタ回路43が直列に接続されることによって構成されており、各シフトレジスタ回路43にはクロック配線Lc2が接続されており、一定周期のクロック信号clk2がクロック配線Lc2から各シフトレジスタ回路43に提供される。なお、好ましくは、クロック信号clk1及びclk2は互いに同じ周期のクロック信号であり、同タイミングで動作する。
As shown in FIG. 12, the vertical
論理回路LOA1〜LOAMの一方の入力端には第1のイネーブル配線EnAが接続されており、第1の制御入力信号enable1がイネーブル配線EnAから論理回路LOA1〜LOAMに提供される。論理回路LOA1〜LOAMそれぞれの他方の入力端には、第1のシフトレジスタアレイ41Aの当該行に対応するシフトレジスタ回路43の出力端が接続されている。また、論理回路LOB1〜LOBMの一方の入力端には第2のイネーブル配線EnBが接続されており、第2の制御入力信号enable2がイネーブル配線EnBから論理回路LOB1〜LOBMに提供される。論理回路LOB1〜LOBMそれぞれの他方の入力端には、第2のシフトレジスタアレイ41Bの当該行に対応するシフトレジスタ回路43の出力端が接続されている。
The first enable wiring En A is connected to one input terminal of the logic circuits LOA 1 to LOA M , and the first control input signal enable 1 is provided from the enable wiring En A to the logic circuits LOA 1 to LOA M. Is done. The output terminal of the
論理回路LOA1〜LOAMそれぞれは、制御入力信号enable1と、対応するシフトレジスタ回路43からの出力信号SAout1〜SAoutMとが共に有意値であるときに、トランジスタ21を閉じるように行選択信号VSA1〜VSAMそれぞれを出力する。同様に、論理回路LOB1〜LOBMそれぞれは、制御入力信号enable2と、対応するシフトレジスタ回路43からの出力信号SBout1〜SBoutMとが共に有意値であるときに、トランジスタ22を閉じるように行選択信号VSB1〜VSBMそれぞれを出力する。
Each of the logic circuits LOA 1 to LOA M selects a row so as to close the
この垂直シフトレジスタ部60Cの動作は、図8に示された垂直シフトレジスタ部60Aの動作と同じである。但し、シフトレジスタアレイ41A,41Bそれぞれに入力されるスタート信号Start1,Start2の信号波形は、図8(a)のスタート信号Startの信号波形と同じ波形とされるとよい。また、クロック信号clk1,clk2の信号波形は、図8(b)のクロック信号clkの信号波形と同じ波形とされるとよい。また、第1及び第2の制御入力信号enable1,enable2の信号波形は、図8(g)の制御入力信号enableの信号波形と同じ波形とされるとよい。
The operation of the vertical
上記実施形態では、垂直シフトレジスタ部60Aに代えて、本変形例の垂直シフトレジスタ部60Cを適用することができる。その場合であっても、上記実施形態と同様の効果を好適に奏することができる。
In the above embodiment, the vertical
(第4の変形例)
図13は、上記実施形態の第4変形例として、受光部の一部を拡大して示す平面図である。図13に示されるように、本変形例では、上記実施形態と異なり、行選択用配線QA1〜QAMおよびQB1〜QBMの双方が、画素間の領域に配設されている。具体的には、第m行の行選択用配線QAmおよびQBmが、第m行の画素Pm,1〜Pm,Nと、第(m+1)行の画素Pm+1,1〜Pm+1,Nとの間に配設されている。
(Fourth modification)
FIG. 13 is an enlarged plan view showing a part of the light receiving unit as a fourth modification of the embodiment. As shown in FIG. 13, in the present modification, unlike the above embodiment, both of the
本変形例のこのような構成によれば、各画素P1,1〜PM,Nへの光の入射を行選択用配線QA1〜QAMまたはQB1〜QBMが妨げることを回避して、各画素P1,1〜PM,Nへの光入射効率を高めることができる。また、行選択用配線QA1〜QAM及びQB1〜QBMを各画素P1,1〜PM,Nのフォトダイオード23から遠ざけて、行選択用配線QA1〜QAM及びQB1〜QBMの電圧変動に起因するフォトダイオード23内での電荷量の変動を小さく抑えることができる。
According to such a configuration of the present modification, to avoid that each
なお、行選択用配線QA1〜QAMと、行選択用配線QB1〜QBMとは、互いに積層方向に並んで配設されてもよい。例えば、行選択用配線QB1〜QBMを含む配線層が、行選択用配線QA1〜QAMを含む配線層の上に追加されてもよい。これにより、行選択用配線QB1〜QBMと基準電位線との間隔が広がり、行選択用配線QB1〜QBMと基準電位線とがショートする確率を低減することができる。
Incidentally, the
本発明による固体撮像装置は、上述した実施形態に限られるものではなく、他に様々な変形が可能である。例えば、上記実施形態に示された受光部は、ガラス基板上に多結晶シリコンやアモルファスシリコンが成膜された構成を備えてもよい。この場合、トランジスタ21,22は薄膜トランジスタによって好適に実現される。或いは、受光部は、単結晶シリコン基板上に作製されてもよい。
The solid-state imaging device according to the present invention is not limited to the above-described embodiment, and various other modifications are possible. For example, the light receiving section shown in the above embodiment may have a configuration in which polycrystalline silicon or amorphous silicon is formed on a glass substrate. In this case, the
また、上記実施形態では同一行の2本の行選択配線QAm,QBmに対して行選択信号VSAm,VSBmを同一のタイミングで入力するが、第1変形例及び第3変形例では、同一行の2本の行選択配線QAm,QBmに対して行選択信号VSAm,VSBmの少なくとも一部が同一のタイミングで入力されてもよいし、互いに異なるタイミングで入力されてもよい。 Further, two row select lines QA m in the same row in the above embodiments, the row selection signal to the QB m VSA m, although the VSB m inputs at the same timing, the first modification and the third modification In addition, at least part of the row selection signals VSA m and VSB m may be input at the same timing with respect to the two row selection wirings QA m and QB m in the same row, or may be input at different timings. Good.
(付記)
上記実施形態の固体撮像装置は、
一つのフォトダイオード、並びに該一つのフォトダイオードにそれぞれの一端が接続された第1及び第2のスイッチ回路を各々含み、M行N列(M,Nは2以上の整数)に二次元配列されたM×N個の画素を有する受光部と、
各列毎に配設され、対応する列の前記画素に含まれる前記第1及び第2のスイッチ回路の各他端に接続されたN本の読出用配線と、
各行毎に配設され、対応する行の前記画素に含まれる前記第1のスイッチ回路の制御端子に接続されたM本の第1の行選択用配線と、
前記M本の第1の行選択用配線それぞれに各出力端が接続されたM個の第1のバッファと、
各行毎に配設され、対応する行の前記画素に含まれる前記第2のスイッチ回路の制御端子に接続されたM本の第2の行選択用配線と、
前記M本の第2の行選択用配線それぞれに各出力端が接続されたM個の第2のバッファと、
前記第1及び第2のスイッチ回路の開閉状態を各行毎に制御するための行選択信号を生成し、前記第1及び第2のバッファの入力端に対して共通の前記行選択信号を提供するシフトレジスタ部と
を備え、
前記シフトレジスタ部は、前記行選択信号を出力するために各行毎に一つずつ設けられたM個の信号出力端を有しており、各信号出力端が、対応する行の前記第1及び第2のバッファの入力端に接続されていることを特徴とする。
(Appendix)
The solid-state imaging device of the above embodiment is
Each includes one photodiode and first and second switch circuits each having one end connected to the one photodiode, and is two-dimensionally arranged in M rows and N columns (M and N are integers of 2 or more). A light receiving unit having M × N pixels;
N readout wirings arranged for each column and connected to the other ends of the first and second switch circuits included in the pixels of the corresponding column;
M first row selection wirings arranged for each row and connected to a control terminal of the first switch circuit included in the pixel of the corresponding row;
M first buffers each having an output terminal connected to each of the M first row selection wirings;
M second row selection wirings arranged for each row and connected to a control terminal of the second switch circuit included in the pixel of the corresponding row;
M second buffers each having an output terminal connected to each of the M second row selection wirings;
A row selection signal for controlling the open / close state of the first and second switch circuits for each row is generated, and the row selection signal common to the input ends of the first and second buffers is provided. A shift register unit,
The shift register unit has M signal output terminals, one for each row, for outputting the row selection signal, and each signal output terminal is connected to the first and second signals in the corresponding row. It is connected to the input terminal of the second buffer.
1A…固体撮像装置、12…シリコン基板、13…シンチレータ、15,19…基準電位配線、18…画素分離領域、20…受光部、21…トランジスタ(第1のスイッチ回路)、22…トランジスタ(第2のスイッチ回路)、23…フォトダイオード、40…読出回路部、41,41A,41B…シフトレジスタアレイ、42…積分回路、43…シフトレジスタ回路、44…保持回路、45…保持用配線、46…リセット用配線、48…電圧出力用配線、60A〜60C…垂直シフトレジスタ部、61…水平シフトレジスタ部、62,63…信号出力端、BA1〜BAM、BB1〜BBM…バッファ、P1,1〜PM,N…画素、QA1〜QAM…第1の行選択用配線、QB1〜QBM…第2の行選択用配線、R1〜RN…読出用配線、VS1〜VSM…行選択信号、VSA1〜VSAM…第1の行選択信号、VSAm〜VSBm…第2の行選択信号。
DESCRIPTION OF
Claims (9)
各列毎に配設され、対応する列の前記画素に含まれる前記第1及び第2のスイッチ回路の各他端に接続されたN本の読出用配線と、
各行毎に配設され、対応する行の前記画素に含まれる前記第1のスイッチ回路の制御端子に接続されたM本の第1の行選択用配線と、
各行毎に配設され、対応する行の前記画素に含まれる前記第2のスイッチ回路の制御端子に接続されたM本の第2の行選択用配線と、
前記第1及び第2のスイッチ回路の開閉状態を各行毎に制御するための行選択信号を生成し、前記第1及び第2の行選択用配線に対して前記行選択信号を提供するシフトレジスタ部と、を備えることを特徴とする、固体撮像装置。 Each includes one photodiode and first and second switch circuits each having one end connected to the one photodiode, and is two-dimensionally arranged in M rows and N columns (M and N are integers of 2 or more). A light receiving unit having M × N pixels;
N readout wirings arranged for each column and connected to the other ends of the first and second switch circuits included in the pixels of the corresponding column;
M first row selection wirings arranged for each row and connected to a control terminal of the first switch circuit included in the pixel of the corresponding row;
M second row selection wirings arranged for each row and connected to a control terminal of the second switch circuit included in the pixel of the corresponding row;
A shift register that generates a row selection signal for controlling the open / close state of the first and second switch circuits for each row and provides the row selection signal to the first and second row selection wirings A solid-state imaging device.
前記第2の行選択用配線それぞれに各出力端が接続された第2のバッファと、を更に備え、
前記シフトレジスタ部は、前記行選択信号を出力するために各行毎に2つずつ設けられた信号出力端を有しており、各行において、前記2つの信号出力端のうち一方の前記信号出力端が前記第1のバッファの入力端に接続されており、他方の前記信号出力端が前記第2のバッファの入力端に接続されていることを特徴とする、請求項1〜5のいずれか一項に記載の固体撮像装置。 A first buffer having each output terminal connected to each of the first row selection wirings;
A second buffer having each output terminal connected to each of the second row selection wirings,
The shift register unit has two signal output terminals provided for each row in order to output the row selection signal, and one signal output terminal of the two signal output terminals in each row. 6 is connected to the input terminal of the first buffer, and the other signal output terminal is connected to the input terminal of the second buffer. The solid-state imaging device according to item.
前記シフトレジスタ部は、前記行選択信号を出力するために各行毎に一つずつ設けられた信号出力端を有しており、各信号出力端が、対応する行の前記バッファの入力端に接続されていることを特徴とする、請求項1〜5のいずれか一項に記載の固体撮像装置。 A buffer having output terminals connected to both the first row selection wiring and the second row selection wiring;
The shift register unit has a signal output end provided for each row in order to output the row selection signal, and each signal output end is connected to an input end of the buffer in a corresponding row. The solid-state imaging device according to claim 1, wherein the solid-state imaging device is provided.
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