JP6675998B2 - TDI type linear image sensor and driving method thereof - Google Patents

Description

本発明は、リモートセンシング等の分野で用いられるＴＤＩ方式リニアイメージセンサ、及びその駆動方法に関する。   The present invention relates to a TDI-type linear image sensor used in the field of remote sensing and the like, and a driving method thereof.

半導体基板上に多数の光検出器をアレイ状に配置し、同一基板上に信号電荷の読出回路や出力アンプを備えたイメージセンサが多数開発されている。リモートセンシングにおいては、光検出器を１次元アレイ状に配置したリニアイメージセンサを人工衛星等に搭載して、アレイと垂直な方向を衛星の進行方向に一致させることによって地表の２次元画像を撮影する。画像解像度を向上させるには画素ピッチをできるだけ小さくすることが望ましいが、光検出器の面積が縮小する分だけ入射光量が減少し、Ｓ／Ｎ比が劣化するという課題があった。   Many image sensors having a large number of photodetectors arranged in an array on a semiconductor substrate and having a signal charge readout circuit and an output amplifier on the same substrate have been developed. In remote sensing, a two-dimensional image of the earth's surface is captured by mounting a linear image sensor with photodetectors arranged in a one-dimensional array on an artificial satellite or the like and matching the direction perpendicular to the array with the direction of travel of the satellite. I do. To improve the image resolution, it is desirable to reduce the pixel pitch as much as possible. However, there is a problem that the amount of incident light is reduced by the reduction in the area of the photodetector, and the S / N ratio is deteriorated.

Ｓ／Ｎ比を改善するための巧妙な手段としてＴＤＩ方式（Time Delay and Integration）のイメージセンサが開発されている。ＴＤＩ方式は、２次元イメージセンサであるＦＦＴ（フル・フレーム・トランスファ）型ＣＣＤ（Charge Coupled Devices）を用いて、電荷転送のタイミングを被写体像の移動タイミングに同期させることでＳ／Ｎを改善する、ＣＣＤイメージセンサの読出し方式である。リモートセンシングの場合、垂直方向の電荷転送を衛星の移動速度に合わせることでＴＤＩ動作が実現できる。垂直ＣＣＤでＭ段のＴＤＩ動作を行うと、蓄積時間が実効的にＭ倍となるため、感度がＭ倍向上し、Ｓ／Ｎは√Ｍ倍に改善される。   As a sophisticated means for improving the S / N ratio, a TDI (Time Delay and Integration) image sensor has been developed. The TDI method uses a two-dimensional image sensor, an FFT (full frame transfer) type CCD (Charge Coupled Device), and synchronizes the timing of charge transfer with the movement timing of a subject image to improve S / N. , A CCD image sensor reading method. In the case of remote sensing, the TDI operation can be realized by adjusting the vertical charge transfer to the moving speed of the satellite. When an M-stage TDI operation is performed by the vertical CCD, the accumulation time is effectively increased by M times, so that the sensitivity is improved by M times and the S / N is improved by √M times.

ＴＤＩ方式のイメージセンサはＴＤＩ段数に比例して感度が変わるため、被写体の輝度に応じてＴＤＩ段数を切り替えられることが望ましい。このようなＴＤＩ段数切り替え機能を実現する方法の一つとして、例えば特許文献１記載の方法が提案されている。特許文献１は、所定の画素行の上流側と下流側で垂直ＣＣＤの転送方向を順方向と逆方向に切り替えるように構成されたもので、順方向に転送された電荷だけが信号として出力される。このとき、垂直シフトレジスタとライン選択回路等からなる段数切替回路によって転送方向の切替位置を制御することで、ＴＤＩ段数を任意に設定することを可能にしている。   Since the sensitivity of a TDI image sensor changes in proportion to the number of TDI stages, it is desirable that the number of TDI stages can be switched in accordance with the luminance of the subject. As one of the methods for realizing the function of switching the number of TDI stages, for example, a method described in Patent Document 1 has been proposed. Patent Literature 1 is configured to switch the transfer direction of a vertical CCD between a forward direction and a reverse direction on an upstream side and a downstream side of a predetermined pixel row, and outputs only charges transferred in a forward direction as a signal. You. At this time, the number of TDI stages can be arbitrarily set by controlling the switching position in the transfer direction by a stage number switching circuit including a vertical shift register and a line selection circuit.

また、外部クロックの与え方によってＴＤＩ動作における転送方向の順方向と逆方向とを切り替え制御する双方向ＴＤＩが提案されている。特許文献２はこのような双方向ＴＤＩの一例として、基板裏面から光を入射させる裏面入射型のイメージセンサを開示している。特許文献２のイメージセンサでは、垂直転送クロックは、金属バンプによって接合されたドライブパッド用変換基板を経由して外部から与えられる。特許文献２では、垂直転送クロックに基づくＴＤＩ動作の転送方向を制御して、ＴＤＩ動作の撮像に要する時間の短縮を図っている。   Further, a bidirectional TDI has been proposed in which a transfer direction in a TDI operation is switched between a forward direction and a reverse direction depending on how an external clock is applied. Patent Document 2 discloses, as an example of such a bidirectional TDI, a back-illuminated image sensor in which light is incident from the back surface of a substrate. In the image sensor of Patent Literature 2, the vertical transfer clock is externally provided via a drive pad conversion substrate joined by metal bumps. In Patent Literature 2, the transfer direction of the TDI operation based on the vertical transfer clock is controlled to reduce the time required for imaging in the TDI operation.

また、ＣＣＤイメージセンサにおいて、画素暗時出力を低減するための技術としてＭＰＰ（Multi Pinned Phase）動作が知られている。ＣＣＤでは、転送電極に印加される電圧に応じて転送チャネルにポテンシャル井戸が形成され、クロック動作に応じてポテンシャル井戸が移動することで電荷転送が行われる。ＭＰＰ動作によると、転送電極に充分低い負電圧を印加して電極下を反転状態にピニングさせることで、酸化膜界面での熱励起電子の発生を抑制して画素暗電流が低減される。   Also, in a CCD image sensor, an MPP (Multi Pinned Phase) operation is known as a technique for reducing the output when a pixel is dark. In a CCD, a potential well is formed in a transfer channel according to a voltage applied to a transfer electrode, and charge transfer is performed by moving the potential well according to a clock operation. According to the MPP operation, by applying a sufficiently low negative voltage to the transfer electrode to cause pinning under the electrode to an inverted state, generation of thermally excited electrons at the oxide film interface is suppressed, and the pixel dark current is reduced.

特許４９６８２２７号公報Japanese Patent No. 4968227 特許５９４１６５９号公報Japanese Patent No. 5941659

本願発明者は、ＴＤＩ方式のイメージセンサにＭＰＰ動作を適用することを検討した。ＴＤＩ方式のイメージセンサにおいて、ＭＰＰ動作を可能にするような負電圧を転送クロックに用いることは、ノイズ低減の点で有利であると考えられる。   The inventor of the present application has studied applying the MPP operation to a TDI image sensor. In a TDI-type image sensor, using a negative voltage that enables an MPP operation as a transfer clock is considered to be advantageous in terms of noise reduction.

また、ＴＤＩ動作において転送できる電荷量の上限値（即ち画素の飽和電荷量）は、ポテンシャル井戸の面積と深さによって決まる。ポテンシャル井戸の深さは、転送クロックの電圧振幅に対応しており、転送クロックの電圧振幅が大きいほど多くの電荷が転送できる。画素の微細化が進むにつれてポテンシャル井戸の面積はますます縮小傾向にあることから、ダイナミックレンジを確保するためにはポテンシャル井戸を深くする必要がある。よって、ＴＤＩ方式のイメージセンサにおける転送クロックに負電圧を用いて、クロック電圧振幅を大きくすることは、ダイナミックレンジ拡大の点でも有利であると考えられる。   In addition, the upper limit of the amount of charge that can be transferred in the TDI operation (that is, the amount of saturated charge of a pixel) is determined by the area and depth of the potential well. The depth of the potential well corresponds to the voltage amplitude of the transfer clock, and the larger the voltage amplitude of the transfer clock, the more charges can be transferred. Since the area of the potential well tends to shrink as pixels become finer, it is necessary to deepen the potential well in order to secure a dynamic range. Therefore, it is considered that increasing the clock voltage amplitude by using a negative voltage as the transfer clock in the TDI-type image sensor is also advantageous in terms of expanding the dynamic range.

以上のような本願発明者の検討において、特許文献１、２のような従来のＴＤＩ方式のイメージセンサでは、ＴＤＩ動作を制御するための段数切替回路等を介して転送クロックが転送電極に与えられることから、転送クロックに負電圧を用いることができないという課題が明らかになった（詳細は後述）。   In the study of the inventor of the present application as described above, in the conventional TDI-type image sensor as disclosed in Patent Documents 1 and 2, a transfer clock is applied to the transfer electrode via a stage number switching circuit for controlling the TDI operation. This has revealed the problem that a negative voltage cannot be used for the transfer clock (details will be described later).

本発明の目的は、外部クロックによるＴＤＩ動作の制御機能を有するＴＤＩ方式のイメージセンサにおいて、転送電極に与える転送クロックに負電圧を用いることができるＴＤＩ方式リニアイメージセンサを提供することにある。   SUMMARY OF THE INVENTION It is an object of the present invention to provide a TDI-type linear image sensor which can use a negative voltage for a transfer clock applied to a transfer electrode in a TDI-type image sensor having a function of controlling a TDI operation by an external clock.

本発明に係るＴＤＩ方式リニアイメージセンサは、画素群と、複数の選択線と、ライン選択回路と、水平転送部とを備える。画素群においては、光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極を有する画素が、２次元配置される。複数の選択線は、転送電極の各々に接続され、複相の転送クロックを供給する。ライン選択回路は、複相の転送クロックにおいて、複数の選択線の内の所定の選択線に供給する転送クロックを選択する。水平転送部は、時間遅延積分された電荷を水平転送する。画素群と複数の選択線と水平転送部とが、第１の半導体基板上に形成される。ライン選択回路は、第１の半導体基板に電気的に接続された第２の半導体基板上に形成される。第１の半導体基板の基板電位と第２の半導体基板の基板電位とが、電気的に独立である。   A TDI-type linear image sensor according to the present invention includes a pixel group, a plurality of selection lines, a line selection circuit, and a horizontal transfer unit. In the pixel group, two-dimensionally arranged pixels having transfer electrodes for performing photoelectric conversion, time-delay integration of generated charges, and vertical transfer are performed. The plurality of selection lines are connected to each of the transfer electrodes and supply a multi-phase transfer clock. The line selection circuit selects a transfer clock to be supplied to a predetermined one of the plurality of select lines in the multi-phase transfer clock. The horizontal transfer unit horizontally transfers the charge subjected to the time delay integration. A pixel group, a plurality of selection lines, and a horizontal transfer unit are formed on a first semiconductor substrate. The line selection circuit is formed on a second semiconductor substrate electrically connected to the first semiconductor substrate. The substrate potential of the first semiconductor substrate and the substrate potential of the second semiconductor substrate are electrically independent.

また、本発明に係るＴＤＩ方式リニアイメージセンサの駆動方法は、第２の半導体基板の基板電位を第１の半導体基板の基板電位よりも低く設定するステップと、ライン選択回路が、所定の高電位及び低電位に基づく信号を出力するステップとを含む。ライン選択回路によって出力された信号の低電位は、第１の半導体基板の基板電位よりも低い。   Also, in the driving method of the TDI-type linear image sensor according to the present invention, the step of setting the substrate potential of the second semiconductor substrate to be lower than the substrate potential of the first semiconductor substrate; And outputting a signal based on the low potential. The low potential of the signal output by the line selection circuit is lower than the substrate potential of the first semiconductor substrate.

本発明に係るＴＤＩ方式リニアイメージセンサ及びその駆動方法によると、第１の半導体基板の基板電位よりも低い電位を第２の半導体基板の基板電位に設定できる。これにより、外部クロックによるＴＤＩ動作の制御機能を有するＴＤＩ方式のイメージセンサにおいて、転送電極に与える転送クロックに負電圧を用いることが可能になる。   According to the TDI linear image sensor and the driving method thereof according to the present invention, a potential lower than the substrate potential of the first semiconductor substrate can be set as the substrate potential of the second semiconductor substrate. This makes it possible to use a negative voltage for the transfer clock applied to the transfer electrode in a TDI image sensor having a function of controlling the TDI operation using an external clock.

本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの構成を示すブロック図である。FIG. 2 is a block diagram illustrating a configuration of a TDI-type linear image sensor according to Embodiment 1 of the present invention. 実施の形態１に係るＴＤＩ方式リニアイメージセンサの概略構造を示す斜視図である。FIG. 2 is a perspective view showing a schematic structure of a TDI-type linear image sensor according to Embodiment 1. 実施の形態１に係るＴＤＩ方式リニアイメージセンサの断面構造を示す断面図である。FIG. 2 is a cross-sectional view illustrating a cross-sectional structure of the TDI-type linear image sensor according to the first embodiment. 実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、第１の半導体基板に形成される回路の回路図である。FIG. 3 is a circuit diagram of a circuit formed on a first semiconductor substrate in the TDI-type linear image sensor according to the first embodiment. 実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、第２の半導体基板に形成される回路の回路構成を示すブロック図である。FIG. 3 is a block diagram showing a circuit configuration of a circuit formed on a second semiconductor substrate in the TDI-type linear image sensor according to the first embodiment. 実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、ライン選択回路の単位セル回路の構成を示した回路図である。FIG. 2 is a circuit diagram showing a configuration of a unit cell circuit of a line selection circuit in the TDI-type linear image sensor according to the first embodiment. 実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、シフトレジスタ回路の単位セル回路の構成を示した回路図である。FIG. 2 is a circuit diagram showing a configuration of a unit cell circuit of a shift register circuit in the TDI-type linear image sensor according to the first embodiment. 実施の形態１に係るＴＤＩ方式リニアイメージセンサに用いられるトランスミッションゲートの構造を示した回路図および断面図である。FIGS. 3A and 3B are a circuit diagram and a cross-sectional view illustrating a structure of a transmission gate used in the TDI-type linear image sensor according to Embodiment 1. FIGS. ＴＤＩ方式リニアイメージセンサを駆動するための、４相駆動ＣＣＤに供給する垂直転送クロックのタイミングチャートである。4 is a timing chart of a vertical transfer clock supplied to a four-phase drive CCD for driving a TDI-type linear image sensor. ４相駆動ＣＣＤの電荷転送方向に沿った断面構造と、同断面における転送チャネルのポテンシャル変化のようすを時系列に表した模式図である。FIG. 2 is a schematic diagram showing a cross-sectional structure of a four-phase drive CCD along a charge transfer direction and a change in potential of a transfer channel in the cross-section in a time series. ４相駆動ＣＣＤの電荷転送方向に沿った断面構造と、同断面における転送チャネルのポテンシャル変化のようすを時系列に表した模式図であるFIG. 3 is a schematic diagram showing a cross-sectional structure of a four-phase drive CCD along a charge transfer direction and a potential change of a transfer channel in the cross-section in a time series. 実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、ＴＤＩ段数切替回路に与えるクロックタイミングチャートの例である。5 is an example of a clock timing chart given to a TDI stage number switching circuit in the TDI-type linear image sensor according to the first embodiment. 実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、ＴＤＩ段数切替回路の動作を説明するための図である。FIG. 3 is a diagram for explaining an operation of a TDI stage number switching circuit in the TDI-type linear image sensor according to the first embodiment. 実施の形態１に係るＴＤＩ方式リニアイメージセンサにおいて、ＴＤＩ段数切替回路方法を説明するための図である。FIG. 4 is a diagram for explaining a TDI stage number switching circuit method in the TDI linear image sensor according to the first embodiment; 本発明の実施の形態２に係るＴＤＩ方式リニアイメージセンサの構成を示すブロック図である。FIG. 9 is a block diagram illustrating a configuration of a TDI-type linear image sensor according to Embodiment 2 of the present invention. 実施の形態２に係るＴＤＩ方式リニアイメージセンにおいて、クロックドライバ回路の単位セル回路の構成を示した回路図である。FIG. 9 is a circuit diagram showing a configuration of a unit cell circuit of a clock driver circuit in a TDI-type linear image sensor according to a second embodiment. 本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサの構成を示すブロック図である。FIG. 9 is a block diagram illustrating a configuration of a TDI-type linear image sensor according to Embodiment 3 of the present invention. 実施の形態３に係るＴＤＩ方式リニアイメージセンにおいて、クロックドライバ回路の単位セル回路の構成を示した回路図である。FIG. 13 is a circuit diagram showing a configuration of a unit cell circuit of a clock driver circuit in a TDI-type linear image sensor according to a third embodiment.

以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、同一の符号を付したものは、同一またはこれに相当するものであり、このことは明細書の全文において共通する。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. It is to be noted that components denoted by the same reference numerals are the same or equivalent, and this is common in the entire text of the specification.

実施の形態１．
実施の形態１では、ＴＤＩ段数の切替え制御が可能なＴＤＩ方式リニアイメージセンサを、互いに独立な基板電位を有する第１及び第２の半導体基板を用いて構成する。実施の形態１に係るＴＤＩ方式リニアイメージセンサの構成について、以下説明する。 Embodiment 1 FIG.
In the first embodiment, a TDI-type linear image sensor capable of controlling switching of the number of TDI stages is configured using first and second semiconductor substrates having mutually independent substrate potentials. The configuration of the TDI linear image sensor according to the first embodiment will be described below.

１．構成
本実施形態に係るＴＤＩ方式リニアイメージセンサの全体構成について、図１〜３を参照して説明する。 1. Configuration The overall configuration of the TDI linear image sensor according to the present embodiment will be described with reference to FIGS.

図１は、本発明の実施の形態１に係るＴＤＩ方式リニアイメージセンサの構成を示すブロック図である。本実施形態に係るＴＤＩ方式リニアイメージセンサは、図１に示すように、第１の半導体基板１と、第２の半導体基板２と、画素アレイ３と、水平ＣＣＤ５と、出力アンプ６と、バンプ８と、選択線１５、１６と、ＴＤＩ段数切替回路１３とを備える。   FIG. 1 is a block diagram showing a configuration of a TDI-type linear image sensor according to Embodiment 1 of the present invention. As shown in FIG. 1, the TDI-type linear image sensor according to the present embodiment includes a first semiconductor substrate 1, a second semiconductor substrate 2, a pixel array 3, a horizontal CCD 5, an output amplifier 6, and a bump. 8, select lines 15 and 16, and a TDI stage number switching circuit 13.

第１の半導体基板１は、ＣＣＤチップを構成する。第２の半導体基板２は、ＣＭＯＳチップを構成する。画素アレイ３は、後述する転送電極を有する画素がアレイ状に２次元配置された画素群の一例である。以下、図１に示すように、画素アレイ３において画素が並ぶ水平方向を「Ｘ方向」とし、垂直方向を「Ｙ方向」とする。また、＋Ｙ方向を上方といい、−Ｙ方向を下方という場合がある。   The first semiconductor substrate 1 forms a CCD chip. The second semiconductor substrate 2 forms a CMOS chip. The pixel array 3 is an example of a pixel group in which pixels having transfer electrodes described below are two-dimensionally arranged in an array. Hereinafter, as shown in FIG. 1, the horizontal direction in which the pixels are arranged in the pixel array 3 is referred to as “X direction”, and the vertical direction is referred to as “Y direction”. Further, the + Y direction may be referred to as “upper” and the −Y direction may be referred to as “downward”.

水平ＣＣＤ５は、画素アレイ３において時間遅延積分された電荷を水平転送する水平転送部の一例である。出力アンプ６は、水平ＣＣＤ５の出力を外部に読み出すために設けられる。ＴＤＩ段数切替回路１３は、後述するＴＤＩ段数の設定動作を実行するための回路である。   The horizontal CCD 5 is an example of a horizontal transfer unit that horizontally transfers the charge delayed and integrated in the pixel array 3. The output amplifier 6 is provided to read the output of the horizontal CCD 5 to the outside. The TDI stage number switching circuit 13 is a circuit for executing a TDI stage number setting operation described later.

本実施形態に係るＴＤＩ方式リニアイメージセンサにおいては、画素アレイ３、水平ＣＣＤ５及び出力アンプ６を第１の半導体基板１上に設け、ＴＤＩ段数切替回路１３を第２の半導体基板２上に設ける。このような第１の半導体基板１及び第２の半導体基板２には、それぞれの基板電位Ｖｓｕｂ１、Ｖｓｕｂ２が電気的に独立して与えられる。これにより、ＴＤＩ方式リニアイメージセンサに与える複相の転送クロックφＶのローレベルの電圧を負電圧に設定可能になる（以下、各種クロックφＶ、φＴのローレベルを“Ｌ”と記し、ハイレベルを“Ｈ”と記す場合がある）。   In the TDI-type linear image sensor according to the present embodiment, the pixel array 3, the horizontal CCD 5, and the output amplifier 6 are provided on the first semiconductor substrate 1, and the TDI stage number switching circuit 13 is provided on the second semiconductor substrate 2. The substrate potentials Vsub1 and Vsub2 are respectively independently applied to the first semiconductor substrate 1 and the second semiconductor substrate 2 as described above. This makes it possible to set the low-level voltage of the multi-phase transfer clock φV to be applied to the TDI-type linear image sensor to a negative voltage (hereinafter, the low levels of various clocks φV and φT are described as “L” and the high levels are "H").

図２は、図１に示したＴＤＩ方式リニアイメージセンサの概略構造を示す斜視図である。以下、図２に示すように、Ｘ方向及びＹ方向に直交する第１の半導体基板１の厚み方向を「Ｚ方向」とする。   FIG. 2 is a perspective view showing a schematic structure of the TDI type linear image sensor shown in FIG. Hereinafter, as shown in FIG. 2, the thickness direction of the first semiconductor substrate 1 orthogonal to the X direction and the Y direction is referred to as “Z direction”.

図２において、画素アレイ３は、第１の半導体基板１において＋Ｚ側の主面（表面）上の特定の領域に画素が２次元アレイ状に配列されて形成されている。また、第１の半導体基板１の＋Ｚ側の主面上には、複数の入出力用パッド４が、水平ＣＣＤ５及び出力アンプ６とともに形成されている。   In FIG. 2, the pixel array 3 is formed by arranging pixels in a two-dimensional array in a specific region on the + Z side main surface (front surface) of the first semiconductor substrate 1. A plurality of input / output pads 4 are formed on the + Z-side main surface of the first semiconductor substrate 1 together with the horizontal CCD 5 and the output amplifier 6.

第２の半導体基板２は、第１の半導体基板１とは別体の基板であり、後述するライン選択回路などのＣＭＯＳトランジスタ回路を搭載する。第２の半導体基板２は、第１の半導体基板１の＋Ｚ側に、互いの主面を対向させて結合されている。   The second semiconductor substrate 2 is a separate substrate from the first semiconductor substrate 1, and mounts a CMOS transistor circuit such as a line selection circuit described later. The second semiconductor substrate 2 is coupled to the first semiconductor substrate 1 on the + Z side with its main surfaces facing each other.

図３は、図２に示したＴＤＩ方式リニアイメージセンサのＡ−Ａ’断面における断面構造図である。図３では、ＴＤＩ方式リニアイメージセンサがパッケージに実装された状態を示している。   FIG. 3 is a cross-sectional structural view taken along line A-A ′ of the TDI-type linear image sensor shown in FIG. FIG. 3 shows a state in which the TDI type linear image sensor is mounted on a package.

図３に示すように、第１の半導体基板１と第２の半導体基板２とは、金属からなるバンプ８によって電気的に接合され、図３ではさらにセラミック等からなるパッケージ９上に接着されている。また、第１の半導体基板１上の入出力用パッド４とパッケージ９上の金属電極１０とがワイヤボンド１１によって電気的に接続されている。また、パッケージ９の−Ｚ側の主面（裏面）には、リード１２が形成されている。   As shown in FIG. 3, the first semiconductor substrate 1 and the second semiconductor substrate 2 are electrically joined by bumps 8 made of metal, and in FIG. 3 are further adhered on a package 9 made of ceramic or the like. I have. Further, the input / output pads 4 on the first semiconductor substrate 1 and the metal electrodes 10 on the package 9 are electrically connected by wire bonds 11. A lead 12 is formed on the main surface (back surface) on the −Z side of the package 9.

図１に戻り、バンプ８は、第１の半導体基板１における画素アレイ３中の画素を選択するための選択線１５と、第２の半導体基板２において対応する選択線１６との間をバンプ接合する接合部を構成する。   Returning to FIG. 1, the bump 8 connects the selection line 15 for selecting a pixel in the pixel array 3 on the first semiconductor substrate 1 to the corresponding selection line 16 on the second semiconductor substrate 2 by bump bonding. To form a joint.

また、第１の半導体基板１には、複相の転送クロックΦＶの入力ピンと、基板電位Ｖｓｕｂ１を設定するための設定端子とが、それぞれ入出力用パッド４（図２）に対応して設けられる。基板電位Ｖｓｕｂ１の設定端子は、例えば接地される。   Further, on the first semiconductor substrate 1, an input pin for the multi-phase transfer clock ΦV and a setting terminal for setting the substrate potential Vsub1 are provided corresponding to the input / output pads 4 (FIG. 2). . The setting terminal of the substrate potential Vsub1 is grounded, for example.

また、第２の半導体基板２には、基板電位Ｖｓｕｂ２を設定するための設定端子と、各種クロックΦＶ、ΦＴの入力ピンと、各種電源電圧Ｖｄｄ、Ｖｓｓの供給端子と、ウェル電位Ｖｗｅｌｌの設定端子とが設けられる。基板電位Ｖｓｕｂ２の設定端子は、例えば所定の負電圧の定電圧源に接続される。所定の負電圧は、基板電位Ｖｓｕｂ１の接地電位（ＧＮＤ電位）よりも低い電圧であり、例えば上記のＭＰＰ動作を可能にする観点から適宜、設定される。   The second semiconductor substrate 2 has a setting terminal for setting a substrate potential Vsub2, input pins for various clocks ΦV and ΦT, supply terminals for various power supply voltages Vdd and Vss, and a setting terminal for a well potential Vwell. Is provided. The setting terminal of the substrate potential Vsub2 is connected to, for example, a constant voltage source of a predetermined negative voltage. The predetermined negative voltage is a voltage lower than the ground potential (GND potential) of the substrate potential Vsub1, and is appropriately set, for example, from the viewpoint of enabling the above-described MPP operation.

以下、第１の半導体基板１上の回路構成と第２の半導体基板２上の回路構成とをそれぞれ説明する。   Hereinafter, a circuit configuration on the first semiconductor substrate 1 and a circuit configuration on the second semiconductor substrate 2 will be described.

１−１．第１の半導体基板上の回路構成について
図４は、図２に示したＴＤＩ方式リニアイメージセンサにおいて、第１の半導体基板１に形成される回路構成を示す回路図である。 1-1. Circuit Configuration on First Semiconductor Substrate FIG. 4 is a circuit diagram showing a circuit configuration formed on the first semiconductor substrate 1 in the TDI-type linear image sensor shown in FIG.

図４に示すように、第１の半導体基板１上では、画素１７が２次元アレイ状に配列されて画素アレイ３を形成している。図４中の破線の太枠で示した領域は、画素１７同士の境界を模式的に示した境界線である。なお、ここでいう画素とは、画像信号を発生させるものであり、リニアイメージセンサ上に配列された垂直転送ゲート２０や分離領域２１等の配列の最小の繰返し単位である。   As shown in FIG. 4, on the first semiconductor substrate 1, the pixels 17 are arranged in a two-dimensional array to form a pixel array 3. A region indicated by a bold broken frame in FIG. 4 is a boundary line schematically illustrating a boundary between the pixels 17. Note that the pixel here generates an image signal, and is the minimum repeating unit of the array of the vertical transfer gates 20 and the separation regions 21 arranged on the linear image sensor.

第１の半導体基板１の画素アレイ３は、図４に示すように、垂直方向（Ｙ方向）において複数の段を有している。各段において、水平方向（Ｘ方向）に並んだ複数の画素１７が共通の選択線１５ａ〜１５ｄに接続されている。   As shown in FIG. 4, the pixel array 3 of the first semiconductor substrate 1 has a plurality of stages in the vertical direction (Y direction). In each stage, a plurality of pixels 17 arranged in the horizontal direction (X direction) are connected to common selection lines 15a to 15d.

また、水平ＣＣＤ５は、画素アレイ３の−Ｙ側の側方に、電荷蓄積部１９を介して配置されている。後述するように、複数段の画素１７で時間遅延積分された信号電荷は、画素アレイ３において水平ＣＣＤ５に向かって垂直方向下方（−Ｙ方向）に転送され、さらに水平ＣＣＤ５において水平方向（＋Ｘ方向）に転送されることで、出力アンプ６から読み出される。   The horizontal CCD 5 is arranged on the −Y side of the pixel array 3 via the charge accumulation unit 19. As will be described later, the signal charges that have been time-delay integrated by the plurality of pixels 17 are transferred vertically downward (−Y direction) toward the horizontal CCD 5 in the pixel array 3, and further transferred horizontally (+ X direction) in the horizontal CCD 5. ) Is read from the output amplifier 6.

また、水平ＣＣＤ５の配置とは反対側の画素アレイ３の側方（＋Ｙ側）には、不要な電荷を排出するための電荷排出ドレイン１８が設けられている。   Further, on the side (+ Y side) of the pixel array 3 opposite to the arrangement of the horizontal CCD 5, a charge discharging drain 18 for discharging unnecessary charges is provided.

本実施形態においては、垂直方向（Ｙ方向）のＴＤＩ転送に４相駆動ＣＣＤが用いられる（図９〜図１１参照）。画素１７は、複相の転送クロックφＶを構成する第１〜第４の転送クロックφＶ１〜φＶ４に対応して、４本１組の転送ゲート２０で構成される。画素１７における転送電極２０ａ、２０ｂ、２０ｃおよび２０ｄは、ポリシリコンからなり、Ｓｉ基板上で順に配置される。また、転送電極２０ａ〜２０ｄの下には転送チャネル（図示せず）が形成されている。転送チャネルは、Ｓｉ基板と逆導電型の不純物領域からなる分離領域２１で電気的に分離されている。   In the present embodiment, a four-phase drive CCD is used for TDI transfer in the vertical direction (Y direction) (see FIGS. 9 to 11). The pixel 17 includes a set of four transfer gates 20 corresponding to the first to fourth transfer clocks φV1 to φV4 forming the multi-phase transfer clock φV. The transfer electrodes 20a, 20b, 20c, and 20d in the pixel 17 are made of polysilicon, and are sequentially arranged on the Si substrate. A transfer channel (not shown) is formed below the transfer electrodes 20a to 20d. The transfer channel is electrically isolated from the Si substrate by an isolation region 21 made of an impurity region of the opposite conductivity type.

転送ゲート２０における２本の転送電極２０ａおよび２０ｃは、それぞれ選択線である金属配線１５ａおよび１５ｃ、コンタクトホール２２ａおよび２２ｃ、並びに金属配線２３ａおよび２３ｃを介して、第１の転送クロックφＶ１の入力ピン２４ａおよび第３の転送クロックφＶ３の入力ピン２４ｃに接続される。残りの２本の転送電極２０ｂおよび２０ｄは、それぞれ選択線である金属配線１５ｂおよび１５ｄを介して、バンプ用パッド３４ｂおよび３４ｄに接続される。   The two transfer electrodes 20a and 20c in the transfer gate 20 are connected to the input pins of the first transfer clock φV1 via metal wires 15a and 15c, contact holes 22a and 22c, and metal wires 23a and 23c, respectively, as select lines. 24a and the input pin 24c of the third transfer clock φV3. The remaining two transfer electrodes 20b and 20d are connected to bump pads 34b and 34d via metal wires 15b and 15d, which are selection lines, respectively.

１−２．第２の半導体基板上の回路構成について
図５は、図２に示したＴＤＩ方式リニアイメージセンサにおいて、第２の半導体基板２に形成されるＴＤＩ段数切替回路１３の回路構成を示すブロック図である。 1-2. Circuit Configuration on Second Semiconductor Substrate FIG. 5 is a block diagram showing a circuit configuration of the TDI stage number switching circuit 13 formed on the second semiconductor substrate 2 in the TDI type linear image sensor shown in FIG. .

図５に示すように、第２の半導体基板２上のＴＤＩ段数切替回路１３は、ライン選択回路２８と、垂直シフトレジスタ３３とを備える。ライン選択回路２８は、金属配線２６ｂ、２６ｄに接続される。金属配線２６ｂ、２６ｄには、それぞれ入力ピン２７ｂ、２７ｄを介して第２及び第４の転送クロックφＶ２、φＶ４が入力される。垂直シフトレジスタ３３は、３本の金属配線３１に接続される。それぞれの金属配線３１には、入力ピン３２を介して外部からの入力クロックφＴ１、φＴ２、φＴＳが入力される。   As shown in FIG. 5, the TDI stage number switching circuit 13 on the second semiconductor substrate 2 includes a line selection circuit 28 and a vertical shift register 33. The line selection circuit 28 is connected to the metal wires 26b and 26d. The second and fourth transfer clocks φV2 and φV4 are input to the metal wires 26b and 26d via input pins 27b and 27d, respectively. The vertical shift register 33 is connected to the three metal wires 31. Input clocks φT1, φT2, and φTS from the outside are input to the respective metal wirings 31 via input pins 32.

また、第２の半導体基板２上のバンプ用パッド３５ｂおよび３５ｄと、第１の半導体基板１上のバンプ用パッド３４ｂおよび３４ｄ（図４）とは、金属のバンプ８を介して１対１に接続される。これにより、第１の半導体基板１上の選択線１５ｂおよび１５ｄが、第２の半導体基板２上の金属配線１６ｂおよび１６ｄと１対１に接続される。   The bump pads 35b and 35d on the second semiconductor substrate 2 and the bump pads 34b and 34d (FIG. 4) on the first semiconductor substrate 1 are in a one-to-one relationship via the metal bumps 8. Connected. Thereby, the selection lines 15b and 15d on the first semiconductor substrate 1 are connected to the metal wirings 16b and 16d on the second semiconductor substrate 1 on a one-to-one basis.

ライン選択回路２８は、選択用ＭＯＳトランジスタ群からなる単位セル回路２５を垂直画素数分だけ並べて構成される。図６に、ライン選択回路２８の単位セル回路２５の回路図を示す。   The line selection circuit 28 is configured by arranging unit cell circuits 25 each composed of a selection MOS transistor group by the number of vertical pixels. FIG. 6 is a circuit diagram of the unit cell circuit 25 of the line selection circuit 28.

図６に示すように、ライン選択回路２８中の単位セル回路２５は、４個のトランスミッションゲート３８ａ、３８ｂ、３８ｃ、３８ｄと、２個のインバータ３９ａ、３９ｂとを備える。各トランスミッションゲート３８は、１個のＮＭＯＳトランジスタ３６と１個のＰＭＯＳトランジスタ３７とが対になって構成される。単位セル回路２５を備えたライン選択回路２８の動作については後述する。   As shown in FIG. 6, the unit cell circuit 25 in the line selection circuit 28 includes four transmission gates 38a, 38b, 38c, 38d and two inverters 39a, 39b. Each transmission gate 38 is formed by pairing one NMOS transistor 36 and one PMOS transistor 37. The operation of the line selection circuit 28 including the unit cell circuit 25 will be described later.

図５に戻り、垂直シフトレジスタ３３は、シフトレジスタの単位セル回路３０を垂直画素数分だけ並べて構成される。図７に、垂直シフトレジスタ３３の単位セル回路３０の回路図を示す。   Returning to FIG. 5, the vertical shift register 33 is configured by arranging unit cell circuits 30 of the shift register by the number of vertical pixels. FIG. 7 is a circuit diagram of the unit cell circuit 30 of the vertical shift register 33.

図７に示すように、垂直シフトレジスタ３３の単位セル回路３０は、２個の伝達ゲート４０ａ、４０ｂと２個のインバータ４１ａ、４１ｂとを備える。各伝達ゲート４０ａ、４０ｂは、ＮＭＯＳトランジスタからなる。伝達ゲート４０ａ、４０ｂとインバータ４１ａ、４１ｂとは、交互に直列に接続される。単位セル回路３０を備えた垂直シフトレジスタ３３の動作については後述する。   As shown in FIG. 7, the unit cell circuit 30 of the vertical shift register 33 includes two transmission gates 40a and 40b and two inverters 41a and 41b. Each transmission gate 40a, 40b is composed of an NMOS transistor. The transmission gates 40a, 40b and the inverters 41a, 41b are alternately connected in series. The operation of the vertical shift register 33 including the unit cell circuit 30 will be described later.

２．動作
以下、本実施形態に係るＴＤＩ方式リニアイメージセンサの動作について、図面を用いて説明する。 2. Operation Hereinafter, the operation of the TDI-type linear image sensor according to the present embodiment will be described with reference to the drawings.

本実施形態に係るＴＤＩ方式リニアイメージセンサ（図１）では、例えば第１の半導体基板１の基板電位Ｖｓｕｂ１をＧＮＤ電位（＝０Ｖ）に設定し、第２の半導体基板２の基板電位Ｖｓｕｂ２を負電圧（＜０Ｖ）に設定する。これにより、転送クロックφＶ１〜φＶ４のＬ電圧（ローレベルの電圧）を負電圧に設定することが可能になる。このような転送クロックφＶ１〜φＶ４のＬ電圧と基板電位Ｖｓｕｂ１、Ｖｓｕｂ２の関係について、本願発明者の考察を以下に説明する。   In the TDI type linear image sensor (FIG. 1) according to the present embodiment, for example, the substrate potential Vsub1 of the first semiconductor substrate 1 is set to the GND potential (= 0 V), and the substrate potential Vsub2 of the second semiconductor substrate 2 is set to a negative potential. Set to voltage (<0V). This makes it possible to set the L voltage (low-level voltage) of the transfer clocks φV1 to φV4 to a negative voltage. The relationship between the L voltages of the transfer clocks φV1 to φV4 and the substrate potentials Vsub1 and Vsub2 will be described below by the present inventor.

２−１．転送クロックと基板電位について
本実施形態に係るＴＤＩ方式リニアイメージセンサでは、各転送クロックφＶ１〜φＶ４のＬ電圧に、第１の半導体基板１の基板電位Ｖｓｕｂ１よりも充分に低い負電圧を設定することで、ＣＣＤイメージセンサのＭＰＰ動作と同様に転送電極下を反転状態にピニングさせて画素暗電流を低減できる。図４に示すように、第１の転送クロックφＶ１は入力ピン２４ａから転送電極２０ａに入力され、第３の転送クロックφＶ３は入力ピン２４ｃから転送電極２０ｃに入力される。この際、それぞれの入力ピン２４ａ、２４ｃから転送電極２０ａ、２０ｃまでの間に、トランジスタ等は介在しない。 2-1. Regarding Transfer Clock and Substrate Potential In the TDI-type linear image sensor according to the present embodiment, a negative voltage sufficiently lower than the substrate potential Vsub1 of the first semiconductor substrate 1 is set to the L voltage of each of the transfer clocks φV1 to φV4. As in the case of the MPP operation of the CCD image sensor, the pixel dark current can be reduced by pinning the lower part of the transfer electrode to the inverted state. As shown in FIG. 4, the first transfer clock φV1 is input from the input pin 24a to the transfer electrode 20a, and the third transfer clock φV3 is input from the input pin 24c to the transfer electrode 20c. At this time, no transistor or the like is interposed between the input pins 24a and 24c and the transfer electrodes 20a and 20c.

一方、第２の転送クロックφＶ２及び第４の転送クロックφＶ４は、図５に示すように、それぞれの入力ピン２７ｂ、２７ｄからライン選択回路２６を経由して、残りの転送電極２０ｂ、２０ｄのいずれかに入力される（図１４参照）。この際、それぞれの入力ピン２７ｂ、２７ｄから転送電極２０ｂ、２０ｄまでの間には、図６に示すように、トランスミッションゲート３８が介在する。本願発明者は、このトランスミッションゲート３８が、第２の転送クロックφＶ２および第４の転送クロックφＶ４のＬ電圧を負電圧にすることを妨げる要因となっていることを突き止めた。以下、この点について、図８を用いて説明する。   On the other hand, as shown in FIG. 5, the second transfer clock φV2 and the fourth transfer clock φV4 are transmitted from the respective input pins 27b and 27d via the line selection circuit 26 to any of the remaining transfer electrodes 20b and 20d. Is input (see FIG. 14). At this time, a transmission gate 38 is interposed between the input pins 27b and 27d and the transfer electrodes 20b and 20d, as shown in FIG. The inventor of the present application has found that the transmission gate 38 is a factor that prevents the L voltage of the second transfer clock φV2 and the fourth transfer clock φV4 from becoming negative. Hereinafter, this point will be described with reference to FIG.

図８は、ライン選択回路２８に用いられるトランスミッションゲート３８の構造を示している。同図（ａ）はトランスミッションゲート３８の回路図であり、同図（ｂ）はトランスミッションゲート３８の素子の断面構造を示した図である。   FIG. 8 shows the structure of the transmission gate 38 used in the line selection circuit 28. FIG. 3A is a circuit diagram of the transmission gate 38, and FIG. 3B is a diagram showing a cross-sectional structure of an element of the transmission gate 38.

図８（ａ）において、トランスミッションゲート３８は、二つの接続点Ａ、Ｂで互いに接続されたＮＭＯＳトランジスタ３６及びＰＭＯＳトランジスタ３７を備える。各トランジスタ３６、３７のゲートには、互いに逆相のクロックφ、／φがそれぞれ入力される（図中の上付きバーを「／」で記す）。   In FIG. 8A, the transmission gate 38 includes an NMOS transistor 36 and a PMOS transistor 37 connected to each other at two connection points A and B. Clocks φ and / φ having phases opposite to each other are input to the gates of the transistors 36 and 37, respectively (superscript bars in the drawing are denoted by “/”).

図８（ｂ）において、ＮＭＯＳトランジスタ３６は、ｐ型シリコン基板４４上にゲート酸化膜４５をはさんで形成されるゲート電極４６と、ｎ型不純物領域４７からなるソースおよびドレインとで構成される。また、ＰＭＯＳトランジスタ３７は、ｐ型シリコン基板４４に形成されたＮウェル４９上にゲート酸化膜５０をはさんで形成されるゲート電極５１と、ｐ型不純物領域５２からなるソースおよびドレインとで構成される。ｐ型シリコン基板４４には、接地などの外部接続により基板電位Ｖｓｕｂが設定される。また、Ｎウェル４９のウェル電位Ｖｗｅｌｌは、外部電源の電源電圧などにより設定される。   8B, the NMOS transistor 36 includes a gate electrode 46 formed on a p-type silicon substrate 44 with a gate oxide film 45 interposed therebetween, and a source and a drain including an n-type impurity region 47. . The PMOS transistor 37 includes a gate electrode 51 formed on an N well 49 formed on a p-type silicon substrate 44 with a gate oxide film 50 interposed therebetween, and a source and a drain including a p-type impurity region 52. Is done. The substrate potential Vsub is set on the p-type silicon substrate 44 by external connection such as grounding. The well potential Vwell of the N well 49 is set by a power supply voltage of an external power supply or the like.

ライン選択回路２８（図６）におけるトランスミッションゲート３８では、第２の転送クロックφＶ２または第４の転送クロックφＶ４によるクロック電圧が、図８（ａ）の接続点Ａまたは接続点Ｂに印加される。このように印加されるクロック電圧が基板電位Ｖｓｕｂよりも低い場合には、ｐ型シリコン基板４４とｎ型不純物領域４７とで形成されるＰＮ接合に対して順方向にバイアスが加わることとなる。このため、過大電流が流れてライン選択回路２８の正常動作を妨げる事態が想定される。   At the transmission gate 38 in the line selection circuit 28 (FIG. 6), a clock voltage according to the second transfer clock φV2 or the fourth transfer clock φV4 is applied to the connection point A or the connection point B in FIG. 8A. When the applied clock voltage is lower than the substrate potential Vsub, a bias is applied in the forward direction to the PN junction formed by the p-type silicon substrate 44 and the n-type impurity region 47. Therefore, it is assumed that an excessive current flows and hinders the normal operation of the line selection circuit 28.

また、印加されるクロック電圧がウェル電位Ｖｗｅｌｌよりも高い場合には、Ｎウェル４９とｐ型不純物領域５２とで形成されるＰＮ接合に対して順方向にバイアスが加わり、過大電流が流れる事態が同様に想定される。従って、トランスミッションゲート３８に対しては、図８（ａ）の接続点Ａまたは接続点Ｂに印加される転送クロック電圧は、基板電位Ｖｓｕｂ以上（且つウェル電位Ｖｗｅｌｌ以下）である必要がある。   When the applied clock voltage is higher than the well potential Vwell, a bias is applied in the forward direction to the PN junction formed by the N well 49 and the p-type impurity region 52, and an excessive current may flow. It is assumed as well. Therefore, for the transmission gate 38, the transfer clock voltage applied to the connection point A or the connection point B in FIG. 8A needs to be equal to or higher than the substrate potential Vsub (and equal to or lower than the well potential Vwell).

従来（例えば特許文献１）のＴＤＩ方式のリニアイメージセンサにおいては、ライン選択回路と画素とが同一の半導体基板上に形成され、共通の基板電位（０Ｖ）が用いられていた。このため、従来のＴＤＩ方式のリニアイメージセンサには、転送クロックのＬ電圧を負電圧にすると、過大電流が流れて回路が正常動作しないという問題がある。また、ＣＣＤイメージセンサのＭＰＰ動作のように画素暗電流を低減するためには、画素の電極下を反転状態にピニングさせるように、転送クロックのＬ電圧を、画素の基板電位（Ｖｓｕｂ１）よりも充分に低い負電圧にしなければならない。   In a conventional (for example, Patent Document 1) TDI-type linear image sensor, a line selection circuit and pixels are formed on the same semiconductor substrate, and a common substrate potential (0 V) is used. For this reason, the conventional TDI type linear image sensor has a problem that when the L voltage of the transfer clock is set to a negative voltage, an excessive current flows and the circuit does not operate normally. Further, in order to reduce the pixel dark current as in the MPP operation of the CCD image sensor, the L voltage of the transfer clock is set to be lower than the substrate potential (Vsub1) of the pixel so as to pin the electrode under the pixel in an inverted state. It must be a sufficiently low negative voltage.

以上のような問題に対して、本願発明者は鋭意検討を重ね、図１に示したように第１の半導体基板１と第２の半導体基板２とを別々に形成し、それぞれの基板電位Ｖｓｕｂ１、Ｖｓｕｂ２を独立にする構成を想到するに到った。この構成によると、例えばＧＮＤ電位などの第１の半導体基板１の基板電位Ｖｓｕｂ１よりも第２の半導体基板２の基板電位Ｖｓｕｂ２を低く設定しておくことができ、且つ、第１〜第４の転送クロックφＶ１〜φＶ４の全てのＬ電圧を負電圧に設定可能になる。すなわち、第１の半導体基板１においては基板電位Ｖｓｕｂ１を上記Ｌ電圧よりも高く維持しつつ、第２の半導体基板２に対する基板電位Ｖｓｕｂ２を、トランスミッションゲート３８の正常な動作を妨げずに、上記Ｌ電圧よりも低い値に設定できる。これにより、ＴＤＩ方式リニアイメージセンサの画素暗時出力を低減したり、ダイナミックレンジを拡大したりすることができる。   In order to solve the above problems, the inventor of the present application has made intensive studies and formed the first semiconductor substrate 1 and the second semiconductor substrate 2 separately as shown in FIG. , Vsub2 are independent. According to this configuration, for example, the substrate potential Vsub2 of the second semiconductor substrate 2 can be set lower than the substrate potential Vsub1 of the first semiconductor substrate 1 such as the GND potential. All the L voltages of the transfer clocks φV1 to φV4 can be set to negative voltages. That is, while maintaining the substrate potential Vsub1 higher than the L voltage in the first semiconductor substrate 1, the substrate potential Vsub2 with respect to the second semiconductor substrate 2 is increased without lowering the L level without disturbing the normal operation of the transmission gate 38. It can be set to a value lower than the voltage. As a result, it is possible to reduce the dark output of the pixel of the TDI-type linear image sensor and to expand the dynamic range.

以下、本実施形態に係るＴＤＩ方式リニアイメージセンサの動作の詳細を説明する。   Hereinafter, the operation of the TDI-type linear image sensor according to the present embodiment will be described in detail.

２−２．垂直転送動作
まず、本実施形態に係るＴＤＩ方式リニアイメージセンサにおける垂直方向の転送動作（ＴＤＩ動作）について、図９〜図１１を参照して説明する。 2-2. Vertical Transfer Operation First, a vertical transfer operation (TDI operation) in the TDI-type linear image sensor according to the present embodiment will be described with reference to FIGS.

図９〜図１１は、本実施形態に係るＴＤＩ方式リニアイメージセンサに供給するクロックによって生ずるＣＣＤ転送チャネルのポテンシャル変化を説明するための模式図である。図９（ａ）〜（ｄ）は、４相駆動ＣＣＤに供給する垂直転送クロックのタイミングチャートである。図１０（ａ）は、４相駆動ＣＣＤの電荷転送方向に沿った断面構造を示す。図１０（ｂ）〜（ｆ）は、同断面における転送チャネルのポテンシャル変化の様子を時系列に表す。また、図１１（ａ）〜（ｆ）は、であるが、転送電極に供給するクロックが図１０（ａ）〜（ｆ）と異なる場合についての図１０（ａ）〜（ｆ）と同様の図である。   9 to 11 are schematic diagrams for explaining potential changes of the CCD transfer channel caused by a clock supplied to the TDI-type linear image sensor according to the present embodiment. FIGS. 9A to 9D are timing charts of the vertical transfer clock supplied to the four-phase drive CCD. FIG. 10A shows a cross-sectional structure of the four-phase driven CCD along the charge transfer direction. FIGS. 10B to 10F show changes in potential of the transfer channel in the same section in a time series. FIGS. 11 (a) to 11 (f) are the same as FIGS. 10 (a) to 10 (f) when the clock supplied to the transfer electrode is different from FIGS. 10 (a) to 10 (f). FIG.

本実施形態では、４相駆動ＣＣＤの駆動クロックとして、図９（ａ）〜（ｄ）に示すような第１〜第４の転送クロックφＶ１〜φＶ４を、画素１７（図４）の各転送電極に供給する。   In the present embodiment, the first to fourth transfer clocks φV1 to φV4 as shown in FIGS. 9A to 9D are used as drive clocks of the four-phase drive CCD, and the transfer electrodes of the pixel 17 (FIG. 4) are used. To supply.

ここで、図１０（ｂ）〜（ｆ）は、４つの転送電極２０ａ、２０ｂ、２０ｃ、２０ｄ（図１０（ａ））に対し、順に第１、第２、第３、第４の転送クロックφＶ１、φＶ２、φＶ３、φＶ４を供給する場合の時刻ｔ１〜ｔ５における転送チャネルのポテンシャル分布を示している。また、図１１（ｂ）〜（ｆ）は、４つの転送電極２０ａ、２０ｂ、２０ｃ、２０ｄに対して供給する第１〜第４の転送クロックφＶ１〜φＶ４において第２の転送クロックφＶ２と第４の転送クロックφＶ４とを入れ替えた場合の時刻ｔ１〜ｔ５における転送チャネルのポテンシャル分布を示している。   Here, FIGS. 10B to 10F show first, second, third, and fourth transfer clocks for four transfer electrodes 20a, 20b, 20c, and 20d (FIG. 10A), respectively. The potential distribution of the transfer channel at times t1 to t5 when φV1, φV2, φV3, and φV4 are supplied is shown. FIGS. 11B to 11F show the second transfer clock φV2 and the fourth transfer clock φV1 to φV4 in the first to fourth transfer clocks φV1 to φV4 supplied to the four transfer electrodes 20a, 20b, 20c, and 20d. 5 shows the potential distribution of the transfer channel at times t1 to t5 when the transfer clock φV4 is replaced.

図１０（ａ）〜（ｆ）および図１１（ａ）〜（ｆ）に示すように、４つの転送電極２０ａ、２０ｂ、２０ｃ、２０ｄのうち、転送クロックφＶの電圧“Ｈ”が印加されたゲートの下には、ポテンシャル井戸４３が形成される。   As shown in FIGS. 10A to 10F and FIGS. 11A to 11F, the voltage “H” of the transfer clock φV is applied among the four transfer electrodes 20a, 20b, 20c, and 20d. A potential well 43 is formed below the gate.

光入射によって発生した信号電荷４２は、図１０の場合には、ＣＣＤの転送動作によってポテンシャル井戸４３が図面右方（−Ｙ方向に対応）へと移動するのに伴い、図面右方へと電荷転送される。このとき、被写体像の移動速度とＣＣＤ転送速度とを一致させることによりＴＤＩ動作が実現でき、電荷転送と電荷積分とが同時に行われる。   In the case of FIG. 10, the signal charges 42 generated by the light incidence move to the right in the drawing as the potential well 43 moves rightward in the drawing (corresponding to the −Y direction) by the transfer operation of the CCD. Will be transferred. At this time, the TDI operation can be realized by matching the moving speed of the subject image with the CCD transfer speed, and the charge transfer and the charge integration are performed simultaneously.

また、図１１の場合には、ＣＣＤの転送動作によってポテンシャル井戸４３が図面左方へと移動するのに伴って、信号電荷４２が図面左方（＋Ｙ方向に対応）へと電荷転送される。このように、４相駆動ＣＣＤでは、４つの転送電極２０ａ、２０ｂ、２０ｃ、２０ｄに供給する転送クロックのうち、例えばφＶ２とφＶ４とを入れ替えることによって、垂直転送の方向を反転させることができる。   In the case of FIG. 11, the signal charge 42 is transferred to the left (corresponding to the + Y direction) of the drawing as the potential well 43 moves to the left of the drawing by the transfer operation of the CCD. As described above, in the four-phase drive CCD, the direction of vertical transfer can be reversed by exchanging, for example, φV2 and φV4 among the transfer clocks supplied to the four transfer electrodes 20a, 20b, 20c, and 20d.

以上のような垂直転送動作において、ポテンシャル井戸４３の深さは、各転送クロックφＶ１〜φＶ４の“Ｈ”と“Ｌ”間の電圧振幅によって規定される。本実施形態では、図９に示すように、各転送クロックφＶ１〜φＶ４のＬ電圧を「０（ＧＮＤ電位）」よりも低く設定できるため、ポテンシャル井戸４３を深くして、ダイナミックレンジを拡大することができる。   In the vertical transfer operation as described above, the depth of the potential well 43 is defined by the voltage amplitude between “H” and “L” of each of the transfer clocks φV1 to φV4. In the present embodiment, as shown in FIG. 9, the L voltage of each of the transfer clocks φV1 to φV4 can be set lower than “0 (GND potential)”, so that the potential well 43 is deepened to expand the dynamic range. Can be.

２−３．ライン選択回路の動作
次に、垂直転送の方向を切替えるＴＤＩ段数切替回路１３内のライン選択回路２８の動作について、図６を参照して説明する。 2-3. Next, the operation of the line selection circuit 28 in the TDI stage number switching circuit 13 for switching the direction of vertical transfer will be described with reference to FIG.

図６に示したライン選択回路２８の単位セル回路２５では、１本の転送電極２０ｂに接続される１本の金属配線１６ｂに対して、２個のトランスミッションゲート３８ａと３８ｂの一端が接続されている。また、一方のトランスミッションゲート３８ａの他端が金属配線２６ｂを介して入力ピン２７ｂ（＝φＶ２）に接続され、他方のトランスミッションゲート３８ｂの他端が金属配線２６ｄを介して入力ピン２７ｄ（＝φＶ４）に接続されている。   In the unit cell circuit 25 of the line selection circuit 28 shown in FIG. 6, one end of two transmission gates 38a and 38b is connected to one metal wiring 16b connected to one transfer electrode 20b. I have. The other end of one transmission gate 38a is connected to an input pin 27b (= φV2) via a metal wiring 26b, and the other end of the other transmission gate 38b is connected to an input pin 27d (= φV4) via a metal wiring 26d. It is connected to the.

垂直シフトレジスタ３３のライン出力２９（以下、シフトレジスタ出力と記す）は、トランスミッションゲート３８ａのＮＭＯＳトランジスタ３６ａのゲートに入力されると同時に、ライン出力２９はインバータ３９ａを経由してトランスミッションゲート３８ａのＰＭＯＳトランジスタ３７ａのゲートに入力される。このため、シフトレジスタ出力２９が“Ｈ”のとき、トランスミッションゲート３８ａがＯＮとなり、入力ピン２７ｂが金属配線１６ｂに接続（導通）され、転送電極２０ｂに第２の転送クロックφＶ２が供給される。   The line output 29 of the vertical shift register 33 (hereinafter, referred to as shift register output) is input to the gate of the NMOS transistor 36a of the transmission gate 38a, and at the same time, the line output 29 is transmitted via the inverter 39a to the PMOS of the transmission gate 38a. The signal is input to the gate of the transistor 37a. Therefore, when the shift register output 29 is "H", the transmission gate 38a is turned on, the input pin 27b is connected (conducted) to the metal wiring 16b, and the second transfer clock φV2 is supplied to the transfer electrode 20b.

また、シフトレジスタ出力２９は、トランスミッションゲート３８ｂのＰＭＯＳトランジスタ３７ｂのゲートに入力されると同時に、インバータ３９ａを経由してトランスミッションゲート３８ｂのＮＭＯＳトランジスタ３６ｂのゲートに入力される。このため、シフトレジスタ出力２９が“Ｌ”のとき、トランスミッションゲート３８ｂがＯＮとなり、入力ピン２７ｄが金属配線１６ｂに接続され、転送電極２０ｂに第４の転送クロックφＶ４が供給される。   The shift register output 29 is input to the gate of the PMOS transistor 37b of the transmission gate 38b, and at the same time, is input to the gate of the NMOS transistor 36b of the transmission gate 38b via the inverter 39a. Therefore, when the shift register output 29 is "L", the transmission gate 38b is turned ON, the input pin 27d is connected to the metal wiring 16b, and the fourth transfer clock φV4 is supplied to the transfer electrode 20b.

一方で、１本の転送電極２０ｄに接続される１本の金属配線１６ｄに対しては、２個のトランスミッションゲート３８ｃと３８ｄの一端が接続されている。また、一方のトランスミッションゲート３８ｃの他端が金属配線２６ｄを介して入力ピン２７ｄに接続され、他方のトランスミッションゲート３８ｄの他端が金属配線２６ｂを介して入力ピン２７ｂに接続されている。   On the other hand, one end of two transmission gates 38c and 38d is connected to one metal wiring 16d connected to one transfer electrode 20d. The other end of one transmission gate 38c is connected to an input pin 27d via a metal wiring 26d, and the other end of the other transmission gate 38d is connected to the input pin 27b via a metal wiring 26b.

シフトレジスタ出力２９は、トランスミッションゲート３８ｃのＮＭＯＳトランジスタ３６ｃのゲートに入力されると同時に、インバータ３９ｃを経由してトランスミッションゲート３８ｃのＰＭＯＳトランジスタ３７ｃのゲートに入力される。このため、シフトレジスタ出力２９が“Ｈ”のとき、トランスミッションゲート３８ｃがＯＮとなり、入力ピン２７Ｄが金属配線１６ｄに接続され、転送電極２０ｄに第４の転送クロックφＶ４が供給される。   The shift register output 29 is input to the gate of the NMOS transistor 36c of the transmission gate 38c, and at the same time, is input to the gate of the PMOS transistor 37c of the transmission gate 38c via the inverter 39c. Therefore, when the shift register output 29 is "H", the transmission gate 38c is turned on, the input pin 27D is connected to the metal wiring 16d, and the fourth transfer clock φV4 is supplied to the transfer electrode 20d.

また、シフトレジスタ出力２９は、トランスミッションゲート３８ｄのＰＭＯＳトランジスタ３７ｄのゲートに入力されると同時に、インバータ３９ｃを経由してトランスミッションゲート３８ｄのＮＭＯＳトランジスタ３６ｄのゲートに入力される。このため、シフトレジスタ出力２９が“Ｌ”のとき、トランスミッションゲート３８ｄがＯＮとなり、入力ピン２７ｂが金属配線１６ｄに接続され、転送電極２０ｄに第２の転送クロックφＶ２が供給される。   The shift register output 29 is input to the gate of the PMOS transistor 37d of the transmission gate 38d, and at the same time, is input to the gate of the NMOS transistor 36d of the transmission gate 38d via the inverter 39c. Therefore, when the shift register output 29 is "L", the transmission gate 38d is turned on, the input pin 27b is connected to the metal wiring 16d, and the second transfer clock φV2 is supplied to the transfer electrode 20d.

すなわち、ライン選択回路２８の単位セル回路２５は、シフトレジスタ出力２９が“Ｈ”か“Ｌ”かに応じて、２つの転送電極２０ｂ、２０ｄに供給する二つの転送クロックφＶ２、φＶ４を入れ替えるように動作する。   That is, the unit cell circuit 25 of the line selection circuit 28 switches the two transfer clocks φV2 and φV4 supplied to the two transfer electrodes 20b and 20d according to whether the shift register output 29 is “H” or “L”. Works.

２−４．垂直シフトレジスタの動作
次に、上述したシフトレジスタ出力２９に係る垂直シフトレジスタ３３の動作について、図７を参照して説明する。 2-4. Operation of Vertical Shift Register Next, the operation of the vertical shift register 33 related to the above-described shift register output 29 will be described with reference to FIG.

図７に示した垂直シフトレジスタ３３の単位セル回路３０において、入力ピン３２ａに供給するクロック（＝φＴ１）を“Ｈ”にすると、伝達ゲート４０ａがＯＮする。これにより、前段の単位セル回路３０の出力がインバータ４１ａに入力され、同インバータ４１ａは反転出力を行う。なお、単位セル回路３０が１段目の場合は、前段の出力ではなく入力ピン３２ｃに供給するクロック（＝φＴＳ）がインバータ４１ａに入力され、インバータ４１ａの出力は入力クロックφＴＳの反転出力となる。   In the unit cell circuit 30 of the vertical shift register 33 shown in FIG. 7, when the clock (= φT1) supplied to the input pin 32a is set to “H”, the transmission gate 40a is turned on. As a result, the output of the preceding unit cell circuit 30 is input to the inverter 41a, and the inverter 41a performs an inverted output. When the unit cell circuit 30 is in the first stage, the clock (= φTS) supplied to the input pin 32c instead of the output of the previous stage is input to the inverter 41a, and the output of the inverter 41a is an inverted output of the input clock φTS. .

次に、入力クロックφＴ１を“Ｌ”にすると。伝達ゲート４０ａがＯＦＦとなり、インバータ４１ａの入力および出力は、そのままの状態で保持される。   Next, assume that the input clock φT1 is set to “L”. The transmission gate 40a is turned off, and the input and output of the inverter 41a are held as they are.

次に、入力ピン３２ｂに供給するクロック（＝φＴ２）を“Ｈ”にすると、伝達ゲート４０ｂがＯＮする。保持されたインバータ４１ａの出力が、インバータ４１ｂに入力され、同インバータ４１ｂによって反転出力される。このように二度の反転が行われた出力信号が、シフトレジスタ出力２９として、ライン選択回路２８の単位セル回路２５（図６）へと伝達される。   Next, when the clock (= φT2) supplied to the input pin 32b is set to “H”, the transmission gate 40b is turned on. The held output of the inverter 41a is input to the inverter 41b, and is inverted and output by the inverter 41b. The output signal thus inverted twice is transmitted as the shift register output 29 to the unit cell circuit 25 (FIG. 6) of the line selection circuit 28.

次に、入力クロックφＴ２を“Ｌ”にすると伝達ゲート４０ｂがＯＦＦとなる。これにより、インバータ４１ｂの入力および出力はそのままの状態で保持される。さらに、入力クロックφＴ１を“Ｈ”にすると、上記の一連の動作が繰り返される。   Next, when the input clock φT2 is set to “L”, the transmission gate 40b is turned off. Thus, the input and output of the inverter 41b are maintained as they are. Further, when the input clock φT1 is set to “H”, the above series of operations is repeated.

以上のように、垂直シフトレジスタ３３では、入力クロックφＴＳとして入力したクロックパルスが、複数段の単位セル回路３０において１段ずつ順に次段へと伝達されて、ライン出力２９として出力される。   As described above, in the vertical shift register 33, the clock pulse input as the input clock φTS is sequentially transmitted to the next stage in the unit cell circuits 30 of a plurality of stages one by one and output as the line output 29.

２−５．ＴＤＩ段数の設定動作
次に、本実施形態に係るＴＤＩ方式リニアイメージセンサにおけるＴＤＩ段数の設定方法及び設定動作について、具体例を挙げて説明する。一例として、図４に示した垂直８画素×水平１０画素のＴＤＩ方式リニアイメージセンサにおいて、ＴＤＩ段数を５段に設定する場合について、図１２〜図１３を参照して説明する。 2-5. Next, a setting method and a setting operation of the number of TDI stages in the TDI-type linear image sensor according to the present embodiment will be described with reference to specific examples. As an example, a case where the number of TDI stages is set to 5 in the TDI linear image sensor of 8 vertical pixels × 10 horizontal pixels shown in FIG. 4 will be described with reference to FIGS.

図１２〜図１３はＴＤＩ段数切替回路によるＴＤＩ段数設定方法を説明するための図である。図１２（ａ）〜（ｃ）は、ＴＤＩ段数切替回路１３に与える入力クロックφＴＳ、φＴ１、φＴ２のタイミングチャートの例である。図１３（ａ）〜（ｆ）は、ＴＤＩ段数切替回路１３の動作を説明するための図である。   12 and 13 are diagrams for explaining a method of setting the number of TDI stages by the TDI stage number switching circuit. FIGS. 12A to 12C are examples of timing charts of input clocks φTS, φT1, and φT2 supplied to the TDI stage number switching circuit 13. FIGS. 13A to 13F are diagrams for explaining the operation of the TDI stage number switching circuit 13.

まず、ＴＤＩ段数の設定を撮像前に実施（段数設定モード）する。具体的には、ＴＤＩ段数切替回路１３の垂直シフトレジスタ３３を動作させることによって、ＴＤＩ段数を設定する。ＴＤＩ段数を５段に設定する場合に垂直シフトレジスタ３３を駆動させるクロックの一例を図１２に示す。また、図１２に示した駆動クロックを供給した場合の、時刻ｔ＝０、１、２、５、６、８におけるシフトレジスタ出力の変化の様子を図１３に示す。   First, the setting of the number of TDI stages is performed before imaging (stage number setting mode). Specifically, the number of TDI stages is set by operating the vertical shift register 33 of the TDI stage number switching circuit 13. FIG. 12 shows an example of a clock for driving the vertical shift register 33 when the number of TDI stages is set to five. FIG. 13 shows how the shift register output changes at times t = 0, 1, 2, 5, 6, and 8 when the driving clock shown in FIG. 12 is supplied.

垂直シフトレジスタ３３は、図１２（ａ）〜（ｃ）に例示するような３つの入力クロックφＴＳ、φＴ１、φＴ２のクロックパルスが供給されることによって駆動する。図１２中に示した期間０は垂直シフトレジスタ３３を初期化する期間である。このとき、図１２（ａ）の入力クロックφＴＳを“Ｌ”にしたまま、図１２（ｂ）の入力クロックφＴ１と図１２（ｃ）の入力クロックφＴ２とを同時に“Ｈ”にする。その結果、時刻ｔ＝０では図１３（ａ）に示すように、全ライン（全単位セル回路３０）のシフトレジスタ出力２９が“Ｌ”にリセットされる。   The vertical shift register 33 is driven by supplying clock pulses of three input clocks φTS, φT1, and φT2 as illustrated in FIGS. 12A to 12C. A period 0 shown in FIG. 12 is a period for initializing the vertical shift register 33. At this time, while the input clock φTS in FIG. 12A is kept “L”, the input clock φT1 in FIG. 12B and the input clock φT2 in FIG. As a result, at time t = 0, the shift register outputs 29 of all lines (all unit cell circuits 30) are reset to “L” as shown in FIG.

次に、期間１〜期間５においては、図１２（ａ）の入力クロックφＴＳを“Ｈ”にしたまま、図１２（ｂ）の入力クロックφＴ１と図１２（ｃ）の入力クロックφＴ２を交互に“Ｈ”にして垂直シフトレジスタ３３を動作させる。これにより、時刻ｔ＝１〜５において、図１３（ｂ）〜（ｄ）に示すように、前段の単位セル回路３０からの信号が次段の単位セル回路３０へと伝達され、各ラインのシフトレジスタ出力２９が１段ずつ下方へとシフトする。   Next, in the periods 1 to 5, the input clock φT1 in FIG. 12B and the input clock φT2 in FIG. 12C are alternately set while the input clock φTS in FIG. The level is set to “H” to operate the vertical shift register 33. As a result, at times t = 1 to 5, the signal from the preceding unit cell circuit 30 is transmitted to the next unit cell circuit 30 as shown in FIGS. The shift register output 29 shifts down by one stage.

次に、期間６〜期間８においては、図１２（ａ）の入力クロックφＴＳを“Ｌ”にしたまま、図１２（ｂ）の入力クロックφＴ１と図１２（ｃ）の入力クロックφＴ２を交互に“Ｈ”にして垂直シフトレジスタ３３を動作させる。   Next, in periods 6 to 8, the input clock φT1 in FIG. 12B and the input clock φT2 in FIG. 12C are alternately set while the input clock φTS in FIG. The level is set to “H” to operate the vertical shift register 33.

これにより、時刻ｔ＝６〜８において、図１３（ｅ）、（ｆ）に示すように、５ライン分の“Ｈ”出力が一群となって１段ずつ下方へとシフトしていく。その後、ｔ＝８において３つの入力クロックφＴ１、φＴ２、φＴＳのクロックパルスを停止すると、各ラインのシフトレジスタ出力２９は図中下側から５ライン分の出力が“Ｈ”に、その他のラインの出力が“Ｌ”に保持される。   As a result, at times t = 6 to 8, as shown in FIGS. 13E and 13F, the “H” outputs of five lines are grouped and shifted downward by one stage. Thereafter, when the clock pulses of the three input clocks φT1, φT2, and φTS are stopped at t = 8, the output of the shift register 29 of each line becomes “H” for the five lines from the lower side in FIG. The output is held at "L".

以上の一連の動作によってＴＤＩ段数設定モードが完了し、次いで以下のＴＤＩ撮像モードに移行する。   The series of operations described above completes the TDI stage number setting mode, and then shifts to the following TDI imaging mode.

２−５．ＴＤＩ撮像モードの動作
次に、ＴＤＩ撮像モードにおける動作を、図１４を用いて説明する。 2-5. Operation in TDI Imaging Mode Next, the operation in the TDI imaging mode will be described with reference to FIG.

図１４は、ＴＤＩ段数を５段に設定完了した状態における垂直走査回路各部の電圧と、垂直転送電極の転送方向との関係を示した図である。図１４では、図１に示した本実施形態に係るＴＤＩ方式リニアイメージセンサの回路構成から、一部を抜粋して示している。   FIG. 14 is a diagram showing the relationship between the voltage of each part of the vertical scanning circuit and the transfer direction of the vertical transfer electrode when the number of TDI stages is set to five. FIG. 14 shows a part of the circuit configuration of the TDI-type linear image sensor according to the present embodiment shown in FIG.

垂直シフトレジスタ３３に対し、上述したように図１２（ａ）〜（ｃ）に例示したクロックパルスを供給してＴＤＩ段数を５段に設定する。すると、図１４に示すように、各ラインのシフトレジスタ出力２９は、垂直方向下方（−Ｙ方向）より１段目から５段目までに“Ｈ”が設定され、６段目から８段目までに“Ｌ”が設定される。   As described above, the clock pulses illustrated in FIGS. 12A to 12C are supplied to the vertical shift register 33 to set the number of TDI stages to five. Then, as shown in FIG. 14, the shift register output 29 of each line is set to “H” from the first stage to the fifth stage from the lower side in the vertical direction (−Y direction), and from the sixth stage to the eighth stage. "L" is set by then.

このとき、前述したライン選択回路２８の動作によって、１段目から５段目までの金属配線１５ｂには第２の転送クロックφＶ２が供給され、１段目から５段目までの金属配線１５ｄには第４の転送クロックφＶ４が供給される。また、６段目から８段目までの金属配線１５ｂには第４の転送クロックφＶ４が供給され、６段目から８段目までの金属配線１５ｄには第２の転送クロックφＶ２クロックが供給される。   At this time, the second transfer clock φV2 is supplied to the first to fifth metal wires 15b by the operation of the above-described line selection circuit 28, and the first to fifth metal wires 15d are supplied to the first to fifth metal wires 15d. Is supplied with a fourth transfer clock φV4. The fourth transfer clock φV4 is supplied to the metal wirings 15b of the sixth to eighth stages, and the second transfer clock φV2 clock is supplied to the metal wiring 15d of the sixth to eighth stages. You.

ここで、垂直シフトレジスタ３３を停止したままの状態で、次に図９（ａ）〜（ｄ）に示す第１〜第４の転送クロックφＶ１〜φＶ４を供給する。すると、図１４に示したＴＤＩ方式リニアイメージセンサは、下方より１段目から５段目までは垂直転送が−Ｙ方向（順方向）となり、下方より６段目から８段目までは垂直転送が＋Ｙ方向（逆方向）となる。このとき、垂直ＣＣＤの転送速度（即ち垂直転送動作の動作速度）と被写体像の移動速度とを一致させることにより、同図下方より５段分の画素信号を時間遅延積分することができる。   Here, the first to fourth transfer clocks φV1 to φV4 shown in FIGS. 9A to 9D are supplied while the vertical shift register 33 is stopped. Then, in the TDI type linear image sensor shown in FIG. 14, the vertical transfer is in the −Y direction (forward direction) from the first stage to the fifth stage from below, and the vertical transfer is from the sixth stage to the eighth stage from below. Is in the + Y direction (reverse direction). At this time, by making the transfer speed of the vertical CCD (that is, the operation speed of the vertical transfer operation) coincide with the moving speed of the subject image, it is possible to perform time-delay integration of pixel signals of five stages from the bottom in FIG.

以上の例では、ＴＤＩ段数を５段に設定してＴＤＩ撮像する場合について示したが、特にこれに限定されない。垂直シフトレジスタ３３に供給するクロックパルスφＴＳを変更するだけで、ＴＤＩ段数を任意の段数に設定することが可能である。   In the above example, the case where TDI imaging is performed with the number of TDI stages set to five is shown, but the present invention is not particularly limited to this. Only by changing the clock pulse φTS supplied to the vertical shift register 33, the number of TDI stages can be set to an arbitrary number.

すなわち、図１２（ａ）〜（ｃ）に示すようなシフトレジスタ駆動用の入力クロックφＴＳ、φＴ１、φＴ２において、期間１〜期間Ｍ（Ｍは垂直ＣＣＤの転送段数以下の自然数）の間は図１２（ａ）の入力φＴＳが“Ｈ”であるようにすることにより、ＴＤＩ段数をＭ段に設定することができる。   That is, in the shift register driving input clocks φTS, φT1, and φT2 as shown in FIGS. 12A to 12C, a period 1 to a period M (M is a natural number equal to or less than the number of transfer stages of the vertical CCD) is illustrated. By setting the input φTS of 12 (a) to “H”, the number of TDI stages can be set to M stages.

３．まとめ
以上のように、本実施形態に係るＴＤＩ方式リニアイメージセンサは、画素アレイ３と、複数の選択線１５と、ライン選択回路２８と、水平ＣＣＤ５とを備える。画素アレイ３においては、光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極２０ａ〜２０ｄを有する画素１７が、２次元配置される。複数の選択線１５は、転送電極２０ａ〜２０ｄの各々に接続され、複相の転送クロックφＶ１〜φＶ４を供給する。ライン選択回路２８は、複相の転送クロックφＶ１〜φＶ４において、複数の選択線１５の内の所定の選択線１５ｂ、１５ｄに供給する転送クロックφＶ２、φＶ４を選択する。水平ＣＣＤ５は、時間遅延積分された電荷を水平転送する。画素アレイ３と複数の選択線１５と水平ＣＣＤ５とが、第１の半導体基板１上に形成される。ライン選択回路２８は、第１の半導体基板１に電気的に接続された第２の半導体基板２上に形成される。第１の半導体基板１の基板電位Ｖｓｕｂ１と第２の半導体基板２の基板電位Ｖｓｕｂ２とが、電気的に独立である。 3. Conclusion As described above, the TDI-type linear image sensor according to the present embodiment includes the pixel array 3, the plurality of selection lines 15, the line selection circuit 28, and the horizontal CCD 5. In the pixel array 3, pixels 17 having transfer electrodes 20a to 20d for performing photoelectric conversion, integrating the generated charges with a time delay, and vertically transferring the charges are two-dimensionally arranged. The plurality of selection lines 15 are connected to each of the transfer electrodes 20a to 20d, and supply multi-phase transfer clocks φV1 to φV4. The line selection circuit 28 selects transfer clocks φV2 and φV4 to be supplied to predetermined selection lines 15b and 15d among the plurality of selection lines 15 among the multi-phase transfer clocks φV1 to φV4. The horizontal CCD 5 horizontally transfers the charge delayed and integrated. The pixel array 3, the plurality of selection lines 15, and the horizontal CCD 5 are formed on the first semiconductor substrate 1. The line selection circuit 28 is formed on the second semiconductor substrate 2 electrically connected to the first semiconductor substrate 1. The substrate potential Vsub1 of the first semiconductor substrate 1 and the substrate potential Vsub2 of the second semiconductor substrate 2 are electrically independent.

以上のＴＤＩ方式リニアイメージセンサによると、ライン選択回路２８を正常に動作させながら転送クロックφＶ１〜φＶ４のＬ電圧を負電圧にすることが可能になる。これにより、転送クロックφＶ１〜φＶ４の電圧振幅が大きくなり、転送チャネルに形成されるポテンシャル井戸４３の深さが深くなるため、垂直ＣＣＤの最大転送電荷量が増し、ダイナミックレンジを拡大することができる。   According to the TDI-type linear image sensor described above, it is possible to make the L voltages of the transfer clocks φV1 to φV4 negative while operating the line selection circuit 28 normally. As a result, the voltage amplitudes of the transfer clocks φV1 to φV4 increase and the depth of the potential well 43 formed in the transfer channel increases, so that the maximum transfer charge amount of the vertical CCD increases and the dynamic range can be expanded. .

本実施形態において、第２の半導体基板２の基板電位Ｖｓｕｂ２は、第１の半導体基板１の基板電位Ｖｓｕｂ１よりも低い。このような基板電位Ｖｓｕｂ１、Ｖｓｕｂ２の設定を行えるように、本実施形態に係るＴＤＩ方式リニアイメージセンサは、第１の半導体基板１の基板電位Ｖｓｕｂ１の設定端子と、第２の半導体基板２の基板電位Ｖｓｕｂ２の設定端子とを備えている（図１参照）。   In the present embodiment, the substrate potential Vsub2 of the second semiconductor substrate 2 is lower than the substrate potential Vsub1 of the first semiconductor substrate 1. The TDI-type linear image sensor according to the present embodiment includes a setting terminal of the substrate potential Vsub1 of the first semiconductor substrate 1 and a substrate of the second semiconductor substrate 2 so that the substrate potentials Vsub1 and Vsub2 can be set. A setting terminal for the potential Vsub2 (see FIG. 1).

また、本実施形態において、転送クロックφＶ１〜φＶ４は、例えばＧＮＤ電位等の基板電位Ｖｓｕｂ１よりも高いハイレベル“Ｈ”、及び同電位Ｖｓｕｂ１よりも低いローレベル“Ｌ”を有する（図９参照）。第２の半導体基板２の基板電位Ｖｓｕｂ２は、転送クロックφＶ１〜φＶ４のローレベル“Ｌ”以下である。   Further, in the present embodiment, the transfer clocks φV1 to φV4 have a high level “H” higher than the substrate potential Vsub1 such as a GND potential and a low level “L” lower than the same potential Vsub1 (see FIG. 9). . The substrate potential Vsub2 of the second semiconductor substrate 2 is lower than or equal to the low level “L” of the transfer clocks φV1 to φV4.

例えば、転送クロックφＶ１〜φＶ４のＬ電圧が、転送電極２２ａ〜２２ｄ下が反転状態にピニングするような充分に低い負電圧に設定された場合、第２の半導体基板２の基板電位Ｖｓｕｂ２は、このようなＬ電圧以下の電位に設定される。これにより、転送クロックφＶ１〜φＶ４によって、酸化膜界面での熱励起電子の発生が抑制されて画素暗電流が低減される。   For example, when the L voltage of the transfer clocks φV1 to φV4 is set to a sufficiently low negative voltage so that the lower portions of the transfer electrodes 22a to 22d pinch in an inverted state, the substrate potential Vsub2 of the second semiconductor substrate 2 becomes The potential is set to be equal to or lower than the L voltage. Thus, the generation of thermally excited electrons at the oxide film interface is suppressed by the transfer clocks φV1 to φV4, and the pixel dark current is reduced.

なお、転送クロックφＶ１〜φＶ４のＬ電圧は上記のような充分に低い負電圧でなくてもよい。この場合においても第２の半導体基板２の基板電位Ｖｓｕｂ２は、適宜、転送クロックφＶ１〜φＶ４のＬ電圧以下に設定される。これにより、転送クロックφＶ１〜φＶ４の電圧振幅に応じてダイナミックレンジを確保することができる。   Note that the L voltage of the transfer clocks φV1 to φV4 does not have to be a sufficiently low negative voltage as described above. Also in this case, the substrate potential Vsub2 of the second semiconductor substrate 2 is appropriately set to be equal to or lower than the L voltage of the transfer clocks φV1 to φV4. Thereby, a dynamic range can be secured according to the voltage amplitude of the transfer clocks φV1 to φV4.

また、本実施形態に係るＴＤＩ方式リニアイメージセンサは、垂直シフトレジスタ３３をさらに備える。垂直シフトレジスタ３３は、画素アレイ３において電荷が転送される転送方向を設定するシフトレジスタ出力２９をライン選択回路２８に出力する。ライン選択回路２８は、シフトレジスタ出力２９に基づいて、複相の転送クロックφＶ１〜φＶ４（図１０）のいずれかを入れ替えて逆相の転送クロック（図１１）を生成する（図１４参照）。   Further, the TDI-type linear image sensor according to the present embodiment further includes a vertical shift register 33. The vertical shift register 33 outputs a shift register output 29 for setting a transfer direction in which charges are transferred in the pixel array 3 to the line selection circuit 28. The line selection circuit 28 replaces one of the multi-phase transfer clocks φV1 to φV4 (FIG. 10) based on the shift register output 29 to generate an opposite-phase transfer clock (FIG. 11) (see FIG. 14).

以上の構成により、画素アレイ３の任意の位置から、電荷の転送方向を順方向と逆方向に切り替えることが可能になる。これにより、ＴＤＩ段数を任意に設定する機能を有した上で、ダイナミックレンジを拡大したり、画素暗時出力を低減したりすることができる。なお、ライン選択回路２８は、ＴＤＩ段数の切替え用途に限らず、信号電荷の転送方向の切り替え用途に用いられてもよい（特許文献２参照）。   With the above configuration, it is possible to switch the charge transfer direction from the arbitrary position of the pixel array 3 to the forward direction and the reverse direction. Thus, while having the function of arbitrarily setting the number of TDI stages, it is possible to expand the dynamic range and to reduce the dark output when the pixel is dark. The line selection circuit 28 may be used not only for switching the number of TDI stages but also for switching the transfer direction of signal charges (see Patent Document 2).

また、本実施形態に係るＴＤＩ方式リニアイメージセンサの駆動方法は、第２の半導体基板２の基板電位Ｖｓｕｂ２を第１の半導体基板１の基板電位Ｖｓｕｂ１よりも低く設定するステップを含む。本方法は、ライン選択回路２８が、所定の高電位（Ｈ）及び低電位（Ｌ）に基づく信号として第２及び第４の転送クロックφＶ２、φＶ４を出力するステップとを含む。ライン選択回路２８によって出力された信号の低電位（Ｌ）は、第１の半導体基板１の基板電位Ｖｓｕｂ１よりも低い。   Further, the driving method of the TDI-type linear image sensor according to the present embodiment includes a step of setting the substrate potential Vsub2 of the second semiconductor substrate 2 lower than the substrate potential Vsub1 of the first semiconductor substrate 1. The method includes a step in which the line selection circuit 28 outputs the second and fourth transfer clocks φV2 and φV4 as signals based on the predetermined high potential (H) and low potential (L). The low potential (L) of the signal output by the line selection circuit 28 is lower than the substrate potential Vsub1 of the first semiconductor substrate 1.

以上のＴＤＩ方式リニアイメージセンサの駆動方法によると、転送クロックφＶ１〜φＶ４のＬ電圧を負電圧にしてＴＤＩ方式リニアイメージセンサを正常動作させ、ダイナミックレンジの拡大や画素暗時出力の低減ができる。   According to the driving method of the TDI-type linear image sensor described above, the TDI-type linear image sensor can be operated normally by setting the L voltage of the transfer clocks φV1 to φV4 to a negative voltage, and the dynamic range can be expanded and the pixel dark output can be reduced.

実施の形態２．
実施の形態２では、実施形態１と同様にＴＤＩ方式リニアイメージセンサにおいて第１及び第２の半導体基板１、２の基板電位Ｖｓｕｂ１、Ｖｓｕｂ２を設定し、転送クロックφＶのＬ電圧を負電圧にする。実施の形態２では、外部からの入力クロックφＴの電圧振幅を拡大して使用するＴＤＩ方式リニアイメージセンサについて説明する。実施の形態２に係るＴＤＩ方式リニアイメージセンサについて、図１５、１６を参照して説明する。 Embodiment 2 FIG.
In the second embodiment, the substrate potentials Vsub1 and Vsub2 of the first and second semiconductor substrates 1 and 2 are set in the TDI linear image sensor as in the first embodiment, and the L voltage of the transfer clock φV is set to a negative voltage. . In the second embodiment, a TDI-type linear image sensor that uses a voltage amplitude of an external input clock φT which is enlarged will be described. The TDI-type linear image sensor according to the second embodiment will be described with reference to FIGS.

図１５は、本発明の実施の形態２に係るＴＤＩ方式リニアイメージセンサの構成を示すブロック図である。図１６は、図１５に示したＴＤＩ方式リニアイメージセンサにおいて、ＴＤＩ段数切替回路１３の前段に設けられたクロックドライバ回路１４の単位セル回路６０の構成を示す回路図である。   FIG. 15 is a block diagram illustrating a configuration of a TDI-type linear image sensor according to Embodiment 2 of the present invention. FIG. 16 is a circuit diagram showing a configuration of the unit cell circuit 60 of the clock driver circuit 14 provided before the TDI stage number switching circuit 13 in the TDI type linear image sensor shown in FIG.

実施の形態２に係るＴＤＩ方式リニアイメージセンサは、図１に示した実施の形態１に係るＴＤＩ方式リニアイメージセンサと同様の構成に加えて、図１５に示すように、ＴＤＩ段数切替回路１３の前段にクロックドライバ回路１４をさらに備える。   The TDI-type linear image sensor according to the second embodiment has a configuration similar to that of the TDI-type linear image sensor according to the first embodiment shown in FIG. A clock driver circuit 14 is further provided in a preceding stage.

クロックドライバ回路１４は、外部からの入力クロックφＴを、それぞれの電圧振幅を大きくするように変換し、ＴＤＩ段数切替回路１３に供給する回路である。本実施形態において、クロックドライバ回路１４は、それぞれの入力クロックφＴ１、φＴ２、φＴＳ毎に、図１５に示す単位セル回路６０を１個ずつ（即ち３個）設けて構成される。   The clock driver circuit 14 is a circuit that converts an external input clock φT so as to increase the respective voltage amplitudes and supplies the converted clock to the TDI stage number switching circuit 13. In the present embodiment, the clock driver circuit 14 is configured by providing one (ie, three) unit cell circuits 60 shown in FIG. 15 for each of the input clocks φT1, φT2, and φTS.

図１６に示すように、クロックドライバ回路１４の単位セル回路６０では３つのインバータ５５、５６、５７が直列に接続されており、例えば入力クロックφＴに対して反転クロック／φＴが出力される。初段のインバータ５５には電源電圧Ｖｄｄ１が供給され、２段目以降のインバータ５６〜５８には、初段のインバータ５５の電源電圧Ｖｄｄ１よりも大きい電源電圧Ｖｄｄ２が供給される（Ｖｄｄ１＜Ｖｄｄ２）。それぞれの電源電圧Ｖｄｄ１、Ｖｄｄ２は、外部電源を用いて所望の大きさに設定される。クロックドライバ回路１４の動作については後述する。   As shown in FIG. 16, in the unit cell circuit 60 of the clock driver circuit 14, three inverters 55, 56, and 57 are connected in series, and for example, an inverted clock / φT is output with respect to the input clock φT. The power supply voltage Vdd1 is supplied to the first-stage inverter 55, and the power supply voltage Vdd2 higher than the power supply voltage Vdd1 of the first-stage inverter 55 is supplied to the second and subsequent inverters 56 to 58 (Vdd1 <Vdd2). Each of the power supply voltages Vdd1 and Vdd2 is set to a desired level by using an external power supply. The operation of the clock driver circuit 14 will be described later.

以上のように構成される実施の形態２に係るＴＤＩ方式リニアイメージセンサによると、転送クロックφＶのＬ電圧を負電圧にした場合の消費電力が低減される。以下、この点について図面を用いて説明する。   According to the TDI-type linear image sensor according to the second embodiment configured as described above, power consumption when the L voltage of the transfer clock φV is set to a negative voltage is reduced. Hereinafter, this point will be described with reference to the drawings.

例えば図１に示したＴＤＩ方式リニアイメージセンサにおいて、垂直シフトレジスタ３３の単位セル回路３０（図７）では、単位セル回路１個あたりに２個のインバータ４１ａ、４１ｂが用いられる。また、図６に示したライン選択回路２８の単位セル回路２５では、単位セル回路１個あたりに２個のインバータ３９ａ、３９ｂが用いられる。このようなインバータ回路においては、ハイレベル側の電源電圧Ｖｄｄが第２の半導体基板２（図１）のウェル電位Ｖｗｅｌｌに等しく設定され、ローレベル側の電源電圧Ｖｓｓは基板電位Ｖｓｕｂ２に等しく設定される。   For example, in the TDI linear image sensor shown in FIG. 1, in the unit cell circuit 30 (FIG. 7) of the vertical shift register 33, two inverters 41a and 41b are used for each unit cell circuit. In the unit cell circuit 25 of the line selection circuit 28 shown in FIG. 6, two inverters 39a and 39b are used for each unit cell circuit. In such an inverter circuit, the power supply voltage Vdd on the high level is set equal to the well potential Vwell of the second semiconductor substrate 2 (FIG. 1), and the power supply voltage Vss on the low level is set equal to the substrate potential Vsub2. You.

以上の場合、インバータ回路を正常に動作させるためには、電源電圧Ｖｄｄを転送クロックφＶのＨ電圧（ハイレベルの電圧）以上とし、基板電位Ｖｓｕｂ２を転送クロックφＶのＬ電圧以下とする必要がある。   In the above case, in order to operate the inverter circuit normally, the power supply voltage Vdd needs to be higher than the H voltage (high level voltage) of the transfer clock φV, and the substrate potential Vsub2 needs to be lower than the L voltage of the transfer clock φV. .

ここで、一般に外部から与えられる入力クロックφＴ１、φＴ２、φＴＳのクロック電圧は、いわゆるＴＴＬレベル等である場合が多く、転送クロックφＶに比べて電圧振幅が小さいことが想定される。この場合、図７に示した単位セル回路３０において、インバータ４１ａおよび４１ｂの入力ゲートに印加される電圧がＶｄｄとＶｓｓの中間付近の電圧となり、貫通電流が多く流れて消費電力が増加することが考えられる。   Here, the clock voltages of the input clocks φT1, φT2, and φTS generally applied from the outside are often so-called TTL levels or the like, and it is assumed that the voltage amplitude is smaller than that of the transfer clock φV. In this case, in the unit cell circuit 30 shown in FIG. 7, the voltage applied to the input gates of the inverters 41a and 41b becomes a voltage near the middle between Vdd and Vss, and a large through current flows, which increases power consumption. Conceivable.

これに対して、本実施形態に係るＴＤＩ方式リニアイメージセンサでは、クロックドライバ回路１４を用いることにより、上記のような貫通電流を抑制する。以下、本実施形態に係るＴＤＩ方式リニアイメージセンサの動作を説明する。   On the other hand, in the TDI linear image sensor according to the present embodiment, the through current as described above is suppressed by using the clock driver circuit 14. Hereinafter, the operation of the TDI-type linear image sensor according to the present embodiment will be described.

図１５に示した本発明の実施の形態２によるＴＤＩ方式リニアイメージセンサでは、入力クロックφＴ１、φＴ２、φＴＳは、クロックドライバ回路１４に入力される。クロックドライバ回路１４は、各入力クロックφＴ１、φＴ２、φＴＳを昇圧し、クロックドライバ回路１４の出力信号がシフトレジスタ３３に入力される。   In the TDI-type linear image sensor according to the second embodiment of the present invention shown in FIG. 15, the input clocks φT1, φT2, and φTS are input to the clock driver circuit. The clock driver circuit 14 boosts each of the input clocks φT1, φT2, and φTS, and the output signal of the clock driver circuit 14 is input to the shift register 33.

図１６に示したクロックドライバ回路１４の単位セル回路６０において、入力クロックφＴが“Ｌ”のとき、初段インバータ５５の出力が“Ｈ”となり、Ｂ点の電位は「Ｖｄｄ１」となる。２段目のインバータ５６の入力は“Ｈ”であるから、その出力は“Ｌ”となり、Ｄ点の電位は「Ｖｓｓ」となる。このとき、逆向きのインバータ５８の入力が“Ｌ”であるから、その出力は“Ｈ”となり、Ｃ点の電位が「Ｖｄｄ２」に引き上げられる。このとき、Ｂ点〜Ｃ点間に設けられたＮＭＯＳトランジスタ５９はＢ点とＣ点の電位差によって生じる電流をカットオフするためのスイッチとして作用する。３段目のインバータ５７の入力は“Ｌ”であるから、その出力は“Ｈ”となり、Ｆ点の電位は「Ｖｄｄ２」となる。   In the unit cell circuit 60 of the clock driver circuit 14 shown in FIG. 16, when the input clock φT is “L”, the output of the first-stage inverter 55 becomes “H”, and the potential at the point B becomes “Vdd1”. Since the input of the second-stage inverter 56 is “H”, its output becomes “L” and the potential at the point D becomes “Vss”. At this time, since the input of the inverter 58 in the opposite direction is "L", its output becomes "H" and the potential at the point C is raised to "Vdd2". At this time, the NMOS transistor 59 provided between the points B and C functions as a switch for cutting off a current generated by a potential difference between the points B and C. Since the input of the third-stage inverter 57 is “L”, its output becomes “H” and the potential at the point F becomes “Vdd2”.

また、入力クロックφＴが“Ｈ”のとき、初段インバータ５５の出力が“Ｌ”となり、Ｂ点の電位は「Ｖｓｓ」となる。２段目のインバータ５６の入力は“Ｌ”であるから、その出力は“Ｈ”となり、Ｄ点の電位は「Ｖｄｄ２」となる。このとき、逆向きのインバータ５８の入力が“Ｈ”であるから、その出力は“Ｌ”となり、Ｃ点の電位は「Ｖｓｓ」となる。３段目のインバータ５７の入力は“Ｈ”であるから、その出力は“Ｌ”となり、Ｆ点の電位は「Ｖｓｓ」となる。   When the input clock φT is “H”, the output of the first-stage inverter 55 becomes “L”, and the potential at the point B becomes “Vss”. Since the input of the second-stage inverter 56 is "L", its output becomes "H" and the potential at the point D becomes "Vdd2". At this time, since the input of the inverter 58 in the opposite direction is "H", its output becomes "L" and the potential at the point C becomes "Vss". Since the input of the third-stage inverter 57 is "H", its output becomes "L" and the potential at the point F becomes "Vss".

以上の動作において、２段目以降のインバータ５６〜５８の入力電圧は「Ｖｄｄ２」または「Ｖｓｓ」であり、ウェル電位Ｖｗｅｌｌまたは基板電位Ｖｓｕｂ２に等しいことから、これらのインバータ５６〜５８では貫通電流が流れないようにすることができる。   In the above operation, the input voltage of the second and subsequent inverters 56 to 58 is “Vdd2” or “Vss” and is equal to the well potential Vwell or the substrate potential Vsub2. It can be prevented from flowing.

また、初段のインバータ５５の電源電圧Ｖｄｄ１を入力クロックφＴのＨ電圧と等しくなるように設定しておくことにより、入力クロックφＴが“Ｈ”の場合には初段のインバータ５５に貫通電流が流れない。なお、入力クロックφＴが“Ｌ”で例えばＬ電圧が０Ｖの場合には、転送クロックφＶのＬ電圧を負電圧にするためにローレベル側の電源電圧Ｖｓｕｂ２を負電圧にすると、初段のインバータ５５に貫通電流が流れることが想定される。この際、初段のインバータ５５を構成するトランジスタサイズを必要最小限にしておくことにより、貫通電流の電流量を少なく抑えることができる。   Further, by setting the power supply voltage Vdd1 of the first-stage inverter 55 to be equal to the H voltage of the input clock φT, a through current does not flow through the first-stage inverter 55 when the input clock φT is “H”. . When the input clock φT is “L” and the L voltage is 0 V, for example, if the low-level power supply voltage Vsub2 is set to a negative voltage in order to make the L voltage of the transfer clock φV negative, the first-stage inverter 55 It is assumed that a through-current flows through the. At this time, by minimizing the size of the transistors constituting the first-stage inverter 55 to a necessary minimum, the amount of through current can be reduced.

以上の構成によれば、転送クロックφＶのＬ電圧を負電圧にする場合、ＴＤＩ段数設定のための外部からの入力クロックφＴのクロック振幅が小さい場合であっても消費電力を低減できるといった効果がある。   According to the above configuration, when the L voltage of the transfer clock φV is set to a negative voltage, the power consumption can be reduced even when the clock amplitude of the external input clock φT for setting the number of TDI stages is small. is there.

以上のように、本実施形態に係るＴＤＩ方式リニアイメージセンサは、クロックドライバ回路１４をさらに備える。クロックドライバ回路１４は、外部から入力される選択信号である入力クロックφＴを、ハイレベル側の電源電圧Ｖｄｄ２に応じた高電位“Ｈ”及びローレベル側の電源電圧Ｖｓｓに応じた低電位“Ｌ”に基づく信号に変換する。ＴＤＩ段数切替回路１３におけるライン選択回路２８は、クロックドライバ回路１４によって変換された信号に基づき動作する。   As described above, the TDI linear image sensor according to the present embodiment further includes the clock driver circuit 14. The clock driver circuit 14 changes the input clock φT, which is a selection signal input from the outside, to a high potential “H” corresponding to the high-level power supply voltage Vdd2 and a low potential “L” corresponding to the low-level power supply voltage Vss. To a signal based on ". The line selection circuit 28 in the TDI stage number switching circuit 13 operates based on the signal converted by the clock driver circuit 14.

以上のＴＤＩ方式リニアイメージセンサによると、外部からの選択信号としての入力クロックφＴの電圧振幅よりも、ライン選択回路２２から出力される転送クロックφＶの電圧振幅を大きくすることができる。また、この際の貫通電流を抑制することができる。   According to the TDI-type linear image sensor described above, the voltage amplitude of the transfer clock φV output from the line selection circuit 22 can be larger than the voltage amplitude of the input clock φT as an external selection signal. Further, the through current at this time can be suppressed.

実施の形態３．
実施の形態３では、実施形態１、２と同様にＴＤＩ方式リニアイメージセンサにおいて第１及び第２の半導体基板１、２の基板電位Ｖｓｕｂ１、Ｖｓｕｂ２を設定し、転送クロックφＶのＬ電圧を負電圧にする。実施の形態２では、ハイレベル側の電源電圧を二つに分けることでクロックドライバ回路における消費電力を低減した。実施の形態３では、クロックドライバ回路においてさらにローレベル側の電源電圧を二つに分けるＴＤＩ方式リニアイメージセンサについて、図１７、１８を参照して説明する。 Embodiment 3 FIG.
In the third embodiment, the substrate potentials Vsub1 and Vsub2 of the first and second semiconductor substrates 1 and 2 are set in the TDI linear image sensor as in the first and second embodiments, and the L voltage of the transfer clock φV is set to a negative voltage. To In the second embodiment, the power consumption in the clock driver circuit is reduced by dividing the high-level power supply voltage into two. In the third embodiment, a TDI-type linear image sensor in which a low-level power supply voltage is further divided into two in a clock driver circuit will be described with reference to FIGS.

図１７は、本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサの構成を示すブロック図である。図１８は、図１７に示したＴＤＩ方式リニアイメージセンサにおいて、ＴＤＩ段数切替回路１３の前段に設けられたクロックドライバ回路１４Ａの単位セル回路６０Ａの構成を示した回路図である。   FIG. 17 is a block diagram showing a configuration of a TDI-type linear image sensor according to Embodiment 3 of the present invention. FIG. 18 is a circuit diagram showing a configuration of a unit cell circuit 60A of a clock driver circuit 14A provided in a stage preceding the TDI stage number switching circuit 13 in the TDI type linear image sensor shown in FIG.

本発明の実施の形態３に係るＴＤＩ方式リニアイメージセンサは、図１５に示した実施の形態２に係るＴＤＩ方式リニアイメージセンサと同様の構成において、ローレベル側にも二つの電源電圧Ｖｓｓ１、Ｖｓｓ２を用いるクロックドライバ回路１４Ａを備える。   The TDI-type linear image sensor according to the third embodiment of the present invention has the same configuration as the TDI-type linear image sensor according to the second embodiment shown in FIG. 15, and has two power supply voltages Vss1 and Vss2 on the low level side. Is provided.

図１８に示すように、本実施形態におけるクロックドライバ回路１４Ａの単位セル回路６０Ａでは、ローレベル側の電源電圧Ｖｓｓ１、Ｖｓｓ２のうち、絶対値が小さい方の電圧Ｖｓｓ１は初段のインバータ５５に与えられ、他方の電圧Ｖｓｓ１は２段目以降のインバータ５６〜５８に与えられる。ローレベル側の電源電圧Ｖｓｓ１、Ｖｓｓ２の設定は、各インバータのローレベル側を外部電源等に接続することにより行われる。また、Ｖｓｓ１＝０Ｖであってもよく、この場合には初段のインバータ５５は接地される。   As shown in FIG. 18, in the unit cell circuit 60A of the clock driver circuit 14A according to the present embodiment, the voltage Vss1 having a smaller absolute value among the low-level power supply voltages Vss1 and Vss2 is supplied to the first-stage inverter 55. , And the other voltage Vss1 is applied to the second and subsequent inverters 56 to 58. The setting of the low-level power supply voltages Vss1 and Vss2 is performed by connecting the low-level side of each inverter to an external power supply or the like. In addition, Vss1 may be 0 V. In this case, the first-stage inverter 55 is grounded.

また、本実施形態では、クロックドライバ回路１４Ａ内のインバータおよびＰＭＯＳトランジスタをトリプルウェル構造のＣＭＯＳトランジスタで構成する。   Further, in the present embodiment, the inverter and the PMOS transistor in the clock driver circuit 14A are constituted by CMOS transistors having a triple well structure.

以上のように構成される実施の形態３に係るＴＤＩ方式リニアイメージセンサによれば、転送クロックφＶのＬ電圧を負電圧にした場合の消費電力がさらに低減される。以下、この点について図面を用いて説明する。   According to the TDI-type linear image sensor according to the third embodiment configured as described above, power consumption when the L voltage of the transfer clock φV is set to a negative voltage is further reduced. Hereinafter, this point will be described with reference to the drawings.

図１５に示したＴＤＩ方式リニアイメージセンサでは、入力クロックφＴが０Ｖの場合には基板電位Ｖｓｕｂ２を負電位にすると、初段のインバータ５５に貫通電流が流れることが想定された。これに対して、図１８に示した本実施形態に係るＴＤＩ方式リニアイメージセンサでは、ローレベル側も二つの電源電圧Ｖｓｓ１、Ｖｓｓ２を用いることで、入力クロックφＴが０Ｖの場合でも貫通電流が流れないようにする。   In the TDI-type linear image sensor shown in FIG. 15, when the substrate potential Vsub2 is set to a negative potential when the input clock φT is 0 V, it is assumed that a through current flows to the first-stage inverter 55. On the other hand, in the TDI-type linear image sensor according to the present embodiment shown in FIG. 18, the through-current flows even when the input clock φT is 0 V by using the two power supply voltages Vss1 and Vss2 on the low level side. Not to be.

図１８の単位セル回路において、入力クロックφＴが“Ｈ”のとき、初段インバータ５５の出力が“Ｌ”となり、Ｂ点の電位は「Ｖｓｓ１」となる。２段目のインバータ５６の入力は“Ｌ”であるから、その出力は“Ｈ”となり、Ｄ点の電位は「Ｖｄｄ２」となる。このとき、逆向きのインバータ５８の入力が“Ｈ”であるから、その出力は“Ｌ”となり、Ｃ点の電位は「Ｖｓｓ２」に引き下げられる。このとき、Ｂ点〜Ｃ点間に設けられたＰＭＯＳトランジスタ６１はＢ点とＣ点の電位差によって生じる電流をカットオフするためのスイッチとして作用する。３段目のインバータ５７の入力は“Ｈ”であるから、その出力は“Ｌ”となり、Ｆ点の電位は「Ｖｓｓ２」となる。   In the unit cell circuit of FIG. 18, when the input clock φT is “H”, the output of the first-stage inverter 55 becomes “L”, and the potential at the point B becomes “Vss1”. Since the input of the second-stage inverter 56 is "L", its output becomes "H" and the potential at the point D becomes "Vdd2". At this time, since the input of the inverter 58 in the opposite direction is "H", its output becomes "L" and the potential at the point C is reduced to "Vss2". At this time, the PMOS transistor 61 provided between the points B and C functions as a switch for cutting off a current generated by a potential difference between the points B and C. Since the input of the third-stage inverter 57 is “H”, its output becomes “L” and the potential at the point F becomes “Vss2”.

図１８の単位セル回路６０Ａにおける入力クロックφＴが“Ｌ”のときの動作については、実施の形態２（図１６）と同様であるため説明を省略する。   The operation when the input clock φT is “L” in the unit cell circuit 60A of FIG. 18 is the same as that of the second embodiment (FIG. 16), and therefore the description is omitted.

以上の動作において、２段目以降のインバータ５６〜５８の入力電圧は「Ｖｄｄ２」または「Ｖｓｓ２」である。各電源電圧Ｖｄｄ２、Ｖｓｓ２をウェル電位Ｖｗｅｌｌと基板電位Ｖｓｕｂ２とに等しく設定することにより、これらのインバータ５６〜５８では貫通電流が流れないようにすることができる。   In the above operation, the input voltages of the second and subsequent inverters 56 to 58 are “Vdd2” or “Vss2”. By setting the power supply voltages Vdd2 and Vss2 equal to the well potential Vwell and the substrate potential Vsub2, it is possible to prevent a through current from flowing in these inverters 56 to 58.

また、初段のインバータ５５のハイレベル側の電源電圧Ｖｄｄ１を入力クロックφＴのＨ電圧と等しく設定し、ローレベル側の電源電圧Ｖｓｓ１を入力クロックφＴのＬ電圧と等しく設定することにより、初段のインバータ５５においても貫通電流が流れないようにすることができる。   Further, by setting the high-level power supply voltage Vdd1 of the first-stage inverter 55 equal to the H voltage of the input clock φT and setting the low-level power supply voltage Vss1 equal to the L voltage of the input clock φT, the first-stage inverter 55 Also at 55, it is possible to prevent a through current from flowing.

以上のような本実施形態に係るＴＤＩ方式リニアイメージセンサでは、共通の半導体基板２上に形成した回路の中でＣＭＯＳ回路の基板電位を「Ｖｓｓ１」と「Ｖｓｓ２」の２つに分ける必要がある。そこで、トリプルウェルのＣＭＯＳ回路を採用することにより、これを実現できる。   In the TDI-type linear image sensor according to this embodiment as described above, the substrate potential of the CMOS circuit in the circuit formed on the common semiconductor substrate 2 needs to be divided into two, "Vss1" and "Vss2". . This can be realized by employing a triple well CMOS circuit.

以上の構成によれば、転送クロックφＶのＬ電圧を負電圧にする場合、ＴＤＩ段数設定の為の外部からの入力クロックφＴのクロック振幅が小さい場合における消費電力の低減をより良く行えるといった効果がある。   According to the above configuration, when the L voltage of the transfer clock φV is set to a negative voltage, power consumption can be reduced more effectively when the clock amplitude of the external input clock φT for setting the number of TDI stages is small. is there.

以上のように、本実施形態に係るＴＤＩ方式リニアイメージセンサにおいて、第２の半導体基板２には、トリプルウェル構造のトランジスタを含むＣＭＯＳ回路としてクロックドライバ回路１４Ａ及びライン選択回路２２等が構成される。これにより、クロックドライバ回路１４Ａとライン選択回路２２のＶＤＤ電圧およびＶＳＳ電圧を異なる電位に設定でき、第２の半導体基板２上の回路の低消費電力化を図ることができる。   As described above, in the TDI-type linear image sensor according to the present embodiment, the clock driver circuit 14A, the line selection circuit 22, and the like are configured on the second semiconductor substrate 2 as CMOS circuits including transistors having a triple well structure. . As a result, the VDD voltage and the VSS voltage of the clock driver circuit 14A and the line selection circuit 22 can be set to different potentials, and the power consumption of the circuit on the second semiconductor substrate 2 can be reduced.

また、本実施形態に係るＴＤＩ方式リニアイメージセンサの駆動方法は、クロックドライバ回路１４Ａに、選択信号としての入力クロックφＴのＨ電圧に等しい電位「Ｖｄｄ１」を設定するステップと、入力クロックφＴのＬ電圧に等しい電位「Ｖｓｓ１」を設定するステップとを含む。これにより、クロックドライバ回路１４Ａに流れ得る貫通電流が低減され、消費電力を低減することができる。   The method of driving the TDI-type linear image sensor according to the present embodiment includes the steps of: setting a potential “Vdd1” equal to the H voltage of the input clock φT as a selection signal in the clock driver circuit 14A; Setting a potential “Vss1” equal to the voltage. Thereby, a through current that can flow through the clock driver circuit 14A is reduced, and power consumption can be reduced.

以上のように、本発明の具体的な実施形態及び変形例について説明したが、本発明は上記形態に限定されるものではなく、本発明の範囲内で種々の変更を行って実施することができる。例えば、上記の個々の実施形態の内容を適宜組み合わせたものを本発明の一実施形態としてもよい。   As described above, specific embodiments and modified examples of the present invention have been described. However, the present invention is not limited to the above-described embodiments, and various modifications can be made within the scope of the present invention. it can. For example, an embodiment of the present invention may be appropriately combined with the contents of the individual embodiments described above.

１ 第１の半導体基板、２ 第２の半導体基板、３ 画素アレイ、４ パッド、５ 水平ＣＣＤ、６ 出力アンプ、７ ＣＭＯＳ回路、８ バンプ、９ パッケージ、１０ パッド（パッケージ上）、１１ ワイヤボンド、１２ リードピン、１３ ＴＤＩ段数切替回路、１４ クロックドライバ回路、１５ 選択線、１６ 選択線、１７ 画素、１８ 電荷排出ドレイン、１９ 電荷蓄積部、２０ 転送ゲート、２１ 分離領域、２２ コンタクト、２３ 金属配線、２４ パッド、２５ 単位セル回路、２６ 金属配線、２７ パッド、２８ ライン選択回路、２９ ライン出力、３０ 単位セル回路、３１ 金属配線、３２ パッド、３３ 垂直シフトレジスタ、３４ バンプ用パッド、３５ バンプ用パッド、３６ ＮＭＯＳ、３７ ＰＭＯＳ、３８ トランスミッションゲート、３９ インバータ、４０ ＮＭＯＳ、４１ インバータ、４２ 電荷、４３ ポテンシャル井戸、４４ ｐ型Ｓｉ基板、４５ ゲート酸化膜、４６ ゲート、４７ ｎ型不純物領域、４８ チャネル、４９ Ｎウェル、５０ ゲート酸化膜、５１ ゲート、５２ ｐ型不純物領域、５３ チャネル、５４ フィールド酸化膜、５５ インバータ、５６ インバータ、５７ インバータ、５８ インバータ、５９ ＮＭＯＳ、６０ 単位セル回路、６１ ＰＭＯＳ   1 1st semiconductor substrate, 2nd semiconductor substrate, 3 pixel array, 4 pads, 5 horizontal CCD, 6 output amplifier, 7 CMOS circuit, 8 bumps, 9 packages, 10 pads (on package), 11 wire bonds, 12 lead pin, 13 TDI stage number switching circuit, 14 clock driver circuit, 15 selection line, 16 selection line, 17 pixel, 18 charge discharging drain, 19 charge storage section, 20 transfer gate, 21 isolation region, 22 contact, 23 metal wiring, 24 pads, 25 unit cell circuits, 26 metal wirings, 27 pads, 28 line selection circuits, 29 line outputs, 30 unit cell circuits, 31 metal wirings, 32 pads, 33 vertical shift registers, 34 bump pads, 35 bump pads , 36 NMOS, 37 PMOS, 38 transformer Mission gate, 39 inverter, 40 NMOS, 41 inverter, 42 charge, 43 potential well, 44 p-type Si substrate, 45 gate oxide film, 46 gate, 47 n-type impurity region, 48 channel, 49 N well, 50 gate oxide film , 51 gate, 52 p-type impurity region, 53 channel, 54 field oxide film, 55 inverter, 56 inverter, 57 inverter, 58 inverter, 59 NMOS, 60 unit cell circuit, 61 PMOS

Claims (6)

光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極を有する画素が２次元配置された画素群と、
前記転送電極の各々に接続され、複相の転送クロックを供給する複数の選択線と、
前記複相の転送クロックにおいて、前記複数の選択線の内の所定の選択線に供給する転送クロックを選択するライン選択回路と、
時間遅延積分された電荷を水平転送する水平転送部とを備え、
前記画素群と前記複数の選択線と前記水平転送部とが、第１の半導体基板上に形成され、
前記ライン選択回路は、前記第１の半導体基板に電気的に接続された第２の半導体基板上に形成され、
前記第１の半導体基板の基板電位と前記第２の半導体基板の基板電位とが、電気的に独立であり、
前記第２の半導体基板の基板電位が、前記第１の半導体基板の基板電位の接地電位よりも低い負電圧であり、
前記複相の転送クロックは、前記第１の半導体基板の基板電位よりも高いハイレベル、及び前記第１の半導体基板の基板電位よりも低い負電圧であるローレベルを有し、
前記第２の半導体基板の基板電位は、前記複相の転送クロックのローレベルの負電圧よりも低い
ことを特徴とするＴＤＩ方式リニアイメージセンサ。 A pixel group in which pixels having a transfer electrode for performing photoelectric conversion, integrating the generated charges with a time delay, and vertically transferring the pixels are two-dimensionally arranged;
A plurality of selection lines connected to each of the transfer electrodes and supplying a multi-phase transfer clock;
A line selection circuit that selects a transfer clock to be supplied to a predetermined one of the plurality of selection lines in the multi-phase transfer clock;
A horizontal transfer unit for horizontally transferring the charge delayed and integrated,
The pixel group, the plurality of selection lines, and the horizontal transfer unit are formed on a first semiconductor substrate;
The line selection circuit is formed on a second semiconductor substrate electrically connected to the first semiconductor substrate,
And the substrate potential of said first substrate potential of the semiconductor substrate and the second semiconductor substrate, Ri electrically independent der,
A substrate potential of the second semiconductor substrate is a negative voltage lower than a ground potential of the substrate potential of the first semiconductor substrate;
The multi-phase transfer clock has a high level higher than the substrate potential of the first semiconductor substrate, and a low level that is a negative voltage lower than the substrate potential of the first semiconductor substrate,
The TDI-type linear image sensor , wherein a substrate potential of the second semiconductor substrate is lower than a low-level negative voltage of the multi-phase transfer clock . 前記画素群において前記電荷が転送される転送方向を設定する出力信号を前記ライン選択回路に出力する垂直シフトレジスタをさらに備え、
前記ライン選択回路は、前記出力信号に基づいて、前記複相の転送クロックのいずれかを入れ替えて逆相の転送クロックを生成する
請求項１に記載のＴＤＩ方式リニアイメージセンサ。 The pixel group further includes a vertical shift register that outputs an output signal for setting a transfer direction in which the charge is transferred to the line selection circuit,
2. The TDI-type linear image sensor according to claim 1, wherein the line selection circuit replaces one of the multi-phase transfer clocks and generates a reverse-phase transfer clock based on the output signal. 3. 前記第２の半導体基板には、トリプルウェル構造のトランジスタを含むＣＭＯＳ回路が構成される
請求項１又は２に記載のＴＤＩ方式リニアイメージセンサ。 Wherein the second semiconductor substrate, TDI scheme linear image sensor according to claim 1 or 2 CMOS circuit is formed including a transistor of triple-well structure. 外部から入力される選択信号を、所定の高電位及び低電位に基づく信号に変換するクロックドライバ回路をさらに備え、
前記ライン選択回路は、前記クロックドライバ回路によって変換された信号に基づき動作する
請求項１〜３のいずれか１項に記載のＴＤＩ方式リニアイメージセンサ。 A clock driver circuit that converts a selection signal input from outside into a signal based on predetermined high potential and low potential,
It said line selection circuit, TDI scheme linear image sensor according to any one of claims 1 to 3 operates based on the converted signal by the clock driver circuit. 前記第２の半導体基板の基板電位を前記第１の半導体基板の基板電位よりも低く設定するステップと、
前記ライン選択回路が、所定の高電位及び低電位に基づく信号を出力するステップとを含み、
前記ライン選択回路によって出力された信号の低電位は、前記第１の半導体基板の基板電位よりも低い
請求項１〜４のいずれか１項に記載のＴＤＩ方式リニアイメージセンサの駆動方法。 Setting the substrate potential of the second semiconductor substrate lower than the substrate potential of the first semiconductor substrate;
The line selection circuit includes a step of outputting a signal based on predetermined high potential and low potential,
The method of driving a TDI-type linear image sensor according to any one of claims 1 to 4 , wherein a low potential of the signal output by the line selection circuit is lower than a substrate potential of the first semiconductor substrate. 前記クロックドライバ回路に、前記選択信号のハイレベルに等しい電位を設定するステップと、
前記クロックドライバ回路に、前記選択信号のローレベルに等しい電位を設定するステップとを含む
請求項４に記載のＴＤＩ方式リニアイメージセンサの駆動方法。 Setting a potential equal to a high level of the selection signal in the clock driver circuit;
5. The method according to claim 4 , further comprising: setting a potential equal to a low level of the selection signal in the clock driver circuit.

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