JP6675998B2 - TDI type linear image sensor and driving method thereof - Google Patents
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Description
本発明は、リモートセンシング等の分野で用いられるTDI方式リニアイメージセンサ、及びその駆動方法に関する。 The present invention relates to a TDI-type linear image sensor used in the field of remote sensing and the like, and a driving method thereof.
半導体基板上に多数の光検出器をアレイ状に配置し、同一基板上に信号電荷の読出回路や出力アンプを備えたイメージセンサが多数開発されている。リモートセンシングにおいては、光検出器を1次元アレイ状に配置したリニアイメージセンサを人工衛星等に搭載して、アレイと垂直な方向を衛星の進行方向に一致させることによって地表の2次元画像を撮影する。画像解像度を向上させるには画素ピッチをできるだけ小さくすることが望ましいが、光検出器の面積が縮小する分だけ入射光量が減少し、S/N比が劣化するという課題があった。 Many image sensors having a large number of photodetectors arranged in an array on a semiconductor substrate and having a signal charge readout circuit and an output amplifier on the same substrate have been developed. In remote sensing, a two-dimensional image of the earth's surface is captured by mounting a linear image sensor with photodetectors arranged in a one-dimensional array on an artificial satellite or the like and matching the direction perpendicular to the array with the direction of travel of the satellite. I do. To improve the image resolution, it is desirable to reduce the pixel pitch as much as possible. However, there is a problem that the amount of incident light is reduced by the reduction in the area of the photodetector, and the S / N ratio is deteriorated.
S/N比を改善するための巧妙な手段としてTDI方式(Time Delay and Integration)のイメージセンサが開発されている。TDI方式は、2次元イメージセンサであるFFT(フル・フレーム・トランスファ)型CCD(Charge Coupled Devices)を用いて、電荷転送のタイミングを被写体像の移動タイミングに同期させることでS/Nを改善する、CCDイメージセンサの読出し方式である。リモートセンシングの場合、垂直方向の電荷転送を衛星の移動速度に合わせることでTDI動作が実現できる。垂直CCDでM段のTDI動作を行うと、蓄積時間が実効的にM倍となるため、感度がM倍向上し、S/Nは√M倍に改善される。 As a sophisticated means for improving the S / N ratio, a TDI (Time Delay and Integration) image sensor has been developed. The TDI method uses a two-dimensional image sensor, an FFT (full frame transfer) type CCD (Charge Coupled Device), and synchronizes the timing of charge transfer with the movement timing of a subject image to improve S / N. , A CCD image sensor reading method. In the case of remote sensing, the TDI operation can be realized by adjusting the vertical charge transfer to the moving speed of the satellite. When an M-stage TDI operation is performed by the vertical CCD, the accumulation time is effectively increased by M times, so that the sensitivity is improved by M times and the S / N is improved by √M times.
TDI方式のイメージセンサはTDI段数に比例して感度が変わるため、被写体の輝度に応じてTDI段数を切り替えられることが望ましい。このようなTDI段数切り替え機能を実現する方法の一つとして、例えば特許文献1記載の方法が提案されている。特許文献1は、所定の画素行の上流側と下流側で垂直CCDの転送方向を順方向と逆方向に切り替えるように構成されたもので、順方向に転送された電荷だけが信号として出力される。このとき、垂直シフトレジスタとライン選択回路等からなる段数切替回路によって転送方向の切替位置を制御することで、TDI段数を任意に設定することを可能にしている。
Since the sensitivity of a TDI image sensor changes in proportion to the number of TDI stages, it is desirable that the number of TDI stages can be switched in accordance with the luminance of the subject. As one of the methods for realizing the function of switching the number of TDI stages, for example, a method described in
また、外部クロックの与え方によってTDI動作における転送方向の順方向と逆方向とを切り替え制御する双方向TDIが提案されている。特許文献2はこのような双方向TDIの一例として、基板裏面から光を入射させる裏面入射型のイメージセンサを開示している。特許文献2のイメージセンサでは、垂直転送クロックは、金属バンプによって接合されたドライブパッド用変換基板を経由して外部から与えられる。特許文献2では、垂直転送クロックに基づくTDI動作の転送方向を制御して、TDI動作の撮像に要する時間の短縮を図っている。
Further, a bidirectional TDI has been proposed in which a transfer direction in a TDI operation is switched between a forward direction and a reverse direction depending on how an external clock is applied.
また、CCDイメージセンサにおいて、画素暗時出力を低減するための技術としてMPP(Multi Pinned Phase)動作が知られている。CCDでは、転送電極に印加される電圧に応じて転送チャネルにポテンシャル井戸が形成され、クロック動作に応じてポテンシャル井戸が移動することで電荷転送が行われる。MPP動作によると、転送電極に充分低い負電圧を印加して電極下を反転状態にピニングさせることで、酸化膜界面での熱励起電子の発生を抑制して画素暗電流が低減される。 Also, in a CCD image sensor, an MPP (Multi Pinned Phase) operation is known as a technique for reducing the output when a pixel is dark. In a CCD, a potential well is formed in a transfer channel according to a voltage applied to a transfer electrode, and charge transfer is performed by moving the potential well according to a clock operation. According to the MPP operation, by applying a sufficiently low negative voltage to the transfer electrode to cause pinning under the electrode to an inverted state, generation of thermally excited electrons at the oxide film interface is suppressed, and the pixel dark current is reduced.
本願発明者は、TDI方式のイメージセンサにMPP動作を適用することを検討した。TDI方式のイメージセンサにおいて、MPP動作を可能にするような負電圧を転送クロックに用いることは、ノイズ低減の点で有利であると考えられる。 The inventor of the present application has studied applying the MPP operation to a TDI image sensor. In a TDI-type image sensor, using a negative voltage that enables an MPP operation as a transfer clock is considered to be advantageous in terms of noise reduction.
また、TDI動作において転送できる電荷量の上限値(即ち画素の飽和電荷量)は、ポテンシャル井戸の面積と深さによって決まる。ポテンシャル井戸の深さは、転送クロックの電圧振幅に対応しており、転送クロックの電圧振幅が大きいほど多くの電荷が転送できる。画素の微細化が進むにつれてポテンシャル井戸の面積はますます縮小傾向にあることから、ダイナミックレンジを確保するためにはポテンシャル井戸を深くする必要がある。よって、TDI方式のイメージセンサにおける転送クロックに負電圧を用いて、クロック電圧振幅を大きくすることは、ダイナミックレンジ拡大の点でも有利であると考えられる。 In addition, the upper limit of the amount of charge that can be transferred in the TDI operation (that is, the amount of saturated charge of a pixel) is determined by the area and depth of the potential well. The depth of the potential well corresponds to the voltage amplitude of the transfer clock, and the larger the voltage amplitude of the transfer clock, the more charges can be transferred. Since the area of the potential well tends to shrink as pixels become finer, it is necessary to deepen the potential well in order to secure a dynamic range. Therefore, it is considered that increasing the clock voltage amplitude by using a negative voltage as the transfer clock in the TDI-type image sensor is also advantageous in terms of expanding the dynamic range.
以上のような本願発明者の検討において、特許文献1、2のような従来のTDI方式のイメージセンサでは、TDI動作を制御するための段数切替回路等を介して転送クロックが転送電極に与えられることから、転送クロックに負電圧を用いることができないという課題が明らかになった(詳細は後述)。
In the study of the inventor of the present application as described above, in the conventional TDI-type image sensor as disclosed in
本発明の目的は、外部クロックによるTDI動作の制御機能を有するTDI方式のイメージセンサにおいて、転送電極に与える転送クロックに負電圧を用いることができるTDI方式リニアイメージセンサを提供することにある。 SUMMARY OF THE INVENTION It is an object of the present invention to provide a TDI-type linear image sensor which can use a negative voltage for a transfer clock applied to a transfer electrode in a TDI-type image sensor having a function of controlling a TDI operation by an external clock.
本発明に係るTDI方式リニアイメージセンサは、画素群と、複数の選択線と、ライン選択回路と、水平転送部とを備える。画素群においては、光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極を有する画素が、2次元配置される。複数の選択線は、転送電極の各々に接続され、複相の転送クロックを供給する。ライン選択回路は、複相の転送クロックにおいて、複数の選択線の内の所定の選択線に供給する転送クロックを選択する。水平転送部は、時間遅延積分された電荷を水平転送する。画素群と複数の選択線と水平転送部とが、第1の半導体基板上に形成される。ライン選択回路は、第1の半導体基板に電気的に接続された第2の半導体基板上に形成される。第1の半導体基板の基板電位と第2の半導体基板の基板電位とが、電気的に独立である。 A TDI-type linear image sensor according to the present invention includes a pixel group, a plurality of selection lines, a line selection circuit, and a horizontal transfer unit. In the pixel group, two-dimensionally arranged pixels having transfer electrodes for performing photoelectric conversion, time-delay integration of generated charges, and vertical transfer are performed. The plurality of selection lines are connected to each of the transfer electrodes and supply a multi-phase transfer clock. The line selection circuit selects a transfer clock to be supplied to a predetermined one of the plurality of select lines in the multi-phase transfer clock. The horizontal transfer unit horizontally transfers the charge subjected to the time delay integration. A pixel group, a plurality of selection lines, and a horizontal transfer unit are formed on a first semiconductor substrate. The line selection circuit is formed on a second semiconductor substrate electrically connected to the first semiconductor substrate. The substrate potential of the first semiconductor substrate and the substrate potential of the second semiconductor substrate are electrically independent.
また、本発明に係るTDI方式リニアイメージセンサの駆動方法は、第2の半導体基板の基板電位を第1の半導体基板の基板電位よりも低く設定するステップと、ライン選択回路が、所定の高電位及び低電位に基づく信号を出力するステップとを含む。ライン選択回路によって出力された信号の低電位は、第1の半導体基板の基板電位よりも低い。 Also, in the driving method of the TDI-type linear image sensor according to the present invention, the step of setting the substrate potential of the second semiconductor substrate to be lower than the substrate potential of the first semiconductor substrate; And outputting a signal based on the low potential. The low potential of the signal output by the line selection circuit is lower than the substrate potential of the first semiconductor substrate.
本発明に係るTDI方式リニアイメージセンサ及びその駆動方法によると、第1の半導体基板の基板電位よりも低い電位を第2の半導体基板の基板電位に設定できる。これにより、外部クロックによるTDI動作の制御機能を有するTDI方式のイメージセンサにおいて、転送電極に与える転送クロックに負電圧を用いることが可能になる。 According to the TDI linear image sensor and the driving method thereof according to the present invention, a potential lower than the substrate potential of the first semiconductor substrate can be set as the substrate potential of the second semiconductor substrate. This makes it possible to use a negative voltage for the transfer clock applied to the transfer electrode in a TDI image sensor having a function of controlling the TDI operation using an external clock.
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、同一の符号を付したものは、同一またはこれに相当するものであり、このことは明細書の全文において共通する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. It is to be noted that components denoted by the same reference numerals are the same or equivalent, and this is common in the entire text of the specification.
実施の形態1.
実施の形態1では、TDI段数の切替え制御が可能なTDI方式リニアイメージセンサを、互いに独立な基板電位を有する第1及び第2の半導体基板を用いて構成する。実施の形態1に係るTDI方式リニアイメージセンサの構成について、以下説明する。
In the first embodiment, a TDI-type linear image sensor capable of controlling switching of the number of TDI stages is configured using first and second semiconductor substrates having mutually independent substrate potentials. The configuration of the TDI linear image sensor according to the first embodiment will be described below.
1.構成
本実施形態に係るTDI方式リニアイメージセンサの全体構成について、図1〜3を参照して説明する。
1. Configuration The overall configuration of the TDI linear image sensor according to the present embodiment will be described with reference to FIGS.
図1は、本発明の実施の形態1に係るTDI方式リニアイメージセンサの構成を示すブロック図である。本実施形態に係るTDI方式リニアイメージセンサは、図1に示すように、第1の半導体基板1と、第2の半導体基板2と、画素アレイ3と、水平CCD5と、出力アンプ6と、バンプ8と、選択線15、16と、TDI段数切替回路13とを備える。
FIG. 1 is a block diagram showing a configuration of a TDI-type linear image sensor according to
第1の半導体基板1は、CCDチップを構成する。第2の半導体基板2は、CMOSチップを構成する。画素アレイ3は、後述する転送電極を有する画素がアレイ状に2次元配置された画素群の一例である。以下、図1に示すように、画素アレイ3において画素が並ぶ水平方向を「X方向」とし、垂直方向を「Y方向」とする。また、+Y方向を上方といい、−Y方向を下方という場合がある。
The
水平CCD5は、画素アレイ3において時間遅延積分された電荷を水平転送する水平転送部の一例である。出力アンプ6は、水平CCD5の出力を外部に読み出すために設けられる。TDI段数切替回路13は、後述するTDI段数の設定動作を実行するための回路である。
The
本実施形態に係るTDI方式リニアイメージセンサにおいては、画素アレイ3、水平CCD5及び出力アンプ6を第1の半導体基板1上に設け、TDI段数切替回路13を第2の半導体基板2上に設ける。このような第1の半導体基板1及び第2の半導体基板2には、それぞれの基板電位Vsub1、Vsub2が電気的に独立して与えられる。これにより、TDI方式リニアイメージセンサに与える複相の転送クロックφVのローレベルの電圧を負電圧に設定可能になる(以下、各種クロックφV、φTのローレベルを“L”と記し、ハイレベルを“H”と記す場合がある)。
In the TDI-type linear image sensor according to the present embodiment, the
図2は、図1に示したTDI方式リニアイメージセンサの概略構造を示す斜視図である。以下、図2に示すように、X方向及びY方向に直交する第1の半導体基板1の厚み方向を「Z方向」とする。
FIG. 2 is a perspective view showing a schematic structure of the TDI type linear image sensor shown in FIG. Hereinafter, as shown in FIG. 2, the thickness direction of the
図2において、画素アレイ3は、第1の半導体基板1において+Z側の主面(表面)上の特定の領域に画素が2次元アレイ状に配列されて形成されている。また、第1の半導体基板1の+Z側の主面上には、複数の入出力用パッド4が、水平CCD5及び出力アンプ6とともに形成されている。
In FIG. 2, the
第2の半導体基板2は、第1の半導体基板1とは別体の基板であり、後述するライン選択回路などのCMOSトランジスタ回路を搭載する。第2の半導体基板2は、第1の半導体基板1の+Z側に、互いの主面を対向させて結合されている。
The
図3は、図2に示したTDI方式リニアイメージセンサのA−A’断面における断面構造図である。図3では、TDI方式リニアイメージセンサがパッケージに実装された状態を示している。 FIG. 3 is a cross-sectional structural view taken along line A-A ′ of the TDI-type linear image sensor shown in FIG. FIG. 3 shows a state in which the TDI type linear image sensor is mounted on a package.
図3に示すように、第1の半導体基板1と第2の半導体基板2とは、金属からなるバンプ8によって電気的に接合され、図3ではさらにセラミック等からなるパッケージ9上に接着されている。また、第1の半導体基板1上の入出力用パッド4とパッケージ9上の金属電極10とがワイヤボンド11によって電気的に接続されている。また、パッケージ9の−Z側の主面(裏面)には、リード12が形成されている。
As shown in FIG. 3, the
図1に戻り、バンプ8は、第1の半導体基板1における画素アレイ3中の画素を選択するための選択線15と、第2の半導体基板2において対応する選択線16との間をバンプ接合する接合部を構成する。
Returning to FIG. 1, the
また、第1の半導体基板1には、複相の転送クロックΦVの入力ピンと、基板電位Vsub1を設定するための設定端子とが、それぞれ入出力用パッド4(図2)に対応して設けられる。基板電位Vsub1の設定端子は、例えば接地される。
Further, on the
また、第2の半導体基板2には、基板電位Vsub2を設定するための設定端子と、各種クロックΦV、ΦTの入力ピンと、各種電源電圧Vdd、Vssの供給端子と、ウェル電位Vwellの設定端子とが設けられる。基板電位Vsub2の設定端子は、例えば所定の負電圧の定電圧源に接続される。所定の負電圧は、基板電位Vsub1の接地電位(GND電位)よりも低い電圧であり、例えば上記のMPP動作を可能にする観点から適宜、設定される。
The
以下、第1の半導体基板1上の回路構成と第2の半導体基板2上の回路構成とをそれぞれ説明する。
Hereinafter, a circuit configuration on the
1−1.第1の半導体基板上の回路構成について
図4は、図2に示したTDI方式リニアイメージセンサにおいて、第1の半導体基板1に形成される回路構成を示す回路図である。
1-1. Circuit Configuration on First Semiconductor Substrate FIG. 4 is a circuit diagram showing a circuit configuration formed on the
図4に示すように、第1の半導体基板1上では、画素17が2次元アレイ状に配列されて画素アレイ3を形成している。図4中の破線の太枠で示した領域は、画素17同士の境界を模式的に示した境界線である。なお、ここでいう画素とは、画像信号を発生させるものであり、リニアイメージセンサ上に配列された垂直転送ゲート20や分離領域21等の配列の最小の繰返し単位である。
As shown in FIG. 4, on the
第1の半導体基板1の画素アレイ3は、図4に示すように、垂直方向(Y方向)において複数の段を有している。各段において、水平方向(X方向)に並んだ複数の画素17が共通の選択線15a〜15dに接続されている。
As shown in FIG. 4, the
また、水平CCD5は、画素アレイ3の−Y側の側方に、電荷蓄積部19を介して配置されている。後述するように、複数段の画素17で時間遅延積分された信号電荷は、画素アレイ3において水平CCD5に向かって垂直方向下方(−Y方向)に転送され、さらに水平CCD5において水平方向(+X方向)に転送されることで、出力アンプ6から読み出される。
The
また、水平CCD5の配置とは反対側の画素アレイ3の側方(+Y側)には、不要な電荷を排出するための電荷排出ドレイン18が設けられている。
Further, on the side (+ Y side) of the
本実施形態においては、垂直方向(Y方向)のTDI転送に4相駆動CCDが用いられる(図9〜図11参照)。画素17は、複相の転送クロックφVを構成する第1〜第4の転送クロックφV1〜φV4に対応して、4本1組の転送ゲート20で構成される。画素17における転送電極20a、20b、20cおよび20dは、ポリシリコンからなり、Si基板上で順に配置される。また、転送電極20a〜20dの下には転送チャネル(図示せず)が形成されている。転送チャネルは、Si基板と逆導電型の不純物領域からなる分離領域21で電気的に分離されている。
In the present embodiment, a four-phase drive CCD is used for TDI transfer in the vertical direction (Y direction) (see FIGS. 9 to 11). The
転送ゲート20における2本の転送電極20aおよび20cは、それぞれ選択線である金属配線15aおよび15c、コンタクトホール22aおよび22c、並びに金属配線23aおよび23cを介して、第1の転送クロックφV1の入力ピン24aおよび第3の転送クロックφV3の入力ピン24cに接続される。残りの2本の転送電極20bおよび20dは、それぞれ選択線である金属配線15bおよび15dを介して、バンプ用パッド34bおよび34dに接続される。
The two
1−2.第2の半導体基板上の回路構成について
図5は、図2に示したTDI方式リニアイメージセンサにおいて、第2の半導体基板2に形成されるTDI段数切替回路13の回路構成を示すブロック図である。
1-2. Circuit Configuration on Second Semiconductor Substrate FIG. 5 is a block diagram showing a circuit configuration of the TDI stage
図5に示すように、第2の半導体基板2上のTDI段数切替回路13は、ライン選択回路28と、垂直シフトレジスタ33とを備える。ライン選択回路28は、金属配線26b、26dに接続される。金属配線26b、26dには、それぞれ入力ピン27b、27dを介して第2及び第4の転送クロックφV2、φV4が入力される。垂直シフトレジスタ33は、3本の金属配線31に接続される。それぞれの金属配線31には、入力ピン32を介して外部からの入力クロックφT1、φT2、φTSが入力される。
As shown in FIG. 5, the TDI stage
また、第2の半導体基板2上のバンプ用パッド35bおよび35dと、第1の半導体基板1上のバンプ用パッド34bおよび34d(図4)とは、金属のバンプ8を介して1対1に接続される。これにより、第1の半導体基板1上の選択線15bおよび15dが、第2の半導体基板2上の金属配線16bおよび16dと1対1に接続される。
The
ライン選択回路28は、選択用MOSトランジスタ群からなる単位セル回路25を垂直画素数分だけ並べて構成される。図6に、ライン選択回路28の単位セル回路25の回路図を示す。
The
図6に示すように、ライン選択回路28中の単位セル回路25は、4個のトランスミッションゲート38a、38b、38c、38dと、2個のインバータ39a、39bとを備える。各トランスミッションゲート38は、1個のNMOSトランジスタ36と1個のPMOSトランジスタ37とが対になって構成される。単位セル回路25を備えたライン選択回路28の動作については後述する。
As shown in FIG. 6, the
図5に戻り、垂直シフトレジスタ33は、シフトレジスタの単位セル回路30を垂直画素数分だけ並べて構成される。図7に、垂直シフトレジスタ33の単位セル回路30の回路図を示す。
Returning to FIG. 5, the
図7に示すように、垂直シフトレジスタ33の単位セル回路30は、2個の伝達ゲート40a、40bと2個のインバータ41a、41bとを備える。各伝達ゲート40a、40bは、NMOSトランジスタからなる。伝達ゲート40a、40bとインバータ41a、41bとは、交互に直列に接続される。単位セル回路30を備えた垂直シフトレジスタ33の動作については後述する。
As shown in FIG. 7, the
2.動作
以下、本実施形態に係るTDI方式リニアイメージセンサの動作について、図面を用いて説明する。
2. Operation Hereinafter, the operation of the TDI-type linear image sensor according to the present embodiment will be described with reference to the drawings.
本実施形態に係るTDI方式リニアイメージセンサ(図1)では、例えば第1の半導体基板1の基板電位Vsub1をGND電位(=0V)に設定し、第2の半導体基板2の基板電位Vsub2を負電圧(<0V)に設定する。これにより、転送クロックφV1〜φV4のL電圧(ローレベルの電圧)を負電圧に設定することが可能になる。このような転送クロックφV1〜φV4のL電圧と基板電位Vsub1、Vsub2の関係について、本願発明者の考察を以下に説明する。
In the TDI type linear image sensor (FIG. 1) according to the present embodiment, for example, the substrate potential Vsub1 of the
2−1.転送クロックと基板電位について
本実施形態に係るTDI方式リニアイメージセンサでは、各転送クロックφV1〜φV4のL電圧に、第1の半導体基板1の基板電位Vsub1よりも充分に低い負電圧を設定することで、CCDイメージセンサのMPP動作と同様に転送電極下を反転状態にピニングさせて画素暗電流を低減できる。図4に示すように、第1の転送クロックφV1は入力ピン24aから転送電極20aに入力され、第3の転送クロックφV3は入力ピン24cから転送電極20cに入力される。この際、それぞれの入力ピン24a、24cから転送電極20a、20cまでの間に、トランジスタ等は介在しない。
2-1. Regarding Transfer Clock and Substrate Potential In the TDI-type linear image sensor according to the present embodiment, a negative voltage sufficiently lower than the substrate potential Vsub1 of the
一方、第2の転送クロックφV2及び第4の転送クロックφV4は、図5に示すように、それぞれの入力ピン27b、27dからライン選択回路26を経由して、残りの転送電極20b、20dのいずれかに入力される(図14参照)。この際、それぞれの入力ピン27b、27dから転送電極20b、20dまでの間には、図6に示すように、トランスミッションゲート38が介在する。本願発明者は、このトランスミッションゲート38が、第2の転送クロックφV2および第4の転送クロックφV4のL電圧を負電圧にすることを妨げる要因となっていることを突き止めた。以下、この点について、図8を用いて説明する。
On the other hand, as shown in FIG. 5, the second transfer clock φV2 and the fourth transfer clock φV4 are transmitted from the respective input pins 27b and 27d via the line selection circuit 26 to any of the remaining
図8は、ライン選択回路28に用いられるトランスミッションゲート38の構造を示している。同図(a)はトランスミッションゲート38の回路図であり、同図(b)はトランスミッションゲート38の素子の断面構造を示した図である。
FIG. 8 shows the structure of the
図8(a)において、トランスミッションゲート38は、二つの接続点A、Bで互いに接続されたNMOSトランジスタ36及びPMOSトランジスタ37を備える。各トランジスタ36、37のゲートには、互いに逆相のクロックφ、/φがそれぞれ入力される(図中の上付きバーを「/」で記す)。
In FIG. 8A, the
図8(b)において、NMOSトランジスタ36は、p型シリコン基板44上にゲート酸化膜45をはさんで形成されるゲート電極46と、n型不純物領域47からなるソースおよびドレインとで構成される。また、PMOSトランジスタ37は、p型シリコン基板44に形成されたNウェル49上にゲート酸化膜50をはさんで形成されるゲート電極51と、p型不純物領域52からなるソースおよびドレインとで構成される。p型シリコン基板44には、接地などの外部接続により基板電位Vsubが設定される。また、Nウェル49のウェル電位Vwellは、外部電源の電源電圧などにより設定される。
8B, the
ライン選択回路28(図6)におけるトランスミッションゲート38では、第2の転送クロックφV2または第4の転送クロックφV4によるクロック電圧が、図8(a)の接続点Aまたは接続点Bに印加される。このように印加されるクロック電圧が基板電位Vsubよりも低い場合には、p型シリコン基板44とn型不純物領域47とで形成されるPN接合に対して順方向にバイアスが加わることとなる。このため、過大電流が流れてライン選択回路28の正常動作を妨げる事態が想定される。
At the
また、印加されるクロック電圧がウェル電位Vwellよりも高い場合には、Nウェル49とp型不純物領域52とで形成されるPN接合に対して順方向にバイアスが加わり、過大電流が流れる事態が同様に想定される。従って、トランスミッションゲート38に対しては、図8(a)の接続点Aまたは接続点Bに印加される転送クロック電圧は、基板電位Vsub以上(且つウェル電位Vwell以下)である必要がある。
When the applied clock voltage is higher than the well potential Vwell, a bias is applied in the forward direction to the PN junction formed by the N well 49 and the p-
従来(例えば特許文献1)のTDI方式のリニアイメージセンサにおいては、ライン選択回路と画素とが同一の半導体基板上に形成され、共通の基板電位(0V)が用いられていた。このため、従来のTDI方式のリニアイメージセンサには、転送クロックのL電圧を負電圧にすると、過大電流が流れて回路が正常動作しないという問題がある。また、CCDイメージセンサのMPP動作のように画素暗電流を低減するためには、画素の電極下を反転状態にピニングさせるように、転送クロックのL電圧を、画素の基板電位(Vsub1)よりも充分に低い負電圧にしなければならない。 In a conventional (for example, Patent Document 1) TDI-type linear image sensor, a line selection circuit and pixels are formed on the same semiconductor substrate, and a common substrate potential (0 V) is used. For this reason, the conventional TDI type linear image sensor has a problem that when the L voltage of the transfer clock is set to a negative voltage, an excessive current flows and the circuit does not operate normally. Further, in order to reduce the pixel dark current as in the MPP operation of the CCD image sensor, the L voltage of the transfer clock is set to be lower than the substrate potential (Vsub1) of the pixel so as to pin the electrode under the pixel in an inverted state. It must be a sufficiently low negative voltage.
以上のような問題に対して、本願発明者は鋭意検討を重ね、図1に示したように第1の半導体基板1と第2の半導体基板2とを別々に形成し、それぞれの基板電位Vsub1、Vsub2を独立にする構成を想到するに到った。この構成によると、例えばGND電位などの第1の半導体基板1の基板電位Vsub1よりも第2の半導体基板2の基板電位Vsub2を低く設定しておくことができ、且つ、第1〜第4の転送クロックφV1〜φV4の全てのL電圧を負電圧に設定可能になる。すなわち、第1の半導体基板1においては基板電位Vsub1を上記L電圧よりも高く維持しつつ、第2の半導体基板2に対する基板電位Vsub2を、トランスミッションゲート38の正常な動作を妨げずに、上記L電圧よりも低い値に設定できる。これにより、TDI方式リニアイメージセンサの画素暗時出力を低減したり、ダイナミックレンジを拡大したりすることができる。
In order to solve the above problems, the inventor of the present application has made intensive studies and formed the
以下、本実施形態に係るTDI方式リニアイメージセンサの動作の詳細を説明する。 Hereinafter, the operation of the TDI-type linear image sensor according to the present embodiment will be described in detail.
2−2.垂直転送動作
まず、本実施形態に係るTDI方式リニアイメージセンサにおける垂直方向の転送動作(TDI動作)について、図9〜図11を参照して説明する。
2-2. Vertical Transfer Operation First, a vertical transfer operation (TDI operation) in the TDI-type linear image sensor according to the present embodiment will be described with reference to FIGS.
図9〜図11は、本実施形態に係るTDI方式リニアイメージセンサに供給するクロックによって生ずるCCD転送チャネルのポテンシャル変化を説明するための模式図である。図9(a)〜(d)は、4相駆動CCDに供給する垂直転送クロックのタイミングチャートである。図10(a)は、4相駆動CCDの電荷転送方向に沿った断面構造を示す。図10(b)〜(f)は、同断面における転送チャネルのポテンシャル変化の様子を時系列に表す。また、図11(a)〜(f)は、であるが、転送電極に供給するクロックが図10(a)〜(f)と異なる場合についての図10(a)〜(f)と同様の図である。 9 to 11 are schematic diagrams for explaining potential changes of the CCD transfer channel caused by a clock supplied to the TDI-type linear image sensor according to the present embodiment. FIGS. 9A to 9D are timing charts of the vertical transfer clock supplied to the four-phase drive CCD. FIG. 10A shows a cross-sectional structure of the four-phase driven CCD along the charge transfer direction. FIGS. 10B to 10F show changes in potential of the transfer channel in the same section in a time series. FIGS. 11 (a) to 11 (f) are the same as FIGS. 10 (a) to 10 (f) when the clock supplied to the transfer electrode is different from FIGS. 10 (a) to 10 (f). FIG.
本実施形態では、4相駆動CCDの駆動クロックとして、図9(a)〜(d)に示すような第1〜第4の転送クロックφV1〜φV4を、画素17(図4)の各転送電極に供給する。 In the present embodiment, the first to fourth transfer clocks φV1 to φV4 as shown in FIGS. 9A to 9D are used as drive clocks of the four-phase drive CCD, and the transfer electrodes of the pixel 17 (FIG. 4) are used. To supply.
ここで、図10(b)〜(f)は、4つの転送電極20a、20b、20c、20d(図10(a))に対し、順に第1、第2、第3、第4の転送クロックφV1、φV2、φV3、φV4を供給する場合の時刻t1〜t5における転送チャネルのポテンシャル分布を示している。また、図11(b)〜(f)は、4つの転送電極20a、20b、20c、20dに対して供給する第1〜第4の転送クロックφV1〜φV4において第2の転送クロックφV2と第4の転送クロックφV4とを入れ替えた場合の時刻t1〜t5における転送チャネルのポテンシャル分布を示している。
Here, FIGS. 10B to 10F show first, second, third, and fourth transfer clocks for four
図10(a)〜(f)および図11(a)〜(f)に示すように、4つの転送電極20a、20b、20c、20dのうち、転送クロックφVの電圧“H”が印加されたゲートの下には、ポテンシャル井戸43が形成される。
As shown in FIGS. 10A to 10F and FIGS. 11A to 11F, the voltage “H” of the transfer clock φV is applied among the four
光入射によって発生した信号電荷42は、図10の場合には、CCDの転送動作によってポテンシャル井戸43が図面右方(−Y方向に対応)へと移動するのに伴い、図面右方へと電荷転送される。このとき、被写体像の移動速度とCCD転送速度とを一致させることによりTDI動作が実現でき、電荷転送と電荷積分とが同時に行われる。
In the case of FIG. 10, the signal charges 42 generated by the light incidence move to the right in the drawing as the
また、図11の場合には、CCDの転送動作によってポテンシャル井戸43が図面左方へと移動するのに伴って、信号電荷42が図面左方(+Y方向に対応)へと電荷転送される。このように、4相駆動CCDでは、4つの転送電極20a、20b、20c、20dに供給する転送クロックのうち、例えばφV2とφV4とを入れ替えることによって、垂直転送の方向を反転させることができる。
In the case of FIG. 11, the signal charge 42 is transferred to the left (corresponding to the + Y direction) of the drawing as the
以上のような垂直転送動作において、ポテンシャル井戸43の深さは、各転送クロックφV1〜φV4の“H”と“L”間の電圧振幅によって規定される。本実施形態では、図9に示すように、各転送クロックφV1〜φV4のL電圧を「0(GND電位)」よりも低く設定できるため、ポテンシャル井戸43を深くして、ダイナミックレンジを拡大することができる。
In the vertical transfer operation as described above, the depth of the
2−3.ライン選択回路の動作
次に、垂直転送の方向を切替えるTDI段数切替回路13内のライン選択回路28の動作について、図6を参照して説明する。
2-3. Next, the operation of the
図6に示したライン選択回路28の単位セル回路25では、1本の転送電極20bに接続される1本の金属配線16bに対して、2個のトランスミッションゲート38aと38bの一端が接続されている。また、一方のトランスミッションゲート38aの他端が金属配線26bを介して入力ピン27b(=φV2)に接続され、他方のトランスミッションゲート38bの他端が金属配線26dを介して入力ピン27d(=φV4)に接続されている。
In the
垂直シフトレジスタ33のライン出力29(以下、シフトレジスタ出力と記す)は、トランスミッションゲート38aのNMOSトランジスタ36aのゲートに入力されると同時に、ライン出力29はインバータ39aを経由してトランスミッションゲート38aのPMOSトランジスタ37aのゲートに入力される。このため、シフトレジスタ出力29が“H”のとき、トランスミッションゲート38aがONとなり、入力ピン27bが金属配線16bに接続(導通)され、転送電極20bに第2の転送クロックφV2が供給される。
The
また、シフトレジスタ出力29は、トランスミッションゲート38bのPMOSトランジスタ37bのゲートに入力されると同時に、インバータ39aを経由してトランスミッションゲート38bのNMOSトランジスタ36bのゲートに入力される。このため、シフトレジスタ出力29が“L”のとき、トランスミッションゲート38bがONとなり、入力ピン27dが金属配線16bに接続され、転送電極20bに第4の転送クロックφV4が供給される。
The
一方で、1本の転送電極20dに接続される1本の金属配線16dに対しては、2個のトランスミッションゲート38cと38dの一端が接続されている。また、一方のトランスミッションゲート38cの他端が金属配線26dを介して入力ピン27dに接続され、他方のトランスミッションゲート38dの他端が金属配線26bを介して入力ピン27bに接続されている。
On the other hand, one end of two
シフトレジスタ出力29は、トランスミッションゲート38cのNMOSトランジスタ36cのゲートに入力されると同時に、インバータ39cを経由してトランスミッションゲート38cのPMOSトランジスタ37cのゲートに入力される。このため、シフトレジスタ出力29が“H”のとき、トランスミッションゲート38cがONとなり、入力ピン27Dが金属配線16dに接続され、転送電極20dに第4の転送クロックφV4が供給される。
The
また、シフトレジスタ出力29は、トランスミッションゲート38dのPMOSトランジスタ37dのゲートに入力されると同時に、インバータ39cを経由してトランスミッションゲート38dのNMOSトランジスタ36dのゲートに入力される。このため、シフトレジスタ出力29が“L”のとき、トランスミッションゲート38dがONとなり、入力ピン27bが金属配線16dに接続され、転送電極20dに第2の転送クロックφV2が供給される。
The
すなわち、ライン選択回路28の単位セル回路25は、シフトレジスタ出力29が“H”か“L”かに応じて、2つの転送電極20b、20dに供給する二つの転送クロックφV2、φV4を入れ替えるように動作する。
That is, the
2−4.垂直シフトレジスタの動作
次に、上述したシフトレジスタ出力29に係る垂直シフトレジスタ33の動作について、図7を参照して説明する。
2-4. Operation of Vertical Shift Register Next, the operation of the
図7に示した垂直シフトレジスタ33の単位セル回路30において、入力ピン32aに供給するクロック(=φT1)を“H”にすると、伝達ゲート40aがONする。これにより、前段の単位セル回路30の出力がインバータ41aに入力され、同インバータ41aは反転出力を行う。なお、単位セル回路30が1段目の場合は、前段の出力ではなく入力ピン32cに供給するクロック(=φTS)がインバータ41aに入力され、インバータ41aの出力は入力クロックφTSの反転出力となる。
In the
次に、入力クロックφT1を“L”にすると。伝達ゲート40aがOFFとなり、インバータ41aの入力および出力は、そのままの状態で保持される。
Next, assume that the input clock φT1 is set to “L”. The
次に、入力ピン32bに供給するクロック(=φT2)を“H”にすると、伝達ゲート40bがONする。保持されたインバータ41aの出力が、インバータ41bに入力され、同インバータ41bによって反転出力される。このように二度の反転が行われた出力信号が、シフトレジスタ出力29として、ライン選択回路28の単位セル回路25(図6)へと伝達される。
Next, when the clock (= φT2) supplied to the
次に、入力クロックφT2を“L”にすると伝達ゲート40bがOFFとなる。これにより、インバータ41bの入力および出力はそのままの状態で保持される。さらに、入力クロックφT1を“H”にすると、上記の一連の動作が繰り返される。
Next, when the input clock φT2 is set to “L”, the
以上のように、垂直シフトレジスタ33では、入力クロックφTSとして入力したクロックパルスが、複数段の単位セル回路30において1段ずつ順に次段へと伝達されて、ライン出力29として出力される。
As described above, in the
2−5.TDI段数の設定動作
次に、本実施形態に係るTDI方式リニアイメージセンサにおけるTDI段数の設定方法及び設定動作について、具体例を挙げて説明する。一例として、図4に示した垂直8画素×水平10画素のTDI方式リニアイメージセンサにおいて、TDI段数を5段に設定する場合について、図12〜図13を参照して説明する。
2-5. Next, a setting method and a setting operation of the number of TDI stages in the TDI-type linear image sensor according to the present embodiment will be described with reference to specific examples. As an example, a case where the number of TDI stages is set to 5 in the TDI linear image sensor of 8 vertical pixels × 10 horizontal pixels shown in FIG. 4 will be described with reference to FIGS.
図12〜図13はTDI段数切替回路によるTDI段数設定方法を説明するための図である。図12(a)〜(c)は、TDI段数切替回路13に与える入力クロックφTS、φT1、φT2のタイミングチャートの例である。図13(a)〜(f)は、TDI段数切替回路13の動作を説明するための図である。
12 and 13 are diagrams for explaining a method of setting the number of TDI stages by the TDI stage number switching circuit. FIGS. 12A to 12C are examples of timing charts of input clocks φTS, φT1, and φT2 supplied to the TDI stage
まず、TDI段数の設定を撮像前に実施(段数設定モード)する。具体的には、TDI段数切替回路13の垂直シフトレジスタ33を動作させることによって、TDI段数を設定する。TDI段数を5段に設定する場合に垂直シフトレジスタ33を駆動させるクロックの一例を図12に示す。また、図12に示した駆動クロックを供給した場合の、時刻t=0、1、2、5、6、8におけるシフトレジスタ出力の変化の様子を図13に示す。
First, the setting of the number of TDI stages is performed before imaging (stage number setting mode). Specifically, the number of TDI stages is set by operating the
垂直シフトレジスタ33は、図12(a)〜(c)に例示するような3つの入力クロックφTS、φT1、φT2のクロックパルスが供給されることによって駆動する。図12中に示した期間0は垂直シフトレジスタ33を初期化する期間である。このとき、図12(a)の入力クロックφTSを“L”にしたまま、図12(b)の入力クロックφT1と図12(c)の入力クロックφT2とを同時に“H”にする。その結果、時刻t=0では図13(a)に示すように、全ライン(全単位セル回路30)のシフトレジスタ出力29が“L”にリセットされる。
The
次に、期間1〜期間5においては、図12(a)の入力クロックφTSを“H”にしたまま、図12(b)の入力クロックφT1と図12(c)の入力クロックφT2を交互に“H”にして垂直シフトレジスタ33を動作させる。これにより、時刻t=1〜5において、図13(b)〜(d)に示すように、前段の単位セル回路30からの信号が次段の単位セル回路30へと伝達され、各ラインのシフトレジスタ出力29が1段ずつ下方へとシフトする。
Next, in the
次に、期間6〜期間8においては、図12(a)の入力クロックφTSを“L”にしたまま、図12(b)の入力クロックφT1と図12(c)の入力クロックφT2を交互に“H”にして垂直シフトレジスタ33を動作させる。
Next, in
これにより、時刻t=6〜8において、図13(e)、(f)に示すように、5ライン分の“H”出力が一群となって1段ずつ下方へとシフトしていく。その後、t=8において3つの入力クロックφT1、φT2、φTSのクロックパルスを停止すると、各ラインのシフトレジスタ出力29は図中下側から5ライン分の出力が“H”に、その他のラインの出力が“L”に保持される。
As a result, at times t = 6 to 8, as shown in FIGS. 13E and 13F, the “H” outputs of five lines are grouped and shifted downward by one stage. Thereafter, when the clock pulses of the three input clocks φT1, φT2, and φTS are stopped at t = 8, the output of the
以上の一連の動作によってTDI段数設定モードが完了し、次いで以下のTDI撮像モードに移行する。 The series of operations described above completes the TDI stage number setting mode, and then shifts to the following TDI imaging mode.
2−5.TDI撮像モードの動作
次に、TDI撮像モードにおける動作を、図14を用いて説明する。
2-5. Operation in TDI Imaging Mode Next, the operation in the TDI imaging mode will be described with reference to FIG.
図14は、TDI段数を5段に設定完了した状態における垂直走査回路各部の電圧と、垂直転送電極の転送方向との関係を示した図である。図14では、図1に示した本実施形態に係るTDI方式リニアイメージセンサの回路構成から、一部を抜粋して示している。 FIG. 14 is a diagram showing the relationship between the voltage of each part of the vertical scanning circuit and the transfer direction of the vertical transfer electrode when the number of TDI stages is set to five. FIG. 14 shows a part of the circuit configuration of the TDI-type linear image sensor according to the present embodiment shown in FIG.
垂直シフトレジスタ33に対し、上述したように図12(a)〜(c)に例示したクロックパルスを供給してTDI段数を5段に設定する。すると、図14に示すように、各ラインのシフトレジスタ出力29は、垂直方向下方(−Y方向)より1段目から5段目までに“H”が設定され、6段目から8段目までに“L”が設定される。
As described above, the clock pulses illustrated in FIGS. 12A to 12C are supplied to the
このとき、前述したライン選択回路28の動作によって、1段目から5段目までの金属配線15bには第2の転送クロックφV2が供給され、1段目から5段目までの金属配線15dには第4の転送クロックφV4が供給される。また、6段目から8段目までの金属配線15bには第4の転送クロックφV4が供給され、6段目から8段目までの金属配線15dには第2の転送クロックφV2クロックが供給される。
At this time, the second transfer clock φV2 is supplied to the first to
ここで、垂直シフトレジスタ33を停止したままの状態で、次に図9(a)〜(d)に示す第1〜第4の転送クロックφV1〜φV4を供給する。すると、図14に示したTDI方式リニアイメージセンサは、下方より1段目から5段目までは垂直転送が−Y方向(順方向)となり、下方より6段目から8段目までは垂直転送が+Y方向(逆方向)となる。このとき、垂直CCDの転送速度(即ち垂直転送動作の動作速度)と被写体像の移動速度とを一致させることにより、同図下方より5段分の画素信号を時間遅延積分することができる。
Here, the first to fourth transfer clocks φV1 to φV4 shown in FIGS. 9A to 9D are supplied while the
以上の例では、TDI段数を5段に設定してTDI撮像する場合について示したが、特にこれに限定されない。垂直シフトレジスタ33に供給するクロックパルスφTSを変更するだけで、TDI段数を任意の段数に設定することが可能である。
In the above example, the case where TDI imaging is performed with the number of TDI stages set to five is shown, but the present invention is not particularly limited to this. Only by changing the clock pulse φTS supplied to the
すなわち、図12(a)〜(c)に示すようなシフトレジスタ駆動用の入力クロックφTS、φT1、φT2において、期間1〜期間M(Mは垂直CCDの転送段数以下の自然数)の間は図12(a)の入力φTSが“H”であるようにすることにより、TDI段数をM段に設定することができる。
That is, in the shift register driving input clocks φTS, φT1, and φT2 as shown in FIGS. 12A to 12C, a
3.まとめ
以上のように、本実施形態に係るTDI方式リニアイメージセンサは、画素アレイ3と、複数の選択線15と、ライン選択回路28と、水平CCD5とを備える。画素アレイ3においては、光電変換を行ない、発生した電荷を時間遅延積分して垂直転送するための転送電極20a〜20dを有する画素17が、2次元配置される。複数の選択線15は、転送電極20a〜20dの各々に接続され、複相の転送クロックφV1〜φV4を供給する。ライン選択回路28は、複相の転送クロックφV1〜φV4において、複数の選択線15の内の所定の選択線15b、15dに供給する転送クロックφV2、φV4を選択する。水平CCD5は、時間遅延積分された電荷を水平転送する。画素アレイ3と複数の選択線15と水平CCD5とが、第1の半導体基板1上に形成される。ライン選択回路28は、第1の半導体基板1に電気的に接続された第2の半導体基板2上に形成される。第1の半導体基板1の基板電位Vsub1と第2の半導体基板2の基板電位Vsub2とが、電気的に独立である。
3. Conclusion As described above, the TDI-type linear image sensor according to the present embodiment includes the
以上のTDI方式リニアイメージセンサによると、ライン選択回路28を正常に動作させながら転送クロックφV1〜φV4のL電圧を負電圧にすることが可能になる。これにより、転送クロックφV1〜φV4の電圧振幅が大きくなり、転送チャネルに形成されるポテンシャル井戸43の深さが深くなるため、垂直CCDの最大転送電荷量が増し、ダイナミックレンジを拡大することができる。
According to the TDI-type linear image sensor described above, it is possible to make the L voltages of the transfer clocks φV1 to φV4 negative while operating the
本実施形態において、第2の半導体基板2の基板電位Vsub2は、第1の半導体基板1の基板電位Vsub1よりも低い。このような基板電位Vsub1、Vsub2の設定を行えるように、本実施形態に係るTDI方式リニアイメージセンサは、第1の半導体基板1の基板電位Vsub1の設定端子と、第2の半導体基板2の基板電位Vsub2の設定端子とを備えている(図1参照)。
In the present embodiment, the substrate potential Vsub2 of the
また、本実施形態において、転送クロックφV1〜φV4は、例えばGND電位等の基板電位Vsub1よりも高いハイレベル“H”、及び同電位Vsub1よりも低いローレベル“L”を有する(図9参照)。第2の半導体基板2の基板電位Vsub2は、転送クロックφV1〜φV4のローレベル“L”以下である。
Further, in the present embodiment, the transfer clocks φV1 to φV4 have a high level “H” higher than the substrate potential Vsub1 such as a GND potential and a low level “L” lower than the same potential Vsub1 (see FIG. 9). . The substrate potential Vsub2 of the
例えば、転送クロックφV1〜φV4のL電圧が、転送電極22a〜22d下が反転状態にピニングするような充分に低い負電圧に設定された場合、第2の半導体基板2の基板電位Vsub2は、このようなL電圧以下の電位に設定される。これにより、転送クロックφV1〜φV4によって、酸化膜界面での熱励起電子の発生が抑制されて画素暗電流が低減される。
For example, when the L voltage of the transfer clocks φV1 to φV4 is set to a sufficiently low negative voltage so that the lower portions of the
なお、転送クロックφV1〜φV4のL電圧は上記のような充分に低い負電圧でなくてもよい。この場合においても第2の半導体基板2の基板電位Vsub2は、適宜、転送クロックφV1〜φV4のL電圧以下に設定される。これにより、転送クロックφV1〜φV4の電圧振幅に応じてダイナミックレンジを確保することができる。
Note that the L voltage of the transfer clocks φV1 to φV4 does not have to be a sufficiently low negative voltage as described above. Also in this case, the substrate potential Vsub2 of the
また、本実施形態に係るTDI方式リニアイメージセンサは、垂直シフトレジスタ33をさらに備える。垂直シフトレジスタ33は、画素アレイ3において電荷が転送される転送方向を設定するシフトレジスタ出力29をライン選択回路28に出力する。ライン選択回路28は、シフトレジスタ出力29に基づいて、複相の転送クロックφV1〜φV4(図10)のいずれかを入れ替えて逆相の転送クロック(図11)を生成する(図14参照)。
Further, the TDI-type linear image sensor according to the present embodiment further includes a
以上の構成により、画素アレイ3の任意の位置から、電荷の転送方向を順方向と逆方向に切り替えることが可能になる。これにより、TDI段数を任意に設定する機能を有した上で、ダイナミックレンジを拡大したり、画素暗時出力を低減したりすることができる。なお、ライン選択回路28は、TDI段数の切替え用途に限らず、信号電荷の転送方向の切り替え用途に用いられてもよい(特許文献2参照)。
With the above configuration, it is possible to switch the charge transfer direction from the arbitrary position of the
また、本実施形態に係るTDI方式リニアイメージセンサの駆動方法は、第2の半導体基板2の基板電位Vsub2を第1の半導体基板1の基板電位Vsub1よりも低く設定するステップを含む。本方法は、ライン選択回路28が、所定の高電位(H)及び低電位(L)に基づく信号として第2及び第4の転送クロックφV2、φV4を出力するステップとを含む。ライン選択回路28によって出力された信号の低電位(L)は、第1の半導体基板1の基板電位Vsub1よりも低い。
Further, the driving method of the TDI-type linear image sensor according to the present embodiment includes a step of setting the substrate potential Vsub2 of the
以上のTDI方式リニアイメージセンサの駆動方法によると、転送クロックφV1〜φV4のL電圧を負電圧にしてTDI方式リニアイメージセンサを正常動作させ、ダイナミックレンジの拡大や画素暗時出力の低減ができる。 According to the driving method of the TDI-type linear image sensor described above, the TDI-type linear image sensor can be operated normally by setting the L voltage of the transfer clocks φV1 to φV4 to a negative voltage, and the dynamic range can be expanded and the pixel dark output can be reduced.
実施の形態2.
実施の形態2では、実施形態1と同様にTDI方式リニアイメージセンサにおいて第1及び第2の半導体基板1、2の基板電位Vsub1、Vsub2を設定し、転送クロックφVのL電圧を負電圧にする。実施の形態2では、外部からの入力クロックφTの電圧振幅を拡大して使用するTDI方式リニアイメージセンサについて説明する。実施の形態2に係るTDI方式リニアイメージセンサについて、図15、16を参照して説明する。
In the second embodiment, the substrate potentials Vsub1 and Vsub2 of the first and
図15は、本発明の実施の形態2に係るTDI方式リニアイメージセンサの構成を示すブロック図である。図16は、図15に示したTDI方式リニアイメージセンサにおいて、TDI段数切替回路13の前段に設けられたクロックドライバ回路14の単位セル回路60の構成を示す回路図である。
FIG. 15 is a block diagram illustrating a configuration of a TDI-type linear image sensor according to
実施の形態2に係るTDI方式リニアイメージセンサは、図1に示した実施の形態1に係るTDI方式リニアイメージセンサと同様の構成に加えて、図15に示すように、TDI段数切替回路13の前段にクロックドライバ回路14をさらに備える。
The TDI-type linear image sensor according to the second embodiment has a configuration similar to that of the TDI-type linear image sensor according to the first embodiment shown in FIG. A
クロックドライバ回路14は、外部からの入力クロックφTを、それぞれの電圧振幅を大きくするように変換し、TDI段数切替回路13に供給する回路である。本実施形態において、クロックドライバ回路14は、それぞれの入力クロックφT1、φT2、φTS毎に、図15に示す単位セル回路60を1個ずつ(即ち3個)設けて構成される。
The
図16に示すように、クロックドライバ回路14の単位セル回路60では3つのインバータ55、56、57が直列に接続されており、例えば入力クロックφTに対して反転クロック/φTが出力される。初段のインバータ55には電源電圧Vdd1が供給され、2段目以降のインバータ56〜58には、初段のインバータ55の電源電圧Vdd1よりも大きい電源電圧Vdd2が供給される(Vdd1<Vdd2)。それぞれの電源電圧Vdd1、Vdd2は、外部電源を用いて所望の大きさに設定される。クロックドライバ回路14の動作については後述する。
As shown in FIG. 16, in the
以上のように構成される実施の形態2に係るTDI方式リニアイメージセンサによると、転送クロックφVのL電圧を負電圧にした場合の消費電力が低減される。以下、この点について図面を用いて説明する。 According to the TDI-type linear image sensor according to the second embodiment configured as described above, power consumption when the L voltage of the transfer clock φV is set to a negative voltage is reduced. Hereinafter, this point will be described with reference to the drawings.
例えば図1に示したTDI方式リニアイメージセンサにおいて、垂直シフトレジスタ33の単位セル回路30(図7)では、単位セル回路1個あたりに2個のインバータ41a、41bが用いられる。また、図6に示したライン選択回路28の単位セル回路25では、単位セル回路1個あたりに2個のインバータ39a、39bが用いられる。このようなインバータ回路においては、ハイレベル側の電源電圧Vddが第2の半導体基板2(図1)のウェル電位Vwellに等しく設定され、ローレベル側の電源電圧Vssは基板電位Vsub2に等しく設定される。
For example, in the TDI linear image sensor shown in FIG. 1, in the unit cell circuit 30 (FIG. 7) of the
以上の場合、インバータ回路を正常に動作させるためには、電源電圧Vddを転送クロックφVのH電圧(ハイレベルの電圧)以上とし、基板電位Vsub2を転送クロックφVのL電圧以下とする必要がある。 In the above case, in order to operate the inverter circuit normally, the power supply voltage Vdd needs to be higher than the H voltage (high level voltage) of the transfer clock φV, and the substrate potential Vsub2 needs to be lower than the L voltage of the transfer clock φV. .
ここで、一般に外部から与えられる入力クロックφT1、φT2、φTSのクロック電圧は、いわゆるTTLレベル等である場合が多く、転送クロックφVに比べて電圧振幅が小さいことが想定される。この場合、図7に示した単位セル回路30において、インバータ41aおよび41bの入力ゲートに印加される電圧がVddとVssの中間付近の電圧となり、貫通電流が多く流れて消費電力が増加することが考えられる。
Here, the clock voltages of the input clocks φT1, φT2, and φTS generally applied from the outside are often so-called TTL levels or the like, and it is assumed that the voltage amplitude is smaller than that of the transfer clock φV. In this case, in the
これに対して、本実施形態に係るTDI方式リニアイメージセンサでは、クロックドライバ回路14を用いることにより、上記のような貫通電流を抑制する。以下、本実施形態に係るTDI方式リニアイメージセンサの動作を説明する。
On the other hand, in the TDI linear image sensor according to the present embodiment, the through current as described above is suppressed by using the
図15に示した本発明の実施の形態2によるTDI方式リニアイメージセンサでは、入力クロックφT1、φT2、φTSは、クロックドライバ回路14に入力される。クロックドライバ回路14は、各入力クロックφT1、φT2、φTSを昇圧し、クロックドライバ回路14の出力信号がシフトレジスタ33に入力される。
In the TDI-type linear image sensor according to the second embodiment of the present invention shown in FIG. 15, the input clocks φT1, φT2, and φTS are input to the clock driver circuit. The
図16に示したクロックドライバ回路14の単位セル回路60において、入力クロックφTが“L”のとき、初段インバータ55の出力が“H”となり、B点の電位は「Vdd1」となる。2段目のインバータ56の入力は“H”であるから、その出力は“L”となり、D点の電位は「Vss」となる。このとき、逆向きのインバータ58の入力が“L”であるから、その出力は“H”となり、C点の電位が「Vdd2」に引き上げられる。このとき、B点〜C点間に設けられたNMOSトランジスタ59はB点とC点の電位差によって生じる電流をカットオフするためのスイッチとして作用する。3段目のインバータ57の入力は“L”であるから、その出力は“H”となり、F点の電位は「Vdd2」となる。
In the
また、入力クロックφTが“H”のとき、初段インバータ55の出力が“L”となり、B点の電位は「Vss」となる。2段目のインバータ56の入力は“L”であるから、その出力は“H”となり、D点の電位は「Vdd2」となる。このとき、逆向きのインバータ58の入力が“H”であるから、その出力は“L”となり、C点の電位は「Vss」となる。3段目のインバータ57の入力は“H”であるから、その出力は“L”となり、F点の電位は「Vss」となる。
When the input clock φT is “H”, the output of the first-
以上の動作において、2段目以降のインバータ56〜58の入力電圧は「Vdd2」または「Vss」であり、ウェル電位Vwellまたは基板電位Vsub2に等しいことから、これらのインバータ56〜58では貫通電流が流れないようにすることができる。
In the above operation, the input voltage of the second and
また、初段のインバータ55の電源電圧Vdd1を入力クロックφTのH電圧と等しくなるように設定しておくことにより、入力クロックφTが“H”の場合には初段のインバータ55に貫通電流が流れない。なお、入力クロックφTが“L”で例えばL電圧が0Vの場合には、転送クロックφVのL電圧を負電圧にするためにローレベル側の電源電圧Vsub2を負電圧にすると、初段のインバータ55に貫通電流が流れることが想定される。この際、初段のインバータ55を構成するトランジスタサイズを必要最小限にしておくことにより、貫通電流の電流量を少なく抑えることができる。
Further, by setting the power supply voltage Vdd1 of the first-
以上の構成によれば、転送クロックφVのL電圧を負電圧にする場合、TDI段数設定のための外部からの入力クロックφTのクロック振幅が小さい場合であっても消費電力を低減できるといった効果がある。 According to the above configuration, when the L voltage of the transfer clock φV is set to a negative voltage, the power consumption can be reduced even when the clock amplitude of the external input clock φT for setting the number of TDI stages is small. is there.
以上のように、本実施形態に係るTDI方式リニアイメージセンサは、クロックドライバ回路14をさらに備える。クロックドライバ回路14は、外部から入力される選択信号である入力クロックφTを、ハイレベル側の電源電圧Vdd2に応じた高電位“H”及びローレベル側の電源電圧Vssに応じた低電位“L”に基づく信号に変換する。TDI段数切替回路13におけるライン選択回路28は、クロックドライバ回路14によって変換された信号に基づき動作する。
As described above, the TDI linear image sensor according to the present embodiment further includes the
以上のTDI方式リニアイメージセンサによると、外部からの選択信号としての入力クロックφTの電圧振幅よりも、ライン選択回路22から出力される転送クロックφVの電圧振幅を大きくすることができる。また、この際の貫通電流を抑制することができる。 According to the TDI-type linear image sensor described above, the voltage amplitude of the transfer clock φV output from the line selection circuit 22 can be larger than the voltage amplitude of the input clock φT as an external selection signal. Further, the through current at this time can be suppressed.
実施の形態3.
実施の形態3では、実施形態1、2と同様にTDI方式リニアイメージセンサにおいて第1及び第2の半導体基板1、2の基板電位Vsub1、Vsub2を設定し、転送クロックφVのL電圧を負電圧にする。実施の形態2では、ハイレベル側の電源電圧を二つに分けることでクロックドライバ回路における消費電力を低減した。実施の形態3では、クロックドライバ回路においてさらにローレベル側の電源電圧を二つに分けるTDI方式リニアイメージセンサについて、図17、18を参照して説明する。
In the third embodiment, the substrate potentials Vsub1 and Vsub2 of the first and
図17は、本発明の実施の形態3に係るTDI方式リニアイメージセンサの構成を示すブロック図である。図18は、図17に示したTDI方式リニアイメージセンサにおいて、TDI段数切替回路13の前段に設けられたクロックドライバ回路14Aの単位セル回路60Aの構成を示した回路図である。
FIG. 17 is a block diagram showing a configuration of a TDI-type linear image sensor according to
本発明の実施の形態3に係るTDI方式リニアイメージセンサは、図15に示した実施の形態2に係るTDI方式リニアイメージセンサと同様の構成において、ローレベル側にも二つの電源電圧Vss1、Vss2を用いるクロックドライバ回路14Aを備える。 The TDI-type linear image sensor according to the third embodiment of the present invention has the same configuration as the TDI-type linear image sensor according to the second embodiment shown in FIG. 15, and has two power supply voltages Vss1 and Vss2 on the low level side. Is provided.
図18に示すように、本実施形態におけるクロックドライバ回路14Aの単位セル回路60Aでは、ローレベル側の電源電圧Vss1、Vss2のうち、絶対値が小さい方の電圧Vss1は初段のインバータ55に与えられ、他方の電圧Vss1は2段目以降のインバータ56〜58に与えられる。ローレベル側の電源電圧Vss1、Vss2の設定は、各インバータのローレベル側を外部電源等に接続することにより行われる。また、Vss1=0Vであってもよく、この場合には初段のインバータ55は接地される。
As shown in FIG. 18, in the
また、本実施形態では、クロックドライバ回路14A内のインバータおよびPMOSトランジスタをトリプルウェル構造のCMOSトランジスタで構成する。
Further, in the present embodiment, the inverter and the PMOS transistor in the
以上のように構成される実施の形態3に係るTDI方式リニアイメージセンサによれば、転送クロックφVのL電圧を負電圧にした場合の消費電力がさらに低減される。以下、この点について図面を用いて説明する。 According to the TDI-type linear image sensor according to the third embodiment configured as described above, power consumption when the L voltage of the transfer clock φV is set to a negative voltage is further reduced. Hereinafter, this point will be described with reference to the drawings.
図15に示したTDI方式リニアイメージセンサでは、入力クロックφTが0Vの場合には基板電位Vsub2を負電位にすると、初段のインバータ55に貫通電流が流れることが想定された。これに対して、図18に示した本実施形態に係るTDI方式リニアイメージセンサでは、ローレベル側も二つの電源電圧Vss1、Vss2を用いることで、入力クロックφTが0Vの場合でも貫通電流が流れないようにする。
In the TDI-type linear image sensor shown in FIG. 15, when the substrate potential Vsub2 is set to a negative potential when the input clock φT is 0 V, it is assumed that a through current flows to the first-
図18の単位セル回路において、入力クロックφTが“H”のとき、初段インバータ55の出力が“L”となり、B点の電位は「Vss1」となる。2段目のインバータ56の入力は“L”であるから、その出力は“H”となり、D点の電位は「Vdd2」となる。このとき、逆向きのインバータ58の入力が“H”であるから、その出力は“L”となり、C点の電位は「Vss2」に引き下げられる。このとき、B点〜C点間に設けられたPMOSトランジスタ61はB点とC点の電位差によって生じる電流をカットオフするためのスイッチとして作用する。3段目のインバータ57の入力は“H”であるから、その出力は“L”となり、F点の電位は「Vss2」となる。
In the unit cell circuit of FIG. 18, when the input clock φT is “H”, the output of the first-
図18の単位セル回路60Aにおける入力クロックφTが“L”のときの動作については、実施の形態2(図16)と同様であるため説明を省略する。
The operation when the input clock φT is “L” in the
以上の動作において、2段目以降のインバータ56〜58の入力電圧は「Vdd2」または「Vss2」である。各電源電圧Vdd2、Vss2をウェル電位Vwellと基板電位Vsub2とに等しく設定することにより、これらのインバータ56〜58では貫通電流が流れないようにすることができる。
In the above operation, the input voltages of the second and
また、初段のインバータ55のハイレベル側の電源電圧Vdd1を入力クロックφTのH電圧と等しく設定し、ローレベル側の電源電圧Vss1を入力クロックφTのL電圧と等しく設定することにより、初段のインバータ55においても貫通電流が流れないようにすることができる。
Further, by setting the high-level power supply voltage Vdd1 of the first-
以上のような本実施形態に係るTDI方式リニアイメージセンサでは、共通の半導体基板2上に形成した回路の中でCMOS回路の基板電位を「Vss1」と「Vss2」の2つに分ける必要がある。そこで、トリプルウェルのCMOS回路を採用することにより、これを実現できる。
In the TDI-type linear image sensor according to this embodiment as described above, the substrate potential of the CMOS circuit in the circuit formed on the
以上の構成によれば、転送クロックφVのL電圧を負電圧にする場合、TDI段数設定の為の外部からの入力クロックφTのクロック振幅が小さい場合における消費電力の低減をより良く行えるといった効果がある。 According to the above configuration, when the L voltage of the transfer clock φV is set to a negative voltage, power consumption can be reduced more effectively when the clock amplitude of the external input clock φT for setting the number of TDI stages is small. is there.
以上のように、本実施形態に係るTDI方式リニアイメージセンサにおいて、第2の半導体基板2には、トリプルウェル構造のトランジスタを含むCMOS回路としてクロックドライバ回路14A及びライン選択回路22等が構成される。これにより、クロックドライバ回路14Aとライン選択回路22のVDD電圧およびVSS電圧を異なる電位に設定でき、第2の半導体基板2上の回路の低消費電力化を図ることができる。
As described above, in the TDI-type linear image sensor according to the present embodiment, the
また、本実施形態に係るTDI方式リニアイメージセンサの駆動方法は、クロックドライバ回路14Aに、選択信号としての入力クロックφTのH電圧に等しい電位「Vdd1」を設定するステップと、入力クロックφTのL電圧に等しい電位「Vss1」を設定するステップとを含む。これにより、クロックドライバ回路14Aに流れ得る貫通電流が低減され、消費電力を低減することができる。
The method of driving the TDI-type linear image sensor according to the present embodiment includes the steps of: setting a potential “Vdd1” equal to the H voltage of the input clock φT as a selection signal in the
以上のように、本発明の具体的な実施形態及び変形例について説明したが、本発明は上記形態に限定されるものではなく、本発明の範囲内で種々の変更を行って実施することができる。例えば、上記の個々の実施形態の内容を適宜組み合わせたものを本発明の一実施形態としてもよい。 As described above, specific embodiments and modified examples of the present invention have been described. However, the present invention is not limited to the above-described embodiments, and various modifications can be made within the scope of the present invention. it can. For example, an embodiment of the present invention may be appropriately combined with the contents of the individual embodiments described above.
1 第1の半導体基板、2 第2の半導体基板、3 画素アレイ、4 パッド、5 水平CCD、6 出力アンプ、7 CMOS回路、8 バンプ、9 パッケージ、10 パッド(パッケージ上)、11 ワイヤボンド、12 リードピン、13 TDI段数切替回路、14 クロックドライバ回路、15 選択線、16 選択線、17 画素、18 電荷排出ドレイン、19 電荷蓄積部、20 転送ゲート、21 分離領域、22 コンタクト、23 金属配線、24 パッド、25 単位セル回路、26 金属配線、27 パッド、28 ライン選択回路、29 ライン出力、30 単位セル回路、31 金属配線、32 パッド、33 垂直シフトレジスタ、34 バンプ用パッド、35 バンプ用パッド、36 NMOS、37 PMOS、38 トランスミッションゲート、39 インバータ、40 NMOS、41 インバータ、42 電荷、43 ポテンシャル井戸、44 p型Si基板、45 ゲート酸化膜、46 ゲート、47 n型不純物領域、48 チャネル、49 Nウェル、50 ゲート酸化膜、51 ゲート、52 p型不純物領域、53 チャネル、54 フィールド酸化膜、55 インバータ、56 インバータ、57 インバータ、58 インバータ、59 NMOS、60 単位セル回路、61 PMOS 1 1st semiconductor substrate, 2nd semiconductor substrate, 3 pixel array, 4 pads, 5 horizontal CCD, 6 output amplifier, 7 CMOS circuit, 8 bumps, 9 packages, 10 pads (on package), 11 wire bonds, 12 lead pin, 13 TDI stage number switching circuit, 14 clock driver circuit, 15 selection line, 16 selection line, 17 pixel, 18 charge discharging drain, 19 charge storage section, 20 transfer gate, 21 isolation region, 22 contact, 23 metal wiring, 24 pads, 25 unit cell circuits, 26 metal wirings, 27 pads, 28 line selection circuits, 29 line outputs, 30 unit cell circuits, 31 metal wirings, 32 pads, 33 vertical shift registers, 34 bump pads, 35 bump pads , 36 NMOS, 37 PMOS, 38 transformer Mission gate, 39 inverter, 40 NMOS, 41 inverter, 42 charge, 43 potential well, 44 p-type Si substrate, 45 gate oxide film, 46 gate, 47 n-type impurity region, 48 channel, 49 N well, 50 gate oxide film , 51 gate, 52 p-type impurity region, 53 channel, 54 field oxide film, 55 inverter, 56 inverter, 57 inverter, 58 inverter, 59 NMOS, 60 unit cell circuit, 61 PMOS
Claims (6)
前記転送電極の各々に接続され、複相の転送クロックを供給する複数の選択線と、
前記複相の転送クロックにおいて、前記複数の選択線の内の所定の選択線に供給する転送クロックを選択するライン選択回路と、
時間遅延積分された電荷を水平転送する水平転送部とを備え、
前記画素群と前記複数の選択線と前記水平転送部とが、第1の半導体基板上に形成され、
前記ライン選択回路は、前記第1の半導体基板に電気的に接続された第2の半導体基板上に形成され、
前記第1の半導体基板の基板電位と前記第2の半導体基板の基板電位とが、電気的に独立であり、
前記第2の半導体基板の基板電位が、前記第1の半導体基板の基板電位の接地電位よりも低い負電圧であり、
前記複相の転送クロックは、前記第1の半導体基板の基板電位よりも高いハイレベル、及び前記第1の半導体基板の基板電位よりも低い負電圧であるローレベルを有し、
前記第2の半導体基板の基板電位は、前記複相の転送クロックのローレベルの負電圧よりも低い
ことを特徴とするTDI方式リニアイメージセンサ。 A pixel group in which pixels having a transfer electrode for performing photoelectric conversion, integrating the generated charges with a time delay, and vertically transferring the pixels are two-dimensionally arranged;
A plurality of selection lines connected to each of the transfer electrodes and supplying a multi-phase transfer clock;
A line selection circuit that selects a transfer clock to be supplied to a predetermined one of the plurality of selection lines in the multi-phase transfer clock;
A horizontal transfer unit for horizontally transferring the charge delayed and integrated,
The pixel group, the plurality of selection lines, and the horizontal transfer unit are formed on a first semiconductor substrate;
The line selection circuit is formed on a second semiconductor substrate electrically connected to the first semiconductor substrate,
And the substrate potential of said first substrate potential of the semiconductor substrate and the second semiconductor substrate, Ri electrically independent der,
A substrate potential of the second semiconductor substrate is a negative voltage lower than a ground potential of the substrate potential of the first semiconductor substrate;
The multi-phase transfer clock has a high level higher than the substrate potential of the first semiconductor substrate, and a low level that is a negative voltage lower than the substrate potential of the first semiconductor substrate,
The TDI-type linear image sensor , wherein a substrate potential of the second semiconductor substrate is lower than a low-level negative voltage of the multi-phase transfer clock .
前記ライン選択回路は、前記出力信号に基づいて、前記複相の転送クロックのいずれかを入れ替えて逆相の転送クロックを生成する
請求項1に記載のTDI方式リニアイメージセンサ。 The pixel group further includes a vertical shift register that outputs an output signal for setting a transfer direction in which the charge is transferred to the line selection circuit,
2. The TDI-type linear image sensor according to claim 1, wherein the line selection circuit replaces one of the multi-phase transfer clocks and generates a reverse-phase transfer clock based on the output signal. 3.
請求項1又は2に記載のTDI方式リニアイメージセンサ。 Wherein the second semiconductor substrate, TDI scheme linear image sensor according to claim 1 or 2 CMOS circuit is formed including a transistor of triple-well structure.
前記ライン選択回路は、前記クロックドライバ回路によって変換された信号に基づき動作する
請求項1〜3のいずれか1項に記載のTDI方式リニアイメージセンサ。 A clock driver circuit that converts a selection signal input from outside into a signal based on predetermined high potential and low potential,
It said line selection circuit, TDI scheme linear image sensor according to any one of claims 1 to 3 operates based on the converted signal by the clock driver circuit.
前記ライン選択回路が、所定の高電位及び低電位に基づく信号を出力するステップとを含み、
前記ライン選択回路によって出力された信号の低電位は、前記第1の半導体基板の基板電位よりも低い
請求項1〜4のいずれか1項に記載のTDI方式リニアイメージセンサの駆動方法。 Setting the substrate potential of the second semiconductor substrate lower than the substrate potential of the first semiconductor substrate;
The line selection circuit includes a step of outputting a signal based on predetermined high potential and low potential,
The method of driving a TDI-type linear image sensor according to any one of claims 1 to 4 , wherein a low potential of the signal output by the line selection circuit is lower than a substrate potential of the first semiconductor substrate.
前記クロックドライバ回路に、前記選択信号のローレベルに等しい電位を設定するステップとを含む
請求項4に記載のTDI方式リニアイメージセンサの駆動方法。 Setting a potential equal to a high level of the selection signal in the clock driver circuit;
5. The method according to claim 4 , further comprising: setting a potential equal to a low level of the selection signal in the clock driver circuit.
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