JP7459973B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本開示は、裏面電極と表面電極を接続するための貫通孔を有する半導体装置及びその製造方法に関する。
高周波動作を目的とした高電子移動度トランジスタ（HEMT: High Electron Mobility Transistor）等が窒化物半導体等の化合物半導体により形成される。一般に、このような半導体装置では、裏面電極であるグラウンド端子と表面電極を接続するために、半導体基板にヴィアホール（Via Hole）と呼ばれる貫通孔を形成する。
しかし、GaN on SiCなどの半導体基板の厚みは一般に５０ｕｍ～１００ｕｍほどである。この基板にドライエッチングにより貫通孔を形成する際に、貫通孔の内側壁及び底面に残渣物が多く析出する。ＧａＮの選択エッチングなどで用いられるフッ素系ドライエッチングは貫通孔の形成に有効ではあるものの、側壁残渣物と底面残渣物の発生を抑制できない。このため、例えば濃塩酸などの強酸性溶液を用いることで、残渣物の除去をする必要がある。
また、貫通孔の形成時に表面電極の下地層がドライエッチングの受けメタルとなる。一般的に使用されるＴｉ系のオーミック電極は、強酸性溶液に対して脆弱であり、高エッチングレートで溶解される。この結果、信頼性の低下を招く。表面電極の下地層をエッチング選択性が高い安定した金属で形成しなければ、表面電極の貫通又はサイドエッチングにより長期信頼性を担保できない。従って、表面電極の下地層に、エッチングの受けメタルとして、イオン化傾向における標準酸化還元電位が正であるＰｔ（白金）が採用されている（例えば、特許文献１参照）。
日本特開２０１４－１８７３４２号公報
しかし、Ｐｔは膜ストレスが大きく、ＧａＮとの密着性が低い。このため、表面電極の下地層にＰｔを用いると、表面電極の剥がれなどのリスクが高く、別の信頼性に影響する。
本開示は、上述のような課題を解決するためになされたもので、その目的は信頼性の高い半導体装置及びその製造方法を得るものである。
本開示に係る半導体装置は、互いに対向する表面及び裏面と、前記裏面から前記表面まで貫通する貫通孔とを有する半導体基板と、前記貫通孔を囲むように前記表面にリング状に形成された金属膜と、前記貫通孔及び前記金属膜を覆う配線電極を有し、前記金属膜の外側で前記表面に接合された表面電極と、前記裏面及び前記貫通孔に形成され、前記配線電極に接続された裏面電極とを備え、前記金属膜は、前記配線電極よりもイオン化傾向が低く仕事関数が高いことを特徴とする。
本開示では、貫通孔を囲むように金属膜を半導体基板の表面に形成する。金属膜は表面電極よりもイオン化傾向が低いため、強酸性溶液に対してウェット耐性が高い。このため、貫通孔の形成後の側壁残渣物を除去するためのウェットエッチングにおいて表面電極のサイドエッチングを抑制することができる。また、密着性の低い金属膜の外側で表面電極が半導体基板の表面に接合されている。この結果、表面電極のメタル浮きなどの異常を防ぎ、信頼性を向上できる。
実施の形態１に係る半導体装置を示す平面図である。 図１のソースパッド部分の断面図である。 図１のソースパッド部分の拡大平面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す平面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す平面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す平面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態１に係る半導体装置の製造方法を示す平面図である。 実施の形態１に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す平面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す平面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す平面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す平面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す平面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す平面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。 実施の形態２に係る半導体装置の製造方法を示す断面図である。
実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態１．
図１は、実施の形態１に係る半導体装置を示す平面図である。半導体基板１にトランジスタの能動領域２が形成されている。能動領域２には、ソース電極３、ゲート電極４、ドレイン電極５がそれぞれ複数有するトランジスタが形成されている。半導体基板１の上にソースパッド６、ゲートパッド７、ドレインパッド８が設けられている。ソースパッド６は複数のソース電極３に接続されている。ゲートパッド７はゲート電極４に接続されている。ドレインパッド８は複数のドレイン電極５に接続されている。
図２は、図１のソースパッド部分の断面図である。図２では、電極の絶縁膜、ゲート電極、ドレイン電極等の図示を省略している。図３は、図１のソースパッド部分の拡大平面図である。半導体基板１は、ＳｉＣ基板１ａと、その上に形成されたＧａＮ層１ｂとを有する。貫通孔９が半導体基板１の裏面から表面まで貫通している。
金属膜１０が貫通孔９を囲むように半導体基板１の表面にリング状に形成されている。金属膜１０は、Ｐｔ、Ｎｉ、Ｔａの何れかの金属からなる単層金属、又はその金属を最下層にした複層金属である。
ソースパッド６が半導体基板１の表面に形成されている。ソースパッド６は、順に積層された配線電極１１，１２、表面給電層１３、及び表面メッキ１４を有する。配線電極１１，１２は貫通孔９及び金属膜１０を覆う。金属膜１０の外側で配線電極１１が半導体基板１の表面に接合されている。配線電極１１はＧａＮ層１ｂと接するため、例えばＴｉ等の金属であることが好ましい。配線電極１１，１２の形成範囲は、表面給電層１３及び表面メッキ１４よりも小さく、且つ金属膜１０よりも大きい。
裏面電極１５が半導体基板１の裏面と貫通孔９の内部に形成され、配線電極１１，１２に直接的に接触して接続されている。裏面電極１５は、順に積層された裏面給電層１６、及び裏面メッキ１７を有する。表面メッキ１４及び裏面メッキ１７は、例えばＡｕメッキである。
金属膜１０は、配線電極１１，１２よりもイオン化傾向が低く仕事関数が高い。このため、金属膜１０の材質としてＰｔが最も好ましいが、例えばＮｉ又はＴａなどの他の金属でも代用できる。
続いて、本実施の形態に係る半導体装置の製造方法について説明する。図４，５，７，９，１１，１３は、実施の形態１に係る半導体装置の製造方法を示す断面図である。図６，８，１０，１２は、実施の形態１に係る半導体装置の製造方法を示す平面図である。詳細な電極形成方法、薄板化等は説明を省略する。
まず、図４に示すように、ＳｉＣ基板１ａの上にＧａＮ層１ｂをエピタキシャル成長させて半導体基板１を形成する。
次に、図５及び図６に示すように、半導体基板１の表面に金属膜１０をリング状に形成する。リフトオフにより金属膜１０をリング状にパターニングするため、例えば、金属膜１０の成膜方法として、異方性の高いスパッタ法、例えばロングスロースパッタ法などが好ましい。または、２層レジストを用いたリフトオフを実施することで、リング状に金属膜１０を形成することができる。密着性の観点から金属膜１０の厚さは数ｎｍ～数十ｎｍ程度であることが好ましい。
次に、図７及び図８に示すように、ＧａＮ層１ｂとの密着性の低い金属膜１０を覆うように配線電極１１，１２を半導体基板１の表面に形成する。配線電極１１を金属膜１０の外側で半導体基板１の表面に接合させる。
配線電極１２は、貫通孔９を形成するためのドライエッチング時に受けメタルとして用いられ、一般的にＴｉと合金化して安定な金属を形成する金属が好ましい。このため、配線電極１２の材質はＡｕ等が好ましいが、単層金属でも複層金属でもよい。ただし、配線電極１２が、Ｐｔ等の金属膜１０の材質を含むと、貫通孔９の形成時に除去が困難な残渣物が生成される。このため、配線電極１２は金属膜１０の材質を含まないことが好ましい。
次に、図９及び図１０に示すように、配線電極１２を全面的に覆うように表面給電層１３を形成する。表面給電層１３の材質はＰｔを用いた合金が好ましく、例えばＴｉ／Ｐｔ／Ａｕ等である。このようにＰｔを含む合金で最表面をコーティングすることで、Ｂｒ腐食を抑制することができ、信頼性が向上する。
次に、図１１及び図１２に示すように、Ａｕメッキを実施して表面給電層１３の上に表面メッキ１４を形成する。本工程にて表面側のウエハプロセスは完了となる。
次に、図１３に示すように、貫通孔形成箇所に開口を有するＮｉ等のメタルマスク１８を形成する。例えばフッ素系のガスを用いた選択ドライエッチング等により、半導体基板１の裏面からＳｉＣ基板１ａ及びＧａＮ層１ｂを順にエッチングして貫通孔９を形成する。貫通孔９はリング状の金属膜１０の内側において配線電極１１，１２に達する。この際に貫通孔９の底面の配線電極１１がドライエッチングにより消失し、受けメタルとして機能する配線電極１２でエッチングがストップする。
ドライエッチングの際に貫通孔９の側壁に残渣物が発生する。そこで、強酸性溶液、例えば濃塩酸等を用いたウェットエッチングを実施して残渣物を除去する。ただし、Ｔｉからなる配線電極１１は強酸性溶液に対してウェット耐性が低い。金属膜１０が無いと貫通孔９の底面の側壁からサイドエッチングが進むため、ソースパッド６のメタル浮きなどの異常が発生し、耐湿性を含む信頼性が悪化する。金属膜１０を設けることによりサイドエッチングを抑制することができる。
次に、メタルマスク１８を例えばイオンミリング又はウェットエッチング等により除去する。最後に、図２及び図３に示すように、例えばＴｉ／Ａｕ等からなる裏面給電層１６を半導体基板１の裏面と貫通孔９内に形成し配線電極１１，１２に接続させる。Ａｕメッキを実施して裏面給電層１６の上に裏面メッキ１７を形成する。裏面メッキ１７はＡｕに限らずＣｕ等でもよい。
以上説明したように、本実施の形態では、金属膜１０を貫通孔９を囲むように半導体基板１の表面に形成する。金属膜１０はソースパッド６よりもイオン化傾向が低いため、強酸性溶液に対してウェット耐性が高い。このため、貫通孔９の形成後の側壁残渣物を除去するためのウェットエッチングにおいてソースパッド６のサイドエッチングを抑制することができる。また、密着性の低い金属膜１０の外側でソースパッド６が半導体基板１の表面に接合されている。この結果、ソースパッド６のメタル浮きなどの異常を防ぎ、信頼性を向上できる。
また、金属膜１０をリング状ではなく貫通孔９の形成領域全体に形成した場合、金属膜１０がドライエッチングの受けメタルとなる。例えばフッ素系ガスを用いたドライエッチングの場合、貫通孔９の底面に強塩酸処理でも除去できないＰｔを含んだ残渣物が発生し、信頼性上及び外観上の問題となる。金属膜１０をリング状に形成することにより、これらの問題を防ぐことができる。また、Ｐｔ等の高ストレス金属である金属膜１０を可能な限り小範囲で成膜することで、密着性の悪化を抑制することができる。
また、金属膜１０はソースパッド６よりも仕事関数が高い。従って、金属膜１０の材質は、半導体基板１の表面にショットキー接合されたゲート電極４にも使用できるため、金属膜１０をトランジスタのゲート電極４と同時に形成することができる。従って、金属膜１０の形成のために新規工程を追加する必要がないため、工程数と製品コストの増加を防ぐことができる。この場合、ゲート電極４は金属膜１０と同じ材質の膜を含むことになる。
また、貫通孔９に形成された裏面電極１５と接する配線電極１１，１２の一部は、貫通孔９の形成時にドライエッチングされる。Ｐｔを含んだ残渣物の発生を防ぐため、配線電極１１，１２はＰｔを含まないことが好ましい。
実施の形態２．
図１４は、実施の形態２に係る半導体装置を示す断面図である。この図は能動層領域のトランジスタを拡大したものである。半導体基板１の表面にソース電極３、ゲート電極４、ドレイン電極５が形成されている。実施の形態１のように貫通孔９をソースパッド６に形成するのではなく、能動領域２内の各ソース電極３に貫通孔９を形成している。即ち、ソース電極３はＩＳＶ（individual source via）型ソース電極である。裏面電極１５が貫通孔９を介してソース電極３に接続されている。ソース電極３は、実施の形態１のソースパッド６の構成に加えて、金属膜１０よりも外側で半導体基板１の表面にオーミック接合するオーミック電極１９を更に有する。ゲート電極４は、半導体基板１の表面にショットキー接合したゲート下地金属４ａと、その上に形成されたゲート上地金属４ｂとを有する。
続いて、本実施の形態に係る半導体装置の製造方法について説明する。図１５，１７，１９，２１，２３，２５，２７，２８は、実施の形態２に係る半導体装置の製造方法を示す断面図である。図１６，１８，２０，２２，２４，２６は、実施の形態２に係る半導体装置の製造方法を示す平面図である。詳細な電極形成方法、薄板化等は説明を省略する。なお、各平面図はソース電極３とゲート電極４の両方を示すが、各断面図はソース電極３のみ示す。
まず、図１５及び図１６に示すように、ＳｉＣ基板１ａの上にＧａＮ層１ｂをエピタキシャル成長させて半導体基板１を形成する。後の工程でＩＳＶ型のソース電極３を形成するソース電極形成領域２０、ゲート電極４を形成するゲート電極形成領域２１を図１６に示している。
次に、図１７及び図１８に示すように、ソース電極形成領域２０の外周部分において半導体基板１の表面にオーミック接合したオーミック電極１９を形成する。オーミック電極１９は、例えばＣｕ、Ｔｉ、Ａｌ、Ａｕ、Ｎｉ、Ｎｂ、Ｐｄ、Ｐｔ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の金属を単体又は複数組み合わせたものである。オーミック電極１９は半導体基板１にオーミック接合する。
なお、金属／半導体界面のオーミック接合は、金属元素以外を含む多元の元素を蒸着などで半導体基板上に形成し、アニールなどの熱処理を行うことで形成できる。熱処理後に金属／半導体界面に複数の元素が存在する変性層が形成される。他の方法として、例えば、不純物を添加してエピタキシャル成長する方法、イオン注入と熱拡散により不純物を拡散させる方法、又は上記方法を複数組み合わせる方法を用いることができる。
次に、図１９及び図２０に示すように、オーミック電極１９の内側において半導体基板１の表面に金属膜１０をリング状に形成する。金属膜１０の材質は実施の形態１と同様であり、ここではＰｔ金属を用いる。
また、金属膜１０をゲート電極形成領域２１にも形成し、ゲート電極４のゲート下地金属４ａとして用いる。このようにゲート電極４のゲート下地金属４ａを金属膜１０と同時に形成することで工程数増大を回避することができる。金属膜１０はオーミック電極１９と面一又はオーバーラップさせる。なお、図示は省略するが、ドレイン電極５は本実施の形態のＩＳＶ型のソース電極３と同様の形態である必要はない。
次に、図２１及び図２２に示すように、ＧａＮ層１ｂとの密着性の低い金属膜１０を覆うように配線電極１１，１２を形成する。配線電極１１は例えばＴｉ等の密着性の高い金属であることが好ましい。また、オーミック接合を形成しているオーミック電極１９に対して配線電極１１，１２を内控えで形成する。
配線電極１１，１２の形成前に、ゲート電極形成領域２１の金属膜１０の上にゲート上地金属４ｂを形成することでゲート電極４を形成する。なお、ゲート電極４は金属膜１０の単層でもよい。単層の場合、１本のゲート電極４にかかる電流容量に耐えうるだけのゲート断面積が必要となるため、金属膜１０の膜厚を大きくする必要がある。
配線電極１２はＡｕを含んだ金属が好ましいが、Ｃｕ、Ｔｉ、Ａｌ、Ａｕ、Ｎｉ、Ｎｂ、Ｐｄ、Ｐｔ、Ｃｒ、Ｗ、Ｔａ、Ｍｏ等の金属を単体又は複数組み合わせてもよい。ただし、配線電極１２が、Ｐｔ等の金属膜１０の材質を含むと、貫通孔９の形成時に除去が困難な残渣物が生成される。このため、配線電極１２は金属膜１０の材質を含まないことが好ましい。
次に、図２３及び図２４に示すように、配線電極１２を全面的に覆うように表面給電層１３を形成する。表面給電層１３は、オーミック電極１９に対して内控え、配線電極１１，１２に対して外控えとなるように形成する。表面給電層１３の材質はＰｔを用いた合金が好ましく、例えばＴｉ／Ｐｔ／Ａｕ等である。これによりＢｒ腐食を抑制することができる。
次に、図２５及び図２６に示すように、Ａｕメッキを実施して表面給電層１３の上に表面メッキ１４を形成する。本工程にて表面側のウエハプロセスは完了となる。
次に、図２７に示すように、実施の形態１と同様にメタルマスク１８を形成し、選択ドライエッチング等により貫通孔９を形成する。平面視で貫通孔９がリング状の金属膜１０の内側に形成されるようにする。ドライエッチングの際に貫通孔９の側壁に発生する側壁残渣物を除去するため、ウェットエッチングを実施する。金属膜１０を設けることによりサイドエッチングを抑制してメタル浮きなどの異常を防ぎ、信頼性を向上できる。
最後に、図２８に示すように、メタルマスク１８を除去し、半導体基板１の裏面と貫通孔９内に裏面給電層１６及び裏面メッキ１７を形成する。
以上説明したように、ソース電極３はＩＳＶ型ソース電極であり、実施の形態１のソースパッド６と同様の構成を有する。従って、実施の形態１と同様の効果を得ることができる。ただし、仕事関数が高いＰｔ等からなる金属膜１０はオーミック電極として特性的に望ましくない。そこで、ソース電極３の下面外周部に、金属膜１０を設けずオーミック電極１９を設ける。これにより、コンタクト抵抗の悪化を抑制することができる。
１ 半導体基板、３ ソース電極（表面電極）、４ ゲート電極、６ ソースパッド（表面電極）、９ 貫通孔、１０ 金属膜、１１，１２ 配線電極、１３ 表面給電層、１４ 表面メッキ、１５ 裏面電極、１９ オーミック電極

Claims (10)

  1. 互いに対向する表面及び裏面と、前記裏面から前記表面まで貫通する貫通孔とを有する半導体基板と、
    前記貫通孔を囲むように前記表面にリング状に形成された金属膜と、
    前記貫通孔及び前記金属膜を覆う配線電極を有し、前記金属膜の外側で前記表面に接合された表面電極と、
    前記裏面及び前記貫通孔に形成され、前記配線電極に接続された裏面電極とを備え、
    前記金属膜は、前記配線電極よりもイオン化傾向が低く仕事関数が高いことを特徴とする半導体装置。
  2. 前記金属膜は、Ｐｔ、Ｎｉ、Ｔａの何れかの金属からなる単層金属、又は前記金属を最下層にした複層金属であることを特徴とする請求項１に記載の半導体装置。
  3. 前記表面にショットキー接合され、前記金属膜と同じ材質の膜を含むゲート電極を更に備えることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記配線電極はＰｔを含まないことを特徴とする請求項１～３の何れか１項に記載の半導体装置。
  5. 前記表面電極は、前記配線電極の上に形成された表面給電層と、前記表面給電層の上に形成された表面メッキとを有し、
    前記表面給電層はＰｔを含むことを特徴とする請求項１～４の何れか１項に記載の半導体装置。
  6. 前記表面電極は、トランジスタの複数のソース電極に接続されたソースパッドであることを特徴とする請求項１～５の何れか１項に記載の半導体装置。
  7. 前記表面電極は、トランジスタのソース電極であり、前記表面にオーミック接合したオーミック電極を有することを特徴とする請求項１～５の何れか１項に記載の半導体装置。
  8. 半導体基板の表面に金属膜をリング状に形成する工程と、
    前記金属膜を覆う配線電極を有する表面電極を前記表面に形成し、前記金属膜の外側で前記表面に接合させる工程と、
    前記半導体基板を裏面からエッチングして、リング状の前記金属膜の内側において前記配線電極に達する貫通孔を前記半導体基板に形成する工程と、
    前記貫通孔を形成した後に、強酸性溶液を用いたウェットエッチングを実施して、前記貫通孔の側壁に発生した残渣物を除去する工程と、
    裏面電極を前記裏面及び前記貫通孔に形成し前記配線電極に接続させる工程とを備え、
    前記金属膜は、前記配線電極よりもイオン化傾向が低く仕事関数が高いことを特徴とする半導体装置の製造方法。
  9. 前記表面にショットキー接合されたゲート電極を前記金属膜と同時に形成する工程を更に備えることを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記金属膜をスパッタ法で形成することを特徴とする請求項８又は９に記載の半導体装置の製造方法。
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