JP7459973B2 - 半導体装置及びその製造方法 - Google Patents
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Description
本開示は、裏面電極と表面電極を接続するための貫通孔を有する半導体装置及びその製造方法に関する。
高周波動作を目的とした高電子移動度トランジスタ(HEMT: High Electron Mobility Transistor)等が窒化物半導体等の化合物半導体により形成される。一般に、このような半導体装置では、裏面電極であるグラウンド端子と表面電極を接続するために、半導体基板にヴィアホール(Via Hole)と呼ばれる貫通孔を形成する。
しかし、GaN on SiCなどの半導体基板の厚みは一般に50um~100umほどである。この基板にドライエッチングにより貫通孔を形成する際に、貫通孔の内側壁及び底面に残渣物が多く析出する。GaNの選択エッチングなどで用いられるフッ素系ドライエッチングは貫通孔の形成に有効ではあるものの、側壁残渣物と底面残渣物の発生を抑制できない。このため、例えば濃塩酸などの強酸性溶液を用いることで、残渣物の除去をする必要がある。
また、貫通孔の形成時に表面電極の下地層がドライエッチングの受けメタルとなる。一般的に使用されるTi系のオーミック電極は、強酸性溶液に対して脆弱であり、高エッチングレートで溶解される。この結果、信頼性の低下を招く。表面電極の下地層をエッチング選択性が高い安定した金属で形成しなければ、表面電極の貫通又はサイドエッチングにより長期信頼性を担保できない。従って、表面電極の下地層に、エッチングの受けメタルとして、イオン化傾向における標準酸化還元電位が正であるPt(白金)が採用されている(例えば、特許文献1参照)。
しかし、Ptは膜ストレスが大きく、GaNとの密着性が低い。このため、表面電極の下地層にPtを用いると、表面電極の剥がれなどのリスクが高く、別の信頼性に影響する。
本開示は、上述のような課題を解決するためになされたもので、その目的は信頼性の高い半導体装置及びその製造方法を得るものである。
本開示に係る半導体装置は、互いに対向する表面及び裏面と、前記裏面から前記表面まで貫通する貫通孔とを有する半導体基板と、前記貫通孔を囲むように前記表面にリング状に形成された金属膜と、前記貫通孔及び前記金属膜を覆う配線電極を有し、前記金属膜の外側で前記表面に接合された表面電極と、前記裏面及び前記貫通孔に形成され、前記配線電極に接続された裏面電極とを備え、前記金属膜は、前記配線電極よりもイオン化傾向が低く仕事関数が高いことを特徴とする。
本開示では、貫通孔を囲むように金属膜を半導体基板の表面に形成する。金属膜は表面電極よりもイオン化傾向が低いため、強酸性溶液に対してウェット耐性が高い。このため、貫通孔の形成後の側壁残渣物を除去するためのウェットエッチングにおいて表面電極のサイドエッチングを抑制することができる。また、密着性の低い金属膜の外側で表面電極が半導体基板の表面に接合されている。この結果、表面電極のメタル浮きなどの異常を防ぎ、信頼性を向上できる。
実施の形態に係る半導体装置及びその製造方法について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。
実施の形態1.
図1は、実施の形態1に係る半導体装置を示す平面図である。半導体基板1にトランジスタの能動領域2が形成されている。能動領域2には、ソース電極3、ゲート電極4、ドレイン電極5がそれぞれ複数有するトランジスタが形成されている。半導体基板1の上にソースパッド6、ゲートパッド7、ドレインパッド8が設けられている。ソースパッド6は複数のソース電極3に接続されている。ゲートパッド7はゲート電極4に接続されている。ドレインパッド8は複数のドレイン電極5に接続されている。
図1は、実施の形態1に係る半導体装置を示す平面図である。半導体基板1にトランジスタの能動領域2が形成されている。能動領域2には、ソース電極3、ゲート電極4、ドレイン電極5がそれぞれ複数有するトランジスタが形成されている。半導体基板1の上にソースパッド6、ゲートパッド7、ドレインパッド8が設けられている。ソースパッド6は複数のソース電極3に接続されている。ゲートパッド7はゲート電極4に接続されている。ドレインパッド8は複数のドレイン電極5に接続されている。
図2は、図1のソースパッド部分の断面図である。図2では、電極の絶縁膜、ゲート電極、ドレイン電極等の図示を省略している。図3は、図1のソースパッド部分の拡大平面図である。半導体基板1は、SiC基板1aと、その上に形成されたGaN層1bとを有する。貫通孔9が半導体基板1の裏面から表面まで貫通している。
金属膜10が貫通孔9を囲むように半導体基板1の表面にリング状に形成されている。金属膜10は、Pt、Ni、Taの何れかの金属からなる単層金属、又はその金属を最下層にした複層金属である。
ソースパッド6が半導体基板1の表面に形成されている。ソースパッド6は、順に積層された配線電極11,12、表面給電層13、及び表面メッキ14を有する。配線電極11,12は貫通孔9及び金属膜10を覆う。金属膜10の外側で配線電極11が半導体基板1の表面に接合されている。配線電極11はGaN層1bと接するため、例えばTi等の金属であることが好ましい。配線電極11,12の形成範囲は、表面給電層13及び表面メッキ14よりも小さく、且つ金属膜10よりも大きい。
裏面電極15が半導体基板1の裏面と貫通孔9の内部に形成され、配線電極11,12に直接的に接触して接続されている。裏面電極15は、順に積層された裏面給電層16、及び裏面メッキ17を有する。表面メッキ14及び裏面メッキ17は、例えばAuメッキである。
金属膜10は、配線電極11,12よりもイオン化傾向が低く仕事関数が高い。このため、金属膜10の材質としてPtが最も好ましいが、例えばNi又はTaなどの他の金属でも代用できる。
続いて、本実施の形態に係る半導体装置の製造方法について説明する。図4,5,7,9,11,13は、実施の形態1に係る半導体装置の製造方法を示す断面図である。図6,8,10,12は、実施の形態1に係る半導体装置の製造方法を示す平面図である。詳細な電極形成方法、薄板化等は説明を省略する。
まず、図4に示すように、SiC基板1aの上にGaN層1bをエピタキシャル成長させて半導体基板1を形成する。
次に、図5及び図6に示すように、半導体基板1の表面に金属膜10をリング状に形成する。リフトオフにより金属膜10をリング状にパターニングするため、例えば、金属膜10の成膜方法として、異方性の高いスパッタ法、例えばロングスロースパッタ法などが好ましい。または、2層レジストを用いたリフトオフを実施することで、リング状に金属膜10を形成することができる。密着性の観点から金属膜10の厚さは数nm~数十nm程度であることが好ましい。
次に、図7及び図8に示すように、GaN層1bとの密着性の低い金属膜10を覆うように配線電極11,12を半導体基板1の表面に形成する。配線電極11を金属膜10の外側で半導体基板1の表面に接合させる。
配線電極12は、貫通孔9を形成するためのドライエッチング時に受けメタルとして用いられ、一般的にTiと合金化して安定な金属を形成する金属が好ましい。このため、配線電極12の材質はAu等が好ましいが、単層金属でも複層金属でもよい。ただし、配線電極12が、Pt等の金属膜10の材質を含むと、貫通孔9の形成時に除去が困難な残渣物が生成される。このため、配線電極12は金属膜10の材質を含まないことが好ましい。
次に、図9及び図10に示すように、配線電極12を全面的に覆うように表面給電層13を形成する。表面給電層13の材質はPtを用いた合金が好ましく、例えばTi/Pt/Au等である。このようにPtを含む合金で最表面をコーティングすることで、Br腐食を抑制することができ、信頼性が向上する。
次に、図11及び図12に示すように、Auメッキを実施して表面給電層13の上に表面メッキ14を形成する。本工程にて表面側のウエハプロセスは完了となる。
次に、図13に示すように、貫通孔形成箇所に開口を有するNi等のメタルマスク18を形成する。例えばフッ素系のガスを用いた選択ドライエッチング等により、半導体基板1の裏面からSiC基板1a及びGaN層1bを順にエッチングして貫通孔9を形成する。貫通孔9はリング状の金属膜10の内側において配線電極11,12に達する。この際に貫通孔9の底面の配線電極11がドライエッチングにより消失し、受けメタルとして機能する配線電極12でエッチングがストップする。
ドライエッチングの際に貫通孔9の側壁に残渣物が発生する。そこで、強酸性溶液、例えば濃塩酸等を用いたウェットエッチングを実施して残渣物を除去する。ただし、Tiからなる配線電極11は強酸性溶液に対してウェット耐性が低い。金属膜10が無いと貫通孔9の底面の側壁からサイドエッチングが進むため、ソースパッド6のメタル浮きなどの異常が発生し、耐湿性を含む信頼性が悪化する。金属膜10を設けることによりサイドエッチングを抑制することができる。
次に、メタルマスク18を例えばイオンミリング又はウェットエッチング等により除去する。最後に、図2及び図3に示すように、例えばTi/Au等からなる裏面給電層16を半導体基板1の裏面と貫通孔9内に形成し配線電極11,12に接続させる。Auメッキを実施して裏面給電層16の上に裏面メッキ17を形成する。裏面メッキ17はAuに限らずCu等でもよい。
以上説明したように、本実施の形態では、金属膜10を貫通孔9を囲むように半導体基板1の表面に形成する。金属膜10はソースパッド6よりもイオン化傾向が低いため、強酸性溶液に対してウェット耐性が高い。このため、貫通孔9の形成後の側壁残渣物を除去するためのウェットエッチングにおいてソースパッド6のサイドエッチングを抑制することができる。また、密着性の低い金属膜10の外側でソースパッド6が半導体基板1の表面に接合されている。この結果、ソースパッド6のメタル浮きなどの異常を防ぎ、信頼性を向上できる。
また、金属膜10をリング状ではなく貫通孔9の形成領域全体に形成した場合、金属膜10がドライエッチングの受けメタルとなる。例えばフッ素系ガスを用いたドライエッチングの場合、貫通孔9の底面に強塩酸処理でも除去できないPtを含んだ残渣物が発生し、信頼性上及び外観上の問題となる。金属膜10をリング状に形成することにより、これらの問題を防ぐことができる。また、Pt等の高ストレス金属である金属膜10を可能な限り小範囲で成膜することで、密着性の悪化を抑制することができる。
また、金属膜10はソースパッド6よりも仕事関数が高い。従って、金属膜10の材質は、半導体基板1の表面にショットキー接合されたゲート電極4にも使用できるため、金属膜10をトランジスタのゲート電極4と同時に形成することができる。従って、金属膜10の形成のために新規工程を追加する必要がないため、工程数と製品コストの増加を防ぐことができる。この場合、ゲート電極4は金属膜10と同じ材質の膜を含むことになる。
また、貫通孔9に形成された裏面電極15と接する配線電極11,12の一部は、貫通孔9の形成時にドライエッチングされる。Ptを含んだ残渣物の発生を防ぐため、配線電極11,12はPtを含まないことが好ましい。
実施の形態2.
図14は、実施の形態2に係る半導体装置を示す断面図である。この図は能動層領域のトランジスタを拡大したものである。半導体基板1の表面にソース電極3、ゲート電極4、ドレイン電極5が形成されている。実施の形態1のように貫通孔9をソースパッド6に形成するのではなく、能動領域2内の各ソース電極3に貫通孔9を形成している。即ち、ソース電極3はISV(individual source via)型ソース電極である。裏面電極15が貫通孔9を介してソース電極3に接続されている。ソース電極3は、実施の形態1のソースパッド6の構成に加えて、金属膜10よりも外側で半導体基板1の表面にオーミック接合するオーミック電極19を更に有する。ゲート電極4は、半導体基板1の表面にショットキー接合したゲート下地金属4aと、その上に形成されたゲート上地金属4bとを有する。
図14は、実施の形態2に係る半導体装置を示す断面図である。この図は能動層領域のトランジスタを拡大したものである。半導体基板1の表面にソース電極3、ゲート電極4、ドレイン電極5が形成されている。実施の形態1のように貫通孔9をソースパッド6に形成するのではなく、能動領域2内の各ソース電極3に貫通孔9を形成している。即ち、ソース電極3はISV(individual source via)型ソース電極である。裏面電極15が貫通孔9を介してソース電極3に接続されている。ソース電極3は、実施の形態1のソースパッド6の構成に加えて、金属膜10よりも外側で半導体基板1の表面にオーミック接合するオーミック電極19を更に有する。ゲート電極4は、半導体基板1の表面にショットキー接合したゲート下地金属4aと、その上に形成されたゲート上地金属4bとを有する。
続いて、本実施の形態に係る半導体装置の製造方法について説明する。図15,17,19,21,23,25,27,28は、実施の形態2に係る半導体装置の製造方法を示す断面図である。図16,18,20,22,24,26は、実施の形態2に係る半導体装置の製造方法を示す平面図である。詳細な電極形成方法、薄板化等は説明を省略する。なお、各平面図はソース電極3とゲート電極4の両方を示すが、各断面図はソース電極3のみ示す。
まず、図15及び図16に示すように、SiC基板1aの上にGaN層1bをエピタキシャル成長させて半導体基板1を形成する。後の工程でISV型のソース電極3を形成するソース電極形成領域20、ゲート電極4を形成するゲート電極形成領域21を図16に示している。
次に、図17及び図18に示すように、ソース電極形成領域20の外周部分において半導体基板1の表面にオーミック接合したオーミック電極19を形成する。オーミック電極19は、例えばCu、Ti、Al、Au、Ni、Nb、Pd、Pt、Cr、W、Ta、Mo等の金属を単体又は複数組み合わせたものである。オーミック電極19は半導体基板1にオーミック接合する。
なお、金属/半導体界面のオーミック接合は、金属元素以外を含む多元の元素を蒸着などで半導体基板上に形成し、アニールなどの熱処理を行うことで形成できる。熱処理後に金属/半導体界面に複数の元素が存在する変性層が形成される。他の方法として、例えば、不純物を添加してエピタキシャル成長する方法、イオン注入と熱拡散により不純物を拡散させる方法、又は上記方法を複数組み合わせる方法を用いることができる。
次に、図19及び図20に示すように、オーミック電極19の内側において半導体基板1の表面に金属膜10をリング状に形成する。金属膜10の材質は実施の形態1と同様であり、ここではPt金属を用いる。
また、金属膜10をゲート電極形成領域21にも形成し、ゲート電極4のゲート下地金属4aとして用いる。このようにゲート電極4のゲート下地金属4aを金属膜10と同時に形成することで工程数増大を回避することができる。金属膜10はオーミック電極19と面一又はオーバーラップさせる。なお、図示は省略するが、ドレイン電極5は本実施の形態のISV型のソース電極3と同様の形態である必要はない。
次に、図21及び図22に示すように、GaN層1bとの密着性の低い金属膜10を覆うように配線電極11,12を形成する。配線電極11は例えばTi等の密着性の高い金属であることが好ましい。また、オーミック接合を形成しているオーミック電極19に対して配線電極11,12を内控えで形成する。
配線電極11,12の形成前に、ゲート電極形成領域21の金属膜10の上にゲート上地金属4bを形成することでゲート電極4を形成する。なお、ゲート電極4は金属膜10の単層でもよい。単層の場合、1本のゲート電極4にかかる電流容量に耐えうるだけのゲート断面積が必要となるため、金属膜10の膜厚を大きくする必要がある。
配線電極12はAuを含んだ金属が好ましいが、Cu、Ti、Al、Au、Ni、Nb、Pd、Pt、Cr、W、Ta、Mo等の金属を単体又は複数組み合わせてもよい。ただし、配線電極12が、Pt等の金属膜10の材質を含むと、貫通孔9の形成時に除去が困難な残渣物が生成される。このため、配線電極12は金属膜10の材質を含まないことが好ましい。
次に、図23及び図24に示すように、配線電極12を全面的に覆うように表面給電層13を形成する。表面給電層13は、オーミック電極19に対して内控え、配線電極11,12に対して外控えとなるように形成する。表面給電層13の材質はPtを用いた合金が好ましく、例えばTi/Pt/Au等である。これによりBr腐食を抑制することができる。
次に、図25及び図26に示すように、Auメッキを実施して表面給電層13の上に表面メッキ14を形成する。本工程にて表面側のウエハプロセスは完了となる。
次に、図27に示すように、実施の形態1と同様にメタルマスク18を形成し、選択ドライエッチング等により貫通孔9を形成する。平面視で貫通孔9がリング状の金属膜10の内側に形成されるようにする。ドライエッチングの際に貫通孔9の側壁に発生する側壁残渣物を除去するため、ウェットエッチングを実施する。金属膜10を設けることによりサイドエッチングを抑制してメタル浮きなどの異常を防ぎ、信頼性を向上できる。
最後に、図28に示すように、メタルマスク18を除去し、半導体基板1の裏面と貫通孔9内に裏面給電層16及び裏面メッキ17を形成する。
以上説明したように、ソース電極3はISV型ソース電極であり、実施の形態1のソースパッド6と同様の構成を有する。従って、実施の形態1と同様の効果を得ることができる。ただし、仕事関数が高いPt等からなる金属膜10はオーミック電極として特性的に望ましくない。そこで、ソース電極3の下面外周部に、金属膜10を設けずオーミック電極19を設ける。これにより、コンタクト抵抗の悪化を抑制することができる。
1 半導体基板、3 ソース電極(表面電極)、4 ゲート電極、6 ソースパッド(表面電極)、9 貫通孔、10 金属膜、11,12 配線電極、13 表面給電層、14 表面メッキ、15 裏面電極、19 オーミック電極
Claims (10)
- 互いに対向する表面及び裏面と、前記裏面から前記表面まで貫通する貫通孔とを有する半導体基板と、
前記貫通孔を囲むように前記表面にリング状に形成された金属膜と、
前記貫通孔及び前記金属膜を覆う配線電極を有し、前記金属膜の外側で前記表面に接合された表面電極と、
前記裏面及び前記貫通孔に形成され、前記配線電極に接続された裏面電極とを備え、
前記金属膜は、前記配線電極よりもイオン化傾向が低く仕事関数が高いことを特徴とする半導体装置。 - 前記金属膜は、Pt、Ni、Taの何れかの金属からなる単層金属、又は前記金属を最下層にした複層金属であることを特徴とする請求項1に記載の半導体装置。
- 前記表面にショットキー接合され、前記金属膜と同じ材質の膜を含むゲート電極を更に備えることを特徴とする請求項1又は2に記載の半導体装置。
- 前記配線電極はPtを含まないことを特徴とする請求項1~3の何れか1項に記載の半導体装置。
- 前記表面電極は、前記配線電極の上に形成された表面給電層と、前記表面給電層の上に形成された表面メッキとを有し、
前記表面給電層はPtを含むことを特徴とする請求項1~4の何れか1項に記載の半導体装置。 - 前記表面電極は、トランジスタの複数のソース電極に接続されたソースパッドであることを特徴とする請求項1~5の何れか1項に記載の半導体装置。
- 前記表面電極は、トランジスタのソース電極であり、前記表面にオーミック接合したオーミック電極を有することを特徴とする請求項1~5の何れか1項に記載の半導体装置。
- 半導体基板の表面に金属膜をリング状に形成する工程と、
前記金属膜を覆う配線電極を有する表面電極を前記表面に形成し、前記金属膜の外側で前記表面に接合させる工程と、
前記半導体基板を裏面からエッチングして、リング状の前記金属膜の内側において前記配線電極に達する貫通孔を前記半導体基板に形成する工程と、
前記貫通孔を形成した後に、強酸性溶液を用いたウェットエッチングを実施して、前記貫通孔の側壁に発生した残渣物を除去する工程と、
裏面電極を前記裏面及び前記貫通孔に形成し前記配線電極に接続させる工程とを備え、
前記金属膜は、前記配線電極よりもイオン化傾向が低く仕事関数が高いことを特徴とする半導体装置の製造方法。 - 前記表面にショットキー接合されたゲート電極を前記金属膜と同時に形成する工程を更に備えることを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記金属膜をスパッタ法で形成することを特徴とする請求項8又は9に記載の半導体装置の製造方法。
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