JP2006073787A

JP2006073787A - 半導体素子及びその製造方法

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Publication number: JP2006073787A
Application number: JP2004255241A
Authority: JP
Inventors: Osamu Kamitoku; 理上徳; Takahiro Kitazawa; 貴博北沢; Toshiharu Tanpo; 敏治反保
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-09-02
Filing date: 2004-09-02
Publication date: 2006-03-16

Abstract

【課題】メッキ配線形成後の熱処理工程におけるビアホール周辺での膜浮き、及び膜剥がれを抑制し、高歩留まりかつ高信頼性を有する半導体素子を提供する。
【解決手段】本発明の半導体素子は、半導体基板１上に、凸状の段差４が形成されており、段差４の上面から基板１裏面に達するビアホール２を有しており、ビアホール２内にはシード層５を下層に有する第１のメッキ配線６が形成され、ビアホール２近傍の基板１の表面は絶縁膜３で覆われている。さらに、第１のメッキ配線６は段差４を覆うように形成されている。半導体基板１の裏面には全面に電極８が設けられており、第１のメッキ配線６は基板１の裏面で電極８と接続されている。
【選択図】図１

Description

本発明は、ビアホールを有する半導体素子及び製造方法に関するもので、詳しくは、ビアホール形成後におけるメッキ配線形成後の熱処理による膜剥がれの抑制に関するものである。

近年、携帯電話等の移動体通信機器の使用周波数帯域がＭＨｚ帯からＧＨｚ帯へと高周波化が進んでいる。これらの移動体通信機器の受信・送信部における周波数変換回路や信号増幅回路には、ガリウム砒素（ＧａＡｓ）電界効果トランジスタ（ＦＥＴ）や、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）が広く用いられている。ＦＥＴやＨＢＴはＧａＡｓやＩｎＧａＡｓよりなる化合物半導体基板上に形成され、基板上のトランジスタの電極とリードフレームや実装基板とが電気的接続される。このトランジスタ電極とリードフレームや実装基板の電極との接続はトランジスタの形成されている化合物半導体基板に貫通孔（ビアホール）を形成し、これを用いてトランジスタ電極とリードフレームや実装基板間の電気的接続を行っている（特許文献１参照）。

従来の化合物半導体基板にビアホールを形成してトランジスタ電極とリードフレームや実装基板とを外部接続する半導体素子について、図６を用いて説明する。ＧａＡｓよりなる半絶縁性の基板１の図示されていない上方面側にトランジスタが形成されている。

この半導体基板１上に形成された絶縁膜３をエッチングにて開口し、その後、更に半導体基板１をエッチングして、基板の途中の深さまでのビアホール２を形成する。その後、ビアホール２内と半導体基板１の表面上にトランジスタの電極に接続された金属配線５を形成し、さらにメッキ配線６を形成する。基板１はビアホール２の金属面に達するまで研磨し、さらに基板１の裏面には金よりなる裏面金属膜８が形成され、実装されるリードフレームや実装基板の電極と接続される。
特開平１１−１６８１０４号公報

しかしながら、上記のように基板上にビアホールを形成し、メッキ配線を形成した場合、メッキ配線形成後の熱処理工程により、ビアホール周囲において、絶縁膜の膜浮き、膜剥がれが発生し、信頼性及び歩留まりに影響を及ぼすという問題が発生した。

膜ストレス緩和のために、基板上に堆積する絶縁膜の低ストレス化、及びビアホール形成後のメッキ配線の低ストレス化を図っても改善には至らなかった。

本発明は、半導体基板上にビアホールを有する半導体素子において、ビアホールを形成し、メッキ配線形成後の熱処理工程において、ビアホール周辺での膜浮き、及び膜剥がれを抑制することが可能な半導体素子及び製造方法を提供する事を目的とする。

上記課題を解決するため、本発明の半導体素子は、表面に段差部が設けられた半導体基板にビアホールが形成された半導体素子であって、前記ビアホールは前記段差部の上面から前記基板裏面に到達するように形成され、前記ビアホール側壁には導電体が形成されており、前記導電体は前記段差部全体を覆って延びるように形成されていることを特徴とする。

前記ビアホールが形成され、前記導電体と接触する基板表面はＧａＡｓかあるいはＩｎＧａＡｓが露出していることが好ましい。

前記段差部の表面がＧａＡｓかあるいはＩｎＧａＡｓのいずれかであることが好ましい。

前記導電体は、半導体基板上に形成された半導体素子間をつなぐ配線として用いられることが好ましい。

前記導電体は、前記ビアホールの周辺部において、他の部分よりも厚く形成されていることが好ましい。

前記半導体基板を上から見て、前記導電体のうち厚い部分と薄い部分との境界から前記導電体のうち薄い部分の端部までの距離が、前記導電体の厚い部分の厚みと薄い部分の厚みとの差の５倍以上離れていることがさらに好ましい。

前記半導体基板を上から見て、前記導電体、及び絶縁膜開口部は、前記ビアホールの周辺で丸みを帯びた形状であることがさらに好ましい。

本発明の半導体素子の製造方法は、半導体基板をエッチングして凸状の段差部を形成する工程と、前記段差部を含む前記半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜をエッチングして、前記段差部上面を露出させる工程と、前記半導体基板をエッチングして、前記段差部上面から前記半導体基板内に達するビアホールを形成する工程と、前記絶縁膜を含む前記半導体基板上及び前記ビアホール内にシード層を堆積する工程と、前記シード層上に導電体を堆積する工程と、を備え、前記導電体は前記段差部を覆うように形成されていることを特徴とする。

また、本発明の別の半導体素子の製造方法は、半導体基板をエッチングして凸状の段差部を形成する工程と、前記段差部を含む前記半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜をエッチングして、前記段差部上面を露出させる工程と、前記半導体基板をエッチングして、前記段差部上面から前記半導体基板内に達するビアホールを形成する工程と、前記絶縁膜を含む前記半導体基板上及び前記ビアホール内にシード層を堆積する工程と、前記シード層の上に第１の導電体を堆積する工程と、前記第１の導電体の上に第２の導電体を堆積する工程と、を備え、前記第１の導電体は前記段差部を覆うように堆積されており、前記第２の導電体は、前記第１の導電体を完全に覆う形で形成されていることを特徴とする。

前記第１の導電体は、前記ビアホール内及び前記ビアホール周辺部のみに堆積され、前記第２の導電体は、その端部と前記第１の導電体の端部との距離がビアホール周辺に堆積された前記第１の導電体の厚みの５倍以上となるように形成されていることが好ましい。

本発明の半導体素子は、ビアホールを有する半導体素子において、ビアホール形成後におけるメッキ配線形成後の熱処理による膜剥がれに関して、ビアホールの周囲に段差を設けることで、熱処理により発生する横方向への膜ストレス変動を段差にて、ブロックすることで膜剥がれを抑制することが可能である。また、ビアホール領域をＧａＡｓ、ＩｎＧａＡｓ表面に形成することで、膜密着性が向上し、剥がれを抑制することが可能である。

また、メッキ配線をビアホール内と基板表面上の２回に分けて形成する場合、第１のメッキ配線端と第２のメッキ配線端との距離を基板表面上で第１のメッキ配線厚の５倍以上にする事で、第１のメッキ配線端を起因とする膜ストレスの変動を第２のメッキ配線にて上部より押さえ込むことで膜浮き、膜剥がれを抑制することが可能である。

また、絶縁膜開口パターン、及び第１のメッキ配線の形状パターンを円形にする事で、矩形パターンで形成される第２のメッキ配線との距離を分散することで、局所的なストレスを緩和することにより膜剥がれを抑制することが可能である。

次に、本発明の実施の形態における半導体素子及び製造方法について図面を参照しながら説明する。

（第１の実施形態）
本発明の第１の実施形態である半導体素子は、図１に示すように、半導体基板１上に、ビアホール径が３０〜７０μｍでビアホール深さが９０〜１４０μｍ程度のビアホール２を有しており、ビアホール２内にはシード層５を下層に有する第１のメッキ配線６が形成され、ビアホール２近傍の基板１の表面は絶縁膜３で覆われている。半導体基板１の裏面には全面に電極８が設けられており、ビアホール２は基板１の表面から裏面まで到達し、その内部から基板１の表面にかけて形成された第１のメッキ配線６は電極８と接続されている。

以下、第１の実施形態における半導体素子の製造方法について、図２を用いて説明する。

まず、ＧａＡｓもしくはＩｎＧａＡｓからなる半導体基板１上にレジストマスクを用いて、リン酸系のエッチャントにより、ビアホールを形成する領域において、深さ２００ｎｍ〜３００ｎｍ程度の段差４をウエットエッチングにより形成する（図２（ａ））。

なお、この時のエッチングにおいて、塩素系のガスを用いたドライエッチングを用いてもよい。その後、絶縁膜３を堆積させ、ビアホールを形成する領域において、レジストマスクを用いて、ウエットエッチングにより絶縁膜３を開口７する。例えば、堆積する絶縁膜３は、シラン系プラズマＳｉＯ、もしくはＳｉＮ、ＳｉＯとＳｉＮとの積層構造のいずれかを４００ｎｍ程度堆積する。なお、この時のエッチングは、フッ素系のガスを用いたドライエッチングを用いてもよい（図２（ｂ））。

その後、厚さ２０〜２７μｍ程度のレジストマスクを用いて、塩素系のガスを用いたドライエッチングにより径が３０〜７０μｍ、深さが９０〜１４０μｍ程度のビアホール２を形成する（図２（ｃ））。

さらに、メッキ配線６からなる導電体を形成する際に通電するためのシード層５をスパッタリングにより、半導体基板１の表面とビアホール２内に堆積する。例えば、ウエハ−ターゲット間距離が１７０ｍｍ程度と比較的長いロングスロースパッタリングにより形成するシード層は、Ｔｉ４５〜１５０ｎｍとＡｕ１００〜１５０ｎｍの積層構造の薄膜を堆積する。なお、シード層５の堆積は、通常使用されるウエハ−ターゲット間距離が６０ｍｍ程度のスパッタリング、もしくは真空蒸着のいずれかにて堆積してもよい。その後、素子間をつなぐ配線パターンをレジストマスクにより選択的に電解Ａｕメッキにより形成する（図２（ｄ））。

次に、基板１を裏面から研磨してビアホール２の底部が基板１の裏面に露出するようにする（図２（ｅ））。

基板１の裏面に金属膜を全面的に被着し、電極８を形成する（図２（ｆ））。この後、メッキ配線６および電極８の低抵抗化を図り、またスパッタリング等によるダメージの回復を図るため、３００℃〜３５０℃程度の熱処理を行う。

本実施の形態によれば、ビアホールを形成する前に半導体基板１の表面に段差４を設けることで、第１のメッキ配線６を形成した後の熱処理工程にて、第１のメッキ配線６、及び絶縁膜３の横方向に発生する膜ストレスの変動を段差４にてブロックすることで、絶縁膜３の膜浮き、膜剥がれを抑制することが可能である。

なお、熱処理工程は第１のメッキ配線６の形成直後に行ってもよい。

（第２の実施形態）
図３は本発明の第２の実施形態における半導体素子の模式図であり、図３（ａ）は断面図、図３（ｂ）は上から見た平面図である。

本実施形態の半導体素子は、図３（ａ）に示すように、ビアホール２内と基板１の段差部４をカバーする部分にのみ形成する第１のメッキ配線６とビアホール２内及び基板表面上からトランジスタの電極に配線される第２のメッキ配線９を有し、これらはメッキ工程を２回に分けて形成している。

図３（ｂ）に示すようにビアホールを形成する領域において、絶縁膜３の開口部７の形状は正方形であり、また、ビアホール２内と基板１の段差部４をカバーする部分にのみ形成する第１のメッキ配線６の形状も同様である。

図３に示すように、第１のメッキ配線６の配線幅をｘ１、第２のメッキ配線９の配線幅をｘ２としたとき、第１のメッキ配線６の端部と第２のメッキ配線９の端部との距離ｘはｘ２とｘ１との差のおよそ半分程度である。ｘを１０〜２０μｍ程度とし、第１のメッキ配線６の厚さｔ（＝２μｍ）に対して５倍以上にする事で、第２のメッキ配線９を形成した後の熱処理工程にて発生する第１のメッキ配線６の端を基点とする絶縁膜３の横方向に発生する膜ストレスの変動を第２のメッキ配線９にて上部より押さえ込むことで、絶縁膜３の膜浮き、膜剥がれを抑制することが可能である。

（第３の実施形態）
本発明の第３の実施形態における半導体素子は、第２の実施形態で示した半導体素子と２回メッキで配線を作成する点で同じであるが、図４に示すように、第１のメッキ配線６の端部と第２のメッキ配線９の端部との距離ｘを第１のメッキ配線６の厚さに対して５倍以上にするだけでなく、絶縁膜３の開口パターン、及び第１のメッキ配線６の形状パターンを円形にする事で、開口部と各メッキ配線端部との距離を均等に分散することが可能となり、第２のメッキ配線９、及び絶縁膜３に与える局所的なストレスを低減することで絶縁膜３の膜浮き、膜剥がれを抑制することが可能である。

本発明の第２および第３の実施形態における半導体素子の製造方法について、図５を用いて説明する。

まず、ＧａＡｓもしくはＩｎＧａＡｓからなる半導体基板１上にレジストマスクを用いて、リン酸系のエッチャントにより、ビアホールを形成する領域において、深さ２００ｎｍ〜３００ｎｍ程度の段差４をウエットエッチングにより形成する（図５（ａ））。

その後、絶縁膜３を堆積させ、ビアホール２を形成する領域において、レジストマスクにより、ウエットエッチングにより絶縁膜３を開口７する。例えば、堆積する絶縁膜３は、シラン系プラズマＳｉＯ、もしくはＳｉＮ、ＳｉＯとＳｉＮとの積層構造のいずれかを４００ｎｍ程度堆積する。なお、絶縁膜３のエッチングに使用するレジストマスクは、図３（ｂ）に示した正方形パターンもしくは図４で示した円形パターンにて形成してもよい。また、この時のエッチングは、フッ素系のガスを用いたドライエッチングを用いてもよい（図５（ｂ））。

その後、厚さ２０〜２７μｍ程度のレジストマスクを用いて、塩素系のガスを用いたドライエッチングにより径が３０〜７０μｍ、深さが９０〜１４０μｍ程度のビアホール２を形成する（図５（ｃ））。

その後、メッキ配線６からなる導電体を形成する際に通電するためのシード層５をスパッタリングにより、半導体基板１の表面とビアホール２内に堆積する。例えば、ウエハ−ターゲット間距離が１７０ｍｍ程度と比較的長いロングスロースパッタリングにより形成するシード層５は、Ｔｉ４５〜１５０ｎｍとＡｕ１００〜１５０ｎｍの積層構造の薄膜を堆積する。

なお、シード層５の堆積は、通常使用されるウエハ−ターゲット間距離が６０ｍｍ程度のスパッタリング、もしくは真空蒸着のいずれかにて堆積してもよい。その後、レジストマスクにて、ビアホール２内のみに選択的に電解Ａｕメッキにより第１のメッキ配線６を形成する。

また、絶縁膜３の開口パターンが円形にて形成される場合は、第１のメッキ配線６を形成するレジストマスクは、円形パターンにて形成してもよい（図５（ｄ））。

その後、素子間をつなぐ配線パターンを形成する際に、第１のメッキ配線６のメッキ膜厚に対して、少なくとも５倍以上の距離で形成される配線パターンのレジストマスクを用いて選択的に電解Ａｕメッキにより第２のメッキ配線９を形成する（図５（ｅ））。

次に、基板１を裏面から研磨してビアホール２の底部が基板１の裏面に露出するようにした後、基板１の裏面に金属膜を全面的に被着し、電極８を形成する（図５（ｆ））。

以上のように、本実施の形態によれば、第２のメッキ配線９を形成した後の熱処理工程において、第１のメッキ配線６の端部を基点として絶縁膜３の横方向に発生する膜ストレスの変動を第２のメッキ配線９にて上部より押さえ込むことで、絶縁膜３の膜浮き、膜剥がれを抑制することが可能である。また、絶縁膜３の開口パターン、及び第１のメッキ配線６の形状パターンを円形にする事で、開口部と各メッキ配線端部との距離を均等に分散することが可能となり、第２のメッキ配線９、及び絶縁膜３に与える局所的なストレスを低減することで絶縁膜３の膜浮き、膜剥がれを抑制することが可能である。

なお、第１〜第３の実施形態において、半導体基板１の表面には、ＧａＡｓあるいはＩｎＧａＡｓが露出する構成とした。

この理由は、ＧａＡｓ、ＩｎＧａＡｓ層はＡｌＧａＡｓ等と比べて、Ａｌを含有することによる表面自然酸化膜の影響を受けないため、絶縁膜の膜密着性が向上し、メッキ配線形成後の熱処理工程において膜剥がれの発生を抑制する効果がより大きくなるためである。

また、第１〜第３の実施形態では、基板１自体をＧａＡｓあるいはＩｎＧａＡｓとしたが、ビアホール周辺に形成する段差部表面のみをＧａＡｓあるいはＩｎＧａＡｓのいずれかにしても同様の効果が得られる。

本発明にかかる半導体素子は、ビアホール形成後におけるメッキ配線形成後の熱処理による膜剥がれを抑制でき、高歩留まりかつ高信頼性を有する半導体素子として有用である。

本発明の第１の実施形態における半導体素子の断面図本発明の第１の実施形態における半導体素子の製造方法を示す工程断面図本発明の第２の実施形態における半導体素子の模式図であり、（ａ）は断面図、（ｂ）は上から見た平面図本発明の第３の実施形態における半導体素子の平面図本発明の第２及び第３の実施形態における半導体素子の製造方法を示す工程断面図従来の半導体素子の断面図

符号の説明

１半導体基板（ＧａＡｓ、ＩｎＧａＡｓ）
２ビアホール
３絶縁膜
４段差
５シード層
６第１のメッキ配線
７絶縁膜開口部
８裏面電極
９第２のメッキ配線

Claims

表面に段差部が設けられた半導体基板にビアホールが形成された半導体素子であって、
前記ビアホールは前記段差部の上面から前記基板裏面に到達するように形成され、
前記ビアホール側壁には導電体が形成されており、
前記導電体は前記段差部全体を覆って延びるように形成されていることを特徴とする半導体素子。
前記ビアホールが形成され、前記導電体と接触する基板表面はＧａＡｓかあるいはＩｎＧａＡｓが露出していることを特徴とする半導体素子。
前記段差部の表面がＧａＡｓかあるいはＩｎＧａＡｓのいずれかであることを特徴とする請求項１に記載の半導体素子。
前記導電体は、半導体基板上に形成された半導体素子間をつなぐ配線として用いられることを特徴とする請求項１または２に記載の半導体素子。
前記導電体は、前記ビアホールの周辺部において、他の部分よりも厚く形成されていることを特徴とする請求項１または２に記載の半導体素子。
前記半導体基板を上から見て、前記導電体のうち厚い部分と薄い部分との境界から前記導電体のうち薄い部分の端部までの距離が、前記導電体の厚い部分の厚みと薄い部分の厚みとの差の５倍以上離れていることを特徴とする請求項５に記載の半導体素子。
前記半導体基板を上から見て、前記導電体、及び絶縁膜開口部は、前記ビアホールの周辺で丸みを帯びた形状であることを特徴とする請求項５または６に記載の半導体素子。
半導体基板をエッチングして凸状の段差部を形成する工程と、
前記段差部を含む前記半導体基板上に絶縁膜を堆積する工程と、
前記絶縁膜をエッチングして、前記段差部上面を露出させる工程と、
前記半導体基板をエッチングして、前記段差部上面から前記半導体基板内に達するビアホールを形成する工程と、
前記絶縁膜を含む前記半導体基板上及び前記ビアホール内にシード層を堆積する工程と、
前記シード層上に導電体を堆積する工程と、を備え、
前記導電体は前記段差部を覆うように形成されていることを特徴とする半導体素子の製造方法。
半導体基板をエッチングして凸状の段差部を形成する工程と、
前記段差部を含む前記半導体基板上に絶縁膜を堆積する工程と、
前記絶縁膜をエッチングして、前記段差部上面を露出させる工程と、
前記半導体基板をエッチングして、前記段差部上面から前記半導体基板内に達するビアホールを形成する工程と、
前記絶縁膜を含む前記半導体基板上及び前記ビアホール内にシード層を堆積する工程と、
前記シード層の上に第１の導電体を堆積する工程と、
前記第１の導電体の上に第２の導電体を堆積する工程と、を備え、
前記第１の導電体は前記段差部を覆うように堆積されており、
前記第２の導電体は、前記第１の導電体を完全に覆う形で形成されていることを特徴とする半導体素子の製造方法。
前記第１の導電体は、前記ビアホール内及び前記ビアホール周辺部のみに堆積され、
前記第２の導電体は、その端部と前記第１の導電体の端部との距離がビアホール周辺に堆積された前記第１の導電体の厚みの５倍以上となるように形成されていることを特徴とする請求項９記載の半導体素子の製造方法。