JP2006073787A - 半導体素子及びその製造方法 - Google Patents
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Abstract
【課題】メッキ配線形成後の熱処理工程におけるビアホール周辺での膜浮き、及び膜剥がれを抑制し、高歩留まりかつ高信頼性を有する半導体素子を提供する。
【解決手段】本発明の半導体素子は、半導体基板1上に、凸状の段差4が形成されており、段差4の上面から基板1裏面に達するビアホール2を有しており、ビアホール2内にはシード層5を下層に有する第1のメッキ配線6が形成され、ビアホール2近傍の基板1の表面は絶縁膜3で覆われている。さらに、第1のメッキ配線6は段差4を覆うように形成されている。半導体基板1の裏面には全面に電極8が設けられており、第1のメッキ配線6は基板1の裏面で電極8と接続されている。
【選択図】図1
【解決手段】本発明の半導体素子は、半導体基板1上に、凸状の段差4が形成されており、段差4の上面から基板1裏面に達するビアホール2を有しており、ビアホール2内にはシード層5を下層に有する第1のメッキ配線6が形成され、ビアホール2近傍の基板1の表面は絶縁膜3で覆われている。さらに、第1のメッキ配線6は段差4を覆うように形成されている。半導体基板1の裏面には全面に電極8が設けられており、第1のメッキ配線6は基板1の裏面で電極8と接続されている。
【選択図】図1
Description
本発明は、ビアホールを有する半導体素子及び製造方法に関するもので、詳しくは、ビアホール形成後におけるメッキ配線形成後の熱処理による膜剥がれの抑制に関するものである。
近年、携帯電話等の移動体通信機器の使用周波数帯域がMHz帯からGHz帯へと高周波化が進んでいる。これらの移動体通信機器の受信・送信部における周波数変換回路や信号増幅回路には、ガリウム砒素(GaAs)電界効果トランジスタ(FET)や、ヘテロ接合バイポーラトランジスタ(HBT)が広く用いられている。FETやHBTはGaAsやInGaAsよりなる化合物半導体基板上に形成され、基板上のトランジスタの電極とリードフレームや実装基板とが電気的接続される。このトランジスタ電極とリードフレームや実装基板の電極との接続はトランジスタの形成されている化合物半導体基板に貫通孔(ビアホール)を形成し、これを用いてトランジスタ電極とリードフレームや実装基板間の電気的接続を行っている(特許文献1参照)。
従来の化合物半導体基板にビアホールを形成してトランジスタ電極とリードフレームや実装基板とを外部接続する半導体素子について、図6を用いて説明する。GaAsよりなる半絶縁性の基板1の図示されていない上方面側にトランジスタが形成されている。
この半導体基板1上に形成された絶縁膜3をエッチングにて開口し、その後、更に半導体基板1をエッチングして、基板の途中の深さまでのビアホール2を形成する。その後、ビアホール2内と半導体基板1の表面上にトランジスタの電極に接続された金属配線5を形成し、さらにメッキ配線6を形成する。基板1はビアホール2の金属面に達するまで研磨し、さらに基板1の裏面には金よりなる裏面金属膜8が形成され、実装されるリードフレームや実装基板の電極と接続される。
特開平11−168104号公報
しかしながら、上記のように基板上にビアホールを形成し、メッキ配線を形成した場合、メッキ配線形成後の熱処理工程により、ビアホール周囲において、絶縁膜の膜浮き、膜剥がれが発生し、信頼性及び歩留まりに影響を及ぼすという問題が発生した。
膜ストレス緩和のために、基板上に堆積する絶縁膜の低ストレス化、及びビアホール形成後のメッキ配線の低ストレス化を図っても改善には至らなかった。
本発明は、半導体基板上にビアホールを有する半導体素子において、ビアホールを形成し、メッキ配線形成後の熱処理工程において、ビアホール周辺での膜浮き、及び膜剥がれを抑制することが可能な半導体素子及び製造方法を提供する事を目的とする。
上記課題を解決するため、本発明の半導体素子は、表面に段差部が設けられた半導体基板にビアホールが形成された半導体素子であって、前記ビアホールは前記段差部の上面から前記基板裏面に到達するように形成され、前記ビアホール側壁には導電体が形成されており、前記導電体は前記段差部全体を覆って延びるように形成されていることを特徴とする。
前記ビアホールが形成され、前記導電体と接触する基板表面はGaAsかあるいはInGaAsが露出していることが好ましい。
前記段差部の表面がGaAsかあるいはInGaAsのいずれかであることが好ましい。
前記導電体は、半導体基板上に形成された半導体素子間をつなぐ配線として用いられることが好ましい。
前記導電体は、前記ビアホールの周辺部において、他の部分よりも厚く形成されていることが好ましい。
前記半導体基板を上から見て、前記導電体のうち厚い部分と薄い部分との境界から前記導電体のうち薄い部分の端部までの距離が、前記導電体の厚い部分の厚みと薄い部分の厚みとの差の5倍以上離れていることがさらに好ましい。
前記半導体基板を上から見て、前記導電体、及び絶縁膜開口部は、前記ビアホールの周辺で丸みを帯びた形状であることがさらに好ましい。
本発明の半導体素子の製造方法は、半導体基板をエッチングして凸状の段差部を形成する工程と、前記段差部を含む前記半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜をエッチングして、前記段差部上面を露出させる工程と、前記半導体基板をエッチングして、前記段差部上面から前記半導体基板内に達するビアホールを形成する工程と、前記絶縁膜を含む前記半導体基板上及び前記ビアホール内にシード層を堆積する工程と、前記シード層上に導電体を堆積する工程と、を備え、前記導電体は前記段差部を覆うように形成されていることを特徴とする。
また、本発明の別の半導体素子の製造方法は、半導体基板をエッチングして凸状の段差部を形成する工程と、前記段差部を含む前記半導体基板上に絶縁膜を堆積する工程と、前記絶縁膜をエッチングして、前記段差部上面を露出させる工程と、前記半導体基板をエッチングして、前記段差部上面から前記半導体基板内に達するビアホールを形成する工程と、前記絶縁膜を含む前記半導体基板上及び前記ビアホール内にシード層を堆積する工程と、前記シード層の上に第1の導電体を堆積する工程と、前記第1の導電体の上に第2の導電体を堆積する工程と、を備え、前記第1の導電体は前記段差部を覆うように堆積されており、前記第2の導電体は、前記第1の導電体を完全に覆う形で形成されていることを特徴とする。
前記第1の導電体は、前記ビアホール内及び前記ビアホール周辺部のみに堆積され、前記第2の導電体は、その端部と前記第1の導電体の端部との距離がビアホール周辺に堆積された前記第1の導電体の厚みの5倍以上となるように形成されていることが好ましい。
本発明の半導体素子は、ビアホールを有する半導体素子において、ビアホール形成後におけるメッキ配線形成後の熱処理による膜剥がれに関して、ビアホールの周囲に段差を設けることで、熱処理により発生する横方向への膜ストレス変動を段差にて、ブロックすることで膜剥がれを抑制することが可能である。また、ビアホール領域をGaAs、InGaAs表面に形成することで、膜密着性が向上し、剥がれを抑制することが可能である。
また、メッキ配線をビアホール内と基板表面上の2回に分けて形成する場合、第1のメッキ配線端と第2のメッキ配線端との距離を基板表面上で第1のメッキ配線厚の5倍以上にする事で、第1のメッキ配線端を起因とする膜ストレスの変動を第2のメッキ配線にて上部より押さえ込むことで膜浮き、膜剥がれを抑制することが可能である。
また、絶縁膜開口パターン、及び第1のメッキ配線の形状パターンを円形にする事で、矩形パターンで形成される第2のメッキ配線との距離を分散することで、局所的なストレスを緩和することにより膜剥がれを抑制することが可能である。
次に、本発明の実施の形態における半導体素子及び製造方法について図面を参照しながら説明する。
(第1の実施形態)
本発明の第1の実施形態である半導体素子は、図1に示すように、半導体基板1上に、ビアホール径が30〜70μmでビアホール深さが90〜140μm程度のビアホール2を有しており、ビアホール2内にはシード層5を下層に有する第1のメッキ配線6が形成され、ビアホール2近傍の基板1の表面は絶縁膜3で覆われている。半導体基板1の裏面には全面に電極8が設けられており、ビアホール2は基板1の表面から裏面まで到達し、その内部から基板1の表面にかけて形成された第1のメッキ配線6は電極8と接続されている。
本発明の第1の実施形態である半導体素子は、図1に示すように、半導体基板1上に、ビアホール径が30〜70μmでビアホール深さが90〜140μm程度のビアホール2を有しており、ビアホール2内にはシード層5を下層に有する第1のメッキ配線6が形成され、ビアホール2近傍の基板1の表面は絶縁膜3で覆われている。半導体基板1の裏面には全面に電極8が設けられており、ビアホール2は基板1の表面から裏面まで到達し、その内部から基板1の表面にかけて形成された第1のメッキ配線6は電極8と接続されている。
以下、第1の実施形態における半導体素子の製造方法について、図2を用いて説明する。
まず、GaAsもしくはInGaAsからなる半導体基板1上にレジストマスクを用いて、リン酸系のエッチャントにより、ビアホールを形成する領域において、深さ200nm〜300nm程度の段差4をウエットエッチングにより形成する(図2(a))。
なお、この時のエッチングにおいて、塩素系のガスを用いたドライエッチングを用いてもよい。その後、絶縁膜3を堆積させ、ビアホールを形成する領域において、レジストマスクを用いて、ウエットエッチングにより絶縁膜3を開口7する。例えば、堆積する絶縁膜3は、シラン系プラズマSiO、もしくはSiN、SiOとSiNとの積層構造のいずれかを400nm程度堆積する。なお、この時のエッチングは、フッ素系のガスを用いたドライエッチングを用いてもよい(図2(b))。
その後、厚さ20〜27μm程度のレジストマスクを用いて、塩素系のガスを用いたドライエッチングにより径が30〜70μm、深さが90〜140μm程度のビアホール2を形成する(図2(c))。
さらに、メッキ配線6からなる導電体を形成する際に通電するためのシード層5をスパッタリングにより、半導体基板1の表面とビアホール2内に堆積する。例えば、ウエハ−ターゲット間距離が170mm程度と比較的長いロングスロースパッタリングにより形成するシード層は、Ti45〜150nmとAu100〜150nmの積層構造の薄膜を堆積する。なお、シード層5の堆積は、通常使用されるウエハ−ターゲット間距離が60mm程度のスパッタリング、もしくは真空蒸着のいずれかにて堆積してもよい。その後、素子間をつなぐ配線パターンをレジストマスクにより選択的に電解Auメッキにより形成する(図2(d))。
次に、基板1を裏面から研磨してビアホール2の底部が基板1の裏面に露出するようにする(図2(e))。
基板1の裏面に金属膜を全面的に被着し、電極8を形成する(図2(f))。この後、メッキ配線6および電極8の低抵抗化を図り、またスパッタリング等によるダメージの回復を図るため、300℃〜350℃程度の熱処理を行う。
本実施の形態によれば、ビアホールを形成する前に半導体基板1の表面に段差4を設けることで、第1のメッキ配線6を形成した後の熱処理工程にて、第1のメッキ配線6、及び絶縁膜3の横方向に発生する膜ストレスの変動を段差4にてブロックすることで、絶縁膜3の膜浮き、膜剥がれを抑制することが可能である。
なお、熱処理工程は第1のメッキ配線6の形成直後に行ってもよい。
(第2の実施形態)
図3は本発明の第2の実施形態における半導体素子の模式図であり、図3(a)は断面図、図3(b)は上から見た平面図である。
図3は本発明の第2の実施形態における半導体素子の模式図であり、図3(a)は断面図、図3(b)は上から見た平面図である。
本実施形態の半導体素子は、図3(a)に示すように、ビアホール2内と基板1の段差部4をカバーする部分にのみ形成する第1のメッキ配線6とビアホール2内及び基板表面上からトランジスタの電極に配線される第2のメッキ配線9を有し、これらはメッキ工程を2回に分けて形成している。
図3(b)に示すようにビアホールを形成する領域において、絶縁膜3の開口部7の形状は正方形であり、また、ビアホール2内と基板1の段差部4をカバーする部分にのみ形成する第1のメッキ配線6の形状も同様である。
図3に示すように、第1のメッキ配線6の配線幅をx1、第2のメッキ配線9の配線幅をx2としたとき、第1のメッキ配線6の端部と第2のメッキ配線9の端部との距離xはx2とx1との差のおよそ半分程度である。xを10〜20μm程度とし、第1のメッキ配線6の厚さt(=2μm)に対して5倍以上にする事で、第2のメッキ配線9を形成した後の熱処理工程にて発生する第1のメッキ配線6の端を基点とする絶縁膜3の横方向に発生する膜ストレスの変動を第2のメッキ配線9にて上部より押さえ込むことで、絶縁膜3の膜浮き、膜剥がれを抑制することが可能である。
(第3の実施形態)
本発明の第3の実施形態における半導体素子は、第2の実施形態で示した半導体素子と2回メッキで配線を作成する点で同じであるが、図4に示すように、第1のメッキ配線6の端部と第2のメッキ配線9の端部との距離xを第1のメッキ配線6の厚さに対して5倍以上にするだけでなく、絶縁膜3の開口パターン、及び第1のメッキ配線6の形状パターンを円形にする事で、開口部と各メッキ配線端部との距離を均等に分散することが可能となり、第2のメッキ配線9、及び絶縁膜3に与える局所的なストレスを低減することで絶縁膜3の膜浮き、膜剥がれを抑制することが可能である。
本発明の第3の実施形態における半導体素子は、第2の実施形態で示した半導体素子と2回メッキで配線を作成する点で同じであるが、図4に示すように、第1のメッキ配線6の端部と第2のメッキ配線9の端部との距離xを第1のメッキ配線6の厚さに対して5倍以上にするだけでなく、絶縁膜3の開口パターン、及び第1のメッキ配線6の形状パターンを円形にする事で、開口部と各メッキ配線端部との距離を均等に分散することが可能となり、第2のメッキ配線9、及び絶縁膜3に与える局所的なストレスを低減することで絶縁膜3の膜浮き、膜剥がれを抑制することが可能である。
本発明の第2および第3の実施形態における半導体素子の製造方法について、図5を用いて説明する。
まず、GaAsもしくはInGaAsからなる半導体基板1上にレジストマスクを用いて、リン酸系のエッチャントにより、ビアホールを形成する領域において、深さ200nm〜300nm程度の段差4をウエットエッチングにより形成する(図5(a))。
その後、絶縁膜3を堆積させ、ビアホール2を形成する領域において、レジストマスクにより、ウエットエッチングにより絶縁膜3を開口7する。例えば、堆積する絶縁膜3は、シラン系プラズマSiO、もしくはSiN、SiOとSiNとの積層構造のいずれかを400nm程度堆積する。なお、絶縁膜3のエッチングに使用するレジストマスクは、図3(b)に示した正方形パターンもしくは図4で示した円形パターンにて形成してもよい。また、この時のエッチングは、フッ素系のガスを用いたドライエッチングを用いてもよい(図5(b))。
その後、厚さ20〜27μm程度のレジストマスクを用いて、塩素系のガスを用いたドライエッチングにより径が30〜70μm、深さが90〜140μm程度のビアホール2を形成する(図5(c))。
その後、メッキ配線6からなる導電体を形成する際に通電するためのシード層5をスパッタリングにより、半導体基板1の表面とビアホール2内に堆積する。例えば、ウエハ−ターゲット間距離が170mm程度と比較的長いロングスロースパッタリングにより形成するシード層5は、Ti45〜150nmとAu100〜150nmの積層構造の薄膜を堆積する。
なお、シード層5の堆積は、通常使用されるウエハ−ターゲット間距離が60mm程度のスパッタリング、もしくは真空蒸着のいずれかにて堆積してもよい。その後、レジストマスクにて、ビアホール2内のみに選択的に電解Auメッキにより第1のメッキ配線6を形成する。
また、絶縁膜3の開口パターンが円形にて形成される場合は、第1のメッキ配線6を形成するレジストマスクは、円形パターンにて形成してもよい(図5(d))。
その後、素子間をつなぐ配線パターンを形成する際に、第1のメッキ配線6のメッキ膜厚に対して、少なくとも5倍以上の距離で形成される配線パターンのレジストマスクを用いて選択的に電解Auメッキにより第2のメッキ配線9を形成する(図5(e))。
次に、基板1を裏面から研磨してビアホール2の底部が基板1の裏面に露出するようにした後、基板1の裏面に金属膜を全面的に被着し、電極8を形成する(図5(f))。
以上のように、本実施の形態によれば、第2のメッキ配線9を形成した後の熱処理工程において、第1のメッキ配線6の端部を基点として絶縁膜3の横方向に発生する膜ストレスの変動を第2のメッキ配線9にて上部より押さえ込むことで、絶縁膜3の膜浮き、膜剥がれを抑制することが可能である。また、絶縁膜3の開口パターン、及び第1のメッキ配線6の形状パターンを円形にする事で、開口部と各メッキ配線端部との距離を均等に分散することが可能となり、第2のメッキ配線9、及び絶縁膜3に与える局所的なストレスを低減することで絶縁膜3の膜浮き、膜剥がれを抑制することが可能である。
なお、第1〜第3の実施形態において、半導体基板1の表面には、GaAsあるいはInGaAsが露出する構成とした。
この理由は、GaAs、InGaAs層はAlGaAs等と比べて、Alを含有することによる表面自然酸化膜の影響を受けないため、絶縁膜の膜密着性が向上し、メッキ配線形成後の熱処理工程において膜剥がれの発生を抑制する効果がより大きくなるためである。
また、第1〜第3の実施形態では、基板1自体をGaAsあるいはInGaAsとしたが、ビアホール周辺に形成する段差部表面のみをGaAsあるいはInGaAsのいずれかにしても同様の効果が得られる。
本発明にかかる半導体素子は、ビアホール形成後におけるメッキ配線形成後の熱処理による膜剥がれを抑制でき、高歩留まりかつ高信頼性を有する半導体素子として有用である。
1 半導体基板(GaAs、InGaAs)
2 ビアホール
3 絶縁膜
4 段差
5 シード層
6 第1のメッキ配線
7 絶縁膜開口部
8 裏面電極
9 第2のメッキ配線
2 ビアホール
3 絶縁膜
4 段差
5 シード層
6 第1のメッキ配線
7 絶縁膜開口部
8 裏面電極
9 第2のメッキ配線
Claims (10)
- 表面に段差部が設けられた半導体基板にビアホールが形成された半導体素子であって、
前記ビアホールは前記段差部の上面から前記基板裏面に到達するように形成され、
前記ビアホール側壁には導電体が形成されており、
前記導電体は前記段差部全体を覆って延びるように形成されていることを特徴とする半導体素子。 - 前記ビアホールが形成され、前記導電体と接触する基板表面はGaAsかあるいはInGaAsが露出していることを特徴とする半導体素子。
- 前記段差部の表面がGaAsかあるいはInGaAsのいずれかであることを特徴とする請求項1に記載の半導体素子。
- 前記導電体は、半導体基板上に形成された半導体素子間をつなぐ配線として用いられることを特徴とする請求項1または2に記載の半導体素子。
- 前記導電体は、前記ビアホールの周辺部において、他の部分よりも厚く形成されていることを特徴とする請求項1または2に記載の半導体素子。
- 前記半導体基板を上から見て、前記導電体のうち厚い部分と薄い部分との境界から前記導電体のうち薄い部分の端部までの距離が、前記導電体の厚い部分の厚みと薄い部分の厚みとの差の5倍以上離れていることを特徴とする請求項5に記載の半導体素子。
- 前記半導体基板を上から見て、前記導電体、及び絶縁膜開口部は、前記ビアホールの周辺で丸みを帯びた形状であることを特徴とする請求項5または6に記載の半導体素子。
- 半導体基板をエッチングして凸状の段差部を形成する工程と、
前記段差部を含む前記半導体基板上に絶縁膜を堆積する工程と、
前記絶縁膜をエッチングして、前記段差部上面を露出させる工程と、
前記半導体基板をエッチングして、前記段差部上面から前記半導体基板内に達するビアホールを形成する工程と、
前記絶縁膜を含む前記半導体基板上及び前記ビアホール内にシード層を堆積する工程と、
前記シード層上に導電体を堆積する工程と、を備え、
前記導電体は前記段差部を覆うように形成されていることを特徴とする半導体素子の製造方法。 - 半導体基板をエッチングして凸状の段差部を形成する工程と、
前記段差部を含む前記半導体基板上に絶縁膜を堆積する工程と、
前記絶縁膜をエッチングして、前記段差部上面を露出させる工程と、
前記半導体基板をエッチングして、前記段差部上面から前記半導体基板内に達するビアホールを形成する工程と、
前記絶縁膜を含む前記半導体基板上及び前記ビアホール内にシード層を堆積する工程と、
前記シード層の上に第1の導電体を堆積する工程と、
前記第1の導電体の上に第2の導電体を堆積する工程と、を備え、
前記第1の導電体は前記段差部を覆うように堆積されており、
前記第2の導電体は、前記第1の導電体を完全に覆う形で形成されていることを特徴とする半導体素子の製造方法。 - 前記第1の導電体は、前記ビアホール内及び前記ビアホール周辺部のみに堆積され、
前記第2の導電体は、その端部と前記第1の導電体の端部との距離がビアホール周辺に堆積された前記第1の導電体の厚みの5倍以上となるように形成されていることを特徴とする請求項9記載の半導体素子の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JP2009088193A (ja) * | 2007-09-28 | 2009-04-23 | Fujikura Ltd | 貫通配線基板、半導体パッケージ及び貫通配線基板の製造方法 |
-
2004
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