JP7447769B2 - 半導体素子、半導体装置 - Google Patents

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Description

本開示は半導体素子と半導体装置に関する。
特許文献１には、トレンチ内部において、上段にゲート電位に接続されたゲート導電部を有し、下段にエミッタ電位に接続されたゲートスプリット部を有することが開示されている。特許文献１には、ターンオンｄｉ／ｄｔが低くなり、同一のターンオンｄｉ／ｄｔで比較した場合に、ターンオン損失を低減できることが記載されている。
特開２０１７－１４７４３１号公報
コレクタが電源の高電位側（ｐ側）に接続されたｐ側半導体素子のエミッタと、エミッ
タが電源の低電位側（ｎ側）に接続されたｎ側半導体素子のコレクタを接続することがあ
る。ｐ側半導体素子とｎ側半導体素子の接続点に負荷が接続される。ｐ側半導体素子とｎ
側半導体素子には１つずつ還流ダイオードが接続される。ｐ側半導体素子に逆並列に接続
される還流ダイオードをｐ側ダイオードといい、ｎ側半導体素子に逆並列に接続される還
流ダイオードをｎ側ダイオードという。
ｎ側ダイオードに還流電流が流れている状態で、ｐ側半導体素子をターンオンするとｎ
側ダイオードにリカバリ電流が流れる。例えば、ｐ側半導体素子のコレクタ電流に応じてｎ側ダイオードのリカバリｄＶ／ｄｔが変化する。具体的に言えば、ｐ側ＩＧＢＴの低電流でのターンオン損失時におけるｎ側ダイオードのリカバリｄＶ／ｄｔはｐ側ＩＧＢＴの定格電流時でのリカバリｄＶ／ｄｔに比べ大きくなる。ここで、「低電流側」とはｐ側半導体素子のコレクタ電流が小さいことを意味し、「定格電流側」とはｐ側半導体素子のコレクタ電流が大きいことを意味する。ｐ側半導体素子のコレクタ電流が小さいときはｎ側ダイオードのリカバリｄＶ／ｄｔが大きいのに対し、ｐ側半導体素子のコレクタ電流が大きいときはｎ側ダイオードのリカバリｄＶ／ｄｔが小さい。
このように、ダイオードのリカバリｄＶ／ｄｔが電流依存性をもつと以下の問題が生じる。すなわち、半導体素子のゲート抵抗は、大きいリカバリｄＶ／ｄｔが所定の値になるように設定される場合がある。そのため、例えば、低電流側のリカバリｄＶ／ｄｔが２０ｋＶ／μｓになるようゲート抵抗を決めた時、（ターンオン損失を評価する）定格電流側のｄＶ／ｄｔは１０ｋＶ／μｓ程度となる。その結果、半導体素子のスイッチング時間が長くなりターンオン時のターンオン損失（ターンオン損失）が増大する。つまり、ダイオードのリカバリｄＶ／ｄｔが電流依存性をもつと、ターンオン損失が増大する。
本願発明者は、還流ダイオードのリカバリｄＶ／ｄｔが半導体素子のコレクタ電流に依存することを抑制するためには、半導体素子のゲート電極－コレクタ電極間容量（Ｃｇｃ）をゲート電極－エミッタ電極間容量（Ｃｇｅ）で除した値（Ｃｇｃ／Ｃｇｅ）を大きくすることが有効であることを見出した。より具体的には、半導体素子のＣｇｃを大きくすることで低電流時のリカバリｄＶ／ｄｔの増加を抑制できる。また、半導体素子のＣｇｅを小さくすることで大電流時（定格電流時）のリカバリｄＶ／ｄｔを増加させることができる。Ｃｇｃ／Ｃｇｅの値を大きくすることで、スイッチング時間を短くしターンオン損失を低減できる。
従来技術は、トレンチ内部でポリシリコンが上下で2段に分かれた2段ゲート構造であり、具体的にはゲート電極に接続された下段アクティブ部、下段がエミッタ電極に接続された上段ダミー部から構成された構成を有するので、Ｃｇｃが小さくなりＣｇｃ／Ｃｇｅ比が減るため、半導体素子のゲート抵抗を大きいリカバリｄＶ／ｄｔが所定の値になるように設定した場合において、ターンオン損失が増加するという問題を有していた。
本開示は、上述のような課題を解決するためになされたもので、Ｃｇｃ／Ｃｇｅ比を大きくし、還流ダイオードのリカバリｄＶ／ｄｔが半導体素子のコレクタ電流に依存することを抑制し、ターンオン損失を低減することができる半導体素子と半導体装置を提供することを目的とする。
本開示に係る半導体素子は、半導体基板と、該半導体基板の上に形成されたエミッタ電極と、該半導体基板の上に形成されたゲート電極と、該半導体基板の中に形成された第１導電型のドリフト層と、該半導体基板の上面側に形成された第１導電型のソース層と、該半導体基板の上面側に形成された第２導電型のベース層と、該半導体基板の下に形成されたコレクタ電極と、該半導体基板のトレンチの内部において、上段に該ゲート電極に接続されない上段ダミー部を有し、下段に該ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有し、２段ダミーアクティブトレンチと、前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチと、を備え、該下段アクティブ部の長手方向長さは、該下段アクティブ部の幅より大きく、前記アクティブ部は、中間絶縁膜を介して上下の２つの部分に分断され、前記アクティブ部のうち前記中間絶縁膜より上側の部分を覆う第１絶縁膜と、前記アクティブ部のうち前記中間絶縁膜より下側の部分を覆う第２絶縁膜と、を備え、前記第２絶縁膜の側壁部分と底部分は前記第１絶縁膜より厚いことを特徴とする。
本開示のその他の特徴は以下に明らかにする。
本開示によれば、上段にダミー部分を有し、下段にアクティブ部分を有するトレンチを提供することで、ターンオン損失を低減できる。
実施の形態１に係る半導体素子の断面図である。 半導体素子の平面図である。 別の例に係る半導体素子の断面図である。 半導体素子の平面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 実施の形態２に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 実施の形態３に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 実施の形態４に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 実施の形態５に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 実施の形態６に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 半導体素子の応用例を示す回路図である。 コレクタ電流とリカバリｄV／ｄｔの関係を示す図である。 実施の形態７に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 実施の形態８に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 別の例に係る半導体素子の断面図である。 下段アクティブ部の平面形状を示す図である。 別の例に係る下段アクティブ部の平面形状を示す図である。 別の例に係る下段アクティブ部の平面形状を示す図である。 別の例に係る下段アクティブ部の平面形状を示す図である。 別の例に係る下段アクティブ部の平面形状を示す図である。
実施の形態に係る半導体素子と半導体装置について図面を参照して説明する。同じ又は対応する構成要素には同じ符号を付し、説明の繰り返しを省略する場合がある。以下の説明において、ｎおよびｐは半導体の導電型を示し、本開示においては、第１導電型をｎ型、第２導電型をｐ型として説明する。導電型を逆転させることができる。また、ｎ－は不純物濃度がｎよりも低濃度であることを示し、ｎ＋は不純物濃度がｎよりも高濃度であることを示す。同様に、ｐ－は不純物濃度がｐよりも低濃度であることを示し、ｐ＋は不純物濃度がｐよりも高濃度であることを示す。
実施の形態１．
図１は、実施の形態１に係る半導体素子１００の断面図である。この半導体素子は、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor：以下、ＩＧＢＴと略する）を構成する。図１に示すように、半導体素子１００はアクティブトレンチＡを備えている。アクティブトレンチＡは、半導体基板のトレンチ７に沿って設けられたゲート絶縁膜８と、ゲート絶縁膜８に接して設けられゲート電極１５に接続されたアクティブ部２９とを有している。ゲート絶縁膜８は例えば酸化膜である。トレンチという言葉は、半導体基板に設けられた孔、又はその孔に形成された構造を意味する。
半導体基板には２段ダミーアクティブトレンチＤ／Ａが設けられている。２段ダミーアクティブトレンチＤ／Ａは、半導体基板のトレンチ７の内部において、上段にゲート電極１５に接続されない上段ダミー部１３を有し、下段にゲート電極１５に接続された下段アクティブ部１４を有している。上段ダミー部１３と下段アクティブ部１４はそれぞれゲート絶縁膜８に覆われることで、電気的に分離されている。一例によれば、上段ダミー部１３はエミッタ電極１と接続される。
図２は、図１にＡ－Ａ線で示したp型ベース層５を含む深さにおける半導体素子１００の平面図である。図２では、図１では図示しなかった、終端領域２４と外周領域２５が図示されている。図２に示すように、平面状で見た場合には、アクティブトレンチＡと２段ダミーアクティブトレンチＤ／Ａとがストライプ状に設けられている。平面視でベース層５が形成された領域であるセル領域２３に、２段ダミーアクティブトレンチＤ／Ａと、アクティブトレンチＡが形成されている。別の例によれば、２段ダミーアクティブトレンチＤ／Ａの平面配置は、ストライプ状のような直線ではなく、交差したメッシュ状又は点状のアイランド状とすることができる。
半導体素子１００を平面視した場合には、セル領域２３の一部にゲートパッドが提供され得る。ゲートパッドは、半導体基板の上に形成されたゲート電極に接続されるパッドである。
図１に示されるように、ｎ＋型ソース層４が、アクティブトレンチＡの幅方向の両側にゲート絶縁膜８に接して設けられる。ｐ＋型コンタクト層３は、隣り合ったトレンチ７の間に設けられる。なお、ｎ＋型ソース層４とｐ＋型コンタクト層３の配置は、アクティブトレンチＡの延伸方向に沿って交互に設けられた構成であってもよい。
図１に示すように、半導体素子は、ｎ－型ドリフト層９を有している。半導体基板は、図１においては、ｎ＋型ソース層４およびｐ＋型コンタクト層３からｐ型コレクタ層１１までの範囲である。図１においてｎ＋型ソース層４およびｐ＋型コンタクト層３の紙面上端を半導体基板の第１主面、ｐ型コレクタ層１１の紙面下端を半導体基板の第２主面と呼ぶ。半導体基板の第１主面は、半導体素子１００のおもて面側の主面であり、半導体基板の第２主面は、半導体素子１００の裏面側の主面である。半導体素子１００は、セル領域であるＩＧＢＴ領域において、第１主面と第１主面に対向する第２主面との間にｎ－型ドリフト層９を有している。
図１に示すように、ＩＧＢＴ領域では、ｎ－型ドリフト層９の第１主面側に、ｎ－型ドリフト層９よりもｎ型不純物の濃度が高いｎ型キャリア蓄積層６が設けられている。第１導電型のキャリア蓄積層６は、ベース層５とドリフト層９の間に設けられる。ｎ型キャリア蓄積層６は、ソース層４よりも第１導電型の不純物濃度が低く、ドリフト層９よりも第１導電型の不純物濃度が高い。ｎ型キャリア蓄積層６を設けることによって、電流が流れた際の通電損失を低減することができる。ｎ型キャリア蓄積層６とｎ－型ドリフト層９とを合わせてドリフト層と呼んでもよい。なお、半導体素子１００は、ｎ型キャリア蓄積層６が設けられずに、図１で示したｎ型キャリア蓄積層６の領域にもｎ－型ドリフト層９が設けられた構成であってもよい。
ｎ型キャリア蓄積層６は、ｎ－型ドリフト層９を構成する半導体基板に、ｎ型不純物をイオン注入し、その後アニールによって注入したｎ型不純物をｎ－型ドリフト層９である半導体基板内に拡散させることで形成される。
ｎ型キャリア蓄積層６の第１主面側には、ｐ型ベース層５が設けられている。ｐ型ベース層５はアクティブトレンチＡのゲート絶縁膜８に接している。ｐ型ベース層５の第１主面側には、アクティブトレンチＡのゲート絶縁膜８に接してｎ＋型ソース層４が設けられ、残りの領域にｐ＋型コンタクト層３が設けられている。ｎ＋型ソース層４およびｐ＋型コンタクト層３の上端が半導体基板の第１主面を構成している。なお、ｐ＋型コンタクト層３はｐ型ベース層５よりもｐ型不純物の濃度が高い領域であり、ｐ＋型コンタクト層３とｐ型ベース層５とを区別する必要がある場合にはそれぞれを個別に呼称してよい。ｐ＋型コンタクト層３とｐ型ベース層５とを合わせてｐ型ベース層と呼んでもよい。
また、半導体素子１００はｎ－型ドリフト層９の第２主面側に、ｎ－型ドリフト層９よりもｎ型不純物の濃度が高いｎ型バッファ層１０を備えている。ｎ型バッファ層１０は、半導体素子１００がオフ状態のときにｐ型ベース層５から第２主面側に伸びる空乏層がパンチスルーするのを抑制するために設けられる。ｎ型バッファ層１０は、例えば、リン（Ｐ）又はプロトン（Ｈ＋）を注入して形成してよく、リン（Ｐ）およびプロトン（Ｈ＋）の両方を注入して形成してもよい。なお、半導体素子１００は、ｎ型バッファ層１０が設けられずに、図１で示したｎ型バッファ層１０の領域にもｎ－型ドリフト層９が設けられた構成であってもよい。ｎ型バッファ層１０とｎ－型ドリフト層９とを合わせてドリフト層と呼んでもよい。
半導体素子１００は、ｎ型バッファ層１０の第２主面側に、ｐ型コレクタ層１１が設けられている。すなわち、ｎ－型ドリフト層９と第２主面との間に、ｐ型コレクタ層１１が設けられている。
図１に示すように、半導体素子１００には、半導体基板の第１主面からｐ型ベース層５を貫通し、ｎ－型ドリフト層９に達するトレンチ７が形成されている。トレンチ７内にゲート絶縁膜８を介してアクティブ部２９が設けられることでアクティブトレンチＡが構成されている。アクティブトレンチＡのゲート絶縁膜８は、ｐ型ベース層５およびｎ＋型ソース層４に接している。アクティブ部２９にゲート駆動電圧が印加されると、アクティブトレンチＡのゲート絶縁膜８に接するｐ型ベース層５にチャネルが形成される。
別のトレンチ７は、２段ダミーアクティブトレンチＤ／Ａを提供するために設けられている。ゲート絶縁膜８を介して上段ダミー部１３と下段アクティブ部１４が設けられることで２段ダミーアクティブトレンチＤ／Ａが構成されている。下段アクティブ部１４は、ゲート絶縁膜８を介してｎ－型ドリフト層９に対向している。上段ダミー部１３は、ゲート絶縁膜８を介してｐ型ベース層５に対向している。図１に示すように、アクティブトレンチＡのアクティブ部２９の上には層間絶縁膜２が設けられている。半導体基板の第１主面の層間絶縁膜２が設けられていない領域の上、および層間絶縁膜２の上にはエミッタ電極１が形成されている。
一例によれば、図１に示しているように、下段アクティブ部１４の上端は、ベース層５の下端よりも下にある。すなわち、下段アクティブ部１４の上端はベース層５に達しない。下段アクティブ部１４がベース層５内にある場合、ターンオン時にｐ型のベース層５に注入されたホールによりベース層５の電位が変動し、ベース層５から下段アクティブ部１４に変位電流が流れ込み、ｄＶ／ｄｔ制御性が悪化する。そこで、上述の例のように、下段アクティブ部１４の上端はベース層５に達しないようにすることで、下段アクティブ部１４への変位電流の流入を抑制できる。
別の例によれば、図１に示しているように、キャリア蓄積層６における下段アクティブ部１４の長手方向長さは、ドリフト層９における下段アクティブ部１４の長手方向長さより短い。すなわち、キャリア蓄積層６内の下段アクティブ部１４の長さより、ドリフト層９内の下段アクティブ部１４の長さの方が長い。キャリア蓄積層６を深くしすぎるとキャリア蓄積層６の下方の電界が強まり耐圧が低下してしまうため、キャリア蓄積層６内で下段アクティブ部１４の長さを伸ばすことには限界がある。このため、ドリフト層９内における下段アクティブ部１４の長さを長くすることで、耐圧低下の悪影響が少なくＣｇｃを増やすことができる。
図１に示すように、エミッタ電極１は、ｎ＋型ソース層４、ｐ＋型コンタクト層３および上段ダミー部１３にオーミック接触し、ｎ＋型ソース層４、ｐ＋型コンタクト層３および上段ダミー部１３と電気的に接続されている。
図１では上段ダミー部１３の上には層間絶縁膜２が設けられているが、その層間絶縁膜２を設けず、上段ダミー部１３の上に直接エミッタ電極１を形成しても良い。図１のように層間絶縁膜２を２段ダミーアクティブトレンチＤ／Ａの上段ダミー部１３の上に形成した場合には、別の断面においてエミッタ電極１と上段ダミー部１３とを電気的に接続すれば良い。
一例によれば、エミッタ電極１は、アルミニウムシリコン合金（Ａｌ―Ｓｉ系合金）などのアルミ合金で形成することができる。別の例によれば、エミッタ電極１は、アルミ合金で形成した電極上に、無電解めっき又は電解めっきでめっき膜を形成した複数層の金属膜からなる電極とすることができる。無電解めっき又は電解めっきで形成するめっき膜は、例えば、ニッケル（Ｎｉ）めっき膜であってよい。また、隣接する層間絶縁膜２間等の微細な領域であって、エミッタ電極１では良好な埋め込みが得られない領域がある場合には、エミッタ電極１よりも埋込性が良好なタングステンを微細な領域に配置して、タングステンの上にエミッタ電極１を設けてもよい。
層間絶縁膜２とエミッタ電極１の間にバリアメタルを設けてもよい。バリアメタルは、例えば、チタン（Ｔｉ）を含む導電体であってよく、例えば、窒化チタンであってよく、チタンとシリコン（Ｓｉ）を合金化させたＴｉＳｉであってよい。また、ｎ＋型ソース層４などのｎ型の半導体層の上のみにバリアメタルを設けてもよい。バリアメタルとエミッタ電極１とを合わせてエミッタ電極と呼んでよい。
ｐ型コレクタ層１１の第２主面側には、コレクタ電極１２が設けられる。コレクタ電極１２は半導体基板の下に形成されている。コレクタ電極１２は、エミッタ電極１と同様、アルミ合金、又はアルミ合金とめっき膜で構成されていてもよい。また、コレクタ電極１２はエミッタ電極１と異なる構成であってもよい。コレクタ電極１２は、ｐ型コレクタ層１１にオーミック接触し、ｐ型コレクタ層１１と電気的に接続されている。
（製造方法）
次に実施の形態１に係る半導体素子の製造方法の一例について説明する。
まず、ｎ－型ドリフト層９を構成する半導体基板を準備する。半導体基板には、例えば、ＦＺ（Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法で作製された、いわゆるＦＺウエハ又はＭＣＺ（Magnetic applied CZochralki）法で作製された、いわゆるＭＣＺウエハを用いてよく、ｎ型不純物を含むｎ型ウエハであってよい。半導体基板に含まれるｎ型不純物の濃度は、作製される半導体装置の耐圧によって適宜選択され、例えば、耐圧が１２００Ｖの半導体装置では、半導体基板を構成するｎ－型ドリフト層９の比抵抗が４０～１２０Ω・ｃｍ程度となるようにｎ型不純物の濃度が調整される。半導体基板を準備する工程では、半導体基板の全体がｎ－型ドリフト層９となっているが、このような半導体基板の第１主面側または第２主面側から、ｐ型あるいはｎ型の不純物イオンを注入し、その後熱処理などによって半導体基板内に拡散させることで、ｐ型あるいはｎ型の半導体層を形成し、半導体素子１００は製造される。
また、図２に示すとおり、セル領域２３の周囲には終端領域２４となる領域を備えている。以下では、半導体素子１００のセル領域２３の構成の製造方法について主として説明するが、半導体素子１００の終端領域２４については周知の製造方法により作製してよい。例えば、終端領域２４に耐圧保持構造としてｐ型終端ウェル層２２を有するＦＬＲを形成する場合、半導体素子１００のセル領域２３を加工する前にｐ型不純物イオンを注入して形成してもよく、半導体素子１００のセル領域２３にｐ型不純物をイオン注入する際に同時にｐ型不純物イオンを注入して形成してもよい。
次に、半導体基板の第１主面側からリン（Ｐ）などのｎ型不純物を注入してｎ型キャリア蓄積層６を形成する。また、半導体基板の第１主面側からボロン（Ｂ）などのｐ型不純物を注入してｐ型ベース層５を形成する。ｎ型キャリア蓄積層６、ｐ型ベース層５は、半導体基板内に不純物イオンを注入した後、熱処理により不純物イオンを拡散させることで形成される。ｎ型不純物およびｐ型不純物は、半導体基板の第１主面上にマスク処理を施した後イオン注入されるため、半導体基板の第１主面側に選択的に形成される。ｎ型キャリア蓄積層６、ｐ型ベース層５は、セル領域２３に形成され、終端領域２４でｐ型終端ウェル層２２に接続される。なお、マスク処理とは、半導体基板上にレジストを塗布し、写真製版技術を用いてレジストの所定の領域に開口を形成し、開口を介して半導体基板の所定の領域にイオン注入を施したり、エッチングを施したりするために、半導体基板上にマスクを形成する処理を言う。
次に、マスク処理によりセル領域２３のｐ型ベース層５の第１主面側に選択的にｎ型不純物を注入してｎ＋型ソース層４を形成する。注入するｎ型不純物は、例えば、砒素（Ａｓ）またはリン（Ｐ）であってよい。
次に、半導体基板の第１主面側からｐ型ベース層５およびキャリア蓄積層６を貫通し、ｎ－型ドリフト層９に達するトレンチ７を形成する。セル領域２３において、ｎ＋型ソース層４を貫通するトレンチ７は、側壁がｎ＋型ソース層４の一部を構成する。トレンチ７は、半導体基板上にＳｉＯ２などの酸化膜を堆積させた後、マスク処理によってトレンチ７を形成する部分の酸化膜に開口を形成し、開口を形成した酸化膜をマスクとして半導体基板をエッチングすることで形成することができる。
次に、例えば酸素を含む雰囲気中で半導体基板を加熱して、トレンチ７の内壁および半導体基板の第１主面にゲート絶縁膜８を形成する。半導体基板の第１主面に形成されたゲート絶縁膜８は後の工程で除去される。
次に、内壁にゲート絶縁膜８を形成したトレンチ７内に、ＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）などによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させる。
次に、マスク処理によって２段ダミーアクティブトレンチＤ／Ａ部分を開口したマスクを形成し、２段ダミーアクティブトレンチＤ／Ａ内のポリシリコンを所望の深さまでエッチングし下段アクティブ部１４を形成する。
次に、例えば酸素を含む雰囲気中で半導体基板を加熱して２段ダミーアクティブトレンチＤ／Ａの内壁および下段アクティブ部１４の上部にゲート絶縁膜８を形成した後、ＣＶＤなどによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させ上段ダミー部１３を形成する。
次に、セル領域２３のアクティブトレンチＡおよび２段ダミーアクティブトレンチＤ／Ａ上に層間絶縁膜２を形成した後に、半導体基板の第１主面に形成されたゲート絶縁膜を除去する。層間絶縁膜２は、例えば、ＳｉＯ２であってよい。そして、マスク処理により堆積させた層間絶縁膜２にコンタクトホールを形成する。コンタクトホールは、ｎ＋型ソース層４上、ｐ＋型コンタクト層３上に形成される。
次に、半導体基板の第１主面および層間絶縁膜２上のエミッタ電極１を、例えば、スパッタリング、又は蒸着などのＰＶＤによってアルミシリコン合金（Ａｌ－Ｓｉ系合金）を堆積させて形成してよい。また、形成したアルミシリコン合金の上に、無電解めっき又は電解めっきでニッケル合金（Ｎｉ合金）をさらに形成してエミッタ電極１としてもよい。エミッタ電極１をめっきで形成すると、エミッタ電極１として厚い金属膜を容易に形成することができるので、エミッタ電極１の熱容量を増加させて耐熱性を向上させることができる。なお、ＰＶＤでアルミシリコン合金からなるエミッタ電極１を形成した後に、めっき処理でニッケル合金をさらに形成する場合、ニッケル合金を形成するためのめっき処理は半導体基板の第２主面側の加工を行った後に実施してもよい。
次に、半導体基板の第２主面側を研削し、半導体基板を設計した所定の厚さに薄板化する。研削後の半導体基板の厚さは、例えば、８０μｍ～２００μｍであってよい。
次に、半導体基板の第２主面側からｎ型不純物を注入しｎ型バッファ層１０を形成する。さらに、半導体基板の第２主面側からｐ型不純物を注入しｐ型コレクタ層１１を形成する。ｎ型バッファ層１０は、例えば、リン（Ｐ）イオンを注入して形成してよい。また、プロトン（Ｈ＋）を注入して形成してよい。さらに、プロトンとリンの両方を注入して形成してよい。プロトンは比較的低い加速エネルギーで半導体基板の第２主面から深い位置にまで注入することができる。また、加速エネルギーを変えることでプロトンを注入する深さを比較的容易に変更することができる。このため、ｎ型バッファ層１０をプロトンで形成する際に、加速エネルギーを変更しながら複数回注入すると、リンで形成するよりも半導体基板の厚さ方向に幅が広いｎ型バッファ層１０を形成することができる。また、リンはプロトンに比較して、ｎ型不純物としての活性化率を高くすることができるので、リンでｎ型バッファ層１０を形成することにより薄板化した半導体基板であってもより確実に空乏層がパンチスルーするのを抑制することができる。半導体基板をより一層薄板化するには、プロトンとリンの両方を注入してｎ型バッファ層１０を形成するのが好ましく、この際には、プロトンはリンよりも第２主面から深い位置に注入される。
ｐ型コレクタ層１１は、例えば、ボロン（Ｂ）を注入して形成してよい。半導体基板の第２主面側からイオン注入した後に、第２主面にレーザーを照射してレーザーアニールすることで、注入したボロンが活性化しｐ型コレクタ層１１が形成される。この際、半導体基板の第２主面から比較的浅い位置に注入されたｎ型バッファ層１０のためのリンも同時に活性化される。一方、プロトンは３８０℃～４２０℃といった比較的低いアニール温度で活性化されるので、プロトンを注入した後はプロトンの活性化のための工程以外で、半導体基板全体が３８０℃～４２０℃より高い温度にならないように留意する必要がある。レーザーアニールは、半導体基板の第２主面近傍のみを高温にできるため、プロトンを注入した後であってもｎ型不純物又はｐ型不純物の活性化に用いることができる。
次に、半導体基板の第２主面上にコレクタ電極１２を形成する。コレクタ電極１２は、スパッタリング、又は蒸着などのＰＶＤによって、アルミシリコン合金（Ａｌ－Ｓｉ系合金）又はチタン（Ｔｉ）などを堆積させて形成してよく、アルミシリコン合金、チタン、ニッケル又は金など複数の金属を積層させて形成してもよい。さらには、ＰＶＤで形成した金属膜上に無電解めっき又は電解めっきで、さらに金属膜を形成してコレクタ電極１２としてもよい。
以上のような工程により半導体素子１００は作製される。半導体素子１００は、１枚のｎ型ウエハにマトリクス状に複数作製されるので、レーザーダイシング又はブレードダイシングによりウエハを個々の半導体素子１００に切り分けることで半導体素子１００は完成する。
（動作）
本願発明者は、還流ダイオードのリカバリｄＶ／ｄｔが半導体素子のコレクタ電流に依存することを抑制するためには、半導体素子のゲート電極－コレクタ電極間容量（Ｃｇｃ）をゲート電極－エミッタ電極間容量（Ｃｇｅ）で除した値（Ｃｇｃ／Ｃｇｅ）を大きくすることが有効であることを見出した。より具体的には、半導体素子のＣｇｃを大きくすることで低電流時のリカバリｄＶ／ｄｔの増加を抑制できる。また、半導体素子のＣｇｅを小さくすることで大電流時（定格電流時）のリカバリｄＶ／ｄｔを増加させることができる。Ｃｇｃ／Ｃｇｅの値を大きくすることで、スイッチング時間を短くしターンオン損失を低減できる。実施の形態１に係る半導体素子は、この知見に基づき製造されたものである。
まず、アクティブトレンチＡにおけるＣｇｃとＣｇｅの発生箇所について簡単に説明する。Ｃｇｃの発生箇所はアクティブトレンチＡがエミッタ電極１に接続されたｐ型ベース層５に接する領域である。Ｃｇｅの発生箇所はアクティブトレンチＡがｎ－型ドリフト層９およびｎ型キャリア蓄積層６に接する領域である。
つまり、Ｃｇｅを増加させずにＣｇｃのみを大きくするためには、アクティブトレンチＡがエミッタ電極１に接続されたｐ型ベース層５に接する領域を増やさずに、アクティブトレンチＡのｎ－型ドリフト層９に接する領域のみ増やせばよい。
次に、２段ダミーアクティブトレンチＤ／Ａの場合について説明する。２段ダミーアクティブトレンチＤ／Ａのｐ型ベース層５に接する領域である上段ダミー部１３はエミッタ電極１に接続されているためＣｇｅは発生しない。ｎ－型ドリフト層９に接する領域である下段アクティブ部１４はゲート電極１５に接続されているためＣｇｃが発生する。例えば、下段アクティブ部１４の長手方向長さを、上段ダミー部１３の長手方向長さより長くすることは、Ｃｇｃを大きくすることに貢献する。
実施の形態１では２段ダミーアクティブトレンチＤ／Ａを採用したので、２段ダミーアクティブトレンチＤ／Ａが無い半導体素子と比較すればＣｇｃを増加できる。そのため、Ｃｇｃ／Ｃｇｅ比を増加させることができる。したがって、還流ダイオードのリカバリｄＶ／ｄｔが半導体素子のコレクタ電流に依存することを抑制できる。
（変形例１）
実施の形態１では、２段ダミーアクティブトレンチＤ／Ａをセル領域２３に形成したが、セル領域２３以外に２段ダミーアクティブトレンチＤ／Ａを形成してもよい。図３は、変形例に係る半導体素子の断面図である。図３に示される２段ダミーアクティブトレンチＤ／Ａをセル領域２３以外に形成してもよい。図４は２段ダミーアクティブトレンチＤ／Ａの配置例を示す平面図である。図４では、２段ダミーアクティブトレンチＤ／Ａが終端領域２４と外周領域２５に形成されたことが図示されている。終端領域２４は平面視でセル領域２３を囲む領域である。外周領域２５は終端領域２４を囲む領域である。２段ダミーアクティブトレンチＤ／Ａはセル領域２３の中のゲートパッド領域に形成してもよい。図４における２段ダミーアクティブトレンチＤ／Ａは四角状であるが、これを直線パターンのストライプ状、交差パターンのメッシュ状、又は点パターンのアイランド状にしてもよい。
本変形例の特有の効果として、２段ダミーアクティブトレンチＤ／Ａをセル領域２３に配置しないため、セル領域２３のアクティブトレンチＡの密度を増やしチャネル密度を高くできるため、通電能力を向上させることができる。
（変形例２）
ここまでの説明で明らかであるが、Ｃｇｃを増加させるためにはトレンチ７の深さを深くし、アクティブトレンチＡおよび２段ダミーアクティブトレンチＤ／Ａのｎ－型ドリフト層９に接する領域を増やすことが有効である。
図５は、変形例２に係る半導体素子の断面図である。下段アクティブ部１４のトレンチ深さ方向への長さＬａは、上段ダミー部１３の同方向への長さＬｄより長い。つまり、Ｌａ＞Ｌｄとなっている。さらに、一例によれば、下段アクティブ部１４の長手方向長さＬａが下段アクティブ部１４の横方向の幅Ｗａより大きくなっていることで、Ｌａ＞Ｗａが実現されている。
下段アクティブ部１４の長さＬａを上段ダミー部１３の長さＬｄよりも長くすることで、特に下段アクティブ部１４で発生するＣｇｃを大きくすることができる。また、下段アクティブ部１４の長さＬａを下段アクティブ部１４の横方向の幅Ｗａより長くすることで、効率的にＣｇｃをさらに大きくすることができる。これは、トレンチ７底面はドリフト層９に接する面が１つであるのに対し、トレンチ７側壁はドリフト層９に接する面が２つであるため、同側壁の面積増加はＣｇｃを効率的に増加させる。つまり、下段アクティブ部１４のアスペクト比を高めるとＣｇｃを効率的に大きくできる。
下段アクティブ部１４の長さを長くすることで、下段アクティブ部１４の下端の位置を、電界集中しやすいｎ型キャリア蓄積層６又はパンチスルーしやすいp型ベース層５から離すことができる。これにより、耐圧保持のフィールドプレートとしての効果を高めることができる。
別の例によれば、図６に示すように、下段アクティブ部１４の長さＬａを上段ダミー部の長さＬｂより短くしてもよい。この場合Ｌａ＜Ｌｄとなる。下段アクティブ部１４の長さＬａを短くすることで、下段アクティブ部１４で発生するＣｇｃは低下するが、トレンチ７を形成するためのエッチング時間が短くでき、プロセスコストを低下できる。
（変形例３）
Ｃｇｃ／Ｃｇｅ比を増加させるためにはＣｇｅを低減することも有効である。ここまでの説明で明らかであるが、Ｃｇｅを低減するためには、アクティブトレンチＡのｐ型ベース層５に接する領域を減らすことが有効である。
図７は、変形例３に係る半導体素子の断面図である。この半導体素子の下段アクティブ部の長手方向長さＬａは、ｐ型ベース層５の厚さＬｐより大きい。つまり、Ｌａ＞Ｌｐとなっている。ｐ型ベース層５の厚さＬｐを小さくすることでアクティブトレンチＡで発生するＣｇｅを小さくすることができる。さらに、下段アクティブ部１４の長さＬａを長くすることで下段アクティブ部１４で発生するＣｇｃを大きくすることができる。よって、更にＣｇｃ／Ｃｇｅ比を大きくすることができる。
（変形例４）
図８、９は、変形例４に係る半導体素子の断面図である。下段アクティブ部１４の上端はベース層５の中にある。図８の例では、下段アクティブ部１４の上端位置と、ベース層５の下端位置が同じ高さである。図９の例では、下段アクティブ部１４の上端位置は、ベース層５の下端位置より高い。
図１のように、下段アクティブ部１４の上端位置が、ｐ型ベース層５の下端位置より低い場合、下段アクティブ部１４の上方において、下段アクティブ部１４と、ｎ－型ドリフト層９又はｎ型キャリア蓄積層６とが接しない領域ができてしまい、その領域ではＣｇｃが発生しない。これに対し、図８、９に示すように、下段アクティブ部１４の上方において、下段アクティブ部１４と、ｎ－型ドリフト層９又はｎ型キャリア蓄積層６が接しない領域が形成されることを防ぐこととすると、Ｃｇｃを増加させることができる。
（変形例５）
図１では、下段アクティブ部１４の上端位置はｐ型ベース層５の下端より下方としたが、下段アクティブ部１４の上端の位置をさらに低くしてもよい。例えば、下段アクティブ部１４の上端位置を、ｎ型キャリア蓄積層６の濃度ピーク位置よりも低くすることができる。別の例によれば、図１０に示したとおり、下段アクティブ部１４の上端位置を、ｎ型キャリア蓄積層６の下端より下とすることができる。
ターンオン時に裏面から注入されたホールがｐ型ベース層５の電位を変えることで、ｐ型ベース層５から下段アクティブ部１４へ流れる変位電流によりゲート電位の発振が発生し、ｄＶ／ｄｔの制御性が悪化する。この現象は特に、ｐ型ベース層５がフローティングである場合と、下段アクティブ部１４とｐ型ベース層５の距離が近い場合に顕著になる。そこで、上述のとおり、下段アクティブ部１４をｐ型ベース層５から離すことで、ゲートの発振などの弊害を抑制できる。
以下の実施の形態に係る半導体素子と半導体装置については、主として実施の形態１との相違点を説明する。
実施の形態２．
実施の形態２に係る半導体素子は、２段ダミーアクティブＤ／Ａの上段ダミー部の材料を、ポリシリコンから別の材料に変えたものである。図１１は実施の形態２に係る半導体素子の断面図である。この半導体素子は、上段ダミー部として酸化物１６を備える。一例によれば、酸化物１６は、層間絶縁膜２と同じ材料とすることができる。酸化物１６と下段アクティブ部１４を備えるトレンチを２段酸化物アクティブトレンチＯ／Ａという。
図１２は別の例に係る半導体素子の断面図である。図１２の例では、上段ダミー部として金属１７を備える。この金属１７はエミッタ電極１と同じ材料で、エミッタ電極１の一部として形成され得る。金属１７と下段アクティブ部１４を備えるトレンチを２段金属アクティブトレンチＭ／Ａという。
（２段酸化物アクティブトレンチＯ／Ａの製造方法）
まず、実施の形態１と同じように、マスク処理によって、２段アクティブトレンチ内のポリシリコンを所望の深さまでエッチングし下段アクティブ部１４を形成する。次に、アクティブトレンチＡ上および下段アクティブ部１４上に層間絶縁膜を堆積する。こうすることで２段酸化膜アクティブトレンチＯ／Ａの酸化物１６が形成される。
（２段金属アクティブトレンチＭ／Ａの製造方法）
下段アクティブ部１４を形成するまでは、２段酸化物アクティブトレンチＯ／Ａの製造方法と同じである。２段金属アクティブトレンチＭ／Ａを形成するためには、上記の層間絶縁膜の堆積量を少なくし、その上に金属を埋め込むことで金属１７を形成する。
２段酸化物アクティブトレンチＯ／Ａ又は２段金属アクティブトレンチＭ／Ａの製造プロセスは、２段ダミーアクティブトレンチＤ／Ａの製造プロセスで必要であった以下の工程を省略できるものである。
・２段ダミーアクティブトレンチＤ／Ａの内壁および下段アクティブ部１４の上部にゲート絶縁膜８を形成する工程。
・ＣＶＤなどによってｎ型またはｐ型の不純物をドープしたポリシリコンを堆積させ上段ダミー部１３を形成する工程。
（変形例１）
図１３は変形例１に係る半導体素子の断面図である。上段ダミー部である金属１７は、ベース層５に接している。言いかえると、金属１７とベース層５の間にゲート絶縁膜がない。別の例によれば、図１の上段ダミー部１３とｐ型ベース層５の間のゲート絶縁膜を削除し、これらを接触させてもよい。
このように、ｐ型ベース層５は、上段ダミー部１３又は金属１７を介してエミッタ電極１に電気的に接続してもよい。また、p型ベース層５は、上段ダミー部１３又は金属１７と、オーミック接触又はショットキー接触してもよい。これにより、ターンオフ時にホールがp型ベース層５から上段ダミー部１３又は金属１７を経由してエミッタ電極１に排出されるため、ラッチアップ破壊の原因となるソース層４の下方のホール量を低減することができる。よって、ラッチアップ破壊耐量が向上する。
実施の形態３．
本実施の形態では、隣り合うアクティブトレンチＡと上段ダミー部１３の間で発生するカップリング容量であるＣｇｅの低減について述べる。まず簡単にアクティブトレンチＡと上段ダミー部１３について説明する。発明者は、図１に示すようなアクティブトレンチＡと２段ダミーアクティブトレンチＤ／Ａの上段ダミー部１３とが隣り合うトレンチ配置の場合、ゲート電位であるアクティブトレンチＡに対し、エミッタ電位である上段ダミー部１３が隣り合って配置されるため、アクティブトレンチＡと上段ダミー部１３の間にカップリング容量としてＣｇｅが発生することを見出した。なお、この現象は、上段ダミー部１３がエミッタ電極１と電気的に接続しているp型ベース層５と対向している領域においては影響が小さいが、特に上段ダミー部１３がｎ－型ドリフト層９およびｎ型キャリア蓄積層６と対向している場合に影響が大きくなる。実施の形態３に係る半導体素子は、この知見に基づき製造されたものである。
図１４は、実施の形態３に係る半導体素子の断面図である。この例では、アクティブトレンチＡが２つ以上並ぶ第１構造と、２段ダミーアクティブトレンチＤ／Ａが２つ以上並ぶ第２構造が、交互に設けられている。アクティブトレンチＡ同士を束ねて配置し、２段ダミーアクティブトレンチＤ／Ａ同士を束ねて配置することで、１つのアクティブトレンチＡと１つの２段ダミーアクティブトレンチＤ／Ａを交互に設けた場合と比べて、アクティブトレンチＡと２段ダミーアクティブトレンチＤ／Ａが隣り合う密度が減る。
これにより、Ｃｇｃを維持しつつ、アクティブトレンチＡと２段ダミーアクティブトレンチＤ／Ａ間のカップリング容量Ｃｇｅが低減できる。さらに好ましい例として、アクティブトレンチＡが３つ以上並ぶ第１構造と、２段ダミーアクティブトレンチＤ／Ａが３つ以上並ぶ第２構造を、交互に設けることができる。こうすることで、２段ダミーアクティブトレンチＤ／Ａと隣り合わないアクティブトレンチＡが形成されるため、特にＣｇｅが低減できる。
図１５は別の例に係る半導体素子の断面図である。この例では、２段ダミーアクティブトレンチＤ／Ａの数は、アクティブトレンチＡの数より多い。２段ダミーアクティブトレンチＤ／Ａの数が多いほど、Ｃｇｅ発生割合が高くなり、上述した連続配置によるＣｇｅ低減効果が大きい。
（変形例１）
図１６は、変形例１に係る半導体素子の断面図である。この半導体素子はダミートレンチＤを備えている。ダミートレンチＤはエミッタ電極１に電気的に接続されている。全体のトレンチに占めるダミートレンチＤの割合を変化させることによりゲート容量の調整が可能となる。しかしながら、ダミートレンチＤと下段アクティブ部１４の間にカップリング容量としてＣｇｅが発生する。
（変形例２）
図１７は、変形例２に係る半導体素子の断面図である。この半導体素子は、アクティブトレンチが１つ以上並ぶ第１構造と、２段ダミーアクティブトレンチＤ／Ａが２つ以上並ぶ第２構造と、ダミートレンチが１つ以上並ぶ第３構造と、を備えている。そして、第２構造は２つの第３構造に挟まれている。
このように２段ダミーアクティブトレンチＤ／Ａを連続配置することで、下段アクティブ部１４とダミートレンチＤとの間に発生するＣｇｅを低減できる。よって、Ｃｇｃ／Ｃｇｅ比を高くすることができる。しかしながら、ダミートレンチＤと下段アクティブ部１４の間にカップリング容量としてＣｇｅが発生する。
（変形例３）
図１８は、変形例３に係る半導体素子の断面図である。この半導体素子は、アクティブトレンチＡが１つ以上並ぶ第１構造と、２段ダミーアクティブトレンチＤ／Ａが１つ以上並ぶ第２構造と、ダミートレンチが１つ以上並ぶ第３構造と、を備えている。そして、第２構造は第１構造と第３構造に挟まれている。
アクティブトレンチＡと２段ダミーアクティブトレンチＤ／Ａを連続配置し、ダミートレンチＤ同士を連続配置にすることで、下段アクティブ部１４とダミートレンチＤとの間に発生するＣｇｅと、アクティブトレンチＡとダミートレンチＤとの間に発生するＣｇｅを低減できる。よって、さらにＣｇｃ／Ｃｇｅ比を高くすることができる。
（変形例４）
図１９は、変形例４に係る半導体素子の断面図である。上段ダミー部１３ｆは、エミッタ電極１に接続されず、フローティング電位となっている。上段ダミー部１３と下段アクティブ部１４を有するトレンチを２段フローティングアクティブトレンチＦ／Ａという。
フローティング電位の上段ダミー部１３ｆを提供することで、アクティブトレンチＡと２段ダミーアクティブトレンチＤ／Ａの上段ダミー部１３の間に発生するＣｇｅを削減できる。よって、さらにＣｇｃ／Ｃｇｅ比を高くすることができる。
（変形例５）
図２０は、変形例５に係る半導体素子の断面図である。この半導体素子は、２段ダミーアクティブトレンチとして、上段ダミー部１３がエミッタ電極１と接続された第１トレンチと、上段ダミー部１３ｆがフローティング電位となっている第２トレンチとを有している。図２０の２段ダミーアクティブトレンチＤ／Ａが第１トレンチであり、２段フローティングアクティブトレンチＦ／Ａが第２トレンチである。第２トレンチは、第１トレンチとアクティブトレンチＡに挟まれている。
図２１は、図２０の２段ダミーアクティブトレンチＤ／ＡをダミートレンチＤに置き換えた半導体素子である。この場合、２段フローティングアクティブトレンチＦ／Ａは、ダミートレンチＤとアクティブトレンチＡに挟まれている。
図２０の構成によれば、アクティブトレンチＡと２段ダミーアクティブトレンチＤ／Ａの上段ダミー部１３との間に発生するＣｇｅを削減できる。図２１の構成によれば、アクティブトレンチＡとダミートレンチＤの間に発生するＣｇｅを削減できる。よって、どちらの構成でも、さらにＣｇｃ／Ｃｇｅ比を高くすることができる。
（変形例６）
図２２は、変形例６に係る半導体素子の断面図である。この半導体素子は、２段ダミーアクティブトレンチＤ／Ａが２つ以上並ぶ第１構造と、アクティブトレンチＡが２つ以上並ぶ第２構造との距離が、２つの２段ダミーアクティブトレンチＤ／Ａの間の距離より大きく、かつ、２つのアクティブトレンチＡの間の距離より大きい。図２２には、アクティブトレンチＡと２段ダミーアクティブトレンチＤ／Ａの間隔Ｌｐａｄ／ａが、アクティブトレンチＡと別のアクティブトレンチＡの間隔Ｌｐａより大きく、かつ、２段ダミーアクティブトレンチＤ／Ａと別の２段ダミーアクティブトレンチＤ／Ａの間隔Ｌｐｄ／ａより大きいことが図示されている。つまり、Ｌｐａｄ／ａ＞Ｌｐａ、Ｌｐｄ／ａとなっている。
このようにアクティブトレンチＡと２段ダミーアクティブトレンチＤ／Ａ間の距離を長くすることで、アクティブトレンチＡと２段ダミーアクティブトレンチＤ／Ａの上段ダミー部１３に発生するカップリング容量であるＣｇｅが小さくなる。よって、さらにＣｇｃ/Ｃｇｅ比を高くすることができる。
（変形例７）
図２３は、変形例７に係る半導体素子の断面図である。この半導体素子は、アクティブトレンチＡが２つ以上並ぶ第１構造と、第１構造に隣接し２段ダミーアクティブトレンチＤ／Ａが２つ以上並ぶ第２構造と、第２構造に隣接するダミートレンチＤと、を備える。そして、第２構造とダミートレンチＤの距離は、２つのアクティブトレンチＡの距離、第１構造と第２構造の距離、又は２つの２段ダミーアクティブトレンチＤ／Ａの距離より大きい。
図２３には、２段ダミーアクティブトレンチＤ／ＡとダミートレンチＤの間隔Ｌｐｄ／ａｄが、アクティブトレンチＡと別のアクティブトレンチＡの間隔Ｌｐａ、及び２段ダミーアクティブトレンチＤ／Ａと別の２段ダミーアクティブトレンチＤ／Ａの間隔Ｌｐｄ／ａより大きいことが図示されている。つまり、Ｌｐｄ／ａｄ＞Ｌｐａ、Ｌｐｄ／ａとなっている。
このように、２段ダミーアクティブトレンチＤ／ＡとダミートレンチＤ間の距離を長くすることで、２段ダミーアクティブトレンチＤ／Ａの下段アクティブ部１４と、ダミートレンチＤの間に発生するカップリング容量であるＣｇｅが小さくなる。よって、さらにＣｇｃ／Ｃｇｅ比を高くすることができる。
実施の形態４．
図２４Ａは実施の形態４に係る半導体素子の断面図である。２つ以上の２段ダミーアクティブトレンチＤ／Ａが隣接して設けられている。ベース層５のうち、アクティブトレンチＡに隣接する部分は、エミッタ電極１に接続されている。他方、ベース層５のうち、２つの２段ダミーアクティブトレンチＤ／Ａに挟まれた部分はエミッタ電極１に接続されていない。ベース層５のうち、２つの２段ダミーアクティブトレンチＤ／Ａに挟まれた部分は、フローティング電位としたり、別の断面においてエミッタ電極１に高抵抗な抵抗を介して電気的に接続されたりすることができる。
図２４Ａの２段ダミーアクティブトレンチＤ／Ａの少なくとも１つをダミートレンチＤに置き換えることができる。その場合、ベース層５のうち、２つのダミートレンチＤに挟まれた部分、又はダミートレンチＤと２段ダミーアクティブトレンチＤ／Ａに挟まれた部分はエミッタ電極１に接続されず、フローティング電位としたり、別の断面においてエミッタ電極１に高抵抗な抵抗を介して電気的に接続されたりすることができる。
図２５は、別の例に係る半導体素子の断面図である。ベース層５のうち、２つのアクティブトレンチＡに隣接する部分は、エミッタ電極１に接続される。他方、ベース層５のうち、２段ダミーアクティブトレンチＤ／Ａに隣接する分はエミッタ電極１に接続されない。したがって、ベース層５のうち、２段ダミーアクティブトレンチＤ／Ａに挟まれた部分と、アクティブトレンチＡと２段ダミーアクティブトレンチＤ／Ａの両方に隣接する部分は、エミッタ電極１に接続されない。ベース層５のうち、エミッタ電極１に接続されない部分は、フローティング電位としたり、別の断面においてエミッタ電極１に高抵抗な抵抗を介して電気的に接続されたりすることができる。
これらの構成によれば、ホールが排出されるエミッタ電極１に接続されたp型ベース層５の割合を減らすことができる。ホールがエミッタ電極１に排出されにくくなると、ドリフト層９内のホール蓄積量が増え、伝導度変調が促進されるオン電圧を低減できる。さらに、フローティングとなったp型ベース層５からの変位電流は、ゲート電極１５には接続されていない上段ダミー部１３に流れ込み、エミッタ電極１に排出される。よって、一般的に懸念される事項である、フローティングのp型ベース層５からアクティブトレンチを介してゲート電極に変位電流が流れ込み、ゲート電位が発振するという現象を抑制できる。
（変形例１）
図２４Ｂは、変形例１に係る半導体素子の断面図である。ベース層５のうち、２つの２段ダミーアクティブトレンチＤ／Ａに挟まれた部分はエミッタ電極１に接続されている。
（変形例２）
図２４Ｃは、変形例２に係る半導体素子の断面図である。ベース層５は、２段ダミーアクティブトレンチＤ／Ａが複数設けられたことで、複数のベース部分に分割されている。そしてこの複数のベース部分は、エミッタ電極１に接続されたベース部分５ａと、エミッタ電極１に接続されていないベース部分５ｂとを含む。
（変形例３）
図２４Ｄは、変形例３に係る半導体素子の断面図である。この半導体素子は少なくとも ２つのダミートレンチＤを備えている。そして、ベース層５のうち、２つのダミートレンチＤに挟まれた部分はエミッタ電極１に接続されず、ベース層５のうち、２つの２段ダミーアクティブトレンチＤ／Ａに挟まれた部分はエミッタ電極１に接続されている。
変形例１－３は、２つの２段ダミーアクティブトレンチＤ／Ａに挟まれたベース層５のうち、少なくとも一部をエミッタ電極１に接続したものである。ターンオフ時において２段ダミーアクティブトレンチＤ／Ａの下段アクティブ部１４の周囲には反転層が形成され、これがホール排出経路として機能する。２段ダミーアクティブトレンチＤ／Ａ間に挟まれたｐ型ベース層５をエミッタ電極１に接続することで、下段アクティブ部１４に沿って流れたホールを排出しターンオフ損失を低減することができる。ｐ型ベース層５を部分的にフローティングにすることでキャリアを蓄積しオン電圧を低減しつつ、接地したｐ型ベース層５でキャリアを排出し、ターンオフ損失を低減できる。さらに、ホール排出経路の効果は２段ダミーアクティブトレンチＤ／Ａがある箇所で高いため、ダミートレンチＤ間のｐ型ベース層５をフローティングとしキャリアを蓄積することでオン電圧を低減しつつ、２段ダミーアクティブトレンチＤ／Ａ間のｐ型ベース層５は接地することでターンオフ損失を低減できる。
実施の形態５．
図２６は、実施の形態５に係る半導体素子の断面図である。この半導体素子は、２段アクティブトレンチＡ／Ａと、２段ダミートレンチＤ／Ｄを有している。２段アクティブトレンチＡ／Ａは、アクティブ部が中間絶縁膜３０Ａを介して上下の２つの部分に分断されたものである。２段ダミートレンチＤ／Ｄは、ダミートレンチが中間絶縁膜３０Ａを介して上下の２つの部分に分断されたものである。中間絶縁膜３０Ａは、２段ダミーアクティブトレンチＤ／Ａの上段ダミー部１３と下段アクティブ部１４を隔てる絶縁膜と同様に、例えば酸化膜である。
図２７は、別の例に係る半導体素子の断面図である。２段アクティブトレンチＡ／Ａのアクティブ部のうち中間絶縁膜３０Ａより上側の部分は第１絶縁膜３０ａに覆われ、同アクティブ部のうち中間絶縁膜３０Ａより下側の部分は第２絶縁膜３０ｂで覆われている。そして、第１絶縁膜３０ａは第２絶縁膜３０ｂより厚い。
第１絶縁膜３０ａを第２絶縁膜３０ｂより厚くすることで、２段アクティブトレンチＡ／Ａの上段アクティブ部１８で発生するＣｇｅは小さくなり、下段アクティブ部１４ではＣｇｃが発生する。よって、さらにＣｇｃ／Ｃｇｅ比を大きくすることできる。
（変形例１）
図２８は、変形例１に係る半導体素子の断面図である。この半導体素子は、アクティブ部のうち中間絶縁膜３０Ａより上側の部分を覆う第１絶縁膜３０ａと、アクティブ部のうち中間絶縁膜３０Ａより下側の部分を覆う第２絶縁膜３０ｂとを備えている。第２絶縁膜３０ｂの側壁部分と底部分は、第１絶縁膜３０ａより厚い。さらに、この半導体素子は、上段ダミー部１３を覆う第３絶縁膜３１ａを備えている。下段アクティブ部１４を覆う絶縁膜の側壁部分と底部分は、第３絶縁膜３１ａより厚い。
このように、２段アクティブトレンチＡ／Ａと２段ダミーアクティブトレンチＤ／Ａは、下段アクティブ部１４のトレンチ７側壁およびトレンチ７底部に形成されるゲート絶縁膜８の厚みが、上段アクティブ部１８又は上段ダミー部１３を覆うゲート酸化膜よりも厚い。
別の例によれば、下段アクティブ部１４のトレンチ７の側壁のゲート絶縁膜８は、上段アクティブ部１８のゲート絶縁膜８の厚みと同じかより薄くし、Ｃｇｃを大きくし、下段アクティブ部１４のトレンチ７の底部および底部コーナー部のゲート絶縁膜８は、上段アクティブ部１８のゲート絶縁膜８の厚みより薄くし、トレンチ底部への電界集中時のゲート特性劣化を抑制してもよい。
２段アクティブトレンチＡ／Ａの下段アクティブ部１４のトレンチ側壁およびトレンチ底部に形成されるゲート絶縁膜８の厚みを厚くすることで、ターンオフ時にトレンチ底部に電界集中することで発生するダイナミックアバランシェによる下段アクティブ部１４へのホットキャリア注入によるゲート特性劣化を抑制できる。
（変形例２）
図２９は、変形例２に係る半導体素子の断面図である。この半導体素子は３段トレンチを備えている。３段トレンチは、半導体基板のトレンチの内部において、上段にエミッタ電極と接続された第１ダミー部１６１を有し、中段にゲート電極と接続されたアクティブ部１４を有し、下段にエミッタ電極と接続された第２ダミー部１９を有する。第１ダミー部１６１と、アクティブ部１４と、第２ダミー部１９は、例えばトレンチ７内部のポリシリコンによって絶縁されている。
３段トレンチの下段部をダミー電位の第２ダミー部１９としたことで、ダイナミックアバランシェによるホットキャリアは、アクティブ部１４ではなく、ゲート電極１５に電気的に接続されていない第２ダミー部１９に注入される。よって、ゲート特性の劣化を抑制できる。また、アクティブ部１４を備えているため、実施の形態１と同様の効果を達することができる。
実施の形態６．
オン抵抗の低減と、スイッチング損失の低減の両立を図る方法として、ダブルゲート駆動が提案されている。ダブルゲート駆動は、ゲートの駆動系統を２系統にし、２つのゲートの駆動タイミングを変えることで、ＩＧＢＴのスイッチング時間を短縮し、スイッチング損失を低減させる技術である。具体的には、１系統のゲートをターンオフ前にオフしチャネルを閉じることでドリフト層内のキャリアを遮断前に減らしておくものである。したがって、オン抵抗の低減と、スイッチング損失の低減の両立を図ることが可能となる。本実施の形態では、ダブルゲート駆動についての半導体素子を提案する。
図３０は、実施の形態６に係る半導体素子の断面図である。ゲート電極は、第１ゲート電極１５と、第１ゲート電極１５と別系統の第２ゲート電極２０とを有している。アクティブ部２９は第１ゲート電極１５に接続され、下段アクティブ部１４２は第２ゲート電極２０に接続されている。
図３３は、３相のインバータ回路の構成例を示す図である。このインバータ回路は、ｐ側半導体素子Ｔ１、Ｔ３、Ｔ５と、ｎ側半導体素子Ｔ２、Ｔ４、Ｔ６を備える。一例によれば、図３０の半導体素子は、ｐ側半導体素子Ｔ１、Ｔ３、Ｔ５とｎ側半導体素子Ｔ２、Ｔ４、Ｔ６のいずれか１つとして提供され得る。
一例によれば、半導体素子をオン状態からオフ状態に移行する際に、第２ゲート電極２０に閾値電圧以下の電圧（オフ）を印加した後、第１ゲート電極１５に閾値電圧以下の電圧を印加する。これにより、ターンオフ前に下段アクティブ部１４２のＣｇｃ分だけＣｇｃを小さくできるため、ゲート電極１５に閾値電圧以下の電圧を印加するターンオフ時におけるＣｇｃはアクティブトレンチＡに寄生するＣｇｃのみとなる。これによりスイッチング時間が短くなるので、ターンオフ損失を低減できる。
なお、ターンオン時において、第１ゲート電極１５と第２ゲート電極２０に閾値電圧以上の電圧を印加（オン）するタイミングを同時にすることで、ターンオン時にＣｇｃを小さくすることなくスイッチングできるため、実施の形態１で説明したものと同じ目的、効果を達成できる。
（変形例１）
図３１は、変形例１に係る半導体素子の断面図である。ゲート電極として、第１ゲート電極１５と、第１ゲート電極１５と別系統の第２ゲート電極２０とを有している。アクティブトレンチＡは、第１アクティブトレンチＡ１と第２アクティブトレンチＡ２を有している。そして、第１アクティブトレンチＡ１のアクティブ部は第１ゲート電極１５に接続され、第２アクティブトレンチＡ２のアクティブ部と、下段アクティブ部１４２は第２ゲート電極２０に接続されている。
図３２は、別の例に係る半導体素子の断面図である。アクティブトレンチＡのアクティブ部のうち中間絶縁膜より上の部分は第１ゲート電極１５に接続され、当該アクティブ部のうち中間絶縁膜より下の部分は第２ゲート電極２０に接続されている。アクティブトレンチＡ２のアクティブ部については、中間絶縁膜より上の部分も中間絶縁膜より下の部分も、第２ゲート電極２０に接続されている。図３２の構成によれば、上段のアクティブ部のチャネル形成部分と、下段のアクティブ部１４のＣｇｃ部分の機能を分離させて、それぞれ最適なタイミングでスイッチングさせることができる。
半導体素子のターンオフ前に第２ゲート電極２０をオフすることで、下段のアクティブ部１４２のＣｇｃを小さくできる。さらに、一部のアクティブトレンチＡを第２ゲート電極２０に接続したことにより、第２ゲート電極に接続されたアクティブトレンチＡ２又は下段のアクティブ部１４２を、第１ゲート電極に接続されたアクティブ部のチャネルをターンオフ前に閉じることができる。これにより、ドリフト層９内のキャリアを減らすことができ、ターンオフ損失を低減できる。
（変形例２）
実施の形態６ではターンオン時の第２ゲート電極２０の動作について特に限定しなかったが、低電流でのターンオン時にのみ、第２ゲート電極２０に閾値電圧以上の電圧を印加（オン）してもよい。一例によれば、電流値が定格電流の２０％以下になった場合にのみ、ターンオン時に第２ゲート電極２０をオンしてもよい。
図３３には、コレクタが電源の高電位側に接続された第１半導体素子Ｔ１、Ｔ３、Ｔ５と、エミッタが電源の低電位側に接続され、コレクタが第１半導体素子Ｔ１、Ｔ３、Ｔ５のエミッタに接続された第２半導体素子Ｔ２、Ｔ４，Ｔ６が示されている。第２半導体素子Ｔ２、Ｔ４，Ｔ６として、図３０－３２のいずれかに記載の半導体素子を採用することができる。一例によれば、第２半導体素子Ｔ２、Ｔ４，Ｔ６のいずれか１つは、図３１、３２に示す、ゲート駆動回路４０によって制御される。ゲート駆動回路４０は、第１ゲート電極１５と第２ゲート電極２０に別系統でゲート電圧を印加する。そして、ゲート駆動回路は、第１半導体素子のコレクタ電流が予め定められた値より大きいときには第１ゲート電極１５に閾値以上の電圧を印加しつつ第２ゲート電極２０に閾値以上の電圧を印加せず、第１半導体素子のコレクタ電流が予め定められた値より小さいときには第１ゲート電極１５と第２ゲート電極２０に閾値以上の電圧を印加する。コレクタ電流の「予め定められた値」というのは、低電流時の値であり、低電流時にはダイオードのリカバリｄＶ／ｄｔは定格電流時でのリカバリｄＶ／ｄｔに比べ大きくなる。このことは例えば図３４に示されている。そして、低電流でのリカバリｄＶ／ｄｔを小さくするためＣｇｃを大きくする必要があるので第１ゲート電極１５と第２ゲート電極２０に閾値以上の電圧を印加し、定格電流時においては元々ｄＶ／ｄｔが小さいためＣｇｃを大きくする必要はなく、第１ゲート電極１５に閾値以上の電圧を印加しつつ第２ゲート電極２０に閾値以上の電圧を印加しないこととした。
このように制御することで、低電流でのターンオン時において、第２ゲート電極２０をオンするためＣｇｃを大きくし低電流でのｄＶ／ｄｔを低減できる。定格電流においては第２ゲート電極２０がオンしていないため、Ｃｇｃが小さくなりスイッチング時間が短くなりｄＶ／ｄｔを大きくできる。結果、ｄＶ／ｄｔの電流依存性を小さくすることができる。
実施の形態７．
図３５は、実施の形態７に係る半導体素子の断面図である。この半導体素子は、上述の技術的特徴を有したＲＣ－ＩＧＢＴ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）である。この半導体素子は、左側にｐ型コレクタ層１１を有するIGBT領域を備え、右側にｎ型カソード層２１を有するダイオード領域を備える。一例によれば、２段ダミーアクティブトレンチＤ／Ａは、複数提供され、IGBT領域よりダイオード領域に多く設けられる。
ＩＧＢＴ領域に配置される２段ダミーアクティブトレンチＤ／Ａをする割合を、ダイオード領域に配置される２段ダミーアクティブトレンチＤ／Ａより少なくすることで、ＩＧＢＴ領域のアクティブトレンチＡ密度を増やしチャネル密度を高くすることが可能となる。これにより、通電能力を向上させることができる。
（変形例１）
図３６は、変形例１に係る半導体素子の断面図である。図３６の半導体素子は、IGBT領域とダイオード領域を有することでRC-IGBTを構成するものである。ダイオード領域に２段ダミーアクティブトレンチＤ／Ａが複数提供されている。IGBT領域には、２段アクティブダミートレンチＡ／Ｄが複数提供されている。２段アクティブダミートレンチＡ／Ｄは、半導体基板のトレンチの内部において、上段にゲート電極に接続された上段アクティブ部１８を有し、下段にゲート電極に接続されず絶縁膜であるゲート絶縁膜８に覆われた下段ダミー部３９を有している。
ターンオフ時のダイナミックアバランシェによりIGBT領域のトレンチ底部のゲート酸化膜へのホットキャリア注入によりゲート特性が悪化する。IGBT領域のトレンチを、２段アクティブダミートレンチＡ／Ｄにすることで、下段がダミーになるためダイナミックアバランシェによりホットキャリアが注入されてもゲート特性が悪化しない。そして、ターンオン損失低減のためのＣｇｃはダイオード領域に設けた２段ダミーアクティブトレンチＤ／Ａで増加させる。これにより、ダイナミックアバランシェによるゲート特性劣化の抑制とターンオン損失低減が両立できる。
実施の形態８．
図３７は、実施の形態８に係る半導体素子の断面図である。２段ダミーアクティブトレンチＤ／Ａが２つ以上並んで設けられ、２つの２段ダミーアクティブトレンチＤ／Ａの間隔は、アクティブトレンチと、アクティブトレンチに隣接するトレンチとの間隔より小さくなっている。「アクティブトレンチに隣接するトレンチ」として図３７では２段ダミーアクティブトレンチＤ／Ａが図示されているが、「アクティブトレンチに隣接するトレンチ」は、アクティブトレンチでもよいし、ダミートレンチでもよい。
このように実施の形態８に係る半導体素子は、同一セルピッチでみたときに、２段ダミーアクティブトレンチＤ／Ａの密度が高いので、２段ダミーアクティブトレンチＤ／Ａの下段アクティブ部１４とドリフト層９とが対向する表面積が増える。よって、Ｃｇｃを増やすことができる。
（変形例１）
図３８は変形例１に係る半導体素子の半導体素子の断面図である。２段ダミーアクティブトレンチＤ／Ａの幅は、アクティブトレンチＡの幅より小さい。別の例によれば、２段ダミーアクティブトレンチＤ／Ａの幅はダミートレンチの幅より小さい。一例によれば、図３８から明らかなように、隣接する２段ダミーアクティブトレンチＤ／Ａ間のピッチは、アクティブトレンチＡと２段ダミーアクティブトレンチＤ／Ａ間のピッチに比べ短い。このように、２段ダミーアクティブトレンチＤ／Ａの幅を小さくすることで、同一セルピッチでみたときに、２段ダミーアクティブトレンチＤ／Ａの密度を高めることができる。よって、２段ダミーアクティブトレンチＤ／Ａの表面積が増え、Ｃｇｃを増やすことができる。
（変形例２）
図３９－４１は変形例２に係る半導体素子を示す図である。図３９は断面図であり、図４０は図３９のｚ－ｚ線に沿った断面図である。２段ダミーアクティブトレンチＤ／Ａは、平面視で分岐した形状を有する。図４０には、２段ダミーアクティブトレンチＤ／Ａは、平面視で３つの部分に分岐したことが図示されている。
図４１は、別の例に係る２段ダミーアクティブトレンチＤ／Ａの平面図である。図４１は、図３９のｚ－ｚ線に沿った位置における断面図に相当する。図４１の例では、２段ダミーアクティブトレンチＤ／Ａは、幅が略一定であり、平面視で環状に形成された部分を有する。２段ダミーアクティブトレンチＤ／Ａの環状部分に囲まれた位置には、ドリフト層９がある。別の表現を用いると、２段ダミーアクティブトレンチＤ／Ａは、全体としては幅が略一定であるが、一部が細く形成されたことで分岐した部分を有する。一例によれば、細く形成された部分は、２段ダミーアクティブトレンチＤ／Ａの中央部に設けることができる。
図３９－４１を参照して説明した構成によれば、２段ダミーアクティブトレンチＤ／Ａの一部を分岐させることで、２段ダミーアクティブトレンチＤ／Ａの表面積を増大させることができる。よって、Ｃｇｃを増やすことができる。
（変形例３）
図４２は変形例３に係る半導体素子を示す図である。２段ダミーアクティブトレンチＤ／Ａは、本体部１４Ａと、平面視で本体部１４Ａの長手方向と垂直方向に突出する突出部１４Ｂを備えている。図４２には、本体部１４Ａの左右に複数の突出部１４Ｂを設けたことが図示されている。
図４３は、別の例に係る２段ダミーアクティブトレンチＤ／Ａの平面図である。２段ダミーアクティブトレンチＤ／Ａは、本体部１４Ａと、平面視で本体部１４Ａの長手方向と垂直方向に窪んだ窪み部１４Ｃを有する。
このように、突出部１４Ｂ又は窪み部１４Ｃを設けることで、これらのいずれか一方を設けない場合と比べて２段ダミーアクティブトレンチＤ／Ａの表面積を増やすことができる。よって、Ｃｇｃを増やすことができる。
一例によれば、２段ダミーアクティブトレンチＤ／Ａの表面積を増やすために、突出部１４Ｂ又は窪み部１４Ｃを微細化することができる。例えば、図４２に示すように、平面視で、突出部１４Ｂの幅Ｗ１を、本体部１４Ａの幅Ｗ２より小さくすることができる。また、図４３に示すように、平面視で、窪み部１４Ｃの幅Ｗ１を、本体部１４Ａの幅Ｗ２より小さくすることができる。さらに、複数形成された突出部１４Ｂの間隔を、２段ダミーアクティブトレンチＤ／Ａと、２段ダミーアクティブトレンチＤ／Ａに隣接するトレンチとの距離より小さくすることもできる。同様に、複数形成された窪み部１４Ｃの間隔を、２段ダミーアクティブトレンチＤ／Ａと、２段ダミーアクティブトレンチＤ／Ａに隣接するトレンチとの距離より小さくすることもできる。
（変形例４）
図４４は変形例４に係る半導体素子を示す図である。２段ダミーアクティブトレンチＤ／Ａは平面視で複数の屈曲部１４Ｄを有する。一例によれば、この２段ダミーアクティブトレンチＤ／Ａは平面視で複数の屈曲部１４Ｄを有しつつ、全体としては、アクティブトレンチＡと平行に設けられる。このように、複数の屈曲部１４Ｄを設けることで、２段ダミーアクティブトレンチＤ／Ａの表面積が増える。よって、Ｃｇｃを増やすことができる。
ここまでの実施の形態で説明した特徴を組み合わせることができる。また、ここまでの実施の形態で説明した技術をＭＯＳＦＥＴ（Metal Oxcide Semiconductor Field Effect Transistor）に適用することができる。さらに、半導体基板はワイドバンドギャップ半導体で形成することができる。ワイドバンドギャップ半導体は、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドである。
１３ 上段ダミー部、 １４ 下段アクティブ部、 Ａ アクティブトレンチ、 Ｄ／Ａ ２段ダミーアクティブトレンチ

Claims (54)

  1. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、
    前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチと、
    を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記アクティブ部は、中間絶縁膜を介して上下の２つの部分に分断され、
    前記アクティブ部のうち前記中間絶縁膜より上側の部分を覆う第１絶縁膜と、
    前記アクティブ部のうち前記中間絶縁膜より下側の部分を覆う第２絶縁膜と、を備え、
    前記第２絶縁膜の側壁部分と底部分は前記第１絶縁膜より厚いことを特徴とする半導体素子。
  2. 平面視で前記ベース層が形成された領域であるセル領域に、前記２段ダミーアクティブトレンチと、前記アクティブトレンチが形成されたことを特徴とする請求項１に記載の半導体素子。
  3. 平面視で前記ベース層が形成された領域であるセル領域に前記アクティブトレンチが形成され、
    平面視で前記セル領域を囲む領域である終端領域、前記終端領域を囲む領域である外周領域、又はゲートパッド領域に、前記２段ダミーアクティブトレンチが形成されたことを特徴とする請求項１に記載の半導体素子。
  4. 前記下段アクティブ部の長手方向長さは、前記上段ダミー部の長手方向長さより長いことを特徴とする請求項１から３のいずれか１項に記載の半導体素子。
  5. 前記下段アクティブ部の長手方向長さは前記ベース層の厚さより大きいことを特徴とする請求項１から４のいずれか１項に記載の半導体素子。
  6. 前記下段アクティブ部の上端は前記ベース層の中にあることを特徴とする請求項１から５のいずれか１項に記載の半導体素子。
  7. 前記ベース層と前記ドリフト層の間に、前記ソース層よりも第１導電型の不純物濃度が低く前記ドリフト層よりも第１導電型の不純物濃度が高い第１導電型のキャリア蓄積層を備えた請求項１から５のいずれか１項に記載の半導体素子。
  8. 前記下段アクティブ部の上端は、前記キャリア蓄積層の下端よりも下にあることを特徴とする請求項７に記載の半導体素子。
  9. 前記上段ダミー部は前記エミッタ電極と接続されたことを特徴とする請求項１から８のいずれか１項に記載の半導体素子。
  10. 前記上段ダミー部は酸化物又は金属である請求項１から８のいずれか１項に記載の半導体素子。
  11. 前記上段ダミー部は前記ベース層に接したことを特徴とする請求項１から８のいずれか１項に記載の半導体素子。
  12. 前記アクティブトレンチが２つ以上並ぶ第１構造と、前記２段ダミーアクティブトレンチが２つ以上並ぶ第２構造が、交互に設けられたことを特徴とする請求項１に記載の半導体素子。
  13. 前記アクティブトレンチが３つ以上並ぶ第１構造と、前記２段ダミーアクティブトレンチが３つ以上並ぶ第２構造が、交互に設けられたことを特徴とする請求項１に記載の半導体素子。
  14. 前記２段ダミーアクティブトレンチの数は、前記アクティブトレンチの数より多いことを特徴とする請求項１２又は１３に記載の半導体素子。
  15. ダミートレンチを備えたことを特徴とする請求項１に記載の半導体素子。
  16. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、
    前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチと、
    ダミートレンチとを備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記アクティブトレンチが１つ以上並ぶ第１構造と、前記２段ダミーアクティブトレンチが２つ以上並ぶ第２構造と、前記ダミートレンチが１つ以上並ぶ第３構造と、を備え、
    前記第２構造は２つの前記第３構造に挟まれたことを特徴とする半導体素子。
  17. 前記アクティブトレンチが１つ以上並ぶ第１構造と、前記２段ダミーアクティブトレンチが１つ以上並ぶ第２構造と、前記ダミートレンチが１つ以上並ぶ第３構造と、を備え、
    前記第２構造は前記第１構造と前記第３構造に挟まれたことを特徴とする請求項１５に記載の半導体素子。
  18. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記上段ダミー部をフローティング電位としたことを特徴とする半導体素子。
  19. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチを備え、
    前記２段ダミーアクティブトレンチは、前記上段ダミー部が前記エミッタ電極と接続された第１トレンチと、前記上段ダミー部がフローティング電位となっている第２トレンチとを有し、
    前記第２トレンチは、前記第１トレンチと前記アクティブトレンチに挟まれたことを特徴とする半導体素子。
  20. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチを備え、
    ダミートレンチを備え、
    前記上段ダミー部はフローティング電位であり、
    前記２段ダミーアクティブトレンチは、前記ダミートレンチと前記アクティブトレンチに挟まれたことを特徴とする半導体素子。
  21. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチを備え、
    前記２段ダミーアクティブトレンチが２つ以上並ぶ第１構造と、前記アクティブトレンチが２つ以上並ぶ第２構造との距離が、２つの前記２段ダミーアクティブトレンチの間の距離より大きく、かつ、２つの前記アクティブトレンチの間の距離より大きいことを特徴とする半導体素子。
  22. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチを備え、
    前記アクティブトレンチが２つ以上並ぶ第１構造と、
    前記第１構造に隣接し、前記２段ダミーアクティブトレンチが２つ以上並ぶ第２構造と、
    前記第２構造に隣接するダミートレンチと、を備え、
    前記第２構造と前記ダミートレンチの距離は、２つの前記アクティブトレンチの距離、第１構造と第２構造の距離、又は２つの前記２段ダミーアクティブトレンチの距離より大きいことを特徴とする半導体素子。
  23. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチを備え、
    前記ベース層のうち、前記アクティブトレンチに隣接する部分は、前記エミッタ電極に接続され、
    前記ベース層のうち、２つの前記２段ダミーアクティブトレンチに挟まれた部分は前記エミッタ電極に接続されないことを特徴とする半導体素子。
  24. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチを備え、
    少なくとも１つのダミートレンチを備え、
    前記ベース層のうち、２つの前記ダミートレンチに挟まれた部分、又は前記ダミートレンチと前記２段ダミーアクティブトレンチに挟まれた部分はエミッタ電極に接続されないことを特徴とする半導体素子。
  25. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチを備え、
    前記ベース層のうち、２つの前記アクティブトレンチに隣接する部分は、前記エミッタ電極に接続され、
    前記ベース層のうち、前記２段ダミーアクティブトレンチに隣接する分は前記エミッタ電極に接続されないことを特徴とする半導体素子。
  26. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチと、
    ダミートレンチとを備えを備え、
    前記ダミートレンチは、中間絶縁膜を介して上下の２つの部分に分断されたことを特徴とする半導体素子。
  27. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチを備え、
    前記アクティブ部は、中間絶縁膜を介して上下の２つの部分に分断され、
    前記アクティブ部のうち前記中間絶縁膜より上側の部分を覆う第１絶縁膜と、
    前記アクティブ部のうち前記中間絶縁膜より下側の部分を覆う第２絶縁膜と、を備え、
    前記第１絶縁膜は前記第２絶縁膜より厚いことを特徴とする半導体素子。
  28. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記上段ダミー部を覆う第３絶縁膜を備え、
    前記下段アクティブ部を覆う前記絶縁膜の側壁部分と底部分は前記第３絶縁膜より厚いことを特徴とする半導体素子。
  29. 前記ゲート電極は、第１ゲート電極と、前記第１ゲート電極と別系統の第２ゲート電極とを有し、
    前記アクティブ部は前記第１ゲート電極に接続され、前記下段アクティブ部は前記第２ゲート電極に接続されたことを特徴とする請求項１に記載の半導体素子。
  30. 前記ゲート電極は、第１ゲート電極と、前記第１ゲート電極と別系統の第２ゲート電極とを有し、
    前記アクティブトレンチは第１アクティブトレンチと第２アクティブトレンチを有し、
    前記第１アクティブトレンチの前記アクティブ部は前記第１ゲート電極に接続され、
    前記第２アクティブトレンチの前記アクティブ部と、前記下段アクティブ部は前記第２ゲート電極に接続されたことを特徴とする請求項１に記載の半導体素子。
  31. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチを備え、
    前記アクティブ部は、中間絶縁膜を介して上下の２つの部分に分断され、
    前記ゲート電極は、第１ゲート電極と、前記第１ゲート電極と別系統の第２ゲート電極とを有し、
    前記アクティブ部のうち前記中間絶縁膜より上の部分は前記第１ゲート電極に接続され、
    前記アクティブ部のうち前記中間絶縁膜より下の部分は前記第２ゲート電極に接続されたことを特徴とする半導体素子。
  32. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    ＩＧＢＴ領域とダイオード領域を有することでＲＣ－ＩＧＢＴを構成し、
    前記２段ダミーアクティブトレンチは複数提供され、
    前記２段ダミーアクティブトレンチは、前記ＩＧＢＴ領域より、前記ダイオード領域に多く設けられたことを特徴とする半導体素子。
  33. MOSFETを構成することを特徴とする請求項１から３１のいずれか１項に記載の半導体素子。
  34. 前記半導体基板はワイドバンドギャップ半導体で形成された請求項１から３３のいずれか１項に記載の半導体素子。
  35. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料又はダイヤモンドであることを特徴とする請求項３４に記載の半導体素子。
  36. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記下段アクティブ部の長手方向長さは、前記上段ダミー部の長手方向長さより短いことを特徴とする半導体素子。
  37. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記半導体基板のトレンチに沿って設けられたゲート絶縁膜と、前記ゲート絶縁膜に接して設けられ前記ゲート電極に接続されたアクティブ部とを有するアクティブトレンチを備え、
    前記２段ダミーアクティブトレンチが２つ以上並んで設けられ、２つの前記２段ダミーアクティブトレンチの間隔は、前記アクティブトレンチと、前記アクティブトレンチに隣接するトレンチとの間隔より小さいことを特徴とする半導体素子。
  38. 前記２段ダミーアクティブトレンチの幅は前記アクティブトレンチの幅より小さいことを特徴とする請求項３７に記載の半導体素子。
  39. ダミートレンチを備え、
    前記２段ダミーアクティブトレンチの幅は前記ダミートレンチの幅より小さいことを特徴とする請求項３７に記載の半導体素子。
  40. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記２段ダミーアクティブトレンチは、平面視で分岐した形状を有することを特徴とする半導体素子。
  41. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記２段ダミーアクティブトレンチは、幅が略一定であり、平面視で環状に形成された部分を有することを特徴とする半導体素子。
  42. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記２段ダミーアクティブトレンチは、本体部と、平面視で前記本体部の長手方向と垂直方向に突出する突出部又は平面視で前記本体部の長手方向と垂直方向に窪んだ窪み部を有するこことを特徴とする半導体素子。
  43. 平面視で、前記突出部又は窪み部の幅は、前記本体部の幅より小さいことを特徴とする請求項４２に記載の半導体素子。
  44. 平面視で、前記突出部は複数形成され、前記突出部の間隔は、前記２段ダミーアクティブトレンチと、前記２段ダミーアクティブトレンチに隣接するトレンチとの距離より小さいことを特徴とする請求項４３に記載の半導体素子。
  45. 平面視で、前記窪み部は複数形成され、前記窪み部の間隔は、前記２段ダミーアクティブトレンチと、前記２段ダミーアクティブトレンチに隣接するトレンチとの距離より小さいことを特徴とする請求項４３に記載の半導体素子。
  46. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記２段ダミーアクティブトレンチは平面視で複数の屈曲部を有することを特徴とする半導体素子。
  47. 前記ベース層のうち、２つの前記２段ダミーアクティブトレンチに挟まれた部分は前記エミッタ電極に接続されたことを特徴とする請求項１に記載の半導体素子。
  48. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    前記ベース層は、前記２段ダミーアクティブトレンチが複数設けられたことで、複数のベース部分に分割され、前記複数のベース部分は前記エミッタ電極に接続されたものと、前記エミッタ電極に接続されていないものを含むことを特徴とする半導体素子。
  49. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    ２つのダミートレンチを備え、
    前記ベース層のうち、２つの前記ダミートレンチに挟まれた部分は前記エミッタ電極に接続されず、
    前記ベース層のうち、２つの前記２段ダミーアクティブトレンチに挟まれた部分は前記エミッタ電極に接続されたことを特徴とする半導体素子。
  50. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続されない上段ダミー部を有し、下段に前記ゲート電極に接続され絶縁膜に覆われた下段アクティブ部を有した、２段ダミーアクティブトレンチと、を備え、
    前記下段アクティブ部の長手方向長さは、前記下段アクティブ部の幅より大きく、
    ＩＧＢＴ領域とダイオード領域を有することでＲＣ－ＩＧＢＴを構成し、
    前記ダイオード領域に前記２段ダミーアクティブトレンチが複数提供され、
    前記ＩＧＢＴ領域には、前記半導体基板のトレンチの内部において、上段に前記ゲート電極に接続された上段アクティブ部を有し、下段に前記ゲート電極に接続されず絶縁膜に覆われた下段ダミー部を有した、２段アクティブダミートレンチが複数提供されたことを特徴とする半導体素子。
  51. 前記下段アクティブ部の上端は、前記ベース層の下端よりも下にあることを特徴とする請求項１から５のいずれか１項に記載の半導体素子。
  52. 前記キャリア蓄積層における前記下段アクティブ部の長手方向長さは、前記ドリフト層における前記下段アクティブ部の長手方向長さより短いことを特徴とする請求項７に記載の半導体素子。
  53. 半導体基板と、
    前記半導体基板の上に形成されたエミッタ電極と、
    前記半導体基板の上に形成されたゲート電極と、
    前記半導体基板の中に形成された第１導電型のドリフト層と、
    前記半導体基板の上面側に形成された第１導電型のソース層と、
    前記半導体基板の上面側に形成された第２導電型のベース層と、
    前記半導体基板の下に形成されたコレクタ電極と、
    前記半導体基板のトレンチの内部において、上段に前記エミッタ電極と接続された第１ダミー部を有し、中段に前記ゲート電極と接続されたアクティブ部を有し、下段に前記エミッタ電極と接続された第２ダミー部を有する３段トレンチと、を備えた半導体素子。
  54. コレクタが電源の高電位側に接続された第１半導体素子と、
    エミッタが電源の低電位側に接続され、コレクタが前記第１半導体素子のエミッタに接続され、請求項２９－３１のいずれか1項に記載の半導体素子と同じ構造の第２半導体素子と、
    前記第１ゲート電極と前記第２ゲート電極に別系統でゲート電圧を印加するゲート駆動回路と、を備え、
    前記ゲート駆動回路は、
    前記第１半導体素子のコレクタ電流が予め定められた値より大きいときには前記第１ゲート電極に閾値以上の電圧を印加しつつ前記第２ゲート電極に閾値以上の電圧を印加せず、
    前記第１半導体素子のコレクタ電流が予め定められた値より小さいときには前記第１ゲート電極と前記第２ゲート電極に閾値以上の電圧を印加することを特徴とする半導体装置。
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