JP7371346B2 - power converter - Google Patents
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Description
本発明は、半導体スイッチを備えた電力変換装置に関する。 The present invention relates to a power conversion device including a semiconductor switch.
現在、高圧・大容量次世代電力変換器として、モジュラーマルチレベル変換器（Ｍｏｄｕｌａｒ Ｍｕｌｔｉｌｅｖｅｌ Ｃａｓｃａｄｅ Ｃｏｎｖｅｒｔｅｒ：ＭＭＣ）への注目度が高まっている。特にデルタ結線型のＭＭＣは、正相無効電流及び逆相電流の制御が要求されるフリッカ補償装置として注目されている。 Currently, modular multilevel cascade converters (MMC) are attracting increasing attention as high-voltage, large-capacity next-generation power converters. In particular, the delta connection type MMC is attracting attention as a flicker compensator that requires control of positive-sequence reactive current and negative-sequence current.
特許文献１には、直流電圧一括制御、直流電圧相間バランス制御及び直流電圧段間バランス制御方式が用いられた電力変換器が開示されている。また、特許文献２には、各コンバータセルに設けられた半導体スイッチのオンディレイ時間を可変することで直流電圧段間バランス制御を実現する方式が用いられた電力変換器が開示されている。この方式は、半導体スイッチのオンディレイ期間中にコンバータが整流器として動作する（直流電圧を充電する）特徴を利用した制御である。
特許文献１に開示された電力変換器は、電流検出値を用いて直流電圧段間バランス制御を行うため、電流検出誤差による影響を受ける。これに対して、特許文献２に開示された電力変換器は、電流検出値を使わないため、電流検出誤差の影響を受けない利点がある。
The power converter disclosed in
しかしながら、特許文献２に開示された方式を用いた電力変換器は、各コンバータセルに設けられた半導体スイッチのオンディレイ時間の変動に伴って、各コンバータセルが接続された電力系統に系統擾乱が生じ、停電や周辺機器が破損する可能性があるという問題を有している。
However, the power converter using the method disclosed in
本発明の目的は、停電や周辺機器の破損を防止できる電力変換装置を提供することにある。 An object of the present invention is to provide a power conversion device that can prevent power outages and damage to peripheral devices.
上記目的を達成するために、本発明の一態様による電力変換装置は、直列接続された２個の半導体スイッチ及び前記２個の半導体スイッチに並列接続された直流コンデンサを少なくともそれぞれ有し、直列接続された複数のコンバータセルと、複数の前記コンバータセルごとに設けられて前記直流コンデンサの直流電圧を検出する電圧検出部と、前記電圧検出部で検出された直流電圧が大きい前記直流コンデンサを有する前記コンバータセルよりも前記電圧検出部で検出された直流電圧が小さい前記直流コンデンサを有する前記コンバータセルに設けられた前記半導体スイッチのオンディレイ時間が長くなるように設定するオンディレイ時間設定部と、前記オンディレイ時間設定部で設定されたオンディレイ時間に基づく前記コンバータセルの出力電圧の誤差を補償するための電圧補償量を、複数の前記コンバータセルのそれぞれについて設定する電圧補償量設定部と、前記電圧補償量設定部で設定される前記複数のコンバータセルのそれぞれの電圧補償量の平均値を算出し、前記平均値を用いて算出したオンディレイ補償電圧指令値に基づいて、複数の前記コンバータセルにそれぞれ設けられた前記半導体スイッチを駆動する駆動信号を生成する駆動信号生成部と
を備えることを特徴とする。
In order to achieve the above object, a power conversion device according to one aspect of the present invention includes at least two semiconductor switches connected in series and a DC capacitor connected in parallel to the two semiconductor switches. a plurality of converter cells, a voltage detection unit provided for each of the plurality of converter cells to detect the DC voltage of the DC capacitor, and the DC capacitor having a large DC voltage detected by the voltage detection unit. an on-delay time setting unit that sets an on-delay time of the semiconductor switch provided in the converter cell having the DC capacitor whose DC voltage detected by the voltage detection unit is smaller than that of the converter cell; a voltage compensation amount setting section that sets, for each of the plurality of converter cells, a voltage compensation amount for compensating for an error in the output voltage of the converter cell based on the on-delay time set by the on-delay time setting section; An average value of the voltage compensation amount of each of the plurality of converter cells set by the voltage compensation amount setting section is calculated, and based on the on-delay compensation voltage command value calculated using the average value , the voltage compensation amount of the plurality of converter cells is calculated. and a drive signal generation section that generates a drive signal for driving the semiconductor switches provided in each of the semiconductor switches.
本発明の一態様によれば、停電や周辺機器の破損を防止できる。 According to one aspect of the present invention, power outages and damage to peripheral devices can be prevented.
〔第１実施形態〕
本発明の第１実施形態による電力変換装置について図１から図８を用いて説明する。本実施形態による電力変換装置について、電力系統に連系することができる三相モジュラーマルチレベル変換器（以下、「モジュラーマルチレベル変換器」を「ＭＭＣ」と略記する場合がある）を例にとって説明する。
[First embodiment]
A power conversion device according to a first embodiment of the present invention will be described using FIGS. 1 to 8. The power conversion device according to the present embodiment will be explained using a three-phase modular multilevel converter (hereinafter, "modular multilevel converter" may be abbreviated as "MMC") that can be connected to the power grid as an example. do.
（電力制御システム）
本実施形態による電力変換装置が用いられる電力制御システムについて図１を用いて説明する。図１は、本実施形態による電力変換装置１が用いられる電力制御システムＰＳの概略構成を示す回路ブロック図である。
(power control system)
A power control system using the power converter according to this embodiment will be described using FIG. 1. FIG. 1 is a circuit block diagram showing a schematic configuration of a power control system PS in which a
図１に示すように、電力制御システムＰＳは、三相電力系統２と、三相電力系統２から供給される電力を電源として動作する負荷装置（不図示）と、三相電力系統２に連系する電力変換装置１とを備えている。三相電力系統２は、三相の交流電力を生成する三相交流電源（不図示）と、三相交流電源で生成された電力が供給されるケーブル２１とを有している。ケーブル２１は、三相交流電源で生成されたＵ相の交流電力が供給されるＵ相ケーブル２１１と、三相交流電源で生成されたＶ相の交流電力が供給されるＶ相ケーブル２１２と、三相交流電源で生成されたＷ相の交流電力が供給されるＷ相ケーブル２１３とを有している。
As shown in FIG. 1, the power control system PS includes a three-
（電力変換装置）
次に、電力制御システムＰＳに設けられた電力変換装置の構成について図１を用い説明する。
図１に示すように、本実施形態による電力変換装置１は、三相電力系統２に連系されたコンバータ部３と、コンバータ部３を制御する制御装置５（詳細は後述する）とを備えている。コンバータ部３は、直列接続された複数（本実施形態では３個）のコンバータセル３１ｕ－１，３１ｕ－２，３１ｕ－３を有している。また、コンバータ部３は、直列接続された複数（本実施形態では３個）のコンバータセル３１ｖ－１，３１ｖ－２，３１ｖ－３を有している。さらに、コンバータ部３は、直列接続された複数（本実施形態では３個）のコンバータセル３１ｗ－１，３１ｗ－２，３１ｗ－３を有している。
(Power converter)
Next, the configuration of the power conversion device provided in the power control system PS will be explained using FIG. 1.
As shown in FIG. 1, a
コンバータセル３１ｕ－１，３１ｕ－２，３１ｕ－３は、三相電力系統２のＵ相ケーブル２１１に接続されたリアクトル３１ｕＬと直列に接続されている。コンバータセル３１ｕ－１、コンバータセル３１ｕ－２、コンバータセル３１ｕ－３及びリアクトル３１ｕＬによってＵ相クラスタ部３１ｕが構成されている。
The
コンバータセル３１ｖ－１，３１ｖ－２，３１ｖ－３は、三相電力系統２のＶ相ケーブル２１２に接続されたリアクトル３１ｖＬと直列に接続されている。コンバータセル３１ｖ－１、コンバータセル３１ｖ－２、コンバータセル３１ｖ－３及びリアクトル３１ｖＬによってＶ相クラスタ部３１ｖが構成されている。
コンバータセル３１ｗ－１，３１ｗ－２，３１ｗ－３は、三相電力系統２のＷ相ケーブル２１３に接続されたリアクトル３１ｗＬと直列に接続されている。コンバータセル３１ｗ－１、コンバータセル３１ｗ－２、コンバータセル３１ｗ－３及びリアクトル３１ｗＬによってＷ相クラスタ部３１ｗが構成されている。
このように、コンバータ部３は、Ｕ相クラスタ部３１ｕ、Ｖ相クラスタ部３１ｖ及びＷ相クラスタ部３１ｗを有している。
In this way, the
Ｕ相クラスタ部３１ｕの一端及びＷ相クラスタ部３１ｗの他端は、結線部３２ｕにおいて互いに接続されている。また、Ｗ相クラスタ部３１ｗの一端及びＶ相クラスタ部３１ｖの他端は、結線部３２ｗにおいて互いに接続されている。また、Ｖ相クラスタ部３１ｖの一端及びＵ相クラスタ部３１ｕの他端は、結線部３２ｖにおいて互いに接続されている。さらに、結線部３２ｕにはＵ相ケーブル２１１が接続され、結線部３２ｖにはＶ相ケーブル２１２が接続され、結線部３２ｗにはＷ相ケーブル２１３が接続されている。このように、Ｕ相クラスタ部３１ｕ、Ｖ相クラスタ部３１ｖ及びＷ相クラスタ部３１ｗは、デルタ結線された状態で三相電力系統２に接続されている。つまり、電力変換装置１は、デルタ結線ＭＭＣの構成を有するコンバータ部３を備えている。
One end of the
リアクトル３１ｕＬ、リアクトル３１ｖＬ及びリアクトル３１ｗＬは、例えばＵ相クラスタ部３１ｕ、Ｖ相クラスタ部３１ｖ及びＷ相クラスタ部３１ｗのそれぞれに流れるクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕ（詳細は後述）を平滑化するために設けられている。また、リアクトル３１ｕＬ、リアクトル３１ｖＬ及びリアクトル３１ｗＬは、例えばＵ相クラスタ部３１ｕ、Ｖ相クラスタ部３１ｖ及びＷ相クラスタ部３１ｗに過電流が流れることを防止するために設けられている。
The reactors 31uL, 31vL, and 31wL are used, for example, to smooth cluster currents Iuv, Ivw, and Iwu (details will be described later) flowing through the
本実施形態では、Ｕ相クラスタ部３１ｕ、Ｖ相クラスタ部３１ｖ及びＷ相クラスタ部３１ｗは、それぞれ３個のコンバータセルを有しているが、１個のコンバータセルあるいは直列に接続された２個又は４個以上のコンバータセルを有していてもよい。
In this embodiment, the
コンバータセル３１ｕ－１、コンバータセル３１ｕ－２、コンバータセル３１ｕ－３、コンバータセル３１ｖ－１、コンバータセル３１ｖ－２、コンバータセル３１ｖ－３、コンバータセル３１ｗ－１、コンバータセル３１ｗ－２及びコンバータセル３１ｗ－３は、互いに同一の構成を有している。このため、以下、コンバータセル３１ｕ－１～３１ｗ－３の具体的な構成について、コンバータセル３１ｕ－１を例にとって説明する。
図１に示すように、コンバータセル３１ｕ－１は、直列に接続された複数（本実施形態では２個）の半導体モジュールＭ１及び半導体モジュールＭ２と、直列に接続された複数（本実施形態では２個）の半導体モジュールＭ３及び半導体モジュールＭ４を有している。半導体モジュールＭ１及び半導体モジュールＭ２と、半導体モジュールＭ３及び半導体モジュールＭ４とは、並列に接続されている。さらに、コンバータセル３１ｕ－１は、半導体モジュールＭ１，Ｍ２及び半導体モジュールＭ３，Ｍ４に並列に接続された直流コンデンサＣを有している。
As shown in FIG. 1, the
半導体モジュールＭ１は、半導体スイッチＱ１と、半導体スイッチＱ１に逆並列接続された還流用ダイオードＤ１とを有している。半導体モジュールＭ２は、半導体スイッチＱ２と、半導体スイッチＱ２に逆並列接続された還流用ダイオードＤ２とを有している。半導体モジュールＭ３は、半導体スイッチＱ３と、半導体スイッチＱ３に逆並列接続された還流用ダイオードＤ３とを有している。半導体モジュールＭ４は、半導体スイッチＱ４と、半導体スイッチＱ４に逆並列接続された還流用ダイオードＤ４とを有している。 The semiconductor module M1 includes a semiconductor switch Q1 and a free wheel diode D1 connected in antiparallel to the semiconductor switch Q1. The semiconductor module M2 includes a semiconductor switch Q2 and a free wheel diode D2 connected in antiparallel to the semiconductor switch Q2. The semiconductor module M3 includes a semiconductor switch Q3 and a free wheel diode D3 connected in antiparallel to the semiconductor switch Q3. The semiconductor module M4 includes a semiconductor switch Q4 and a free wheel diode D4 connected in antiparallel to the semiconductor switch Q4.
本実施形態では、半導体スイッチＱ１，Ｑ２，Ｑ３，Ｑ４は、例えば絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）で構成されている。半導体スイッチＱ１のコレクタ端子は、還流用ダイオードＤ１のカソード端子、半導体スイッチＱ３のコレクタ端子及び還流用ダイオードＤ３のカソード端子に接続されている。半導体スイッチＱ１のエミッタ端子は、還流用ダイオードＤ１のアノード端子、半導体スイッチＱ２のコレクタ端子及び還流用ダイオードＤ２のカソード端子に接続されている。半導体スイッチＱ１のゲート端子は、制御装置５に接続されている。 In this embodiment, the semiconductor switches Q1, Q2, Q3, and Q4 are configured with, for example, insulated gate bipolar transistors (IGBTs). The collector terminal of the semiconductor switch Q1 is connected to the cathode terminal of the freewheeling diode D1, the collector terminal of the semiconductor switch Q3, and the cathode terminal of the freewheeling diode D3. The emitter terminal of the semiconductor switch Q1 is connected to the anode terminal of the freewheeling diode D1, the collector terminal of the semiconductor switch Q2, and the cathode terminal of the freewheeling diode D2. A gate terminal of the semiconductor switch Q1 is connected to the control device 5.
半導体スイッチＱ２のエミッタ端子は、半導体スイッチＱ４のエミッタ端子及び還流用ダイオードＤ４のアノード端子に接続されている。半導体スイッチＱ２のゲート端子は、制御装置５に接続されている。 The emitter terminal of the semiconductor switch Q2 is connected to the emitter terminal of the semiconductor switch Q4 and the anode terminal of the freewheeling diode D4. A gate terminal of the semiconductor switch Q2 is connected to the control device 5.
半導体スイッチＱ３のエミッタ端子は、還流用ダイオードＤ３のアノード端子、半導体スイッチＱ４のコレクタ端子及び還流用ダイオードＤ４のカソード端子に接続されている。半導体スイッチＱ３のゲート端子は、制御装置５に接続されている。半導体スイッチＱ４のゲート端子は、制御装置５に接続されている。 The emitter terminal of the semiconductor switch Q3 is connected to the anode terminal of the freewheeling diode D3, the collector terminal of the semiconductor switch Q4, and the cathode terminal of the freewheeling diode D4. A gate terminal of the semiconductor switch Q3 is connected to the control device 5. A gate terminal of the semiconductor switch Q4 is connected to the control device 5.
直流コンデンサＣの一方の電極は、半導体スイッチＱ１のコレクタ端子、還流用ダイオードＤ１のカソード端子、半導体スイッチＱ３のコレクタ端子及び還流用ダイオードＤ３のカソード端子に接続されている。直流コンデンサＣの他方の電極は、半導体スイッチＱ２のエミッタ端子、還流用ダイオードＤ２のアノード端子、半導体スイッチＱ４のエミッタ端子及び還流用ダイオードＤ４のアノード端子に接続されている。 One electrode of the DC capacitor C is connected to the collector terminal of the semiconductor switch Q1, the cathode terminal of the freewheeling diode D1, the collector terminal of the semiconductor switch Q3, and the cathode terminal of the freewheeling diode D3. The other electrode of the DC capacitor C is connected to the emitter terminal of the semiconductor switch Q2, the anode terminal of the freewheeling diode D2, the emitter terminal of the semiconductor switch Q4, and the anode terminal of the freewheeling diode D4.
半導体モジュールＭ１及び半導体モジュールＭ２の接続部Ｘは、リアクトル３１ｕＬを介して三相電力系統２のＵ相ケーブル２１１に接続されている。半導体モジュールＭ１及び半導体モジュールＭ２の接続部Ｘは、半導体スイッチＱ１のエミッタ端子及び還流用ダイオードＤ１のアノード端子と、半導体スイッチＱ２のコレクタ端子及び還流用ダイオードＤ２のカソード端子とが接続された部分である。
The connecting portion X of the semiconductor module M1 and the semiconductor module M2 is connected to the
半導体モジュールＭ３及び半導体モジュールＭ４の接続部Ｙは、コンバータセル３１ｕ－２に設けられた半導体モジュールＭ１及び半導体モジュールＭ２の接続部Ｘに接続されている。半導体モジュールＭ３及び半導体モジュールＭ４の接続部Ｙは、半導体スイッチＱ３のエミッタ端子及び還流用ダイオードＤ３のアノード端子と、半導体スイッチＱ４のコレクタ端子及び還流用ダイオードＤ４のカソード端子とが接続された部分である。
A connecting portion Y between the semiconductor module M3 and the semiconductor module M4 is connected to a connecting portion X between the semiconductor module M1 and the semiconductor module M2 provided in the
コンバータセル３１ｕ－２に設けられた半導体モジュールＭ３及び半導体モジュールＭ４の接続部Ｙは、コンバータセル３１ｕ－３に設けられた半導体モジュールＭ１及び半導体モジュールＭ２の接続部Ｘに接続されている。コンバータセル３１ｕ－３に設けられた半導体モジュールＭ３及び半導体モジュールＭ４の接続部Ｙは、リアクトル３１ｖＬを介してコンバータセル３１ｖ－１に設けられた半導体モジュールＭ１及び半導体モジュールＭ２の接続部Ｘに接続されている。
A connecting portion Y between the semiconductor module M3 and the semiconductor module M4 provided in the
コンバータセル３１ｖ－１に設けられた半導体モジュールＭ３及び半導体モジュールＭ４の接続部Ｙは、コンバータセル３１ｖ－２に設けられた半導体モジュールＭ１及び半導体モジュールＭ２の接続部Ｘに接続されている。コンバータセル３１ｖ－２に設けられた半導体モジュールＭ３及び半導体モジュールＭ４の接続部Ｙは、コンバータセル３１ｖ－３に設けられた半導体モジュールＭ１及び半導体モジュールＭ２の接続部Ｘに接続されている。
A connecting portion Y between the semiconductor module M3 and the semiconductor module M4 provided in the
コンバータセル３１ｖ－３に設けられた半導体モジュールＭ３及び半導体モジュールＭ４の接続部Ｙは、リアクトル３１ｗＬを介してコンバータセル３１ｗ－１に設けられた半導体モジュールＭ１及び半導体モジュールＭ２の接続部Ｘに接続されている。
A connecting portion Y between the semiconductor module M3 and the semiconductor module M4 provided in the
コンバータセル３１ｗ－１に設けられた半導体モジュールＭ３及び半導体モジュールＭ４の接続部Ｙは、コンバータセル３１ｗ－２に設けられた半導体モジュールＭ１及び半導体モジュールＭ２の接続部Ｘに接続されている。コンバータセル３１ｗ－２に設けられた半導体モジュールＭ３及び半導体モジュールＭ４の接続部Ｙは、コンバータセル３１ｗ－３に設けられた半導体モジュールＭ１及び半導体モジュールＭ２の接続部Ｘに接続されている。
A connecting portion Y between the semiconductor module M3 and the semiconductor module M4 provided in the
コンバータセル３１ｗ－３に設けられた半導体モジュールＭ３及び半導体モジュールＭ４の接続部Ｙは、リアクトル３１ｕＬを介してコンバータセル３１ｕ－１に設けられた半導体モジュールＭ１及び半導体モジュールＭ２の接続部Ｘに接続されている。
A connecting portion Y between the semiconductor module M3 and the semiconductor module M4 provided in the
このように、電力変換装置１は、直列接続された２個の半導体スイッチＱ１，Ｑ２及び２個の半導体スイッチＱ１，Ｑ２に並列接続された直流コンデンサＣを少なくともそれぞれ有し、直列接続された複数（本実施形態では３個）のコンバータセル３１ｕ－１，３１ｕ－２，３１ｕ－３を備えている。複数のコンバータセル３１ｕ－１，３１ｕ－２，３１ｕ－３は、半導体スイッチＱ１，Ｑ２及び直流コンデンサＣに並列接続される２個の半導体スイッチＱ３，Ｑ４をさらに有している。
In this way, the
また、電力変換装置１は、直列接続された２個の半導体スイッチＱ１，Ｑ２及び２個の半導体スイッチＱ１，Ｑ２に並列接続された直流コンデンサＣを少なくともそれぞれ有し、直列接続された複数（本実施形態では３個）のコンバータセル３１ｖ－１，３１ｖ－２，３１ｖ－３を備えている。複数のコンバータセル３１ｖ－１，３１ｖ－２，３１ｖ－３は、半導体スイッチＱ１，Ｑ２及び直流コンデンサＣに並列接続される２個の半導体スイッチＱ３，Ｑ４をさらに有している。
The
さらに、電力変換装置１は、直列接続された２個の半導体スイッチＱ１，Ｑ２及び２個の半導体スイッチＱ１，Ｑ２に並列接続された直流コンデンサＣを少なくともそれぞれ有し、直列接続された複数（本実施形態では３個）のコンバータセル３１ｗ－１，３１ｗ－２，３１ｗ－３を備えている。複数のコンバータセル３１ｗ－１，３１ｗ－２，３１ｗ－３は、半導体スイッチＱ１，Ｑ２及び直流コンデンサＣに並列接続される２個の半導体スイッチＱ３，Ｑ４をさらに有している。
Furthermore, the
図１に示すように、電力変換装置１は、複数のコンバータセル３１ｕ－１～３１ｗ－３ごとに設けられて直流コンデンサＣの直流電圧Ｖｃｕ１～Ｖｃｗ３を検出する電圧検出部３３を備えている。電圧検出部３３は、制御装置５に接続されている。これにより、コンバータセル３１ｕ－１，３１ｕ－２，３１ｕ－３にそれぞれ設けられた電圧検出部３３が検出する直流コンデンサＣの直流電圧Ｖｃｕ１，Ｖｃｕ２，Ｖｃｕ３は、制御装置５に入力される。また、コンバータセル３１ｖ－１，３１ｖ－２，３１ｖ－３にそれぞれ設けられた電圧検出部３３が検出する直流コンデンサＣの直流電圧Ｖｃｖ１，Ｖｃｖ２，Ｖｃｖ３は、制御装置５に入力される。さらに、コンバータセル３１ｗ－１，３１ｗ－２，３１ｗ－３にそれぞれ設けられた電圧検出部３３が検出する直流コンデンサＣの直流電圧Ｖｃｗ１，Ｖｃｗ２，Ｖｃｗ３は、制御装置５に入力される。以下、直流コンデンサＣの直流電圧Ｖｃｕ１～Ｖｃｗ３の参照符号「Ｖｃｕ１」、「Ｖｃｕ２」、「Ｖｃｕ３」、「Ｖｃｖ１」、「Ｖｃｖ２」、「Ｖｃｖ３」、「Ｖｃｗ１」、「Ｖｃｗ２」及び「Ｖｃｗ３」を各直流電圧の値としても用いる場合がある。
As shown in FIG. 1, the
図示は省略するが、電力変換装置１は、三相電力系統２のＵ相電圧Ｖｓｕを検出する電圧検出部、三相電力系統２のＶ相電圧Ｖｓｖを検出する電圧検出部及び三相電力系統２のＷ相電圧Ｖｓｗを検出する電圧検出部を有している。以下、Ｕ相電圧Ｖｓｕ、Ｖ相電圧Ｖｓｖ及びＷ相電圧Ｖｓｗの参照符号「Ｖｓｕ」、「Ｖｓｖ」及び「Ｖｓｗ」を各電圧の値としても用いる場合がある。Ｕ相電圧Ｖｓｕ、Ｖ相電圧Ｖｓｖ及びＷ相電圧Ｖｓｗの０点は、Ｕ相電圧Ｖｓｕ、Ｖ相電圧Ｖｓｖ及びＷ相電圧Ｖの和がゼロ（Ｖｓｕ＋Ｖｓｖ＋Ｖｓｗ＝０）となる仮想中性点である。
Although not shown, the
三相電力系統２において、線間電圧ＶｓｕｖはＶ相電圧Ｖｓｖに対するＵ相電圧Ｖｓｕの電圧であり、線間電圧ＶｓｖｗはＷ相電圧Ｖｓｗに対するＶ相電圧Ｖｓｖの電圧であり、線間電圧ＶｓｗｕはＵ相電圧Ｖｓｕに対するＷ相電圧Ｖｓｗの電圧である。以下、線間電圧Ｖｓｕｖ，Ｖｓｖｗ，Ｖｓｗｕの参照符号「Ｖｓｕｖ」、「Ｖｓｖｗ」及び「Ｖｓｗｕ」を各電圧の値としても用いる場合がある。
In the three-
コンバータセル３１ｕ－１，３１ｕ－２，３１ｕ－３の出力電圧Ｖ１ｕ，Ｖ２ｕ，Ｖ３ｕはそれぞれ、接続部Ｙの電位に対する接続部Ｘの電位である。したがって、出力電圧Ｖ１ｕ，Ｖ２ｕ，Ｖ３ｕは、接続部Ｘの電位が接続部Ｙの電位よりも高い場合に正の電圧となり、接続部Ｘの電位が接続部Ｙの電位よりも低い場合に負の電圧となる。同様に、コンバータセル３１ｖ－１，３１ｖ－２，３１ｖ－３の出力電圧Ｖ１ｖ，Ｖ２ｖ，Ｖ３ｖはそれぞれ、接続部Ｙの電位に対する接続部Ｘの電位である。したがって、出力電圧Ｖ１ｖ，Ｖ２ｖ，Ｖ３ｖは、接続部Ｘの電位が接続部Ｙの電位よりも高い場合に正の電圧となり、接続部Ｘの電位が接続部Ｙの電位よりも低い場合に負の電圧となる。同様に、コンバータセル３１ｗ－１，３１ｗ－２，３１ｗ－３の出力電圧Ｖ１ｗ，Ｖ２ｗ，Ｖ３ｗはそれぞれ、接続部Ｙの電位に対する接続部Ｘの電位である。したがって、出力電圧Ｖ１ｗ，Ｖ２ｗ，Ｖ３ｗは、接続部Ｘの電位が接続部Ｙの電位よりも高い場合に正の電圧となり、接続部Ｘの電位が接続部Ｙの電位よりも低い場合に負の電圧となる。以下、出力電圧Ｖ１ｕ～Ｖ３ｗの参照符号「Ｖ１ｕ」、「Ｖ２ｕ」、「Ｖ３ｕ」、「Ｖ１ｖ」、「Ｖ２ｖ」、「Ｖ３ｖ」、「Ｖ１ｗ」、「Ｖ２ｗ」及び「Ｖ３ｗ」を各出力電圧の値としても用いる場合がある。
Output voltages V1u, V2u, and V3u of
Ｕ相クラスタ部３１ｕの出力電圧Ｖｕｖは、コンバータセル３１ｕ－１，３１ｕ－２，３１ｕ－３の出力電圧Ｖ１ｕ，Ｖ２ｕ，Ｖ３ｕの和である。同様に、Ｖ相クラスタ部３１ｖの出力電圧Ｖｖｗは、コンバータセル３１ｖ－１，３１ｖ－２，３１ｖ－３の出力電圧Ｖ１ｖ，Ｖ２ｖ，Ｖ３ｖの和である。同様に、Ｗ相クラスタ部３１ｗの出力電圧Ｖｗｕは、コンバータセル３１ｗ－１，３１ｗ－２，３１ｗ－３の出力電圧Ｖ１ｗ，Ｖ２ｗ，Ｖ３ｗの和である。ここで、以下、出力電圧Ｖｕｖ，Ｖｖｗ，Ｖｗｕの参照符号「Ｖｕｖ」、「Ｖｖｗ」及び「Ｖｗｕ」を各電圧の値としても用いる場合があるとする。そうすると、Ｕ相クラスタ部３１ｕの出力電圧Ｖｕｖ，Ｖｖｗ，Ｖｗｕ、Ｖ相クラスタ部３１ｖの出力電圧Ｖｖｗ及びＷ相クラスタ部３１ｗの出力電圧Ｖｗｕはそれぞれ、以下の式（１）から式（３）で表すことができる。
Ｖｕｖ＝Ｖ１ｕ＋Ｖ２ｕ＋Ｖ３ｕ ・・・（１）
Ｖｖｗ＝Ｖ１ｖ＋Ｖ２ｖ＋Ｖ３ｖ ・・・（２）
Ｖｗｕ＝Ｖ１ｗ＋Ｖ２ｗ＋Ｖ３ｗ ・・・（３）
The output voltage Vuv of the
Vuv=V1u+V2u+V3u...(1)
Vvw=V1v+V2v+V3v...(2)
Vwu=V1w+V2w+V3w...(3)
図示は省略するが、電力変換装置１は、Ｕ相クラスタ部３１ｕに流れるクラスタ電流Ｉｕｖを検出する電流検出器と、Ｖ相クラスタ部３１ｖに流れるクラスタ電流Ｉｖｗを検出する電流検出器と、Ｗ相クラスタ部３１ｗに流れるクラスタ電流Ｉｗｕを検出する電流検出器とを備えている。これらの電流検出器は、制御装置５に接続されている。これにより、これらの電流検出器で検出されるクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕは、制御装置５に入力される。以下、クラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕの参照符号「Ｉｕｖ」、「Ｉｖｗ」及び「Ｉｗｕ」を各電流の値としても用いる場合がある。
Although not shown, the
三相電力系統２のＵ相とコンバータ部３との間にはＵ相電流Ｉｕが流れ、三相電力系統２のＶ相とコンバータ部３との間にはＶ相電流Ｉｖが流れ、三相電力系統２のＷ相とコンバータ部３との間にはＷ相電流Ｉｗが流れる。以下、Ｕ相電流Ｉｕ、Ｖ相電流Ｉｖ及びＷ相電流Ｉｗの参照符号「Ｉｕ」、「Ｉｖ」及び「Ｉｗ」を各電流の値としても用いる場合があるとする。そうすると、Ｕ相電流Ｉｕ、Ｖ相電流Ｉｖ及びＷ相電流Ｉｗはそれぞれ、以下の式（４）から式（６）で表すことができる。
Ｉｕ＝Ｉｕｖ－Ｉｗｕ ・・・（４）
Ｉｖ＝Ｉｖｗ－Ｉｕｖ ・・・（５）
Ｉｗ＝Ｉｗｕ－Ｉｖｗ ・・・（６）
A U-phase current Iu flows between the U-phase of the three-
Iu=Iuv-Iwu...(4)
Iv=Ivw-Iuv...(5)
Iw=Iwu-Ivw...(6)
この場合に、結線部３２ｕ、結線部３２ｖ及び結線部３２ｗの間を循環する零相電流Ｉｚは、以下の式（７）で表すことができる。
Ｉｚ＝（Ｉｕｖ＋Ｉｖｗ＋Ｉｗｕ）／３ ・・・（７）
In this case, the zero-sequence current Iz circulating between the
Iz=(Iuv+Ivw+Iwu)/3...(7)
電力変換装置１は、Ｕ相クラスタ部３１ｕのコンバータセル３１ｕ－１～３１ｕ－３、Ｖ相クラスタ部３１ｖのコンバータセル３１ｖ－１～３１ｖ－３及びＷ相クラスタ部３１ｗのコンバータセル３１ｗ－１～３１ｗ－３のそれぞれに設けられた直流コンデンサＣの直流電圧Ｖｃｕ１～Ｖｃｗ３を安定に維持させる制御を行う。電力変換装置１は、直流コンデンサＣの直流電圧Ｖｃｕ１～Ｖｃｗ３を以下の（Ａ）から（Ｃ）の３つに分けて制御する。
（Ａ）直流電圧一括制御
（Ｂ）直流電圧相間バランス制御
（Ｃ）直流電圧段間バランス制御
The
(A) DC voltage batch control (B) DC voltage interphase balance control (C) DC voltage interstage balance control
直流電圧一括制御は、コンバータセル３１ｕ－１～３１ｗ－３に設けられた全ての直流コンデンサＣの直流電圧Ｖｃｕ１～Ｖｃｗ３の電圧平均値が直流コンデンサＣの電圧指令値に追従するように、三相電力系統２のＵ相電圧Ｖｓｕ、Ｖ相電圧Ｖｓｖ及びＷ相電圧Ｖｓｗと同相成分の電流を三相電力系統２に流して有効電力を調整する制御である。
The DC voltage batch control is performed in three-phase so that the voltage average value of the DC voltages Vcu1 to Vcw3 of all the DC capacitors C provided in the
直流電圧相間バランス制御は、コンバータセル３１ｕ－１～３１ｕ－３に設けられた直流コンデンサＣの直流電圧Ｖｃｕ１～Ｖｃｕ３の電圧平均値と、コンバータセル３１ｖ－１～３１ｖ－３に設けられた直流コンデンサＣの直流電圧Ｖｃｖ１～Ｖｃｖ３の電圧平均値と、コンバータセル３１ｗ－１～３１ｗ－３に設けられた直流コンデンサＣの直流電圧Ｖｃｗ１～Ｖｃｗ３の電圧平均値とを相間でバランスさせる制御である。ＭＭＣにおいて、逆相電流の補償時には、定常的に零でない有効電力がＵ相クラスタ部３１ｕ、Ｖ相クラスタ部３１ｖ及びＷ相クラスタ部３１ｗに流入し、直流コンデンサＣの直流電圧Ｖｃｕ１～Ｖｃｗ３に変動を引き起こす。このような、直流コンデンサＣの直流電圧Ｖｃｕ１～Ｖｃｗ３に変動が生じた場合に、直流電圧相間バランス制御は効果的である。電力変換装置１は、結線部３２ｕ、結線部３２ｖ及び結線部３２ｗの間を循環する零相電流Ｉｚを流すことにより、逆相電流の補償時にも、Ｕ相、Ｖ相及びＷ相の交流電圧と交流電流との直交関係を保ちながらＵ相、Ｖ相及びＷ相の相間で直流コンデンサＣの直流電圧Ｖｃｕ１～Ｖｃｗ３をバランスすることができる。
DC voltage phase-to-phase balance control is based on the voltage average value of DC voltages Vcu1 to Vcu3 of DC capacitors C provided in
直流電圧段間バランス制御は、同一相のコンバータセル間の直流コンデンサの直流電圧をバランスさせる制御である。具体的には、電力変換装置１は、直流電圧段間バランス制御によってＵ相クラスタ部３１ｕを構成するコンバータセル３１ｕ－１、コンバータセル３１ｕ－２及びコンバータセル３１ｕ－３の直流コンデンサＣの直流電圧Ｖｃｕ１，Ｖｃｕ２，Ｖｃｕ３を所定の電圧範囲内に抑えるようになっている。また同様に、電力変換装置１は、直流電圧段間バランス制御によってＶ相クラスタ部３１ｖを構成するコンバータセル３１ｖ－１、コンバータセル３１ｖ－２及びコンバータセル３１ｖ－３の直流コンデンサＣの直流電圧Ｖｃｖ１，Ｖｃｖ２，Ｖｃｖ３を所定の電圧範囲内に抑えるようになっている。また同様に、電力変換装置１は、直流電圧段間バランス制御によってＷ相クラスタ部３１ｗを構成するコンバータセル３１ｗ－１、コンバータセル３１ｗ－２及びコンバータセル３１ｗ－３の直流コンデンサＣの直流電圧Ｖｃｗ１，Ｖｃｗ２，Ｖｃｗ３を所定の電圧範囲内に抑えるようになっている。
DC voltage inter-stage balance control is a control that balances the DC voltages of DC capacitors between converter cells of the same phase. Specifically, the
電力変換装置１は、直流電圧一括制御、直流電圧相間バランス制御及び直流電圧段間バランス制御を制御装置５において実行するようになっている。そこで、制御装置５の構成について、図１を参照しつつ図２から図８を用いて説明する。
In the
（制御装置の構成）
図２に示すように、制御装置５は、電圧検出部３３が検出した直流電圧Ｖｃｕｊ（ｊ＝１，２，３）、直流電圧Ｖｃｖｊ（ｊ＝１，２，３）及び直流電圧Ｖｃｗｊ（ｊ＝１，２，３）などが入力される直流電圧平均値演算部５４を有している。詳細は後述するが、直流電圧平均値演算部５４は、電圧検出部３３から入力される直流電圧Ｖｃｕｊ，Ｖｃｖｊ，Ｖｃｗｊのそれぞれの平均値である電圧平均値Ｖｃｕａｖｅ，Ｖｃｖａｖｅ，Ｖｃｗａｖｅを演算するように構成されている。
(Configuration of control device)
As shown in FIG. 2, the control device 5 controls the DC voltage Vcuj (j=1, 2, 3), the DC voltage Vcvj (j=1, 2, 3), and the DC voltage Vcwj (j =1, 2, 3), etc., is provided in the DC voltage average
制御装置５は、直流電圧平均値演算部５４で演算された電圧平均値Ｖｃｕａｖｅ，Ｖｃｖａｖｅ，Ｖｃｗａｖｅなどが入力される直流電圧相間バランス制御部５１を有している。詳細は後述するが、直流電圧相間バランス制御部５１は、上述の直流電圧相間バランス制御を実行するために用いられる結線部３２ｕ，３２ｖ，３２ｗ間を循環する零相電流Ｉｚの零相電流指令値Ｉｚ＊と、ｄ軸補正電流Ｉｄ＊＊＊及びｑ軸補正電流Ｉｑ＊＊＊とを生成するように構成されている。
The control device 5 has a DC voltage interphase
制御装置５は、直流電圧相間バランス制御部５１で生成された零相電流指令値Ｉｚ＊、ｄ軸補正電流Ｉｄ＊＊＊及びｑ軸補正電流Ｉｑ＊＊＊が入力される電力制御部５２を有している。詳細は後述するが、電力制御部５２は、正相無効電流制御及び逆相無効電流制御を実行するためのＵ相クラスタ部３１ｕの出力電圧Ｖｕｖを追従させる出力電圧指令値Ｖｕｖ＊、Ｖ相クラスタ部３１ｖの出力電圧Ｖｕｗを追従させる出力電圧指令値Ｖｖｗ＊及びＷ相クラスタ部３１ｗの出力電圧Ｖｗｕを追従させる出力電圧指令値Ｖｗｕ＊を生成するように構成されている。
The control device 5 controls a
制御装置５は、電圧検出部３３が検出された直流電圧Ｖｃｕｊ，Ｖｃｖｊ，Ｖｃｗｊ、直流電圧平均値演算部５４で演算された電圧平均値Ｖｃｕａｖｅ，Ｖｃｖａｖｅ，Ｖｃｗａｖｅ及び電力制御部５２で生成された出力電圧指令値Ｖｕｖ＊，Ｖｖｗ＊，Ｖｗｕ＊が入力される直流電圧段間バランス制御部５３を有している。詳細は後述するが、直流電圧段間バランス制御部５３は、上述の直流電圧段間バランス制御を実行するために用いられるゲートパルス信号Ｖｐｕｊｋ、Ｖｐｖｊｋ，Ｖｐｗｊｋ（ｊ＝１，２，３、ｋ＝１，２，３，４）を生成するように構成されている。ここで、「ｊ」は、Ｕ相クラスタ部３１ｕ、Ｖ相クラスタ部３１ｖ及びＷ相クラスタ部３１ｗをそれぞれ構成するコンバータセルの個数を最大数とする自然数である。「ｋ」は、コンバータセル３１ｕ－１～３１ｗ－３にそれぞれ設けられた半導体スイッチの個数を最大数とする自然数である。このため、本実施形態では、ｊ＝１，２，３となり、ｋ＝１，２，３，４となる。
The control device 5 uses the DC voltages Vcuj, Vcvj, Vcwj detected by the
ゲートパルス信号Ｖｐｕｊｋは、Ｕ相クラスタ部３１ｕを構成するコンバータセル３１ｕ－１～３１ｕ－３にそれぞれ設けられた半導体スイッチＱ１～Ｑ４のオン／オフ状態を制御するための駆動信号の一例に相当する。例えば、ゲートパルス信号Ｖｐｕ１１（ｊ＝１、ｋ＝１）は、コンバータセル３１ｕ－１に設けられた半導体スイッチＱ１のオン／オフ状態を制御するための駆動信号である。ゲートパルス信号Ｖｐｖｊｋは、Ｖ相クラスタ部３１ｖを構成するコンバータセル３１ｖ－１～３１ｖ－３にそれぞれ設けられた半導体スイッチＱ１～Ｑ４のオン／オフ状態を制御するための駆動信号の一例に相当する。例えば、ゲートパルス信号Ｖｐｖ２２（ｊ＝２、ｋ＝２）は、コンバータセル３１ｖ－２に設けられた半導体スイッチＱ２のオン／オフ状態を制御するための駆動信号である。ゲートパルス信号Ｖｐｗｊｋは、Ｖ相クラスタ部３１ｖを構成するコンバータセル３１ｗ－１～３１ｗ－３にそれぞれ設けられた半導体スイッチＱ１～Ｑ４のオン／オフ状態を制御するための駆動信号の一例に相当する。例えば、ゲートパルス信号Ｖｐｗ３３（ｊ＝３、ｋ＝３）は、コンバータセル３１ｗ－３に設けられた半導体スイッチＱ３のオン／オフ状態を制御するための駆動信号である。
The gate pulse signal Vpujk corresponds to an example of a drive signal for controlling the on/off states of the semiconductor switches Q1 to Q4 provided in the
電力変換装置１では、直流電圧段間バランス制御部５３は、コンバータセル３１ｕ－１～３１ｕ－３のオンディレイ時間、コンバータセル３１ｖ－１～３１ｖ－３のオンディレイ時間及びコンバータセル３１ｗ－１～３１ｗ－３のオンディレイ時間をそれぞれ調整することによって直流電圧段間バランス制御を実行するように構成されている。ここで、コンバータセルのオンディレイ時間及び直流電圧段間バランス制御について、図３を用いて説明する。
In the
図３は、コンバータセル３１ｕ－１～３１ｗ－３にそれぞれ設けられた半導体スイッチＱ１～Ｑ４におけるオンディレイ時間を用いる直流電圧段間バランス制御を説明する図である。図３（ａ）は、オンディレイ時間の調整前の半導体スイッチＱ１～Ｑ４のタイミングチャートの一例を示し、図３（ｂ）は、オンディレイ時間の調整後の状態における半導体スイッチＱ１～Ｑ４のタイミングチャートの一例を示している。図３中に示す「Ｑ１，Ｑ３ゲートパルス信号」は、半導体スイッチＱ１，Ｑ３のゲート端子に印加されるゲートパルス信号の信号波形の一例を示している。図３中に示す「Ｑ２，Ｑ４ゲートパルス信号」は、半導体スイッチＱ２，Ｑ４のゲート端子に印加されるゲートパルス信号の信号波形の一例を示している。図３中に示す「オン」は、半導体スイッチＱ１，Ｑ３又は半導体スイッチＱ２，Ｑ４をオン状態とする信号レベルを示している。図３中に示す「オフ」は、半導体スイッチＱ１，Ｑ３又は半導体スイッチＱ２，Ｑ４をオフ状態とする信号レベルを示している。
FIG. 3 is a diagram illustrating DC voltage interstage balance control using on-delay times in semiconductor switches Q1 to Q4 provided in
半導体スイッチＱ１及び半導体スイッチＱ２のいずれもオン状態となる期間が存在すると、直流コンデンサＣの両端が短絡してしまう。同様に、半導体スイッチＱ３及び半導体スイッチＱ４のいずれもオン状態となる期間が存在すると、直流コンデンサＣの両端が短絡してしまう。このため、図３（ａ）に示すように、制御装置５は、半導体スイッチＱ１がオン状態からオフ状態に移行が完了したタイミングから半導体スイッチＱ２がオフ状態からオン状態に移行を開始するタイミングまでの間にオンディレイ時間Ｔを設けて半導体スイッチＱ１，Ｑ２を制御するようになっている。また同様に、制御装置５は、半導体スイッチＱ２がオン状態からオフ状態に移行が完了したタイミングから半導体スイッチＱ１がオフ状態からオン状態に移行を開始するタイミングまでの間にオンディレイ時間Ｔを設けて半導体スイッチＱ１，Ｑ２を制御するようになっている。また同様に、制御装置５は、半導体スイッチＱ３がオン状態からオフ状態に移行が完了したタイミングから半導体スイッチＱ４がオフ状態からオン状態に移行を開始するタイミングまでの間にオンディレイ時間Ｔを設けて半導体スイッチＱ３，Ｑ４を制御するようになっている。また同様に、制御装置５は、半導体スイッチＱ４がオン状態からオフ状態に移行が完了したタイミングから半導体スイッチＱ３がオフ状態からオン状態に移行を開始するタイミングまでの間にオンディレイ時間Ｔを設けて半導体スイッチＱ３，Ｑ４を制御するようになっている。これにより、電力変換装置１は、コンバータセル３１ｕ－１～３１ｗ－３における直流コンデンサＣの短絡を防止するようになっている。
If there is a period in which both the semiconductor switch Q1 and the semiconductor switch Q2 are in the on state, both ends of the DC capacitor C will be short-circuited. Similarly, if there is a period in which both the semiconductor switch Q3 and the semiconductor switch Q4 are in the on state, both ends of the DC capacitor C will be short-circuited. Therefore, as shown in FIG. 3(a), the control device 5 operates from the timing when the semiconductor switch Q1 completes the transition from the on state to the off state to the timing when the semiconductor switch Q2 starts transitioning from the off state to the on state. An on-delay time T is provided in between to control the semiconductor switches Q1 and Q2. Similarly, the control device 5 provides an on-delay time T between the timing when the semiconductor switch Q2 completes transition from the on state to the off state and the timing when the semiconductor switch Q1 starts transitioning from the off state to the on state. The semiconductor switches Q1 and Q2 are controlled by the semiconductor switches Q1 and Q2. Similarly, the control device 5 provides an on-delay time T between the timing when the semiconductor switch Q3 completes transition from the on state to the off state and the timing when the semiconductor switch Q4 starts transitioning from the off state to the on state. The semiconductor switches Q3 and Q4 are controlled by the semiconductor switches Q3 and Q4. Similarly, the control device 5 provides an on-delay time T between the timing when the semiconductor switch Q4 completes transition from the on state to the off state and the timing when the semiconductor switch Q3 starts transitioning from the off state to the on state. The semiconductor switches Q3 and Q4 are controlled by the semiconductor switches Q3 and Q4. Thereby, the
まず、三相電力系統２からコンバータ部３に電流が流れている場合について図１を参照して説明する。
半導体スイッチＱ１，Ｑ４をオン状態とし、半導体スイッチＱ２，Ｑ３をオフ状態とすると、「接続部Ｘ→還流用ダイオードＤ１→直流コンデンサＣ→還流用ダイオードＤ４→接続部Ｙ」の経路でクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕが流れる（図１参照）。また、半導体スイッチＱ１をオン状態とし、半導体スイッチＱ２，Ｑ３，Ｑ４をオフ状態とすると、「接続部Ｘ→還流用ダイオードＤ１→直流コンデンサＣ→還流用ダイオードＤ４→接続部Ｙ」の経路でクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕが流れる（図１参照）。また、半導体スイッチＱ１～Ｑ４をオフ状態とすると、「接続部Ｘ→還流用ダイオードＤ１→直流コンデンサＣ→還流用ダイオードＤ４→接続部Ｙ」の経路でクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕが流れる（図１参照）。これらの場合、直流コンデンサＣには、正の向きに電流が流れる。これにより、直流コンデンサＣは充電され、直流電圧Ｖｃｕ１～Ｖｃｗ３が上昇する。
First, a case where current flows from the three-
When semiconductor switches Q1 and Q4 are turned on and semiconductor switches Q2 and Q3 are turned off, a cluster current Iuv flows through the path of "connection X → freewheeling diode D1 → DC capacitor C → freewheeling diode D4 → connection Y" , Ivw, and Iwu flow (see Figure 1). Furthermore, when the semiconductor switch Q1 is turned on and the semiconductor switches Q2, Q3, and Q4 are turned off, the cluster is clustered along the path of "connection X → freewheeling diode D1 → DC capacitor C → freewheeling diode D4 → connection Y". Currents Iuv, Ivw, and Iwu flow (see FIG. 1). Furthermore, when the semiconductor switches Q1 to Q4 are turned off, cluster currents Iuv, Ivw, and Iwu flow through the path of "connection X → freewheeling diode D1 → DC capacitor C → freewheeling diode D4 → connection Y" (Fig. (see 1). In these cases, current flows through the DC capacitor C in a positive direction. As a result, the DC capacitor C is charged, and the DC voltages Vcu1 to Vcw3 rise.
半導体スイッチＱ１，Ｑ４をオフ状態とし、半導体スイッチＱ２，Ｑ３をオン状態とすると、「接続部Ｘ→半導体スイッチＱ２→直流コンデンサＣ→半導体スイッチＱ３→接続部Ｙ」の経路でクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕが流れる（図１参照）。この場合、直流コンデンサＣには、負の向きに電流が流れるので、直流コンデンサＣは放電され、直流電圧Ｖｃｕ１～Ｖｃｗ３が低下する。 When semiconductor switches Q1 and Q4 are turned off and semiconductor switches Q2 and Q3 are turned on, cluster currents Iuv and Ivw flow along the path of "connection X → semiconductor switch Q2 → DC capacitor C → semiconductor switch Q3 → connection Y" , Iwu flows (see Figure 1). In this case, since current flows in the negative direction through the DC capacitor C, the DC capacitor C is discharged and the DC voltages Vcu1 to Vcw3 decrease.
半導体スイッチＱ１，Ｑ３をオン状態とし、半導体スイッチＱ２，Ｑ４をオフ状態とすると、「接続部Ｘ→還流用ダイオードＤ１→半導体スイッチＱ３→接続部Ｙ」の経路でクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕが流れる（図１参照）。また、半導体スイッチＱ１，Ｑ３をオフ状態とし、半導体スイッチＱ２，Ｑ４をオン状態とすると、「接続部Ｘ→半導体スイッチＱ２→還流用ダイオードＤ４→接続部Ｙ」の経路でクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕが流れる（図１参照）。これらの場合、直流コンデンサＣに電流が流れないので、直流コンデンサＣは充放電されず、直流電圧Ｖｃｕ１～Ｖｃｗ３は変動しない。 When semiconductor switches Q1 and Q3 are turned on and semiconductor switches Q2 and Q4 are turned off, cluster currents Iuv, Ivw, and Iwu flow through the path of "connection X → freewheeling diode D1 → semiconductor switch Q3 → connection Y". flowing (see Figure 1). Furthermore, when the semiconductor switches Q1 and Q3 are turned off and the semiconductor switches Q2 and Q4 are turned on, the cluster currents Iuv, Ivw, Iwu flows (see Figure 1). In these cases, since no current flows through the DC capacitor C, the DC capacitor C is not charged or discharged, and the DC voltages Vcu1 to Vcw3 do not fluctuate.
次に、コンバータ部３から三相電力系統２に電流が流れている場合について図１を参照して説明する。
半導体スイッチＱ１，Ｑ４をオン状態とし、半導体スイッチＱ２，Ｑ３をオフ状態とすると、「接続部Ｙ→半導体スイッチＱ４→直流コンデンサＣ→半導体スイッチＱ１→接続部Ｘ」の経路でクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕが流れる（図１参照）。この場合、直流コンデンサＣには、負の向きに電流が流れるので、直流コンデンサＣは放電され、直流電圧Ｖｃｕ１～Ｖｃｗ３が低下する。
Next, a case where current flows from the
When semiconductor switches Q1 and Q4 are turned on and semiconductor switches Q2 and Q3 are turned off, cluster currents Iuv and Ivw flow along the path of "connection Y→semiconductor switch Q4→DC capacitor C→semiconductor switch Q1→connection X". , Iwu flows (see Figure 1). In this case, since current flows in the negative direction through the DC capacitor C, the DC capacitor C is discharged and the DC voltages Vcu1 to Vcw3 decrease.
半導体スイッチＱ１～Ｑ４をオフ状態とすると、「接続部Ｙ→還流用ダイオードＤ３→直流コンデンサＣ→還流用ダイオードＤ２→接続部Ｘ」の経路でクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕが流れる（図１参照）。また、半導体スイッチＱ１，Ｑ４をオフ状態とし、半導体スイッチＱ２，Ｑ３をオン状態とすると、「接続部Ｙ→還流用ダイオードＤ３→直流コンデンサＣ→還流用ダイオードＤ２→接続部Ｘ」の経路でクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕが流れる（図１参照）。これらの場合、直流コンデンサＣには、正の向きに電流が流れる。これにより、直流コンデンサＣは充電され、直流電圧Ｖｃｕ１～Ｖｃｗ３が上昇する。 When the semiconductor switches Q1 to Q4 are turned off, cluster currents Iuv, Ivw, and Iwu flow through the path of "connection Y → freewheeling diode D3 → DC capacitor C → freewheeling diode D2 → connection X" (see Figure 1). ). Furthermore, when the semiconductor switches Q1 and Q4 are turned off and the semiconductor switches Q2 and Q3 are turned on, a cluster is created along the path of "connection Y → freewheeling diode D3 → DC capacitor C → freewheeling diode D2 → connection X". Currents Iuv, Ivw, and Iwu flow (see FIG. 1). In these cases, current flows through the DC capacitor C in a positive direction. As a result, the DC capacitor C is charged, and the DC voltages Vcu1 to Vcw3 rise.
半導体スイッチＱ１をオン状態とし、半導体スイッチＱ２，Ｑ３，Ｑ４をオフ状態とすると、「接続部Ｙ→還流用ダイオードＤ３→半導体スイッチＱ１→接続部Ｘ」の経路でクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕが流れる（図１参照）。また、半導体スイッチＱ１，Ｑ３をオフ状態とし、半導体スイッチＱ２，Ｑ４をオン状態とすると、「接続部Ｙ→半導体スイッチＱ４→還流用ダイオードＤ２→接続部Ｘ」の経路でクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕが流れる（図１参照）。これらの場合、直流コンデンサＣに電流が流れないので、直流コンデンサＣは充放電されず、直流電圧Ｖｃｕ１～Ｖｃｗ３は変動しない。 When semiconductor switch Q1 is turned on and semiconductor switches Q2, Q3, and Q4 are turned off, cluster currents Iuv, Ivw, and Iwu flow through the path of "connection Y → freewheeling diode D3 → semiconductor switch Q1 → connection X". flowing (see Figure 1). Furthermore, when the semiconductor switches Q1 and Q3 are turned off and the semiconductor switches Q2 and Q4 are turned on, the cluster currents Iuv, Ivw, Iwu flows (see Figure 1). In these cases, since no current flows through the DC capacitor C, the DC capacitor C is not charged or discharged, and the DC voltages Vcu1 to Vcw3 do not fluctuate.
次に、半導体スイッチＱ１～Ｑ４の短絡を防止するためのオンディレイ時間と直流コンデンサの充電との関係を説明する。コンバータセルでは、半導体スイッチの直列回路と並列に直流コンデンサが接続されている。このため、半導体スイッチの短絡を防止するために、上述のとおり、半導体スイッチＱ１及び半導体スイッチＱ２のスイッチングのタイミング、半導体スイッチＱ３及び半導体スイッチＱ４のスイッチングのタイミングには、オンディレイ時間が設けられている（図３（ａ）参照）。 Next, the relationship between the on-delay time for preventing short circuits of the semiconductor switches Q1 to Q4 and charging of the DC capacitor will be explained. In the converter cell, a DC capacitor is connected in parallel with a series circuit of semiconductor switches. Therefore, in order to prevent short circuits in the semiconductor switches, as described above, an on-delay time is provided for the switching timings of the semiconductor switches Q1 and Q2, and the switching timings of the semiconductor switches Q3 and Q4. (See Figure 3(a)).
図３（ａ）には、定常時のオンディレイ時間Ｔで半導体スイッチＱ１，Ｑ３及び半導体スイッチＱ２，Ｑ４が動作している場合のゲートパルス信号の信号波形の一例が図示されている。定常時のオンディレイ時間Ｔは、初期設定値のオンディレイ時間であり、半導体スイッチＱ１～Ｑ４のスイッチング時間などから決められる。定常時のオンディレイ時間Ｔは、半導体スイッチＱ１～Ｑ４短絡防止のための必要最低限の時間である。 FIG. 3A shows an example of the signal waveform of the gate pulse signal when the semiconductor switches Q1, Q3 and the semiconductor switches Q2, Q4 are operating with the on-delay time T in the steady state. The on-delay time T in steady state is the on-delay time of the initial setting value, and is determined from the switching times of the semiconductor switches Q1 to Q4. The on-delay time T in steady state is the minimum necessary time to prevent short circuits of the semiconductor switches Q1 to Q4.
図３（ｂ）に示すように、定常時のオンディレイ時間Ｔに対してΔＴだけオンディレイ時間を増加させると、半導体スイッチＱ１～Ｑ４のオン期間は、増加させたオンディレイ時間ΔＴの分だけ減少する。上述のとおり、半導体スイッチＱ１～Ｑ４のオン状態の組み合わせによって、直流コンデンサＣが放電して直流電圧が低下する場合がある。また、上述のとおり、半導体スイッチＱ１～Ｑ４がオフ状態となるオンディレイ時間において直流コンデンサＣは充電される。このため、オンディレイ時間を増加させることによって、直流コンデンサＣの充電期間を長くするとともに、放電期間を短くすることができるので、直流コンデンサＣの直流電圧を上昇させることができる。 As shown in FIG. 3(b), when the on-delay time is increased by ΔT from the on-delay time T in steady state, the on-period of the semiconductor switches Q1 to Q4 is increased by the increased on-delay time ΔT. Decrease. As described above, depending on the combination of on states of the semiconductor switches Q1 to Q4, the DC capacitor C may discharge and the DC voltage may decrease. Furthermore, as described above, the DC capacitor C is charged during the on-delay time when the semiconductor switches Q1 to Q4 are in the off state. Therefore, by increasing the on-delay time, the charging period of the DC capacitor C can be lengthened and the discharging period can be shortened, so that the DC voltage of the DC capacitor C can be increased.
詳細は後述するが、本実施形態による電力変換装置１は、Ｕ相クラスタ部３１ｕを構成するコンバータセル３１ｕ－１～３１ｕ－３のうちの相対的に直流電圧の低い直流コンデンサＣを有するコンバータセルにおけるオンディレイ時間を、コンバータセル３１ｕ－１～３１ｕ－３のうちの相対的に直流電圧の高い直流コンデンサＣを有するコンバータセルにおけるオンディレイ時間より長く設定するように構成されている。これにより、電力変換装置１は、直流電圧の低い直流コンデンサＣの直流電圧を上昇させ、Ｕ相クラスタ部３１ｕを構成するコンバータセル３１ｕ－１～３１ｕ－３にそれぞれ設けられた直流コンデンサＣの直流電圧Ｖｃｕ１～Ｖｃｕ３の不平衡が解消するように段間バランスを制御することができる。
Although the details will be described later, the
また同様に、電力変換装置１は、Ｖ相クラスタ部３１ｖを構成するコンバータセル３１ｖ－１～３１ｖ－３のうち相対的に直流電圧の低い直流コンデンサＣを有するコンバータセルにおけるオンディレイ時間を、コンバータセル３１ｖ－１～３１ｖ－３のうち相対的に直流電圧の高い直流コンデンサＣを有するコンバータセルにおけるオンディレイ時間より長く設定するように構成されている。これにより、電力変換装置１は、直流電圧の低い直流コンデンサＣの電圧を上昇させ、Ｖ相クラスタ部３１ｖを構成するコンバータセル３１ｖ－１～３１ｖ－３にそれぞれ設けられた直流コンデンサＣの直流電圧Ｖｃｖ１～Ｖｃｖ３の不平衡が解消するように段間バランスを制御することができる。
Similarly, the
さらに同様に、電力変換装置１は、Ｗ相クラスタ部３１ｗを構成するコンバータセル３１ｗ－１～３１ｗ－３のうち相対的に直流電圧の低い直流コンデンサＣを有するコンバータセルにおけるオンディレイ時間を、コンバータセル３１ｗ－１～３１ｗ－３のうち相対的に直流電圧の高い直流コンデンサＣを有するコンバータセルにおけるオンディレイ時間より長く設定するように構成されている。これにより、電力変換装置１は、直流電圧の低い直流コンデンサＣの電圧を上昇させ、Ｗ相クラスタ部３１ｗを構成するコンバータセル３１ｗ－１～３１ｗ－３にそれぞれ設けられた直流コンデンサＣの直流電圧Ｖｃｗ１～Ｖｃｗ３の不平衡を解消して段間バランスを制御することができる。
Furthermore, in the same way, the
（直流電圧平均値演算部）
次に、制御装置５に設けられた直流電圧平均値演算部５４について図２を参照しつつ図４を用いて説明する。図４は、電力変換装置１に備えられた制御装置５に設けられた直流電圧平均値演算部５４の構成を示すブロック図である。
(DC voltage average value calculation section)
Next, the DC voltage average
図４に示すように、直流電圧平均値演算部５４は、Ｕ相クラスタ部３１ｕのコンバータセル３１ｕ－１～３１ｕ－３のそれぞれに設けられた直流コンデンサＣ（図１参照）の直流電圧Ｖｃｕ１，Ｖｃｕ２，Ｖｃｕ３の平均値を演算するＵ相用平均値演算部５４１を有している。また、直流電圧平均値演算部５４は、Ｖ相クラスタ部３１ｖのコンバータセル３１ｖ－１～３１ｖ－３のそれぞれに設けられた直流コンデンサＣ（図１参照）の直流電圧Ｖｃｖ１，Ｖｃｖ２，Ｖｃｖ３の平均値を演算するＶ相用平均値演算部５４２を有している。さらに、直流電圧平均値演算部５４は、Ｗ相クラスタ部３１ｗのコンバータセル３１ｗ－１～３１ｗ－３のそれぞれに設けられた直流コンデンサＣ（図１参照）の直流電圧Ｖｃｗ１，Ｖｃｗ２，Ｖｃｗ３の平均値を演算するＷ相用平均値演算部５４３を有している。
As shown in FIG. 4, the DC voltage average
Ｕ相用平均値演算部５４１は、直流電圧Ｖｃｕ１，Ｖｃｕ２，Ｖｃｕ３を加算する加算部５４１ａと、加算部５４１ａで加算された直流電圧Ｖｃｕ１，Ｖｃｕ２，Ｖｃｕ３の加算結果を直列数で除算する除算部５４１ｂとを有している。この直列数は、Ｕ相クラスタ部３１ｕに設けられたコンバータセル３１ｕ－１～３１ｕ－３の個数であり、本実施形態では「３」である。Ｕ相用平均値演算部５４１は、除算部５４１ｂから直流電圧Ｖｃｕ１，Ｖｃｕ２，Ｖｃｕ３の電圧平均値Ｖｃｕａｖｅを出力する。
The U-phase average
Ｖ相用平均値演算部５４２は、直流電圧Ｖｃｖ１，Ｖｃｖ２，Ｖｃｖ３を加算する加算部５４２ａと、加算部５４２ａで加算された直流電圧Ｖｃｖ１，Ｖｃｖ２，Ｖｃｖ３の加算結果を直列数で除算する除算部５４２ｂとを有している。この直列数は、Ｖ相クラスタ部３１ｖに設けられたコンバータセル３１ｖ－１～３１ｖ－３の個数であり、本実施形態では「３」である。Ｖ相用平均値演算部５４２は、除算部５４２ｂから直流電圧Ｖｃｖ１，Ｖｃｖ２，Ｖｃｖ３の電圧平均値Ｖｃｖａｖｅを出力する。
The V-phase average
Ｗ相用平均値演算部５４３は、直流電圧Ｖｃｗ１，Ｖｃｗ２，Ｖｃｗ３を加算する加算部５４３ａと、加算部５４３ａで加算された直流電圧Ｖｃｗ１，Ｖｃｗ２，Ｖｃｗ３の加算結果を３で除算する除算部５４３ｂとを有している。この直列数は、Ｗ相クラスタ部３１ｗに設けられたコンバータセル３１ｗ－１～３１ｗ－３の個数であり、本実施形態では「３」である。Ｗ相用平均値演算部５４３は、除算部５４３ｂから直流電圧Ｖｃｗ１，Ｖｃｗ２，Ｖｃｗ３の電圧平均値Ｖｃｗａｖｅを出力する。
The W-phase average
（直流電圧相間バランス制御部）
次に、制御装置５に設けられた直流電圧相間バランス制御部５１について図２を参照しつつ図５用いて説明する。図５は、電力変換装置１の制御装置５に設けられた直流電圧相間バランス制御部５１の構成を示すブロック図である。
(DC voltage interphase balance control section)
Next, the DC voltage interphase
図５に示すように、直流電圧相間バランス制御部５１は、直流コンデンサＣの電圧指令値Ｖｃ＊と、Ｕ相クラスタ部３１ｕ、Ｖ相クラスタ部３１ｖ及びＷ相クラスタ部３１ｗのそれぞれの直流コンデンサＣの電圧平均値Ｖｃｕａｖｅ，Ｖｃｖａｖｅ，Ｖｃｗａｖｅとに基づいて、零相電流Ｉｚの零相電流指令値Ｉｚ＊、ｄ軸補正電流Ｉｄ＊＊＊及びｑ軸補正電流Ｉｑ＊＊＊を生成するように構成されている。電圧指令値Ｖｃ＊は、制御装置５において設定された固定値である。電圧指令値Ｖｃ＊は、例えば定格電圧などの所望の値に設定されている。
As shown in FIG. 5, the DC voltage phase-to-phase
直流電圧相間バランス制御部５１は、直流コンデンサＣの電圧指令値Ｖｃ＊と、電圧平均値Ｖｃｕａｖｅ，Ｖｃｖａｖｅ，Ｖｃｗａｖｅとのそれぞれの偏差を演算する偏差演算部５１１を有している。また、直流電圧相間バランス制御部５１は、偏差演算部５１１での演算結果に所定のゲインを乗算するゲイン乗算部５１２と、ゲイン乗算部５１２での乗算結果にＵ相、Ｖ相及びＷ相の位相成分を乗算する位相成分乗算部５１３とを有している。また、直流電圧相間バランス制御部５１は、位相成分乗算部５１３から出力されたＵ相、Ｖ相及びＷ相のそれぞれの信号の正相成分をｄ－ｑ－０座標成分に変換してｄ軸電流指令値Ｉｄ＊＊、ｑ軸電流指令値Ｉｑ＊＊及び零相電流指令値Ｉｚ＊を生成する座標変換部５１４を有している。さらに、直流電圧相間バランス制御部５１は、座標変換部５１４から入力されるｄ軸電流指令値Ｉｄ＊＊及びｑ軸電流指令値Ｉｑ＊＊にゲインＫ３を乗算してｄ軸補正電流Ｉｄ＊＊＊及びｑ軸補正電流Ｉｑ＊＊＊を生成するは電流指令値補正部５１５を有している。
The DC voltage interphase
偏差演算部５１１は、直流コンデンサＣの電圧指令値Ｖｃ＊と電圧平均値Ｖｃｕａｖｅとの偏差を演算する減算部５１１ｕを有している。また、偏差演算部５１１は、直流コンデンサＣの電圧指令値Ｖｃ＊と電圧平均値Ｖｃｖａｖｅとの偏差を演算する減算部５１１ｖを有している。さらに、偏差演算部５１１は、直流コンデンサＣの電圧指令値Ｖｃ＊と電圧平均値Ｖｃｗａｖｅとの偏差を演算する減算部５１１ｗを有している。
The
ゲイン乗算部５１２は、減算部５１１ｕでの演算結果である減算信号にゲイン「Ｋ１＋Ｋ２／ｓ」（ｓはラプラス演算子）を乗算して比例積分制御を施すＰＩ制御部５１２ｕを有している。また、ゲイン乗算部５１２は、減算部５１１ｖでの演算結果である減算信号にゲイン「Ｋ１＋Ｋ２／ｓ」（ｓはラプラス演算子）を乗算して比例積分制御を施すＰＩ制御部５１２ｖを有している。さらに、ゲイン乗算部５１２は、減算部５１１ｗでの演算結果である減算信号にゲイン「Ｋ１＋Ｋ２／ｓ」（ｓはラプラス演算子）を乗算して比例積分制御を施すＰＩ制御部５１２ｗを有している。
The
位相成分乗算部５１３は、ＰＩ制御部５１２ｕから入力される乗算結果の信号にＵ相の位相成分「ｓｉｎ（ωｔ＋π／６）」を乗算する乗算部５１３ｕを有している。電圧の位相成分は、三相電力系統２のＵ相電圧Ｖｓｕの位相成分「ｓｉｎωｔ」を基準としており、「ｓｉｎ（ωｔ＋π／６）」は、Ｕ相クラスタ部３１ｕの出力電圧Ｖｕｖと同相成分を表している。また、位相成分乗算部５１３は、ＰＩ制御部５１２ｖから入力される乗算結果の信号にＶ相の位相成分「ｓｉｎ（ωｔ－π／２）」を乗算する乗算部５１３ｕを有している。Ｖ相の位相成分「ｓｉｎ（ωｔ－π／２）」は、三相電力系統２のＵ相電圧Ｖｓｕの位相成分「ｓｉｎωｔ」を基準とし、Ｖ相クラスタ部３１ｖの出力電圧Ｖｖｗと同相成分を表している。さらに、位相成分乗算部５１３は、ＰＩ制御部５１２ｗから入力される乗算結果の信号にＷ相の位相成分「ｓｉｎ（ωｔ－７π／６）」を乗算する乗算部５１３ｗを有している。Ｗ相の位相成分「ｓｉｎ（ωｔ－７π／６）」は、三相電力系統２のＵ相電圧Ｖｓｕの位相成分「ｓｉｎωｔ」を基準とし、Ｗ相クラスタ部３１ｗの出力電圧Ｖｗｕと同相成分を表している。
The
座標変換部５１４は、乗算部５１３ｕ，５１３ｖ，５１３ｗからそれぞれ入力される信号の正相成分をｄ－ｑ－０座標成分に変換し、ｄ軸電流指令値Ｉｄ＊＊、ｑ軸電流指令値Ｉｑ＊＊及び零相電流指令値Ｉｚ＊を生成するように構成されている。
The coordinate
電流指令値補正部５１５は、座標変換部５１４から入力されるｄ軸電流指令値Ｉｄ＊＊にゲインＫ３を乗算してｄ軸補正電流Ｉｄ＊＊＊を出力する乗算部５１５ａを有している。また、電流指令値補正部５１５は、位相成分乗算部５１３から入力されるｑ軸電流指令値Ｉｑ＊＊にゲインＫ３を乗算してｑ軸補正電流Ｉｑ＊＊＊を出力する乗算部５１５ｂを有している。ｄ軸電流指令値Ｉｄ＊＊及びｑ軸電流指令値Ｉｑ＊＊に乗算されるゲインＫ３は、零相電流Ｉｚによる直流相間バランス制御に干渉しない程度の低い値に設定される。
The current command
直流電圧相間バランス制御部５１により生成されたｄ軸補正電流Ｉｄ＊＊＊、ｑ軸補正電流Ｉｑ＊＊＊及び零相電流指令値Ｉｚ＊は、電力制御部５２（図２参照）に入力され、正相無効電流及び逆相電流を補償するために、Ｕ相クラスタ部３１ｕの出力電圧Ｖｕｖの出力電圧指令値Ｖｕｖ＊、Ｖ相クラスタ部３１ｖの出力電圧Ｖｖｗの出力電圧指令値Ｖｖｗ＊及びＷ相クラスタ部３１ｗの出力電圧Ｖｗｕの出力電圧指令値Ｖｗｕ＊の演算に用いられる。
The d-axis correction current Id **** , the q-axis correction current Iq **** , and the zero-sequence current command value Iz * generated by the DC voltage phase-to-phase
（電力制御部）
次に、制御装置５に設けられた電力制御部５２について図１及び図２を参照しつつ図６用いて説明する。図６は、電力制御部５２の構成を示すブロック図である。
(Power control section)
Next, the
図６に示すように、電力制御部５２は、制御装置５に設定された電源側瞬時有効電力指令値ｐ＊及び電源側瞬時無効電力指令値ｑ＊からｄ軸電流指令値Ｉｄ＊及びｑ軸電流指令値Ｉｑ＊を演算する電流指令値演算部５２０を有している。ここで、電源側瞬時有効電力指令値ｐ＊は、三相電力系統２の電源側の瞬時有効電力を追従させるための指令値である。また、電源側瞬時無効電力指令値ｑ＊は、三相電力系統２の電源側の瞬時無効電力を追従させるための指令値である。電源側瞬時有効電力指令値ｐ＊及び電源側瞬時無効電力指令値ｑ＊は、制御装置５に設けられた他の制御演算部（不図示）において設定される変動値である。電流指令値演算部５２０は、第一除算部５２０ａと、第二除算部５２０ｂとを有している。第一除算部５２０ａは、電源側瞬時有効電力指令値ｐ＊を電圧Ｖｓで除算して、ｄ軸電流指令値Ｉｄ＊を出力するように構成されている。第二除算部５２０ｂは、電源側瞬時無効電力指令値ｑ＊を電圧Ｖｓで除算してｑ軸電流指令値Ｉｑ＊を出力するように構成されている。
As shown in FIG. 6, the
電力制御部５２は、電流指令値演算部５２０から入力されるｄ軸電流指令値Ｉｄ＊及びｑ軸電流指令値Ｉｑ＊と、座標変換部５２４（詳細は後述）から入力されるｄ軸電流Ｉｄ及びｑ軸電流Ｉｑとの偏差をそれぞれ演算する減算部５２１を有している。減算部５２１は、座標変換部５２４から入力されるｄ軸電流Ｉｄを第一除算部５２０ａから入力されるｄ軸電流指令値Ｉｄ＊から減算する第一減算部５２１ａを有している。また、減算部５２１は、座標変換部５２４ｄから入力されるｑ軸電流Ｉｑを第二除算部５２０ｂから入力されるｑ軸電流指令値Ｉｑ＊から減算する第二減算部５２１ｂを有している。
The
電力制御部５２は、減算部５２１から入力される信号に直流電圧相間バランス制御部５１（図２参照）から入力されるｄ軸補正電流Ｉｄ＊＊＊及びｑ軸補正電流Ｉｑ＊＊＊をそれぞれ加算する加算部５２２を有している。加算部５２２は、第一減算部５２１ａから入力される信号と、直流電圧相間バランス制御部５１に設けられた電流指令値補正部５１５の乗算部５１５ａから入力されるｄ軸補正電流Ｉｄ＊＊＊とを加算する第一加算部５２２ａを有している。また、加算部５２２は、第二減算部５２１ｂから入力される信号と、直流電圧相間バランス制御部５１に設けられた電流指令値補正部５１５の乗算部５１５ｂから入力されるｑ軸補正電流Ｉｑ＊＊＊とを加算する第二加算部５２２ｂを有している。
The
電力制御部５２は、加算部５２２から出力される信号に比例積分演算を施すＰＩ制御部５２３を有している。ＰＩ制御部５２３は、加算部５２２の第一加算部５２２ａから入力される加算信号に比例積分制御を施す第一ＰＩ制御部５２３ａを有している。また、ＰＩ制御部５２３は、加算部５２２の第二加算部５２２ｂから入力される加算信号に比例積分制御を施す第二ＰＩ制御部５２３ｂを有している。
The
電力制御部５２は、Ｕ相クラスタ部３１ｕに流れるクラスタ電流Ｉｕｖ、Ｖ相クラスタ部３１ｖに流れるクラスタ電流Ｉｖｗ及びＷ相クラスタ部３１ｗに流れるクラスタ電流Ｉｗｕをｄ－ｑ－０座標成分に変換してｄ軸電流Ｉｄ、ｑ軸電流Ｉｑ及び零相電流Ｉｚを生成する座標変換部５２４を有している。
The
電力制御部５２は、Ｕ相クラスタ部３１ｕ、Ｖ相クラスタ部３１ｖ及びＷ相クラスタ部３１ｗを構成するリアクトル３１ｕＬ、３１ｖＬ，３１ｗＬ（図１参照）による電圧降下を演算する電圧降下演算部５２５を有している。電圧降下演算部５２５は、座標変換部５２４から入力されるｄ軸電流Ｉｄによる電圧降下を演算する第一演算部５２５ａと、座標変換部５２４から入力されるｑ軸電流Ｉｑによる電圧降下を演算する第二演算部５２５ｂとを有している。図５中に示す「Ｌ」は、リアクトル３１ｕＬ、３１ｖＬ，３１ｗＬの合成リアクトルを示し、「ω」は、三相電力系統２の電源電圧の角周波数を示している。
The
電力制御部５２は、三相電力系統２の線間電圧Ｖｓｕｖ，Ｖｓｖｗ，Ｖｓｗｕをｄ－ｑ座標成分に変換してｄ軸系統電圧Ｖｓｄ、ｑ軸系統電圧Ｖｓｑを生成する座標変換部５２８を有している。
The
電力制御部５２は、ＰＩ制御部５２３から入力される信号と、電圧降下演算部５２５から入力される信号と、座標変換部５２８から入力される信号とを加減算する加減算部５２６を有している。加減算部５２６は、ＰＩ制御部５２３の第一ＰＩ制御部５２３ａから出力される信号の極性を反転させた反転信号と、電圧降下演算部５２５の第二演算部５２５ｂから入力される信号と、座標変換部５２８から入力されるｄ軸系統電圧Ｖｓｄとを加算する第一加算部５２６ａを有している。第一加算部５２６ａは、第二演算部５２５ｂから入力される信号とｄ軸系統電圧Ｖｓｄとを加算した信号から当該反転信号を減算した演算と等価の演算を実行し、ｄ－ｑ－０座標上のｄ軸電圧指令値Ｖｄ＊を生成する。
The
加減算部５２６は、ＰＩ制御部５２３の第二ＰＩ制御部５２３ｂから出力される信号の極性を反転させた反転信号と、電圧降下演算部５２５の第一演算部５２５ａから出力される信号の極性を反転させた反転信号と、座標変換部５２８から入力されるｑ軸系統電圧Ｖｓｑとを加算する第二加算部５１６ｂを有している。第二加算部５１６ｂは、入力される２つの反転信号を加算した信号をｑ軸系統電圧Ｖｓｑから減算した演算と等価の演算を実行し、ｄ－ｑ－０座標上のｑ軸電圧指令値Ｖｑ＊を生成する。
The addition/
電力制御部５２は、座標変換部５２４から入力される零相電流Ｉｚと、直流電圧相間バランス制御部５１に設けられた座標変換部５１４から入力される零相電流指令値Ｉｚ＊との偏差を演算する減算部５２７ａを有している。減算部５２７ａは、零相電流Ｉｚから零相電流指令値Ｉｚ＊を減算するように構成されている。
The
電力制御部５２は、減算部５２７ａから入力される信号にゲインＫを乗算して零相電圧指令値ｖ０＊を演算するゲイン乗算部５２７ｂを有している。
The
電力制御部５２は、加減算部５２６から入力されるｄ－ｑ－０座標上のｄ軸電圧指令値Ｖｄ＊及びｑ軸電圧指令値Ｖｑ＊と、ゲイン乗算部５２７ｂから入力される零相電圧指令値ｖ０＊とを三相量に変換してＵ相、Ｖ相及びＷ相の出力電圧指令値Ｖｕｖ＊，Ｖｖｗ＊，Ｖｗｕ＊を生成する座標変換部５２９を有している。すなわち、座標変換部５２９は、Ｕ相クラスタ部３１ｕの出力電圧Ｖｕｖを追従させる出力電圧指令値Ｖｕｖ＊と、Ｖ相クラスタ部３１ｖの出力電圧Ｖｖｗを追従させる出力電圧指令値Ｖｖｗ＊と、Ｗ相クラスタ部３１ｗの出力電圧Ｖｗｕを追従させる出力電圧指令値Ｖｗｕ＊とを生成する。
The
図６に示すように、本実施形態による電力変換装置１は、直流電圧相間バランス制御部５１（図５参照）が生成したｄ軸補正電流Ｉｄ＊＊＊及びｑ軸補正電流Ｉｑ＊＊＊を用いてｄ軸電流Ｉｄの偏差及びｑ軸電流Ｉｑの偏差を補正した結果をｄ軸電圧指令値Ｖｄ＊及びｑ軸電圧指令値Ｖｑ＊の演算、ひいては各クラスタの出力電圧指令値Ｖｕｖ＊，Ｖｖｗ＊，Ｖｗｕ＊の演算に用いる。これにより、電力変換装置１は、三相電力系統２のＵ相電圧ｖｓｕ、Ｖ相電圧Ｖｓｖ及びＷ相電圧Ｖｓｗとそれぞれ同相成分の電流ｉｕ，ｉｖ，ｉｗを三相電力系統２に流している。
As shown in FIG. 6, the
すなわち、図５に示す直流電圧相間バランス制御部５１は、Ｕ相クラスタ部３１ｕを構成するコンバータセル３１ｕ－１～３１ｕ－３のそれぞれの直流コンデンサＣの電圧平均値Ｖｃｕａｖｅに対する電圧指令値Ｖｃ＊をフィードバック制御（ＰＩ制御）の指令値として用いている。同様に、直流電圧相間バランス制御部５１は、Ｖ相クラスタ部３１ｖを構成するコンバータセル３１ｖ－１～３１ｖ－３のそれぞれの直流コンデンサＣの電圧平均値Ｖｃｖａｖｅに対する電圧指令値Ｖｃ＊をＰＩ制御の指令値として用いている。同様に、直流電圧相間バランス制御部５１は、Ｗ相クラスタ部３１ｗを構成するコンバータセル３１ｗ－１～３１ｗ－３のそれぞれの直流コンデンサＣの電圧平均値Ｖｃｗａｖｅのそれぞれに対する電圧指令値Ｖｃ＊をＰＩ制御の指令値として用いている。
That is, the DC voltage phase-to-phase balance control unit 51 shown in FIG. It is used as a command value for feedback control (PI control). Similarly, the DC voltage phase-to-phase
これにより、電力変換装置１は、実質的に直流電圧相間バランス制御部５１における制御動作によって直流電圧一括制御を行うことができる。このため、電力変換装置１は、逆相電流補償時に最も重要となる直流電圧相間バランス制御の応答を従来技術（例えば特許文献１に記載された技術）より速めるように制御系を設計可能であるので、電圧フリッカ等の補償性能を向上させることができる。
Thereby, the
（直流電圧段間バランス制御部）
次に、制御装置５に設けられた直流電圧段間バランス制御部５３について図１及び図２を参照しつつ図７及び図８を用いて説明する。図７は、直流電圧段間バランス制御部５３の構成を示すブロック図である。図８は、直流電圧段間バランス制御部５３に設けられてＵ相クラスタ部３１ｕを構成するコンバータセル３１ｕ－１～３１ｕ－３に設けられた直流コンデンサＣの直流電圧Ｖｃｕ１，Ｖｃｕ２，Ｖｃｕ３のバランスを制御する構成要素のブロック図である。
(DC voltage interstage balance control section)
Next, the DC voltage interstage
図７に示すように、直流電圧段間バランス制御部５３は、直流電圧Ｖｃｕｊ，Ｖｃｖｊ，Ｖｃｗｊ（ｊ＝１，２，３）と、電圧平均値Ｖｃｕａｖｅ，Ｖｃｖａｖｅ，Ｖｃｗａｖｅとを用いて、オンディレイ時間Ｔｄｕｊ，Ｔｄｖｊ，Ｔｄｗｊ（ｊ＝１，２，３）を設定するオンディレイ時間設定部５３１を有している。直流電圧Ｖｃｕｊ，Ｖｃｖｊ，Ｖｃｗｊ（ｊ＝１，２，３）は、コンバータ部３に設けられた複数（本実施形態では９個）の電圧検出部３３（図１参照）で検知された電圧である。電圧平均値Ｖｃｕａｖｅ，Ｖｃｖａｖｅ，Ｖｃｗａｖｅは、直流電圧平均値演算部５４（図２参照）で演算された直流電圧Ｖｃｕｊ，Ｖｃｖｊ，Ｖｃｗｊのそれぞれの平均値である。
As shown in FIG. 7, the DC voltage interstage
直流電圧段間バランス制御部５３は、オンディレイ時間設定部５３１で設定されたオンディレイ時間Ｔｄｕｊ，Ｔｄｖｊ，Ｔｄｗｊに基づくコンバータセル３１ｕ－１～３１ｗ－３の出力電圧Ｖｕ１～Ｖｗ３の誤差を補償するための電圧補償量Ｖｔｃｍｐｕｊ，Ｖｔｃｍｐｖｊ，Ｖｔｃｍｐｗｊ（ｊ＝１，２，３）を、複数のコンバータセル３１ｕ－１～３１ｗ－３のそれぞれについて設定する電圧補償量設定部５３２を有している。
The DC voltage interstage
直流電圧段間バランス制御部５３は、電圧補償量設定部５３２で設定された電圧補償量Ｖｔｃｍｐｕｊ，Ｖｔｃｍｐｖｊ，Ｖｔｃｍｐｗｊを用いて算出したオンディレイ補償電圧指令値に基づいて、複数のコンバータセル３１ｕ－１～３１ｗ－３にそれぞれ設けられた半導体スイッチＱ１～Ｑ４を駆動するゲートパルス信号（駆動信号の一例）Ｖｐｕｊｋ，Ｖｐｖｊｋ，Ｖｐｗｊｋ（ｊ＝１，２，３、ｋ＝１，２，３，４）を生成するゲートパルス信号生成部（駆動信号生成部の一例）５３３を有している。
The DC voltage inter-stage
図７に示すように、オンディレイ時間設定部５３１は、互いに同一の構成を有するＵ相用設定部５３１ｕ、Ｖ相用設定部５３１ｖ及びＷ相用設定部５３１ｗを有している。また、電圧補償量設定部５３２は、互いに同一の構成を有するＵ相用設定部５３２ｕ、Ｖ相用設定部５３２ｖ及びＷ相用設定部５３２ｗを有している。さらに、ゲートパルス信号生成部５３３は、互いに同一の構成を有するＵ相用生成部５３３ｕ、Ｖ相用生成部５３３ｖ及びＷ相用生成部５３３ｗを有している。
As shown in FIG. 7, the on-delay
より具体的には、オンディレイ時間設定部５３１は、Ｕ相クラスタ部３１ｕを構成するコンバータセル３１ｕ－１～３１ｕ－３にそれぞれ設けられた半導体スイッチＱ１～Ｑ４のオンディレイ時間Ｔｄｕｊを設定するためのＵ相用設定部５３１ｕを有している。また、オンディレイ時間設定部５３１は、Ｖ相クラスタ部３１ｖを構成するコンバータセル３１ｖ－１～３１ｖ－３にそれぞれ設けられた半導体スイッチＱ１～Ｑ４のオンディレイ時間Ｔｄｖｊを設定するためのＶ相用設定部５３１ｖを有している。さらに、Ｗ相クラスタ部３１ｗを構成するコンバータセル３１ｗ－１～３１ｗ－３にそれぞれ設けられた半導体スイッチＱ１～Ｑ４のオンディレイ時間Ｔｄｗｊを設定するためのＷ相用設定部５３１ｗを有している。
More specifically, the on-delay
また、電圧補償量設定部５３２は、コンバータセル３１ｕ－１の出力電圧Ｖｕ１の誤差を補償する電圧補償量Ｖｔｃｍｐｕ１、コンバータセル３１ｕ－２の出力電圧Ｖｕ２の誤差を補償する電圧補償量Ｖｔｃｍｐｕ２及びコンバータセル３１ｕ－３の出力電圧Ｖｕ３の誤差を補償する電圧補償量Ｖｔｃｍｐｕ３を設定するためのＵ相用設定部５３２ｕを有している。また、電圧補償量設定部５３２は、コンバータセル３１ｖ－１の出力電圧Ｖｖ１の誤差を補償する電圧補償量Ｖｔｃｍｐｖ１、コンバータセル３１ｖ－２の出力電圧Ｖｖ２の誤差を補償する電圧補償量Ｖｔｃｍｐｖ２及びコンバータセル３１ｖ－３の出力電圧Ｖｖ３の誤差を補償する電圧補償量Ｖｔｃｍｐｖ３を設定するためのＶ相用設定部５３２ｖを有している。さらに、電圧補償量設定部５３２は、コンバータセル３１ｗ－１の出力電圧Ｖｗ１の誤差を補償する電圧補償量Ｖｔｃｍｐｗ１、コンバータセル３１ｗ－２の出力電圧Ｖｗ２の誤差を補償する電圧補償量Ｖｔｃｍｐｗ２及びコンバータセル３１ｗ－３の出力電圧Ｖｗ３の誤差を補償する電圧補償量Ｖｔｃｍｐｗ３を設定するためのＷ相用設定部５３２ｗを有している。
Further, the voltage compensation
また、ゲートパルス信号生成部５３３は、Ｕ相クラスタ部３１ｕの出力電圧Ｖｕｖを追従させる出力電圧指令値Ｖｕｖ＊、オンディレイ時間設定部５３１のＵ相用設定部５３１ｕで設定されたオンディレイ時間Ｔｄｕｊ、電圧補償量設定部５３２のＵ相用設定部５３２ｕで設定された電圧補償量Ｖｔｃｍｐｕｊ及びクラスタ電流Ｉｕｖに基づいて、ゲートパルス信号Ｖｐｕｊｋを生成するＵ相用生成部５３３ｕを有している。また、ゲートパルス信号生成部５３３は、Ｖ相クラスタ部３１ｖの出力電圧Ｖｖｗの出力電圧指令値Ｖｕｗ＊、オンディレイ時間設定部５３１のＶ相用設定部５３１ｖで設定されたオンディレイ時間Ｔｄｖｊ、電圧補償量設定部５３２のＶ相用設定部５３２ｖで設定された電圧補償量Ｖｔｃｍｐｖｊ及びクラスタ電流Ｉｖｗに基づいて、ゲートパルス信号Ｖｐｖｊｋを生成するＶ相用生成部５３３ｖを有している。さらに、ゲートパルス信号生成部５３３は、Ｗ相クラスタ部３１ｗの出力電圧Ｖｗｕの出力電圧指令値Ｖｗｕ＊、オンディレイ時間設定部５３１のＷ相用設定部５３１ｗで設定されたオンディレイ時間Ｔｄｗｊ、電圧補償量設定部５３２のＷ相用設定部５３２ｗで設定された電圧補償量Ｖｔｃｍｐｗｊ及びクラスタ電流Ｉｗｕに基づいて、ゲートパルス信号Ｖｐｗｊｋを生成するＷ相用生成部５３３ｗを有している。
Further, the gate pulse
ここで、オンディレイ時間設定部５３１、電圧補償量設定部５３２及びゲートパルス信号生成部５３３の具体的な構成について、Ｕ相用設定部５３１ｕ、Ｕ相用設定部５３２ｕ及びＵ相用生成部５３３ｕを例にとって図８を用いて説明する。
Here, regarding the specific configurations of the on-delay
Ｕ相用設定部５３１ｕは、コンバータ部３に設けられた電圧検出部３３で検出された直流コンデンサＣの直流電圧Ｖｃｕ１～Ｖｃｕ３が大きい直流コンデンサＣを有するコンバータセル３１ｕ－１～３１ｕ－３よりも電圧検出部３３で検出された直流電圧Ｖｃｕ１～Ｖｃｕ３が小さい直流コンデンサＣを有するコンバータセル３１ｕ－１～３１ｕ－３に設けられた半導体スイッチＱ１～Ｑ４のオンディレイ時間Ｔｄｕｊが長くなるように設定するように構成されている。
The
より具体的には、図８に示すように、Ｕ相用設定部５３１ｕは、直流電圧平均値演算部５４のＵ相用平均値演算部５４１（図３参照）から入力される電圧平均値Ｖｃｕａｖｅとコンバータセル３１ｕ－１の直流コンデンサＣの直流電圧Ｖｃｕ１との偏差を演算する減算部５３１ｕａ１を有している。また、Ｕ相用設定部５３１ｕは、減算部５３１ｕａ１での演算結果に比例積分演算を施すＰＩ制御部５３１ｕｂ１を有している。ＰＩ制御部５３１ｕｂ１において施される比例演算には、減算部５３１ｕａ１での演算結果の単位を電圧から時間に変換するパラメータが含まれている。このため、ＰＩ制御部５３１ｕｂ１から出力される信号は、時間を単位とする信号との演算が可能になる。
More specifically, as shown in FIG. 8, the
また、Ｕ相用設定部５３１ｕは、ＰＩ制御部５３１ｕｂ１で比例積分制御が施された信号の値が負にならないように下限値（本実施形態では０）を制限する下限リミッタ部５３１ｕｃ１を有している。また、Ｕ相用設定部５３１ｕは、必要に応じて下限リミッタ部５３１ｕｃ１で下限値が制限された信号と、定常時のオンディレイ時間（すなわち初期設定値のオンディレイ時間）Ｔとを加算してコンバータセル３１ｕ－１のオンディレイ時間を演算する加算部５３１ｕｄ１を有している。オンディレイ時間Ｔは例えば、制御装置５に設けられた記憶部（不図示）に予め記憶されている。ＰＩ制御部５３１ｕｂ１で比例積分制御が施された信号の値が正の場合、当該信号は、下限リミッタ部５３１ｕｃ１において下限値が制限されずに加算部５３１ｕｄ１に入力される。これにより、加算部５３１ｕｄ１は、電圧平均値Ｖｃｕａｖｅとコンバータセル３１ｕ－１の直流コンデンサＣの直流電圧Ｖｃｕ１との偏差に対応する時間ΔＴ１を定常時のオンディレイ時間Ｔに加算する。ここで、定常時のオンディレイ時間Ｔ及び電圧平均値Ｖｃｕａｖｅと直流電圧Ｖｃｕ１との偏差に対応する時間ΔＴ１の参照符号「Ｔ」及び「ΔＴ１」を各時間の値としても用いる（以下、同様）と、Ｕ相用設定部５３１ｕから出力されるオンディレイ時間Ｔｄｕ１は、「Ｔ＋ΔＴ１」となる。
Further, the
一方、ＰＩ制御部５３１ｕｂ１で比例積分制御が施された信号の値が負の場合、当該信号は、下限リミッタ部５３１ｕｃ１において下限値が制限されてゼロとなって加算部５３１ｕｄ１に入力される。これにより、加算部５３１ｕｄ１は、電圧平均値Ｖｃｕａｖｅと直流電圧Ｖｃｕ１との偏差に対応する時間ΔＴ１としてゼロ（ΔＴ１＝０）を定常時のオンディレイ時間Ｔに加算する。その結果、Ｕ相用設定部５３１ｕから出力されるオンディレイ時間Ｔｄｕ１は「Ｔ」となる。
On the other hand, when the value of the signal subjected to the proportional-integral control by the PI control unit 531ub1 is negative, the lower limit value of the signal is limited to zero by the lower limit limiter unit 531uc1, and the signal is input to the addition unit 531ud1. As a result, the adding unit 531ud1 adds zero (ΔT1=0) to the steady state on-delay time T as the time ΔT1 corresponding to the deviation between the voltage average value Vcuave and the DC voltage Vcu1. As a result, the on-delay time Tdu1 output from the
図８に示すように、Ｕ相用設定部５３１ｕは、直流電圧平均値演算部５４のＵ相用平均値演算部５４１から入力される電圧平均値Ｖｃｕａｖｅとコンバータセル３１ｕ－２の直流コンデンサＣの直流電圧Ｖｃｕ２との偏差を演算する減算部５３１ｕａ２を有している。また、Ｕ相用設定部５３１ｕは、減算部５３１ｕａ２での演算結果に比例積分演算を施すＰＩ制御部５３１ｕｂ２を有している。ＰＩ制御部５３１ｕｂ２において施される比例演算には、減算部５３１ｕａ２での演算結果の単位を電圧から時間に変換するパラメータが含まれている。このため、ＰＩ制御部５３１ｕｂ２から出力される信号は、時間を単位とする信号との演算が可能になる。
As shown in FIG. 8, the
また、Ｕ相用設定部５３１ｕは、ＰＩ制御部５３１ｕｂ２で比例積分制御が施された信号の値が負にならないように下限値（本実施形態では０）を制限する下限リミッタ部５３１ｕｃ２を有している。また、Ｕ相用設定部５３１ｕは、必要に応じて下限リミッタ部５３１ｕｃ２において下限値が制限された信号と、定常時のオンディレイ時間Ｔとを加算してコンバータセル３１ｕ－２のオンディレイ時間を演算する加算部５３１ｕｄ２を有している。加算部５３１ｕｄ２に入力されるオンディレイ時間Ｔは、加算部５３１ｕｄ１に入力されるオンディレイ時間Ｔと同じ値である。ＰＩ制御部５３１ｕｂ２で比例積分制御が施された信号の値が正の場合、当該信号は、下限リミッタ部５３１ｕｃ２において下限値が制限されずに加算部５３１ｕｄ２に入力される。これにより、加算部５３１ｕｄ２は、電圧平均値Ｖｃｕａｖｅとコンバータセル３１ｕ－２の直流コンデンサＣの直流電圧Ｖｃｕ２との偏差に対応する時間ΔＴ２を定常時のオンディレイ時間Ｔに加算する。ここで、電圧平均値Ｖｃｕａｖｅと直流電圧Ｖｃｕ２との偏差に対応する時間ΔＴ２の参照符号「ΔＴ２」を当該時間の値としても用いる（以下、同様）と、Ｕ相用設定部５３１ｕから出力されるオンディレイ時間Ｔｄｕ２は、「Ｔ＋ΔＴ２」となる。
Further, the
一方、ＰＩ制御部５３１ｕｂ２で比例積分制御が施された信号の値が負の場合、当該信号は、下限リミッタ部５３１ｕｃ２において下限値が制限されてゼロとなって加算部５３１ｕｄ２に入力される。これにより、加算部５３１ｕｄ２は、電圧平均値Ｖｃｕａｖｅと直流電圧Ｖｃｕ２との偏差に対応する時間ΔＴ２としてゼロ（ΔＴ２＝０）を定常時のオンディレイ時間Ｔに加算する。その結果、Ｕ相用設定部５３１ｕから出力されるオンディレイ時間Ｔｄｕ２は「Ｔ」となる。
On the other hand, when the value of the signal subjected to the proportional-integral control by the PI control unit 531ub2 is negative, the lower limit value of the signal is limited to zero by the lower limiter unit 531uc2, and the signal is input to the addition unit 531ud2. As a result, the adding unit 531ud2 adds zero (ΔT2=0) to the steady state on-delay time T as the time ΔT2 corresponding to the deviation between the voltage average value Vcuave and the DC voltage Vcu2. As a result, the on-delay time Tdu2 output from the
図８に示すように、Ｕ相用設定部５３１ｕは、直流電圧平均値演算部５４のＵ相用平均値演算部５４１から入力される電圧平均値Ｖｃｕａｖｅとコンバータセル３１ｕ－３の直流コンデンサＣの直流電圧Ｖｃｕ３との偏差を演算する減算部５３１ｕａ３を有している。また、Ｕ相用設定部５３１ｕは、減算部５３１ｕａ３での演算結果に比例積分演算を施すＰＩ制御部５３１ｕｂ３を有している。ＰＩ制御部５３１ｕｂ３において施される比例演算には、減算部５３１ｕａ３での演算結果の単位を電圧から時間に変換するパラメータが含まれている。このため、ＰＩ制御部５３１ｕｂ３から出力される信号は、時間を単位とする信号との演算が可能になる。
As shown in FIG. 8, the
また、Ｕ相用設定部５３１ｕは、ＰＩ制御部５３１ｕｂ３で比例積分制御が施された信号の値が負にならないように下限値（本実施形態では０）を制限する下限リミッタ部５３１ｕｃ３を有している。また、Ｕ相用設定部５３１ｕは、必要に応じて下限リミッタ部５３１ｕｃ３において下限値が制限された信号と、定常時のオンディレイ時間Ｔとを加算してコンバータセル３１ｕ－３のオンディレイ時間を演算する加算部５３１ｕｄ３を有している。加算部５３１ｕｄ３に入力されるオンディレイ時間Ｔは、加算部５３１ｕｄ１及び加算部５３１ｕｄ２にそれぞれ入力されるオンディレイ時間Ｔと同じ値である。ＰＩ制御部５３１ｕｂ３で比例積分制御が施された信号の値が正の場合、当該信号は、下限リミッタ部５３１ｕｃ３において下限値が制限されずに加算部５３１ｕｄ３に入力される。これにより、加算部５３１ｕｄ３は、電圧平均値Ｖｃｕａｖｅとコンバータセル３１ｕ－２の直流コンデンサＣの直流電圧Ｖｃｕ３との偏差に対応する時間ΔＴ３を定常時のオンディレイ時間Ｔに加算する。ここで、電圧平均値Ｖｃｕａｖｅと直流電圧Ｖｃｕ３との偏差に対応する時間ΔＴ３の参照符号「ΔＴ３」を当該時間の値としても用いる（以下、同様）と、Ｕ相用設定部５３１ｕから出力されるオンディレイ時間Ｔｄｕ３は、「Ｔ＋ΔＴ３」となる。
Further, the
一方、ＰＩ制御部５３１ｕｂ３で比例積分制御が施された信号の値が負の場合、当該信号は、下限リミッタ部５３１ｕｃ３において下限値が制限されてゼロとなって加算部５３１ｕｄ３に入力される。これにより、加算部５３１ｕｄ３は、電圧平均値Ｖｃｕａｖｅと直流電圧Ｖｃｕ３との偏差に対応する時間ΔＴ３としてゼロ（ΔＴ３＝０）を定常時のオンディレイ時間Ｔに加算する。その結果、Ｕ相用設定部５３１ｕから出力されるオンディレイ時間Ｔｄｕ３は「Ｔ」となる。
On the other hand, when the value of the signal subjected to proportional-integral control by the PI control unit 531ub3 is negative, the lower limit value of the signal is limited to zero by the lower limiter unit 531uc3, and the signal is input to the addition unit 531ud3. As a result, the adding unit 531ud3 adds zero (ΔT3=0) to the steady state on-delay time T as the time ΔT3 corresponding to the deviation between the voltage average value Vcuave and the DC voltage Vcu3. As a result, the on-delay time Tdu3 output from the
このように、電力変換装置１は、コンバータセル３１ｕ－１～３１ｕ－３にそれぞれ設けられた直流コンデンサＣの直流電圧Ｖｃｕ１～Ｖｃｕ３が、直流電圧Ｖｃｕ１～Ｖｃｕ３の電圧平均値Ｖｃｕａｖｅよりも低くなった場合に、オンディレイ時間を延長するように構成されている。
In this way, in the
Ｖ相用設定部５３１ｖは、電圧平均値Ｖｃｕａｖｅを電圧平均値Ｖｃｖａｖｅと、直流電圧Ｖｃｕ１を直流電圧Ｖｃｖ１と、直流電圧Ｖｃｕ２を直流電圧Ｖｃｖ２と、直流電圧Ｖｃｕ３を直流電圧Ｖｃｖ３と、オンディレイ時間Ｔｄｕ１をオンディレイ時間Ｔｄｖ１と、オンディレイ時間Ｔｄｕ２をオンディレイ時間Ｔｄｖ２と、オンディレイ時間Ｔｄｕ３をオンディレイ時間Ｔｄｖ３とそれぞれ読み替えたのと同様の構成を有しているため、図示及び説明は省略する。また、Ｗ相用設定部５３１ｗは、電圧平均値Ｖｃｕａｖｅを電圧平均値Ｖｃｗａｖｅと、直流電圧Ｖｃｕ１を直流電圧Ｖｃｗ１と、直流電圧Ｖｃｕ２を直流電圧Ｖｃｗ２と、直流電圧Ｖｃｕ３を直流電圧Ｖｃｗ３と、オンディレイ時間Ｔｄｕ１をオンディレイ時間Ｔｄｗ１と、オンディレイ時間Ｔｄｕ２をオンディレイ時間Ｔｄｗ２と、オンディレイ時間Ｔｄｕ３をオンディレイ時間Ｔｄｗ３とそれぞれ読み替えたのと同様の構成を有しているため、図示及び説明は省略する。
The V-
オンディレイ時間設定部５３１は、電圧平均値Ｖｃｕａｖｅ，Ｖｃｖａｖｅ，Ｖｃｗａｖｅと直流電圧Ｖｃｕｊ，Ｖｃｖｊ，Ｖｃｗｊとの偏差に比例積分制御を施して、電圧偏差に対応する時間ΔＴを算出する。当該偏差は、直流電圧Ｖｃｕｊ，Ｖｃｖｊ，Ｖｃｗｊが小さいほど大きくなる。このため、偏差に対応する時間ΔＴは、直流電圧Ｖｃｕｊ，Ｖｃｖｊ，Ｖｃｗｊが小さいほど長くなる。つまり、オンディレイ時間設定部５３１は、電圧検出部３３で検出された直流電圧Ｖｃｕｊ，Ｖｃｖｊ，Ｖｃｗｊが大きい直流コンデンサＣを有するコンバータセル３１ｕ－１～３１ｗ－３よりも電圧検出部３３で検出された直流電圧Ｖｃｕｊ，Ｖｃｖｊ，Ｖｃｗｊが小さい直流コンデンサＣを有するコンバータセル３１ｕ－１～３１ｗ－３に設けられた半導体スイッチＱ１～Ｑ４のオンディレイ時間が長くなるように設定するように構成されている。さらに、オンディレイ時間設定部５３１は、Ｕ相クラスタ部３１ｕ、Ｖ相クラスタ部３１ｖ及びＷ相クラスタ部３１ｗごとに、直流コンデンサＣの直流電圧の大きさの相対関係に応じた偏差に対応する時間ΔＴを設定するように構成されている。
The on-delay
例えば、コンバータセル３１ｕ－１に設けられた直流コンデンサＣの直流電圧Ｖｃｕ１、コンバータセル３１ｕ－２に設けられた直流コンデンサＣの直流電圧Ｖｃｕ２及びコンバータセル３１ｕ－３に設けられた直流コンデンサＣの直流電圧Ｖｃｕ３が、この順に大きいとする。この場合、オンディレイ時間設定部５３１のＵ相用設定部５３１ｕは、コンバータセル３１ｕ－２における電圧偏差に対応する時間ΔＴ２を、コンバータセル３１ｕ－１における電圧偏差に対応する時間ΔＴ１よりも長くなるように設定する。これにより、コンバータセル３１ｕ－２のオンディレイ時間Ｔ＋ΔＴ２は、コンバータセル３１ｕ－１のオンディレイ時間Ｔ＋ΔＴ１よりも「ΔＴ２－ΔＴ１」の差分だけ長くなる。
For example, DC voltage Vcu1 of DC capacitor C provided in
また、Ｕ相用設定部５３１ｕは、コンバータセル３１ｕ－３における電圧偏差に対応する時間ΔＴ３を、コンバータセル３１ｕ－２における電圧偏差に対応する時間ΔＴ２よりも長くなるように設定する。これにより、コンバータセル３１ｕ－３におけるオンディレイ時間Ｔ＋ΔＴ３は、コンバータセル３１ｕ－２におけるオンディレイ時間Ｔ＋ΔＴ２よりも「ΔＴ３－ΔＴ２」の差分だけ長くなる。また、コンバータセル３１ｕ－３におけるオンディレイ時間Ｔ＋ΔＴ３は、コンバータセル３１ｕ－１におけるオンディレイ時間Ｔ＋ΔＴ１よりも「ΔＴ３－ΔＴ１」の差分だけ長くなる。
Further,
上述のとおり、半導体スイッチＱ１～Ｑ４のオンディレイ時間が長くなって半導体スイッチＱ１～Ｑ４のオン状態の時間が短くなると、直流コンデンサＣの放電時間が短くなる。また、半導体スイッチＱ１～Ｑ４のオンディレイ時間が長くなると、直流コンデンサＣの充電時間が長くなる。このため、半導体スイッチＱ１～Ｑ４のオンディレイ時間が長くなるほど、直流コンデンサＣの直流電圧は上昇する。したがって、上述の例では、コンバータセル３１ｕ－３における直流電圧Ｖｃｕ３、コンバータセル３１ｕ－２における直流電圧Ｖｃｕ２及びコンバータセル３１ｕ－１における直流電圧Ｖｃｕ１は、この順に電圧値の上昇量が大きくなる。これにより、電力変換装置１は、Ｕ相クラスタ部３１ｕにおけるコンバータセル３１ｕ－１、コンバータセル３１ｕ－２及びコンバータセル３１ｕ－３の段間の直流電圧の不平衡を解消することができる。
As described above, when the on-delay time of the semiconductor switches Q1 to Q4 becomes longer and the time during which the semiconductor switches Q1 to Q4 are in the on state becomes shorter, the discharge time of the DC capacitor C becomes shorter. Furthermore, as the on-delay time of the semiconductor switches Q1 to Q4 becomes longer, the charging time of the DC capacitor C becomes longer. Therefore, as the on-delay time of the semiconductor switches Q1 to Q4 becomes longer, the DC voltage of the DC capacitor C increases. Therefore, in the above example, the amount of increase in voltage value of DC voltage Vcu3 in
電圧補償量設定部５３２（図７参照）に設けられたＵ相用設定部５３２ｕは、コンバータセル３１ｕ－１～３１ｕ－３のうちの一のコンバータセルに設けられた直流コンデンサＣの直流電圧並びに当該一のコンバータセルに設けられた半導体スイッチＱ１～Ｑ４のオンディレイ時間及びスイッチング周波数に基づいて、電圧補償量を設定するように構成されている。
A
より具体的には、図８に示すように、Ｕ相用設定部５３２ｕは、Ｕ相用設定部５３１ｕから出力されたオンディレイ時間Ｔｄｕ１が入力される第一演算部５３２ｕ１を有している。ここで、Ｕ相クラスタ部３１ｕにおける電圧補償量を「Ｖｔｃｍｐｕｊ」、オンディレイ時間を「Ｔｄｕｊ」、キャリア周波数を「ｆｃ」、及び直流電圧を「Ｖｃｕｊ」とすると、Ｕ相クラスタ部３１ｕにおける電圧補償量は、以下の式（８）で表すことができる。
Ｖｔｃｍｐｕｊ＝２×Ｔｄｕｊ×ｆｃ×Ｖｃｕｊ ・・・（８）
More specifically, as shown in FIG. 8, the
Vtcmpuj=2×Tduj×fc×Vcuj...(8)
式（８）において、「ｊ」は１，２，３であり、第一演算部５３２ｕ１の場合はｊ＝１である。また、式（８）において、キャリア周波数は、半導体スイッチのスイッチング周波数の一例に相当する。第一演算部５３２ｕ１は、式（８）を用いて電圧補償量Ｖｔｃｍｐｕ１を設定するように構成されている。 In equation (8), "j" is 1, 2, or 3, and in the case of the first calculation unit 532u1, j=1. Furthermore, in equation (8), the carrier frequency corresponds to an example of the switching frequency of a semiconductor switch. The first calculation unit 532u1 is configured to set the voltage compensation amount Vtcmpu1 using equation (8).
つまり、第一演算部５３２ｕ１は、コンバータセル３１ｕ－１～３１ｕ－３のうちのコンバータセル３１ｕ－１（一のコンバータセルの一例）に設けられた直流コンデンサＣの直流電圧Ｖｃｕ１並びにコンバータセル３１ｕ－１に設けられた半導体スイッチＱ１～Ｑ４のオンディレイ時間Ｔｄｕ１及びスイッチング周波数に基づいて、電圧補償量Ｖｔｃｍｐｕ１を設定するように構成されている。
That is, the first calculation unit 532u1 calculates the DC voltage Vcu1 of the DC capacitor C provided in the
図８に示すように、Ｕ相用設定部５３２ｕは、Ｕ相用設定部５３１ｕから出力されたオンディレイ時間Ｔｄｕ２が入力される第二演算部５３２ｕ２を有している。第二演算部５３２ｕ２は、上述の式（８）を用いて電圧補償量Ｖｔｃｍｐｕ２を設定するように構成されている。
As shown in FIG. 8, the
第二演算部５３２ｕ２の場合、式（８）におけるｊは「２」である。つまり、第二演算部５３２ｕ２は、コンバータセル３１ｕ－１～３１ｕ－３のうちのコンバータセル３１ｕ－２（一のコンバータセルの一例）に設けられた直流コンデンサＣの直流電圧Ｖｃｕ２並びにコンバータセル３１ｕ－２に設けられた半導体スイッチＱ１～Ｑ４のオンディレイ時間Ｔｄｕ２及びスイッチング周波数に基づいて、電圧補償量Ｖｔｃｍｐｕ２を設定するように構成されている。
In the case of the second calculation unit 532u2, j in equation (8) is "2". In other words, the second calculation unit 532u2 calculates the DC voltage Vcu2 of the DC capacitor C provided in the
図８に示すように、Ｕ相用設定部５３２ｕは、Ｕ相用設定部５３１ｕから出力されたオンディレイ時間Ｔｄｕ３が入力される第三演算部５３２ｕ３を有している。第三演算部５３２ｕ３は、上述の式（８）を用いて電圧補償量Ｖｔｃｍｐｕ３を設定するように構成されている。
As shown in FIG. 8, the
第三演算部５３２ｕ３の場合、式（８）におけるｊは「３」である。つまり、第二演算部５３２ｕ２は、コンバータセル３１ｕ－１～３１ｕ－３のうちのコンバータセル３１ｕ－３（一のコンバータセルの一例）に設けられた直流コンデンサＣの直流電圧Ｖｃｕ３並びにコンバータセル３１ｕ－３に設けられた全ての半導体スイッチＱ１～Ｑ４のオンディレイ時間Ｔｄｕ３及びスイッチング周波数に基づいて、電圧補償量Ｖｔｃｍｐｕ３を設定するように構成されている。
In the case of the third calculation unit 532u3, j in equation (8) is "3". In other words, the second calculation unit 532u2 calculates the DC voltage Vcu3 of the DC capacitor C provided in the
Ｖ相用設定部５３２ｖは、オンディレイ時間Ｔｄｕ１をオンディレイ時間Ｔｄｖ１と、オンディレイ時間Ｔｄｕ２をオンディレイ時間Ｔｄｖ２と、オンディレイ時間Ｔｄｕ３をオンディレイ時間Ｔｄｖ３と、電圧補償量Ｖｔｃｍｐｕ１を電圧補償量Ｖｔｃｍｐｖ１と、電圧補償量Ｖｔｃｍｐｕ２を電圧補償量Ｖｔｃｍｐｖ２と、電圧補償量Ｖｔｃｍｐｕ３を電圧補償量Ｖｔｃｍｐｖ３とそれぞれ読み替えたのと同様の構成を有しているため、図示及び説明は省略する。
The V-
Ｗ相用設定部５３２ｗは、オンディレイ時間Ｔｄｕ１をオンディレイ時間Ｔｄｗ１と、オンディレイ時間Ｔｄｕ２をオンディレイ時間Ｔｄｗ２と、オンディレイ時間Ｔｄｕ３をオンディレイ時間Ｔｄｗ３と、電圧補償量Ｖｔｃｍｐｕ１を電圧補償量Ｖｔｃｍｐｗ１と、電圧補償量Ｖｔｃｍｐｕ２を電圧補償量Ｖｔｃｍｐｗ２と、電圧補償量Ｖｔｃｍｐｕ３を電圧補償量Ｖｔｃｍｐｗ３とそれぞれ読み替えたのと同様の構成を有しているため、図示及び説明は省略する。
The W-
ゲートパルス信号生成部５３３（図７参照）に設けられたＵ相用生成部５３３ｕは、電圧補償量設定部５３２で設定された電圧補償量Ｖｔｃｍｐｕｊ，Ｖｔｃｍｐｖｊ，Ｖｔｃｍｐｗｊを用いて算出したオンディレイ補償電圧指令値Ｖｕ１ｂ＊，Ｖｕ２ｂ＊，Ｖｕ３ｂ＊に基づいて、複数のコンバータセル３１ｕ－１～３１ｕ－３にそれぞれ設けられた半導体スイッチＱ１～Ｑ４を駆動するゲートパルス信号（駆動信号の一例）Ｖｐｕ１ｋ，Ｖｐｖ２ｋ，Ｖｐｗ３ｋ（ｋ＝１，２，３，４）を生成するように構成されている。
The
図８に示すように、ゲートパルス信号生成部５３３に設けられたＵ相用生成部５３３ｕは、コンバータセル３１ｕ－１～３１ｕ－３に流れるクラスタ電流Ｉｕｖ（電流の一例）の向きに基づく電流極性を判別する極性判別部５３３ｕａを有している。電流極性は、コンバータ部３が三相電力系統２に電流を供給するか又は供給されるかを表す。極性判別部５３３ｕａは、コンバータ部３が三相電力系統２から電流を供給されている（クラスタ電流Ｉｕｖの極性が正）と判定した場合、電流極性を表す極性判別値Ｐｏｌｕに「１．０」を設定する。また、極性判別部５３３ｕａは、コンバータ部３が三相電力系統２に電流を供給している（クラスタ電流Ｉｕｖの極性が負）と判定した場合、極性判別値Ｐｏｌｕに「－１．０」を設定する。さらに、極性判別部５３３ｕａは、コンバータ部３が三相電力系統２から電流を供給されておらず、かつ供給してもいない（クラスタ電流Ｉｕｖの値がゼロ）と判定した場合、極性判別値Ｐｏｌｕに「０．０」を設定する。
As shown in FIG. 8, the
Ｕ相用生成部５３３ｕは、極性判別部５３３ｕａで判別された電流極性を電圧補償量設定部５３２で設定された電圧補償量Ｖｔｃｍｐｕ１、Ｖｔｃｍｐｕ２，Ｖｔｃｍｐｕ３に乗算する乗算部５３３ｕｂ１，５３３ｕｂ２，５３３ｕｂ３を有している。乗算部５３３ｕｂ１は、電圧補償量設定部５３２のＵ相用設定部５３２ｕに設けられた第一演算部５３２ｕ１から入力される電圧補償量Ｖｔｃｍｐｕ１に極性判別部５３３ｕａから入力される電流極性を表す極性判別値Ｐｏｌｕを乗算する。乗算部５３３ｕｂ１は、クラスタ電流Ｉｕｖの極性が正である場合は、第一演算部５３２ｕ１から入力される電圧補償量Ｖｔｃｍｐｕ１をそのまま出力する。また、乗算部５３３ｕｂ１は、クラスタ電流Ｉｕｖの極性が負である場合は、第一演算部５３２ｕ１から入力される電圧補償量Ｖｔｃｍｐｕ１の絶対値を変更せずに極性を正から負に反転して出力する。さらに、乗算部５３３ｕｂ１は、クラスタ電流Ｉｕｖの電流値が０．０ある場合は、第一演算部５３２ｕ１から入力される電圧補償量Ｖｔｃｍｐｕ１の値をゼロに変更して出力する。このように、乗算部５３３ｕｂ１は、クラスタ電流Ｉｕｖの電流極性の情報が付与された電圧補償量Ｖｔｃｍｐｕ１を出力するように構成されている。
The
同様に、乗算部５３３ｕｂ２は、電圧補償量設定部５３２のＵ相用設定部５３２ｕに設けられた第二演算部５３２ｕ２から入力される電圧補償量Ｖｔｃｍｐｕ２に極性判別部５３３ｕａから入力される電流極性を表す極性判別値Ｐｏｌｕを乗算する。乗算部５３３ｕｂ２は、クラスタ電流Ｉｕｖの極性が正である場合は、第二演算部５３２ｕ２から入力される電圧補償量Ｖｔｃｍｐｕ２をそのまま出力する。また、乗算部５３３ｕｂ２は、クラスタ電流Ｉｕｖの極性が負である場合は、第二演算部５３２ｕ２から入力される電圧補償量Ｖｔｃｍｐｕ２の絶対値を変更せずに極性を正から負に反転して出力する。さらに、乗算部５３３ｕｂ２は、クラスタ電流Ｉｕｖの電流値が０．０ある場合は、第二演算部５３２ｕ２から入力される電圧補償量Ｖｔｃｍｐｕ２の値をゼロに変更して出力する。このように、乗算部５３３ｕｂ２は、クラスタ電流Ｉｕｖの電流極性の情報が付与された電圧補償量Ｖｔｃｍｐｕ２を出力するように構成されている。
Similarly, the multiplier 533ub2 applies the current polarity input from the polarity determining unit 533ua to the voltage compensation amount Vtcmpu2 input from the second calculation unit 532u2 provided in the
同様に、乗算部５３３ｕｂ３は、電圧補償量設定部５３２のＵ相用設定部５３２ｕに設けられた第三演算部５３２ｕ３から入力される電圧補償量Ｖｔｃｍｐｕ３に極性判別部５３３ｕａから入力される電流極性を表す極性判別値Ｐｏｌｕを乗算する。乗算部５３３ｕｂ３は、クラスタ電流Ｉｕｖの極性が正である場合は、第三演算部５３２ｕ３から入力される電圧補償量Ｖｔｃｍｐｕ３をそのまま出力する。また、乗算部５３３ｕｂ３は、クラスタ電流Ｉｕｖの極性が負である場合は、第三演算部５３２ｕ３から入力される電圧補償量Ｖｔｃｍｐｕ３の絶対値を変更せずに極性を正から負に反転して出力する。さらに、乗算部５３３ｕｂ３は、クラスタ電流Ｉｕｖの電流値が０．０ある場合は、第三演算部５３２ｕ３から入力される電圧補償量Ｖｔｃｍｐｕ３の値をゼロに変更して出力する。このように、乗算部５３３ｕｂ３は、クラスタ電流Ｉｕｖの電流極性の情報が付与された電圧補償量Ｖｔｃｍｐｕ３を出力するように構成されている。
Similarly, the multiplier 533ub3 applies the current polarity input from the polarity determining unit 533ua to the voltage compensation amount Vtcmpu3 input from the third calculation unit 532u3 provided in the
Ｕ相用生成部５３３ｕは、電力制御部５２（図６参照）で生成された出力電圧指令値Ｖｕｖ＊をコンバータセル３１ｕ－１～３１ｕ－３の直列数（本実施形態では「３」）で除算する除算部５３３ｕｅを有している。
The
Ｕ相用生成部５３３ｕは、除算部５３３ｕｅの除算結果を、コンバータセル３１ｕ－１に設けられた直流コンデンサＣの直流電圧Ｖｃｕ１で除算する除算部５３３ｕｆ１を有している。除算部５３３ｕｆ１の除算結果は、コンバータセル３１ｕ－１の出力電圧Ｖｕ１を追従させる出力電圧指令値Ｖｕ１ａ＊となる。また、Ｕ相用生成部５３３ｕは、除算部５３３ｕｅの除算結果を、コンバータセル３１ｕ－２に設けられた直流コンデンサＣの直流電圧Ｖｃｕ２で除算する除算部５３３ｕｆ２を有している。除算部５３３ｕｆ２の除算結果は、コンバータセル３１ｕ－２の出力電圧Ｖｕ２を追従させる出力電圧指令値Ｖｕ２ａ＊となる。さらに、Ｕ相用生成部５３３ｕは、除算部５３３ｕｅの除算結果を、コンバータセル３１ｕ－３に設けられた直流コンデンサＣの直流電圧Ｖｃｕ３で除算する除算部５３３ｕｆ３を有している。除算部５３３ｕｆ３の除算結果は、コンバータセル３１ｕ－３の出力電圧Ｖｕ３を追従させる出力電圧指令値Ｖｕ３ａ＊となる。
The
Ｕ相用生成部５３３ｕは、乗算部５３３ｕｂ１においてクラスタ電流Ｉｕｖの電流極性の情報が付与された電圧補償量Ｖｔｃｍｐｕ１に出力電圧指令値Ｖｕ１ａ＊を加算してオンディレイ補償電圧指令値Ｖｕ１ｂ＊を算出する算出部５３３ｕｃ１を有している。また、Ｕ相用生成部５３３ｕは、乗算部５３３ｕｂ２においてクラスタ電流Ｉｕｖの電流極性の情報が付与された電圧補償量Ｖｔｃｍｐｕ２に出力電圧指令値Ｖｕ２ａ＊を加算してオンディレイ補償電圧指令値Ｖｕ２ｂ＊を算出する算出部５３３ｕｃ２を有している。さらに、Ｕ相用生成部５３３ｕは、乗算部５３３ｕｂ３の乗算結果であってクラスタ電流Ｉｕｖの電流極性の情報が付与された電圧補償量Ｖｔｃｍｐｕ３に出力電圧指令値Ｖｕ３ａ＊を加算してオンディレイ補償電圧指令値Ｖｕ３ｂ＊を算出する算出部５３３ｕｃ３を有している。
The
Ｕ相用生成部５３３ｕは、算出部５３３ｕｃ１，５３３ｕｃ２，５３３ｕｃ３で算出されたオンディレイ補償電圧指令値Ｖｕ１ｂ＊，Ｖｕ２ｂ＊，Ｖｕ３ｂ＊、及びオンディレイ時間設定部５３１で設定されたオンディレイ時間Ｔｄｕ１，Ｔｄｕ２，Ｔｄｕ３を用いたパルス幅変調によってゲートパルス信号（駆動信号の一例）Ｖｐｕ１ｋ，Ｖｐｕ２ｋ，Ｖｐｕ３ｋ（ｋ＝１，２，３，４）を生成するパルス幅変調部５３３ｕｄを有している。
The
より具体的には、パルス幅変調部５３３ｕｄは例えば、算出部５３３ｕｃ１から入力されるオンディレイ補償電圧指令値Ｖｕ１ｂ＊及び所定のキャリア波を比較する三角波比較法によって、ゲートパルス信号Ｖｐｕ１ｋの基となる一対のパルス信号を２つ生成する。パルス幅変調部５３３ｕｄは、加算部５３１ｕｄ１から入力されるオンディレイ時間Ｔｄｕ１によって当該一対のパルス信号のオンディレイ時間を調整してゲートパルス信号Ｖｐｕ１１，Ｖｐｕ１２を生成する。さらに、パルス幅変調部５３３ｕｄは、加算部５３１ｕｄ１から入力されるオンディレイ時間Ｔｄｕ１によって当該一対のパルス信号のオンディレイ時間を調整してゲートパルス信号Ｖｐｕ１３，Ｖｐｕ１４を生成する。ゲートパルス信号Ｖｐｕ１１は、コンバータセル３１ｕ－１に設けられた半導体スイッチＱ１のゲート端子に入力される信号である。ゲートパルス信号Ｖｐｕ１２は、コンバータセル３１ｕ－１に設けられた半導体スイッチＱ２のゲート端子に入力される信号である。ゲートパルス信号Ｖｐｕ１３は、コンバータセル３１ｕ－１に設けられた半導体スイッチＱ３のゲート端子に入力される信号である。ゲートパルス信号Ｖｐｕ１４は、コンバータセル３１ｕ－１に設けられた半導体スイッチＱ４のゲート端子に入力される信号である。このように、パルス幅変調部５３３ｕｄは、オンディレイ補償電圧指令値Ｖｕ１ｂ＊及びオンディレイ時間Ｔｄｕ１を用いてパルス幅変調によってゲートパルス信号Ｖｐｕ１ｋを生成する。
More specifically, the pulse width modulation unit 533ud uses, for example, a triangular wave comparison method that compares the on-delay compensation voltage command value Vu1b * input from the calculation unit 533uc1 and a predetermined carrier wave to become the basis of the gate pulse signal Vpu1k. Generate two pairs of pulse signals. The pulse width modulator 533ud adjusts the on-delay time of the pair of pulse signals using the on-delay time Tdu1 input from the adder 531ud1 to generate gate pulse signals Vpu11 and Vpu12. Further, the pulse width modulation section 533ud adjusts the on-delay time of the pair of pulse signals using the on-delay time Tdu1 input from the addition section 531ud1 to generate gate pulse signals Vpu13 and Vpu14. Gate pulse signal Vpu11 is a signal input to the gate terminal of semiconductor switch Q1 provided in
また、パルス幅変調部５３３ｕｄは例えば、算出部５３３ｕｃ２から入力されるオンディレイ補償電圧指令値Ｖｕ２ｂ＊及び所定のキャリア波を比較する三角波比較法によって、ゲートパルス信号Ｖｐｕ２ｋの基となる一対のパルス信号を２つ生成する。パルス幅変調部５３３ｕｄは、加算部５３１ｕｄ２から入力されるオンディレイ時間Ｔｄｕ２によって当該一対のパルス信号のオンディレイ時間を調整してゲートパルス信号Ｖｐｕ２１，Ｖｐｕ２２を生成する。さらに、パルス幅変調部５３３ｕｄは、加算部５３１ｕｄ２から入力されるオンディレイ時間Ｔｄｕ２によって当該一対のパルス信号のオンディレイ時間を調整してゲートパルス信号Ｖｐｕ２３，Ｖｐｕ２４を生成する。ゲートパルス信号Ｖｐｕ２１は、コンバータセル３１ｕ－２に設けられた半導体スイッチＱ１のゲート端子に入力される信号である。ゲートパルス信号Ｖｐｕ２２は、コンバータセル３１ｕ－２に設けられた半導体スイッチＱ２のゲート端子に入力される信号である。ゲートパルス信号Ｖｐｕ２３は、コンバータセル３１ｕ－２に設けられた半導体スイッチＱ３のゲート端子に入力される信号である。ゲートパルス信号Ｖｐｕ２４は、コンバータセル３１ｕ－２に設けられた半導体スイッチＱ４のゲート端子に入力される信号である。このように、パルス幅変調部５３３ｕｄは、オンディレイ補償電圧指令値Ｖｕ２ｂ＊及びオンディレイ時間Ｔｄｕ２を用いてパルス幅変調によってゲートパルス信号Ｖｐｕ２ｋを生成する。
Further, the pulse width modulation unit 533ud uses, for example, a triangular wave comparison method that compares the on-delay compensation voltage command value Vu2b * inputted from the calculation unit 533uc2 and a predetermined carrier wave to generate a pair of pulse signals that are the basis of the gate pulse signal Vpu2k. Generate two. The pulse width modulator 533ud adjusts the on-delay time of the pair of pulse signals using the on-delay time Tdu2 input from the adder 531ud2 to generate gate pulse signals Vpu21 and Vpu22. Further, the pulse width modulator 533ud adjusts the on-delay time of the pair of pulse signals using the on-delay time Tdu2 input from the adder 531ud2, and generates gate pulse signals Vpu23 and Vpu24. Gate pulse signal Vpu21 is a signal input to the gate terminal of semiconductor switch Q1 provided in
さらに、パルス幅変調部５３３ｕｄは例えば、算出部５３３ｕｃ３から入力されるオンディレイ補償電圧指令値Ｖｕ３ｂ＊及び所定のキャリア波を比較する三角波比較法によって、ゲートパルス信号Ｖｐｕ３ｋの基となる一対のパルス信号を２つ生成する。パルス幅変調部５３３ｕｄは、加算部５３１ｕｄ３から入力されるオンディレイ時間Ｔｄｕ３によって当該一対のパルス信号のオンディレイ時間を調整してゲートパルス信号Ｖｐｕ３１，Ｖｐｕ３２を生成する。さらに、パルス幅変調部５３３ｕｄは、加算部５３１ｕｄ３から入力されるオンディレイ時間Ｔｄｕ３によって当該一対のパルス信号のオンディレイ時間を調整してゲートパルス信号Ｖｐｕ３３，Ｖｐｕ３４を生成する。ゲートパルス信号Ｖｐｕ３１は、コンバータセル３１ｕ－３に設けられた半導体スイッチＱ１のゲート端子に入力される信号である。ゲートパルス信号Ｖｐｕ３２は、コンバータセル３１ｕ－３に設けられた半導体スイッチＱ２のゲート端子に入力される信号である。ゲートパルス信号Ｖｐｕ３３は、コンバータセル３１ｕ－３に設けられた半導体スイッチＱ３のゲート端子に入力される信号である。ゲートパルス信号Ｖｐｕ３４は、コンバータセル３１ｕ－３に設けられた半導体スイッチＱ４のゲート端子に入力される信号である。このように、パルス幅変調部５３３ｕｄは、オンディレイ補償電圧指令値Ｖｕ３ｂ＊及びオンディレイ時間Ｔｄｕ３を用いてパルス幅変調によってゲートパルス信号Ｖｐｕ３ｋを生成する。
Further, the pulse width modulation unit 533ud uses, for example, a triangular wave comparison method that compares the on-delay compensation voltage command value Vu3b * inputted from the calculation unit 533uc3 and a predetermined carrier wave to generate a pair of pulse signals that are the basis of the gate pulse signal Vpu3k. Generate two. The pulse width modulator 533ud adjusts the on-delay time of the pair of pulse signals using the on-delay time Tdu3 input from the adder 531ud3 to generate gate pulse signals Vpu31 and Vpu32. Further, the pulse width modulator 533ud adjusts the on-delay time of the pair of pulse signals using the on-delay time Tdu3 input from the adder 531ud3, and generates gate pulse signals Vpu33 and Vpu34. Gate pulse signal Vpu31 is a signal input to the gate terminal of semiconductor switch Q1 provided in
Ｖ相用生成部５３３ｖは、電圧補償量Ｖｔｃｍｐｕ１を電圧補償量Ｖｔｃｍｐｖ１と、電圧補償量Ｖｔｃｍｐｕ２を電圧補償量Ｖｔｃｍｐｖ２と、電圧補償量Ｖｔｃｍｐｕ３を電圧補償量Ｖｔｃｍｐｖ３と、オンディレイ時間Ｔｄｕ１をオンディレイ時間Ｔｄｖ１と、オンディレイ時間Ｔｄｕ２をオンディレイ時間Ｔｄｖ２と、オンディレイ時間Ｔｄｕ３をオンディレイ時間Ｔｄｖ３と、ゲートパルス信号Ｖｐｕ１ｋをゲートパルス信号Ｖｐｖ１ｋと、ゲートパルス信号Ｖｐｕ２ｋをゲートパルス信号Ｖｐｖ２ｋと、ゲートパルス信号Ｖｐｕ３ｋをゲートパルス信号Ｖｐｖ３ｋとそれぞれ読み替えたのと同様の構成を有しているため、図示及び説明は省略する。
The V-
Ｗ相用生成部５３３ｗは、電圧補償量Ｖｔｃｍｐｕ１を電圧補償量Ｖｔｃｍｐｗ１と、電圧補償量Ｖｔｃｍｐｕ２を電圧補償量Ｖｔｃｍｐｗ２と、電圧補償量Ｖｔｃｍｐｕ３を電圧補償量Ｖｔｃｍｐｗ３と、オンディレイ時間Ｔｄｕ１をオンディレイ時間Ｔｄｗ１と、オンディレイ時間Ｔｄｕ２をオンディレイ時間Ｔｄｗ２と、オンディレイ時間Ｔｄｕ３をオンディレイ時間Ｔｄｗ３と、ゲートパルス信号Ｖｐｕ１ｋをゲートパルス信号Ｖｐｗ１ｋと、ゲートパルス信号Ｖｐｕ２ｋをゲートパルス信号Ｖｐｗ２ｋと、ゲートパルス信号Ｖｐｕ３ｋをゲートパルス信号Ｖｐｗ３ｋとそれぞれ読み替えたのと同様の構成を有しているため、図示及び説明は省略する。
The W-
コンバータ部３が三相電力系統２から電流を供給されている場合、すなわちクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕの極性が正の場合、オンディレイ時間の影響で、コンバータセル３１ｕ－１～３１ｗ－３の出力電圧Ｖ１ｕ～Ｖ３ｗは、出力電圧指令値よりも大きくなる。このため、Ｕ相用生成部５３３ｕ、Ｖ相用生成部５３３ｖ及びＷ相用生成部５３３ｗは、コンバータ部３が三相電力系統２から電流を供給されている場合には、コンバータセル３１ｕ－１～３１ｗ－３の出力電圧Ｖｕ１～Ｖｗ３を追従させる出力電圧指令値から電圧補償量Ｖｔｃｍｐｕｊ，Ｖｔｃｍｐｖｊ，Ｖｔｃｍｐｗｊを減算する。
When the
一方、コンバータ部３が三相電力系統２に電流を供給している場合、すなわちクラスタ電流Ｉｕｖ，Ｉｖｗ，Ｉｗｕの極性が負の場合、オンディレイ時間の影響で、コンバータセル３１ｕ－１～３１ｗ－３の出力電圧Ｖ１ｕ～Ｖ３ｗは、出力電圧指令値よりも小さくなる。このため、Ｕ相用生成部５３３ｕ、Ｖ相用生成部５３３ｖ及びＷ相用生成部５３３ｗは、コンバータ部３が三相電力系統２に電流を供給している場合には、コンバータセル３１ｕ－１～３１ｗ－３の出力電圧Ｖｕ１～Ｖｗ３を追従させる出力電圧指令値に電圧補償量Ｖｔｃｍｐｕｊ，Ｖｔｃｍｐｖｊ，Ｖｔｃｍｐｗｊを加算する。
On the other hand, when the
以上のように、ゲートパルス信号生成部５３３は、コンバータセル３１ｕ－１～３１ｕ－３に流れるクラスタ電流Ｉｕｖの向きに応じて、電圧補償量設定部５３２で設定された電圧補償量Ｖｔｃｍｐｕｊをコンバータセル３１ｕ－１～３１ｕ－３の出力電圧指令値に加算又は減算してオンディレイ補償電圧指令値Ｖｕ１ｂ＊，Ｖｕ２ｂ＊，Ｖｕ３ｂ＊を算出するように構成されている。また、ゲートパルス信号生成部５３３は、コンバータセル３１ｖ－１～３１ｖ－３に流れるクラスタ電流Ｉｖｗの向きに応じて、電圧補償量設定部５３２で設定された電圧補償量Ｖｔｃｍｐｖｊをコンバータセル３１ｖ－１～３１ｖ－３の出力電圧指令値に加算又は減算してオンディレイ補償電圧指令値を算出するように構成されている。さらに、ゲートパルス信号生成部５３３は、コンバータセル３１ｗ－１～３１ｗ－３に流れるクラスタ電流Ｉｗｕの向きに応じて、電圧補償量設定部５３２で設定された電圧補償量Ｖｔｃｍｐｗｊをコンバータセル３１ｗ－１～３１ｗ－３の出力電圧指令値に加算又は減算してオンディレイ補償電圧指令値を算出するように構成されている。
As described above, the gate pulse
以上説明したように、本実施形態による電力変換装置１は、直列接続された半導体スイッチＱ１，Ｑ２、直列接続された半導体スイッチＱ３，Ｑ４及び半導体スイッチＱ１～Ｑ４に並列接続された直流コンデンサＣをそれぞれ有し、直列接続されたコンバータセル３１ｕ－１～３１ｕ－３，３１ｖ－１～３１ｖ－３，３１ｗ－１～３１ｗ－３と、コンバータセル３１ｕ－１～３１ｕ－３，３１ｖ－１～３１ｖ－３，３１ｗ－１～３１ｗ－３ごとに設けられて直流コンデンサＣの直流電圧Ｖｃｕｊ、Ｖｃｖｊ，Ｖｃｗｊを検出する電圧検出部３３と、直流電圧Ｖｃｕｊ，Ｖｃｖｊ，Ｖｃｗｊが大きい直流コンデンサＣを有するコンバータセル３１ｕ－１～３１ｕ－３，３１ｖ－１～３１ｖ－３，３１ｗ－１～３１ｗ－３よりも直流電圧Ｖｃｕｊ，Ｖｃｖｊ，Ｖｃｗｊが小さい直流コンデンサＣを有するコンバータセル３１ｕ－１～３１ｕ－３，３１ｖ－１～３１ｖ－３，３１ｗ－１～３１ｗ－３に設けられた半導体スイッチＱ１～Ｑ４のオンディレイ時間が長くなるように設定するオンディレイ時間設定部５３１と、オンディレイ時間設定部５３１で設定されたオンディレイ時間に基づくコンバータセル３１ｕ－１～３１ｕ－３，３１ｖ－１～３１ｖ－３，３１ｗ－１～３１ｗ－３の出力電圧Ｖ１ｕ～Ｖ３ｕ，Ｖ１ｖ～Ｖ３ｖ，Ｖ１ｗ～Ｖ３ｗの誤差を補償するための電圧補償量Ｖｔｃｍｐｕｊ，Ｖｔｃｍｐｖｊ，Ｖｔｃｍｐｗｊを、コンバータセル３１ｕ－１～３１ｕ－３，３１ｖ－１～３１ｖ－３，３１ｗ－１～３１ｗ－３のそれぞれについて設定する電圧補償量設定部５３２と、電圧補償量設定部５３２で設定された電圧補償量Ｖｔｃｍｐｕｊ，Ｖｔｃｍｐｖｊ，Ｖｔｃｍｐｗｊを用いて算出したオンディレイ補償電圧指令値に基づいて、コンバータセル３１ｕ－１～３１ｕ－３，３１ｖ－１～３１ｖ－３，３１ｗ－１～３１ｗ－３にそれぞれ設けられた半導体スイッチＱ１～Ｑ４を駆動するゲートパルス信号Ｖｐｕｊｋ、Ｖｐｖｊｋ，Ｖｐｗｊｋを生成するゲートパルス信号生成部５３３とを備えている。
As explained above, the
このように、電力変換装置１は、オンディレイ時間設定部５３１を備え、半導体スイッチＱ１～Ｑ４のオンディレイ時間を用いて直流電圧段間バランス制御を実行するように構成されている。
In this way, the
ところで、直流電圧段間バランス制御を行うと、複数のコンバータセルにそれぞれ設けられた半導体スイッチのオンディレイ時間の変動に伴い、複数のコンバータセルの出力電圧の誤差も変動することがある。さらに、複数のコンバータセルの出力電圧の誤差により電力系統に擾乱が生じ、停電や周辺機器が破損する可能性がある。 By the way, when DC voltage stage-to-stage balance control is performed, errors in the output voltages of the plurality of converter cells may also vary due to variations in the on-delay times of the semiconductor switches provided in each of the plurality of converter cells. Furthermore, errors in the output voltages of the plurality of converter cells may cause disturbances in the power system, leading to power outages and damage to peripheral equipment.
本実施形態による電力変換装置１は、電圧補償量設定部５３２を備え、オンディレイ時間に従って電圧補償量を変更することができる。このように、電力変換装置１は、コンバータセル３１ｕ－１～３１ｗ－３のそれぞれの半導体スイッチＱ１～Ｑ４のオンディレイ時間に応じて出力電圧指令を補正することができる。これにより、電力変換装置１は、オンディレイ時間に起因する、コンバータセル３１ｕ－１～３１ｗ－３の出力電圧Ｖ１ｕ～Ｖ３ｗの誤差を低減できる。その結果、電力変換装置１は、電力変換装置１が系統される三相電力系統２に擾乱が生じることを防止して、停電や周辺機器が破損することを防止できる。
The
〔第２実施形態〕
本発明の第２実施形態による電力変換装置について図１から図８を参照しつつ図９を用いて説明する。本実施形態による電力変換装置は、直流電圧段間バランス制御部のゲートパルス信号生成部の構成が異なる点を除いて、上記第１実施形態による電力変換装置１と同様の構成を有している。このため、本実施形態による電力変換装置の説明において、上記第１実施形態による電力変換装置１と同様の作用・機能を奏する構成要素には同一の符号を付してその説明は省略する。
[Second embodiment]
A power conversion device according to a second embodiment of the present invention will be described using FIG. 9 while referring to FIGS. 1 to 8. The power conversion device according to this embodiment has the same configuration as the
ところで、コンバータセル３１ｕ－１～３１ｗ－３（図１参照）が出力できる電圧は有限である。つまり、コンバータセル３１ｕ－１～３１ｗ－３が出力できる電圧には、上限値及び下限値がある。そこで、本実施形態による電力変換装置１は、電圧補償した結果、Ｕ相クラスタ部３１ｕを構成するコンバータセル３１ｕ－１，３１ｕ－２，１～３１ｕ－３のいずれも電圧指令値が制限値を超過し難くなるように、電圧補償量をコンバータセル３１ｕ－１，３１ｕ－２，１～３１ｕ－３に均等に配分するように構成されている。また、本実施形態による電力変換装置１は、電圧補償した結果、Ｖ相クラスタ部３１ｖを構成するコンバータセル３１ｖ－１，３１ｖ－２，１～３１ｖ－３のいずれも電圧指令値が制限値を超過し難くなるように、電圧補償量をコンバータセル３１ｖ－１，３１ｖ－２，１～３１ｖ－３に均等に配分するように構成されている。さらに、本実施形態による電力変換装置１は、電圧補償した結果、Ｗ相クラスタ部３１ｗを構成するコンバータセル３１ｗ－１，３１ｗ－２，１～３１ｗ－３のいずれも電圧指令値が制限値を超過し難くなるように、電圧補償量をコンバータセル３１ｗ－１，３１ｗ－２，１～３１ｗ－３に均等に配分するように構成されている。
By the way, the voltage that the
Ｕ相クラスタ部３１ｕにおける電圧指令制限値を「Ｖｍａｘｕｊ」、オンディレイ時間を「Ｔｄｕｊ」、キャリア周波数を「ｆｃ」、及び直流電圧を「Ｖｃｕｊ」とすると、Ｕ相クラスタ部３１ｕにおける電圧指令制限値は、以下の式（９）で表すことができる。
Ｖｍａｘｕｊ＝｛１－２×Ｔｄｕｊ×ｆｃ｝×Ｖｃｕｊ ・・・（９）
Assuming that the voltage command limit value in the
Vmaxuj={1-2×Tduj×fc}×Vcuj...(9)
式（９）において、「ｊ」は１，２，３であり、コンバータセル３１ｕ－１の場合はｊ＝１であり、コンバータセル３１ｕ－２の場合はｊ＝２であり、コンバータセル３１ｕ－３の場合はｊ＝３である。また、式（９）において、キャリア周波数は、半導体スイッチＱ１～Ｑ４（図１参照）のスイッチング周波数に相当する。
In formula (9), "j" is 1, 2, 3, and in the case of the
Ｖ相クラスタ部３１ｖにおける電圧指令制限値は、式（９）において、オンディレイ時間を「Ｔｄｖｊ」とし、直流電圧を「Ｖｃｖｊ」とすることにより表すことができる。同様に、Ｗ相クラスタ部３１ｗにおける電圧指令制限値は、式（９）において、オンディレイ時間を「Ｔｄｗｊ」とし、直流電圧を「Ｖｃｗｊ」とすることにより表すことができる。
The voltage command limit value in the V-
本実施形態における直流電圧段間バランス制御部のゲートパルス信号生成部に設けられたＵ相用生成部、Ｖ相用生成部及びＷ相用生成部は、互いに同一の構成を有している。このため、以下、Ｕ相用生成部、Ｖ相用生成部及びＷ相用生成部の構成について、Ｕ相用生成部を例にとって説明する。図９は、本実施形態による電力変換装置１に備えられた制御装置５（図１参照）に設けられた直流電圧段間バランス制御部５３（図７参照）のＵ相用の構成を示すブロック図である。
The U-phase generation section, the V-phase generation section, and the W-phase generation section provided in the gate pulse signal generation section of the DC voltage interstage balance control section in this embodiment have the same configuration. Therefore, the configurations of the U-phase generation section, the V-phase generation section, and the W-phase generation section will be described below, taking the U-phase generation section as an example. FIG. 9 is a block diagram showing a U-phase configuration of the DC voltage interstage balance control section 53 (see FIG. 7) provided in the control device 5 (see FIG. 1) provided in the
図９に示すように、ゲートパルス信号生成部５３３に設けられたＵ相用生成部５３３ｕは、電圧補償量設定部５３２で設定された複数のコンバータセル３１ｕ－１，３１ｕ－２，３１ｕ－３（図１参照）のそれぞれの電圧補償量Ｖｔｃｍｐｕ１，Ｖｔｃｍｐｕ２，Ｖｔｃｍｐ３の平均値を算出するＵ相用平均値演算部（平均値演算部の一例）５３３ｕｇを有している。
As shown in FIG. 9, the
図９に示すように、Ｕ相用平均値演算部５３３ｕｇは、Ｕ相クラスタ部３１ｕのコンバータセル３１ｕ－１の電圧補償量Ｖｔｃｍｐｕ１と、Ｕ相クラスタ部３１ｕのコンバータセル３１ｕ－２の電圧補償量Ｖｔｃｍｐｕ２と、Ｕ相クラスタ部３１ｕのコンバータセル３１ｕ－３の電圧補償量Ｖｔｃｍｐｕ３とを加算する加算部５３３ｕｇ１を有している。また、Ｕ相用平均値演算部５３３ｕｇは、加算部５３３ｕｇ１で加算された電圧補償量Ｖｔｃｍｐｕ１，Ｖｔｃｍｐｕ２，Ｖｔｃｍｐ３の加算結果をＵ相クラスタ部３１ｕに設けられたコンバータセルの直列数で除算する除算部５３３ｕｇ２を有している。本実施形態では、Ｕ相クラスタ部３１ｕに設けられたコンバータセルの直列数は「３」である。このため、Ｕ相用平均値演算部５３３ｕｇは、除算部５３３ｕｇ２から電圧補償量Ｖｔｃｍｐｕ１，Ｖｔｃｍｐｕ２，Ｖｔｃｍｐ３の電圧補償量平均値（平均値の一例）を出力する。
As shown in FIG. 9, the U-phase average value calculating section 533ug calculates the voltage compensation amount Vtcmpu1 of the
また、Ｕ相用生成部５３３ｕは、複数のコンバータセル３１ｕ－１～３１ｕ－３に流れるクラスタ電流Ｉｕｖ（電流の一例）の向きに基づく電流極性を判別する極性判別部５３３ｕａを有している。極性判別部５３３ｕａは、上記第１実施形態における極性判別部５３３ｕａと同様の構成を有し、同様の機能を発揮するようになっている。
Further, the
Ｕ相用生成部５３３ｕは、極性判別部５３３ｕａで判別された電流極性（具体的には極性判別値Ｐｏｌｕ）をＵ相用平均値演算部５３３ｕｇで演算された電圧補償量平均値に乗算する乗算部５３３ｕｈを有している。
The
Ｕ相用生成部５３３ｕは、乗算部５３３ｕｈにおいて電流極性を表す極性判別値Ｐｏｌｕの情報が付与された電圧補償量平均値にコンバータセル３１ｕ－１の出力電圧指令値Ｖｕ１ａ＊を加算してオンディレイ補償電圧指令値Ｖｕ１ｂ＊を算出する算出部５３３ｕｉ１を有している。
The
また、Ｕ相用生成部５３３ｕは、乗算部５３３ｕｈにおいて電流極性を表す極性判別値Ｐｏｌｕの情報が付与された電圧補償量平均値にコンバータセル３１ｕ－２の出力電圧指令値Ｖｕ２ａ＊を加算してオンディレイ補償電圧指令値Ｖｕ２ｂ＊を算出する算出部５３３ｕｉ２を有している。
Further, the
さらに、Ｕ相用生成部５３３ｕは、乗算部５３３ｕｈの乗算結果であって電流極性を表す極性判別値Ｐｏｌｕの情報が付与された電圧補償量平均値にコンバータセル３１ｕ－３の出力電圧指令値Ｖｕ３ａ＊を加算してオンディレイ補償電圧指令値Ｖｕ３ｂ＊を算出する算出部５３３ｕｉ３を有している。
Further, the
このように、本実施形態では、コンバータセル３１ｕ－１，３１ｕ－２，３１ｕ－３の出力電圧指令値Ｖｕ１ａ＊，Ｖｕ２ａ＊，Ｖｕ３ａ＊に電圧補償量平均値を加算してオンディレイ補償電圧指令値Ｖｕ１ｂ＊，Ｖｕ２ｂ＊，Ｖｕ３ｂ＊を算出するように構成されている。これにより、本実施形態による電力変換装置１は、コンバータセル３１ｕ－１，３１ｕ－２，３１ｕ－３に電圧補償量を均等に配分することができる。
As described above, in the present embodiment, the average value of the voltage compensation amount is added to the output voltage command values Vu1a * , Vu2a * , Vu3a * of the
Ｕ相用生成部５３３ｕは、コンバータセル３１ｕ－１に設けられた直流コンデンサＣの直流電圧で電圧範囲内にオンディレイ補償電圧指令値Ｖｕ１ｂ＊の電圧値が収まるように電圧を制限するリミッタ部５３３ｕｊ１を有している。リミッタ部５３３ｕｊ１は、算出部５３３ｕｉ１から入力されるオンディレイ補償電圧指令値Ｖｕ１ｂ＊が、コンバータセル３１ｕ－１に設けられた直流コンデンサＣの直流電圧の電圧範囲の上限値Ｖｍａｘｕ１よりも高い場合に、オンディレイ補償電圧指令値Ｖｕ１ｂ＊の電圧値を上限値Ｖｍａｘｕ１に制限するように構成されている。また、リミッタ部５３３ｕｊ１は、算出部５３３ｕｉ１から入力されるオンディレイ補償電圧指令値Ｖｕ１ｂ＊が、コンバータセル３１ｕ－１に設けられた直流コンデンサＣの直流電圧の電圧範囲の下限値－Ｖｍａｘｕ１よりも低い場合に、オンディレイ補償電圧指令値Ｖｕ１ｂ＊の電圧値を下限値－Ｖｍａｘｕ１に制限するように構成されている。リミッタ部５３３ｕｊ１は、必要に応じて電圧値を制限したオンディレイ補償電圧指令値Ｖｕ１ｂ＊をパルス幅変調部５３３ｕｄに出力するように構成されている。
The
Ｕ相用生成部５３３ｕは、コンバータセル３１ｕ－２に設けられた直流コンデンサＣの直流電圧で電圧範囲内にオンディレイ補償電圧指令値Ｖｕ２ｂ＊の電圧値が収まるように電圧を制限するリミッタ部５３３ｕｊ２を有している。リミッタ部５３３ｕｊ２は、算出部５３３ｕｉ２から入力されるオンディレイ補償電圧指令値Ｖｕ２ｂ＊が、コンバータセル３１ｕ－２に設けられた直流コンデンサＣの直流電圧の電圧範囲の上限値Ｖｍａｘｕ１よりも高い場合に、オンディレイ補償電圧指令値Ｖｕ２ｂ＊の電圧値を上限値Ｖｍａｘｕ１に制限するように構成されている。また、リミッタ部５３３ｕｊ２は、算出部５３３ｕｉ２から入力されるオンディレイ補償電圧指令値Ｖｕ２ｂ＊が、コンバータセル３１ｕ－２に設けられた直流コンデンサＣの直流電圧の電圧範囲の下限値Ｖｍａｘｕ２よりも低い場合に、オンディレイ補償電圧指令値Ｖｕ２ｂ＊の電圧値を下限値－Ｖｍａｘｕ１に制限するように構成されている。リミッタ部５３３ｕｊ２は、必要に応じて電圧値を制限したオンディレイ補償電圧指令値Ｖｕ２ｂ＊をパルス幅変調部５３３ｕｄに出力するように構成されている。
The
Ｕ相用生成部５３３ｕは、コンバータセル３１ｕ－３に設けられた直流コンデンサＣの直流電圧で電圧範囲内にオンディレイ補償電圧指令値Ｖｕ３ｂ＊の電圧値が収まるように電圧を制限するリミッタ部５３３ｕｊ３を有している。リミッタ部５３３ｕｊ３は、算出部５３３ｕｉ３から入力されるオンディレイ補償電圧指令値Ｖｕ３ｂ＊が、コンバータセル３１ｕ－３に設けられた直流コンデンサＣの直流電圧の電圧範囲の上限値Ｖｍａｘｕ１よりも高い場合に、オンディレイ補償電圧指令値Ｖｕ３ｂ＊の電圧値を上限値Ｖｍａｘｕ１に制限するように構成されている。また、リミッタ部５３３ｕｊ３は、算出部５３３ｕｉ３から入力されるオンディレイ補償電圧指令値Ｖｕ３ｂ＊が、コンバータセル３１ｕ－３に設けられた直流コンデンサＣの直流電圧の電圧範囲の下限値－Ｖｍａｘｕ１よりも低い場合に、オンディレイ補償電圧指令値Ｖｕ３ｂ＊の電圧値を下限値－Ｖｍａｘｕ１に制限するように構成されている。リミッタ部５３３ｕｊ３は、必要に応じて電圧値を制限したオンディレイ補償電圧指令値Ｖｕ３ｂ＊をパルス幅変調部５３３ｕｄに出力するように構成されている。リミッタ部５３３ｕｊ１、リミッタ部５３３ｕｊ２及びリミッタ部５３３ｕｊ３は、上限値Ｖｍａｘｕ１及び下限値－Ｖｍａｘｕ１が互いに同じ値に設定されている。
The
Ｕ相用生成部５３３ｕは、算出部５３３ｕｉ１，５３３ｕｉ２，５３３ｕｉ３で算出されたオンディレイ補償電圧指令値Ｖｕ１ｂ＊，Ｖｕ２ｂ＊，Ｖｕ３ｂ＊、及びオンディレイ時間設定部５３１で設定されたオンディレイ時間Ｔｄｕ１，Ｔｄｕ２，Ｔｄｕ３を用いたパルス幅変調によって前記駆動信号を生成するパルス幅変調部によってゲートパルス信号（駆動信号の一例）Ｖｐｕ１ｋ，Ｖｐｕ２ｋ，Ｖｐｕ３ｋ（ｋ＝１，２，３，４）を生成するパルス幅変調部５３３ｕｄを有している。
The
パルス幅変調部５３３ｕｄは、オンディレイ補償電圧指令値Ｖｕ１ｂ＊及びオンディレイ時間Ｔｄｕ１を用いて、上記第１実施形態におけるパルス幅変調部５３３ｕｄと同様の方法によってゲートパルス信号Ｖｐｕｋ１を生成するように構成されているため、説明は省略する。また、パルス幅変調部５３３ｕｄは、オンディレイ補償電圧指令値Ｖｕ２ｂ＊及びオンディレイ時間Ｔｄｕ２を用いて、上記第１実施形態におけるパルス幅変調部５３３ｕｄと同様の方法によってゲートパルス信号Ｖｐｕｋ２を生成するように構成されているため、説明は省略する。また、パルス幅変調部５３３ｕｄは、オンディレイ補償電圧指令値Ｖｕ３ｂ＊及びオンディレイ時間Ｔｄｕ３を用いて、上記第１実施形態におけるパルス幅変調部５３３ｕｄと同様の方法によってゲートパルス信号Ｖｐｕｋ３を生成するように構成されているため、説明は省略する。 The pulse width modulator 533ud is configured to generate the gate pulse signal Vpuk1 using the on-delay compensation voltage command value Vu1b * and the on-delay time Tdu1 in the same manner as the pulse width modulator 533ud in the first embodiment. Therefore, the explanation will be omitted. Further, the pulse width modulation unit 533ud uses the on-delay compensation voltage command value Vu2b * and the on-delay time Tdu2 to generate the gate pulse signal Vpuk2 by the same method as the pulse width modulation unit 533ud in the first embodiment. Since it is configured as follows, the explanation will be omitted. Further, the pulse width modulator 533ud uses the on-delay compensation voltage command value Vu3b * and the on-delay time Tdu3 to generate the gate pulse signal Vpuk3 in the same manner as the pulse width modulator 533ud in the first embodiment. Since it is configured as follows, the explanation will be omitted.
以上説明したように、本実施形態による電力変換装置１は、上記第１実施形態による電力変換装置１と同一の構成を有している。これにより、本実施形態による電力変換装置１は、上記第１実施形態による電力変換装置１と同様の効果が得られる。
As explained above, the
さらに、本実施形態による電力変換装置１は、電圧補償量設定部５３２で設定されてコンバータセル３１ｕ－１～３１ｕ－３，３１ｖ－１～３１ｖ－３，３１ｗ－１～３１ｗ－３のそれぞれに均等に配分された電圧補償量Ｖｔｃｍｐｕｊ，Ｖｔｃｍｐｖｊ，Ｖｔｃｍｐｗｊを用いて算出したオンディレイ補償電圧指令値に基づいて、コンバータセル３１ｕ－１～３１ｕ－３，３１ｖ－１～３１ｖ－３，３１ｗ－１～３１ｗ－３にそれぞれ設けられた半導体スイッチＱ１～Ｑ４を駆動するゲートパルス信号Ｖｐｕｊｋ、Ｖｐｖｊｋ，Ｖｐｗｊｋを生成するゲートパルス信号生成部５３３を備えている。
Further, in the
Ｕ相クラスタ部３１ｕを構成するコンバータセル３１ｕ－１，３１ｕ－２，３１ｕ－３のそれぞれに、Ｕ相クラスタ部３１ｕの全体の電圧補償量を均等に配分することで、コンバータセル３１ｕ－１，３１ｕ－２，３１ｕ－３のそれぞれの電圧指令の制限値までの余裕を有効に使用することができる。つまり、コンバータセル３１ｕ－１，３１ｕ－２，３１ｕ－３のうち、電圧補償量が相対的に大きい（すなわち電圧指令の制限値までの余裕が小さい）コンバータセルの電圧補償量の一部を、電圧補償量が相対的に小さい（すなわち電圧指令の制限値までの余裕が大きい）コンバータセルに負担させることができる。これにより、本実施形態による電力変換装置１は、Ｕ相クラスタ部３１ｕとしての出力電圧の誤差を低減することができる。Ｖ相クラスタ部３１ｖ及びＷ相クラスタ部３１ｗも同様に、全体の電圧補償量を均等に配分することで、複数のコンバータセルのそれぞれの電圧指令の制限値までの余裕を有効に使用することができる。これにより、本実施形態による電力変換装置１は、Ｖ相クラスタ部３１ｖ及びＷ相クラスタ部３１ｗのそれぞれの出力電圧の誤差を低減することができる。
By equally distributing the entire voltage compensation amount of the
本発明は、上記実施形態に限らず種々の変形が可能である。
上記第１実施形態及び第２実施形態による電力変換装置１は、４個の半導体スイッチを有する複数のコンバータセル３１ｕ－１～３１ｕ－３ｗを備えているが、本発明はこれに限られない。例えば、電力変換装置１は、直列接続された２個の半導体スイッチを有する複数のコンバータセルを有していても同様の効果が得られる。
The present invention is not limited to the above-described embodiments, and various modifications are possible.
Although the
上記第１実施形態及び第２実施形態による電力変換装置１は、ＩＧＢＴで構成された半導体スイッチＱ１～Ｑ４を有しているが、本発明はこれに限られない。電力変換装置１は、例えば、ゲートターンオフサイリスタ（Ｇａｔｅ Ｔｕｒｎ－Ｏｆｆ ｔｈｙｒｉｓｔｏｒ：ＧＴＯ）、集積化ゲート転流型サイリスタ（Ｉｎｔｅｇｒａｔｅｄ Ｇａｔｅ Ｃｏｍｍｕｔａｔｅｄ Ｔｕｒｎ－ｏｆｆ ｔｈｙｒｉｓｔｏｒ：ＧＣＴ）、又はＭＯＳ型電界効果トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ－Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などで構成された半導体スイッチを有していてもよい。
Although the
本発明の技術的範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらす全ての実施形態をも含む。さらに、本発明の技術的範囲は、請求項により画される発明の特徴の組み合わせに限定されるものではなく、全ての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。 The scope of the invention is not limited to the exemplary embodiments shown and described, but also includes all embodiments which give equivalent effects to the object of the invention. Furthermore, the scope of the invention is not limited to the combinations of inventive features delineated by the claims, but may be delimited by any desired combinations of specific features of each and every disclosed feature. sell.
１ 電力変換装置
２ 三相電力系統
３ コンバータ部
５ 制御装置
２１ ケーブル
３１ｕ Ｕ相クラスタ部
３１ｕ－１，３１ｕ－２，３１ｕ－３，３１ｖ－１，３１ｖ－２，３１ｖ－３，３１ｗ－１，３１ｗ－２，３１ｗ－３ コンバータセル
３１ｕＬ，３１ｖＬ，３１ｗＬ リアクトル
３１ｖ Ｖ相クラスタ部
３１ｗ Ｗ相クラスタ部
３２ｕ，３２ｖ，３２ｗ 結線部
３３ 電圧検出部
５１ 直流電圧相間バランス制御部
５２ 電力制御部
５３ 直流電圧段間バランス制御部
５４ 直流電圧平均値演算部
２１１ Ｕ相ケーブル
２１２ Ｖ相ケーブル
２１３ Ｗ相ケーブル
５１１ 偏差演算部
５１１ｕ，５１１ｖ，５１１ｗ，５２１，５２７ａ，５３１ｕａ１，５３１ｕａ２，５３１ｕａ３ 減算部
５１２，５２７ｂ ゲイン乗算部
５１２ｕ，５１２ｖ，５１２ｗ，５２３，５３１ｕｂ１，５３１ｕｂ２，５３１ｕｂ３ ＰＩ制御部
５１３ 位相成分乗算部
５１３ｕ，５１３ｖ，５１３ｗ，５１５ａ，５１５ｂ，５３３ｕｂ１，５３３ｕｂ２，５３３ｕｂ３，５３３ｕｈ 乗算部
５１４，５２４，５２４ｄ，５２８，５２９ 座標変換部
５１５ 電流指令値補正部
５１６ｂ 第二加算部
５２０ 電流指令値演算部
５２０ａ 第一除算部
５２０ｂ 第二除算部
５２１ａ 第一減算部
５２１ｂ 第二減算部
５２２，５３１ｕｄ１，５３１ｕｄ２，５３１ｕｄ３，５３３ｕｇ１，５４１ａ，５４２ａ，５４３ａ 加算部
５２２ａ 第一加算部
５２２ｂ 第二加算部
５２３ａ 第一ＰＩ制御部
５２３ｂ 第二ＰＩ制御部
５２５ 電圧降下演算部
５２５ａ，５３２ｕ１ 第一演算部
５２５ｂ，５３２ｕ２ 第二演算部
５２６ 加減算部
５２６ａ 第一加算部
５３１ オンディレイ時間設定部
５３１ｕ，５３２ｕ Ｕ相用設定部
５３１ｕｃ１，５３１ｕｃ２，５３１ｕｃ３ 下限リミッタ部
５３１ｖ，５３２ｖ Ｖ相用設定部
５３１ｗ，５３２ｗ Ｗ相用設定部
５３２ 電圧補償量設定部
５３２ｕ３ 第三演算部
５３３ ゲートパルス信号生成部
５３３ｕ Ｕ相用生成部
５３３ｕａ 極性判別部
５３３ｕｃ１，５３３ｕｃ２，５３３ｕｃ３，５３３ｕｉ１，５３３ｕｉ２，５３３ｕｉ３ 算出部
５３３ｕｄ パルス幅変調部
５３３ｕｅ，５３３ｕｆ１，５３３ｕｆ２，５３３ｕｆ３，５３３ｕｇ２，５４１ｂ，５４２ｂ，５４３ｂ 除算部
５３３ｕｊ１，５３３ｕｊ２，５３３ｕｊ３ リミッタ部
５３３ｖ Ｖ相用生成部
５３３ｗ Ｗ相用生成部
５４１，５３３ｕｇ Ｕ相用平均値演算部
５４２ Ｖ相用平均値演算部
５４３ Ｗ相用平均値演算部
Ｃ 直流コンデンサ
Ｄ１，Ｄ２，Ｄ３，Ｄ４ 還流用ダイオード
Ｍ１，Ｍ２，Ｍ３，Ｍ４ 半導体モジュール
Ｑ１，Ｑ２，Ｑ３，Ｑ４ 半導体スイッチ
1 Power converter 2 Three-phase power system 3 Converter section 5 Control device 21 Cable 31u U-phase cluster section 31u-1, 31u-2, 31u-3, 31v-1, 31v-2, 31v-3, 31w-1, 31w-2, 31w-3 Converter cells 31uL, 31vL, 31wL Reactor 31v V-phase cluster section 31w W-phase cluster section 32u, 32v, 32w Connection section 33 Voltage detection section 51 DC voltage interphase balance control section 52 Power control section 53 DC voltage Interstage balance control section 54 DC voltage average value calculation section 211 U phase cable 212 V phase cable 213 W phase cable 511 Deviation calculation section 511u, 511v, 511w, 521, 527a, 531ua1, 531ua2, 531ua3 Subtraction section 512, 527b Gain multiplication Units 512u, 512v, 512w, 523, 531ub1, 531ub2, 531ub3 PI control unit 513 Phase component multiplication unit 513u, 513v, 513w, 515a, 515b, 533ub1, 533ub2, 533ub3, 533uh Multiplication unit 514, 524, 524d ,528,529 Coordinate conversion section 515 Current command value correction section 516b Second addition section 520 Current command value calculation section 520a First division section 520b Second division section 521a First subtraction section 521b Second subtraction section 522, 531ud1, 531ud2, 531ud3, 533ug1, 541a, 542a, 543a Adder 522a First adder 522b Second adder 523a First PI controller 523b Second PI controller 525 Voltage drop calculator 525a, 532u1 First calculator 525b, 532u2 Second calculator 526 Addition/subtraction Section 526a First addition section 531 On-delay time setting section 531u, 532u U phase setting section 531uc1, 531uc2, 531uc3 Lower limiter section 531v, 532v V phase setting section 531w, 532w W phase setting section 532 Voltage compensation amount setting section 532u3 Third calculation unit 533 Gate pulse signal generation unit 533u U-phase generation unit 533ua Polarity determination unit 533uc1, 533uc2, 533uc3, 533ui1, 533ui2, 533ui3 Calculation unit 533ud Pulse width modulation unit 533ue, 533uf1, 533uf2, 533uf3, 5 33ug2,541b , 542b, 543b Division section 533uj1, 533uj2, 533uj3 Limiter section 533v V phase generation section 533w W phase generation section 541, 533ug U phase average value calculation section 542 V phase average value calculation section 543 W phase average value calculation Part C DC capacitors D1, D2, D3, D4 Freewheeling diodes M1, M2, M3, M4 Semiconductor modules Q1, Q2, Q3, Q4 Semiconductor switch
Claims (4)
複数の前記コンバータセルごとに設けられて前記直流コンデンサの直流電圧を検出する電圧検出部と、
前記電圧検出部で検出された直流電圧が大きい前記直流コンデンサを有する前記コンバータセルよりも前記電圧検出部で検出された直流電圧が小さい前記直流コンデンサを有する前記コンバータセルに設けられた前記半導体スイッチのオンディレイ時間が長くなるように設定するオンディレイ時間設定部と、
前記オンディレイ時間設定部で設定されたオンディレイ時間に基づく前記コンバータセルの出力電圧の誤差を補償するための電圧補償量を、複数の前記コンバータセルのそれぞれについて設定する電圧補償量設定部と、
前記電圧補償量設定部で設定される前記複数のコンバータセルのそれぞれの電圧補償量の平均値を算出し、前記平均値を用いて算出したオンディレイ補償電圧指令値に基づいて、複数の前記コンバータセルにそれぞれ設けられた前記半導体スイッチを駆動する駆動信号を生成する駆動信号生成部と
を備えることを特徴とする電力変換装置。 a plurality of converter cells connected in series, each having at least two semiconductor switches connected in series and a DC capacitor connected in parallel to the two semiconductor switches;
a voltage detection unit that is provided for each of the plurality of converter cells and detects the DC voltage of the DC capacitor;
The semiconductor switch is provided in the converter cell having the DC capacitor with a lower DC voltage detected by the voltage detector than the converter cell having the DC capacitor with a higher DC voltage detected by the voltage detector. an on-delay time setting section that sets the on-delay time to be long;
a voltage compensation amount setting unit that sets a voltage compensation amount for each of the plurality of converter cells to compensate for an error in the output voltage of the converter cell based on the on-delay time set by the on-delay time setting unit;
The average value of the voltage compensation amount of each of the plurality of converter cells set by the voltage compensation amount setting unit is calculated, and based on the on-delay compensation voltage command value calculated using the average value, the voltage compensation amount of the plurality of converters is calculated. A power conversion device comprising: a drive signal generation section that generates a drive signal for driving the semiconductor switches provided in each cell.
を特徴とする請求項１に記載の電力変換装置。 The voltage compensation amount setting unit sets the voltage compensation amount based on the DC voltage of the DC capacitor provided in one of the converter cells and the on-delay time and switching frequency of the two semiconductor switches. The power conversion device according to claim 1.
を特徴とする請求項１又は２に記載の電力変換装置。 The drive signal generation section calculates the average value of the voltage compensation amount of each of the plurality of converter cells set by the voltage compensation amount setting section according to the direction of the current flowing through the converter cell. The power conversion device according to claim 1 or 2, wherein the on-delay compensation voltage command value is calculated by adding or subtracting from an output voltage command value.
前記電圧補償量設定部で設定された複数の前記コンバータセルのそれぞれの前記電圧補償量の平均値を演算する平均値演算部と、
前記コンバータセルに流れる電流の向きに基づく電流極性を判別する極性判別部と、
前記極性判別部で判別された電流極性を前記平均値演算部で演算された前記電圧補償量の平均値に乗算する乗算部と、
前記乗算部において前記電流極性の情報が付与された前記平均値に前記出力電圧指令値を加算して前記オンディレイ補償電圧指令値を算出する算出部と、
前記算出部で算出されたオンディレイ補償電圧指令値、及び前記オンディレイ時間設定部で設定されたオンディレイ時間を用いたパルス幅変調によって前記駆動信号を生成するパルス幅変調部と
を有すること
を特徴とする請求項３に記載の電力変換装置。 The drive signal generation section includes:
an average value calculation unit that calculates an average value of the voltage compensation amount of each of the plurality of converter cells set by the voltage compensation amount setting unit;
a polarity determination unit that determines current polarity based on the direction of the current flowing through the converter cell;
a multiplication unit that multiplies the current polarity determined by the polarity determination unit by the average value of the voltage compensation amount calculated by the average value calculation unit;
a calculation unit that calculates the on-delay compensation voltage command value by adding the output voltage command value to the average value to which the current polarity information is added in the multiplication unit;
and a pulse width modulation unit that generates the drive signal by pulse width modulation using the on-delay compensation voltage command value calculated by the calculation unit and the on-delay time set by the on-delay time setting unit. The power conversion device according to claim 3.
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