JP2014233168A - Modular multilevel converter - Google Patents
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Description
本発明は、半導体スイッチ直列回路とコンデンサとの並列回路で構成した単位チョッパセルを複数個直列接続してアームを構成するモジュラーマルチレベルコンバータに関し、特に単位チョッパセルのコンデンサ電圧を均等化する制御方式に関する。 The present invention relates to a modular multilevel converter in which a plurality of unit chopper cells configured by a parallel circuit of a semiconductor switch series circuit and a capacitor are connected in series to form an arm, and more particularly to a control method for equalizing capacitor voltages of unit chopper cells.
図５に、特許文献１に示されたモジュラーマルチレベルコンバータの回路図を示す。半導体スイッチ直列回路とコンデンサとの並列回路で構成した単位チョッパセルを８個直列接続してアームを構成し、さらにこのアームをリアクトルを介して直列接続した１相分の上下アームを３個直流電源Ｃｄと並列接続した３相直流−交流変換回路の構成である。通常直流電源は整流回路と大容量のコンデンサで構成される。また交流端子には高圧電動機が接続される。 FIG. 5 shows a circuit diagram of the modular multilevel converter disclosed in Patent Document 1. Eight unit chopper cells composed of a parallel circuit of a semiconductor switch series circuit and a capacitor are connected in series to form an arm, and further, three upper and lower arms for one phase in which this arm is connected in series via a reactor are connected to a DC power source Cd. Is a configuration of a three-phase DC-AC conversion circuit connected in parallel. Usually, a DC power source is composed of a rectifier circuit and a large-capacity capacitor. A high voltage motor is connected to the AC terminal.
Ｕ相の上アームは単位チョッパセルＵ１〜Ｕ８の直列接続回路で、下アームは単位チョッパセルＵ９〜Ｕ１６の直列接続回路で構成され、上アームと下アームはリアクトルＬ１を介して直列接続される。Ｖ相の上アームは単位チョッパセルＶ１〜Ｖ８の直列接続回路で、下アームは単位チョッパセルＶ９〜Ｖ１６の直列接続回路で構成され、上アームと下アームはリアクトルＬ２を介して直列接続される。Ｗ相の上アームは単位チョッパセルＷ１〜Ｗ８の直列接続回路で、下アームは単位チョッパセルＷ９〜Ｗ１６の直列接続回路で構成され、上アームと下アームはリアクトルＬ３を介して直列接続される。 The U-phase upper arm is a series connection circuit of unit chopper cells U1 to U8, the lower arm is a series connection circuit of unit chopper cells U9 to U16, and the upper arm and the lower arm are connected in series via a reactor L1. The upper arm of the V phase is a series connection circuit of unit chopper cells V1 to V8, the lower arm is a series connection circuit of unit chopper cells V9 to V16, and the upper arm and the lower arm are connected in series via a reactor L2. The upper arm of the W phase is a series connection circuit of unit chopper cells W1 to W8, the lower arm is a series connection circuit of unit chopper cells W9 to W16, and the upper arm and the lower arm are connected in series via a reactor L3.
図６（ａ）に単位チョッパセルの詳細回路を示す。単位チョッパセルは、ダイオードを逆並列接続したＩＧＢＴである半導体スイッチＳＷ１とＳＷ２との直列回路と並列にコンデンサＣｊを接続した構成である。半導体スイッチＳＷ１とＳＷ２との直列接続点をＡｉ端子、半導体スイッチＳＷ２のエミッタをＮ端子とする。Ａｉ端子に電流が流れ込む場合、半導体スイッチＳＷ２がオンしている時は端子Ａｉと端子Ｎとの間は短絡状態となり、端子間電圧Ｖｕｊはほぼ零となる。また半導体スイッチＳＷ２がオフの時は端子ＡｉとＮ間の電圧ＶｕｊはコンデンサＣｊの電圧Ｖｃｕｊと等しくなり、この時コンデンサＣｊは充電される。リアクトルは図６（ｂ）に示すように、中間タップ付で、中間タップｃと端子ａとの間のインダクタンスｌａｃと中間タップｃと端子ｂとの間のインダクタンスｌｂｃとは等しくする。 FIG. 6A shows a detailed circuit of the unit chopper cell. The unit chopper cell has a configuration in which a capacitor Cj is connected in parallel with a series circuit of semiconductor switches SW1 and SW2, which are IGBTs having diodes connected in antiparallel. A series connection point of the semiconductor switches SW1 and SW2 is an Ai terminal, and an emitter of the semiconductor switch SW2 is an N terminal. When current flows into the Ai terminal, when the semiconductor switch SW2 is turned on, the terminal Ai and the terminal N are short-circuited, and the inter-terminal voltage Vuj becomes almost zero. When the semiconductor switch SW2 is off, the voltage Vuj between the terminals Ai and N is equal to the voltage Vcuj of the capacitor Cj, and at this time, the capacitor Cj is charged. As shown in FIG. 6B, the reactor is provided with an intermediate tap, and an inductance lac between the intermediate tap c and the terminal a and an inductance lbc between the intermediate tap c and the terminal b are made equal.
この様な構成において、各アームを構成するコンデンサの電圧及び各アームのコンデンサ電圧の総和は等しくする必要がある。特許文献１に示されたコンデンサ電圧を等しくするための制御ブロック図を図７に示す。各相とも同じであるので、U相について説明する。
コンデンサ電圧指令値Ｖｃ*と実際値Ｖｃｕｊ（ｊ＝１〜１６）の差を求め、ゲイン（Ｋ４）倍して、この値と相電流ｉｕとを掛算器ＭＬで掛算して有効電力を求め、バランス制御のための電圧指令値ＶＢＩｕｊ*を求める方式である。ここで、ＳＥＬは符号選択回路で、＋１を選択すると下アームの単位チョッパセル用の電圧指令値ＶＢＩｕｊ*が、−１を選択すると上アームの単位チョッパセル用の電圧指令値ＶＢＩｕｊ*が出力される。
この制御方式は、コンデンサ電圧指令値Ｖｃ*に、各直流コンデンサの電圧値Ｖｃｕｊ（ｊ＝１〜１６）をそれぞれ追従させる制御である。
In such a configuration, the sum of the voltage of the capacitor constituting each arm and the capacitor voltage of each arm needs to be equal. FIG. 7 shows a control block diagram for equalizing the capacitor voltages disclosed in Patent Document 1. In FIG. Since each phase is the same, the U phase will be described.
The difference between the capacitor voltage command value Vc * and the actual value Vcuj (j = 1 to 16) is obtained, multiplied by the gain (K4), and this value and the phase current iu are multiplied by the multiplier ML to obtain the active power, In this method, a voltage command value VBIuj * for balance control is obtained. Here, SEL is a sign selection circuit. When +1 is selected, the voltage command value VBIuj * for the lower arm unit chopper cell is output. When -1 is selected, the voltage command value VBIuj * for the upper arm unit chopper cell is output.
This control method is a control in which the voltage value Vcuj (j = 1 to 16) of each DC capacitor follows the capacitor voltage command value Vc *.
例えば、上アーム内の各チョッパセルＵ１〜Ｕ８において、直流コンデンサＣＵ１の電圧Ｖcu1が直流コンデンサ電圧指令値Ｖｃ*よりも小さい場合、直流コンデンサＣＵ１の電圧値Ｖcu1を増加させるために上アーム内のチョッパセルＣＵ１に正の有効電流を流入させる。このために、個別バランス制御の電圧指令値ＶＢＩｕｊ*（ただし、ｊ＝１〜８）を用いる。同様に、下アームの各チョッパセルについては、個別バランス制御の電圧指令値ＶＢＩｕｊ*（ただし、ｊ＝９〜１６）を用いる。 For example, in the chopper cells U1 to U8 in the upper arm, when the voltage Vcu1 of the DC capacitor CU1 is smaller than the DC capacitor voltage command value Vc *, the chopper cell CU1 in the upper arm is increased in order to increase the voltage value Vcu1 of the DC capacitor CU1. A positive active current is allowed to flow into the. For this purpose, the voltage command value VBIuj * (where j = 1 to 8) for individual balance control is used. Similarly, for each chopper cell of the lower arm, a voltage command value VBIuj * (where j = 9 to 16) for individual balance control is used.
上述のように、従来の技術では、直流電圧検出と直流電圧指令値との偏差にアーム電流を乗ずる必要があるため、セル数が増えた場合には、直流電圧分担制御のための演算量が増え、それに対応可能な高機能な制御装置が必要となる。その結果、制御装置が高価格化する。また、各アームの電流検出も必要となる。
従って、本発明の課題は、電圧指令値と電圧検出値との偏差にアーム電流を乗算するなどの処理が不要で、演算量を削減できるチョッパセルのコンデンサ電圧バランス制御方式を提供し、制御装置の低価格化を図ることである。
As described above, in the conventional technique, it is necessary to multiply the deviation between the DC voltage detection and the DC voltage command value by the arm current. Therefore, when the number of cells increases, the amount of calculation for the DC voltage sharing control increases. Increasingly, there is a need for highly functional control devices that can cope with this. As a result, the price of the control device increases. Also, it is necessary to detect the current of each arm.
Accordingly, an object of the present invention is to provide a capacitor voltage balance control method for a chopper cell that does not require a process such as multiplying a deviation between a voltage command value and a voltage detection value by an arm current, and can reduce the amount of calculation. This is to reduce the price.
上述の課題を解決するために、第1の発明においては、半導体スイッチ素子とダイオードを逆並列接続した半導体スイッチ回路を直列接続して構成した半導体スイッチ直列回路と、前記半導体スイッチ直列回路と並列接続したコンデンサとからなる単位チョッパセルを複数個直列接続したアームと、前記アームを直列接続した１相分の上下アームと、から構成され、前記上下アームの直列接続点を交流端子とするモジュラーマルチレベルコンバータにおいて、前記アームを構成する各単位チョッパセルのコンデンサの直流電圧に不平衡が生じた場合、前記直流電圧が低くなった前記単位チョッパセルの前記半導体スイッチ素子の短絡防止のためのオンディレー時間をそれまでのオンディレー時間より長くする。 In order to solve the above-mentioned problem, in the first invention, a semiconductor switch series circuit configured by connecting in series a semiconductor switch circuit in which a semiconductor switch element and a diode are connected in antiparallel, and a parallel connection with the semiconductor switch series circuit A modular multi-level converter comprising an arm in which a plurality of unit chopper cells each composed of a capacitor are connected in series, and an upper and lower arm for one phase in which the arms are connected in series, with the series connection point of the upper and lower arms as an AC terminal When the DC voltage of the capacitor of each unit chopper cell constituting the arm is unbalanced, the on-delay time for preventing the short circuit of the semiconductor switch element of the unit chopper cell when the DC voltage is low Longer than the on-delay time.
第２の発明では、第１の発明において、上アームの各々のコンデンサ直流電圧の和と下アームの各々のコンデンサ直流電圧の和との電圧分担に不平衡が生じた場合、直流電圧が低くなったアームを構成する各単位チョッパセルの前記半導体スイッチ素子の短絡防止のためのオンディレー時間をそれまでのオンディレー時間より長くする。 In the second invention, in the first invention, when an unbalance occurs in the voltage sharing between the sum of the capacitor DC voltages of the upper arms and the sum of the capacitor DC voltages of the lower arms, the DC voltage is lowered. Further, the on-delay time for preventing the short circuit of the semiconductor switch element of each unit chopper cell constituting the arm is made longer than the on-delay time so far.
本発明では、各単位チョッパセルのコンデンサの電圧バランス方式として、各単位チョッパセルのコンデンサの直流電圧を検出し、直流電圧が他の各単位チョッパセルの電圧より低いチョッパセルの半導体スイッチ素子の短絡防止のためのオンディレー時間を長くするようにした。また、上下アーム間で直流電圧の和にアンバランスが生じた場合に電圧の低い側のアームを構成する各単位チョッパセルの前記半導体スイッチ素子の短絡防止のためのオンディレー時間をそれまでのオンディレー時間より長くするようにした。 In the present invention, as a voltage balancing method for the capacitors of each unit chopper cell, the DC voltage of the capacitor of each unit chopper cell is detected, and the DC voltage is lower than the voltage of each other unit chopper cell for preventing the short circuit of the semiconductor switch element of the chopper cell. Increased the on-delay time. In addition, when an unbalance occurs in the sum of the DC voltages between the upper and lower arms, the on-delay time for preventing the short circuit of the semiconductor switch element of each unit chopper cell constituting the arm on the lower voltage side is reduced to the on-delay time until then. I made it longer than time.
この結果、従来のように電圧指令値と電圧検出値との偏差にアーム電流を乗算するなどの処理が不要で、演算量が削減でき、制御装置の低価格化を図ることが可能となる。 As a result, it is not necessary to perform a process such as multiplying the deviation between the voltage command value and the voltage detection value by the arm current as in the prior art, the amount of calculation can be reduced, and the price of the control device can be reduced.
本発明の要点は、半導体スイッチ素子を直列接続した半導体スイッチ直列回路と、前記半導体スイッチ直列回路と並列接続したコンデンサとからなる単位チョッパセルを複数個直列接続したアームと、前記アームを直列接続した１相分の上下アームと、から構成され、前記上下アームの直列接続点を交流端子とするモジュラーマルチレベルコンバータにおいて、前記アームを構成する各単位チョッパセルのコンデンサの直流電圧に不平衡が生じた場合、前記直流電圧が低くなった前記単位チョッパセルの前記半導体スイッチ素子の短絡防止のためのオンディレー時間をそれまでのオンディレー時間より長くする点である。 The gist of the present invention is that a semiconductor switch series circuit in which semiconductor switch elements are connected in series, an arm in which a plurality of unit chopper cells each composed of a capacitor connected in parallel with the semiconductor switch series circuit, and an arm in which the arms are connected in series In a modular multi-level converter composed of upper and lower arms for a phase and having the series connection point of the upper and lower arms as an AC terminal, when an unbalance occurs in the DC voltage of the capacitor of each unit chopper cell constituting the arm, The on-delay time for preventing a short circuit of the semiconductor switch element of the unit chopper cell in which the DC voltage is low is made longer than the on-delay time until then.
図１に、本発明の第1の実施例を示す。半導体スイッチ素子Ｕ１とＸ１とを直列接続した半導体スイッチ直列回路とコンデンサＣ１との並列接続回路で構成された第１の単位チョッパセルＣＣ１と、半導体スイッチ素子Ｕ２とＸ２とを直列接続した半導体スイッチ直列回路とコンデンサＣ２との並列接続回路で構成された第２の単位チョッパセルＣＣ２とを直列接続した回路での実施例である。 FIG. 1 shows a first embodiment of the present invention. A semiconductor switch series circuit in which a first unit chopper cell CC1 configured by a parallel connection circuit of a semiconductor switch series circuit in which semiconductor switch elements U1 and X1 are connected in series and a capacitor C1, and semiconductor switch elements U2 and X2 are connected in series. This is an embodiment of a circuit in which a second unit chopper cell CC2 configured by a parallel connection circuit of a capacitor C2 is connected in series.
第１の単位チョッパセルＣＣ１のコンデンサＣ１の電圧ＶＣ１を検出する電圧検出器ＶＤ１の出力と、第２の単位チョッパセルＣＣ２のコンデンサＣ２の電圧ＶＣ２を検出する電圧検出器ＶＤ２の出力とは、オンディレー時間演算回路ＤＴＣに入力される。オンディレー時間演算回路ＤＴＣでは、第１の単位チョッパセルＣＣ１のコンデンサＣ１の電圧ＶＣ１と第２の単位チョッパセルＣＣ２のコンデンサＣ２の電圧ＶＣ２との偏差に応じたオンディレー時間Ｔ＋ΔＴを演算し、オンディレー時間設定回路ＯＤＣに送出する。 The output of the voltage detector VD1 for detecting the voltage VC1 of the capacitor C1 of the first unit chopper cell CC1 and the output of the voltage detector VD2 for detecting the voltage VC2 of the capacitor C2 of the second unit chopper cell CC2 are on-delay time. Input to the arithmetic circuit DTC. The on-delay time calculation circuit DTC calculates an on-delay time T + ΔT according to the deviation between the voltage VC1 of the capacitor C1 of the first unit chopper cell CC1 and the voltage VC2 of the capacitor C2 of the second unit chopper cell CC2. Send to setting circuit ODC.
図２にオンディレー時間演算回路ＤＴＣの詳細制御ブロック図を示す。単位チョッパセルが２直列の場合の構成例である。図２（ａ）がコンデンサ電圧の平均値演算回路、図２（ｂ）が第１のチョッパセルＣＣ１のオンディレイー時間演算回路、図２（ｃ）が第２のチョッパセルＣＣ２のオンディレイー時間演算回路である。
まず、図２（ａ）に示すコンデンサ電圧の平均値演算回路で、単位チョッパセルＣＣ１のコンデンサ電圧ＶＣ１と、単位チョッパセルＣＣ２のコンデンサ電圧ＶＣ２を加算器ＡＤ１で加算し、その加算値から平均値演算器ＡＶＥによりコンデンサ電圧平均値ＶＣａｖｅを演算する。
FIG. 2 shows a detailed control block diagram of the on-delay time arithmetic circuit DTC. It is a structural example in the case where two unit chopper cells are in series. 2A is an average value calculation circuit for capacitor voltage, FIG. 2B is an on-delay time calculation circuit for the first chopper cell CC1, and FIG. 2C is an on-delay time calculation circuit for the second chopper cell CC2.
First, in the capacitor voltage average value calculation circuit shown in FIG. 2A, the capacitor voltage VC1 of the unit chopper cell CC1 and the capacitor voltage VC2 of the unit chopper cell CC2 are added by the adder AD1, and the average value calculator is calculated from the added value. The capacitor voltage average value VCave is calculated by AVE.
次に、図２（ｂ）に示す単位チョッパセルＣＣ１のオンディレー時間演算回路ＤＴＣ１での動作を説明する。コンデンサ電圧の平均値ＶＣａｖｅから単位チョッパセルＣＣ１のコンデンサ電圧ＶＣ１を加算器ＡＤ２で減算し、その偏差を調節器ＲＥＧ１に入力する。調節器ＲＥＧ１では、偏差が正（すなわち、ＶＣ１＜ＶＣａｖｅ）であれば、その出力ΔT（オンディレー時間増加設定）は正となり、オンディレー時間初期設定値Ｔに加算され、オンディレー時間設定値はＴ＋ΔＴとなる。オンディレー時間Ｔ＋ΔＴは、オンディレー時間設定回路ＯＤＣ１により、半導体スイッチ素子Ｕ１、Ｘ１のゲート信号にオンディレー時間Ｔ＋ΔＴが付加される。なお、調節器ＲＥＧ１は、PI調節器等で構成される。
前記の調節器ＲＥＧ１の入力偏差が負の場合（すなわち、ＶＣ１＞ＶＣａｖｅ）の場合、調節器ＲＥＧ１の出力は、制限器（リミッタ）ＬＩＭ１で制限され零(ΔT＝0)となり、オンディレー時間は延長されない。
このように、単位チョッパセルＣＣ１のコンデンサ電圧ＶＣ１が、直列接続された単位チョッパセルのコンデンサ電圧の平均値よりも低くなった場合にのみ、オンディレー時間を延長する。
Next, the operation in the on-delay time arithmetic circuit DTC1 of the unit chopper cell CC1 shown in FIG. 2B will be described. The capacitor voltage VC1 of the unit chopper cell CC1 is subtracted from the average value VCave of the capacitor voltage by the adder AD2, and the deviation is input to the regulator REG1. In the regulator REG1, if the deviation is positive (that is, VC1 <VCave), its output ΔT (on delay time increase setting) is positive and is added to the on delay time initial setting value T, and the on delay time setting value is T + ΔT. The on-delay time T + ΔT is added by the on-delay time setting circuit ODC1 to the gate signals of the semiconductor switch elements U1 and X1. The adjuster REG1 is composed of a PI adjuster or the like.
When the input deviation of the regulator REG1 is negative (ie, VC1> VCave), the output of the regulator REG1 is limited by the limiter LIM1 and becomes zero (ΔT = 0), and the on-delay time is Not extended.
As described above, the on-delay time is extended only when the capacitor voltage VC1 of the unit chopper cell CC1 becomes lower than the average value of the capacitor voltages of the unit chopper cells connected in series.
次に、図２（ｂ）に示す単位チョッパセルＣＣ２のオンディレー時間演算回路ＤＴＣ２での動作を説明する。コンデンサ電圧の平均値ＶＣａｖｅから単位チョッパセルＣＣ２のコンデンサ電圧ＶＣ２を加算器ＡＤ４で減算し、その偏差を調節器ＲＥＧ２に入力する。調節器ＲＥＧ２では、偏差が正（すなわち、ＶＣ２＜ＶＣａｖｅ）であれば、その出力ΔT（オンディレー時間増加設定）は正となり、オンディレー時間初期設定値Ｔに加算され、オンディレー時間設定値はＴ＋ΔＴとなる。オンディレー時間Ｔ＋ΔＴは、オンディレー時間設定回路ＯＤＣ２により、半導体スイッチ素子Ｕ２、Ｘ２のゲート信号にオンディレー時間Ｔ＋ΔＴが付加される。なお、調節器ＲＥＧ２は、PI調節器等で構成される。
前記の調節器ＲＥＧ２の入力偏差が負の場合（すなわち、ＶＣ２＞ＶＣａｖｅ）の場合、調節器ＲＥＧ２の出力は、制限器（リミッタ）ＬＩＭ２で制限され零(ΔT＝0)となり、オンディレー時間は延長されない。このように、単位チョッパセルＣＣ２のコンデンサ電圧ＶＣ２が、直列接続された単位チョッパセルのコンデンサ電圧の平均値よりも低くなった場合にのみ、オンディレー時間を延長する。
Next, the operation in the on-delay time arithmetic circuit DTC2 of the unit chopper cell CC2 shown in FIG. The capacitor voltage VC2 of the unit chopper cell CC2 is subtracted from the average value VCave of the capacitor voltage by the adder AD4, and the deviation is input to the regulator REG2. In the regulator REG2, if the deviation is positive (that is, VC2 <VCave), the output ΔT (on delay time increase setting) is positive and is added to the on delay time initial setting value T, and the on delay time setting value is T + ΔT. The on-delay time T + ΔT is added to the gate signals of the semiconductor switch elements U2, X2 by the on-delay time setting circuit ODC2. The adjuster REG2 is composed of a PI adjuster or the like.
When the input deviation of the regulator REG2 is negative (that is, VC2> VCave), the output of the regulator REG2 is limited by a limiter LIM2 to zero (ΔT = 0), and the on-delay time is Not extended. Thus, the on-delay time is extended only when the capacitor voltage VC2 of the unit chopper cell CC2 becomes lower than the average value of the capacitor voltages of the unit chopper cells connected in series.
以上の動作例のように、オンディレー時間を調整するオンディレー時間演算回路ＤＴＣでは、偏差量に応じて電圧の低い方の単位チョッパセルの短絡防止用のオンディレー時間を長くした信号をオンディレー時間設定回路を介してゲート信号生成回路ＧＰＣに送出する。ゲート信号生成回路ＧＰＣでは、各単位チョッパセルを構成する半導体スイッチ用のオンオフ信号を生成し、各単位チョッパセルに送出する。コンデンサ電圧の低い方の単位チョッパセルの半導体スイッチ素子用のオンオフ信号のオンディレー時間を長くするとコンデンサを充電する時間が長くなるとともにコンデンサからの放電時間が短くなり、コンデンサ電圧を上昇させることができる。 As in the above operation example, in the on-delay time arithmetic circuit DTC for adjusting the on-delay time, a signal obtained by increasing the on-delay time for preventing a short circuit of the unit chopper cell having a lower voltage according to the deviation amount is used as the on-delay time. The signal is sent to the gate signal generation circuit GPC via the setting circuit. In the gate signal generation circuit GPC, an on / off signal for a semiconductor switch constituting each unit chopper cell is generated and sent to each unit chopper cell. When the on-delay time of the on / off signal for the semiconductor switch element of the unit chopper cell having the lower capacitor voltage is lengthened, the time for charging the capacitor becomes longer and the discharge time from the capacitor becomes shorter, so that the capacitor voltage can be increased.
各単位チョッパセルＣＣ１とＣＣ２は、直列に接続されているため出力電流(アーム電流)Iは同じであるが、装置損失の違い等により、各単位チョッパセルのコンデンサ直流電圧ＶＣ１とＶＣ２に不平衡を生ずる。図３にオンオフ信号とオンディレー時間との関係を、図４に単位チョッパセルの半導体スイッチ素子のオンオフと直流コンデンサＣ１の充放電の関係を示す。単位チョッパセルＣＣ１とＣＣ２の回路構成と動作は同じであるので、単位チョッパセルＣＣ１の回路を用いて説明する。 Since the unit chopper cells CC1 and CC2 are connected in series, the output current (arm current) I is the same, but the capacitor DC voltages VC1 and VC2 of the unit chopper cells are unbalanced due to the difference in the device loss. . FIG. 3 shows the relationship between the on / off signal and the on-delay time, and FIG. 4 shows the relationship between on / off of the semiconductor switch element of the unit chopper cell and charging / discharging of the DC capacitor C1. Since the circuit configurations and operations of the unit chopper cells CC1 and CC2 are the same, description will be made using the circuit of the unit chopper cell CC1.
先ず、出力電流Iが、出力端子Ｎから流入し、出力端子ＡＣから流出している場合について説明する。半導体スイッチ素子Ｕ１がオンしているモード1では、出力端子Ｎ→直流コンデンサＣ１→半導体スイッチ素子Ｕ１→出力端子ＡＣ１の経路で電流Iが流れる。このモードでは、直流コンデンサＣ１は放電される。半導体スイッチ素子Ｕ１とＸ１の両方がオフしているモード２では、出力端子Ｎ→半導体スイッチ素子Ｘ１のフリーホイールダイオード(以下ＦＷＤ)→出力端子ＡＣ１の経路で電流Iが流れる。このモードでは、直流コンデンサC1の充放電はない。半導体スイッチ素子Ｘ１がオンしているモード３では、出力端子Ｎ→半導体スイッチ素子Ｘ１のＦＷＤ→出力端子ＡＣ１の経路で電流Iが流れる。このモードでは、直流コンデンサＣ１の充放電はない。 First, the case where the output current I flows from the output terminal N and flows out from the output terminal AC will be described. In mode 1 in which the semiconductor switch element U1 is on, a current I flows through the path of the output terminal N → the DC capacitor C1 → the semiconductor switch element U1 → the output terminal AC1. In this mode, the DC capacitor C1 is discharged. In mode 2 in which both the semiconductor switch elements U1 and X1 are off, the current I flows through the path from the output terminal N → the free wheel diode (hereinafter referred to as FWD) of the semiconductor switch element X1 → the output terminal AC1. In this mode, there is no charge / discharge of the DC capacitor C1. In mode 3 in which the semiconductor switch element X1 is on, a current I flows through a path from the output terminal N → the FWD of the semiconductor switch element X1 → the output terminal AC1. In this mode, there is no charge / discharge of the DC capacitor C1.
次に、出力電流Iが、出力端子ＡＣ１から流入し、出力端子Ｎから流出している場合について説明する。半導体スイッチ素子Ｕ１がオンしているモード４では、出力端子ＡＣ１→半導体スイッチ素子Ｕ１のＦＷＤ→直流コンデンサＣ１→出力端子Ｎの経路で電流Iが流れる。このモードでは、直流コンデンサＣ１は充電される。半導体スイッチ素子Ｕ１とＸ１の両方がオフしているモード５では、出力端子ＡＣ１→半導体スイッチ素子Ｕ１のＦＷＤ→直流コンデンサＣ１→出力端子Ｎの経路で電流Iが流れる。このモードでは、直流コンデンサＣ１は充電される。半導体スイッチ素子Ｘ１がオンしているモード６では、出力端子ＡＣ１→半導体スイッチ素子Ｘ１→出力端子Ｎの経路で電流Iが流れる。このモードでは、直流コンデンサＣ１の充放電はない。 Next, a case where the output current I flows from the output terminal AC1 and flows out from the output terminal N will be described. In mode 4 in which the semiconductor switch element U1 is on, the current I flows through the path of the output terminal AC1 → the FWD of the semiconductor switch element U1 → the DC capacitor C1 → the output terminal N. In this mode, the DC capacitor C1 is charged. In mode 5 in which both the semiconductor switch elements U1 and X1 are off, the current I flows through the path of the output terminal AC1, the FWD of the semiconductor switch element U1, the DC capacitor C1, and the output terminal N. In this mode, the DC capacitor C1 is charged. In mode 6 in which the semiconductor switch element X1 is on, a current I flows through the path of the output terminal AC1 → the semiconductor switch element X1 → the output terminal N. In this mode, there is no charge / discharge of the DC capacitor C1.
次に、直列接続された半導体スイッチ素子の短絡を防止するためのオンディレー時間とコンデンサの充電の関係を説明する。通常単位チョッパセルでは、半導体スイッチ素子直列回路と並列にコンデンサが接続されているため、半導体スイッチ素子の短絡防止のために、図３に示すようなオンディレー時間を設けている。図３（ａ）が通常の動作で半導体スイッチ素子のスイッチング時間から決められる最低限のオンディレー時間時間Ｔを備えた場合の動作図である。ここで、単位チョッパセルＣＣ１の直流電圧ＶＣ１が、単位チョッパセルＣＣ２の直流電圧ＶＣ２より低くなった場合に、図３(b)に示すように、単位チョッパセルＣＣ１のオンディレー時間をＴ＋ΔＴに増加させる。オンディレー時間が増加した分、単位チョッパセルＣＣ１の半導体スイッチ素子Ｕ１とＸ１のオン期間は減少する。 Next, the relationship between the on-delay time for preventing a short circuit of the semiconductor switch elements connected in series and the charging of the capacitor will be described. In the normal unit chopper cell, since a capacitor is connected in parallel with the semiconductor switch element series circuit, an on-delay time as shown in FIG. 3 is provided to prevent a short circuit of the semiconductor switch element. FIG. 3A is an operation diagram when a minimum on-delay time T determined from the switching time of the semiconductor switch element is provided in a normal operation. Here, when the DC voltage VC1 of the unit chopper cell CC1 becomes lower than the DC voltage VC2 of the unit chopper cell CC2, as shown in FIG. 3B, the on-delay time of the unit chopper cell CC1 is increased to T + ΔT. The on-period of the semiconductor switch elements U1 and X1 of the unit chopper cell CC1 decreases as the on-delay time increases.
オンディレー期間が増加し、オン期間が減少したことにより、以下の動作となる。
第１の動作は、モード1の期間が減少し、モード２の期間が増加する動作である。この時モード1の期間の減少は、直流コンデンサＣ１の放電期間が減少することになり、コンデンサＣ１の直流電圧ＶＣ１を上昇させることが出来る。第２の動作は、モード３の期間が減少し、モード２の期間が増加する動作である。この時は、両モードとも、直流コンデンサＣ１の充放電を行なわないモードであるため、直流電圧の上昇はない。第３の動作は、モード４の期間が減少し、モード５の期間が増加する動作である。この時は、両モードとも、直流コンデンサＣ１を充電するモードであるため、直流電圧の上昇はない。第４の動作は、モード６の期間が減少し、モード５の期間が増加する動作である。モード５の期間の増加は、直流コンデンサＣ１の充電期間が増加することになり、直流電圧ＶＣ１を上昇させることができる。
As the on-delay period increases and the on-period decreases, the following operation is performed.
The first operation is an operation in which the mode 1 period decreases and the mode 2 period increases. At this time, the decrease in the mode 1 period results in a decrease in the discharge period of the DC capacitor C1, and the DC voltage VC1 of the capacitor C1 can be increased. The second operation is an operation in which the mode 3 period decreases and the mode 2 period increases. At this time, since both modes are modes in which the DC capacitor C1 is not charged / discharged, the DC voltage does not increase. The third operation is an operation in which the period of mode 4 decreases and the period of mode 5 increases. At this time, since both modes are modes in which the DC capacitor C1 is charged, there is no increase in DC voltage. The fourth operation is an operation in which the period of mode 6 decreases and the period of mode 5 increases. An increase in the period of mode 5 increases the charging period of the DC capacitor C1, and can increase the DC voltage VC1.
上述のように、オンディレー時間を増加させることにより、直流コンデンサＣ１の充電期間を増加させ、かつ、放電期間を減少させることが出来る。その結果、直流電圧ＶＣ１を上昇させることができる。なお、この動作はセルの出力電流Iの極性に無関係に動作するので、電流極性により増加させるオンディレー時間の値を切替える必要はない。また、出力電流(アーム電流)Iの検出を行う必要もない。 As described above, by increasing the on-delay time, the charging period of the DC capacitor C1 can be increased and the discharging period can be decreased. As a result, the DC voltage VC1 can be increased. Since this operation is performed regardless of the polarity of the output current I of the cell, it is not necessary to switch the value of the on-delay time that is increased by the current polarity. Further, it is not necessary to detect the output current (arm current) I.
本発明の第２の実施例を説明する。モジュラーマルチレベルコンバータを構成する上下アームの上側アーム（Ｕアーム)の直列接続された全単位チョッパセルのコンデンサの直流電圧の加算値と、下側アーム（Ｘアーム)の直列接続された全単位チョッパセルのコンデンサ直流電圧の加算値とを比較し、直流電圧が低いアームのオンディレー時間を増加させることにより、そのアームを構成する全てのセルの直流電圧を上昇させる方式である。その結果、直流電圧が低いアームの直流電圧を上昇させることができる。詳細な動作は、実施例１と同様であるため、省略する。 A second embodiment of the present invention will be described. The added value of the DC voltage of the capacitors of all unit chopper cells connected in series in the upper arm (U arm) of the upper and lower arms constituting the modular multilevel converter, and the total unit chopper cell of the lower arm (X arm) connected in series This is a method in which the DC voltage of all the cells constituting the arm is increased by comparing the added value of the capacitor DC voltage and increasing the on-delay time of the arm having a low DC voltage. As a result, the DC voltage of the arm having a low DC voltage can be increased. The detailed operation is the same as that in the first embodiment, and is therefore omitted.
尚、上記実施例には単位チョッパセルを２個直列接続した場合の例を示したが、直列接続数が３個以上の場合には、コンデンサ電圧の平均値と実際値との偏差からオンディレー時間をＴ＋ΔＴを求め、ゲート信号を生成する制御回路は直列接続数と同じ数の回路が必要となる。 In the above embodiment, an example in which two unit chopper cells are connected in series is shown. However, when the number of series connection is three or more, the on-delay time is calculated from the deviation between the average value and the actual value of the capacitor voltage. The control circuit for obtaining T + ΔT and generating a gate signal requires the same number of circuits as the number of serial connections.
本発明は、単位チョッパセルを直列接続してアームを構成するモジュラーマルチレベルコンバータにおいて、アーム電流検出を必要とせず、コンデンサの直流電圧検出だけの簡単な方法で、アームを構成する直列接続された単位チョッパセル間の直流電圧不平衡と、上下アーム間の直流電圧分担不平衡を解消する制御方式であり、高電圧の電動機駆動装置、系統連系用電力変換装置などに適用可能である。 The present invention provides a modular multi-level converter in which unit chopper cells are connected in series to form an arm, and does not require arm current detection, and a unit connected in series to form an arm by a simple method of detecting a DC voltage of a capacitor. This control method eliminates the DC voltage imbalance between the chopper cells and the DC voltage sharing imbalance between the upper and lower arms, and can be applied to a high voltage motor drive device, a grid interconnection power conversion device, and the like.
ＣＣ１、ＣＣ２、Ｕ１〜Ｕ１６、Ｖ１〜Ｖ１６、Ｗ１〜Ｗ１６・・・単位チョッパセル
Ｃ１、Ｃ２、CU1〜CU16、CV1〜CV16、CW1〜CW16、Ｃｊ・・・コンデンサ
Ｌ１、Ｌ２、Ｌ３・・・リアクトル Ｃｄ：コンデンサ
ＳＷ１、ＳＷ２、Ｕ１、Ｕ２、Ｘ１、Ｘ２・・・半導体スイッチ素子
ＤＴＣ、ＤＴＣ１、ＤＴＣ２・・・オンディレー時間演算回路
ＯＤＣ、ＯＤＣ１、ＯＤＣ２・・・オンディレー時間設定回路
ＧＰＣ、ＧＰＣ１、ＧＰＣ２・・・ゲート信号生成回路
ＡＤ、ＡＤ１〜ＡＤ５・・・加算器
Ｋ４・・・ゲイン ＭＬ・・・乗算器 ＳＥＬ・・・符号選択回路
ＡＶＥ・・・平均値演算器 ＲＥＧ１、ＲＥＧ２・・・調節器
ＬＩＭ１、ＬＩＭ２・・・制限器（リミッタ）
CC1, CC2, U1-U16, V1-V16, W1-W16 ... Unit chopper cells C1, C2, CU1-CU16, CV1-CV16, CW1-CW16, Cj ... Capacitors L1, L2, L3 ... Reactors Cd: Capacitor SW1, SW2, U1, U2, X1, X2 ... Semiconductor switch element DTC, DTC1, DTC2 ... On-delay time arithmetic circuit ODC, ODC1, ODC2 ... On-delay time setting circuit GPC, GPC1, GPC2 ... Gate signal generation circuit AD, AD1 to AD5 ... Adder K4 ... Gain ML ... Multiplier SEL ... Sign selection circuit AVE ... Average value calculator REG1, REG2 ... Regulator LIM1, LIM2 ... Limiter (limiter)
Claims (2)
前記アームを構成する各単位チョッパセルのコンデンサの直流電圧に不平衡が生じた場合、前記直流電圧が低くなった前記単位チョッパセルの前記半導体スイッチ素子の短絡防止のためのオンディレー時間をそれまでのオンディレー時間より長くすることを特徴とするモジュラーマルチレベルコンバータ。 A semiconductor switch series circuit configured by connecting in series a semiconductor switch circuit in which semiconductor switch elements and diodes are connected in reverse parallel; and an arm in which a plurality of unit chopper cells each including a capacitor connected in parallel with the semiconductor switch series circuit are connected in series; In a modular multi-level converter composed of upper and lower arms for one phase in which the arms are connected in series, with the series connection point of the upper and lower arms being an AC terminal,
When an unbalance occurs in the DC voltage of the capacitor of each unit chopper cell that constitutes the arm, the ON delay time for preventing the short circuit of the semiconductor switch element of the unit chopper cell in which the DC voltage is low is turned on until then. Modular multilevel converter characterized by longer than delay time.
上下アーム各々のコンデンサ直流電圧の和の直流電圧分担に不平衡が生じた場合、直流電圧が低くなったアームを構成する各単位チョッパセルの前記半導体スイッチ素子の短絡防止のためのオンディレー時間をそれまでのオンディレー時間より長くすることを特徴とするモジュラーマルチレベルコンバータ。 The modular multi-level converter according to claim 1,
When an imbalance occurs in the DC voltage sharing of the sum of the capacitor DC voltages of the upper and lower arms, the on-delay time for preventing the short circuit of the semiconductor switch element of each unit chopper cell constituting the arm where the DC voltage is low is set. Modular multilevel converter characterized by longer than on-delay time.
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