JP2011049945A - プッシュプル増幅回路およびこれを用いた演算増幅回路 - Google Patents
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Abstract
【課題】回路規模、消費電流が大きかった。
【解決手段】第1の電流経路は入力信号に応じて第1の電流を流す第1のトランジスタを有し、前記第2の電流経路は前記第1の電流に応じて前記第1の電流と逆相の第2の電流を流す第2のトランジスタと第1の抵抗と前記第1の抵抗の一端に接続され前記第1の抵抗の他端が制御端子に接続される第3のトランジスタとを有し、前記第3の電流経路は出力端子と前記入力信号に応じて前記第1の電流と同相の電流を流す第4のトランジスタと前記第1の抵抗と前記第3のトランジスタとの間の第1のノードの電位に応じて前記第2の電流と同相の電流を流す第5のトランジスタと、を有するプッシュプル増幅回路。
【選択図】図1
【解決手段】第1の電流経路は入力信号に応じて第1の電流を流す第1のトランジスタを有し、前記第2の電流経路は前記第1の電流に応じて前記第1の電流と逆相の第2の電流を流す第2のトランジスタと第1の抵抗と前記第1の抵抗の一端に接続され前記第1の抵抗の他端が制御端子に接続される第3のトランジスタとを有し、前記第3の電流経路は出力端子と前記入力信号に応じて前記第1の電流と同相の電流を流す第4のトランジスタと前記第1の抵抗と前記第3のトランジスタとの間の第1のノードの電位に応じて前記第2の電流と同相の電流を流す第5のトランジスタと、を有するプッシュプル増幅回路。
【選択図】図1
Description
本発明は、プッシュプル増幅回路およびこれを用いた演算増幅回路に関するものである。
図7に従来技術として、特許文献1のプッシュプル増幅回路1を示す。図7に示すように、プッシュプル増幅回路1は、定電流源I1〜I3と、NMOSトランジスタM1〜M5、M8と、ディプレッション型NMOSトランジスタM6と、PMOSトランジスタM7、M9と、抵抗R1〜R3と、信号入力端子TINと、信号出力端子TOUTとを有する。なお、NMOSトランジスタM1〜M5、M8、PMOSトランジスタM7、M9は、エンハンスメント型MOSトランジスタである。なお、符合「I1」〜「I3」は、定電流源を表すと同時に、その定電流源が出力する電流及び電流値も表すものとする。
プッシュプル増幅回路1の動作を説明する。まず、信号入力端子TINに入力される入力信号の電位Vin(以下、入力電圧と称す)が低下する場合を考える。入力電圧Vinが低下すると、PMOSトランジスタM7、M9のドレイン電流IM7、IM9が増加する。ここで、NMOSトランジスタM5とM4はカレントミラーを構成している。このため、ドレイン電流IM7が増加すると、NMOSトランジスタM4のドレイン電流IM4も増加する。ドレイン電流IM4が増加するとNMOSトランジスタM8のゲート・ソース間電圧V1が低下する。このことにより、NMOSトランジスタM8のドレイン電流が減少する。よって、信号出力端子TOUTの出力電圧Voutが上昇する。
次に、信号入力端子TINに入力される入力電圧Vinが上昇する場合を考える。入力電圧Vinが上昇すると、PMOSトランジスタM7、M9のドレイン電流IM7、IM9が減少する。ドレイン電流IM7が減少すると、NMOSトランジスタM4のドレイン電流IM4も減少する。ドレイン電流IM4が減少するとNMOSトランジスタM8のゲート・ソース間電圧V1が上昇する。このことにより、NMOSトランジスタM8のドレイン電流が増加する。よって、信号出力端子TOUTの出力電圧Voutが低下する。
このように、プッシュプル増幅回路1は、入力電圧Vinに応じたPMOSトランジスタM9、NMOSトランジスタM8のドレイン電流を流す。PMOSトランジスタM9、NMOSトランジスタM8は、プッシュプル増幅回路1の出力段の電流経路を構成する。このため、プッシュプル増幅回路1は、出力電流Ioutによるプッシュプル出力動作を行う。なお、信号出力端子TOUTから出力される出力電流Iout(吐き出し方向を正)の電流値がゼロ、つまり、ドレイン電流IM9、IM8の電流値がIM9=IM8となる場合に、適切なゲート・ソース間電圧V1がNMOSトランジスタM8に印加されるよう、定電流源I1〜I3、NMOSトランジスタM1〜M3、抵抗R1〜R2により構成される部分が調整されているものとする。
ここで、プッシュプル増幅回路1の動作で、出力電流Ioutを増加、或いは出力電圧Voutの上昇をより大きくするため、入力電圧Vinをより大きく低下させる場合を考える。入力電圧Vinが低下するとドレイン電流IM9が増加すると共にドレイン電流IM7が増加する。そして、ドレイン電流IM7の増加によりドレイン電流IM8が減少する。そして、電位Voutが上昇する。しかし、出力電圧Voutが電源電圧VDDに近い場合にはPMOSトランジスタM9のドレイン・ソース間電圧が小さくなる。このため、PMOSトランジスタM9が線形領域で動作することになり、入力電圧Vinを大きく低下させてもドレイン電流IM9の増加への寄与は小さくなる。よって、それ以上入力電圧Vinを低下させても、出力電流Ioutの増加、或いは出力電圧Voutの上昇をより大きくする有効な動作とはならない。このような場合にNMOSトランジスタM6と抵抗R3は、PMOSトランジスタM7のドレイン電流IM7の上限値を制御し、プッシュプル増幅回路1の低消費電力化を可能としている。この効果は、プッシュプル増幅回路1の以下のような動作原理によるものである。
ここで、上記効果を説明するため、プッシュプル増幅回路1において、NMOSトランジスタM6と抵抗R3がない構成を考える。まず、NMOSトランジスタM5はMOSダイオードを構成しているため、NMOSトランジスタM5のドレイン電圧V2は概略閾値電圧より少しだけ高い電圧、例えば、1.0V程度となる。電源電圧VDDを3.0VとするとPMOSトランジスタM7のドレイン・ソース間電圧は約2.0Vとなる。これは一般的にPMOSトランジスタM7が飽和領域で動作するためには十分な電圧である。このため、入力電圧Vinを低下させればドレイン電流IM7は、ますます増加し、出力電流Ioutの増加等の効果がないにもかかわらず、消費される無駄な電流だけは増加する。
しかし、プッシュプル増幅回路1において、NMOSトランジスタM6はディプレッション型であり、抵抗R3によってドレイン電流による自己バイアスが掛かる構成となっている。よって、NMOSトランジスタM6にはゲート・ソース間電圧がゼロ以下の領域のノーマリーオン電流以下の電流しか流れない。このため、ドレイン電流IM7の電流値の上限を制御し、無駄な消費電流の増加を防いでいる。
しかし、プッシュプル増幅回路1では、出力電流Ioutの電流値がゼロの場合でも、当該回路を正常な動作状態、つまり、一般的に待機状態と呼ばれる状態に保っておくためだけに定電流源I1〜I3、NMOSトランジスタM1〜M3、抵抗R1、R2から構成される部分が必要になる。この上記の構成自体は、当該回路の出力動作において直接の関係がない部分である。更に、上記の構成に流れる電流I1、I2、IM2も必要となる。
近年、回路を構成する素子数の削減が求められている。素子数を削減すれば回路を構成する部品数、或いはLSIのチップ面積を削減することが出来るため、製造コストの低減化が行える。さらに、回路の消費電流もより削減することが求められている。
しかし、このような製品要求があるにもかかわらず、プッシュプル増幅回路1においては、上述したように出力動作において直接の関係がない部分を構成する回路の規模が大きくなってしまっており、また消費電流も大きくなってしまう問題点がある。
本発明は、第1〜第3の電流経路を有し、前記第1の電流経路は、入力信号に応じて、前記第1の電流経路に第1の電流を流す第1のトランジスタを有し、前記第2の電流経路は、前記第1の電流に応じて、前記第2の電流経路に前記第1の電流と逆相の第2の電流を流す第2のトランジスタと、第1の抵抗と、前記第1の抵抗の一端に接続され、前記第1の抵抗の他端が制御端子に接続される第3のトランジスタと、を有し、前記第3の電流経路は、出力端子と、前記出力端子と接続され、前記入力信号に応じて、前記第3の電流経路に前記第1の電流と同相の電流を流す第4のトランジスタと、前記出力端子と接続され、前記第1の抵抗と前記第3のトランジスタとの間の第1のノードの電位に応じて前記第3の電流経路に前記第2の電流と同相の電流を流す第5のトランジスタと、を有するプッシュプル増幅回路である。
本発明にかかるプッシュプル増幅回路は、第1の電流経路に流れる第1の電流と同相の電流を、出力段である第3の電流経路が有する第4のトランジスタに流し、第2の電流経路に流れる第1の電流と逆相の電流を、第3の電流経路が有する第5のトランジスタに流すことができる。第2の電流経路は、入力信号による過度な消費電流を抑える機能を有しているため、本発明にかかる増幅回路は、過度な消費電流を抑える機能を有しつつ、最小限の電流経路を構成する素子だけでプッシュプル増幅回路を構成することが可能である。また、電流が流れる電流経路数が少なくてすむため、消費電流の削減効果も有する。
本発明は、回路規模及び消費電流の削減が可能なプッシュプル増幅回路を提供できる。
発明の実施の形態1
以下、本発明を適用した具体的な実施の形態1について、図面を参照しながら詳細に説明する。図1に本実施の形態にかかるプッシュプル増幅回路100の構成を示す。図1に示すように、プッシュプル増幅回路100は、定電流源I101、I102と、PMOSトランジスタMP101〜MP104と、NMOSトランジスタMN101、MN102と、抵抗R101と、信号入力端子TINと、信号出力端子TOUTとを有する。なお、符合「I101」、「I102」は、定電流源を表すと同時に、その定電流源が出力する電流及び電流値も表すものとする。また、符号「VDD」、「GND」は、それぞれ電源電圧端子、接地電圧端子を表すと同時に、その端子の供給する電源電圧、接地電圧を表すものとする。
PMOSトランジスタMP101は、ソースが電源電圧端子VDD、ドレインがノードN101、ゲートが信号入力端子TINにそれぞれ接続される。PMOSトランジスタMP102は、ソースが電源電圧端子VDD、ドレインがノードN101、ゲートがノードN101にそれぞれ接続される。
PMOSトランジスタMP103は、ソースが電源電圧端子VDD、ドレインがノードN102、ゲートがノードN101にそれぞれ接続される。PMOSトランジスタMP104は、ソースが電源電圧端子VDD、ドレインが信号出力端子TOUT、ゲートが信号入力端子TINにそれぞれ接続される。
抵抗R101は、一端がノードN102、他端がノードN103にそれぞれ接続される。NMOSトランジスタMN101は、ドレインがノードN103、ソースがノードN104、ゲートがノードN102にそれぞれ接続される。NMOSトランジスタMN102は、ドレインが信号出力端子TOUT、ソースが接地電圧端子GND、ゲートがノードN103にそれぞれ接続される。
定電流源I101は、ノードN101と接地電圧端子GNDとの間に接続される。定電流源I102は、ノードN104と接地電圧端子GNDとの間に接続される。
なお、回路の原理の理解を平易にするために、定電流源I101、I102は理想定電流源とする。但し、後述するが実際にはゲートに所定のバイアス電圧を印加され定電流駆動されるトランジスタや、カレントミラー構成され定電流駆動されるトランジスタによって構成されてもよい。また、信号入力端子TINには、外部から直接入力信号が入力されても良いし、当該回路の前段に差動増幅回路を組み合わせてもよい。この場合、その差動増幅回路の出力をTINへ接続し、全体として演算増幅回路(オペアンプ)を構成しても良い。
上記プッシュプル増幅回路100の動作を定性的に説明する。まず、信号入力端子TINに入力される入力信号の電位Vin(以下、入力電圧と称す)が低下する場合を考える。入力電圧Vinが低下すると、PMOSトランジスタMP101、MP104のドレイン電流IMP101、IMP104が増加する。
PMOSトランジスタMP102はMOSダイオードを構成しており、PMOSトランジスタMP102のドレイン電流IMP102は、定電流I101からドレイン電流IMP101の電流値を引いた値となる。よって、ドレイン電流IMP101が増加すると、逆にドレイン電流IMP102は減少する。
ここで、PMOSトランジスタMP102とMP103はカレントミラーを構成している。このため、ドレイン電流IMP102が減少すると、PMOSトランジスタMP103のドレイン電流IMP103も減少しようとする。
ところが、PMOSトランジスタMP103と定電流源I102は、同一電流経路上で直列接続されている。このため、ドレイン電流IMP103が減少しようとすると、PMOSトランジスタMP103と定電流源I102との間の接続点であるノードN102〜N104の電圧が下降する。この電圧降下は、PMOSトランジスタMP103のドレイン・ソース間電圧が大きくなることによるドレイン電流IMP103の増加分と、定電流源I102を構成するトランジスタのドレイン・ソース間電圧が小さくなることによる電流I102の減少分の両者の均衡が取れる電圧まで行われる。
この結果、ノードN102〜N104のそれぞれの電圧V102〜V104は何れも下降する。そして、ゲートがノードN103に接続されているNMOSトランジスタMN102のドレイン電流IMN102が減少し、信号出力端子TOUTの出力電圧Voutが上昇する。
次に、信号入力端子TINに入力される入力電圧Vinが上昇する場合を考える。入力電圧Vinが上昇すると、PMOSトランジスタMP101、MP104のドレイン電流IMP101、IMP104が減少する。
MOSダイオードを構成しているPMOSトランジスタMP102のドレイン電流IMP102は、定電流I101からドレイン電流IMP101の電流値を引いた値となるため、ドレイン電流IMP101が減少すると、逆にドレイン電流IMP102は増加する。
PMOSトランジスタMP102とMP103はカレントミラーを構成しているため、ドレイン電流IMP102が増加すると、PMOSトランジスタMP103のドレイン電流IMP103も増加しようとする。
ところが、PMOSトランジスタMP103と定電流源I102は、同一電流経路上で直列接続されている。このため、ドレイン電流IMP103が増加しようとすると、PMOSトランジスタMP103と定電流源I102との間の接続点であるノードN102〜N104の電圧が上昇する。この電圧上昇は、PMOSトランジスタMP103のドレイン・ソース間電圧が小さくなることによるドレイン電流IMP103の減少分と、定電流源I102を構成するトランジスタのドレイン・ソース間電圧が大きくなることによる電流I102の増加分の両者の均衡が取れる電圧まで行われる。
この結果、ノードN102〜N104のそれぞれの電圧V102〜V104は何れも上昇する。そして、ゲートがノードN103に接続されているNMOSトランジスタMN102のドレイン電流IMN102が増加し、信号出力端子TOUTの出力電圧Voutが低下する。このように、プッシュプル増幅回路100は、出力段にあるPMOSトランジスタMP104、NMOSトランジスタMN102のドレイン電流により、プッシュプル出力動作を行う。
更に、プッシュプル増幅回路100の動作を定量的に説明する。プッシュプル増幅回路100において、相対的な動作が必要なMOSトランジスタのゲートW/L比を式(1)のように定義する。なお、PMOSトランジスタMP101〜MP104のW/L比をそれぞれ「(W/L)MP101」〜「(W/L)MP104」と表すものとする。NMOSトランジスタMN101、MN102のW/L比をそれぞれ「(W/L)MN101」、「(W/L)MN102」と表すものとする。
但し、以下では、説明の簡略化のためにPMOSトランジスタMP101〜MP104、NMOSトランジスタMN101、MN102の短チャネル効果、基盤バイアス効果とアーリー電圧の影響を無視し、当該回路中の各素子の相対精度誤差がゼロであるとする。また、定電流源I101、I102を構成するトランジスタやPMOSトランジスタMP101〜MP104、NMOSトランジスタMN101、MN102が全て飽和領域で動作しているとする。なお、全トランジスタが飽和領域で動作する様に回路を設計することは電源電圧が極端に低い場合以外は一般的に容易であり、当該回路設計において一般性を失うことはない。また、NMOSトランジスタMN101、MN102の閾値電圧をVthn、相互コンダクタンス係数をβn(βn=μn・Coxn、μn:電子移動度、Coxn:単位面積当たりのゲート容量)とする。
次に、信号出力端子TOUTからの出力電流Ioutがゼロの場合、つまり当該回路が待機状態の場合のPMOSトランジスタMP101のドレイン電流IMP101を「I0」とする。この場合、式(6)、式(9)からドレイン電流IMN102は、式(10)のように表せられる。
以上のことから、式(7)、式(12)、式(13)が、それぞれ当該回路の設計において電圧V104、抵抗R101の抵抗値、定電流源I101、I102の出力する電流値を定義する条件となる。なお、式(7)を成立させるよう、適切な値の電圧V104、抵抗R101の抵抗値、定電流源I102の電流値を決定するが、このように式(7)を成立させること、つまり抵抗R101の電圧降下と、定電流源I102の両端の電位差をほぼ等しくすることは、NMOSトランジスタMN102のドレイン電流IMN102を安定して、NMOSトランジスタMN101のドレイン電流IMN101のr倍にするため必要である。
ここで、プッシュプル増幅回路100においても、プッシュプル増幅回路1と同様、出力電流Ioutの増加、或いは出力電圧Voutの上昇をより大きくするため、入力電圧Vinをより大きく低下させる場合を考える。入力電圧Vinが低下すると、ドレイン電流IMP104が増加すると共にドレイン電流IMP101も増加する。ところが、PMOSトランジスタMP101から接地電圧端子GNDへの電流経路には、定電流源I101が接続されている。このため、ドレイン電流IMP101の電流値が定電流源I101の出力する電流I101の電流値以上になることは不可能であり、ドレイン電流IMP101の電流値の上限を制御し、無駄な消費電流の増加を防いでいる。このような回路構成により、本実施の形態1のプッシュプル増幅回路100の低消費電力化を可能としている。
従来のプッシュプル増幅回路1では、NMOSトランジスタM6、抵抗R3でドレイン電流IM7の電流値の上限を制御し、無駄な消費電流の増加を防いでいた。NMOSトランジスタM6と抵抗R3は、当該回路の出力動作において直接の関係がない部分であり、プッシュプル増幅回路1の回路規模が不必要に大きくなる原因であった。
また、プッシュプル増幅回路1では、出力電流Ioutの電流値がゼロの場合でも、プッシュプル増幅回路1を正常な動作状態、つまり、一般的に待機状態と呼ばれる状態に保っておくためだけに定電流源I1〜I3、NMOSトランジスタM1〜M3、抵抗R1、R2から構成される部分が必要になっていた。上記の構成自体は、当該回路の出力動作において直接の関係がない部分であり、プッシュプル増幅回路1の回路規模が不必要に大きくなってしまっていた。しかも、定電流源I1〜I3、NMOSトランジスタM1〜M3、抵抗R1、R2から構成される部分に流れる電流の内、回路の出力動作において直接の関係がない部分に流れる電流I1、I2、IM2も必要となり、消費電力も大きくなるという問題があった。
しかし、本実施の形態1のプッシュプル増幅回路100では、従来のプッシュプル増幅回路1におけるドレイン電流IM7に相当する部分、例えばドレイン電流IMP101の電流値の上限を制限し、無駄な消費電流の増加を防ぐ機能はプッシュプル増幅回路1と同様に有しているが、この動作のみを目的とする素子を備える必要がない。このため、従来のプッシュプル増幅回路1のNMOSトランジスタM6、抵抗R3に相当する素子を削減することができる。
また、本実施の形態1のプッシュプル増幅回路100では、出力電流Ioutの電流値がゼロの場合にも回路を正常な状態、即ち待機状態に保っておくためだけに必要となる構成は、定電流源I101、I102、NMOSトランジスタMN101、抵抗R101のみである。このように、プッシュプル増幅回路100は、従来のプッシュプル増幅回路1と比較すると当該回路を構成する素子の数を削減することができる。しかも、定電流源I101、I102、NMOSトランジスタMN101、抵抗R101から構成される部分に流れる電流の内、回路の出力動作において直接の関係がない部分に流れる電流はIMP102とI102だけであり、従来のプッシュプル増幅回路1よりも消費電流を削減することができる。
また、上述したように、当該回路を実現するための各素子の設計値も特別な値を必要としていない。このため、構成素子数は少ないが、実は素子1個当たりの規模が大きくなり、総合的に回路規模がプッシュプル増幅回路1より増大するという必然性が潜在していない。
更には、当該回路の出力動作へ直接の関係がない部分に流れる電流は、プッシュプル増幅回路1と対比するとドレイン電流IMP102と定電流源I102の電流I102のみである。この点もプッシュプル増幅回路1と比較して少なくなっており、低消費電力化が可能になっている。これらの電流の値に関しても、消費電流を決定する電流経路が少なくなっているが、実はプッシュプル増幅回路1と比較して増大するという必然性が潜在していない。以上のように、従来技術のプッシュプル回路1における回路規模が大きい、消費電流も大きいと言う問題点を、本実施の形態1のプッシュプル増幅回路100は解決することができる。
発明の実施の形態2
以下、本発明を適用した具体的な実施の形態2について、図面を参照しながら詳細に説明する。図2に本実施の形態にかかるプッシュプル増幅回路200の構成を示す。図2に示すように、プッシュプル増幅回路200は、差動増幅回路210と、プッシュプル増幅回路100とを有する。なお、図2に示された符号のうち、図1と同じ符号を付した構成は、図1と同じか又は類似の構成を示している。
図2にからもわかるようにプッシュプル増幅回路200は、プッシュプル増幅回路100の前段回路として差動増幅回路210が接続されている構成となっている。このように、実施の形態1とは、前段回路としての差動増幅回路210が追加されている点が異なる。よって、本実施の形態2では、その相違する部分を重点的に説明し、その他の同じ構成部分は説明を省略する。
差動増幅回路210は、PMOSトランジスタMP211、MP212と、NMOSトランジスタMN211、MN212と、定電流源I211と、非反転入力端子TIPと、反転入力端子TIMと、出力端子TOUTDを有する。
PMOSトランジスタMP211は、ソースが電源電圧端子VDD、ドレインとゲートがノードN201にそれぞれ接続される。PMOSトランジスタMP212は、ソースが電源電圧端子VDD、ドレインが出力端子TOUTD、ゲートがノードN201にそれぞれ接続される。
NMOSトランジスタMN211は、ドレインがノードN201、ソースがノードN202、ゲートが反転入力端子TIMにそれぞれ接続される。NMOSトランジスタMN212は、ドレインが出力端子TOUTD、ソースがノードN202、ゲートが非反転入力端子TIPにそれぞれ接続される。差動増幅回路210の出力端子TOUTDは、プッシュプル増幅回路100の信号入力端子TINと接続される。
差動増幅回路210は、一般的に知られる通常の差動入力、単一出力の差動増幅回路と同様なため、動作等の説明は省略する。また、プッシュプル増幅回路100の動作の説明も実施の形態1で行っているため省略する。
以上のようにプッシュプル増幅回路200は、プッシュプル増幅回路100の前段回路として差動増幅回路210が接続された構成となっている。このようなプッシュプル増幅回路200は、全体的に演算増幅回路(オペアンプ)として構成することが可能である。演算増幅回路(オペアンプ)は、自身を用いた応用回路全体に負帰還を構成して動作精度を向上させることが可能であるため、プッシュプル増幅回路としてなお好適である。
発明の実施の形態3
以下、本発明を適用した具体的な実施の形態3について、図面を参照しながら詳細に説明する。図3に本実施の形態にかかるプッシュプル増幅回路300の構成を示す。図3に示すように、プッシュプル増幅回路300は、定電流源I101、I102と、PMOSトランジスタMP101〜MP104と、NMOSトランジスタMN101、MN102と、抵抗R101と、容量素子C301〜C303と、信号入力端子TINと、信号出力端子TOUTとを有する。なお、図3に示された符号のうち、図1と同じ符号を付した構成は、図1と同じか又は類似の構成を示している。実施の形態1とは、容量素子C301〜C303が追加されている点が異なる。よって、本実施の形態3では、その相違する部分を重点的に説明し、その他の同じ構成部分は説明を省略する。
容量素子C301は、一端がノードN102、他端がノードN103にそれぞれ接続される。容量素子C302は、一端がノードN103、他端が信号出力端子TOUTにそれぞれ接続される。容量素子C303は、一端が信号入力端子TIN、他端が信号出力端子TOUTにそれぞれ接続される。
上記プッシュプル増幅回路300の動作は、実施の形態1のプッシュプル増幅回路100と同様なため省略する。プッシュプル増幅回路300の容量素子C301〜C303は、信号位相の補償用容量素子として機能する。以下に、このようなプッシュプル増幅回路300が有する効果を記載する。
まず、実施の形態2でも述べたように、増幅回路は演算増幅回路(オペアンプ)に用いられることが多い。そして、演算増幅回路は、負帰還構成とした方が応用回路として用いるのに好適である。このように、演算増幅回路を構成する場合、プッシュプル増幅回路300の前段として実施の形態2で説明した差動増幅回路210を接続する。
そして、図4に示すように、その差動増幅回路210の出力端子TOUTDをプッシュプル増幅回路300の信号入力端子TINに接続する。なお、差動増幅回路210の構成は実施の形態2で説明済みのため省略する。
このように、差動増幅回路210を追加した構成の演算増幅回路をプッシュプル増幅回路400とする。そして、プッシュプル増幅回路400では、全体としてトランジスタのゲートからドレインへの信号経路段数が3段以上の箇所が存在する。このような段数の多い回路経路を負帰還構成とすると、負帰還した信号の位相遅れによる問題が生じる。例えば、負帰還した信号の位相遅延により正帰還状態となった場合に回路が発振してしまう問題が発生する。この対策のために出力段部分に容量素子を用いた位相補償回路を追加する方法が一般的に用いられている。本実施の形態3では、上記容量素子C301〜C303を備えたプッシュプル増幅回路300を用い、演算増幅回路であるプッシュプル増幅回路400を構成している。このようなプッシュプル増幅回路400を負帰還構成とした場合、位相補償用の容量素子C301〜C303の効果により、発振が発生する問題を防ぐことができる。
特に、容量素子C301は、一般的には用いられていない回路構成を成している。ここで、プッシュプル増幅回路300では、回路の消費電流を小さくするため、例えば定電流源I102の出力電流値を100nA程度とする。この場合、一般的なエンハンスメント型MOSトランジスタでは、V104の電圧として、例えば200mV程度が必要なため、抵抗R101の抵抗値は200mV/100nA=2MΩと大きな値が必要になる。そして、抵抗R101の抵抗値が大きい場合、これに接続されるPMOSトランジスタMP103やNMOSトランジスタMN101の電極間寄生容量と組み合わさって、大きな時定数を有するようになり、大きな位相遅れが生じる原因となる。しかし、プッシュプル増幅回路300の容量素子C301のように、抵抗R101に対して並列に位相補償容量であるC301を接続すれば、回路の発振を防止する効果が大きいという効果が得られることになる。
発明の実施の形態4
以下、本発明を適用した具体的な実施の形態4について、図面を参照しながら詳細に説明する。図5に本実施の形態にかかるプッシュプル増幅回路500の構成を示す。図5に示すように、プッシュプル増幅回路500は、PMOSトランジスタMP101〜MP104と、NMOSトランジスタMN101、MN102、MN501〜MN505と、抵抗R101、R501、R502と、信号入力端子TINと、信号出力端子TOUTとを有する。なお、図5に示された符号のうち、図1と同じ符号を付した構成は、図1と同じか又は類似の構成を示している。実施の形態1とは、定電流源I101、I102に相当する部分が、NMOSトランジスタMN501〜MN505と、抵抗R501、R502で構成される部分で置き換えられている点で異なる。よって、本実施の形態4では、その相違する部分を重点的に説明し、その他の同じ構成部分は説明を省略する。
抵抗R501は、一端が電源電圧端子VDD、他端がノードN501にそれぞれ接続される。抵抗R502は、一端がノードN501、他端がノードN502にそれぞれ接続される。NMOSトランジスタMN501は、ドレインがノードN502、ソースがノードN503、ゲートがノードN501にそれぞれ接続される。NMOSトランジスタMN502は、ドレインがノードN503、ソースが接地電圧端子GND、ゲートがノードN502にそれぞれ接続される。
NMOSトランジスタMN503は、ドレインがノードN101、ソースがノードN504、ゲートがノードN501にそれぞれ接続される。NMOSトランジスタMN504は、ドレインがノードN504、ソースが接地電圧端子GND、ゲートがノードN502にそれぞれ接続される。
NMOSトランジスタMN505は、ドレインがノードN104、ソースが接地電圧端子GND、ゲートがノードN502にそれぞれ接続される。なお、ノードN501〜N504の電位をそれぞれV501〜V504とする。また、NMOSトランジスタMN502、MN504、MN505のドレイン電流をそれぞれIMN502、IMN504、IMN505とする。
このように、実施の形態4では、実施の形態1の定電流源I101、I102を、NMOSトランジスタMN501〜MN505、抵抗R501、R502で実現している。なお、NMOSトランジスタMN501、MN502と、抵抗R501、R502が、NMOSトランジスタMN503〜MN505へのバイアス電圧を生成するバイアス電圧生成回路を構成するとも考えられる。
ここで、実施の形態1で説明した回路設計上の条件、式(7)の電流値I102の実現方法を、本実施の形態4で追加されたNMOSトランジスタMN501〜MN505、抵抗R501、R502で説明する。なお、説明の簡略化のためにNMOSトランジスタMN501、MN502、MN505の短チャネル効果、基盤バイアス効果を無視し、当該回路中の各素子の相対精度誤差がゼロであるとする。また、全て飽和領域で動作しているとする。更に、NMOSトランジスタMN501、MN502のゲートW/L比が同じであるとする。
ドレイン電流IMN502とIMN505は、アーリー電圧をVAnとすると、以下の式(16)、式(17)のようになる。但し、NMOSトランジスタMN501、MN502のゲートのW/L比それぞれ「(W/L)MN502」、「(W/L)MN505」と表すものとする。
以上のことから、式(19)に示されるNMOSトランジスタMN501、MN505のW/L比、抵抗R502、R101の関係が、実施の形態1の定電流源I102を、具体的に設計する際の条件となる。
以上のように、実施の形態4のプッシュプル増幅回路500は、実施の形態1の定電流源I101、I102を、NMOSトランジスタMN501〜MN505、抵抗R501、R502で実現可能である。また、実施の形態2のように、差動増幅回路210をプッシュプル増幅回路500の前段回路として接続し、演算増幅回路(オペアンプ)を構成してもよい。この場合、差動増幅回路210の定電流源I211の構成は、上述した定電流源I101、I102と同様の構成として実現可能である。
発明の実施の形態5
以下、本発明を適用した具体的な実施の形態5について、図面を参照しながら詳細に説明する。図6に本実施の形態にかかるプッシュプル増幅回路600の構成を示す。図6に示すように、プッシュプル増幅回路600は、定電流源I102、I601と、PMOSトランジスタMP101、MP104と、NMOSトランジスタMN101、MN102、MN601、MN602と、抵抗R101と、信号入力端子TINと、信号出力端子TOUTとを有する。なお、図6に示された符号のうち、図1と同じ符号を付した構成は、図1と同じか又は類似の構成を示している。実施の形態1とは、定電流源I101、PMOSトランジスタMP102、MP103を取り除き、定電流源I601、NMOSトランジスタMN601、MN602を追加している点で異なる。よって、本実施の形態5では、その相違する部分を重点的に説明し、その他の同じ構成部分は説明を省略する。
NMOSトランジスタMN601は、ドレインとゲートがノードN101、ソースが接地電圧端子GNDにそれぞれ接続される。NMOSトランジスタMN602は、ドレインがノードN104、ソースが接地電圧端子GND、ゲートがノードN101にそれぞれ接続される。
定電流源I601は、電源電圧端子VDDと、ノードN102との間に接続される。なお、定電流源I601がノードN102に出力する電流及びその電流値をI601とする。また、NMOSトランジスタMN601、MN602のドレイン電流をそれぞれIMN601、IMN602とする。
上記プッシュプル増幅回路600の動作を定性的に説明する。まず、信号入力端子TINに入力される入力電圧Vinが低下する場合を考える。入力電圧Vinが低下すると、PMOSトランジスタMP101、MP104のドレイン電流IMP101、IMP104が増加する。NMOSトランジスタMN601とMN602はカレントミラーを構成している。このため、ドレイン電流IMN101が増加すると、NMOSトランジスタMN602のドレイン電流IMN602も増加しようとする。
ところが、NMOSトランジスタMN602は、定電流源I102と並列構成されており、この並列構成と定電流源I601とが同一電流経路上で直列接続されている。このため、ドレイン電流IMN602が増加しようとすると、定電流源I601と上記並列構成との間の接続点であるノードN102〜N104の電圧が下降する。一方、ノードN104の電位V104が低下すると、NMOSトランジスタMN602のドレイン・ソース間電圧が小さくなることになり、ドレイン電流IMN602が減少しようとする。よって、ノードN102〜N104の電圧降下は、ドレイン電流IMN602の増加分と減少分の両者の均衡が取れる電圧まで行われる。
この結果、ノードN102〜N104のそれぞれの電圧V102〜V104は何れも下降する。そして、ゲートがノードN103に接続されているNMOSトランジスタMN102のドレイン電流IMN102が減少し、信号出力端子TOUTの出力電圧Voutが上昇する。
次に、信号入力端子TINに入力される入力電圧Vinが上昇する場合を考える。入力電圧Vinが上昇すると、PMOSトランジスタMP101、MP104のドレイン電流IMP101、IMP104が減少する。NMOSトランジスタMN601とMN602はカレントミラーを構成しているため、ドレイン電流IMN101が減少すると、NMOSトランジスタMN602のドレイン電流IMN602も減少しようとする。
ところが、NMOSトランジスタMN602は、定電流源I102と並列構成されており、この並列構成と定電流源I601とが同一電流経路上で直列接続されている。このため、ドレイン電流IMN602が減少しようとすると、定電流源I601と上記並列構成との間の接続点であるノードN102〜N104の電圧が上昇する。一方、ノードN104の電位V104が上昇すると、NMOSトランジスタMN602のドレイン・ソース間電圧が大きくなることになり、ドレイン電流IMN602が増加しようとする。よって、ノードN102〜N104の電圧上昇は、ドレイン電流IMN602の増加分と減少分の両者の均衡が取れる電圧まで行われる。このように、プッシュプル増幅回路600は、出力段にあるPMOSトランジスタMP104、NMOSトランジスタMN102により、プッシュプル出力動作を行う。
更に、プッシュプル増幅回路600の動作を定量的に説明する。プッシュプル増幅回路600では、式(1)の(W/L)MP102、(W/L)MP103をそれぞれ(W/L)MN601、(W/L)MN602に置き換えればよい。なお、(W/L)MN601、(W/L)MN602は、それぞれNMOSトランジスタMN601、MN602のゲートのW/L比である。このため、式(7)は、以下に示す式(20)が成立する。
信号出力端子TOUTからの出力電流Ioutがゼロの場合、つまり当該回路が待機状態の場合のPMOSトランジスタMP101のドレイン電流IMP101を「I0」とする。IMP101=I0のとき、明らかにIMN102=IMP104となるため、式(23)更には式(24)が導かれる。
以上のことから、式(20)、式(24)、式(25)が、それぞれ当該回路の設計において電圧V104、抵抗R101の抵抗値、定電流源I102、I601の出力する電流値を定義する条件となる。なお、式(24)からわかるように、p/r=qの場合、I102=0となる。この場合、定電流源I102が不要となるため、プッシュプル増幅回路600から更に定電流源I102を削除することが可能となる。このため、より少ない回路素子数でプッシュプル増幅回路を実現することができる。
更に、プッシュプル増幅回路600は、実施の形態2のプッシュプル増幅回路200と同様、差動増幅回路210を前段回路として接続することができる。前段回路として差動増幅回路210を接続すると演算増幅回路(オペアンプ)を構成することができる。
また、プッシュプル増幅回路600は、実施の形態3のプッシュプル増幅回路300と同様、位相補償用の容量素子を接続することもできる。この構成とすることで、演算増幅回路(オペアンプ)を構成して負帰還をかけても、プッシュプル増幅回路400と同様、位相遅れによる発振の発生を防止できる。
また、プッシュプル増幅回路600は、実施の形態4のプッシュプル増幅回路500と同様、定電流源I102を、トランジスタや抵抗等で実現することも可能である。なお、この場合、プッシュプル増幅回路600のNMOSトランジスタMN601、MN602で構成されるカレントミラーも、NMOSトランジスタMN501、MN502、MN504、抵抗R501で実現可能である。また、この場合にも、式(19)で示す設計条件が適用可能である。
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、各実施の形態において回路中の全てのNMOSトランジスタをPMOSトランジスタへ、PMOSトランジスタをNMOSトランジスタへそれぞれ入れ替え、定電流源の電流の方向を反転させ、電源電圧VDDを接地電圧GNDへ、接地電圧GNDを電源電圧VDDへそれぞれ入れ替えれば、各実施の形態と同様の動作の回路を得ることが可能である。
また、各実施の形態において回路中のMOSトランジスタをバイポーラトランジスタに置き換えて構成することも可能である。
100、200、300、400、500、600 プッシュプル増幅回路
210 差動増幅回路
MP101〜MP104、MP211、MP212 PMOSトランジスタ
MN101、MN102、MN211、MN212、MN501〜MN505、MN601、MN602 NMOSトランジスタ
R101、R501、R502 抵抗
C301〜C303 位相補償用容量素子
I101、I102、I211、I601 定電流源
TIN 信号入力端子
TOUT 信号出力端子
TIM 反転入力端子
TIP 非反転入力端子
TOUTD 差動出力端子
210 差動増幅回路
MP101〜MP104、MP211、MP212 PMOSトランジスタ
MN101、MN102、MN211、MN212、MN501〜MN505、MN601、MN602 NMOSトランジスタ
R101、R501、R502 抵抗
C301〜C303 位相補償用容量素子
I101、I102、I211、I601 定電流源
TIN 信号入力端子
TOUT 信号出力端子
TIM 反転入力端子
TIP 非反転入力端子
TOUTD 差動出力端子
Claims (17)
- 第1〜第3の電流経路を有し、
前記第1の電流経路は、入力信号に応じて、前記第1の電流経路に第1の電流を流す第1のトランジスタを有し、
前記第2の電流経路は、
前記第1の電流に応じて、前記第2の電流経路に前記第1の電流と逆相の第2の電流を流す第2のトランジスタと、
第1の抵抗と、
前記第1の抵抗の一端に接続され、前記第1の抵抗の他端が制御端子に接続される第3のトランジスタと、を有し、
前記第3の電流経路は、
出力端子と、
前記出力端子と接続され、前記入力信号に応じて、前記第3の電流経路に前記第1の電流と同相の電流を流す第4のトランジスタと、
前記出力端子と接続され、前記第1の抵抗と前記第3のトランジスタとの間の第1のノードの電位に応じて前記第3の電流経路に前記第2の電流と同相の電流を流す第5のトランジスタと、を有する
プッシュプル増幅回路。 - 少なくとも第1〜第3の容量素子のうち1つを有し、
前記第1の容量素子は、前記入力信号を入力する入力端子と前記出力端子との間に接続され、
前記第2の容量素子は、前記第1のノードと、前記出力端子との間に接続され、
前記第3の容量素子は、前記第1の抵抗と並列接続される
請求項1に記載のプッシュプル増幅回路。 - 前記第1の電流経路は、第1の電源端子と、第2の電源端子との間に接続され、第6のトランジスタと、第1の定電流源とを更に有し、
前記第1、第6のトランジスタが前記第1の電源端子と第2のノードとの間で並列接続され、
前記第2、第6のトランジスタの制御端子が前記第2のノードと接続され、
前記第1の定電流源が、前記第2のノードと前記第2の電源端子との間に接続される
請求項1または請求項2に記載のプッシュプル増幅回路。 - 前記第2の電流経路は、前記第1、第2の電源端子との間に接続され、第2の定電流源とを更に有し、
前記第2のトランジスタは、前記第1の電源端子と第3のノードとの間に接続され、制御端子が前記第2のノードに接続され、
前記第1の抵抗素子の他端が前記第3のノードに接続され、
前記第2の定電流源が、前記第2の電源端子と前記第3のトランジスタとの間に接続される
請求項3に記載のプッシュプル増幅回路。 - 前記第1の抵抗の両端の電圧降下は、前記第2の定電流源が前記第2の電流を流す場合の前記第2の定電流源の両端の電位差と実質的に同じ値となる
請求項4に記載のプッシュプル増幅回路。 - 前記第1、第2の電源端子との間に直列接続された第2の抵抗と第7のトランジスタを備えるバイアス電圧生成回路を更に有し、
前記第7のトランジスタの制御端子が、前記第2の抵抗と前記第7のトランジスタとの間の第4のノードに接続され、
前記第4のノードの電位に応じて、前記第1、第2の定電流源が出力する電流値が決定される
請求項4または請求項5に記載のプッシュプル増幅回路。 - 前記第1、第2の定電流源は、それぞれ第8、第9のトランジスタを有し、
前記第8、第9のトランジスタの制御端子が、それぞれ前記第4のノードに接続される
請求項6に記載のプッシュプル増幅回路。 - 前記第1、第2の電源端子との間に直列接続された第2、第3の抵抗と第7、第10のトランジスタを備えるバイアス電圧生成回路を更に有し、
前記第3の抵抗が、前記第1の電源端子と第5のノードとの間に接続され、
前記第2の抵抗が、前記第5のノードと第4のノードとの間に接続され、
前記第10のトランジスタが、前記第4のノードと第6のノードとの間に接続され、
前記第7のトランジスタが、前記第6のノードと前記第2の電源端子との間に接続され、
前記第10のトランジスタの制御端子は、前記第5のノードに接続され、
前記第7のトランジスタの制御端子は、前記第4のノードに接続され、
前記第4のノードの電位に応じて、前記第1、第2の定電流源が出力する電流値が決定される
請求項4または請求項5に記載のプッシュプル増幅回路。 - 前記第1の定電流源は、第8のトランジスタを有し、
前記第2の定電流源は、第9のトランジスタを有し、
前記第8、第9のトランジスタの制御端子が、それぞれ前記第4のノードに接続される
請求項8に記載のプッシュプル増幅回路。 - 前記第2の抵抗と前記第1の抵抗の抵抗比と、前記第9のトランジスタのトランジスタサイズと前記第7のトランジスタのトランジスタサイズの比が実質的に等しい
請求項9に記載のプッシュプル増幅回路。 - 前記第1〜第3の電流経路は、第1の電源端子と、第2の電源端子との間に接続され、
前記第1の電流経路は、前記第1のトランジスタと直列接続される第11のトランジスタを有し、
前記第11のトランジスタの制御端子は、前記第1のトランジスタと前記第11のトランジスタとの間の第7のノードと接続され、
前記第2の電流経路は、前記第1の抵抗と前記第3のトランジスタと直列接続される第3、第4の定電流源と、前記第4の定電流源と並列接続される前記第2のトランジスタを有し、
前記第3の定電流源は、前記第1の電源電圧と、前記第1の抵抗の他端との間に接続され、
前記第4の定電流源は、前記第3のトランジスタと前記第2の電源端子との間に接続され、
前記第2のトランジスタは、その制御端子が前記第7のノードと接続される
請求項1または請求項2に記載のプッシュプル増幅回路。 - 前記第1、第2の電源端子との間に直列接続された第2の抵抗と第7のトランジスタを備えるバイアス電圧生成回路を更に有し、
前記第7のトランジスタの制御端子が、前記第2の抵抗と前記第7のトランジスタとの間の第4のノードに接続され、
前記第4のノードの電位に応じて、前記第4の定電流源が出力する電流値が決定される
請求項11に記載のプッシュプル増幅回路。 - 前記第4の定電流源は、第9のトランジスタを有し、
前記第9のトランジスタの制御端子が、前記第4のノードに接続される
請求項12に記載のプッシュプル増幅回路。 - 前記第1、第2の電源端子との間に直列接続された第2、第3の抵抗と第7、第10のトランジスタを備えるバイアス電圧生成回路を更に有し、
前記第3の抵抗が、前記第1の電源端子と第5のノードとの間に接続され、
前記第2の抵抗が、前記第5のノードと第4のノードとの間に接続され、
前記第10のトランジスタが、前記第4のノードと第6のノードとの間に接続され、
前記第7のトランジスタが、前記第6のノードと前記第2の電源端子との間に接続され、
前記第10のトランジスタの制御端子は、前記第5のノードに接続され、
前記第7のトランジスタの制御端子は、前記第4のノードに接続され、
前記第4のノードの電位に応じて、前記第4の定電流源が出力する電流値が決定される
請求項11に記載のプッシュプル増幅回路。 - 前記第4の定電流源は、第9のトランジスタを有し、
前記第9のトランジスタの制御端子が、前記第4のノードに接続される
請求項14に記載のプッシュプル増幅回路。 - 前記第2の抵抗と前記第1の抵抗の抵抗比と、前記第9のトランジスタのトランジスタサイズと前記第7のトランジスタのトランジスタサイズの比が実質的に等しい
請求項15に記載のプッシュプル増幅回路。 - 請求項1〜16に記載のプッシュプル増幅回路と、差動入力信号に応じた出力信号を出力する差動増幅回路とを備え、
前記プッシュプル増幅回路の前記入力信号を入力する入力端子と、前記差動増幅回路の出力端子が接続される
演算増幅回路。
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