JP2011049945A - プッシュプル増幅回路およびこれを用いた演算増幅回路 - Google Patents

Abstract

【課題】回路規模、消費電流が大きかった。
【解決手段】第１の電流経路は入力信号に応じて第１の電流を流す第１のトランジスタを有し、前記第２の電流経路は前記第１の電流に応じて前記第１の電流と逆相の第２の電流を流す第２のトランジスタと第１の抵抗と前記第１の抵抗の一端に接続され前記第１の抵抗の他端が制御端子に接続される第３のトランジスタとを有し、前記第３の電流経路は出力端子と前記入力信号に応じて前記第１の電流と同相の電流を流す第４のトランジスタと前記第１の抵抗と前記第３のトランジスタとの間の第１のノードの電位に応じて前記第２の電流と同相の電流を流す第５のトランジスタと、を有するプッシュプル増幅回路。
【選択図】図１

Description

本発明は、プッシュプル増幅回路およびこれを用いた演算増幅回路に関するものである。

図７に従来技術として、特許文献１のプッシュプル増幅回路１を示す。図７に示すように、プッシュプル増幅回路１は、定電流源Ｉ１〜Ｉ３と、ＮＭＯＳトランジスタＭ１〜Ｍ５、Ｍ８と、ディプレッション型ＮＭＯＳトランジスタＭ６と、ＰＭＯＳトランジスタＭ７、Ｍ９と、抵抗Ｒ１〜Ｒ３と、信号入力端子ＴＩＮと、信号出力端子ＴＯＵＴとを有する。なお、ＮＭＯＳトランジスタＭ１〜Ｍ５、Ｍ８、ＰＭＯＳトランジスタＭ７、Ｍ９は、エンハンスメント型ＭＯＳトランジスタである。なお、符合「Ｉ１」〜「Ｉ３」は、定電流源を表すと同時に、その定電流源が出力する電流及び電流値も表すものとする。

プッシュプル増幅回路１の動作を説明する。まず、信号入力端子ＴＩＮに入力される入力信号の電位Ｖｉｎ（以下、入力電圧と称す）が低下する場合を考える。入力電圧Ｖｉｎが低下すると、ＰＭＯＳトランジスタＭ７、Ｍ９のドレイン電流ＩＭ７、ＩＭ９が増加する。ここで、ＮＭＯＳトランジスタＭ５とＭ４はカレントミラーを構成している。このため、ドレイン電流ＩＭ７が増加すると、ＮＭＯＳトランジスタＭ４のドレイン電流ＩＭ４も増加する。ドレイン電流ＩＭ４が増加するとＮＭＯＳトランジスタＭ８のゲート・ソース間電圧Ｖ１が低下する。このことにより、ＮＭＯＳトランジスタＭ８のドレイン電流が減少する。よって、信号出力端子ＴＯＵＴの出力電圧Ｖｏｕｔが上昇する。

次に、信号入力端子ＴＩＮに入力される入力電圧Ｖｉｎが上昇する場合を考える。入力電圧Ｖｉｎが上昇すると、ＰＭＯＳトランジスタＭ７、Ｍ９のドレイン電流ＩＭ７、ＩＭ９が減少する。ドレイン電流ＩＭ７が減少すると、ＮＭＯＳトランジスタＭ４のドレイン電流ＩＭ４も減少する。ドレイン電流ＩＭ４が減少するとＮＭＯＳトランジスタＭ８のゲート・ソース間電圧Ｖ１が上昇する。このことにより、ＮＭＯＳトランジスタＭ８のドレイン電流が増加する。よって、信号出力端子ＴＯＵＴの出力電圧Ｖｏｕｔが低下する。

このように、プッシュプル増幅回路１は、入力電圧Ｖｉｎに応じたＰＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ８のドレイン電流を流す。ＰＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ８は、プッシュプル増幅回路１の出力段の電流経路を構成する。このため、プッシュプル増幅回路１は、出力電流Ｉｏｕｔによるプッシュプル出力動作を行う。なお、信号出力端子ＴＯＵＴから出力される出力電流Ｉｏｕｔ（吐き出し方向を正）の電流値がゼロ、つまり、ドレイン電流ＩＭ９、ＩＭ８の電流値がＩＭ９＝ＩＭ８となる場合に、適切なゲート・ソース間電圧Ｖ１がＮＭＯＳトランジスタＭ８に印加されるよう、定電流源Ｉ１〜Ｉ３、ＮＭＯＳトランジスタＭ１〜Ｍ３、抵抗Ｒ１〜Ｒ２により構成される部分が調整されているものとする。

ここで、プッシュプル増幅回路１の動作で、出力電流Ｉｏｕｔを増加、或いは出力電圧Ｖｏｕｔの上昇をより大きくするため、入力電圧Ｖｉｎをより大きく低下させる場合を考える。入力電圧Ｖｉｎが低下するとドレイン電流ＩＭ９が増加すると共にドレイン電流ＩＭ７が増加する。そして、ドレイン電流ＩＭ７の増加によりドレイン電流ＩＭ８が減少する。そして、電位Ｖｏｕｔが上昇する。しかし、出力電圧Ｖｏｕｔが電源電圧ＶＤＤに近い場合にはＰＭＯＳトランジスタＭ９のドレイン・ソース間電圧が小さくなる。このため、ＰＭＯＳトランジスタＭ９が線形領域で動作することになり、入力電圧Ｖｉｎを大きく低下させてもドレイン電流ＩＭ９の増加への寄与は小さくなる。よって、それ以上入力電圧Ｖｉｎを低下させても、出力電流Ｉｏｕｔの増加、或いは出力電圧Ｖｏｕｔの上昇をより大きくする有効な動作とはならない。このような場合にＮＭＯＳトランジスタＭ６と抵抗Ｒ３は、ＰＭＯＳトランジスタＭ７のドレイン電流ＩＭ７の上限値を制御し、プッシュプル増幅回路１の低消費電力化を可能としている。この効果は、プッシュプル増幅回路１の以下のような動作原理によるものである。

ここで、上記効果を説明するため、プッシュプル増幅回路１において、ＮＭＯＳトランジスタＭ６と抵抗Ｒ３がない構成を考える。まず、ＮＭＯＳトランジスタＭ５はＭＯＳダイオードを構成しているため、ＮＭＯＳトランジスタＭ５のドレイン電圧Ｖ２は概略閾値電圧より少しだけ高い電圧、例えば、１．０Ｖ程度となる。電源電圧ＶＤＤを３．０ＶとするとＰＭＯＳトランジスタＭ７のドレイン・ソース間電圧は約２．０Ｖとなる。これは一般的にＰＭＯＳトランジスタＭ７が飽和領域で動作するためには十分な電圧である。このため、入力電圧Ｖｉｎを低下させればドレイン電流ＩＭ７は、ますます増加し、出力電流Ｉｏｕｔの増加等の効果がないにもかかわらず、消費される無駄な電流だけは増加する。

しかし、プッシュプル増幅回路１において、ＮＭＯＳトランジスタＭ６はディプレッション型であり、抵抗Ｒ３によってドレイン電流による自己バイアスが掛かる構成となっている。よって、ＮＭＯＳトランジスタＭ６にはゲート・ソース間電圧がゼロ以下の領域のノーマリーオン電流以下の電流しか流れない。このため、ドレイン電流ＩＭ７の電流値の上限を制御し、無駄な消費電流の増加を防いでいる。

特開２００２−２６１５５０号公報

しかし、プッシュプル増幅回路１では、出力電流Ｉｏｕｔの電流値がゼロの場合でも、当該回路を正常な動作状態、つまり、一般的に待機状態と呼ばれる状態に保っておくためだけに定電流源Ｉ１〜Ｉ３、ＮＭＯＳトランジスタＭ１〜Ｍ３、抵抗Ｒ１、Ｒ２から構成される部分が必要になる。この上記の構成自体は、当該回路の出力動作において直接の関係がない部分である。更に、上記の構成に流れる電流Ｉ１、Ｉ２、ＩＭ２も必要となる。

近年、回路を構成する素子数の削減が求められている。素子数を削減すれば回路を構成する部品数、或いはＬＳＩのチップ面積を削減することが出来るため、製造コストの低減化が行える。さらに、回路の消費電流もより削減することが求められている。

しかし、このような製品要求があるにもかかわらず、プッシュプル増幅回路１においては、上述したように出力動作において直接の関係がない部分を構成する回路の規模が大きくなってしまっており、また消費電流も大きくなってしまう問題点がある。

本発明は、第１〜第３の電流経路を有し、前記第１の電流経路は、入力信号に応じて、前記第１の電流経路に第１の電流を流す第１のトランジスタを有し、前記第２の電流経路は、前記第１の電流に応じて、前記第２の電流経路に前記第１の電流と逆相の第２の電流を流す第２のトランジスタと、第１の抵抗と、前記第１の抵抗の一端に接続され、前記第１の抵抗の他端が制御端子に接続される第３のトランジスタと、を有し、前記第３の電流経路は、出力端子と、前記出力端子と接続され、前記入力信号に応じて、前記第３の電流経路に前記第１の電流と同相の電流を流す第４のトランジスタと、前記出力端子と接続され、前記第１の抵抗と前記第３のトランジスタとの間の第１のノードの電位に応じて前記第３の電流経路に前記第２の電流と同相の電流を流す第５のトランジスタと、を有するプッシュプル増幅回路である。

本発明にかかるプッシュプル増幅回路は、第１の電流経路に流れる第１の電流と同相の電流を、出力段である第３の電流経路が有する第４のトランジスタに流し、第２の電流経路に流れる第１の電流と逆相の電流を、第３の電流経路が有する第５のトランジスタに流すことができる。第２の電流経路は、入力信号による過度な消費電流を抑える機能を有しているため、本発明にかかる増幅回路は、過度な消費電流を抑える機能を有しつつ、最小限の電流経路を構成する素子だけでプッシュプル増幅回路を構成することが可能である。また、電流が流れる電流経路数が少なくてすむため、消費電流の削減効果も有する。

本発明は、回路規模及び消費電流の削減が可能なプッシュプル増幅回路を提供できる。

実施の形態１にかかるプッシュプル増幅回路である。 実施の形態２にかかるプッシュプル増幅回路（演算増幅回路）である。 実施の形態３にかかるプッシュプル増幅回路である。 実施の形態３にかかるプッシュプル増幅回路（演算増幅回路）である。 実施の形態４にかかるプッシュプル増幅回路である。 実施の形態５にかかるプッシュプル増幅回路である。 従来のプッシュプル増幅回路である。

発明の実施の形態１

以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかるプッシュプル増幅回路１００の構成を示す。図１に示すように、プッシュプル増幅回路１００は、定電流源Ｉ１０１、Ｉ１０２と、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４と、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２と、抵抗Ｒ１０１と、信号入力端子ＴＩＮと、信号出力端子ＴＯＵＴとを有する。なお、符合「Ｉ１０１」、「Ｉ１０２」は、定電流源を表すと同時に、その定電流源が出力する電流及び電流値も表すものとする。また、符号「ＶＤＤ」、「ＧＮＤ」は、それぞれ電源電圧端子、接地電圧端子を表すと同時に、その端子の供給する電源電圧、接地電圧を表すものとする。

ＰＭＯＳトランジスタＭＰ１０１は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ１０１、ゲートが信号入力端子ＴＩＮにそれぞれ接続される。ＰＭＯＳトランジスタＭＰ１０２は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ１０１、ゲートがノードＮ１０１にそれぞれ接続される。

ＰＭＯＳトランジスタＭＰ１０３は、ソースが電源電圧端子ＶＤＤ、ドレインがノードＮ１０２、ゲートがノードＮ１０１にそれぞれ接続される。ＰＭＯＳトランジスタＭＰ１０４は、ソースが電源電圧端子ＶＤＤ、ドレインが信号出力端子ＴＯＵＴ、ゲートが信号入力端子ＴＩＮにそれぞれ接続される。

抵抗Ｒ１０１は、一端がノードＮ１０２、他端がノードＮ１０３にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ１０１は、ドレインがノードＮ１０３、ソースがノードＮ１０４、ゲートがノードＮ１０２にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ１０２は、ドレインが信号出力端子ＴＯＵＴ、ソースが接地電圧端子ＧＮＤ、ゲートがノードＮ１０３にそれぞれ接続される。

定電流源Ｉ１０１は、ノードＮ１０１と接地電圧端子ＧＮＤとの間に接続される。定電流源Ｉ１０２は、ノードＮ１０４と接地電圧端子ＧＮＤとの間に接続される。

なお、回路の原理の理解を平易にするために、定電流源Ｉ１０１、Ｉ１０２は理想定電流源とする。但し、後述するが実際にはゲートに所定のバイアス電圧を印加され定電流駆動されるトランジスタや、カレントミラー構成され定電流駆動されるトランジスタによって構成されてもよい。また、信号入力端子ＴＩＮには、外部から直接入力信号が入力されても良いし、当該回路の前段に差動増幅回路を組み合わせてもよい。この場合、その差動増幅回路の出力をＴＩＮへ接続し、全体として演算増幅回路（オペアンプ）を構成しても良い。

上記プッシュプル増幅回路１００の動作を定性的に説明する。まず、信号入力端子ＴＩＮに入力される入力信号の電位Ｖｉｎ（以下、入力電圧と称す）が低下する場合を考える。入力電圧Ｖｉｎが低下すると、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４のドレイン電流ＩＭＰ１０１、ＩＭＰ１０４が増加する。

ＰＭＯＳトランジスタＭＰ１０２はＭＯＳダイオードを構成しており、ＰＭＯＳトランジスタＭＰ１０２のドレイン電流ＩＭＰ１０２は、定電流Ｉ１０１からドレイン電流ＩＭＰ１０１の電流値を引いた値となる。よって、ドレイン電流ＩＭＰ１０１が増加すると、逆にドレイン電流ＩＭＰ１０２は減少する。

ここで、ＰＭＯＳトランジスタＭＰ１０２とＭＰ１０３はカレントミラーを構成している。このため、ドレイン電流ＩＭＰ１０２が減少すると、ＰＭＯＳトランジスタＭＰ１０３のドレイン電流ＩＭＰ１０３も減少しようとする。

ところが、ＰＭＯＳトランジスタＭＰ１０３と定電流源Ｉ１０２は、同一電流経路上で直列接続されている。このため、ドレイン電流ＩＭＰ１０３が減少しようとすると、ＰＭＯＳトランジスタＭＰ１０３と定電流源Ｉ１０２との間の接続点であるノードＮ１０２〜Ｎ１０４の電圧が下降する。この電圧降下は、ＰＭＯＳトランジスタＭＰ１０３のドレイン・ソース間電圧が大きくなることによるドレイン電流ＩＭＰ１０３の増加分と、定電流源Ｉ１０２を構成するトランジスタのドレイン・ソース間電圧が小さくなることによる電流Ｉ１０２の減少分の両者の均衡が取れる電圧まで行われる。

この結果、ノードＮ１０２〜Ｎ１０４のそれぞれの電圧Ｖ１０２〜Ｖ１０４は何れも下降する。そして、ゲートがノードＮ１０３に接続されているＮＭＯＳトランジスタＭＮ１０２のドレイン電流ＩＭＮ１０２が減少し、信号出力端子ＴＯＵＴの出力電圧Ｖｏｕｔが上昇する。

次に、信号入力端子ＴＩＮに入力される入力電圧Ｖｉｎが上昇する場合を考える。入力電圧Ｖｉｎが上昇すると、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４のドレイン電流ＩＭＰ１０１、ＩＭＰ１０４が減少する。

ＭＯＳダイオードを構成しているＰＭＯＳトランジスタＭＰ１０２のドレイン電流ＩＭＰ１０２は、定電流Ｉ１０１からドレイン電流ＩＭＰ１０１の電流値を引いた値となるため、ドレイン電流ＩＭＰ１０１が減少すると、逆にドレイン電流ＩＭＰ１０２は増加する。

ＰＭＯＳトランジスタＭＰ１０２とＭＰ１０３はカレントミラーを構成しているため、ドレイン電流ＩＭＰ１０２が増加すると、ＰＭＯＳトランジスタＭＰ１０３のドレイン電流ＩＭＰ１０３も増加しようとする。

ところが、ＰＭＯＳトランジスタＭＰ１０３と定電流源Ｉ１０２は、同一電流経路上で直列接続されている。このため、ドレイン電流ＩＭＰ１０３が増加しようとすると、ＰＭＯＳトランジスタＭＰ１０３と定電流源Ｉ１０２との間の接続点であるノードＮ１０２〜Ｎ１０４の電圧が上昇する。この電圧上昇は、ＰＭＯＳトランジスタＭＰ１０３のドレイン・ソース間電圧が小さくなることによるドレイン電流ＩＭＰ１０３の減少分と、定電流源Ｉ１０２を構成するトランジスタのドレイン・ソース間電圧が大きくなることによる電流Ｉ１０２の増加分の両者の均衡が取れる電圧まで行われる。

この結果、ノードＮ１０２〜Ｎ１０４のそれぞれの電圧Ｖ１０２〜Ｖ１０４は何れも上昇する。そして、ゲートがノードＮ１０３に接続されているＮＭＯＳトランジスタＭＮ１０２のドレイン電流ＩＭＮ１０２が増加し、信号出力端子ＴＯＵＴの出力電圧Ｖｏｕｔが低下する。このように、プッシュプル増幅回路１００は、出力段にあるＰＭＯＳトランジスタＭＰ１０４、ＮＭＯＳトランジスタＭＮ１０２のドレイン電流により、プッシュプル出力動作を行う。

更に、プッシュプル増幅回路１００の動作を定量的に説明する。プッシュプル増幅回路１００において、相対的な動作が必要なＭＯＳトランジスタのゲートＷ／Ｌ比を式（１）のように定義する。なお、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４のＷ／Ｌ比をそれぞれ「（Ｗ／Ｌ）ＭＰ１０１」〜「（Ｗ／Ｌ）ＭＰ１０４」と表すものとする。ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２のＷ／Ｌ比をそれぞれ「（Ｗ／Ｌ）ＭＮ１０１」、「（Ｗ／Ｌ）ＭＮ１０２」と表すものとする。

但し、以下では、説明の簡略化のためにＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２の短チャネル効果、基盤バイアス効果とアーリー電圧の影響を無視し、当該回路中の各素子の相対精度誤差がゼロであるとする。また、定電流源Ｉ１０１、Ｉ１０２を構成するトランジスタやＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２が全て飽和領域で動作しているとする。なお、全トランジスタが飽和領域で動作する様に回路を設計することは電源電圧が極端に低い場合以外は一般的に容易であり、当該回路設計において一般性を失うことはない。また、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２の閾値電圧をＶｔｈｎ、相互コンダクタンス係数をβｎ（βｎ＝μｎ・Ｃｏｘｎ、μｎ：電子移動度、Ｃｏｘｎ：単位面積当たりのゲート容量）とする。

以上の条件下で、ドレイン電流ＩＭＮ１０１とＩＭＮ１０２は、それぞれ式（２）、式（３）として表すことができる。

式（２）、式（３）からＩＭＮ１０２／ＩＭＮ１０１が式（４）として表せる。

ここで、仮に電圧Ｖ１０２〜Ｖ１０３の関係が式（５）であれば、ＩＭＮ１０２／ＩＭＮ１０１は式（６）のようになる。

ここで、式（５）の条件が成立するには、以下に示す式（７）が成立する必要がある。

更に、式（１）からドレイン電流ＩＭＰ１０４及びＩＭＮ１０２は、それぞれ式（８）、式（９）となる。

次に、信号出力端子ＴＯＵＴからの出力電流Ｉｏｕｔがゼロの場合、つまり当該回路が待機状態の場合のＰＭＯＳトランジスタＭＰ１０１のドレイン電流ＩＭＰ１０１を「Ｉ０」とする。この場合、式（６）、式（９）からドレイン電流ＩＭＮ１０２は、式（１０）のように表せられる。

また、ＩＭＰ１０１＝Ｉ０のとき、明らかにＩＭＮ１０２＝ＩＭＰ１０４となるため、式（８）、式（１０）から式（１１）更には式（１２）が導かれる。

式（１２）を式（９）へ代入すると、式（１３）のようになる。

以上のことから、式（７）、式（１２）、式（１３）が、それぞれ当該回路の設計において電圧Ｖ１０４、抵抗Ｒ１０１の抵抗値、定電流源Ｉ１０１、Ｉ１０２の出力する電流値を定義する条件となる。なお、式（７）を成立させるよう、適切な値の電圧Ｖ１０４、抵抗Ｒ１０１の抵抗値、定電流源Ｉ１０２の電流値を決定するが、このように式（７）を成立させること、つまり抵抗Ｒ１０１の電圧降下と、定電流源Ｉ１０２の両端の電位差をほぼ等しくすることは、ＮＭＯＳトランジスタＭＮ１０２のドレイン電流ＩＭＮ１０２を安定して、ＮＭＯＳトランジスタＭＮ１０１のドレイン電流ＩＭＮ１０１のｒ倍にするため必要である。

ここで、プッシュプル増幅回路１００においても、プッシュプル増幅回路１と同様、出力電流Ｉｏｕｔの増加、或いは出力電圧Ｖｏｕｔの上昇をより大きくするため、入力電圧Ｖｉｎをより大きく低下させる場合を考える。入力電圧Ｖｉｎが低下すると、ドレイン電流ＩＭＰ１０４が増加すると共にドレイン電流ＩＭＰ１０１も増加する。ところが、ＰＭＯＳトランジスタＭＰ１０１から接地電圧端子ＧＮＤへの電流経路には、定電流源Ｉ１０１が接続されている。このため、ドレイン電流ＩＭＰ１０１の電流値が定電流源Ｉ１０１の出力する電流Ｉ１０１の電流値以上になることは不可能であり、ドレイン電流ＩＭＰ１０１の電流値の上限を制御し、無駄な消費電流の増加を防いでいる。このような回路構成により、本実施の形態１のプッシュプル増幅回路１００の低消費電力化を可能としている。

従来のプッシュプル増幅回路１では、ＮＭＯＳトランジスタＭ６、抵抗Ｒ３でドレイン電流ＩＭ７の電流値の上限を制御し、無駄な消費電流の増加を防いでいた。ＮＭＯＳトランジスタＭ６と抵抗Ｒ３は、当該回路の出力動作において直接の関係がない部分であり、プッシュプル増幅回路１の回路規模が不必要に大きくなる原因であった。

また、プッシュプル増幅回路１では、出力電流Ｉｏｕｔの電流値がゼロの場合でも、プッシュプル増幅回路１を正常な動作状態、つまり、一般的に待機状態と呼ばれる状態に保っておくためだけに定電流源Ｉ１〜Ｉ３、ＮＭＯＳトランジスタＭ１〜Ｍ３、抵抗Ｒ１、Ｒ２から構成される部分が必要になっていた。上記の構成自体は、当該回路の出力動作において直接の関係がない部分であり、プッシュプル増幅回路１の回路規模が不必要に大きくなってしまっていた。しかも、定電流源Ｉ１〜Ｉ３、ＮＭＯＳトランジスタＭ１〜Ｍ３、抵抗Ｒ１、Ｒ２から構成される部分に流れる電流の内、回路の出力動作において直接の関係がない部分に流れる電流Ｉ１、Ｉ２、ＩＭ２も必要となり、消費電力も大きくなるという問題があった。

しかし、本実施の形態１のプッシュプル増幅回路１００では、従来のプッシュプル増幅回路１におけるドレイン電流ＩＭ７に相当する部分、例えばドレイン電流ＩＭＰ１０１の電流値の上限を制限し、無駄な消費電流の増加を防ぐ機能はプッシュプル増幅回路１と同様に有しているが、この動作のみを目的とする素子を備える必要がない。このため、従来のプッシュプル増幅回路１のＮＭＯＳトランジスタＭ６、抵抗Ｒ３に相当する素子を削減することができる。

また、本実施の形態１のプッシュプル増幅回路１００では、出力電流Ｉｏｕｔの電流値がゼロの場合にも回路を正常な状態、即ち待機状態に保っておくためだけに必要となる構成は、定電流源Ｉ１０１、Ｉ１０２、ＮＭＯＳトランジスタＭＮ１０１、抵抗Ｒ１０１のみである。このように、プッシュプル増幅回路１００は、従来のプッシュプル増幅回路１と比較すると当該回路を構成する素子の数を削減することができる。しかも、定電流源Ｉ１０１、Ｉ１０２、ＮＭＯＳトランジスタＭＮ１０１、抵抗Ｒ１０１から構成される部分に流れる電流の内、回路の出力動作において直接の関係がない部分に流れる電流はＩＭＰ１０２とＩ１０２だけであり、従来のプッシュプル増幅回路１よりも消費電流を削減することができる。

また、上述したように、当該回路を実現するための各素子の設計値も特別な値を必要としていない。このため、構成素子数は少ないが、実は素子１個当たりの規模が大きくなり、総合的に回路規模がプッシュプル増幅回路１より増大するという必然性が潜在していない。

更には、当該回路の出力動作へ直接の関係がない部分に流れる電流は、プッシュプル増幅回路１と対比するとドレイン電流ＩＭＰ１０２と定電流源Ｉ１０２の電流Ｉ１０２のみである。この点もプッシュプル増幅回路１と比較して少なくなっており、低消費電力化が可能になっている。これらの電流の値に関しても、消費電流を決定する電流経路が少なくなっているが、実はプッシュプル増幅回路１と比較して増大するという必然性が潜在していない。以上のように、従来技術のプッシュプル回路１における回路規模が大きい、消費電流も大きいと言う問題点を、本実施の形態１のプッシュプル増幅回路１００は解決することができる。

発明の実施の形態２

以下、本発明を適用した具体的な実施の形態２について、図面を参照しながら詳細に説明する。図２に本実施の形態にかかるプッシュプル増幅回路２００の構成を示す。図２に示すように、プッシュプル増幅回路２００は、差動増幅回路２１０と、プッシュプル増幅回路１００とを有する。なお、図２に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。

図２にからもわかるようにプッシュプル増幅回路２００は、プッシュプル増幅回路１００の前段回路として差動増幅回路２１０が接続されている構成となっている。このように、実施の形態１とは、前段回路としての差動増幅回路２１０が追加されている点が異なる。よって、本実施の形態２では、その相違する部分を重点的に説明し、その他の同じ構成部分は説明を省略する。

差動増幅回路２１０は、ＰＭＯＳトランジスタＭＰ２１１、ＭＰ２１２と、ＮＭＯＳトランジスタＭＮ２１１、ＭＮ２１２と、定電流源Ｉ２１１と、非反転入力端子ＴＩＰと、反転入力端子ＴＩＭと、出力端子ＴＯＵＴＤを有する。

ＰＭＯＳトランジスタＭＰ２１１は、ソースが電源電圧端子ＶＤＤ、ドレインとゲートがノードＮ２０１にそれぞれ接続される。ＰＭＯＳトランジスタＭＰ２１２は、ソースが電源電圧端子ＶＤＤ、ドレインが出力端子ＴＯＵＴＤ、ゲートがノードＮ２０１にそれぞれ接続される。

ＮＭＯＳトランジスタＭＮ２１１は、ドレインがノードＮ２０１、ソースがノードＮ２０２、ゲートが反転入力端子ＴＩＭにそれぞれ接続される。ＮＭＯＳトランジスタＭＮ２１２は、ドレインが出力端子ＴＯＵＴＤ、ソースがノードＮ２０２、ゲートが非反転入力端子ＴＩＰにそれぞれ接続される。差動増幅回路２１０の出力端子ＴＯＵＴＤは、プッシュプル増幅回路１００の信号入力端子ＴＩＮと接続される。

差動増幅回路２１０は、一般的に知られる通常の差動入力、単一出力の差動増幅回路と同様なため、動作等の説明は省略する。また、プッシュプル増幅回路１００の動作の説明も実施の形態１で行っているため省略する。

以上のようにプッシュプル増幅回路２００は、プッシュプル増幅回路１００の前段回路として差動増幅回路２１０が接続された構成となっている。このようなプッシュプル増幅回路２００は、全体的に演算増幅回路（オペアンプ）として構成することが可能である。演算増幅回路（オペアンプ）は、自身を用いた応用回路全体に負帰還を構成して動作精度を向上させることが可能であるため、プッシュプル増幅回路としてなお好適である。

発明の実施の形態３

以下、本発明を適用した具体的な実施の形態３について、図面を参照しながら詳細に説明する。図３に本実施の形態にかかるプッシュプル増幅回路３００の構成を示す。図３に示すように、プッシュプル増幅回路３００は、定電流源Ｉ１０１、Ｉ１０２と、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４と、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２と、抵抗Ｒ１０１と、容量素子Ｃ３０１〜Ｃ３０３と、信号入力端子ＴＩＮと、信号出力端子ＴＯＵＴとを有する。なお、図３に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１とは、容量素子Ｃ３０１〜Ｃ３０３が追加されている点が異なる。よって、本実施の形態３では、その相違する部分を重点的に説明し、その他の同じ構成部分は説明を省略する。

容量素子Ｃ３０１は、一端がノードＮ１０２、他端がノードＮ１０３にそれぞれ接続される。容量素子Ｃ３０２は、一端がノードＮ１０３、他端が信号出力端子ＴＯＵＴにそれぞれ接続される。容量素子Ｃ３０３は、一端が信号入力端子ＴＩＮ、他端が信号出力端子ＴＯＵＴにそれぞれ接続される。

上記プッシュプル増幅回路３００の動作は、実施の形態１のプッシュプル増幅回路１００と同様なため省略する。プッシュプル増幅回路３００の容量素子Ｃ３０１〜Ｃ３０３は、信号位相の補償用容量素子として機能する。以下に、このようなプッシュプル増幅回路３００が有する効果を記載する。

まず、実施の形態２でも述べたように、増幅回路は演算増幅回路（オペアンプ）に用いられることが多い。そして、演算増幅回路は、負帰還構成とした方が応用回路として用いるのに好適である。このように、演算増幅回路を構成する場合、プッシュプル増幅回路３００の前段として実施の形態２で説明した差動増幅回路２１０を接続する。

そして、図４に示すように、その差動増幅回路２１０の出力端子ＴＯＵＴＤをプッシュプル増幅回路３００の信号入力端子ＴＩＮに接続する。なお、差動増幅回路２１０の構成は実施の形態２で説明済みのため省略する。

このように、差動増幅回路２１０を追加した構成の演算増幅回路をプッシュプル増幅回路４００とする。そして、プッシュプル増幅回路４００では、全体としてトランジスタのゲートからドレインへの信号経路段数が３段以上の箇所が存在する。このような段数の多い回路経路を負帰還構成とすると、負帰還した信号の位相遅れによる問題が生じる。例えば、負帰還した信号の位相遅延により正帰還状態となった場合に回路が発振してしまう問題が発生する。この対策のために出力段部分に容量素子を用いた位相補償回路を追加する方法が一般的に用いられている。本実施の形態３では、上記容量素子Ｃ３０１〜Ｃ３０３を備えたプッシュプル増幅回路３００を用い、演算増幅回路であるプッシュプル増幅回路４００を構成している。このようなプッシュプル増幅回路４００を負帰還構成とした場合、位相補償用の容量素子Ｃ３０１〜Ｃ３０３の効果により、発振が発生する問題を防ぐことができる。

特に、容量素子Ｃ３０１は、一般的には用いられていない回路構成を成している。ここで、プッシュプル増幅回路３００では、回路の消費電流を小さくするため、例えば定電流源Ｉ１０２の出力電流値を１００ｎＡ程度とする。この場合、一般的なエンハンスメント型ＭＯＳトランジスタでは、Ｖ１０４の電圧として、例えば２００ｍＶ程度が必要なため、抵抗Ｒ１０１の抵抗値は２００ｍＶ／１００ｎＡ＝２ＭΩと大きな値が必要になる。そして、抵抗Ｒ１０１の抵抗値が大きい場合、これに接続されるＰＭＯＳトランジスタＭＰ１０３やＮＭＯＳトランジスタＭＮ１０１の電極間寄生容量と組み合わさって、大きな時定数を有するようになり、大きな位相遅れが生じる原因となる。しかし、プッシュプル増幅回路３００の容量素子Ｃ３０１のように、抵抗Ｒ１０１に対して並列に位相補償容量であるＣ３０１を接続すれば、回路の発振を防止する効果が大きいという効果が得られることになる。

発明の実施の形態４

以下、本発明を適用した具体的な実施の形態４について、図面を参照しながら詳細に説明する。図５に本実施の形態にかかるプッシュプル増幅回路５００の構成を示す。図５に示すように、プッシュプル増幅回路５００は、ＰＭＯＳトランジスタＭＰ１０１〜ＭＰ１０４と、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２、ＭＮ５０１〜ＭＮ５０５と、抵抗Ｒ１０１、Ｒ５０１、Ｒ５０２と、信号入力端子ＴＩＮと、信号出力端子ＴＯＵＴとを有する。なお、図５に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１とは、定電流源Ｉ１０１、Ｉ１０２に相当する部分が、ＮＭＯＳトランジスタＭＮ５０１〜ＭＮ５０５と、抵抗Ｒ５０１、Ｒ５０２で構成される部分で置き換えられている点で異なる。よって、本実施の形態４では、その相違する部分を重点的に説明し、その他の同じ構成部分は説明を省略する。

抵抗Ｒ５０１は、一端が電源電圧端子ＶＤＤ、他端がノードＮ５０１にそれぞれ接続される。抵抗Ｒ５０２は、一端がノードＮ５０１、他端がノードＮ５０２にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ５０１は、ドレインがノードＮ５０２、ソースがノードＮ５０３、ゲートがノードＮ５０１にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ５０２は、ドレインがノードＮ５０３、ソースが接地電圧端子ＧＮＤ、ゲートがノードＮ５０２にそれぞれ接続される。

ＮＭＯＳトランジスタＭＮ５０３は、ドレインがノードＮ１０１、ソースがノードＮ５０４、ゲートがノードＮ５０１にそれぞれ接続される。ＮＭＯＳトランジスタＭＮ５０４は、ドレインがノードＮ５０４、ソースが接地電圧端子ＧＮＤ、ゲートがノードＮ５０２にそれぞれ接続される。

ＮＭＯＳトランジスタＭＮ５０５は、ドレインがノードＮ１０４、ソースが接地電圧端子ＧＮＤ、ゲートがノードＮ５０２にそれぞれ接続される。なお、ノードＮ５０１〜Ｎ５０４の電位をそれぞれＶ５０１〜Ｖ５０４とする。また、ＮＭＯＳトランジスタＭＮ５０２、ＭＮ５０４、ＭＮ５０５のドレイン電流をそれぞれＩＭＮ５０２、ＩＭＮ５０４、ＩＭＮ５０５とする。

このように、実施の形態４では、実施の形態１の定電流源Ｉ１０１、Ｉ１０２を、ＮＭＯＳトランジスタＭＮ５０１〜ＭＮ５０５、抵抗Ｒ５０１、Ｒ５０２で実現している。なお、ＮＭＯＳトランジスタＭＮ５０１、ＭＮ５０２と、抵抗Ｒ５０１、Ｒ５０２が、ＮＭＯＳトランジスタＭＮ５０３〜ＭＮ５０５へのバイアス電圧を生成するバイアス電圧生成回路を構成するとも考えられる。

ここで、実施の形態１で説明した回路設計上の条件、式（７）の電流値Ｉ１０２の実現方法を、本実施の形態４で追加されたＮＭＯＳトランジスタＭＮ５０１〜ＭＮ５０５、抵抗Ｒ５０１、Ｒ５０２で説明する。なお、説明の簡略化のためにＮＭＯＳトランジスタＭＮ５０１、ＭＮ５０２、ＭＮ５０５の短チャネル効果、基盤バイアス効果を無視し、当該回路中の各素子の相対精度誤差がゼロであるとする。また、全て飽和領域で動作しているとする。更に、ＮＭＯＳトランジスタＭＮ５０１、ＭＮ５０２のゲートＷ／Ｌ比が同じであるとする。

ＮＭＯＳトランジスタＭＮ５０１、ＭＮ５０２のゲートＷ／Ｌ比が同じとなる場合、ゲート−ソース間電圧が等しくなるため、以下の式（１４）、式（１５）が成り立つ。

ドレイン電流ＩＭＮ５０２とＩＭＮ５０５は、アーリー電圧をＶＡｎとすると、以下の式（１６）、式（１７）のようになる。但し、ＮＭＯＳトランジスタＭＮ５０１、ＭＮ５０２のゲートのＷ／Ｌ比それぞれ「（Ｗ／Ｌ）ＭＮ５０２」、「（Ｗ／Ｌ）ＭＮ５０５」と表すものとする。

ここで、ＮＭＯＳトランジスタＭＮ５０２、ＭＮ５０５のドレイン−ソース間電圧が等しいとすると、式（７）、式（１６）、式（１７）から、以下の式（１８）、式（１９）が導かれる。

以上のことから、式（１９）に示されるＮＭＯＳトランジスタＭＮ５０１、ＭＮ５０５のＷ／Ｌ比、抵抗Ｒ５０２、Ｒ１０１の関係が、実施の形態１の定電流源Ｉ１０２を、具体的に設計する際の条件となる。

以上のように、実施の形態４のプッシュプル増幅回路５００は、実施の形態１の定電流源Ｉ１０１、Ｉ１０２を、ＮＭＯＳトランジスタＭＮ５０１〜ＭＮ５０５、抵抗Ｒ５０１、Ｒ５０２で実現可能である。また、実施の形態２のように、差動増幅回路２１０をプッシュプル増幅回路５００の前段回路として接続し、演算増幅回路（オペアンプ）を構成してもよい。この場合、差動増幅回路２１０の定電流源Ｉ２１１の構成は、上述した定電流源Ｉ１０１、Ｉ１０２と同様の構成として実現可能である。

発明の実施の形態５

以下、本発明を適用した具体的な実施の形態５について、図面を参照しながら詳細に説明する。図６に本実施の形態にかかるプッシュプル増幅回路６００の構成を示す。図６に示すように、プッシュプル増幅回路６００は、定電流源Ｉ１０２、Ｉ６０１と、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４と、ＮＭＯＳトランジスタＭＮ１０１、ＭＮ１０２、ＭＮ６０１、ＭＮ６０２と、抵抗Ｒ１０１と、信号入力端子ＴＩＮと、信号出力端子ＴＯＵＴとを有する。なお、図６に示された符号のうち、図１と同じ符号を付した構成は、図１と同じか又は類似の構成を示している。実施の形態１とは、定電流源Ｉ１０１、ＰＭＯＳトランジスタＭＰ１０２、ＭＰ１０３を取り除き、定電流源Ｉ６０１、ＮＭＯＳトランジスタＭＮ６０１、ＭＮ６０２を追加している点で異なる。よって、本実施の形態５では、その相違する部分を重点的に説明し、その他の同じ構成部分は説明を省略する。

ＮＭＯＳトランジスタＭＮ６０１は、ドレインとゲートがノードＮ１０１、ソースが接地電圧端子ＧＮＤにそれぞれ接続される。ＮＭＯＳトランジスタＭＮ６０２は、ドレインがノードＮ１０４、ソースが接地電圧端子ＧＮＤ、ゲートがノードＮ１０１にそれぞれ接続される。

定電流源Ｉ６０１は、電源電圧端子ＶＤＤと、ノードＮ１０２との間に接続される。なお、定電流源Ｉ６０１がノードＮ１０２に出力する電流及びその電流値をＩ６０１とする。また、ＮＭＯＳトランジスタＭＮ６０１、ＭＮ６０２のドレイン電流をそれぞれＩＭＮ６０１、ＩＭＮ６０２とする。

上記プッシュプル増幅回路６００の動作を定性的に説明する。まず、信号入力端子ＴＩＮに入力される入力電圧Ｖｉｎが低下する場合を考える。入力電圧Ｖｉｎが低下すると、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４のドレイン電流ＩＭＰ１０１、ＩＭＰ１０４が増加する。ＮＭＯＳトランジスタＭＮ６０１とＭＮ６０２はカレントミラーを構成している。このため、ドレイン電流ＩＭＮ１０１が増加すると、ＮＭＯＳトランジスタＭＮ６０２のドレイン電流ＩＭＮ６０２も増加しようとする。

ところが、ＮＭＯＳトランジスタＭＮ６０２は、定電流源Ｉ１０２と並列構成されており、この並列構成と定電流源Ｉ６０１とが同一電流経路上で直列接続されている。このため、ドレイン電流ＩＭＮ６０２が増加しようとすると、定電流源Ｉ６０１と上記並列構成との間の接続点であるノードＮ１０２〜Ｎ１０４の電圧が下降する。一方、ノードＮ１０４の電位Ｖ１０４が低下すると、ＮＭＯＳトランジスタＭＮ６０２のドレイン・ソース間電圧が小さくなることになり、ドレイン電流ＩＭＮ６０２が減少しようとする。よって、ノードＮ１０２〜Ｎ１０４の電圧降下は、ドレイン電流ＩＭＮ６０２の増加分と減少分の両者の均衡が取れる電圧まで行われる。

この結果、ノードＮ１０２〜Ｎ１０４のそれぞれの電圧Ｖ１０２〜Ｖ１０４は何れも下降する。そして、ゲートがノードＮ１０３に接続されているＮＭＯＳトランジスタＭＮ１０２のドレイン電流ＩＭＮ１０２が減少し、信号出力端子ＴＯＵＴの出力電圧Ｖｏｕｔが上昇する。

次に、信号入力端子ＴＩＮに入力される入力電圧Ｖｉｎが上昇する場合を考える。入力電圧Ｖｉｎが上昇すると、ＰＭＯＳトランジスタＭＰ１０１、ＭＰ１０４のドレイン電流ＩＭＰ１０１、ＩＭＰ１０４が減少する。ＮＭＯＳトランジスタＭＮ６０１とＭＮ６０２はカレントミラーを構成しているため、ドレイン電流ＩＭＮ１０１が減少すると、ＮＭＯＳトランジスタＭＮ６０２のドレイン電流ＩＭＮ６０２も減少しようとする。

ところが、ＮＭＯＳトランジスタＭＮ６０２は、定電流源Ｉ１０２と並列構成されており、この並列構成と定電流源Ｉ６０１とが同一電流経路上で直列接続されている。このため、ドレイン電流ＩＭＮ６０２が減少しようとすると、定電流源Ｉ６０１と上記並列構成との間の接続点であるノードＮ１０２〜Ｎ１０４の電圧が上昇する。一方、ノードＮ１０４の電位Ｖ１０４が上昇すると、ＮＭＯＳトランジスタＭＮ６０２のドレイン・ソース間電圧が大きくなることになり、ドレイン電流ＩＭＮ６０２が増加しようとする。よって、ノードＮ１０２〜Ｎ１０４の電圧上昇は、ドレイン電流ＩＭＮ６０２の増加分と減少分の両者の均衡が取れる電圧まで行われる。このように、プッシュプル増幅回路６００は、出力段にあるＰＭＯＳトランジスタＭＰ１０４、ＮＭＯＳトランジスタＭＮ１０２により、プッシュプル出力動作を行う。

更に、プッシュプル増幅回路６００の動作を定量的に説明する。プッシュプル増幅回路６００では、式（１）の（Ｗ／Ｌ）ＭＰ１０２、（Ｗ／Ｌ）ＭＰ１０３をそれぞれ（Ｗ／Ｌ）ＭＮ６０１、（Ｗ／Ｌ）ＭＮ６０２に置き換えればよい。なお、（Ｗ／Ｌ）ＭＮ６０１、（Ｗ／Ｌ）ＭＮ６０２は、それぞれＮＭＯＳトランジスタＭＮ６０１、ＭＮ６０２のゲートのＷ／Ｌ比である。このため、式（７）は、以下に示す式（２０）が成立する。

更に、式（９）の代わりに、以下に示す式（２１）が成立する。

そして、式（６）、式（２１）からドレイン電流ＩＭＮ１０２は、式（２２）のように表せられる。

信号出力端子ＴＯＵＴからの出力電流Ｉｏｕｔがゼロの場合、つまり当該回路が待機状態の場合のＰＭＯＳトランジスタＭＰ１０１のドレイン電流ＩＭＰ１０１を「Ｉ０」とする。ＩＭＰ１０１＝Ｉ０のとき、明らかにＩＭＮ１０２＝ＩＭＰ１０４となるため、式（２３）更には式（２４）が導かれる。

そして、式（２４）を式（２１）へ代入すると、以下に示す式（２５）が導かれる。

以上のことから、式（２０）、式（２４）、式（２５）が、それぞれ当該回路の設計において電圧Ｖ１０４、抵抗Ｒ１０１の抵抗値、定電流源Ｉ１０２、Ｉ６０１の出力する電流値を定義する条件となる。なお、式（２４）からわかるように、ｐ／ｒ＝ｑの場合、Ｉ１０２＝０となる。この場合、定電流源Ｉ１０２が不要となるため、プッシュプル増幅回路６００から更に定電流源Ｉ１０２を削除することが可能となる。このため、より少ない回路素子数でプッシュプル増幅回路を実現することができる。

更に、プッシュプル増幅回路６００は、実施の形態２のプッシュプル増幅回路２００と同様、差動増幅回路２１０を前段回路として接続することができる。前段回路として差動増幅回路２１０を接続すると演算増幅回路（オペアンプ）を構成することができる。

また、プッシュプル増幅回路６００は、実施の形態３のプッシュプル増幅回路３００と同様、位相補償用の容量素子を接続することもできる。この構成とすることで、演算増幅回路（オペアンプ）を構成して負帰還をかけても、プッシュプル増幅回路４００と同様、位相遅れによる発振の発生を防止できる。

また、プッシュプル増幅回路６００は、実施の形態４のプッシュプル増幅回路５００と同様、定電流源Ｉ１０２を、トランジスタや抵抗等で実現することも可能である。なお、この場合、プッシュプル増幅回路６００のＮＭＯＳトランジスタＭＮ６０１、ＭＮ６０２で構成されるカレントミラーも、ＮＭＯＳトランジスタＭＮ５０１、ＭＮ５０２、ＭＮ５０４、抵抗Ｒ５０１で実現可能である。また、この場合にも、式（１９）で示す設計条件が適用可能である。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、各実施の形態において回路中の全てのＮＭＯＳトランジスタをＰＭＯＳトランジスタへ、ＰＭＯＳトランジスタをＮＭＯＳトランジスタへそれぞれ入れ替え、定電流源の電流の方向を反転させ、電源電圧ＶＤＤを接地電圧ＧＮＤへ、接地電圧ＧＮＤを電源電圧ＶＤＤへそれぞれ入れ替えれば、各実施の形態と同様の動作の回路を得ることが可能である。

また、各実施の形態において回路中のＭＯＳトランジスタをバイポーラトランジスタに置き換えて構成することも可能である。

１００、２００、３００、４００、５００、６００ プッシュプル増幅回路
２１０ 差動増幅回路
ＭＰ１０１〜ＭＰ１０４、ＭＰ２１１、ＭＰ２１２ ＰＭＯＳトランジスタ
ＭＮ１０１、ＭＮ１０２、ＭＮ２１１、ＭＮ２１２、ＭＮ５０１〜ＭＮ５０５、ＭＮ６０１、ＭＮ６０２ ＮＭＯＳトランジスタ
Ｒ１０１、Ｒ５０１、Ｒ５０２ 抵抗
Ｃ３０１〜Ｃ３０３ 位相補償用容量素子
Ｉ１０１、Ｉ１０２、Ｉ２１１、Ｉ６０１ 定電流源
ＴＩＮ 信号入力端子
ＴＯＵＴ 信号出力端子
ＴＩＭ 反転入力端子
ＴＩＰ 非反転入力端子
ＴＯＵＴＤ 差動出力端子

Claims (17)

1. 第１〜第３の電流経路を有し、
   前記第１の電流経路は、入力信号に応じて、前記第１の電流経路に第１の電流を流す第１のトランジスタを有し、
   前記第２の電流経路は、
   前記第１の電流に応じて、前記第２の電流経路に前記第１の電流と逆相の第２の電流を流す第２のトランジスタと、
   第１の抵抗と、
   前記第１の抵抗の一端に接続され、前記第１の抵抗の他端が制御端子に接続される第３のトランジスタと、を有し、
   前記第３の電流経路は、
   出力端子と、
   前記出力端子と接続され、前記入力信号に応じて、前記第３の電流経路に前記第１の電流と同相の電流を流す第４のトランジスタと、
   前記出力端子と接続され、前記第１の抵抗と前記第３のトランジスタとの間の第１のノードの電位に応じて前記第３の電流経路に前記第２の電流と同相の電流を流す第５のトランジスタと、を有する
   プッシュプル増幅回路。
2. 少なくとも第１〜第３の容量素子のうち１つを有し、
   前記第１の容量素子は、前記入力信号を入力する入力端子と前記出力端子との間に接続され、
   前記第２の容量素子は、前記第１のノードと、前記出力端子との間に接続され、
   前記第３の容量素子は、前記第１の抵抗と並列接続される
   請求項１に記載のプッシュプル増幅回路。
3. 前記第１の電流経路は、第１の電源端子と、第２の電源端子との間に接続され、第６のトランジスタと、第１の定電流源とを更に有し、
   前記第１、第６のトランジスタが前記第１の電源端子と第２のノードとの間で並列接続され、
   前記第２、第６のトランジスタの制御端子が前記第２のノードと接続され、
   前記第１の定電流源が、前記第２のノードと前記第２の電源端子との間に接続される
   請求項１または請求項２に記載のプッシュプル増幅回路。
4. 前記第２の電流経路は、前記第１、第２の電源端子との間に接続され、第２の定電流源とを更に有し、
   前記第２のトランジスタは、前記第１の電源端子と第３のノードとの間に接続され、制御端子が前記第２のノードに接続され、
   前記第１の抵抗素子の他端が前記第３のノードに接続され、
   前記第２の定電流源が、前記第２の電源端子と前記第３のトランジスタとの間に接続される
   請求項３に記載のプッシュプル増幅回路。
5. 前記第１の抵抗の両端の電圧降下は、前記第２の定電流源が前記第２の電流を流す場合の前記第２の定電流源の両端の電位差と実質的に同じ値となる
   請求項４に記載のプッシュプル増幅回路。
6. 前記第１、第２の電源端子との間に直列接続された第２の抵抗と第７のトランジスタを備えるバイアス電圧生成回路を更に有し、
   前記第７のトランジスタの制御端子が、前記第２の抵抗と前記第７のトランジスタとの間の第４のノードに接続され、
   前記第４のノードの電位に応じて、前記第１、第２の定電流源が出力する電流値が決定される
   請求項４または請求項５に記載のプッシュプル増幅回路。
7. 前記第１、第２の定電流源は、それぞれ第８、第９のトランジスタを有し、
   前記第８、第９のトランジスタの制御端子が、それぞれ前記第４のノードに接続される
   請求項６に記載のプッシュプル増幅回路。
8. 前記第１、第２の電源端子との間に直列接続された第２、第３の抵抗と第７、第１０のトランジスタを備えるバイアス電圧生成回路を更に有し、
   前記第３の抵抗が、前記第１の電源端子と第５のノードとの間に接続され、
   前記第２の抵抗が、前記第５のノードと第４のノードとの間に接続され、
   前記第１０のトランジスタが、前記第４のノードと第６のノードとの間に接続され、
   前記第７のトランジスタが、前記第６のノードと前記第２の電源端子との間に接続され、
   前記第１０のトランジスタの制御端子は、前記第５のノードに接続され、
   前記第７のトランジスタの制御端子は、前記第４のノードに接続され、
   前記第４のノードの電位に応じて、前記第１、第２の定電流源が出力する電流値が決定される
   請求項４または請求項５に記載のプッシュプル増幅回路。
9. 前記第１の定電流源は、第８のトランジスタを有し、
   前記第２の定電流源は、第９のトランジスタを有し、
   前記第８、第９のトランジスタの制御端子が、それぞれ前記第４のノードに接続される
   請求項８に記載のプッシュプル増幅回路。
10. 前記第２の抵抗と前記第１の抵抗の抵抗比と、前記第９のトランジスタのトランジスタサイズと前記第７のトランジスタのトランジスタサイズの比が実質的に等しい
    請求項９に記載のプッシュプル増幅回路。
11. 前記第１〜第３の電流経路は、第１の電源端子と、第２の電源端子との間に接続され、
    前記第１の電流経路は、前記第１のトランジスタと直列接続される第１１のトランジスタを有し、
    前記第１１のトランジスタの制御端子は、前記第１のトランジスタと前記第１１のトランジスタとの間の第７のノードと接続され、
    前記第２の電流経路は、前記第１の抵抗と前記第３のトランジスタと直列接続される第３、第４の定電流源と、前記第４の定電流源と並列接続される前記第２のトランジスタを有し、
    前記第３の定電流源は、前記第１の電源電圧と、前記第１の抵抗の他端との間に接続され、
    前記第４の定電流源は、前記第３のトランジスタと前記第２の電源端子との間に接続され、
    前記第２のトランジスタは、その制御端子が前記第７のノードと接続される
    請求項１または請求項２に記載のプッシュプル増幅回路。
12. 前記第１、第２の電源端子との間に直列接続された第２の抵抗と第７のトランジスタを備えるバイアス電圧生成回路を更に有し、
    前記第７のトランジスタの制御端子が、前記第２の抵抗と前記第７のトランジスタとの間の第４のノードに接続され、
    前記第４のノードの電位に応じて、前記第４の定電流源が出力する電流値が決定される
    請求項１１に記載のプッシュプル増幅回路。
13. 前記第４の定電流源は、第９のトランジスタを有し、
    前記第９のトランジスタの制御端子が、前記第４のノードに接続される
    請求項１２に記載のプッシュプル増幅回路。
14. 前記第１、第２の電源端子との間に直列接続された第２、第３の抵抗と第７、第１０のトランジスタを備えるバイアス電圧生成回路を更に有し、
    前記第３の抵抗が、前記第１の電源端子と第５のノードとの間に接続され、
    前記第２の抵抗が、前記第５のノードと第４のノードとの間に接続され、
    前記第１０のトランジスタが、前記第４のノードと第６のノードとの間に接続され、
    前記第７のトランジスタが、前記第６のノードと前記第２の電源端子との間に接続され、
    前記第１０のトランジスタの制御端子は、前記第５のノードに接続され、
    前記第７のトランジスタの制御端子は、前記第４のノードに接続され、
    前記第４のノードの電位に応じて、前記第４の定電流源が出力する電流値が決定される
    請求項１１に記載のプッシュプル増幅回路。
15. 前記第４の定電流源は、第９のトランジスタを有し、
    前記第９のトランジスタの制御端子が、前記第４のノードに接続される
    請求項１４に記載のプッシュプル増幅回路。
16. 前記第２の抵抗と前記第１の抵抗の抵抗比と、前記第９のトランジスタのトランジスタサイズと前記第７のトランジスタのトランジスタサイズの比が実質的に等しい
    請求項１５に記載のプッシュプル増幅回路。
17. 請求項１〜１６に記載のプッシュプル増幅回路と、差動入力信号に応じた出力信号を出力する差動増幅回路とを備え、
    前記プッシュプル増幅回路の前記入力信号を入力する入力端子と、前記差動増幅回路の出力端子が接続される
    演算増幅回路。

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