JP7350768B2 - 検知装置、半導体装置 - Google Patents

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Description

本発明の一態様は、ラッチ回路、カウンタ回路、検知装置、バッテリ監視装置、及び半導体装置に関する。
本発明の一様態は、物、方法、又は、製造方法に関する。又は、本発明は、プロセス、マシン、マニュファクチャ、又は、組成物(コンポジション・オブ・マター)に関する。本発明の一態様は、半導体装置、表示装置、発光装置、蓄電装置、照明装置又は電子機器に関する。また、本発明の一様態は、蓄電装置の充電制御方法、蓄電装置の状態推定方法、及び蓄電装置の異常検知に用いられる検出装置に関する。特に、蓄電装置の充電システム、及び蓄電装置の状態推定システム、及び蓄電装置の異常検知システムに関する。また、本発明の一態様である検出装置を有する電子機器には、身体の状態を検出する医療機器が含まれる。
なお、本明細書等において、半導体装置は、半導体特性を利用することで機能しうる素子、回路、又は装置等を指す。一例としては、トランジスタ、ダイオード等の半導体素子は半導体装置である。また別の一例としては、半導体素子を有する回路は、半導体装置である。また別の一例としては、半導体素子を有する回路を備えた装置は、半導体装置である。
近年、リチウムイオン二次電池、リチウムイオンキャパシタ、空気電池等、種々の蓄電装置の開発が盛んに行われている。特に高出力、高エネルギー密度であるリチウムイオン二次電池は、携帯電話、スマートフォン、タブレット、もしくはノート型コンピュータ等の携帯情報端末、ゲーム装置、携帯音楽プレーヤ、デジタルカメラ、医療機器、又は、ハイブリッド車(HEV)、電気自動車(EV)、もしくはプラグインハイブリッド車(PHEV)等の次世代クリーンエネルギー自動車、電動バイクなど、半導体産業の発展と併せて急速にその需要が拡大し、充電可能なエネルギーの供給源として現代の情報化社会に不可欠なものとなっている。
二次電池(リチウムイオン二次電池を含む)は、設計容量(DC)のうち、電池の残容量(RC)を満充電容量(FCC(Full Charge Capacity))のしめる割合、即ち充電率(SOC)が0%から100%まで全て使用する設定になっておらず、過放電を防ぐため0%からマージンが5%(又は10%)程度とられている。また、過充電を防ぐため100%からもマージン5%(又は10%)程度がとられており、結果として、設計容量の5%から95%の範囲内(又は10%から90%の範囲内)で使用しているといわれている。実際には二次電池に接続されるBMS(Battery Management System)を用いて上限電圧Vmaxと下限電圧Vminの電圧範囲を設定することで設計容量の5%から95%の範囲内(又は10%から90%の範囲内)で使用する。
二次電池は、充放電、経時変化、温度変化などにより劣化が生じる。したがって、二次電池の内部の状態、特にSOC(充電率)を正確に知ることで二次電池を管理することができる。SOCを正確に知ることで上限電圧Vmaxと下限電圧Vminの電圧範囲を広くすることもできる。二次電池を管理するためには、二次電池の内部の状態、特にSOC(充電率)を正確に知るための検知装置が求められている。さらに、検知装置の消費電力を低減することも求められている。
特許文献1には、消費電力を低減するための半導体集積回路の一例が示されている。
特開2006-66938号公報
上記問題に鑑み、本発明の一態様は、新規な構成の半導体装置を提供することを課題の一とする。また、本発明の一態様は、消費電力を低減させる半導体装置を提供することを課題の一とする。また、本発明の一態様は、消費電力を低減させる検知装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、ダイナミック回路で構成されるラッチ回路を有する半導体装置である。ラッチ回路は、第1の回路と、第1乃至第3の容量素子と、第1乃至第3のクロック入力端子と、信号入力端子と、第1の出力端子と、第2の出力端子とを有する。第1の回路は、デコード機能を有する。第1乃至第3のクロック入力端子には、順に第1乃至第3のクロック信号が与えられる。第1のクロック信号に“H”の信号が与えられる期間において、第1の回路は、信号入力端子を介して複数の入力信号が与えられ、第1の容量素子の電位は、第1の回路がデコードした結果によって更新される。第2のクロック信号に“H”の信号が与えられる期間において、第2の容量素子の電位は、第1の容量素子の電位に応じて更新され、第1の出力端子には、第2の容量素子の電位が、第1の出力信号として与えられる。第3のクロック信号に“H”の信号が与えられる場合、第3の容量素子の電位は、第2の容量素子の電位に応じて更新され、第2の出力端子には、第3の容量素子の電位が、第2の出力信号として与えられる半導体装置である。
上記構成において、ラッチ回路は、第4乃至第6のクロック入力端子を有する。第4乃至第6のクロック入力端子には、順に第4乃至第6のクロック信号が与えられる。第4のクロック信号に“H”の信号が与えられる期間において、第1の容量素子は、プリチャージされる。第5のクロック信号に“H”の信号が与えられる期間において、第2の容量素子は、プリチャージされる。第6のクロック信号に“H”の信号が与えられる期間において、第3の容量素子は、プリチャージされる。
上記構成において、ラッチ回路は、第2の回路を有する。第2の回路は、第2のクロック入力端子に与えられる第2のクロック信号から、第7のクロック信号と、第8のクロック信号とを生成する。第7のクロック信号に“H”の信号が与えられる期間において、ラッチ回路は、入力信号をデコードした結果をラッチし、ラッチした結果を第1の出力信号に出力する機能を有する。第8のクロック信号に“H”の信号が与えられる期間において、第5のクロック入力端子に第5のクロック信号が与えられることで第2の容量素子は、プリチャージされる。第1の出力信号が“H”の信号であれば、プリチャージされた第2の容量素子の電位が、“H”の信号として第1の出力信号に出力される。第1の出力信号が“L”の信号であれば、第2の出力信号によって第2の容量素子の電位が放電され、第2の容量素子の電位が、“L”の信号として第1の出力信号に出力される。
上記各構成において、カスケード接続された複数のラッチ回路は、カウンタ回路として機能することができる。
上記各構成のいずれか一のラッチ回路は、第1乃至第5のトランジスタを有する。第4のクロック入力端子は、第1のトランジスタのゲートと電気的に接続される。第5のクロック入力端子は、第2のトランジスタのゲートと電気的に接続される。第6のクロック入力端子は、第3のトランジスタのゲートと電気的に接続される。第2の容量素子の電極の一方は、第4のトランジスタのゲートと電気的に接続される。第3の容量素子の電極の一方は、第5のトランジスタのゲートと電気的に接続される。第1乃至第5のトランジスタは、半導体層に金属酸化物を有する。第1乃至第5のトランジスタは、バックゲートを有する。第1乃至第3のトランジスタのバックゲートには、第4及び第5のトランジスタのバックゲートと異なる電位が与えられる。
上記各構成に記載の半導体装置と、検知回路と、バッテリと、を有する検知装置である。半導体装置の出力信号が、検知回路に与えられる。検知回路は、出力信号をバッテリの出力電位を監視するモニタ周期として用いる検知装置である。
本発明の一態様は、新規な構成の半導体装置を提供することができる。また、本発明の一態様は、消費電力を低減させる半導体装置を提供することができる。また、本発明の一態様は、消費電力を低減させる検知装置を提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び/又は他の効果のうち、少なくとも一つの効果を有するものである。したがって本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図1Aは、半導体装置を説明するブロック図である。図1Bは、半導体装置を説明する回路図である。
図2Aは、半導体装置を説明するブロック図である。図2B1、図2B2、及び図2Cは、半導体装置を説明する回路図である。
図3は、半導体装置を説明するブロック図である。
図4A1乃至図4A3、及び図4Bは、半導体装置を説明する回路図である。
図5は、半導体装置を説明するブロック図である。
図6A1乃至図6A4は、半導体装置を説明する回路図である。
図7は、半導体装置を説明する回路図である。
図8Aは、半導体装置を説明するブロック図である。図8Bは、半導体装置を説明する回路図である。
図9Aは、半導体装置を説明する回路図である。図9Bは、半導体装置を説明するタイミングチャートである。
図10Aは、半導体装置を説明する回路図である。図10Bは、半導体装置を説明するタイミングチャートである。
図11は、半導体装置を説明する回路図である。
図12は、半導体装置を説明する回路図である。
図13Aは、トランジスタの一例を示す上面図である。図13B及び図13Cは、トランジスタの一例を示す断面図である。
図14Aは、トランジスタの一例を示す上面図である。図14B及び図14Cは、トランジスタの一例を示す断面図である。
図15は、半導体装置を説明するブロック図である。
図16Aは、バッテリ保護ICのブロック図である。図16Bは、バッテリ保護ICの斜視図である。
図17A及び図17Bは、電子機器を説明する図である。
図18A乃至図18Cは、電子機器を説明する図である。
図19A1及び図19A2、ならびに図19B1乃至図19B4は、電子機器を説明する図である。
図20は、試作デバイスを説明するブロック図である。
図21Aは、試作デバイス写真である。図21Bは、トランジスタの断面を説明する図である。
図22は、試作デバイスの測定データを説明する図である。
図23Aは、試作デバイスシミュレーションデータである。図23Bは、試作デバイスの測定データである。
以下、実施の形態について図面を参照しながら説明する。ただし、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。したがって、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。
また、本明細書にて用いる「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではないことを付記する。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。したがって、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネル形成領域を有しており、チャネル形成領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル形成領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続される場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や、異なる導電層によって形成される配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「平行」とは、二つの直線が-10°以上10°以下の角度で配置されている状態をいう。したがって、-5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態(非導通状態、遮断状態、ともいう)にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低い状態、pチャネル型トランジスタでは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも高い状態をいう。例えば、nチャネル型のトランジスタのオフ電流とは、ゲートとソースの間の電圧Vgsがしきい値電圧Vthよりも低いときのドレイン電流を言う場合がある。
トランジスタのオフ電流は、Vgsに依存する場合がある。したがって、トランジスタのオフ電流がI以下である、とは、トランジスタのオフ電流がI以下となるVgsの値が存在することを言う場合がある。
一例として、しきい値電圧Vthが0.5Vであり、Vgsが0.5Vにおけるドレイン電流が1×10-9Aであり、Vgsが0.1Vにおけるドレイン電流が1×10-13Aであり、Vgsが-0.5Vにおけるドレイン電流が1×10-19Aであり、Vgsが-0.8Vにおけるドレイン電流が1×10-22Aであるようなnチャネル型トランジスタを想定する。当該トランジスタのドレイン電流は、Vgsが-0.5Vにおいて、又は、Vgsが-0.5V乃至-0.8Vの範囲において、1×10-19A以下であるから、当該トランジスタのオフ電流は1×10-19A以下である、と言う場合がある。当該トランジスタのドレイン電流が1×10-22A以下となるVgsが存在するため、当該トランジスタのオフ電流は1×10-22A以下である、と言う場合がある。
また、本明細書等では、チャネル幅Wを有するトランジスタのオフ電流を、チャネル幅Wあたりを流れる電流値で表す場合がある。また、所定のチャネル幅(例えば1μm)あたりを流れる電流値で表す場合がある。後者の場合、オフ電流の単位は、電流/長さの次元を持つ単位(例えば、A/μm)で表される場合がある。
トランジスタのオフ電流は、温度に依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、室温、60℃、85℃、95℃、又は125℃におけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)におけるオフ電流、を表す場合がある。トランジスタのオフ電流がI以下である、とは、室温、60℃、85℃、95℃、125℃、当該トランジスタが含まれる半導体装置等の信頼性が保証される温度、又は、当該トランジスタが含まれる半導体装置等が使用される温度(例えば、5℃乃至35℃のいずれか一の温度)、におけるトランジスタのオフ電流がI以下となるVgsの値が存在することを指す場合がある。
トランジスタのオフ電流は、ドレインとソースの間の電圧Vdsに依存する場合がある。本明細書において、オフ電流は、特に記載がない場合、Vdsが0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、又は20Vにおけるオフ電流を表す場合がある。又は、当該トランジスタが含まれる半導体装置等の信頼性が保証されるVds、又は、当該トランジスタが含まれる半導体装置等において使用されるVdsにおけるオフ電流、を表す場合がある。トランジスタのオフ電流がI以下である、とは、Vdsが0.1V、0.8V、1V、1.2V、1.8V、2.5V、3V、3.3V、10V、12V、16V、20V、当該トランジスタが含まれる半導体装置等の信頼性が保証されるVds、又は、当該トランジスタが含まれる半導体装置等において使用されるVds、におけるトランジスタのオフ電流がI以下となるVgsの値が存在することを指す場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソースを流れる電流を言う場合もある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、例えば、トランジスタがオフ状態にあるときに、ソースとドレインとの間に流れる電流を指す場合がある。
なお、電圧とは2点間における電位差のことをいい、電位とはある一点における静電場の中にある単位電荷が持つ静電エネルギー(電気的な位置エネルギー)のことをいう。ただし、一般的に、ある一点における電位と基準となる電位(例えば接地電位)との電位差のことを、単に電位もしくは電圧と呼び、電位と電圧が同義語として用いられることが多い。このため、本明細書では特に指定する場合を除き、電位を電圧と読み替えてもよいし、電圧を電位と読み替えてもよいこととする。
(実施の形態1)
本実施の形態では、半導体装置について、図1乃至図12を用いて説明する。本実施の形態で説明する半導体装置は、ラッチ回路として機能する。また複数のラッチ回路をカスケード接続することで、カウンタ回路として機能させることができる。
本発明の一態様である半導体装置について説明する。半導体装置は、ダイナミック回路で構成される。
最初に、ダイナミック回路について簡単に説明する。ダイナミック回路とは、第1のトランジスタ、第2のトランジスタ、第1の回路、容量素子、第1の配線、及び第2の配線を有する。第1の回路は、第1の端子、第2の端子、第3の端子を有する。
第1のトランジスタのソース又はドレインの一方は、第1の配線と電気的に接続される。第1のトランジスタのソース又はドレインの他方は、第2のトランジスタのソース又はドレインの一方と、容量素子の電極の一方に電気的に接続される。第2のトランジスタのソース又はドレインの他方は、第1の回路の第1の端子に電気的に接続される。第1の回路の第2の端子は、容量素子の電極の他方と、第2の配線に電気的に接続される。容量素子の電極の一方は、出力端子に相当する。
第1の配線には、ダイナミック回路の電源電圧が与えられ、第2の配線には、ダイナミック回路の基準電圧が与えられる。第1の回路は、デコード機能を有する。
次に、ダイナミック回路の動作について簡単に説明する。第1のトランジスタのゲートには、第1の信号が与えられ、第1のトランジスタは、オン状態になる。第1の信号は、容量素子に対して第1のトランジスタを介して第1の配線に与えられる電源電圧をプリチャージすることができる。容量素子へのプリチャージが終了した後、第1のトランジスタは、オフ状態になる。なお、出力端子は、容量素子にプリチャージされた状態を“H”の信号として扱うことができる。また、出力端子は、容量素子が放電した状態を“L”の信号として扱うことができる。
次に第1の回路が有する第3の端子に入力信号が与えられる。入力信号は、一つの入力信号であってもよいし、複数の入力信号であってもよい。なお、複数の入力信号であれば、より複雑な条件を設定することができる。第1の回路に設定された条件と、与えられる入力信号の条件とが一致する場合、第1の回路の第1の端子と第2の端子は導通する。以降においては、第1の回路の第1の端子と第2の端子とが導通することを第1の回路がオン状態であるとして説明する。
続いて、第2のトランジスタのゲートには、第2の信号が与えられ、第2のトランジスタは、オン状態になる。第1の回路がオン状態であれば、容量素子に保持された電位は、第2のトランジスタ、及び第1の回路を介して放電される。
第1の回路に設定された条件と、与えられる入力信号の条件が一致する場合、出力端子が“L”の信号を出力する。
本実施の形態で説明するラッチ回路として機能する半導体装置について説明する。ラッチ回路は、第1の回路と、第1乃至第3の容量素子と、第1乃至第6のクロック入力端子と、信号入力端子と、第1の出力端子と、第2の出力端子とを有する。第1の回路は、デコード機能を有する。
第1乃至第6のクロック入力端子には、順に第1乃至第6のクロック信号が与えられる。第1のクロック信号に“H”の信号が与えられる期間において、第1の容量素子には、プリチャージ電位が与えられる。第2のクロック信号に“H”の信号が与えられる期間において、第1の回路がデコードした結果によって第1の容量素子の電位が更新される。
第3のクロック信号に“H”の信号が与えられる期間において、第2の容量素子には、プリチャージ電位が与えられる。第4のクロック信号に“H”の信号が与えられる期間において、第2の容量素子の電位は、第1の容量素子の電位が変化することで更新され、第1の出力端子には、第2の容量素子の電位が、第1の出力信号として与えられる。
第5のクロック信号に“H”の信号が与えられる期間において、第3の容量素子には、プリチャージ電位が与えられる。第6のクロック信号に“H”の信号が与えられる期間において、第3の容量素子の電位は、第2の容量素子の電位が変化することで更新され、第2の出力端子には、第3の容量素子の電位が、第2の出力信号として与えられる半導体装置である。
ラッチ回路は、さらに、第2の回路を有する。第2の回路は、第3のクロック入力端子に与えられる第3のクロック信号から、第7のクロック信号と、第8のクロック信号とを生成する。
第7のクロック信号に“H”の信号が与えられる期間において、ラッチ回路は、入力信号をデコードした結果をラッチし、ラッチした結果を第1の出力信号に出力する機能を有する。
第8のクロック信号に“H”の信号が与えられる期間において、第5のクロック入力端子に第5のクロック信号が与えられることで第2の容量素子は、プリチャージされる。第1の出力信号が“H”の信号であれば、プリチャージされた第2の容量素子の電位が、“H”の信号として第1の出力信号に出力される。第1の出力信号が“L”の信号であれば、第2の出力信号によって第2の容量素子の電位が放電され、第2の容量素子の電位が、“L”の信号として第1の出力信号に出力される。
ここで、ラッチ回路の詳細な説明をする。ラッチ回路は、第1乃至第7のトランジスタを有する。第1のクロック入力端子は、第1のトランジスタのゲートと電気的に接続される。第3のクロック入力端子は、第2のトランジスタのゲートと電気的に接続される。第4のクロック入力端子は、第3のトランジスタのゲートと電気的に接続される。第5のクロック入力端子は、第5のトランジスタのゲートと電気的に接続される。第6のクロック入力端子は、第6のトランジスタのゲートと電気的に接続される。なお、第2のクロック入力端子は、第1の回路と電気的に接続される。
第1の配線は、第1のトランジスタのソース又はドレインの一方、第3のトランジスタのソース又はドレインの一方、及び第5のトランジスタのソース又はドレインの一方と電気的に接続される。第1のトランジスタのソース又はドレインの他方は、第1の回路の第1の端子、第4のトランジスタのゲート、及び第1の容量素子の電極の一方と電気的に接続される。第2のトランジスタのソース又はドレインの他方は、第3のトランジスタのソース又はドレインの一方、第7のトランジスタのゲート、及び第2の容量素子の電極の一方と電気的に接続される。第3のトランジスタのソース又はドレインの他方は、第4のトランジスタのソース又はドレインの一方と電気的に接続される。第5のトランジスタのソース又はドレインの他方は、第6のトランジスタのソース又はドレインの一方、及び第3の容量素子の電極の一方と電気的に接続される。第6のトランジスタのソース又はドレインの他方は、第7のトランジスタのソース又はドレインの一方と電気的に接続される。第2の配線は、第1の回路の第2端子、第4のトランジスタのソース又はドレインの他方、第7のトランジスタのソース又はドレインの他方、第1の容量素子の電極の他方、第2の容量素子の電極の他方、及び第3の容量素子の電極の他方と電気的に接続される。
第1乃至第7のトランジスタは、半導体層に金属酸化物を有する。また、第1乃至第7のトランジスタは、バックゲートを有する。ただし、第1、第3、及び第5のトランジスタのバックゲートには、第3、第4、第6、及び第7のトランジスタのバックゲートと異なる電位が与えられる。
一例として第1、第2、及び第5のトランジスタのバックゲートには、第3、第4、第6、及び第7のトランジスタのバックゲートよりも小さな電位が与えられる。第1、第2、及び第5のトランジスタのバックゲートに与える電位が小さいと、第1、第2、及び第5のトランジスタのオン電流を大きくできる。第1、第2、及び第5のトランジスタのオン電流が、大きくなることで第1乃至第3の容量素子への充電を早くすることができる。
なお、第2の容量素子の電極の一方は、第1の出力端子と接続されるため、第1の出力端子に“H”の信号を出力する場合の駆動能力を向上させることができる。同様に、なお、第3の容量素子の電極の一方は、第2の出力端子と接続されるため、第2の出力端子に“H”の信号を出力する場合の駆動能力を向上させることができる。
また、第3、第4、第6、及び第7のトランジスタのバックゲートには、第1、第2、及び第5のトランジスタのバックゲートよりも大きな電位が与えられる。第3、第4、第6、及び第7のトランジスタのバックゲートに与える電位が大きいと、第3、第4、第6、及び第7のトランジスタのオン電流を小さくなる。
例えば、第3及び第4のトランジスタのオフ電流が小さくなることで、第2の容量素子から第3及び第4のトランジスタを介したリーク電流が小さくなる。同様に、第6及び第7のトランジスタのオフ電流が小さくなることで、第3の容量素子から第6及び第7のトランジスタを介したリーク電流が小さくなる。
一例として、カスケード接続された複数のラッチ回路は、カウンタ回路として機能することができる。当該カウンタ回路は、カスケード接続するラッチ回路の数、及び異なるデコード条件を設けることで、3進カウンタ回路、6進カウンタ回路、又は10進カウンタ回路とすることができる。例えば、時計などの電子機器では、3進カウンタ回路、6進カウンタ回路、又は10進カウンタ回路を用いることで消費電力を低減することができる。
また、異なる応用例として、当該カウンタ回路と、検知回路と、バッテリと、を有することで、バッテリ監視装置を実現することができる。例えば、カウンタ回路の出力信号が、検知回路に与えられる。検知回路は、カウンタ回路の出力信号をバッテリの出力電位を監視するモニタ周期として用いることができる。
続いて、本実施の形態で説明する半導体装置について、図面を参照して説明する。図1Aは、ラッチ回路10を説明するブロック図である。ラッチ回路10は、回路20、回路40、信号入力端子10a、クロック入力端子10b、端子10c、端子10d、出力端子10e、及び出力端子10fを有する。
信号入力端子10aには、入力信号が与えられる。なお、入力信号は、1つであってもよいし、複数であってもよい。クロック入力端子10bには、クロック信号が与えられる。クロック信号は、複数であることが好ましい。本実施の形態で説明するラッチ回路では、クロック信号P0乃至P5が与えられる例を示している。端子10cには、信号ENが与えられ、端子10dには、信号ENBが与えられる。信号ENBは、信号ENの反転信号である。出力端子10eは、出力信号Qを出力し、出力端子10fは、出力信号QBを出力する。出力信号QBは、出力信号Qの反転信号である。
図1Bで詳細に説明するが、回路20は、端子(20a、20b、20c)を有する。入力信号DAは、信号入力端子10aを介して端子20cに与えられる。なお、回路20は、デコード機能を有する。
また、回路40は、端子(40a、40b、40c、40d、40e)を有する。信号ENは、端子10cを介して端子40aに与えられる。信号ENBは、端子10dを介して端子40bに与えられる。クロック信号P3は、クロック入力端子10bを介して端子40cに与えられる。回路40は、クロック信号P3から、クロック信号P3I、クロック信号P3Rを生成することができる。
図1Bは、ラッチ回路10を詳細に説明する回路図である。ラッチ回路10は、トランジスタ11乃至19、容量素子C1乃至C3、回路20、及び回路40を有する。回路20は、トランジスタ21、及び回路30を有する。回路30は端子30a乃至30cを有する。回路40は、トランジスタ41、及びトランジスタ42を有する。なお、ラッチ回路10は、配線VDD、及び配線VSSを有する。
クロック信号P0は、トランジスタ11のゲートに与えられる。クロック信号P1は、トランジスタ21のゲートに与えられる。クロック信号P2は、トランジスタ12のゲートに与えられる。クロック信号P3Iは、トランジスタ13のゲートに与えられる。クロック信号P3Rは、トランジスタ15のゲートに与えられる。クロック信号P4は、トランジスタ17のゲートに与えられる。クロック信号P5は、トランジスタ18のゲートに与えられる。
配線VDDは、トランジスタ11のソース又はドレインの一方、トランジスタ12のソース又はドレインの一方、及びトランジスタ17のソース又はドレインの一方と電気的に接続される。トランジスタ11のソース又はドレインの他方は、回路20の端子20a、トランジスタ14のゲート、及び容量素子C1の電極の一方と電気的に接続される。トランジスタ14のソース又はドレインの一方は、トランジスタ13のソース又はドレインの一方と電気的に接続される。トランジスタ13のソース又はドレインの他方は、トランジスタ12のソース又はドレインの他方、トランジスタ15のソース又はドレインの一方、容量素子C2の電極の一方、トランジスタ19のゲート、及び出力端子10eと電気的に接続される。トランジスタ15のソース又はドレインの他方は、トランジスタ16のソース又はドレインの一方と電気的に接続される。トランジスタ17のソース又はドレインの他方は、トランジスタ18のソース又はドレインの一方、容量素子C3の電極の一方、及び出力端子10fと電気的に接続される。トランジスタ18のソース又はドレインの他方は、トランジスタ19のソース又はドレインの一方と電気的に接続される。配線VSSは、回路20の端子20b、トランジスタ14のソース又はドレインの他方、トランジスタ16のソース又はドレインの他方、トランジスタ19のソース又はドレインの他方、容量素子C1の電極の他方、容量素子C2の電極の他方、及び容量素子C3の電極の他方と電気的に接続される。なお、ノードFNは、トランジスタ11のソース又はドレインの他方、回路20の端子20a、トランジスタ14のゲート、及び容量素子C1の電極の一方と接続されることで形成される。
端子40aは、トランジスタ41のゲートと電気的に接続される。端子40bは、トランジスタ42のゲートと電気的に接続される。端子40cは、トランジスタ41のソース又はドレインの一方、及びトランジスタ42のソース又はドレインの一方と電気的に接続される。トランジスタ41のソース又はドレインの他方は、端子40dを介してトランジスタ13のゲートと電気的に接続される。トランジスタ42のソース又はドレインの他方は、端子40eを介してトランジスタ15のゲートと電気的に接続される。出力端子10fは、トランジスタ16のゲートと電気的に接続される。
回路20が有する端子20aは、トランジスタ21のソース又はドレインの一方と電気的に接続される。トランジスタ21のソース又はドレインの他方は、回路30の有する端子30aと電気的に接続される。
続いて、ラッチ回路10の動作について説明する。最初は、信号ENには、“H”の信号が与えられ、トランジスタ41がオン状態、且つ信号ENBには、“L”の信号が与えられ、トランジスタ42がオフ状態の場合について説明する。上述した条件の場合、クロック信号P3が与えられるまでは、クロック信号P3I、及びクロック信号P3Rに“L”の信号が与えられる。
トランジスタ11は、クロック信号P0に与えられる信号によってオン状態になる。容量素子C1は、トランジスタ11を介して配線VDDに与えられる第1の電位でプリチャージされることで“H”の信号になる。
次に、クロック信号P1に“H”の信号が与えられる期間において、回路30は、信号入力端子を介して複数の入力信号DAが与えられ、容量素子C1の電位は、回路20がデコードした結果によって更新される。
より詳細に説明すると、入力信号DAの内容がデコードされた結果が一致した場合は、回路30がオン状態になり端子30aと端子30bは導通する。容量素子C1の電位は、トランジスタ21、回路30を介して放電する。入力信号DAの内容がデコードされた結果が一致しない場合は、回路30はオフ状態となり、端子30aと端子30bは非導通となる。よって、容量素子C1の電位は、第1の電位を保持する。
次に、トランジスタ12は、クロック信号P2に与えられる信号によってオン状態になる。容量素子C2は、トランジスタ12を介して配線VDDに与えられる電位でプリチャージされることで“H”の信号になる。
次に、クロック信号P3に“H”の信号が与えられる期間において、クロック信号P3Iには“H”の信号が与えられ、クロック信号P3Rには“L”の信号が与えられる。容量素子C2の電位は、容量素子C1の電位に応じて更新され、出力端子10eには、容量素子C2の電位が出力信号Qとして与えられる。
詳細に説明すると、容量素子C1の電位が“H”の信号の場合、トランジスタ14がオン状態になる。且つ、クロック信号P3Iが“H”の信号の場合、トランジスタ13は、オン状態になる。容量素子C2の電位は、トランジスタ13、及びトランジスタ14を介して放電する。よって出力端子10eは、“L”の信号を出力する。異なる例として、容量素子C1の電位が“L”の信号の場合、トランジスタ14がオフ状態になる。よって、容量素子C2の電位は、“H”の信号を保持する。
次に、トランジスタ17は、クロック信号P4に与えられる信号によってオン状態になる。容量素子C3は、トランジスタ17を介して配線VDDに与えられる電位でプリチャージされることで“H”の信号になる。
次に、クロック信号P5に“H”の信号が与えられる期間において、容量素子C3の電位は、容量素子C2の電位に応じて更新される。出力端子10fには、容量素子C3の電位が出力信号QBとして与えられる。
より詳細に説明すると、容量素子C2の電位が“H”の信号の場合、トランジスタ19がオン状態になる。且つ、クロック信号P5が“H”の信号の場合、トランジスタ18は、オン状態になる。容量素子C3の電位は、トランジスタ18、及びトランジスタ19を介して放電する。よって出力端子10fは、“L”の信号を出力する。異なる例として、容量素子C2の電位が“L”の信号の場合、トランジスタ19がオフ状態になる。よって、容量素子C3の電位は、第1の電位を保持する。
次に、クロック信号P3Rには“H”の信号が与えられ、且つ、クロック信号P3Iには“L”の信号が与えられる場合について説明する。クロック信号P3Iが“L”の信号の場合、トランジスタ13がオフ状態になる。よって、入力信号DAは、出力信号Q又は出力信号QBに影響を及ぼさない。
クロック信号P3に“H”の信号が与えられる期間において、クロック信号P3Rには“H”の信号が与えられ、クロック信号P3Iには“L”の信号が与えられた以降について説明する。なお、容量素子C2には、トランジスタ12を介して配線VDDに与えられる電位でプリチャージされることで“H”の信号が保持されている。
出力信号QBが“L”の信号ならば、トランジスタ16はオフ状態になる。したがって、プリチャージされた容量素子C2の電位が、“H”の信号を保持する。よって出力信号Qには、“H”の信号が出力される。
出力信号QBが“H”の信号ならば、トランジスタ16はオン状態になる。したがって、容量素子C2の電位は、トランジスタ15、及びトランジスタ16を介して放電される。出力信号Qには、容量素子C2の電位が、“L”の信号として出力される。
一例としてラッチ回路10は、容量素子にプリチャージする第1のトランジスタと、容量素子から放電させる第2のトランジスタを異なるクロック信号を用いて制御することができる。つまり、本実施の形態で説明するラッチ回路10は、当該第1のトランジスタ及び当該第2のトランジスタの貫通電流を抑えることができるため、消費電力を低減することができる。なお、当該第1のトランジスタは、ラッチ回路10のトランジスタ11、トランジスタ12、トランジスタ17に相当し、当該第2のトランジスタは、ラッチ回路10のトランジスタ13、トランジスタ14、トランジスタ15、トランジスタ16、トランジスタ18、及びトランジスタ19に相当する。
さらに、ラッチ回路10は、信号ENBに“H”の信号が与えられ、かつ信号ENに“L”の信号が与えられる期間は、出力信号Q又は出力信号QBは、リフレッシュされるため信号の劣化を低減することができる。
なお、ラッチ回路10に用いられるトランジスタは、半導体層に金属酸化物を有することが好ましい。半導体層に金属酸化物を有するトランジスタは、トランジスタがオフ状態の場合のオフ電流が小さく、低速で動作する回路においては好適である。なお低速で駆動する回路とは、クロックの周期が50kHzよりも低いことが好ましい。もしくは、クロックの周期が1kHzよりも低いことが好ましい。もしくは、クロックの周期が100Hzよりも低いことがより好ましい。なお、半導体層に金属酸化物を有するトランジスタを、OSトランジスタと呼ぶ。OSトランジスタについては、実施の形態4で詳細な説明をする。
図2Aを用いて、ラッチ回路を用いたカウンタ回路について説明する。なお、以降の図面の説明において、ラッチ回路10と異なる点について説明し、図1A又は図1Bと同じ符号を有する構成要素については説明を省略する場合がある。
図2Aは、3進カウンタ回路60を説明するブロック図である。3進カウンタ回路60は、ラッチ回路10A、ラッチ回路10B、及び回路10CAを有する。ラッチ回路10Aは、回路20Aを有し、ラッチ回路10Bは、回路20Bを有する点が、図1のラッチ回路10と異なる。さらに、ラッチ回路10A及びラッチ回路10Bは同期して動作するため、回路40は、ラッチ回路10A及びラッチ回路10Bに対して一つ設ければよい。
ここで、3進カウンタ回路60について詳細に説明する。入力信号DAaは、ラッチ回路10Aの信号入力端子10aを介して、回路20Aの端子20cに与えられる。入力信号DAbは、ラッチ回路10Bの信号入力端子10aを介して、回路20Bの端子20cに与えられる。なお、入力信号DAa又は入力信号DAbには、出力信号Q[1:0]及び出力信号QB[1:0]のいずれか一、もしくは複数の当該出力信号が与えられる。クロック信号P0乃至P5は、ラッチ回路10A及びラッチ回路10Bのクロック入力端子10bに与えられる。回路40は、ラッチ回路10A及びラッチ回路10Bの端子10cに対してクロック信号P3Iを与えることができる。また、回路40は、ラッチ回路10A及びラッチ回路10Bの端子10dに対してクロック信号P3Rを与えることができる。
ここで、回路10CAについて説明する。回路10CAは、端子10c1、端子10c2、端子10c3、及び端子10c4を有する。回路10CAの端子10c1は、ラッチ回路10A及びラッチ回路10Bから出力信号Q[1:0]が与えられる。また、回路10CAの端子10c2には、ラッチ回路10A及びラッチ回路10Bから出力信号QB[1:0]が与えられる。また、回路10CAは、端子10c3に3進カウンタ回路のキャリー信号CA3、端子10c4にキャリー信号CA3Bを出力することができる。なお、キャリー信号CA3Bは、キャリー信号CA3の反転信号である。
図2B1は、回路20Aを説明する回路図である。回路20Aは、トランジスタ21と回路30Aを有する。回路30Aは、トランジスタ31、トランジスタ32、端子30a、端子30b、及び端子30cを有する。なお、図2B1では、端子30cを表示せず、代わりに、入力信号DAaをデコードする一致条件を、回路30Aが有するトランジスタのゲートに与える形で表記する。入力信号DAaをデコードする一致条件の詳細については後述する。
回路20Aの端子20aは、トランジスタ21のソース又はドレインの一方と電気的に接続される。トランジスタ21のソース又はドレインの他方は、端子30aを介して、トランジスタ31のソース又はドレインの一方と電気的に接続される。トランジスタ31のソース又はドレインの他方は、トランジスタ32のソース又はドレインの一方と電気的に接続される。トランジスタ32のソース又はドレインの他方は、端子30bを介して端子20bと電気的に接続される。トランジスタ31のゲートには、出力信号QB0が与えられる。トランジスタ32のゲートには、出力信号QB1が与えられる。
図2B2は、回路20Bを説明する回路図である。回路20Bは、トランジスタ21と回路30Bを有する。回路30Bは、トランジスタ33、端子30a、端子30b、及び端子30cを有する。なお、図2B2では、端子30cを表示せず、代わりに、入力信号DAbをデコードする一致条件を、回路30Bが有するトランジスタのゲートに与える形で表記する。入力信号DAbをデコードする一致条件の詳細については後述する。
回路20Bの端子20aは、トランジスタ21のソース又はドレインの一方と電気的に接続される。トランジスタ21のソース又はドレインの他方は、端子30aを介して、トランジスタ33のソース又はドレインの一方と電気的に接続される。トランジスタ33のソース又はドレインの他方は、端子30bを介して端子20bと電気的に接続される。トランジスタ33のゲートには、出力信号Q0が与えられる。
ここで回路30A及び回路30Aがデコードする一致条件について説明する。回路30A及び回路30Aがデコードする一致条件は、カルノー図を用いて抽出するのが容易である。入力信号DAaが式1で示すように論理積で表される場合は、ラッチ回路10Aは3進のカウンタとして動作することができる。
Figure 0007350768000001
ラッチ回路10Bの入力信号DAbは、式2で表すことができる。
Figure 0007350768000002
続いて、図2Cは、回路10CAを説明する回路である。回路10CAは、トランジスタ61乃至トランジスタ66、トランジスタ61a、トランジスタ62a、容量素子C4、容量素子C5、端子10c1、端子10c2、端子10c3、及び端子10c4を有する。なお、図2Cでは、端子10c1及び端子10c2を表示せず、代わりに、出力信号Q[1:0]又は出力信号QB[1:0]をデコードする一致条件を、回路10CAが有するトランジスタのゲートに与える形で表記する。出力信号Q[1:0]又は出力信号QB[1:0]をデコードする一致条件の詳細については後述する。
クロック信号P0は、トランジスタ61のゲート及びトランジスタ61aのゲートに与えられる。クロック信号P1は、トランジスタ62のゲート及びトランジスタ62aのゲートに与えられる。配線VDDは、トランジスタ61のソース又はドレインの一方、トランジスタ61aのソース又はドレインの一方と電気的に接続される。
トランジスタ61のソース又はドレインの他方は、トランジスタ62のソース又はドレインの一方、容量素子C4の電極の一方、端子10c3と電気的に接続される。トランジスタ62のソース又はドレインの他方は、トランジスタ63のソース又はドレインの一方と電気的に接続される。トランジスタ63のソース又はドレインの他方は、トランジスタ64のソース又はドレインの一方と電気的に接続される。トランジスタ64のソース又はドレインの他方は、配線VSSと電気的に接続される。容量素子C4の電極の他方は、配線VSSと電気的に接続される。
トランジスタ61aのソース又はドレインの他方は、トランジスタ62aのソース又はドレインの一方、容量素子C5の電極の一方、端子10c4と電気的に接続される。トランジスタ62aのソース又はドレインの他方は、トランジスタ65のソース又はドレインの一方、トランジスタ66のソース又はドレインの一方と電気的に接続される。配線VSSは、トランジスタ65のソース又はドレインの他方、トランジスタ66のソース又はドレインの他方と電気的に接続される。容量素子C4の電極の他方は、配線VSSと電気的に接続される。
ここで回路10CAがデコードする一致条件について説明する。トランジスタ63のゲートには、出力信号QB0が与えられる。トランジスタ64のゲートには、出力信号Q1が与えられる。トランジスタ65のゲートには、出力信号Q0が与えられる。トランジスタ66のゲートには、出力信号QB1が与えられる。
回路10CAにより、出力信号Q[1:0]をデコードする一致条件と、出力信号QB[1:0]をデコードする一致条件と、を設定することができる。出力信号Q[1:0]をデコードする一致条件は、論理式CA3_1で構成される。出力信号QB[1:0]をデコードする一致条件は、論理式CA3B_1で構成される。論理式CA3_1が式3で示すように論理積で表すことができる場合は、3進カウンタ回路60が動作する。
Figure 0007350768000003
また論理式CA3B_1は、式4で示すように論理和で表すことができる。
Figure 0007350768000004
図3は、6進カウンタ回路60Aを説明するブロック図である。6進カウンタ回路60Aは、ラッチ回路10C、ラッチ回路10D、ラッチ回路10E、及び回路10CAaを有する。ラッチ回路10Cは、回路20Cを有し、ラッチ回路10Dは、回路20Dを有し、ラッチ回路10Eは、回路20Eを有する。ラッチ回路10C、ラッチ回路10D、及びラッチ回路10Eは同期して動作する。
ここで、6進カウンタ回路60Aについて詳細に説明する。入力信号DAcは、ラッチ回路10Cの信号入力端子10aを介して、回路20Cの端子20cに与えられる。入力信号DAdは、ラッチ回路10Dの信号入力端子10aを介して、回路20Dの端子20cに与えられる。入力信号DAeは、ラッチ回路10Eの信号入力端子10aを介して、回路20Eの端子20cに与えられる。なお、入力信号DAc、入力信号DAd、又は入力信号DAeには、出力信号Q[2:0]及び出力信号QB[2:0]のいずれか一もしくは複数の当該出力信号が与えられる。クロック信号P0乃至P5は、ラッチ回路10C、ラッチ回路10D、及びラッチ回路10Eのクロック入力端子10bに与えられる。回路40は、ラッチ回路10C、ラッチ回路10D,及びラッチ回路10Eの端子10cに対してクロック信号P3Iを与えることができる。また、回路40は、ラッチ回路10C、ラッチ回路10D,及びラッチ回路10Eの端子10dに対してクロック信号P3Rを与えることができる。
ここで、回路10CAaについて説明する。回路10CAaは、端子10c1、端子10c2、端子10c3、及び端子10c4を有する。回路10CAaの端子10c1には、ラッチ回路10C、ラッチ回路10D、及びラッチ回路10Eから出力信号Q[2:0]が与えられる。また、回路10CAaの端子10c2には、ラッチ回路10C、ラッチ回路10D、及びラッチ回路10Eから出力信号QB[2:0]が与えられる。また、回路10CAaは、端子10c3に6進カウンタ回路のキャリー信号CA6、端子10c4にキャリー信号CA6Bを出力することができる。
次に図4A1は、回路20Cを説明する回路図である。回路20Cは、トランジスタ21と回路30Cを有する。回路30Cは、回路30Bと同じ構成要素で構成される。よって、トランジスタ33、端子30a、端子30b、及び端子30cを有する。なお、図4A1では、端子30cを表示せず、代わりに、入力信号DAcをデコードする一致条件を、回路30Cが有するトランジスタのゲートに与える形で表記する。入力信号DAcをデコードする一致条件は、入力信号DAcと異なっている。トランジスタ33のゲートには、出力信号QB0が与えられる。
次に図4A2は、回路20Dを説明する回路図である。回路20Dは、トランジスタ21と回路30Dを有する。回路30Dは、トランジスタ34乃至トランジスタ38を有する点が回路30Cと異なっている。
入力信号DAdをデコードする一致条件について説明する。トランジスタ34のゲートには、出力信号QB0が与えられる。トランジスタ35のゲートには、出力信号Q1が与えられる。トランジスタ36のゲートには、出力信号Q0が与えられる。トランジスタ37のゲートには、出力信号QB1が与えられる。トランジスタ38のゲートには、出力信号QB2が与えられる。
回路30Dの端子30aは、トランジスタ34のソース又はドレインの一方、及びトランジスタ36のソース又はドレインの一方と電気的に接続される。トランジスタ34のソース又はドレインの他方は、トランジスタ35のソース又はドレインの一方と電気的に接続される。トランジスタ36のソース又はドレインの他方は、トランジスタ37のソース又はドレインの一方と電気的に接続される。トランジスタ37のソース又はドレインの他方は、トランジスタ38のソース又はドレインの一方と電気的に接続される。回路30Dの端子30bは、トランジスタ35のソース又はドレインの他方、及びトランジスタ38のソース又はドレインの他方と電気的に接続される。
次に図4A3は、回路20Eを説明する回路図である。回路20Eは、トランジスタ21と回路30Eを有する。回路30Eは、トランジスタ39、及びトランジスタ3A乃至トランジスタ3Cを有する点が回路30Cと異なっている。
入力信号DAeをデコードする一致条件について説明する。トランジスタ39のゲートには、出力信号QB0が与えられる。トランジスタ3Aのゲートには、出力信号Q2が与えられる。トランジスタ3Bのゲートには、出力信号Q0が与えられる。トランジスタ3Cのゲートには、出力信号Q1が与えられる。
回路30Eの端子33aは、トランジスタ39のソース又はドレインの一方、及びトランジスタ3Bのソース又はドレインの一方と電気的に接続される。トランジスタ39のソース又はドレインの他方は、トランジスタ3Aのソース又はドレインの一方と電気的に接続される。トランジスタ3Bのソース又はドレインの他方は、トランジスタ3Cのソース又はドレインの一方と電気的に接続される。回路30Eの端子30bは、トランジスタ3Aのソース又はドレインの他方、及びトランジスタ3Bのソース又はドレインの他方と電気的に接続される。
ラッチ回路10Cの入力信号DAcが式5で表すことができる場合は、6進カウンタ回路60Aが動作する。
Figure 0007350768000005
ラッチ回路10Dの入力信号DAdは、式6で示すような第1項の論理積と、第2項の論理積との論理和で表すことができる。
Figure 0007350768000006
ラッチ回路10Eの入力信号DAeは、式7で示すような第1項の論理積と、第2項の論理積との論理和で表すことができる。
Figure 0007350768000007
続いて、図4Bは、回路10CAaを説明する回路である。回路10CAaは、回路10CAと同じ構成要素で構成される。よって、トランジスタ61乃至トランジスタ66、トランジスタ61a、トランジスタ62a、容量素子C4、容量素子C5、端子10c1、端子10c2、端子10c3、及び端子10c4を有する。なお、図4Bでは、端子10c1及び端子10c2を表示せず、代わりに、出力信号Q[2:0]又は出力信号QB[2:0]をデコードする一致条件を、回路10CAaが有するトランジスタのゲートに与える形で表記する。なお、回路10CAaの回路の説明は、図2Cの回路10CAの説明を参酌することができる。
ここで回路10CAaがデコードする一致条件について説明する。トランジスタ63のゲートには、出力信号Q0が与えられる。トランジスタ64のゲートには、出力信号Q2が与えられる。トランジスタ65のゲートには、出力信号QB0が与えられる。トランジスタ66のゲートには、出力信号QB2が与えられる。
回路10CAaにより、出力信号Q[2:0]をデコードする一致条件と、出力信号QB[2:0]をデコードする一致条件と、を設定することができる。出力信号Q[2:0]をデコードする一致条件は、論理式CA6_1で構成される。出力信号QB[2:0]をデコードする一致条件は、論理式CA6B_1で構成される。論理式CA6_1が式8で示すように論理積で表すことができる場合は、6進カウンタ回路60Aが動作する。
Figure 0007350768000008
また論理式CA6B_1は、式9で示すように論理和で表すことができる。
Figure 0007350768000009
図5は、10進カウンタ回路60Bを説明するブロック図である。図5は、ラッチ回路10F、ラッチ回路10G、ラッチ回路10H、ラッチ回路10J、及び回路10CAbを有する。ラッチ回路10Fは、回路20Fを有し、ラッチ回路10Gは、回路20Gを有し、ラッチ回路10Hは、回路20Hを有し、ラッチ回路10Jは、回路20Jを有する。ラッチ回路10F、ラッチ回路10G、ラッチ回路10H、及びラッチ回路10Jは同期して動作する。
ここで、10進カウンタ回路60Bについて詳細に説明する。入力信号DAfは、ラッチ回路10Fの信号入力端子10aを介して、回路20Fの端子20cに与えられる。入力信号DAgは、ラッチ回路10Gの信号入力端子10aを介して、回路20Gの端子20cに与えられる。入力信号DAhは、ラッチ回路10Hの信号入力端子10aを介して、回路20Hの端子20cに与えられる。入力信号DAjは、ラッチ回路10Jの信号入力端子10aを介して、回路20Jの端子20cに与えられる。なお、入力信号DAf、入力信号DAg、入力信号DAh、又は入力信号DAjには、出力信号Q[3:0]及び出力信号QB[3:0]が与えられる。クロック信号P0乃至P5は、ラッチ回路10F、ラッチ回路10G、ラッチ回路10H、及びラッチ回路10Jのクロック入力端子10bに与えられる。回路40は、ラッチ回路10F、ラッチ回路10G、ラッチ回路10H、及びラッチ回路10Jの端子10cに対してクロック信号P3Iを与えることができる。回路40は、ラッチ回路10F、ラッチ回路10G、ラッチ回路10H、及びラッチ回路10Jの端子10dに対してクロック信号P3Rを与えることができる。
ここで、回路10CAbについて説明する。回路10CAbは、端子10c1、端子10c2、端子10c3、及び端子10c4を有する。回路10CAbの端子10c1には、ラッチ回路10F、ラッチ回路10G、ラッチ回路10H、及びラッチ回路10Jから出力信号Q[3:0]が与えられる。また、回路10CAbの端子10c2には、ラッチ回路10F、ラッチ回路10G、ラッチ回路10H、及びラッチ回路10Jから出力信号QB[3:0]が与えられる。また、回路10CAbは、端子10c3に10進カウンタ回路60Bのキャリー信号CA10、端子10c4にキャリー信号CA10Bを出力することができる。
次に図6A1は、回路20Fを説明する回路図である。回路20Fは、トランジスタ21と回路30Fを有する。回路30Fは、回路30Bと同じ構成要素で構成される。よって、トランジスタ33、端子30a、端子30b、及び端子30cを有する。なお、図6A1では、端子30cを表示せず、代わりに、入力信号DAfをデコードする一致条件を、回路30Fが有するトランジスタのゲートに与える形で表記する。入力信号DAfをデコードする一致条件は、入力信号DAbと異なっている。トランジスタ33のゲートには、出力信号QB0が与えられる。
次に図6A2は、回路20Gを説明する回路図である。回路20Gは、トランジスタ21と回路30Gを有する。回路30Gは、回路30Dと同じ構成要素で構成される。
入力信号DAgをデコードする一致条件について説明する。トランジスタ34のゲートには、出力信号QB0が与えられる。トランジスタ35のゲートには、出力信号Q1が与えられる。トランジスタ36のゲートには、出力信号Q0が与えられる。トランジスタ37のゲートには、出力信号QB1が与えられる。トランジスタ38のゲートには、出力信号QB3が与えられる。
次に図6A3は、回路20Hを説明する回路図である。回路20Hは、トランジスタ21と回路30Hを有する。回路30Hは、トランジスタ3D乃至トランジスタ3H、並びにトランジスタ30J及びトランジスタ3Kを有する。
入力信号DAhをデコードする一致条件について説明する。トランジスタ3Dのゲートには、出力信号QB0が与えられる。トランジスタ3Eのゲートには、出力信号Q2が与えられる。トランジスタ3Fのゲートには、出力信号QB1が与えられる。トランジスタ3Gのゲートには、出力信号Q2が与えられる。トランジスタ3Hのゲートには、出力信号Q0が与えられる。トランジスタ3Jのゲートには、出力信号Q1が与えられる。トランジスタ3Kのゲートには、出力信号QB2が与えられる。
回路30Hの端子30aは、トランジスタ3Dのソース又はドレインの一方、トランジスタ3Fのソース又はドレインの一方、及びトランジスタ3Hのソース又はドレインの一方と電気的に接続される。トランジスタ3Dのソース又はドレインの他方は、トランジスタ3Eのソース又はドレインの一方と電気的に接続される。トランジスタ3Fのソース又はドレインの他方は、トランジスタ3Gのソース又はドレインの一方と電気的に接続される。トランジスタ3Hのソース又はドレインの他方は、トランジスタ3Jのソース又はドレインの一方と電気的に接続される。トランジスタ3Jのソース又はドレインの他方は、トランジスタ3Kのソース又はドレインの一方と電気的に接続される。回路30Hの端子30bは、トランジスタ3Eのソース又はドレインの他方、トランジスタ3Gのソース又はドレインの他方、及びトランジスタ3Kのソース又はドレインの他方と電気的に接続される。
次に図6A4は、回路20Jを説明する回路図である。回路20Jは、トランジスタ21と回路30Jを有する。回路30Jは、回路30Dと同じ構成要素で構成される。
入力信号DAjをデコードする一致条件を示す。トランジスタ34のゲートには、出力信号QB1が与えられる。トランジスタ35のゲートには、出力信号Q3が与えられる。トランジスタ36のゲートには、出力信号Q0が与えられる。トランジスタ37のゲートには、出力信号Q1が与えられる。トランジスタ38のゲートには、出力信号Q2が与えられる。
ラッチ回路10Fの入力信号DAfが式10で表される場合は、10進カウンタ回路60Bが動作する。
Figure 0007350768000010
ラッチ回路10Gの入力信号DAgは、式11で示すような第1項の論理積と、第2項の論理積との論理和で表すことができる。
Figure 0007350768000011
ラッチ回路10Hの入力信号DAhは、式12で示すような第1項の論理積、第2項の論理積、及び第3項の論理積の論理和で表すことができる。
Figure 0007350768000012
ラッチ回路10Jの入力信号DAjは、式13で示すような第1項の論理積と、第2項の論理積との論理和で表すことができる。
Figure 0007350768000013
続いて、図7は、回路10CAbを説明する回路である。回路10CAbは、回路10CAと同じ構成要素で構成される。よって、トランジスタ61乃至トランジスタ66、トランジスタ61a、トランジスタ62a、容量素子C4、容量素子C5、端子10c1、端子10c2、端子10c3、及び端子10c4を有する。なお、図7では、端子10c1及び端子10c2を表示せず、代わりに、出力信号Q[3:0]又は出力信号QB[3:0]をデコードする一致条件を、回路10CAbが有するトランジスタのゲートに与える形で表記する。なお、回路10CAbの回路の説明は、図2Cの回路10CAの説明を参酌することができる。
ここで回路10CAbがデコードする一致条件について説明する。トランジスタ63のゲートには、出力信号Q0が与えられる。トランジスタ64のゲートには、出力信号Q3が与えられる。トランジスタ65のゲートには、出力信号QB0が与えられる。トランジスタ66のゲートには、出力信号QB3が与えられる。
回路10CAbにより、出力信号Q[3:0]をデコードする一致条件と、出力信号QB[3:0]をデコードする一致条件と、を設定することができる。出力信号Q[3:0]をデコードする一致条件は、論理式CA10_1で構成される。出力信号QB[3:0]をデコードする一致条件は、論理式CA10B_1で構成される。論理式CA10_1が式14で示すように論理積で表すことができる場合は、10進カウンタ回路60Bが動作する。
Figure 0007350768000014
また論理式CA10B_1は、式15で示すように論理和で表すことができる。
Figure 0007350768000015
図8Aは、ラッチ回路10Kを説明するブロック図である。図8Aは、回路50を有する点がラッチ回路10とは異なっている。回路50は、端子50a、端子50b、及び端子50cを有する。回路50は、ラッチ回路10Kをリセットすることができる。なお、回路50は、複数のラッチ回路を同時にリセットすることができる。また、回路40は、ラッチ回路10Kに含まれてもよいし、複数のラッチ回路を同時に駆動してもよい。
図8Bは、ラッチ回路10Kを詳細に説明する回路図である。ここでは、回路50について詳細な説明をする。ラッチ回路10Kが有する他の構成については、図1Bのラッチ回路10の説明を参酌することができるため説明を省略する。
回路50はトランジスタ51及びトランジスタ52を有する。信号Resetは、端子50aを介してトランジスタ51のゲート及びトランジスタ52のゲートに与えられる。トランジスタ51のソース又はドレインの一方には、配線VSSが電気的に接続される。トランジスタ52のソース又はドレインの一方には、配線VDDが電気的に接続される。トランジスタ51のソース又はドレインの他方は、端子50bを介して出力端子10eと電気的に接続される。トランジスタ52のソース又はドレインの他方は、端子50cを介して出力端子10fと電気的に接続される
信号Resetが、回路50の端子50aに与えられる期間について説明する。ラッチ回路10Kの出力端子10eには、トランジスタ51を介して配線VSSに与えられる基準電位が与えられる。また、ラッチ回路10Kの出力端子10fには、トランジスタ52を介して配線VDDに与えられる電位が与えられる。なお配線VSSに与えられる基準電位は、“L”の信号に相当し、配線VDDに与えられる電位は、“H”の信号に相当する。
ラッチ回路10Kをリセットする期間では、クロック信号P2が“L”の信号であることが好ましい。クロック信号P2が“L”の信号であることで、容量素子C2を放電させるときにトランジスタ12、トランジスタ15、及びトランジスタ16を介した貫通電流の発生を抑制する。また、クロック信号P5が“L”の信号であることが好ましい。クロック信号P5が“L”の信号であることで、容量素子C2を充電するときに貫通電流の発生を抑制する。
図9Aは、ラッチ回路10Kが有する回路20Kを説明する回路図である。回路20Kは、トランジスタ21と、回路30Kを有する。回路30Kは、回路20Bと同じ構成要素で構成される。なお、端子30cには、出力信号QBが与えられる。
図9Bは、ラッチ回路10Kの動作を説明するタイミングチャートである。なお、図9Bで説明するタイミングチャートでは、ラッチ回路10Kの信号ENに“H”の信号が与えられ、かつ信号ENBに“L”の信号が与えられるため入力信号をラッチすることができる。
時刻T0において、信号Resetに“H”の電位が与えられる。出力信号Qは、“L”の信号に変化する。出力信号QBは、“H”の信号に変化する。
時刻T1において、クロック信号P0に“H”の信号が与えられる。これにより、ノードFNは、トランジスタ11を介してプリチャージされ“H”の信号に変化する。ノードFNが、“H”の信号に変化することでトランジスタ14は、オン状態になる。ただし、トランジスタ13がオフ状態のため出力端子10eの出力信号Qは変化しない。なお、図9Bに示すように、信号Resetは“L”の信号に変化していることが好ましい。
時刻T2において、クロック信号P0に“L”の信号が与えられる。クロック信号P0、及びクロック信号P1の両方に“L”の信号が与えられる期間を有することで、トランジスタ11、及び回路20Kを介して貫通電流が流れることを抑制することができる。
時刻T3において、クロック信号P1に“H”の信号が与えられる。時刻T0乃至時刻T1で信号Resetに“H”の信号を与えたことにより、出力端子QBは“H”の信号を出力している。よって、トランジスタ21とトランジスタ33はオン状態になる。これにより、回路20Kは導通しオン状態になる。よって、ノードFNの電位は、“L”の信号に変化し、トランジスタ14は、オフ状態になる。
時刻T4において、クロック信号P1に“L”の信号が与えられる。クロック信号P0、及びクロック信号P1の両方に“L”の信号が与えられる期間を有することで、ノードFNの信号の状態が保持される。図9Bでは、ノードFNに“L”の信号を保持する場合を示している。
時刻T5において、クロック信号P2に“H”の信号が与えられる。これにより、容量素子C2は、トランジスタ12を介してプリチャージされ“H”の信号に変化する。よって出力信号Qは、“H”の信号に変化する。これにより、トランジスタ19のゲートの電位が“H”となるので、トランジスタ19は、オン状態になる。ただし、トランジスタ18がオフ状態のため、出力信号QBは変化しない。
時刻T6において、クロック信号P2に“L”の信号が与えられる。クロック信号P2、及びクロック信号P3の両方に“L”の信号が与えられる期間を有することで、トランジスタ12及びトランジスタ13の両方がオフ状態となるため、出力信号Qの信号の状態が容量素子C2により保持される。図9Bでは、出力信号Qが“H”の信号を保持する場合を示している。
時刻T7において、クロック信号P3に“H”の信号が与えられる。また、前述のように、配線ENには、“H”の信号、且つ配線ENBには、“L”の信号が与えられる。よって、クロック信号P3Iが“H”の信号に変化し、トランジスタ13がオン状態になる。ただし、ノードFNが“L”の信号を保持しているため、トランジスタ14はオフ状態である。よって、容量素子C2にプリチャージされている電圧は放電されないため、出力信号Qは、“H”の信号を保持する。
時刻T8において、クロック信号P3に“L”の信号が与えられる。クロック信号P2、及びクロック信号P3の両方に“L”の信号が与えられる期間を有することで、トランジスタ12及びトランジスタ13の両方がオフ状態となるため、出力信号Qの信号の状態が保持される。図9Bでは、出力信号Qが“H”の信号を保持する場合を示している。
時刻T9において、クロック信号P4に“H”の信号が与えられる。これにより、配線VDDと容量素子C3がトランジスタ17を介して導通し、容量素子C3は“H”の電位にプリチャージされる。ただし、図9Bでは、時刻T0乃至時刻T1で信号Resetに“H”の信号を与えたことにより容量素子C3が“H”の信号を保持しているため、容量素子C3の電位は変化しない。よって出力信号QBは、“H”の信号を保持する。
時刻T10において、クロック信号P4に“L”の信号が与えられる。クロック信号P4、及びクロック信号P5の両方に“L”の信号が与えられる期間を有することで、トランジスタ17及びトランジスタ18の両方がオフ状態となるため、出力信号QBの信号の状態が容量素子C3により保持される。図9Bでは、出力信号QBが“H”の信号を保持する場合を示している。
時刻T11において、クロック信号P5に“H”の信号が与えられる。これにより、トランジスタ18は、オン状態になる。また、容量素子C2が“H”の信号を保持しているため、トランジスタ19はオン状態である。以上により、容量素子C3にプリチャージされている電圧はトランジスタ18及びトランジスタ19を介して放電されるため、出力信号QBは、“L”の信号に変化する。出力信号QBが“L”の信号に変化することで、入力信号DAには“L”の信号が与えられる。
時刻T12において、クロック信号P5に“L”の信号が与えられる。クロック信号P4、及びクロック信号P5の両方に“L”の信号が与えられる期間を有することで、トランジスタ17及びトランジスタ18の両方がオフ状態となるため、出力信号QBの信号の状態が容量素子C3により保持される。図9Bでは、出力信号QBが“L”の信号を保持する場合を示している。
図10Aは、ラッチ回路10Kが有する回路20Kを説明する回路図である。回路20Kは、図9Aと同じ構成要素で構成されるため説明を省略する。
図10Bは、ラッチ回路10Kの動作を説明するタイミングチャートである。なお、図10Bで説明するタイミングチャートでは、ラッチ回路10Kの信号ENBに“H”の信号が与えられ、かつ信号ENに“L”の信号が与えられる。したがって出力信号Q又は出力信号QBは、リフレッシュされるため信号の劣化を低減することができる。なお、時刻T0乃至T6は、図9Bと動作が同じため説明を省略し、時刻T7以降について説明する。
時刻T7において、クロック信号P3に“H”の信号、配線ENには、“L”の信号、且つ配線ENBには、“H”の信号が与えられる。よって、トランジスタ42がオン状態となることによりクロック信号P3Rが“H”の信号に変化し、トランジスタ15がオン状態になる。また、出力信号QBが“H”の信号を保持しているため、トランジスタ16はオン状態である。よって、容量素子C2にプリチャージされている電圧は放電される。よって、出力信号Qは、“L”の信号に変化する。
時刻T8において、クロック信号P3に“L”の信号が与えられる。クロック信号P2、及びクロック信号P3の両方に“L”の信号が与えられる期間を有することで、トランジスタ12及びトランジスタ15の両方がオフ状態となるため、出力信号Qの信号の状態が容量素子C2に保持される。図9Bでは、出力信号Qが“L”の信号を保持する場合を示している。
時刻T9において、クロック信号P4に“H”の信号が与えられる。これにより、配線VDDと容量素子C3がトランジスタ17を介して導通し、容量素子C3は“H”の電位にプリチャージされる。ただし、図9Bでは、時刻T0乃至時刻T1で信号Resetに“H”の信号を与えたことにより容量素子C3が“H”の信号を保持しているため、容量素子C3の電位は変化しない。よって出力信号QBは、“H”の信号を保持する。
時刻T10において、クロック信号P4に“L”の信号が与えられる。クロック信号P4、及びクロック信号P5の両方に“L”の信号が与えられる期間を有することで、トランジスタ17及びトランジスタ18の両方がオフ状態となるため、出力信号QBの信号の状態が容量素子C3により保持される。図9Bでは、出力信号QBが“H”の信号を保持する場合を示している。
時刻T11において、クロック信号P5に“H”の信号が与えられる。これにより、トランジスタ18は、オン状態になる。また、容量素子C2が“L”の信号を保持しているため、トランジスタ19はオフ状態である。以上により、容量素子C3にプリチャージされている電圧は放電されない。よって、出力信号QBは、“H”の信号を保持する。出力信号QBが“H”の信号を保持することで、入力信号DAには、“H”の信号が与えられる。
時刻T12において、クロック信号P5に“L”の信号が与えられる。クロック信号P4、及びクロック信号P5の両方に“L”の信号が与えられる期間を有することで、トランジスタ17及びトランジスタ18の両方がオフ状態となるため、出力信号QBの信号の状態が容量素子C3により保持される。図9Bでは、出力信号QBが“H”の信号を保持する場合を示している。
図11は、ラッチ回路10Kを説明する回路図である。図11のラッチ回路は、トランジスタがバックゲートを有する点が図8Aで説明したラッチ回路10Kと異なっている。トランジスタがバックゲートを有することで、トランジスタのしきい値電圧を制御できる。
配線BG1は、トランジスタ13a、トランジスタ14a、トランジスタ15a、トランジスタ16a、トランジスタ18a、トランジスタ19a、トランジスタ21a、トランジスタ41a、トランジスタ42a、及びトランジスタ51aのそれぞれのバックゲートと電気的に接続される。配線BG2は、トランジスタ11a、トランジスタ12a、トランジスタ17a、及びトランジスタ52aのそれぞれのバックゲートと電気的に接続される。
配線BG1には、電位VBG1が与えられる。配線BG2には、電位VBG2が与えられる。電位VBG1は、電位VBG2と異なる電位が与えられることが好ましい。
一例として電位VBG2は、電位VBG1よりも大きな電位が与えられる。電位VBG2の電位が大きいと、例えばトランジスタ13a又はトランジスタ14aと比べて、トランジスタ11a、トランジスタ12a、及びトランジスタ17aのしきい値電圧を小さくすることができるためオン電流を大きくできる。トランジスタ11a、トランジスタ12a、及びトランジスタ17aのオン電流が大きくなることで、容量素子C1乃至C3への充電を早くすることができる。また、容量素子C1乃至C3の充電電位を低くできるため、ラッチ回路10Kの消費電力を小さくすることができる。
なお、容量素子C2の電極の一方は、出力端子10eと接続されるため、出力端子10eに“H”の信号を出力する場合の電流供給能力を向上させることができる。同様に、容量素子C3の電極の一方は、出力端子10fと接続されるため、出力端子10fに“H”の信号を出力する場合の電流供給能力を向上させることができる。
また、電位VBG1は、電位VBG2よりも小さな電位が与えられる。電位VBG1の電位が小さいと、トランジスタ13a、トランジスタ14a、トランジスタ15a、トランジスタ16a、トランジスタ18a、トランジスタ19aのオフ電流が小さくなる。
例えばトランジスタ13又はトランジスタ14のオフ電流が小さくなることで、容量素子C2からトランジスタ13及びトランジスタ14を介したリーク電流が小さくなる。同様に、トランジスタ18a又はトランジスタ19aのオフ電流が小さくなることで、容量素子C3からトランジスタ18a及びトランジスタ19aを介したリーク電流が小さくなる。
図12は、ラッチ回路10Kを説明する回路図である。図12のラッチ回路は、トランジスタ11a、トランジスタ12a、及びトランジスタ17aのバックゲートが互いに異なる配線に接続される点が図11で説明したラッチ回路10Kと異なっている。
配線BG3は、トランジスタ11aと電気的に接続される。配線BG4は、トランジスタ12aと電気的に接続される。配線BG5は、トランジスタ17aと電気的に接続される。
配線BG3には、電位VBG3が与えられ、配線BG4には、電位VBG4が与えられ、配線BG3には、電位VBG5が与えられる。
クロック信号P0に“H”の信号が与えられるとき、電位VBG3は、電位VBG1より大きくなることが好ましい。これにより、ノードFNにプリチャージする速度が向上する。且つ、電位VBG4及び電位VBG5には、電位VBG1と同じ電位が与えられることが好ましい。これにより、トランジスタ12a及びトランジスタ17aのオフ電流を小さくし、出力信号Q及び出力信号QBの信号の劣化を抑えることができる。
クロック信号P2に“H”の信号が与えられるとき、電位VBG4は、電位VBG1より大きくなることが好ましい。これにより、容量素子C2にプリチャージする速度が向上し、且つ出力信号Qの駆動能力が向上する。また、電位VBG3及び電位VBG5には、電位VBG1と同じ電位が与えられることが好ましい。これにより、トランジスタ11a及びトランジスタ17aのオフ電流を小さくし、ノードFN及び出力信号QBの信号の劣化を抑えることができる。
クロック信号P4に“H”の信号が与えられるとき、電位VBG5は、電位VBG1より大きくなることが好ましい。これにより、容量素子C3にプリチャージする速度が向上し、且つ出力信号QBの駆動能力が向上する。また、電位VBG3及び電位VBG4には、電位VBG1と同じ電位が与えられることが好ましい。これにより、トランジスタ11a及びトランジスタ12aのオフ電流を小さくし、ノードFN及び出力信号Qの信号の劣化を抑えることができる。
図1乃至図12で説明したラッチ回路をダイナミック回路と呼ぶことができる。なお、3進カウンタ回路、6進カウンタ回路、10進カウンタ回路について説明したが、ダイナミック回路によって構成されたラッチ回路は、デコードする一致条件を組み合わせることで他の進数のカウンタ回路に適用することができる。したがって、ダイナミック回路によって構成されたラッチ回路は、消費電力を低減することができ、且つ、必要に応じた周期を作成するのに適している。
以上、本実施の形態で示す構成、方法は、他の実施の形態で示す構成、方法と適宜組み合わせて用いることができる。
(実施の形態2)
本実施の形態では、実施の形態1に示すトランジスタの一例について、図13、及び図14を用いて説明する。
図13Aにトランジスタ1300の上面図を示す。なお、図13Aでは、図の明瞭化のため、一部の要素の図示を省略する。図13Bに、図13Aにおける一点鎖線A1-A2間の断面図を示す。図13Bは、トランジスタ1300のチャネル長方向の断面図といえる。図13Cに、図13Aにおける一点鎖線A3-A4間の断面図を示す。図13Cは、トランジスタ1300のチャネル幅方向の断面図といえる。
図14Aにトランジスタ1300Aの上面図を示す。なお、図14Aでは、図の明瞭化のため、一部の要素の図示を省略する。図14Bに、図14Aにおける一点鎖線A1-A2間の断面図を示す。図14Bは、トランジスタ1300Aのチャネル長方向の断面図といえる。図14Cに、図14Aにおける一点鎖線A3-A4間の断面図を示す。図14Cは、トランジスタ1300Aのチャネル幅方向の断面図といえる。
なお、図14に示すトランジスタ1300Aは、図13に示すトランジスタ1300の変形例である。酸化物層1330c、絶縁層1354、及び絶縁層1380が、図13ではそれぞれ単層構造であり、図14ではそれぞれ積層構造である。その他の構成は、図13と図14で同様である。
トランジスタ1300は、基板(図示しない)上に絶縁層1314を介して配置され、絶縁層1316に埋め込まれるように配置された導電層1305と、絶縁層1316及び導電層1305上に配置された絶縁層1322と、絶縁層1322上に配置された絶縁層1324と、絶縁層1324上に配置された酸化物層1330(酸化物層1330a、酸化物層1330b、及び酸化物層1330c)と、酸化物層1330上に配置された絶縁層1350と、絶縁層1350上に配置された導電層1360(導電層1360a及び導電層1360b)と、酸化物層1330bの上面の一部と接する導電層1342a及び導電層1342bと、絶縁層1324の上面の一部、酸化物層1330aの側面、酸化物層1330bの側面、導電層1342aの側面及び上面、並びに、導電層1342bの側面及び上面に接して配置された絶縁層1354と、を有する。
トランジスタ1300上には、それぞれ層間膜として機能する、絶縁層1380、絶縁層1374、及び絶縁層1381が設けられる。また、トランジスタ1300は、プラグとして機能する導電層1340(導電層1340a及び導電層1340b)と電気的に接続される。なお、導電層1340の側面に接して絶縁層1341(絶縁層1341a及び絶縁層1341b)が設けられる。
酸化物層1330は、絶縁層1324上に配置された酸化物層1330aと、酸化物層1330a上に配置された酸化物層1330bと、酸化物層1330b上に配置され、少なくとも一部が酸化物層1330bの上面に接する酸化物層1330cと、を有することが好ましい。酸化物層1330bの下に酸化物層1330aを有することで、酸化物層1330aよりも下方に形成された構造物から、酸化物層1330bへの不純物の拡散を抑制することができる。また、酸化物層1330b上に酸化物層1330cを有することで、酸化物層1330cよりも上方に形成された構造物から、酸化物層1330bへの不純物の拡散を抑制することができる。
なお、トランジスタ1300では、酸化物層1330が、酸化物層1330a、酸化物層1330b、及び酸化物層1330cの3層構造である例を示しているが、本発明はこれに限られるものではない。酸化物層1330は、例えば、酸化物層1330bの単層、酸化物層1330aと酸化物層1330bの2層構造、酸化物層1330bと酸化物層1330cの2層構造、又は4層以上の積層構造であってもよい。また、酸化物層1330a、酸化物層1330b、酸化物層1330cのそれぞれが積層構造を有していてもよい。
酸化物層1330b上には、導電層1342(導電層1342a及び導電層1342b)が設けられる。導電層1342の膜厚は、例えば、1nm以上50nm以下、好ましくは2nm以上25nm以下とすることができる。
導電層1360は、トランジスタ1300の第1のゲート(トップゲートともいう。)電極として機能し、導電層1342a及び導電層1342bは、それぞれトランジスタ1300のソース電極又はドレイン電極として機能する。
トランジスタ1300は、チャネル形成領域を有する酸化物層1330に、半導体として機能する金属酸化物(以下、酸化物半導体ともいう。)を用いることが好ましい。酸化物半導体をトランジスタのチャネル形成領域に用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
上記金属酸化物としては、バンドギャップが2.0eV以上、好ましくは2.5eV以上のものを用いることが好ましい。バンドギャップの大きい金属酸化物を酸化物層1330に用いることで、トランジスタのオフ電流を低減することができる。このようなトランジスタを用いることで、低消費電力のアンプ回路を提供できる。
例えば、酸化物層1330として、インジウム(In)、元素M、及び亜鉛(Zn)を有するIn-M-Zn酸化物(元素Mは、アルミニウム、ガリウム、イットリウム、錫、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどから選ばれた一種、又は複数種)等の金属酸化物を用いるとよい。特に、元素Mは、アルミニウム、ガリウム、イットリウム、又は錫を用いるとよい。また、酸化物層1330として、In-M酸化物、In-Zn酸化物、又はM-Zn酸化物を用いてもよい。
トランジスタ1300には、キャリア密度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア密度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。金属酸化物中のチャネル形成領域に酸素欠損が含まれていると、トランジスタはノーマリーオン特性となる場合がある。さらに、酸素欠損に水素が入った欠陥はドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。したがって、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。
よって、金属酸化物を酸化物層1330に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる水素濃度を、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満、より好ましくは5×1018atoms/cm未満、さらに好ましくは1×1018atoms/cm未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
酸化物層1330に金属酸化物を用いる場合、導電層1342(導電層1342a及び導電層1342b)と酸化物層1330とが接することで、酸化物層1330中の酸素が導電層1342へ拡散し、導電層1342が酸化する場合がある。導電層1342が酸化することで、導電層1342の導電率が低下する蓋然性が高い。なお、酸化物層1330中の酸素が導電層1342へ拡散することを、導電層1342が酸化物層1330中の酸素を吸収する、と言い換えることができる。
酸化物層1330中の酸素が導電層1342(導電層1342a及び導電層1342b)へ拡散することで、導電層1342aと、酸化物層1330b及び酸化物層1330cとの間、及び、導電層1342bと、酸化物層1330b及び酸化物層1330cとの間に、それぞれ、層が形成される場合がある。当該層は、導電層1342よりも酸素を多く含むため、絶縁性を有すると推定される。このとき、導電層1342と、当該層と、酸化物層1330b又は酸化物層1330cとの3層構造は、金属-絶縁体-半導体からなる3層構造とみなすことができ、MIS(Metal-Insulator-Semiconductor)構造と呼ぶ場合がある。
そこで、導電層1342(導電層1342a及び導電層1342b)は、酸化物層1330中の水素が導電層1342へ拡散しやすく、かつ、酸化物層1330中の酸素が導電層1342へ拡散しにくい特性を有する導電性材料で構成されることが好ましい。これにより、酸化物層1330の水素が導電層1342へ拡散することで、酸化物層1330の水素濃度が低減され、トランジスタ1300に安定した電気特性を付与することができる。
上記導電性材料として、例えば、タンタル(Ta)、チタン(Ti)などを含む導電体がある。特に、タンタルを含む導電体を導電層1342に用いることが好ましい。タンタルを含む導電体は、窒素を有してもよく、酸素を有してもよい。よって、タンタルを含む導電体は、組成式がTaN(xは0より大きく1.67以下の実数、かつ、yは0以上1.0以下の実数)を満たすことが好ましい。タンタルを含む導電体は、金属タンタル、酸化タンタル、窒化タンタル、窒酸化タンタル、酸窒化タンタルなどを有する。そこで、本明細書等では、タンタルを含む導電体を、TaNと表記する場合がある。
TaNにおいて、タンタルの比率は高い方が好ましい。又は、窒素及び酸素の比率は低い方が好ましく、x及びyの値は小さい方が好ましい。タンタルの比率を高くすることで、TaNの抵抗率が下がり、当該TaNを導電層1342に用いたトランジスタ1300に良好な電気特性を与えることができる。
また、TaNにおいて、窒素の比率は高い方が好ましく、xの値は大きい方が好ましい。窒素の比率が高いTaNを導電層1342に用いることで、導電層1342の酸化を抑制することができる。また、導電層1342と酸化物層1330との間に形成される層の膜厚を薄くすることができる。
なお、導電層1342へ拡散した水素は、導電層1342に留まる場合がある。別言すると、酸化物層1330中の水素が導電層1342に吸収される場合がある。また、酸化物層1330中の水素は、導電層1342を透過して、導電層1342の周辺に設けられた構造体、又はトランジスタ1300の外方へ放出される場合がある。
酸化物層1330の水素濃度を低減し、導電層1342と酸化物層1330との間に層が形成されるのを抑制するには、導電層1342が、酸化物層1330中の水素が導電層1342へ拡散しやすい特性を有する導電性材料で構成され、かつ、導電層1342と酸化物層1330との間に、導電層1342の酸化を抑制する機能を有する層を設けることが好ましい。当該層を設けることで、導電層1342と酸化物層1330とが接しない構造となるので、導電層1342が、酸化物層1330の酸素を吸収することを抑制することができる。
以下では、トランジスタ1300の詳細な構成について説明する。
絶縁層1314は、水、水素などの不純物が、基板側からトランジスタ1300に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。したがって、絶縁層1314には、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。又は、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する絶縁性材料を用いることが好ましい。
なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、当該不純物、又は当該酸素のいずれか一又はすべての拡散を抑制する機能とする。また、水素又は酸素の拡散を抑制する機能を有する膜を、水素又は酸素が透過しにくい膜、水素又は酸素の透過性が低い膜、水素又は酸素に対してバリア性を有する膜、水素又は酸素に対するバリア膜などと呼ぶ場合がある。また、バリア膜に導電性を有する場合、当該バリア膜を導電性バリア膜と呼ぶことがある。
例えば、絶縁層1314として、酸化アルミニウム膜、窒化シリコン膜などを用いることが好ましい。これにより、水、水素などの不純物が、絶縁層1314よりも基板側からトランジスタ1300側に拡散するのを抑制することができる。又は、絶縁層1324などに含まれる酸素が、絶縁層1314よりも基板側に拡散するのを抑制することができる。なお、絶縁層1314は、2層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。例えば、酸化アルミニウム膜と窒化シリコン膜との積層としてもよい。
また、例えば、絶縁層1314として、スパッタリング法を用いて成膜した、窒化シリコン膜を用いることが好ましい。これにより、絶縁層1314中の水素濃度を低くことができ、水、水素などの不純物が、絶縁層1314よりも基板側からトランジスタ1300側に拡散するのをより抑制することができる。
層間膜として機能する絶縁層1316は、絶縁層1314よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。例えば、絶縁層1316として、酸化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、窒化シリコン膜、フッ素を添加した酸化シリコン膜、炭素を添加した酸化シリコン膜、炭素及び窒素を添加した酸化シリコン膜、空孔を有する酸化シリコン膜などを適宜用いればよい。
絶縁層1316は、水素濃度が低く、化学量論的組成よりも酸素が過剰に存在する領域(以下、過剰酸素領域ともいう。)又は加熱により離脱する酸素(以下、過剰酸素ともいう。)を有することが好ましい。例えば、絶縁層1316として、スパッタリング法を用いて成膜した酸化シリコン膜を用いることが好ましい。これにより、酸化物層1330への水素の混入を抑制することができる、又は、酸化物層1330に酸素を供給し、酸化物層1330中の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。
絶縁層1316を積層構造にしてもよい。例えば、絶縁層1316において、少なくとも導電層1305の側面と接する部分に、絶縁層1314と同様の絶縁層を設ける構成にしてもよい。このような構成にすることで、絶縁層1316に含まれる酸素によって、導電層1305が酸化するのを抑制することができる。又は、導電層1305により、絶縁層1316に含まれる酸素量が減少するのを抑制することができる。
導電層1305は、第2のゲート(ボトムゲートともいう。)電極として機能する場合がある。その場合、導電層1305に印加する電位を、導電層1360に印加する電位と連動させず、独立して変化させることで、トランジスタ1300のしきい値電圧(Vth)を制御することができる。特に、導電層1305に負の電位を印加することにより、トランジスタ1300のVthをより大きくし、オフ電流を低減することが可能となる。したがって、導電層1305に負の電位を印加したほうが、印加しない場合よりも、導電層1360に印加する電位が0Vのときのドレイン電流を小さくすることができる。
導電層1305は、酸化物層1330及び導電層1360と重なる領域を有するように配置する。また、導電層1305は、絶縁層1314又は絶縁層1316に埋め込まれるように設けることが好ましい。
導電層1305は、図13Bに示すように、酸化物層1330におけるチャネル形成領域よりも、大きく設けるとよい。特に、図13Cに示すように、導電層1305は、酸化物層1330のチャネル幅方向と交わる端部よりも外側の領域においても、延伸していることが好ましい。つまり、酸化物層1330のチャネル幅方向における側面の外側において、導電層1305と、導電層1360とは、絶縁層を介して重畳していることが好ましい。当該構成を有することで、第1のゲート電極として機能する導電層1360の電界と、第2のゲート電極として機能する導電層1305の電界によって、酸化物層1330のチャネル形成領域を電気的に取り囲むことができる。
図13Cに示すように、導電層1305は延伸させて、配線としても機能させている。ただし、これに限られることなく、導電層1305の下に、配線として機能する導電層を設ける構成にしてもよい。また、導電層1305は、必ずしも各トランジスタに一個ずつ設ける必要はない。例えば、導電層1305を複数のトランジスタで共有する構成にしてもよい。
トランジスタ1300では、導電層1305が2層の積層構造(絶縁層1314上の第1の導電層及び第1の導電層上の第2の導電層)である例について示しているが、本発明はこれに限られるものではない。例えば、導電層1305は、単層、又は3層以上の積層構造であってもよい。構造体が積層構造を有する場合、形成順に序数を付与し、区別する場合がある。
ここで、導電層1305の第1の導電層は、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子(NO、NO、NOなど)、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層1305の第1の導電層に、酸素の拡散を抑制する機能を有する導電性材料を用いることにより、導電層1305の第2の導電層が酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。したがって、導電層1305の第1の導電層は、上記導電性材料を用いた単層構造又は積層構造とすることが好ましい。例えば、導電層1305の第1の導電層は、タンタル膜、窒化タンタル膜、ルテニウム膜、又は酸化ルテニウム膜と、チタン膜又は窒化チタン膜との積層としてもよい。
導電層1305の第2の導電層には、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。なお、図13B等では、導電層1305の第2の導電層を単層で図示したが、積層構造としてもよく、例えば、チタン膜又は窒化チタン膜と、当該導電性材料を含む膜との積層としてもよい。
絶縁層1322及び絶縁層1324は、ゲート絶縁層として機能する。
絶縁層1322は、水素(例えば、水素原子、水素分子などの少なくとも一)の拡散を抑制する機能を有することが好ましい。また、絶縁層1322は、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有することが好ましい。例えば、絶縁層1322は、絶縁層1324よりも水素及び酸素の一方又は双方の拡散を抑制する機能を有することが好ましい。
絶縁層1322の材料としては、絶縁性材料であるアルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。当該絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物(ハフニウムアルミネート)などを用いることが好ましい。このような材料を用いて絶縁層1322を形成した場合、絶縁層1322は、酸化物層1330から基板側への酸素の放出や、トランジスタ1300の周辺部から酸化物層1330への水素等の不純物の拡散を抑制する層として機能する。よって、絶縁層1322を設けることで、水素等の不純物が、トランジスタ1300の内側へ拡散することを抑制し、酸化物層1330中の酸素欠損の生成を抑制することができる。また、導電層1305が、絶縁層1324や、酸化物層1330が有する酸素と反応することを抑制することができる。
又は、上記絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又は、これらの絶縁体を窒化処理してもよい。また、絶縁層1322は、これらの絶縁体を含む絶縁膜に、酸化シリコン膜、酸化窒化シリコン膜、又は窒化シリコン膜を積層して用いてもよい。
絶縁層1322は、例えば、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO)、(Ba,Sr)TiO(BST)などのいわゆるhigh-k材料を含む絶縁材料を用いて、単層構造又は積層構造で形成してもよい。トランジスタの微細化及び高集積化が進むと、ゲート絶縁層の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁層として機能する絶縁層にhigh-k材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
酸化物層1330と接する絶縁層1324は、加熱により酸素を脱離することが好ましい。例えば、絶縁層1324は、酸化シリコン膜、酸化窒化シリコン膜などを適宜用いればよい。酸素を含む絶縁層を酸化物層1330に接して設けることにより、酸化物層1330中の酸素欠損を低減し、トランジスタ1300の信頼性を向上させることができる。
絶縁層1324として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物層とは、TDS(Thermal Desorption Spectroscopy)分析にて、酸素分子の脱離量が1.0×1018molecules/cm以上、好ましくは1.0×1019molecules/cm以上、さらに好ましくは2.0×1019molecules/cm以上、又は3.0×1020molecules/cm以上である酸化物層である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、又は100℃以上400℃以下の範囲が好ましい。
絶縁層1324は、水素濃度が低く、過剰酸素領域又は過剰酸素を有することが好ましく、例えば、絶縁層1316と同様の材料を用いて設けてもよい。
絶縁層1322及び絶縁層1324が、2層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
酸化物層1330は、化学組成が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物層1330aに用いる金属酸化物において、主成分である金属元素に対する元素Mの原子数比が、酸化物層1330bに用いる金属酸化物における、主成分である金属元素に対する元素Mの原子数比より、大きいことが好ましい。また、酸化物層1330aに用いる金属酸化物において、Inに対する元素Mの原子数比が、酸化物層1330bに用いる金属酸化物における、Inに対する元素Mの原子数比より大きいことが好ましい。また、酸化物層1330bに用いる金属酸化物において、元素Mに対するInの原子数比が、酸化物層1330aに用いる金属酸化物における、元素Mに対するInの原子数比より大きいことが好ましい。また、酸化物層1330cは、酸化物層1330a又は酸化物層1330bに用いることができる金属酸化物を、用いることができる。
酸化物層1330b及び酸化物層1330cは、結晶性を有することが好ましい。例えば、CAAC-OS(c-axis aligned crystalline oxide semiconductor)を用いることが好ましい。CAAC-OSなどの結晶性を有する酸化物は、不純物や欠陥(酸素欠損など)が少なく、結晶性の高い、緻密な構造を有している。よって、ソース電極又はドレイン電極による、酸化物層1330bからの酸素の引き抜きを抑制することができる。これにより、熱処理を行っても、酸化物層1330bから酸素が引き抜かれることを低減できるので、トランジスタ1300は、製造工程における高い温度(所謂サーマルバジェット)に対して安定である。
酸化物層1330cとして、CAAC-OSを用いることが好ましく、酸化物層1330cが有する結晶のc軸が、酸化物層1330cの被形成面又は上面に概略垂直な方向を向いていることが好ましい。CAAC-OSは、c軸と垂直方向に酸素を移動させやすい性質を有する。したがって、酸化物層1330cが有する酸素を、酸化物層1330bに効率的に供給することができる。
酸化物層1330a及び酸化物層1330cの伝導帯下端のエネルギー準位は、酸化物層1330bの伝導帯下端のエネルギー準位より高くなることが好ましい。言い換えると、酸化物層1330a及び酸化物層1330cの電子親和力は、酸化物層1330bの電子親和力より小さいことが好ましい。この場合、酸化物層1330cは、酸化物層1330aに用いることができる金属酸化物を用いることが好ましい。このとき、キャリアの主たる経路は酸化物層1330bとなる。
ここで、酸化物層1330a、酸化物層1330b、及び酸化物層1330cの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物層1330a、酸化物層1330b、及び酸化物層1330cの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物層1330aと酸化物層1330bとの界面、及び酸化物層1330bと酸化物層1330cとの界面に形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物層1330aと酸化物層1330b、酸化物層1330bと酸化物層1330cが、酸素以外に共通の元素を主成分として有することで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物層1330bがIn-Ga-Zn酸化物の場合、酸化物層1330a及び酸化物層1330cとして、In-Ga-Zn酸化物、Ga-Zn酸化物、酸化ガリウムなどを用いてもよい。
具体的には、酸化物層1330aとして、In:Ga:Zn=1:3:4[原子数比]、又は1:1:0.5[原子数比]の金属酸化物を用いればよい。また、酸化物層1330bとして、In:Ga:Zn=1:1:1[原子数比]、又はIn:Ga:Zn=4:2:3[原子数比]の金属酸化物を用いればよい。また、酸化物層1330cとして、In:Ga:Zn=1:3:4[原子数比]、In:Ga:Zn=4:2:3[原子数比]、Ga:Zn=2:1[原子数比]、又はGa:Zn=2:5[原子数比]の金属酸化物を用いればよい。
なお、金属酸化物をスパッタリング法により成膜する場合、上記の原子数比は、成膜された金属酸化物の原子数比に限られず、金属酸化物の成膜に用いるスパッタリングターゲットの原子数比であってもよい。
酸化物層1330a及び酸化物層1330cを上述の構成とすることで、酸化物層1330aと酸化物層1330bとの界面、及び酸化物層1330bと酸化物層1330cとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ1300は高いオン電流、及び高い周波数特性を得ることができる。
酸化物層1330cは、2層以上の積層構造を有していてもよい。例えば、酸化物層1330cは、第1の酸化物層と、当該第1の酸化物層上の第2の酸化物と、を有していてもよい。
酸化物層1330cの第1の酸化物層は、酸化物層1330bに用いられる金属酸化物を構成する金属元素の少なくとも一つを含むことが好ましく、当該金属元素を全て含むことがより好ましい。例えば、酸化物層1330cの第1の酸化物層として、In-Ga-Zn酸化物膜を用い、酸化物層1330cの第2の酸化物層として、In-Ga-Zn酸化物膜、Ga-Zn酸化物膜、又は酸化ガリウム膜を用いるとよい。これにより、酸化物層1330bと酸化物層1330cの第1の酸化物層との界面における欠陥準位密度を低くすることができる。また、酸化物層1330cの第2の酸化物層は、酸化物層1330cの第1の酸化物層より、酸素の拡散又は透過を抑制することが好ましい。絶縁層1350と酸化物層1330cの第1の酸化物層との間に酸化物層1330cの第2の酸化物層を設けることで、絶縁層1380に含まれる酸素が、絶縁層1350に拡散するのを抑制することができる。したがって、当該酸素は、酸化物層1330cの第1の酸化物層を介して、酸化物層1330bに供給されやすくなる。
また、酸化物層1330a及び酸化物層1330cの第2の酸化物層の伝導帯下端のエネルギー準位が、酸化物層1330b及び酸化物層1330cの第1の酸化物層の伝導帯下端のエネルギー準位より高くなることが好ましい。また、言い換えると、酸化物層1330a及び酸化物層1330cの第2の酸化物層の電子親和力は、酸化物層1330b及び酸化物層1330cの第1の酸化物層の電子親和力より小さいことが好ましい。この場合、酸化物層1330cの第2の酸化物層は、酸化物層1330aに用いることができる金属酸化物を用い、酸化物層1330cの第1の酸化物層は、酸化物層1330bに用いることができる金属酸化物を用いることが好ましい。このとき、酸化物層1330bだけでなく、酸化物層1330cの第1の酸化物層もキャリアの主たる経路となる場合がある。
導電層1342としては、上述のTaNを用いることが好ましい。なお、TaNはアルミニウムを含んでもよい。また、例えば、窒化チタン、チタンとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いてもよい。これらの材料は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。
絶縁層1354は、図13Bに示すように、導電層1342aの上面及び側面、導電層1342bの上面及び側面、酸化物層1330a及び酸化物層1330bの側面、並びに絶縁層1324の上面の一部に接することが好ましい。このような構成にすることで、絶縁層1380は、絶縁層1354によって、絶縁層1324、酸化物層1330a、及び酸化物層1330bと離隔される。
絶縁層1354は、絶縁層1322と同様に、水素及び酸素の一方又は双方の拡散を抑制する機能を有することが好ましい。例えば、絶縁層1354は、絶縁層1324及び絶縁層1380よりも水素及び酸素の一方又は双方の拡散を抑制する機能を有することが好ましい。これにより、絶縁層1380に含まれる水素が、酸化物層1330a及び酸化物層1330bに拡散するのを抑制することができる。さらに、絶縁層1322及び絶縁層1354によって、絶縁層1324、酸化物層1330などを囲むことにより、水、水素などの不純物が、外方から絶縁層1324及び酸化物層1330に拡散することを抑制することができる。よって、トランジスタ1300に良好な電気特性及び信頼性を与えることができる。
絶縁層1354としては、例えば、アルミニウム及びハフニウムの一方又は双方の酸化物を含む絶縁膜を成膜するとよい。この場合、絶縁層1354は、原子層堆積(ALD:Atomic Layer Deposition)法を用いて成膜されることが好ましい。ALD法は、被覆性の良好な成膜法なので、絶縁層1354の凹凸によって、段切れなどが形成されるのを防ぐことができる。
絶縁層1354としては、例えば、窒化アルミニウムを含む絶縁膜を用いることが好ましい。これにより、絶縁性に優れ、且つ熱伝導性に優れた膜とすることができるため、トランジスタ1300を駆動したときに生じる熱の放熱性を高めることができる。また、窒化シリコン、窒化酸化シリコンなどを用いることもできる。
絶縁層1354としては、例えば、ガリウムを含む酸化物を用いてもよい。ガリウムを含む酸化物は、水素及び酸素の一方又は双方の拡散を抑制する機能を有する場合があるため好ましい。なお、ガリウムを含む酸化物として、酸化ガリウム、ガリウム亜鉛酸化物、インジウムガリウム亜鉛酸化物などを用いることができる。なお、絶縁層1354としてインジウムガリウム亜鉛酸化物膜を用いる場合、インジウムに対するガリウムの原子数比は大きい方が好ましい。当該原子数比を大きくすることで、当該酸化物膜の絶縁性を高くすることができる。
絶縁層1350は、ゲート絶縁層として機能する。絶縁層1350は、酸化物層1330cの上面に接して配置することが好ましい。絶縁層1350の材料には、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンなどを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
絶縁層1350は、絶縁層1324と同様に、加熱により酸素が放出される絶縁膜を用いて形成することが好ましい。加熱により酸素が放出される絶縁膜を、絶縁層1350として、酸化物層1330cの上面に接して設けることにより、酸化物層1330bのチャネル形成領域に効果的に酸素を供給し、酸化物層1330bのチャネル形成領域の酸素欠損を低減することができる。したがって、電気特性の変動を抑制し、安定した電気特性を有するとともに、信頼性を向上させたトランジスタを提供することができる。また、絶縁層1324と同様に、絶縁層1350中の水、水素などの不純物濃度が低減されていることが好ましい。絶縁層1350の膜厚は、1nm以上20nm以下とするのが好ましい。
導電層1360は、導電層1360aと、導電層1360a上の導電層1360bと、を有することが好ましい。例えば、導電層1360aは、導電層1360bの底面及び側面を包むように配置されることが好ましい。
導電層1360aには、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素(例えば、酸素原子、酸素分子などの少なくとも一)の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電層1360aが酸素の拡散を抑制する機能を持つことにより、絶縁層1350に含まれる酸素により、導電層1360bが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、酸化ルテニウムなどを用いることが好ましい。
導電層1360は、配線としても機能するため、導電性が高い導電性材料を用いることが好ましい。例えば、導電層1360bには、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電層1360bは積層構造としてもよく、例えば、チタン膜、窒化チタン膜と上記導電性材料を含む膜との積層構造としてもよい。
図13A及び図13Bでは、導電層1360は、導電層1360aと導電層1360bの2層構造として示しているが、単層構造でもよいし、3層以上の積層構造であってもよい。
トランジスタ1300では、導電層1360は、絶縁層1380などに形成されている開口を埋めるように自己整合的に形成される。導電層1360をこのように形成することにより、導電層1342aと導電層1342bとの間の領域に、導電層1360を位置合わせすることなく確実に配置することができる。
図13Bに示すように、導電層1360の上面は、絶縁層1350の上面及び酸化物層1330cの上面と略一致している。
図13Cに示すように、トランジスタ1300のチャネル幅方向において、絶縁層1322の底面を基準として、導電層1360の、導電層1360と酸化物層1330bとが重ならない領域の底面の高さは、酸化物層1330bの底面の高さより低いことが好ましい。ゲート電極として機能する導電層1360が、絶縁層1350などを介して、酸化物層1330bのチャネル形成領域の側面及び上面を覆う構成とすることで、導電層1360の電界を酸化物層1330bのチャネル形成領域全体に作用させやすくなる。よって、トランジスタ1300のオン電流を増大させ、周波数特性を向上させることができる。
絶縁層1380は、絶縁層1354を介して、絶縁層1324、酸化物層1330、及び導電層1342上に設けられる。また、絶縁層1380の上面は、平坦化されていてもよい。
層間膜として機能する絶縁層1380は、誘電率が低いことが好ましい。誘電率が低い材料を層間膜に用いることで、配線間に生じる寄生容量を低減することができる。絶縁層1380は、例えば、絶縁層1316と同様の材料を用いて設けることが好ましい。特に、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、酸化窒化シリコン、空孔を有する酸化シリコンなどの材料は、加熱により脱離する酸素を含む領域を容易に形成することができるため好ましい。
絶縁層1380中の水、水素などの不純物濃度は低減されていることが好ましい。また、絶縁層1380は、水素濃度が低く、過剰酸素領域又は過剰酸素を有することが好ましく、例えば、絶縁層1316と同様の材料を用いて設けてもよい。なお、絶縁層1380は、2層以上の積層構造を有していてもよい。
絶縁層1374は、絶縁層1314などと同様に、水、水素などの不純物が、上方から絶縁層1380に拡散するのを抑制する絶縁性バリア膜として機能することが好ましい。また、絶縁層1374は、絶縁層1314などと同様に、水素濃度が低く、水素の拡散を抑制する機能を有することが好ましい。
図13Bに示すように、絶縁層1374は、導電層1360、絶縁層1350、及び酸化物層1330cのそれぞれの上面と接することが好ましい。これにより、絶縁層1381などに含まれる水素などの不純物が、絶縁層1350へ混入することを抑えることができる。したがって、トランジスタの電気特性及びトランジスタの信頼性への悪影響を抑制することができる。
絶縁層1374の上に、層間膜として機能する絶縁層1381を設けることが好ましい。絶縁層1381は、絶縁層1316などと同様に、誘電率が低いことが好ましい。また、絶縁層1381は、絶縁層1324などと同様に、膜中の水、水素などの不純物濃度が低減されていることが好ましい。
絶縁層1381、絶縁層1374、絶縁層1380、及び絶縁層1354に形成された開口に、導電層1340a及び導電層1340bを配置する。導電層1340a及び導電層1340bは、導電層1360を挟んで対向して設ける。なお、導電層1340a及び導電層1340bの上面の高さは、絶縁層1381の上面と、同一平面上としてもよい。
なお、絶縁層1381、絶縁層1374、絶縁層1380、及び絶縁層1354の開口の側壁に接して、絶縁層1341aが設けられ、その側面に接して導電層1340aが形成されている。当該開口の底部の少なくとも一部には導電層1342aが位置しており、導電層1340aが導電層1342aと接する。同様に、絶縁層1381、絶縁層1374、絶縁層1380、及び絶縁層1354の開口の側壁に接して、絶縁層1341bが設けられ、その側面に接して導電層1340bが形成されている。当該開口の底部の少なくとも一部には導電層1342bが位置しており、導電層1340bが導電層1342bと接する。
導電層1340a及び導電層1340bには、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。
導電層1340a及び導電層1340bは積層構造としてもよい。なお、トランジスタ1300では、導電層1340a及び導電層1340bを、2層の積層構造として設ける構成について示しているが、本発明はこれに限られるものではない。例えば、導電層1340を単層、又は3層以上の積層構造としてもよい。
絶縁層1341a及び絶縁層1341bとしては、例えば、絶縁層1314、絶縁層1354等に用いることができる絶縁膜を用いることができる。絶縁層1341a及び絶縁層1341bは、絶縁層1354に接して設けられるので、絶縁層1380などに含まれる水、水素などの不純物が、導電層1340a及び導電層1340bを通じて酸化物層1330に拡散するのを抑制することができる。また、絶縁層1380に含まれる酸素が導電層1340a及び導電層1340bに吸収されるのを防ぐことができる。
また、図示しないが、導電層1340aの上面、及び導電層1340bの上面に接して配線として機能する導電層を配置してもよい。配線として機能する導電層には、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、当該導電層は、積層構造としてもよく、例えば、チタン膜、窒化チタン膜と上記導電性材料を含む膜との積層としてもよい。なお、当該導電層は、絶縁層に設けられた開口に埋め込むように形成してもよい。
また、図示しないが、上記導電層を覆うように、抵抗率が1.0×1013Ωcm以上1.0×1015Ωcm以下、好ましくは5.0×1013Ωcm以上5.0×1014Ωcm以下の絶縁層を設けることが好ましい。上記導電層上に上記のような抵抗率を有する絶縁層を設けることで、当該絶縁層は、絶縁性を維持しつつ、トランジスタ1300、上記導電層等の配線間に蓄積される電荷を分散し、該電荷によるトランジスタや、該トランジスタを有する電子機器の特性不良や静電破壊を抑制することができ、好ましい。
また、本実施の形態に示すトランジスタは、サイズを小さくできるため、精細度を高めることや、比較的小さな電子機器への適用が容易である。
本実施の形態は、他の実施の形態と適宜組み合わせることができる。また、本明細書において、1つの実施の形態の中に、複数の構成例が示される場合は、構成例を適宜組み合わせることが可能である。
(実施の形態3)
本実施の形態では、実施の形態1で説明したラッチ回路を有するカウンタ回路を適用した半導体装置について説明する。最初に、図2で説明した3進カウンタ回路、図3で説明した6進カウンタ回路、図5で説明した10進カウンタ回路の出力を時計に適用した例を説明する。次に、3進カウンタ回路、6進カウンタ回路、10進カウンタ回路の出力をバッテリ保護ICに適用した例を説明する。
図15は、半導体装置80を説明するブロック図である。半導体装置80は、制御回路81、発振器82、分周器83、回路84a、回路84b、回路84c、デコーダ回路86、セレクタ回路87、及び表示装置88a乃至88fを有する。また半導体装置80は、バッテリ保護IC90を有する。回路84aは、10進カウンタ回路85a、及び6進カウンタ回路85bを有する。回路84bは、10進カウンタ回路85a、及び6進カウンタ回路85bを有する。回路84cは、10進カウンタ回路85a、及び3進カウンタ回路85cを有する。
発振器82は、分周器83と電気的に接続される。分周器83は、回路84が有する10進カウンタ回路85aと電気的に接続される。なお、図15に示すように、分周器83は制御回路81に含まれていてもよい。制御回路81は、回路84a、回路84b、回路84c、デコーダ回路86、及びセレクタ回路87と電気的に接続される。回路84aは、デコーダ回路86と電気的に接続される。回路84bは、デコーダ回路86と電気的に接続される。回路84cは、デコーダ回路86と電気的に接続される。デコーダ回路86は、セレクタ回路87と電気的に接続される。セレクタ回路87は、表示装置88a乃至88fのそれぞれと電気的に接続される。
制御回路81は、分周器83を含んでもよい。制御回路81が、分周器83を含むことで、クロック信号P0乃至P5を容易に生成することができる。また、デコーダ回路86に与える、信号PRE、及び信号EN1、選択信号sel0乃至sel2を容易に生成することができる。
回路84aが有する10進カウンタ回路85aは、デコーダ回路86に対して信号ss1を出力する。回路84aが有する6進カウンタ回路85bは、デコーダ回路86に対して信号ss2を出力する。回路84bが有する10進カウンタ回路85aは、デコーダ回路86に対して信号mm1を出力する。回路84bが有する6進カウンタ回路85bは、デコーダ回路86に対して信号mm2を出力する。回路84cが有する10進カウンタ回路85aは、デコーダ回路86に対して信号hh1を出力する。回路84cが有する3進カウンタ回路85cは、デコーダ回路86に対して信号hh2を出力する。
また、デコーダ回路86は、ダイナミック回路で構成されることが好ましい。信号PREは、ダイナミック回路におけるプリチャージのタイミングを与える。信号EN1は、回路84a、回路84b、回路84cのいずれか一の出力を選択するための信号である。選択信号sel0乃至sel2により、表示装置88a乃至88fに表示する内容を選択することができる。例えば、表示装置88a乃至88fは、第1乃至第7のセグメントを有する。第1乃至第7のセグメントのうち、複数のセグメントを点灯させることで、数字の0乃至9を表示させることができる。
よって、信号s1は、表示装置88aに与えられ、1桁目の秒(second)を表示する。信号s2は、表示装置88bに与えられ、2桁目の秒(second)を表示する。信号m1は、表示装置88cに与えられ、1桁目の分(minute)を表示する。信号m2は、表示装置88dに与えられ、2桁目の分(minute)を表示する。信号h1は、表示装置88eに与えられ、1桁目の時(hour)を表示する。信号h2は、表示装置88fに与えられ、2桁目の時(hour)を表示する。よって、半導体装置80は、時計として機能する。
また、デコーダ回路86は、バッテリ保護IC90に信号mn1を出力することができる。
続いて、バッテリ保護IC90について説明する。バッテリ保護IC90は、バッテリと、検知回路を有する。なお、バッテリ保護IC90は、検知装置と言い換えることができる。バッテリ保護IC90では、電源電圧の管理とは別に、バッテリの不良モードを検出する検知回路を有する。例えば、リチウムイオンバッテリでは、マイクロショート(インターナルショート又はソフトショートとも言う)と呼ばれる不良が発生する。マイクロショートとは、負極に析出したリチウム金属が正極まで成長することにより正極負極間が短絡し、電池電圧がわずかに低下する不良モードである。デコーダ回路86からバッテリ保護IC90に与えられる信号mn1は、当該不良モードを監視するモニタ周期として用いることができる。
なお、本明細書等において、上記ラッチ回路、又は上記カウンタ回路を適用したバッテリ保護IC90をBTOS(Battery operating system、又はBattery oxide semiconductor)と呼ぶ。BTOSは、OSトランジスタを有する。
また、本実施の形態では、バッテリ保護IC90について、図16を用いて説明する。バッテリ保護IC90が備えるマイクロショート検出回路(Micro-short detector)をN型のトランジスタで形成する。なお、マイクロショート検出回路は、半導体層に金属酸化物を有するトランジスタを用いることができる。
図16Aは、バッテリ保護IC90と、充電器(Battery charger)と、制御部(Mobile device)と、を示すブロック図である。一例として、バッテリ保護IC90は、充電器および制御部を構成要素として含めてもよい。バッテリ保護ICは、CMOSプロセス(CMOS Layer)で形成される回路と、半導体層に金属酸化物(Oxide Semiconductor Layer)を有するトランジスタで形成されるマイクロショート検出のための回路で構成される。マイクロショート検出回路(Micro-short detector)と、電源電圧を管理するための過充電検出回路(Over-charge detector)、過放電検出回路(Over-discharge detector)、過電流検出回路(Charging Over-current detector、及びDisCharging Over-current detector)、又は遅延回路(Delay circuit)等を備えている。信号mn1は、マイクロショート検出回路、又は遅延回路に与えられる。
図16Bは、CMOSプロセスで形成される回路(Logic circuit)と、半導体層に金属酸化物を有するトランジスタで形成されるマイクロショート検出のための回路(Analog memory and Analog circuit)が積層された斜視図である。電源電圧を管理するための過充電検出回路、過放電検出回路、過電流検出回路、又は遅延回路等をCMOSプロセスで形成する例を示している。CMOSプロセスで形成される電源電圧を管理するための回路と積層して、マイクロショート検出回路を設けることができる。マイクロショート検出回路は、N型トランジスタのみで形成することができるため、レイアウト面積を削減することができる。また、マイクロショート検出回路とその他の回路を積層することにより配線を短くすることができる。なお、CMOSプロセスには、単結晶シリコン、多結晶シリコン、微結晶シリコンなどを用いることが好ましい。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。
実施の形態1で説明したダイナミック回路を用いたカウンタ回路を用いた時計、およびマイクロショート検出回路は、同じN型トランジスタのみで形成することができるため、製造工程を簡略化することができる。また、OSトランジスタを用いることでオフ電流を小さくすることができるため消費電力を低減することができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
(実施の形態4)
本実施の形態では、トランジスタのチャネル形成領域に好適に用いることができる金属酸化物について説明する。
トランジスタに用いる半導体材料としては、エネルギーギャップが2eV以上、好ましくは2.5eV以上、より好ましくは3eV以上である金属酸化物を用いることができる。代表的には、インジウムを含む金属酸化物などであり、例えば、後述するCAC-OSなどを用いることができる。
シリコンよりもバンドギャップが広く、且つキャリア密度の小さい金属酸化物を用いたトランジスタは、その低いオフ電流により、トランジスタと直列に接続された容量素子に蓄積した電荷を長期間に亘って保持することが可能である。
半導体層は、例えばインジウム、亜鉛及びM(アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジム又はハフニウム等の金属)を含むIn-M-Zn系酸化物で表記される膜とすることができる。
半導体層を構成する金属酸化物がIn-M-Zn系酸化物の場合、In-M-Zn酸化物を成膜するために用いるスパッタリングターゲットの金属元素の原子数比は、In≧M、Zn≧Mを満たすことが好ましい。このようなスパッタリングターゲットの金属元素の原子数比として、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=3:1:2、In:M:Zn=4:2:3、In:M:Zn=4:2:4.1、In:M:Zn=5:1:6、In:M:Zn=5:1:7、In:M:Zn=5:1:8等が好ましい。なお、成膜される半導体層の原子数比はそれぞれ、上記のスパッタリングターゲットに含まれる金属元素の原子数比のプラスマイナス40%の変動を含む。
半導体層としては、キャリア密度の低い金属酸化物膜を用いる。例えば、半導体層は、キャリア密度が1×1017/cm以下、好ましくは1×1015/cm以下、さらに好ましくは1×1013/cm以下、より好ましくは1×1011/cm以下、さらに好ましくは1×1010/cm未満であり、1×10/cm以上のキャリア密度の金属酸化物を用いることができる。そのような金属酸化物を、高純度真性又は実質的に高純度真性な金属酸化物と呼ぶ。当該酸化物半導体は、欠陥準位密度が低いため、安定な特性を有する金属酸化物であるといえる。
なお、これらに限られず、必要とするトランジスタの半導体特性及び電気特性(電界効果移動度、しきい値電圧等)に応じて適切な組成の酸化物半導体を用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
半導体層を構成する金属酸化物において、第14族元素の一つであるシリコンや炭素が含まれると、半導体層において酸素欠損が増加し、n型化してしまう。このため、半導体層におけるシリコンや炭素の濃度(二次イオン質量分析法により得られる濃度)を、2×1018atoms/cm以下、好ましくは2×1017atoms/cm以下とする。
また、アルカリ金属及びアルカリ土類金属は、金属酸化物と結合するとキャリアを生成する場合があり、トランジスタのオフ電流が増大してしまうことがある。このため半導体層における二次イオン質量分析法により得られるアルカリ金属又はアルカリ土類金属の濃度を、1×1018atoms/cm以下、好ましくは2×1016atoms/cm以下にする。
また、半導体層を構成する金属酸化物に窒素が含まれていると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている金属酸化物を用いたトランジスタはノーマリーオン特性となりやすい。このため半導体層における二次イオン質量分析法により得られる窒素濃度は、5×1018atoms/cm以下にすることが好ましい。
酸化物半導体は、単結晶酸化物半導体と、非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、CAAC-OS(c-axis-aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc-OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a-like OS:amorphous-like oxide semiconductor)、及び非晶質酸化物半導体などがある。
また、本発明の一態様で開示されるトランジスタの半導体層には、CAC-OS(Cloud-Aligned Composite oxide semiconductor)を用いてもよい。
なお、本発明の一態様で開示されるトランジスタの半導体層は、上述した非単結晶酸化物半導体又はCAC-OSを好適に用いることができる。また、非単結晶酸化物半導体としては、nc-OS又はCAAC-OSを好適に用いることができる。
なお、本発明の一態様では、トランジスタの半導体層として、CAC-OSを用いると好ましい。CAC-OSを用いることで、トランジスタに高い電気特性又は高い信頼性を付与することができる。
なお、半導体層がCAAC-OSの領域、多結晶酸化物半導体の領域、nc-OSの領域、擬似非晶質酸化物半導体の領域、及び非晶質酸化物半導体の領域のうち、二種以上を有する混合膜であってもよい。混合膜は、例えば上述した領域のうち、いずれか二種以上の領域を含む単層構造、又は積層構造を有する場合がある。
以下では、本発明の一態様で開示されるトランジスタに用いることができるCAC(Cloud-Aligned Composite)-OSの構成について説明する。
CAC-OSとは、例えば、金属酸化物を構成する元素が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、又はその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、又はその近傍のサイズで混合した状態をモザイク状、又はパッチ状ともいう。
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウム及び亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれていてもよい。
例えば、In-Ga-Zn酸化物におけるCAC-OS(CAC-OSの中でもIn-Ga-Zn酸化物を、特にCAC-IGZOと呼称してもよい。)とは、インジウム酸化物(以下、InOX1(X1は0よりも大きい実数)とする。)、又はインジウム亜鉛酸化物(以下、InX2ZnY2Z2(X2、Y2、及びZ2は0よりも大きい実数)とする。)と、ガリウム酸化物(以下、GaOX3(X3は0よりも大きい実数)とする。)、又はガリウム亜鉛酸化物(以下、GaX4ZnY4Z4(X4、Y4、及びZ4は0よりも大きい実数)とする。)などと、に材料が分離することでモザイク状となり、モザイク状のInOX1、又はInX2ZnY2Z2が、膜中に均一に分布した構成(以下、クラウド状ともいう。)である。
つまり、CAC-OSは、GaOX3が主成分である領域と、InX2ZnY2Z2、又はInOX1が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第1の領域の元素Mに対するInの原子数比が、第2の領域の元素Mに対するInの原子数比よりも大きいことを、第1の領域は、第2の領域と比較して、Inの濃度が高いとする。
なお、IGZOは通称であり、In、Ga、Zn、及びOによる1つの化合物をいう場合がある。代表例として、InGaO(ZnO)m1(m1は自然数)、又はIn(1+x0)Ga(1-x0)(ZnO)m0(-1≦x0≦1、m0は任意数)で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、又はCAAC構造を有する。なお、CAAC構造とは、複数のIGZOのナノ結晶がc軸配向を有し、かつa-b面においては配向せずに連結した結晶構造である。
一方、CAC-OSは、金属酸化物の材料構成に関する。CAC-OSとは、In、Ga、Zn、及びOを含む材料構成において、一部にGaを主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。したがって、CAC-OSにおいて、結晶構造は副次的な要素である。
なお、CAC-OSは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Inを主成分とする膜と、Gaを主成分とする膜との2層からなる構造は、含まない。
なお、GaOX3が主成分である領域と、InX2ZnY2Z2、又はInOX1が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種が含まれている場合、CAC-OSは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
CAC-OSは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、CAC-OSをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス(代表的にはアルゴン)、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つ又は複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を0%以上30%未満、好ましくは0%以上10%以下とすることが好ましい。
CAC-OSは、X線回折(XRD:X-ray diffraction)測定法のひとつであるOut-of-plane法によるθ/2θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、X線回折測定から、測定領域のa-b面方向、及びc軸方向の配向は見られないことが分かる。
またCAC-OSは、プローブ径が1nmの電子線(ナノビーム電子線ともいう。)を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域(リング領域)と、該リング領域に複数の輝点が観測される。したがって、電子線回折パターンから、CAC-OSの結晶構造が、平面方向、及び断面方向において、配向性を有さないnc(nano-crystal)構造を有することがわかる。
また例えば、In-Ga-Zn酸化物におけるCAC-OSでは、エネルギー分散型X線分光法(EDX:Energy Dispersive X-ray spectroscopy)を用いて取得したEDXマッピングにより、GaOX3が主成分である領域と、InX2ZnY2Z2、又はInOX1が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
CAC-OSは、金属元素が均一に分布したIGZO化合物とは異なる構造であり、IGZO化合物と異なる性質を有する。つまり、CAC-OSは、GaOX3などが主成分である領域と、InX2ZnY2Z2、又はInOX1が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、InX2ZnY2Z2、又はInOX1が主成分である領域は、GaOX3などが主成分である領域と比較して、導電性が高い領域である。つまり、InX2ZnY2Z2、又はInOX1が主成分である領域を、キャリアが流れることにより、金属酸化物としての導電性が発現する。したがって、InX2ZnY2Z2、又はInOX1が主成分である領域が、金属酸化物中にクラウド状に分布することで、高い電界効果移動度(μ)が実現できる。
一方、GaOX3などが主成分である領域は、InX2ZnY2Z2、又はInOX1が主成分である領域と比較して、絶縁性が高い領域である。つまり、GaOX3などが主成分である領域が、金属酸化物中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
したがって、CAC-OSを半導体素子に用いた場合、GaOX3などに起因する絶縁性と、InX2ZnY2Z2、又はInOX1に起因する導電性とが、相補的に作用することにより、高いオン電流(Ion)、及び高い電界効果移動度(μ)を実現することができる。
また、CAC-OSを用いた半導体素子は、信頼性が高い。したがって、CAC-OSは、ディスプレイをはじめとする様々な半導体装置に最適である。
また、半導体層にCAC-OSを有するトランジスタは電界効果移動度が高く、且つ駆動能力が高いので、該トランジスタを、駆動回路、代表的にはゲート信号を生成する走査線駆動回路に用いることで、額縁幅の狭い(狭額縁ともいう)表示装置を提供することができる。また、該トランジスタを、表示装置が有する信号線駆動回路(とくに、信号線駆動回路が有するシフトレジスタの端子に接続されるデマルチプレクサ)に用いることで、表示装置に接続される配線数が少ない表示装置を提供することができる。
また、半導体層にCAC-OSを有するトランジスタは低温ポリシリコンを用いたトランジスタのように、レーザ結晶化工程が不要である。これのため、大面積基板を用いた表示装置であっても、製造コストを低減することが可能である。さらに、ウルトラハイビジョン(「4K解像度」、「4K2K」、「4K」)、スーパーハイビジョン(「8K解像度」、「8K4K」、「8K」)のよう高解像度であり、且つ大型の表示装置において、半導体層にCAC-OSを有するトランジスタを駆動回路及び表示部に用いることで、短時間での書き込みが可能であり、表示不良を低減することが可能であり好ましい。
又は、トランジスタのチャネルが形成される半導体にシリコンを用いてもよい。シリコンとしてアモルファスシリコンを用いてもよいが、特に結晶性を有するシリコンを用いることが好ましい。例えば、微結晶シリコン、多結晶シリコン、単結晶シリコンなどを用いることが好ましい。特に、多結晶シリコンは、単結晶シリコンに比べて低温で形成でき、且つアモルファスシリコンに比べて高い電界効果移動度と高い信頼性を備える。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態5)
本実施の形態では、本発明の一態様に係る半導体装置を用いることができる電子機器の一例を説明する。
図17Aは、実施の形態1又は実施の形態3で説明した半導体装置を適用した電子機器500について説明する。
電子機器500は、半導体装置80(非表示)と、バッテリ保護IC90(非表示)と、プロセッサ(非表示)、メモリ(非表示)、バッテリ(非表示)、画像処理回路(非表示)、通信モジュール(非表示)、又はセンサ装置などを有する。
電子機器500は、携帯端末502を有する。携帯端末は、時計502a、メールの送受信502b、通信機能502c、バッテリ管理502d、カレンダ502e、通話機能などを有する。携帯端末は、電子機器500の外側に配置され、センサ装置は、電子機器500の内向きに配置される。
センサ装置は、発光領域(531a、531b)、センサ領域(541a、541b、541c)を有する。発光領域(531a、531b)は、それぞれ異なるピーク波長を有する光を射出することができる。センサ領域(541a、541b、541c)は、それぞれの発光領域が射出する光のピーク波長を検出範囲に含むため、異なるピーク波長の光を同時に検出できる。
図17Bは、一例として電子機器500を手首に装着した図である。センサ装置が内側に配置されることで、センサ装置は、生体モニタとして機能する。例えば、血中のグルコースの量を検出することで血糖値を管理することができる。半導体装置80によって生成された信号mn1は、血糖値を検出するモニタ周期を設定することができる。検出されたグルコースの量はデータとして携帯端末のメモリに記憶され、一日の血中のグルコースの変化を管理することができる。また、血中のグルコースの変化を管理することで、電子機器500は、糖尿病患者が投与するインスリンなどの投与タイミングを、バイブレーション、表示内容、点灯などにより通知することができる。また通信機能502cにより、当該データをサーバなどに送信することができる。なお、管理できるのは、グルコースに限定されない。例えば、ヘモグロビンの量を検出することができる。異なる例として体温の変化を検出することができる。また、半導体装置80が、ダイナミック回路によって構成されるため消費電力を低減し、長期間のデータを取得することができる。
図18Aは生体認証機器であり、薄型の筐体911、操作ボタン912、センサ装置913等を有する。センサ装置913上に手や指をかざす、又は密着させることにより静脈の形状を認識することができる。半導体装置80によって生成された信号mn1は、静脈の形状が時間に対してどのように変化するか検出するためのモニタ周期を設定することができる。取得したデータは無線通信ユニット914でサーバに送信してデータベースと照合し、個人を特定することができる。また、操作ボタンにより暗証番号などを入力することもできる。本発明の一態様のセンサ装置913は、発光領域及びセンサ領域を有する薄型の認証機器を形成することができる。薄型であることで、様々な機器に組み込みやすくなる。また、携帯性も向上する。
図18Bは非破壊検査機器であり、筐体921、操作パネル922、搬送機構923、モニタ924、検知ユニット925等を有する。検知ユニット925はセンサ装置を有する。被検査部材926は搬送機構923で検知ユニット925の直下に運搬される。被検査部材926は、検知ユニット925内に設けられた本発明の一態様のセンサ装置927で撮像が行われ、撮像された画像がモニタ924に映し出される。なお、搬送機構923とセンサ装置927は、半導体装置80によって生成された信号mn1によって同期して動作することが好ましい。その後、筐体921の出口まで被検査部材926が運搬され、不良品が分別されて回収される。近赤外線を用いた撮像により、非検査部材内部の欠陥や異物などの不良要素を非破壊で高速に検出することができる。本発明の一態様のセンサ装置927は、発光領域及びセンサ領域を有するため、検知ユニット925を安価に形成することができる。
図18Cは食品選別機器であり、筐体931、操作ボタン932、表示部933、遮光フード934等を有する。果物などの被検査食材に受光部の周囲に設けられた遮光フード934を密着させて撮像することにより、食材内に混入した異物、虫、食材内部の空洞や腐敗などを検出することができる。また、検出した近赤外光の強度から食材の糖度や水分量なども検出することができる。食品選別機器では、不良品やグレードの選別や収穫期の判断を行うことができる。なお糖度の検出に適した近赤外光と、水分量の検出に適した近赤外光の波長は異なるため、近赤外光は、複数の波長を用いることが好ましい。半導体装置80によって生成された信号mn1によって複数の近赤外光の点灯時刻を管理することが好ましい。受光部に設けられた本発明の一態様のセンサ装置935は、発光領域及びセンサ領域を有するため、薄型、軽量で携帯性の良い食品選別機器を安価に形成することができる。なお、図18Bに示す構成を食品選別機器として用いてもよい。又は、図18Cに示す構成を非破壊検査機器として用いてもよい。
図19A1は、複数のセンサモジュール等が、身体に装着される例を示している。当該センサモジュールは、赤外線センサ、近赤外センサ、温度センサ、加速度センサ等のうち少なくとも一つのセンサを有し、二次電池、検出装置、又は通信モジュール等を備えている。当該センサモジュールは、心電図などで用いられる誘導波形をサンプリングする機能、体温を検出する機能、脈拍を検出する機能、血糖値等を検出する機能、四肢の動作量を検出する機能等を有する。
センサモジュールLA、RA、LL、RLが四肢に装着された例を示す。複数のセンサモジュールを用いることで、心臓に不整脈などの異常が発生していないかを検査するための、図19B1に示すような心電図を取得することができる。例えば、センサモジュールLAは、左腕に装着し、センサモジュールRAは、右腕に装着し、センサモジュールLLは、左脚に装着し、センサモジュールRLは、右脚に装着する。なお、当該腕には、上腕、手首、手のひら、指などが含まれ、当該脚には、太もも、脹脛、すね、足首、足の甲、足の裏、指などが含まれる。
当該心電図は、第1誘導波形(波形1)、第2誘導波形(波形2)、及び第3誘導波形(波形3)を比較して判断されることが知られている。つまり、センサモジュールLAは、RAを基準に変化量を波形1として取得する。センサモジュールLLは、RAを基準に変化量を波形2として取得する。センサモジュールLLは、LAを基準に変化量を波形3として取得する。なお、センサモジュールLA、RA、LL、RLは、半導体装置80によって生成された信号mn1によって同期して動作することが好ましい。半導体装置80が、ダイナミック回路によって構成されるため消費電力を低減し、長期間のデータを取得することができる。
それぞれのデータは、センサモジュール間で共有されてもよい。もしくは、それぞれのデータが図19A2の携帯データ端末に無線又は有線で送られ、携帯データ端末にて波形1乃至波形3を検出してもよい。携帯データ端末は、それぞれのセンサモジュールの取得データから不整脈などの問題が発生していないかを検出することができる。センサモジュールで取得したデータを携帯データ端末に有線で送る場合は、有線で接続するまでに取得した取得データをまとめて転送することが好ましい。なお、検出されるそれぞれのデータには、自動で日が付与されて携帯データ端末に保存され、個人的に管理してもよい。もしくは、ネットワーク(インターネットを含む)を介して病院等に送信されてもよい。当該データは、病院のデータサーバに管理され、治療時の検査データとして利用することができる。なお、携帯データ端末としては、図17Aに示す構成を利用することができる。
上述したセンサモジュールが、さらに複数のマイクロニードルなどを備える場合、マイクロニードル間に流れる電流値もしくは抵抗値を測定することができる。つまりセンサモジュールは、マイクロニードル間の導電性を測定することで血中の血糖値(図19B2)などを検出することができる。
上述したセンサモジュールが、加速度センサを備えることで、四肢の動作の運動(移動)量を検出することができる。四肢の運動量を個別に管理することで、身体の運動量のバランスが崩れていないかを検出することができる。
上述したように、複数のセンサモジュールを身体に装着することで、日常的な生活習慣の中で、不整脈などがどのような状態の場合に発生するかを携帯データ端末が検出することができる。不整脈が発生する場合の体温(図19B3)、脈拍(図19B4)、血糖値などの情報を用いることで正しい身体の管理、もしくは病院において病状を正しく診断することができる。
上述したセンサモジュールは、シール等を用いて身体に直接貼り付けてもよいし、身体に埋め込んでもよいし、腕時計のような装着できる電子機器でもよい。なお、センサモジュールは、上述した全ての機能を備えてもよいし、複数もしくはいずれか一の機能を選択して備えることができる。
本実施の形態は、他の実施の形態などに記載した構成と適宜組み合わせて実施することが可能である。
本実施例は、実施の形態1で説明したダイナミック回路を用いたウェアラブル時計向けデバイスについて説明する。図20は、試作したウェアラブル時計向けデバイスのブロック図を示す。ウェアラブル時計向けデバイス(以下、デバイス1400と呼ぶ)は、発振器(OSC)1410、分周器(15bit Divider)1401、カウンタ回路(Counter)1402、制御回路(Controller)1403、デコーダ回路(7-segment Decoder)1404、及び表示装置(7-segment Display)1420を有する。カウンタ回路1402は、「秒(SECONDS)」をカウントするカウンタ回路(SECONDS Counter)1402a、「分(MINUTES)」をカウントするカウンタ回路(MINUTES Counter)1402b、及び「時(HOURS)」をカウントするカウンタ回路(HOURS Counter)1402cを有する。カウンタ回路1402aとカウンタ回路1402bは、10進カウンタと6進カウンタで構成される。カウンタ回路1402cは、10進カウンタと3進カウンタで構成される。デコーダ回路1404は、数字を表示することのできる7つのセグメントを制御することで時刻を容易に表示する機能を有する。なお、分周器1401、カウンタ回路1402、制御回路1403、及びデコーダ回路1404は、実施の形態1で説明したダイナミック回路で構成されるラッチ回路を応用して適用することができる。
分周器1401は、発振器1410が出力する32.768kHzを15分周することで1Hzのクロック信号を生成する。当該1Hzのクロック信号は、カウンタ回路1402aと制御回路1403に与える。カウンタ回路1402aは、当該1Hzのクロック信号により秒をカウントする。なお、カウンタ回路1402aは、キャリーアウト信号をカウンタ回路1402bに与えることができる。さらに、カウンタ回路1402bは、キャリーアウト信号をカウンタ回路1402cに与えることができる。
制御回路1403は、当該クロック信号から6相のクロック信号P[5:0]を生成する。当該クロック信号P[5:0]は、カウンタ回路1402a、カウンタ回路1402b、及びカウンタ回路1402cに与えることができる。また、制御回路1403は、デコーダ回路1404に制御信号を与えることができる。
カウンタ回路1402aは「秒」のカウント値をデコーダ回路1404に与え、カウンタ回路1402bは「分」のカウント値をデコーダ回路1404に与え、カウンタ回路1402cは「時」のカウント値をデコーダ回路1404に与える。
デコーダ回路1404は、カウンタ回路1402aから与えられた「秒」のカウント値を7セグメントのデータに変換して表示装置1420に与え、且つ、カウンタ回路1402bから与えられた「分」のカウント値を7セグメントのデータに変換して表示装置1420に与え、且つ、カウンタ回路1402cから与えられた「時」のカウント値を7セグメントのデータに変換して表示装置1420に与える。
図21Aは、試作したデバイス1400の外観写真を示している。デバイス1400は、Si-Wafer上に積層した350nm Top-gate-self-aligned CAAC-IGZO FETテクノロジーで形成した。Si-Wafer上には、デバイス1400として図20で説明した分周器1401、カウンタ回路1402、制御回路1403、及びデコーダ回路1404を形成した。
デバイス1400のチップサイズは、0.9mm×1.92mmの大きさである。デバイス1400には、約12000個のトランジスタを使用した。
図21Bは、ウェアラブル時計向けデバイスで用いたトランジスタの断面模式図である。Si-Wafer(substrate)上にバックゲート(Back Gate)を形成し、導電層で形成したバックゲート上には、順に半導体層(OS)、導電層で形成したトップゲート(Top Gate)を配置した。トランジスタは、当該トップゲート、当該半導体層、及び当該バックゲートが互いに重なることで形成する。なお、半導体層が金属酸化物を有するトランジスタを、OSトランジスタと呼ぶ。また、当該ボトムゲート及び当該トップゲートの一部は配線として使用した。さらに、導電層(Metal1、Metal2)は、配線層として使用した。さらに、当該導電層の上に、信号の入出力用PADを設けた。
図22は、デバイス1400を動作させた場合の測定波形である。なお、デバイス1400は、正の電源電圧3.3V乃至4Vの範囲で正常な動作を確認した。なおクロック信号P0乃至P5は、クロック信号Φ1乃至Φ6として表示している。また、制御信号(信号PRE、信号EVA)は、制御回路1403からデコーダ回路1404に与える信号である。なお、信号PRE及び信号EVAは、図15で説明した信号PRE及び信号EN1に相当する。出力信号Z0乃至Z6は、デコーダ回路1404から表示装置1420に与えられ、表示装置1420は、出力信号Z0乃至Z6により7セグメントのいずれかを点灯させることで数字を表示する。
図23Aは、デバイス1400をシミュレーション動作させた場合の消費電力のシミュレーション結果を示す。正の電源電圧を3.3Vとした場合、デバイス1400の消費電力は、55.6uWになった。デバイス1400の消費電力の詳細は、分周器1401が12.6uW、カウンタ回路1402が3.6uW、制御回路1403が11.6uW、その他(Others)が27.8uWである。
図23Bは、試作したデバイス1400を動作させた場合の消費電力を測定した結果を示す。前述のように、デバイス1400は、ダイナミック回路(Dynamic Logic circuit)で構成されている。正の電源電圧は、3.3Vとした。デバイス1400の消費電流は90uAであった。したがって、消費電力は、297uWと算出された。なお、シミュレーションにおけるゲート絶縁膜の設定パラメータと、試作したデバイス1400のゲート絶縁膜との差が異なるため、図23Aに示すシミュレーション結果と、図23Bに示すデバイス1400の消費電力との差が生じている。
オフ電流の小さなOSトランジスタを機能回路に適応し、低速動作回路としてウェアラブル時計向けデバイスを作製した。その結果、OSトランジスタのみで貫通電流の少ない論理回路を実現するためにダイナミック方式を適用し、極低消費電力なウェアラブルシステムを実現した。
BG1:配線、BG2:配線、BG3:配線、BG4:配線、BG5:配線、C1:容量素子、C2:容量素子、C3:容量素子、C4:容量素子、C5:容量素子、3A:トランジスタ、3B:トランジスタ、3C:トランジスタ、3D:トランジスタ、3E:トランジスタ、3F:トランジスタ、3G:トランジスタ、3H:トランジスタ、3J:トランジスタ、3K:トランジスタ、10:ラッチ回路、10A:ラッチ回路、10B:ラッチ回路、10C:ラッチ回路、10CA:回路、10CAa:回路、10CAb:回路、10D:ラッチ回路、10E:ラッチ回路、10F:ラッチ回路、10G:ラッチ回路、10H:ラッチ回路、10J:ラッチ回路、10K:ラッチ回路、11:トランジスタ、11a:トランジスタ、12:トランジスタ、12a:トランジスタ、13:トランジスタ、13a:トランジスタ、14:トランジスタ、14a:トランジスタ、15:トランジスタ、15a:トランジスタ、16:トランジスタ、16a:トランジスタ、17:トランジスタ、17a:トランジスタ、18:トランジスタ、18a:トランジスタ、19:トランジスタ、19a:トランジスタ、20:回路、20A:回路、20B:回路、20C:回路、20D:回路、20E:回路、20F:回路、20G:回路、20H:回路、20J:回路、20K:回路、21:トランジスタ、21a:トランジスタ、30:回路、30A:回路、30B:回路、30C:回路、30D:回路、30E:回路、30F:回路、30G:回路、30H:回路、30J:回路、30K:回路、31:トランジスタ、32:トランジスタ、33:トランジスタ、34:トランジスタ、35:トランジスタ、36:トランジスタ、37:トランジスタ、38:トランジスタ、39:トランジスタ、40:回路、41:トランジスタ、41a:トランジスタ、42:トランジスタ、42a:トランジスタ、50:回路、51:トランジスタ、51a:トランジスタ、52:トランジスタ、52a:トランジスタ、61:トランジスタ、61a:トランジスタ、62:トランジスタ、62a:トランジスタ、63:トランジスタ、64:トランジスタ、65:トランジスタ、66:トランジスタ、80:半導体装置、81:制御回路、82:発振器、83:分周器、84:回路、84a:回路、84b:回路、84c:回路、86:デコーダ回路、87:セレクタ回路、88a:表示装置、88b:表示装置、88c:表示装置、88d:表示装置、88e:表示装置、88f:表示装置、90:バッテリ保護IC、300:トランジスタ、314:絶縁層、322:絶縁層、324:絶縁層、330:酸化物層、500:電子機器、911:筐体、912:操作ボタン、913:センサ装置、914:無線通信ユニット、921:筐体、922:操作パネル、923:搬送機構、924:モニタ、925:検知ユニット、926:被検査部材、927:センサ装置、931:筐体、932:操作ボタン、933:表示部、934:遮光フード、935:センサ装置、1300:トランジスタ、1300A:トランジスタ、1305:導電層、1314:絶縁層、1316:絶縁層、1322:絶縁層、1324:絶縁層、1330:酸化物層、1330a:酸化物層、1330b:酸化物層、1330c:酸化物層、1340:導電層、1340a:導電層、1340b:導電層、1341:絶縁層、1341a:絶縁層、1341b:絶縁層、1342:導電層、1342a:導電層、1342b:導電層、1350:絶縁層、1354:絶縁層、1360:導電層、1360a:導電層、1360b:導電層、1374:絶縁層、1380:絶縁層、1381:絶縁層、1400:デバイス、1401:分周器、1402:カウンタ回路、1402a:カウンタ回路、1402b:カウンタ回路、1402c:カウンタ回路、1403:制御回路、1404:デコーダ回路、1410:発振器、1420:表示装置

Claims (4)

  1. ダイナミック回路で構成されるラッチ回路を有する半導体装置であって、
    前記ラッチ回路は、第1の回路と、第2の回路と、第1乃至第3の容量素子と、第1乃至第のクロック入力端子と、信号入力端子と、第1の出力端子と、第2の出力端子とを有し、
    前記第1の回路は、デコード機能を有し、
    前記第1乃至第のクロック入力端子には、順に第1乃至第のクロック信号が与えられる機能を有し、
    前記第1のクロック信号に”H”の信号が与えられる期間において、
    前記第1の回路は、前記信号入力端子を介して複数の入力信号が与えられる機能を有し、
    前記第1の容量素子の電位は、前記第1の回路がデコードした結果によって更新される機能を有し、
    前記第2のクロック信号に”H”の信号が与えられる期間において、
    前記第2の容量素子の電位は、前記第1の容量素子の電位に応じて更新される機能を有し、
    前記第1の出力端子には、前記第2の容量素子の電位が、第1の出力信号として与えられる機能を有し、
    前記第3のクロック信号に”H”の信号が与えられる期間において、
    前記第3の容量素子の電位は、前記第2の容量素子の電位に応じて更新される機能を有し、
    前記第2の出力端子には、前記第3の容量素子の電位が、第2の出力信号として与えられる機能を有し、
    前記第4のクロック信号に”H”の信号が与えられる期間において、
    前記第1の容量素子は、プリチャージされ、
    前記第5のクロック信号に”H”の信号が与えられる期間において、
    前記第2の容量素子は、プリチャージされ、
    前記第6のクロック信号に”H”の信号が与えられる期間において、
    前記第3の容量素子は、プリチャージされ、
    前記第2の回路は、前記第2のクロック入力端子に与えられる前記第2のクロック信号から、第7のクロック信号と、第8のクロック信号とを生成し、
    前記第7のクロック信号に”H”の信号が与えられる期間において、前記ラッチ回路は、前記入力信号をデコードした結果をラッチし、前記ラッチした結果を前記第1の出力信号に出力する機能を有し、
    前記第8のクロック信号に”H”の信号が与えられる期間において、
    前記第5のクロック入力端子に前記第5のクロック信号が与えられることで前記第2の容量素子は、プリチャージされ、
    前記第1の出力信号が”H”の信号であれば、前記プリチャージされた前記第2の容量素子の電位が、”H”の信号として前記第1の出力信号に出力され、
    前記第1の出力信号が”L”の信号であれば、前記第2の出力信号によって前記第2の容量素子の電位が放電され、
    前記第2の容量素子の電位が、”L”の信号として前記第1の出力信号に出力される半導体装置。
  2. 請求項1において、
    カスケード接続された複数の前記ラッチ回路を有し、
    複数の前記ラッチ回路が、カウンタ回路として機能する、半導体装置。
  3. 請求項1または2のラッチ回路は、
    第1乃至第5のトランジスタを有し、
    前記第1のクロック入力端子は、前記第1のトランジスタのゲートと電気的に接続され、
    前記第3のクロック入力端子は、前記第3のトランジスタのゲートと電気的に接続され、
    前記第5のクロック入力端子は、前記第5のトランジスタのゲートと電気的に接続され、
    前記第2の容量素子の電極の一方は、前記第4のトランジスタのゲートと電気的に接続され前記第3の容量素子の電極の一方は、前記第5のトランジスタのゲートと電気的に接続され前記第1乃至第5のトランジスタは、半導体層に金属酸化物を有し、
    前記第1乃至第5のトランジスタは、バックゲートを有し、
    前記第1乃至第3のトランジスタのバックゲートには、前記第4、第5のトランジスタのバックゲートと異なる電位が与えられる半導体装置。
  4. 請求項に記載の半導体装置と、検知回路と、バッテリと、を有する検知装置であって、
    前記半導体装置の出力信号が、前記検知回路に与えられ、
    前記検知回路は、前記出力信号を前記バッテリの出力電位を監視するモニタ周期として用いる検知装置。
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