JP2016105590A - 論理回路、および論理回路を有する半導体装置 - Google Patents

Abstract

【課題】電源遮断状態でも状態の保持が可能な論理回路を提供する。【解決手段】論理回路は、第１回路、一対の保持回路、および第２回路を有する。一対の保持回路は、それぞれ、電気的に直列に接続された２個のスイッチ、ならびに、これらの接続部に電気的に接続されている容量素子を有する。２個のスイッチはそれぞれ酸化物半導体トランジスタで構成される。第１回路は１の入力データから相補データを生成する機能を有する。一対の保持回路によって相補データが保持される。第２回路は、一対の保持回路が保持する相補データを増幅する機能を有する。【選択図】図１

Description

本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ。）には、例えば、論理回路、保持回路、記憶回路、処理装置、その他の半導体装置、そのための駆動方法、およびそのための作製方法等が開示される。本発明の一形態の技術分野は、これらに限定されるものではない。例えば、本発明の一形態は、撮像装置、表示装置、発光装置、蓄電装置、又はそれらの駆動方法、又はそれらの製造方法に関する。

電子機器の低消費電力化が重視されている。そのため、ＣＰＵ等の集積回路（ＩＣ）の低消費電力化は回路設計の大きな課題となっている。ＩＣの消費電力は大きく分けると、動作時の消費電力（ダイナミック電力）と、動作していない時（スタンバイ時）の消費電力（スタティック電力）との２つになる。高性能化のため動作周波数を高めることで、ダイナミック電力が増大する。スタティック電力の大半はトランジスタのリーク電流によって消費される電力である。リーク電流には、サブシュレッシュルド・リーク電流、ゲート・トンネル・リーク電流、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ−ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）電流、ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大する。ＩＣの低消費電力への需要の増加は、高性能化や高集積化の大きな壁となっている。そこで、低消費電力化と、高性能化または高集積化とを両立する技術が検討されている。

半導体装置の消費電力削減のため、パワーゲーティングやクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。フリップフロップ（ＦＦ）は、データを一時的に保管する半導体装置に多く含まれるロジック回路の１つである。よって、ＦＦの消費電力の削減は、ＦＦを組み込んだ半導体装置の消費電力の削減につながる。一般的なＦＦは、電源を遮断すると保持しているデータが失われてしまう。

例えば、非特許文献１には、クロック信号で動作するトランジスタ数が削減されたＦＦが記載されている。クロック信号の入力によって消費されるダイナミック電力を低減している。例えば、非特許文献２では、パワーゲーティングを行うため、ＦＦをバックアップするため強誘電体メモリベースの不揮発ロジック回路を設けている。パワーゲーティングによって電源を遮断することで、スタンバイ状態でのリーク電流をほぼゼロにすることができる。

活性層が酸化物半導体で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」または「ＯＳトランジスタ」と呼ぶ場合がある。）のオフ電流が極めて小さいという特性を利用して、電源遮断時でもデータを保持することが可能な保持回路が提案されている。例えば、非特許文献３には、ＦＦおよびＳＲＡＭにＯＳトランジスタが用いられた保持回路を設けて、プロセッサのパワーゲーティングを可能にしている。

Ｃ．Ｋ．Ｔｅｈ ｅｔ ａｌ．，"Ａ ７７％ Ｅｎｅｒｇｙ−Ｓａｖｉｎｇ ２２−Ｔｒａｎｓｉｓｔｏｒ Ｓｉｎｇｌｅ−Ｐｈａｓｅ−Ｃｌｏｃｋｉｎｇ Ｄ−Ｆｌｉｐ−Ｆｌｏｐ ｗｉｔｈ Ａｄａｐｔｉｖｅ−Ｃｏｕｐｌｉｎｇ Ｃｏｎｆｉｇｕｒａｔｉｏｎ ｉｎ ４０ｎｍ ＣＭＯＳ，"ＩＳＳＣＣ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，Ｆｅｂ．２０１１，ｐｐ．３３８−３４０． Ｓ．Ｋｈａｎｎａ ｅｔ ａｌ．，"Ａｎ ＦＲＡＭ−Ｂａｓｅｄ Ｎｏｎｖｏｌａｔｉｌｅ Ｌｏｇｉｃ ＭＣＵ ＳｏＣ Ｅｘｈｉｂｉｔｉｎｇ １００％ Ｄｉｇｉｔａｌ Ｓｔａｔｅ Ｒｅｔｅｎｔｉｏｎ ａｔ ＶＤＤ＝０Ｖ Ａｃｈｉｅｖｉｎｇ Ｚｅｒｏ Ｌｅａｋａｇｅ Ｗｉｔｈ４００−ｎｓ Ｗａｋｅｕｐ Ｔｉｍｅ ｆｏｒ ＵＬＰ Ａｐｐｌｉｃａｔｉｏｎｓ，"ＩＥＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ．４９，ｎｏ．１，Ｊａｎ．２０１４，ｐｐ．９５−１０６． Ｈ．Ｔａｍｕｒａ ｅｔ ａｌ．，"Ｅｍｂｅｄｄｅｄ ＳＲＡＭ ａｎｄ Ｃｏｒｔｅｘ−Ｍ０ Ｃｏｒｅ ｗｉｔｈ Ｂａｃｋｕｐ Ｃｉｒｃｕｉｔｓ Ｕｓｉｎｇ ａ ６０−ｎｍ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｏｒ Ｐｏｗｅｒ Ｇａｔｉｎｇ，"ＩＥＥＥ ＣＯＯＬ Ｃｈｉｐｓ ＸＶＩＩ，Ａｐｒ．２０１４．

本発明の一形態の課題は、新規な半導体装置、または新規な半導体装置の駆動方法を提供することである。または、本発明の一形態の課題として、パワーゲーティングを可能にすること、電源を遮断した状態でもデータを保持できるようにすること、消費電力を低減すること、素子数を低減すること、小型化すること、データの退避動作をせず電源を遮断することを可能にすること、データの復元動作をせずに電源遮断状態から通常動作状態に復帰することを可能にすること等が、挙げられる。

複数の課題の記載は互いの課題の存在を妨げるものではない。なお、本発明の一形態はこれらの課題の全てを解決する必要はなく、少なくとも１の課題を解決すればよい。また、列記した以外の課題が本明細書等の記載から自ずと明らかとなるものであり、これらの課題も本発明の一形態の課題となり得る。

（１）本発明の一形態は、第１回路、一対の保持回路、および第２回路を有する論理回路である。一対の保持回路は、それぞれ、電気的に直列に接続された２個のスイッチ、ならびに、２個のスイッチの接続部に電気的に接続されている容量素子を有し、かつ、２個のスイッチは、活性層が酸化物半導体を含むトランジスタで構成され、第１回路は１の入力データから相補データを生成する機能を有し、一対の保持回路によって相補データが保持され、一対の保持回路で保持されている相補データは第２回路によって増幅される。

（２）本発明の一形態は、第１回路と、一対の第１保持回路と、第２回路とを有する論理回路である。第１回路は第１入力ノード、第１出力ノードおよび第２出力ノードを有し、一対の第１保持回路は、それぞれ、第１トランジスタ、第２トランジスタ、第１容量素子、第１ノード、第２入力ノード、および第３出力ノードを有し、第２回路は第３入力ノード、第４入力ノード、第４出力ノード、および第５出力ノードを有し、第１回路は、第１入力ノードの入力データから第１相補データを生成する機能を有し、第１相補データのうち、第１入力ノードと同じ論理のデータが第１出力ノードから出力され、他方が第２出力ノードから出力され、 前記一対の保持回路において、それぞれ、第１容量素子は第１ノードに電気的に接続され、第１トランジスタおよび第２トランジスタの活性層は酸化物半導体を有し、第１トランジスタは第１ノードと第２入力ノードとの間の導通状態を制御する機能を有し、第２トランジスタは第１ノードと第３出力ノードとの間の導通状態を制御する機能を有し、第１トランジスタのゲートには第１クロック信号が入力され、第２トランジスタのゲートには第２クロック信号が入力され、第１クロック信号と第２クロック信号とは論理が反転関係にあり、一方の第１保持回路の第２入力ノードは第１出力ノードと電気的に接続され、かつ当該第１保持回路の第３出力ノードは第３入力ノードと電気的に接続され、他方の第１保持回路の第２入力ノードは第２出力ノードと電気的に接続され、かつ当該第１保持回路の第３出力ノードは第４入力ノードと電気的に接続され、第２回路は第３入力ノードと第４入力ノードとの間の電圧を増幅して、第２相補データを生成する機能を有し、第２相補データの一方のデータが第４出力ノードから出力され、他方のデータが前記第５出力ノードから出力される。

上記形態（２）において、第２回路は、第１ｎ型トランジスタ、第２ｎ型トランジスタ、第１ｐ型トランジスタ、および第２ｐ型トランジスタを有していてもよい。第１ｎ型トランジスタのドレインと第１ｐ型トランジスタのドレインとは互いに電気的に接続され、第２ｎ型トランジスタのドレインと第２ｐ型トランジスタのドレインとが電気的に接続され、第１ｎ型トランジスタおよび第２ｎ型トランジスタのソースには、第１電位が入力され、第１ｐ型トランジスタおよび第２ｐ型トランジスタのソースには、第２電位が入力され、第３入力ノードは第１ｎ型トランジスタのゲートと電気的に接続され、第４入力ノードは第２ｎ型トランジスタのゲートと電気的に接続され、第４出力ノードは第１ｐ型トランジスタのゲートおよび第２ｐ型トランジスタのドレインと電気的に接続され、第５出力ノードは第２ｐ型トランジスタのゲートおよび第１ｐ型トランジスタのドレインと電気的に接続されている。

本発明の一形態によって、新規な半導体装置を提供することが可能になる。新規な半導体装置の動作方法を提供することが可能になる。または、本発明の一形態によって、パワーゲーティングが可能になる、電源を遮断した状態でもデータを保持することが可能になる、消費電力を低減できる、素子数が低減される、半導体装置を小型化が可能になる、データの退避動作をせず電源を遮断することが可能になる、または、データの復元動作をせずに電源遮断状態から通常動作状態に復帰することが可能になる。

複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。

論理回路の構成例を示す回路図。 論理回路の構成例を示す回路図。 Ａ、Ｂ、Ｃ：回路の構成例を示す回路図。 Ａ、Ｂ：回路の構成例を示す回路図。 図２の論理回路の動作例を示すタイミングチャート。 クロック信号の波形整形用の回路の構成例を示す回路図。 論理回路の構成例を示す回路図。 論理回路の構成例を示す回路図。 図８の論理回路の動作例を示すタイミングチャート。 Ａ、Ｂ：クロック信号の波形整形用の回路の構成例を示す回路図。 論理回路の構成例を示す回路図。 論理回路の構成例を示す回路図。 図１２の論理回路の動作例を示すタイミングチャート。 論理回路の構成例を示す回路図。 図１４の論理回路の動作例を示すタイミングチャート。 処理装置の構成例を示すブロック図。 プロセッサコアの構成例を示すブロック図。 Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す斜視模式図。 Ａ−Ｆ：電子機器の例を示す図。 ＯＳトランジスタの構成例を示す図。Ａ：上面図。Ｂ：ｙ１−ｙ２線断面図。Ｃ：ｘ１−ｘ２線断面図。Ｄ：ｘ３−ｘ４線断面図。 Ａ：図２０ＢのＯＳトランジスタの部分拡大図。Ｂ：ＯＳトランジスタのエネルギーバンド図。 Ａ−Ｃ：ＯＳトランジスタの構成例を示す断面図。 半導体装置の構成例を示す断面図。 半導体装置のレイアウト例を示す回路図。

本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップ、およびパッケージにチップを収納した電子部品も半導体装置の一例である。記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、又は半導体装置を有している場合がある。

また、本明細書等において、ＸとＹとが接続されている、と明示的に記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。

トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御ノードとして機能するノードである。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。

ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。

電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは、相対的なものである。よって、接地電位と記載されていても、必ずしも、０Ｖを意味しない場合もある。

本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。

本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものではなく、順序を限定するものでもない。また、例えば、「第１」を「第２」または「第３」に置き換えて、発明の一形態を説明することができる。

本明細書等において、例えば、クロック信号ＣＬＫを、信号ＣＬＫ、ＣＬＫ等と省略して記載する場合がある。これは、他の構成要素（例えば、信号、電圧、電位、回路、素子、電極、配線等）についても同様である。

図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。

本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。

図面に記載したブロック図の各回路ブロックの配置は、説明のため位置関係を特定するものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている場合もある。また、各回路ブロックの機能は説明のため機能を特定するものであり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては、一つの回路ブロックで行う処理を複数の回路ブロックで行うよう設けられている場合もある。

以下に本発明の実施の形態を示す。ただし、実施の形態を適宜組み合わせることが可能である。また、１つの実施の形態の中に複数の構成例（動作例、製造方法例も含む）が示される場合は、互いに構成例を適宜組み合わせることが可能である。また、本発明は、多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。

〔実施の形態１〕
《論理回路》
図１は論理回路の構成例を示す。図１に示す論理回路１００は、ノードＤ、ノードＱ、ノードＱＢ、回路１０１、回路１０２、回路１０３および回路１０４を有する。

論理回路１００はデータ（状態）を保持することが可能な半導体装置である。回路構成等によっては、論理回路１００を順序回路と呼ぶこともできる。論理回路１００はノードＤの入力データから相補データを生成する機能を有する。相補データはノードＱ、ＱＢから出力される。ノードＱはノードＤと同じ論理のデータを出力するための出力ノードである。ノードＱＢは反転出力ノードであり、ノードＤの論理を反転したデータを出力するための出力ノードである。論理回路１００は、ノードＱまたはノードＱＢの一方のみを有していてもよい。なお、相補データは、論理が“１”のデータと、“０”のデータとでなる。また、相補データは、相補信号と読み替えてもよい。相補信号は、高レベル電位（“Ｈ”）の信号と、低レベル電位（“Ｌ”）の信号とでなる。

〈回路１０１〉
回路１０１はノードＤ１、Ｑ１、ＱＢ１を有する。回路１０１は、論理回路１００の入力段であり、ノードＤ１はノードＤと電気的に接続されている。回路１０１は論理回路であり、ノードＤ１から入力されるデータから相補データを生成する機能を有する。ノードＱ１は、ノードＤ１と同じ論理のデータを出力するための端子である。ノードＱＢ１は反転出力端子であり、ノードＤ１の論理を反転したデータを出力するための端子である。

〈回路１０２〉
回路１０２は、回路１０１から出力される相補データを保持する機能を有する。回路１０２は一対の保持回路１０５（１０５［１］、１０５［２］）を有する。保持回路１０５［１］はノードＱ１と電気的に接続され、保持回路１０５［２］は、ノードＱＢ１と電気的に接続されている。ノードＱ１から出力されるデータは保持回路１０５［１］で保持され、ノードＱＢ１から出力されるデータは保持回路１０５［２］で保持される。

保持回路１０５は、スイッチＳＷ１、スイッチＳＷ２、容量素子Ｃ１、ノードＦＮ、およびノードＴ１を有し、信号Ｅ１、Ｅ２が入力される。ノードＦＮは保持回路１０５のデータ保持ノードであり、電気的に浮遊状態となることが可能なノードである。容量素子Ｃ１はノードＦＮおよびノードＴ１に電気的に接続されている。容量素子Ｃ１はノードＦＮの電位を保持する保持容量である。ノードＴ１には、信号あるいは一定電位を入力することができる。例えば、ノードＴ１には、論理回路１００の低電源電位を入力することができる。スイッチＳＷ１とスイッチＳＷ２は直列に電気的に接続されている。スイッチＳＷ１は保持回路１０５の入力端子とノードＦＮ間の導通状態を制御する。スイッチＳＷ２はノードＦＮと保持回路１０５の出力端子間の導通状態を制御する。信号Ｅ１はスイッチＳＷ１の制御信号であり、信号Ｅ２はスイッチＳＷ２の制御信号である。

スタンバイ状態では、回路１０２は、論理回路１００のデータ（状態）を保持するためのバックアップ回路として機能する。スタンバイ状態では、スイッチＳＷ１、ＳＷ２双方をオフにして、ノードＦＮを電気的に浮遊状態にする。スタンバイ状態とは、クロック信号が停止されている状態、または電源が遮断されている状態の何れかの状態のことをいう。つまり、スタンバイ状態は、半導体装置が省電力状態または電源遮断状態となり、通常動作ができない状態である。

通常動作状態では、回路１０２は、回路１０１で生成された相補データを記憶するラッチ回路として機能する。例えば、信号Ｅ１、Ｅ２により、スイッチＳＷ１とスイッチＳＷ２とを相補的にスイッチング動作させる。つまり、スイッチＳＷ１がオンのときにスイッチＳＷ２をオフにし、スイッチＳＷ１がオフのときにスイッチＳＷ２をオンにする。または、スイッチＳＷ２はスイッチング動作させず、常時オン状態にしておき、スイッチＳＷ１はスイッチング動作させてもよい。

保持回路１０５は、スタンバイ期間、データを保持できる保持特性を備えていればよい。保持回路１０５でデータを長時間保持させるには、電気的に浮遊状態のノードＦＮの電位の変動（特に、電位の降下）を可能な限り抑えることが好ましい。このための手段の１つとして、スイッチＳＷ１、ＳＷ２を非導通状態でのドレイン電流（オフ電流）が非常に小さいトランジスタにすることが挙げられる。

トランジスタのオフ電流を下げるには、例えば、半導体領域（活性層）をエネルギーキャップが広い半導体で形成すればよい。半導体のエネルギーギャップは、２．５ｅＶ以上、または２．７ｅＶ以上、または３ｅＶ以上であることが好ましい。このような半導体として酸化物半導体が挙げられる。例えば、スイッチＳＷ１、ＳＷ２は、半導体領域が酸化物半導体で形成されているトランジスタ（ＯＳトランジスタ）とすればよい。チャネル幅で規格化したＯＳトランジスタのリーク電流は、ソースードレイン間電圧が１０Ｖ、室温（２５℃程度）の状態で１０×１０^−２１Ａ／μｍ（１０ゼプトＡ／μｍ）以下とすることが可能である。スイッチＳＷ１、ＳＷ２に適用されるＯＳトランジスタのリーク電流は、室温（２５℃程度）にて１×１０^−１８Ａ以下、または、１×１０^−２１Ａ以下、または１×１０^−２４Ａ以下が好ましい。または、リーク電流は８５℃にて１×１０^−１５Ａ以下、または１×１０^−１８Ａ以下、または１×１０^−２１Ａ以下であることが好ましい。

酸化物半導体はエネルギーギャップが大きく、電子が励起されにくく、ホールの有効質量が大きい半導体である。このため、ＯＳトランジスタは、シリコン等を用いた一般的なトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。アバランシェ崩壊に起因するホットキャリア劣化等が抑制されることで、ＯＳトランジスタは高いドレイン耐圧を有することとなり、高いドレイン電圧で駆動することが可能である。よって、保持回路１０５にＯＳトランジスタを適用することで、信号の電位レベルや入力タイミング等の駆動条件の余裕度（マージン）を高くすることができる。例えば、データ保持状態にノードＦＮの電位が高くなるような駆動も可能になる。

ＯＳトランジスタの活性層は、Ｉｎ、Ｇａ、ＳｎおよびＺｎのうちの１種以上の元素を構成元素とする酸化物を有していることが好ましい。このような酸化物としては、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｉｎ−Ｓｎ−Ｚｎ酸化物、Ｉｎ−Ａｌ−Ｚｎ酸化物、Ｓｎ−Ｇａ−Ｚｎ酸化物、Ａｌ−Ｇａ−Ｚｎ酸化物、Ｓｎ−Ａｌ−Ｚｎ酸化物、Ｉｎ−Ｚｎ酸化物、Ｓｎ−Ｚｎ酸化物、Ａｌ−Ｚｎ酸化物、Ｚｎ−Ｍｇ酸化物、Ｓｎ−Ｍｇ酸化物、Ｉｎ−Ｍｇ酸化物や、Ｉｎ−Ｇａ酸化物、Ｉｎ酸化物、Ｓｎ酸化物、Ｚｎ酸化物等がある。また、これら酸化物に、酸化物の構成元素以外の元素や化合物を含むもの、例えばＳｉＯ_２を含む酸化物半導体を用いることができる。

また、ＯＳトランジスタは、活性層がワイドバンドギャップである酸化物半導体で形成されているため、短チャネル効果が表れにくい。ゲート絶縁層を厚くし、例えば酸化膜換算膜厚で１５ｎｍ以下１１ｎｍ以上にし、かつチャネル長を短く、例えば６０ｎｍ以下２０ｎｍ以上としても、非常に良好なオフ電流特性およびサブスレッショルド特性を有することが可能である。よって、ＯＳトランジスタは、論理回路を構成する一般的なＳｉトランジスタよりも厚いゲート絶縁層を用いることができるため、ゲート絶縁層を介したリーク電流が低減され、ゲート絶縁層の膜厚のばらつきによる電気特性のばらつきも抑えることができる。ＯＳトランジスタの詳細は実施の形態４で説明する。

回路１０１、１０３、１０４のトランジスタには特段の制約がなく、一般的なトランジスタとすることができ、例えば、活性層が第１４族元素（Ｓｉ、Ｇｅ、Ｃ）で形成されているトランジスタとすることができる。これらのトランジスタの代表例は、活性層がシリコンで形成されているトランジスタ（Ｓｉトランジスタ）である。また、Ｓｉトランジスタの移動度を向上させる目的等のため、Ｓｉでなる活性層にＧｅが添加されている歪みトランジスタを用いてもよい。回路１０１、１０３、１０４において、高電位が印加されるトランジスタには、高耐圧型のトランジスタとすればよい。トランジスタがｎチャネル型であれば、ＯＳトランジスタとしてもよい。

〈回路１０３〉
回路１０３は、ノードＤ２、ノードＤＢ２、ノードＱ２、およびノードＱＢ２を有する。回路１０３は、回路１０２から出力された相補データを増幅する機能を有する。または、回路１０３は、回路１０２から出力された相補データを保持する機能を有する。または、回路１０３は、ノードＤ２と同じ論理のデータをノードＱ２から出力し、かつノードＤＢ２と同じ論理のデータをノードＱＢ２から出力する機能を有する。論理回路１００において、データ（状態）保持機能を備える回路は、回路１０２と回路１０３である。

〈回路１０４〉
回路１０４は論理回路１００の出力段である。回路１０４は回路１０３の出力データの波形を整形する機能を有する。回路１０４は、インバータ（ＩＮＶ）４１、４２を有する。ＩＮＶ４１の入力ノードはノードＱＢ２と電気的に接続され、その出力ノードはノードＱと電気的に接続されている。ＩＮＶ４２の入力ノードはノードＱ２と電気的に接続され、その出力ノードはノードＱＢと電気的に接続されている。

ノードＱ２、ＱＢ２から出力されるデータの相補性を確保するため、回路１０４は、ノードＱ２とノードＱＢ２にかかる負荷が等しくなるような回路構成が好ましい。よって、論理回路１００にノードＱＢを設けない場合は、ＩＮＶ４２と同等な負荷をノードＱ２に電気的に接続することが好ましい。また、論理回路１００に回路１０４を設けない場合は、ノードＱ２がノードＱと電気的に接続され、ノードＱＢ２がノードＱＢと電気的に接続される。

論理回路１００は、クロックゲーティングおよびパワーゲーティングが可能な回路である。回路１０１、１０３、１０４は、パワーゲーティングによって電源が遮断される回路である。回路１０２は、クロックゲーティングおよびパワーゲーティングが行われている期間、論理回路１００の状態を保持する。

例えば、論理回路１００はフリップフロップ（ＦＦ）として半導体装置に組み込むことができる。ＣＰＵ（中央処理装置）、ＧＰＵ（画像処理装置）等のプロセッサのレジスタに論理回路１００を設けることで、プロセッサのパワーゲーティングが可能となる。電源を遮断しても、レジスタで電源遮断直前の状態を保持させることができる。電源を復帰することでプロセッサの状態を直ちに復帰させることができる。

以下、図２−図１５を参照して、論理回路１００のより具体的な回路構成例および動作方法例について説明する。

《論理回路１１０》
図２に示す論理回路１１０は、ノードＤ、ノードＱ、ノードＱＢ、回路１０、回路２０、回路３０および回路４０を有する。回路１０、２０、３０、４０は、それぞれ、回路１０１−１０４（図１）に対応する回路である。論理回路１１０は、配線８１、配線８２、配線９０および配線９１と電気的に接続されている。

配線８１にはＣＬＫＢＨが入力され、配線８２にはＣＬＫＨが入力される。ＣＬＫＨ、ＣＬＫＢＨは制御信号（例えば、クロック信号）であり、ＣＬＫＢＨはＣＬＫＨの反転信号である。配線９０はＶＳＳが入力される電源線であり、配線９１はＶＤＤが入力される電源線である。ＶＤＤは高電源電位であり、ＶＳＳは低電源電位であり、ＶＤＤ＞ＶＳＳである。以下、配線９０をＶＳＳ線と呼び、配線９１をＶＤＤ線と呼ぶこととする。

〈回路１０〉
回路１０は論理回路１１０の入力段である。回路１０はＩＮＶ５１およびＩＮＶ５２を有する。ＩＮＶ５１、５２は直列に電気的に接続され、ＶＤＤ線およびＶＳＳ線と電気的に接続されている。ＩＮＶ５１の入力ノードはノードＤ１と電気的に接続され、その出力ノードはノードＤＢ１と電気的に接続されている。ＩＮＶ５２の出力ノードはノードＱ１に電気的に接続されている。

図３は入力段の他の構成例を示す。図３Ａに示す回路１１は、ＩＮＶ５２、ＮＡＮＤ回路（ＮＡＮＤ）５５を有する。図３Ｂに示す回路１２は、ＩＮＶ５２、ＮＯＲ回路（ＮＯＲ）５６を有する。図３Ｃに示す回路１３は、選択回路１４および回路１０を有する。

ＮＡＮＤ５５のノードＴ２には、例えばセット信号またはリセット信号を入力すればよい。ノードＴ２を“０”とすることで、ノードＤ１の論理に関わらず、ノードＱ１を “０”とし、ノードＱＢ１を “１”とすることができる。ノードＴ２を“１”とすることで、ノードＱ１、ＱＢ１の論理はノードＤ１の論理に応じて変化する。

ＮＯＲ５６のノードＴ３には、例えばセット信号またはリセット信号を入力すればよい。ノードＴ３を“１”とすることで、ノードＤ１の論理に関わらず、ノードＱ１は“１”となり、ノードＱＢ１は“０”とすることができる。ノードＴ３を“０”とすることで、ノードＱ１、ＱＢ１の論理はノードＤ１の論理に応じて変化する。

論理回路１１０のダイナミック電力を低減するため、入力段のトランジスタ数を減らすことが好ましい。よって、回路１０−１２のように、２つの基本論理ゲート回路で入力段を構成することが好ましい。ＣＭＯＳトランジスタで回路１０−１２を構成する場合、回路１０のトランジスタ数は４であり、回路１１、１２のそれは６である。また、回路１０−１２はクロック信号が入力されない論理回路であるので、論理回路１１０のダイナミック電力を低減することができる。

論理回路１１０の入力段に図３Ｃに示す回路１３を設けてもよい。選択回路１４は、ノードＤ、またはノードＳＤの一方を選択し、選択されたノードの入力データをノードＤ１に出力する機能を有する。回路１３を設けることで、論理回路１１０をスキャンフリップフロップとして機能させることができる。この場合、選択回路１４のノードＳＤはスキャンテスト用のテストデータの入力ノードとして用いればよい。

〈回路２０〉
回路２０は、一対の保持回路（ＲＣ：ｒｅｔｅｎｔｉｏｎ ｃｉｒｃｕｉｔ）２１を有する。ＲＣ２１は、トランジスタＭ１、トランジスタＭ２、容量素子Ｃ１、およびノードＦＮを有する。ＲＣ２１は、保持回路１０５（図１）のスイッチＳＷ１、ＳＷ２がｎ型トランジスタである回路である。ここでは、一対のＲＣ２１のうち、ノードＱ１と電気的に接続されている方をＲＣ２１［１］と呼び、他方をＲＣ２１［２］と呼ぶこととする。また、ＲＣ２１［１］とＲＣ２１［２］の要素を区別するために、符号に［１］、［２］を付けることとする。具体的には、ＲＣ２１［１］のノードＦＮをノードＦＮ［１］と呼ぶ。

トランジスタＭ１のゲートは配線８１と電気的に接続され、トランジスタＭ２のゲートは配線８２と電気的に接続されている。トランジスタＭ１とトランジスタＭ２は電気的に直列に接続されている。トランジスタＭ１とトランジスタＭ２との接続部がノードＦＮである。トランジスタＭ１、Ｍ２をオフ状態にすることで、ノードＦＮを電気的に浮遊状態にすることができる。容量素子Ｃ１の第１端子はノードＦＮと電気的に接続され、その第２端子はＶＳＳ線と電気的に接続されている。

トランジスタＭ１、Ｍ２はＯＳトランジスタである。トランジスタＭ１、Ｍ２のオフ電流が極めて小さいので、電気的に浮遊状態のノードＦＮの電位の変動を抑えることが可能である。よって、ＲＣ２１はデータを長時間保持することが可能であり、ＲＣ２１を不揮発性メモリ回路として用いることが可能である。

なお、ノードＦＮが電気的に浮遊状態である期間に、トランジスタＭ１、Ｍ２が完全にオフ状態となるような電位がこれらのゲートに入力され続けている場合がある。または、トランジスタＭ１、Ｍ２にバックゲートを設けた場合、トランジスタＭ１、Ｍ２がノーマリオフ状態になるような電位がバックゲートに入力され続けている場合がある。そのよう場合には、ＲＣ２１に電位が供給されていることになるが、電流が殆ど流れないので、ＲＣ２１では電流が殆ど消費されない。よって、電位がＲＣ２１に供給されていても、データ保持にＲＣ２１は電力をほとんど消費しないことから、ＲＣ２１は不揮発性メモリ回路であるということができる。

図４は保持回路の他の構成例を示す。図４に示す保持回路は、スイッチＳＷ１、ＳＷ２がバックゲートを有するＯＳトランジスタで構成されている。

図４Ａに示すＲＣ２２では、トランジスタＭ３、Ｍ４のバックゲートが配線８０に電気的に接続されている。配線８０の電位によって、例えば、トランジスタＭ３、Ｍ４の閾値電圧を調節することが可能となる。トランジスタＭ３、Ｍ４のバックゲートに容量素子を接続してもよい。この容量素子を充電しておき、トランジスタＭ３、Ｍ４のバックゲートの電位を保持するようにしてもよい。また、トランジスタＭ３、トランジスタＭ４の一方はバックゲートを設けない構成とすることも可能である。

図４Ｂに示すＲＣ２３では、トランジスタＭ５、Ｍ６のゲートは、それぞれ、当該トランジスタのバックゲートと電気的に接続されている。このようなデバイス構造とすることで、トランジスタＭ５、Ｍ６のオン電流特性を向上させることができる。トランジスタＭ５、Ｍ６の一方にはバックゲートを設けない、または、一方のトランジスタのバックゲートを配線８０と電気的に接続してもよい。

〈回路３０〉
回路３０はＣＭＯＳ回路である。回路３０は、トランジスタＮ１、Ｎ２、Ｐ１、Ｐ２を有する。トランジスタＮ１、Ｎ２のソースはＶＳＳ線と電気的に接続され、トランジスタＰ１、Ｐ２のソースはＶＤＤ線と電気的に接続されている。ノードＤ２にはトランジスタＮ１のゲートが電気的に接続され、ノードＤＢ２にはトランジスタＮ２のゲートが電気的に接続されている。ノードＱ２には、トランジスタＰ１のゲート、トランジスタＮ２のドレインおよびトランジスタＰ２のドレインが電気的に接続されている。ノードＱＢ２には、トランジスタＰ２のゲート、トランジスタＮ１のドレイン、およびトランジスタＰ１のドレインが電気的に接続されている。

よって、トランジスタＮ１とトランジスタＮ２は相補的にオン状態、オフ状態となることができ、トランジスタＰ１とトランジスタＰ２も相補的にオン状態、オフ状態となることができる。回路３０はレベルシフト機能を有する。具体的には、回路３０は、入力される相補信号のうち、“Ｈ”の信号の電位をＶＤＤにシフトし、“Ｌ”の信号の電位をＶＳＳにシフトする機能を有する。レベルシフトされた相補信号は、回路３０の２個の出力ノードから出力される。別言すると、回路３０は、ノードＤ２とノードＤＢ２との間の電圧を（ＶＤＤ−ＶＳＳ）に増幅する機能を有する。

ノードＤ２が“Ｈ”であり、ノードＤＢ２が“Ｌ”である場合、トランジスタＮ１がオン状態となり、トランジスタＮ２がオフ状態となる。よって、ノードＱＢ２がＶＳＳとなる。トランジスタＰ２のゲートはＶＳＳとなり、そのソースがＶＤＤであるので、トランジスタＰ２はオン状態となって、ノードＱ２がＶＤＤとなる。このとき、トランジスタＰ１のゲートおよびソースはＶＤＤであるので、トランジスタＰ１はオフ状態である。つまり、ノードＤ２が“Ｈ”であり、ノードＤＢ２が“Ｌ”である場合、ノードＱ２はＶＤＤとなり、ノードＱＢ２はＶＳＳとなる。ノードＤ２、ＤＢ２の電位レベルが逆の場合、ノードＱ２はＶＳＳとなり、ノードＱＢ２はＶＤＤとなる。

〈回路４０〉
回路４０は、回路１０４と同様の構成を有し、ＩＮＶ５３およびＩＮＶ５４を有する。ノードＱＢ２、Ｑ２の電位はＩＮＶ５３、５４を経て、ノードＱ、ＱＢから出力される。ＩＮＶ５３、ＩＮＶ５４は、ノードＱ、ＱＢにおける大きな負荷を駆動する機能を有する。

《論理回路１１０の動作例》
図５を参照して、論理回路１１０の通常動作状態からスタンバイ状態に移行する動作例、およびスタンバイ状態から通常動作状態に復帰する動作例を説明する。ここでは、ノードＤの入力データの高レベル電位はＶＤＤであり、低レベル電位はＶＳＳである。

図５は論理回路１１０の動作例を示すタイミングチャートである。図５には、ＶＤＤ線（配線９０）、配線８１、配線８２、ノードＱ、ノードＦＮ［１］の電位の波形を示す。配線８１、８２の高レベル電位はＶＤＤＨであり、ＶＤＤＨ＞ＶＤＤである。ｔ０、ｔ１等は時刻である。Ａ０、Ａ１等はデータを表し、“１”または“０”の論理をもつ。

〈通常動作状態：ｔ０−ｔ１〉
ｔ０からｔ１までの期間での論理回路１１０の動作モードは、通常動作である。論理回路１１０にはＶＤＤ、ＶＳＳが供給され、かつＣＬＫＨ、ＣＬＫＢＨが入力されている。ＣＬＫＢＨが“Ｈ”である期間、回路２０には回路１０から相補データが転送され、ノードＦＮ［１］、ノードＦＮ［２］のデータが書き換えられる。ＣＬＫＢＨが“Ｌ”である期間、回路２０はノードＦＮ［１］、ノードＦＮ［２］のデータを保持する。よって、回路２０では、ＣＬＫＢＨがアクティブの期間、ノードＦＮ［１］、ノードＦＮ［２］に相補データが書き込まれ、次にＣＬＫＢＨが“Ｈ”になるまで、ノードＦＮ［１］、ノードＦＮ［２］で相補データを保持している。

回路３０は、回路２０で保持されている相補データを増幅する機能、増幅した相補データを保持する機能を有する。通常動作時には、回路３０は相補データを増幅して出力するアンプの機能を有する。ＣＬＫＨが“Ｈ”である期間、回路２０は保持している相補データを回路３０に読み出す。回路３０では、ノードＦＮ［１］のデータがノードＤ２に書き込まれ、ノードＦＮ［２］のデータがノードＤＢ２に書き込まれる。ＣＬＫＨが“Ｌ”である期間、ノードＤ２、ＤＢ２のデータが保持される。よって、回路３０では、ＣＬＫＨの立ち上がりで、保持している相補データが書き換えられ、次にＣＬＫＨが“Ｈ”になるまで、その相補データが保持される。

図５の例のように、ＣＬＫＢＨの立ち上がりに同期して、ノードＦＮ［１］がＡ０、Ａ１、Ａ２となる場合、ノードＱからは、ＣＬＫＨの立ち上がりのタイミングで、Ａ０、Ａ１、Ａ２が出力される。このように、論理回路１１０は、ＣＬＫＨに同期するフリップフロップとして動作させることができる。

なお、ＣＬＫＨ、ＣＬＫＢＨの高レベル電位をＶＤＤよりも高い電位としているのは、ＲＣ２１のトランジスタＭ１、Ｍ２の電流駆動能力を向上させるためである。トランジスタＭ１、Ｍ２がＯＳトランジスタであるため、閾値電圧が、回路１０、３０、４０のＶＤＤで駆動されるトランジスタよりも高くなる場合がある。そこで、トランジスタＭ１、Ｍ２を確実にオン状態にして大きなオン電流が流れるように、ＶＤＤよりも高い電位ＶＤＤＨをトランジスタＭ１、Ｍ２のゲートに入力している。

〈スタンバイ状態：ｔ１−ｔ４〉
ｔ１からｔ４までの期間では、論理回路１１０はスタンバイ状態であり、省電力状態となる。ｔ１でクロックゲーティングが開始され、クロック信号が停止される。ＣＬＫＨおよびＣＬＫＢＨが“Ｌ”になるとノードＦＮ［１］、ノードＦＮ［２］は電気的に浮遊状態となり、ノードＦＮ［１］はＡ３を保持し、ノードＦＮ［２］はＡ３の反転データを保持する。つまり、クロック信号を停止することで、論理回路１１０はデータ保持状態になる。論理回路１１０は、通常状態からスタンバイ状態に短時間で移行することができる。

ｔ２でパワーゲーティングにより、論理回路１１０への電源を遮断する。例えば、パワースイッチによって、電源回路とＶＤＤ線との電気的接続を遮断する。ＶＤＤ線は徐々に放電され、その電位はＶＳＳまで低下する。これによりＶＤＤ線とＶＳＳ線の電位差が０Ｖになる。ＶＤＤ線とＶＳＳ線との電位差を０Ｖにすることを、電源遮断と呼んでいる。回路３０、４０が停止しているため、ｔ２からｔ４までの期間では、ノードＱ、ＱＢの論理は不定である。なお、クロック信号を停止した時点（ｔ１）で電源を遮断してもよい。

ｔ３からｔ４までの期間は、スタンバイ状態から通常動作状態に復帰するための動作が実行される。論理回路１１０は、電源供給とクロック信号入力とを再開することで、通常動作状態に復帰させることができる。

ｔ３でＶＤＤの供給を再開する。パワースイッチによって、電源回路とＶＤＤ線とを電気的に接続する。ＶＤＤ線は充電されＶＤＤになる。ＶＤＤ線がＶＤＤになってから、ｔ４でクロック信号の入力を再開することで、論理回路１１０は通常動作状態に復帰する。

〈通常動作状態：ｔ４以降〉
ｔ４で、まず、ＣＬＫＨをアクティブにする。ＣＬＫＨが“Ｈ”になることで、ノードＦＮ［１］がノードＤ２と電気的に接続され、ノードＦＮ［２］がノードＤＢ２と電気的に接続される。このとき、ノードＦＮ［１］はＡ３であり、ノードＦＮ［２］はＡ３の反転データであるので、ノードＱからはＡ３が出力され、ノードＱＢからＡ３の反転データが出力される。

ｔ１でＣＬＫＨが停止されていなければ、ｔ１でノードＱからＡ３が出力されていたことに留意すれば、ｔ４で論理回路１１０はクロックゲーティング開始時（ｔ１）の動作を再開していることとなる。ＶＤＤ線の電位がＶＤＤに復帰した後、ｔ５で初めてＣＬＫＢＨがアクティブになると、回路２０の相補データが書き換えられる。ノードＦＮ［１］にはノードＤの入力データＡ４が書き込まれる。ＣＬＫＨがアクティブになるとノードＱからＡ４が出力される。再びＣＬＫＢＨがアクティブになると、ノードＦＮ［１］には、ノードＤの入力データＡ５が書き込まれる。

回路３０は、減衰した回路２０の相補データを再生する機能を持つ。Ａ３が“１”のデータである場合を例に、この機能を説明する。トランジスタＭ１［１］、Ｍ２［１］がＯＳトランジスタであっても、ノードＦＮ［１］からの電荷のリークを完全に防ぐことはできない。そのため、スタンバイ期間では、ノードＦＮ［１］の電位が減衰してしまい、ＶＤＤよりも低くなる。ｔ４で、ノードＦＮ［１］、ＦＮ［２］の電位が回路３０のノードＤ２、ＤＢ２に入力されると、回路３０はノードＤ２とノードＤＢ２との電位差により動作し、ノードＦＮ［１］の電位およびノードＦＮ［２］の電位が増幅されて、ノードＱ２からＶＤＤが出力され、ノードＱＢ２からＶＳＳが出力される。回路３０は、このように差動増幅動作を行うことによって、通常動作状態に復帰する際に、減衰した“１”の電位レベルをＶＤＤに復元している。

回路２０がデータ退避用の回路として動作するため、論理回路１１０に、データ退避用の回路を別途設ける必要がない。よって、論理回路１１０を組み込んだ半導体装置を小型化できる。また、図５に示すように、論理回路１１０を通常動作状態からスタンバイ状態にするには、クロックゲーティングとパワーゲーティングを行えばよく、論理回路１１０のデータを退避するための特別な動作が必要ない。また、論理回路１１０をスタンバイ状態から通常動作状態に復帰させるには、クロックゲーティングとパワーゲーティングを終了すればよく、論理回路１１０のデータを復元するための特別な動作は行っていない。つまり、論理回路１１０によって、データの退避と復帰が必要ない、長期間の状態保持機能を持った不揮発性の論理回路を得ることができる。

ＩＮＶ５１−５４をＣＭＯＳトランジスタで構成する場合、論理回路１１０は、１６個のトランジスタと２個の容量素子で構成される。クロック信号で駆動されるトランジスタの数は４と非常に少ない。これに対して、一般的なフリップフロップは、例えば、非特許文献１の図１９．４．１のＴＧＦＦは、クロック信号の波形整形用の２個のＩＮＶを除くと、２０個のトランジスタで構成され、そのうちクロック信号で駆動されるトランジスタ数は８である。つまり、論理回路１１０は、面積およびダイナミック電力が低減されている。かつ、パワーゲーティングが可能であるので、スタティック電力も低減されている。

また、論理回路１１０では、ＣＬＫＨとＣＬＫＢＨとの遅延または重なりに対する余裕度（マージン）は、一般的なフリップフロップと比較して高いため、クロック信号の波形整形用の回路を論理回路１１０毎に設ける必要がない。図６に示すように、複数個（例えば１２８個、２５６個）の論理回路１１０に対して、１個のクロック信号の波形整形用の回路６０を設ければよい。回路６０は直列に接続されたＩＮＶ６１とＩＮＶ６２を有する。ＩＮＶ６１、６２の高電源電位はＶＤＤＨであり、低電源電位はＶＳＳである。ＩＮＶ６１の出力ノードは配線８２と電気的に接続され、ＩＮＶ６２の出力ノードは配線８１と電気的に接続されている。ＩＮＶ６１とＩＮＶ６２のトランジスタは、高閾値電圧のトランジスタであることが好ましい。図６に示す回路構成とすることで、論理回路１１０を組み込んだ半導体装置のインバータの数を低減することができるので、ダイナミック電圧およびスタティック電圧を削減することができ、また、小型化することができる。

《論理回路１１１》
図７に示す論理回路１１１は論理回路１１０の変形例であり、回路３０に代えて回路３１を有する。回路３１は、回路３０に２個のトランジスタＮ３、Ｎ４を追加した回路である。トランジスタＮ３のゲートはトランジスタＰ１のゲートに電気的に接続され、そのソースはＶＳＳ線に電気的に接続され、そのドレインはノードＱＢ２に電気的に接続されている。トランジスタＮ４のゲートはトランジスタＰ２のゲートに電気的に接続され、そのソースはＶＳＳ線に電気的に接続され、そのドレインはノードＱ２に電気的に接続されている。回路３１は回路３０と同様に動作する。よって、論理回路１１１は、論理回路１１０と同様に動作させることができる。

トランジスタＮ１、Ｎ２のゲートリーク電流が大きいと、回路３０のデータ保持時間がＣＬＫＨの１周期よりも短くなる場合がある。そのような場合、回路３０に代えて回路３１を用いるとよい。トランジスタＮ１、Ｎ２のスイッチング速度は、トランジスタＮ３、Ｎ４およびトランジスタＰ１、Ｐ２よりも速いことが好ましい。

回路３１のデータ保持時間を長くすることで、論理回路１１１は低い動作周波数でも通常動作させることが可能になる。論理回路１１１が組み込まれた半導体装置の処理内容に応じて、クロック信号の周波数を下げることで、半導体装置のダイナミック電力を削減することが可能になる。

《論理回路１１２》
図８に示す論理回路１１２は論理回路１１１の変形例であり、回路３１に代えて回路３２を有する。論理回路１１２はＶＳＳ線、ＶＤＤ線、配線８１、配線８３および配線９２と電気的に接続されている。配線８１、配線９２がクロック信号用の配線であり、配線８１にはＣＬＫＢＨが入力され、配線９２にはＣＬＫが入力される。ＣＬＫとＣＬＫＢＨとは互いに論理が反転関係にあるクロック信号である。ＣＬＫとＣＬＫＢＨとは周波数が同じであるが高レベル電位が異なり、ＣＬＫのそれはＶＤＤであり、ＣＬＫＢＨのそれはＶＤＤＨである。配線８３には信号ＥＮ１が入力される。信号ＥＮ１の高レベル電位はＶＤＤＨである。信号ＥＮ１は、回路２０と回路３２間の導通状態を制御するための信号である。

回路３２は、回路３１にトランジスタＮ１０を追加した回路である。回路３２も、回路３０、３１と同様に、入力される相補データを増幅するアンプとして動作させることができる。トランジスタＮ１０のゲートは配線９２に電気的に接続され、そのソースはＶＳＳ線に電気的に接続され、そのドレインはトランジスタＮ１、Ｎ２のソースに電気的に接続されている。トランジスタＮ１、Ｎ２、Ｎ１０のスイッチング速度は、トランジスタＮ３、Ｎ４およびトランジスタＰ１、Ｐ２よりも速いことが好ましい。別言すると、トランジスタＮ１、Ｎ２、Ｎ１０の駆動能力は、トランジスタＮ３、Ｎ４、Ｐ１、Ｐ２よりも高いことが好ましい。

トランジスタＭ１とトランジスタＮ１０は相補的にスイッチング動作し、トランジスタＭ１がオン状態のとき、トランジスタＮ１０はオフ状態となり、トランジスタＭ１がオフ状態のときトランジスタＮ１０はオン状態となる。また、通常動作期間では、トランジスタＭ２を常にオン状態にする。このような動作方法により、回路２０では、相補データの書き込み動作のみを制御する。回路２０から回路３２への相補データの読み出し動作は、トランジスタＮ１０により制御される。したがって、回路２０からの相補データ読み出し速度は、論理回路１１２ではトランジスタＮ１０のスイッチング速度に依存し、これに対して、論理回路１１１では、トランジスタＭ２のスイッチング速度に依存する。

トランジスタＭ２はＯＳトランジスタであり、Ｓｉトランジスタよりもスイッチング速度が遅い場合がある。そのため、トランジスタＮ１０をトランジスタＭ２よりもスイッチング速度の速いトランジスタ（例えば、Ｓｉトランジスタ）とすることで、回路２０からの相補データの読み出し速度を上げることができる。

回路２０の相補データの書き込み速度は、トランジスタＭ１のスイッチング速度と、容量素子Ｃ１の静電容量に依存する。容量素子Ｃ１の静電容量を小さくすることで、書き込み速度を上げることができる。しかしながら、論理回路１１１ではトランジスタＮ１、Ｎ２のゲートに接続されている浮遊容量の存在により、容量素子Ｃ１の静電容量をこの浮遊容量よりも小さくすることができない。論理回路１１２では、容量素子Ｃ１の静電容量に対するこのような制限を解除できる。よって、論理回路１１２の動作周波数を論理回路１１１よりも高くすることが可能である。

《論理回路１１２の動作例》
図９は論理回路１１２の動作例を示すタイミングチャートである。図９は配線８１、配線８３、配線９１（ＶＤＤ線）、配線９２、ノードＱおよびノードＦＮ［１］の電位の波形を示す。ｔ０―ｔ５は時刻である。Ａ０―Ａ５はデータを表し、“１”または“０”の論理をもつ。

〈通常動作状態：ｔ０−ｔ１〉
ｔ０からｔ１までの期間での論理回路１１２の動作モードは、通常動作モードである。論理回路１１２にはＶＤＤ、ＶＳＳが供給され、ＣＬＫ、ＣＬＫＢＨ、およびＥＮ１が入力されている。ＣＬＫＢＨが“Ｈ”である期間、回路２０には回路１０から相補データが転送され、ノードＦＮ［１］、ＦＮ［２］のデータが書き換えられる。ＣＫＬＢＨが“Ｌ”である期間、回路２０は、ノードＦＮ［１］、ＦＮ［２］のデータを保持する。つまり、回路２０では、ＣＬＫＢＨがアクティブの期間、ノードＦＮ［１］、ＦＮ［２］に相補データが書き込まれ、次にＣＬＫＢＨがアクティブ（“Ｈ”）になるまで、ノードＦＮ［１］、ＦＮ［２］で相補データを保持している。

ＣＬＫが“Ｈ”である期間、回路３２は回路２０からの相補データにより動作する。トランジスタＮ１０がオン状態となることで、トランジスタＮ１、Ｎ２のソースがＶＳＳとなり、回路３２は、ノードＤ２とノードＤＢ２間の電位差による差動増幅動作を行う。ノードＤ２、ＤＢ２の電位がそれぞれレベルシフトされ、ノードＱ２、ＱＢ２に出力される。ＣＬＫが“Ｌ”である期間、回路３２は、ＣＬＫが“Ｈ”である期間に書き込まれた相補データを保持する。回路３２は回路３０と同様に動作する。よって、論理回路１１２の通常動作は論理回路１１０と同様である。

〈スタンバイ状態：ｔ１−ｔ５〉
ｔ１からｔ５までの期間では、論理回路１１２はスタンバイ状態であり、省電力状態となる。ｔ１でクロックゲーティングが開始され、クロック信号の入力を停止する。また、クロックゲーティングと共に、配線８３へのＶＤＤＨの供給を停止する。具体的には、ＣＬＫ、ＣＬＫＢＨおよびＥＮ１を“Ｌ”にする。回路２０はデータ保持状態となり、ノードＦＮ［１］はＡ３を保持し、ノードＦＮ［２］はＡ３の反転データを保持する。回路３２もデータ保持状態となるので、ノードＱ、ＱＢのデータの書き換えが停止し、ノードＱ、ＱＢの状態が維持される。

ｔ２でパワーゲーティングにより、論理回路１１２への電源を遮断する。ＶＤＤ線は放電され、その電位はＶＳＳまで低下する。電源遮断状態でも、回路２０はＡ３およびその反転データを保持する。ｔ２からｔ５までの期間では、ノードＱ、ＱＢの論理は不定である。なお、クロック信号の入力を停止した時点（ｔ１）で電源供給を遮断してもよい。

ｔ３からｔ５までの期間では、スタンバイ状態から通常動作状態に復帰するための動作が行われる。電源供給を再開し、次いで、信号ＥＮ１、ＣＬＫ、ＣＬＫＢＨの順で信号をアクティブにする。ｔ３でＶＤＤ線へのＶＤＤの供給が再開される。ＶＤＤ線がＶＤＤになってから、ｔ４でＥＮ１をアクティブにする。配線８３がＶＤＤＨに充電されてから、クロック信号の入力を再開する。回路３２の相補データを更新するために、まず、ｔ５でＣＬＫをアクティブにする。

〈通常動作状態：ｔ５以降〉
ｔ５以降は、通常動作が行われる。ＣＬＫがアクティブになることで、回路３２は、回路２０で保持されていたＡ３とその反転データを読み込む。ノードＱの論理はＡ３に確定し、ノードＱＢの論理はその反転データに確定する。つまり、ｔ５で、論理回路１１２はクロック信号の停止時点（ｔ１）での通常動作を再開している。ｔ６でＣＬＫＢＨがアクティブになると、ノードＦＮ［１］には、ノードＤの入力データ（Ａ４）が書き込まれる。次に、ＣＬＫＢＨがアクティブになると、ノードＦＮ［１］には、ノードＤの入力データ（Ａ５）が書き込まれる。

図９に示すように、論理回路１１２も論理回路１１０と同様に、スタンバイ状態に移行するためのデータの退避動作、および通常動作状態に復帰するためのデータの復元動作を行う必要がない。また、データ退避用の回路を設ける必要がない。したがって、論理回路１１２によって、データ退避およびデータ復帰動作が必要のない、状態保持機能を有する不揮発性の論理回路を得ることができる。

また、論理回路１１０と同様に、論理回路１１２も、ＣＬＫとＣＬＫＢＨとの遅延または重なりに対する余裕度（マージン）は一般的なフリップフロップと比較して高いため、論理回路１１２毎にクロック信号の波形を整形するための回路を設ける必要がない。例えば、図１０Ａに示すように、複数個（例えば１２８個、２５６個）の論理回路１１２に対して、１個の回路６５を設ければよい。

回路６５は、ＩＮＶ６６とレベルシフタ６７を有する。回路６５は、ＣＬＫＢからＣＬＫ、ＣＬＫＢＨを生成する機能を有する。ＩＮＶ６６の出力ノードは配線９２と電気的に接続され、レベルシフタ６７の第１の出力ノード（トランジスタＰ３５のドレイン）は配線８１と電気的に接続されている。トランジスタＮ３１―Ｎ３３、Ｐ３１は低閾値電圧のトランジスタとする。トランジスタＮ３４、Ｎ３５、Ｐ３４、Ｐ３５は、トランジスタＮ３１―Ｎ３３、Ｐ３１よりも閾値電圧が高いことが好ましい。レベルシフタ６７の高電源電位用の電源線には信号ＥＮ１が入力される。回路６５はゲーティッド・クロック信号を生成することが可能である。スタンバイ状態にするため、ＣＬＫＢＨの電位レベルを“Ｈ”に固定しても、信号ＥＮ１を“Ｌ”にすることで、ＣＬＫＢＨを“Ｌ”にすることができる。よって、回路６５を設けることで、論理回路１１２をクロックゲーティング状態（スタンバイ状態）にすること、およびクロックゲーティング状態（スタンバイ状態）を解除することができる。

図１０Ｂに示す回路６９は、回路６５の変形例であり、回路６５と同様の機能を有する。回路６９は、回路６５にトランジスタＰ３９を追加した回路である。トランジスタＰ３９のゲートには信号ＥＮ１が入力され、ドレインにはＶＳＳが入力され、ソースはＩＮＶ６６の出力ノードと電気的に接続されている。信号ＥＮ１を“Ｌ”にすることで、回路６９からは、電位レベルが“Ｌ”のＣＬＫＢＨおよびＣＬＫが出力される。

回路６５、６９は、後述する論理回路１１３−１１５にも適用することができる。また、論理回路１１０にも適用することができる。この場合、レベルシフタ６７の第１出力ノードを配線８１と電気的に接続し、その第２出力ノード（トランジスタＰ３４のドレイン）を配線８２と電気的に接続すればよい。

《論理回路１１３》
図１１に示す論理回路１１３は論理回路１１２の変形例であり、回路３２に代えて回路３３を有する。回路３３は回路３２の変形例であり、トランジスタＮ１０に代えてトランジスタＮ１１およびＮ１２を有する。トランジスタＮ１１のゲートは配線９２と電気的に接続され、そのソースはトランジスタＮ１のドレインと電気的に接続され、そのドレインはトランジスタＰ１のドレインと電気的に接続されている。トランジスタＮ１２のゲートは配線９２と電気的に接続され、そのソースはトランジスタＮ２のドレインと電気的に接続され、そのドレインはトランジスタＰ２のドレインと電気的に接続されている。

論理回路１１３は、論理回路１１２と同様に動作させることができる。例えば、図９のタイミングチャートに従って論理回路１１３を動作させることができる。回路３３は回路３２よりもトランジスタが１つ多いが、トランジスタＮ１１、Ｎ１２が設けられていることで、回路３２よりも安定した動作を行うことができる。

《論理回路１１４》
回路３０−３３では、ＶＤＤの供給が再開されたときに、ノードＱ２、ＱＢ２の論理は不定である。そのため、これらの回路では、通常動作に復帰した時点では、相補データの復元性能が低下している。図１２は、そのような問題点を解消することが可能な論理回路の構成例を示す。

図１２に示す論理回路１１４は論理回路１１３の変形例であり、回路３３に代えて回路３４を有する。回路３４は回路３３の変形例であり、イコライズ回路（ＥＱＣ）２５、トランジスタＮ１３を有する。

ＥＱＣ２５はノードＱ２およびノードＱＢ２の電位をイコライズ（平均化）する機能を有する。ＥＱＣ２５はトランジスタＰ１３を有する。トランジスタＰ１３のゲートは配線８３と電気的に接続されている。トランジスタＰ１３のソースおよびドレインの一方はノードＱ２と電気的に接続され、他方はノードＱＢ２と電気的に接続されている。トランジスタＰ１３がオン状態のとき、ＥＱＣ２５はアクティブである。

トランジスタＮ１３のゲートは配線８１と電気的に接続され、ソースは配線９０と電気的に接続され、ドレインはトランジスタＮ３、Ｎ４のソースと電気的に接続されている。トランジスタＮ１３は、ＥＱＣ２５の動作を安定化する機能を有する。ＥＱＣ２５がアクティブであるとき、トランジスタＮ１３をオフ状態にすることで、ＶＳＳ線とノードＱ２、ＱＢ２との間を非導通状態にすることができる。トランジスタＮ１３は、高電源電位（ＶＤＤＨ）がゲートに入力されるため、高閾値電圧をもつことが好ましい。例えば、トランジスタＭ１、Ｍ２と同様に、ＯＳトランジスタとしてもよい。トランジスタＮ１３をＯＳトランジスタとすることで、トランジスタＮ１３を回路３４内のＳｉトランジスタに積層することができるので、回路３４の面積を低減することができる。

《論理回路１１４の動作例》
図１３は、論理回路１１４の動作例を示すタイミングチャートである。図１３は、ＶＤＤ線、配線８１、配線８３、配線９２、ノードＦＮ［１］、ノードＱＢ２、およびノードＱの電位の波形を示す。論理回路１１４は論理回路１１３と同様に動作することができる。論理回路１１３の動作と最も異なる動作は、スタンバイ期間にＥＱＣ２５をアクティブにすることである。

〈通常動作状態：ｔ０−ｔ１〉
論理回路１１４にはＶＤＤ、ＶＳＳが供給され、かつＣＬＫ、ＣＬＫＢＨ、および信号ＥＮ１が入力される。通常動作期間では、トランジスタＮ１３はＣＬＫＢＨがアクティブになるのと同期してオン状態になり、ＥＱＣ２５は常に非アクティブである（トランジスタＰ１３がオフ状態である）ので、論理回路１１４の動作は論理回路１１３と同様である。

〈スタンバイ状態：ｔ１−ｔ６〉
ｔ１でクロック信号を停止する。図１３の例は、ノードＦＮ［１］とノードＱＢ２双方がＡ２であるときに、クロック信号を停止している。ｔ２で配線８３へのＶＤＤＨの供給を停止して、信号ＥＮ１を“Ｌ”にする。ｔ２からｔ５までの期間は、ＥＱＣ２５がアクティブである。信号ＥＮ１が“Ｌ”になると、トランジスタＰ１３がオン状態となる。ＥＱＣ２５によって、ノードＱ２、ＱＢ２の電位はＶＤＤレベルにイコライズされる。ｔ３で電源を遮断する。ＶＤＤ線が放電されることでノードＱ２、ＱＢ２も放電されるので、それらの論理は電源供給が再開されるまで不定値である。

ｔ４で、電源供給を再開する。ＥＱＣ２５がアクティブであるので、ノードＱ、ＱＢは“０”に確定する。ＶＤＤ線の電位の上昇に伴い、ノードＱ２、ＱＢ２の電位も上昇する。ｔ５で、信号ＥＮ１を“Ｈ”にしてＥＱＣ２５を非アクティブにする。ｔ６でクロック信号の入力が再開されると、論理回路１１４は通常動作を再開する。

〈通常動作状態：ｔ６以降〉
ｔ６で、まずＣＬＫをアクティブして、トランジスタＮ１１、Ｎ１２をオン状態にする。回路３４は、回路２０で保持されている相補データにより差動増幅動作を行う。回路３４は、読み込んだ相補データが減衰していても、ＶＳＳ、ＶＤＤの電位をもつ相補データに復元することができる。

トランジスタＮ１１、Ｎ１２はＯＳトランジスタであってもよい。この場合、配線９２にＣＬＫＨを入力すればよい。

図１３に示すように、論理回路１１４も論理回路１１０と同様に、スタンバイ状態に移行するためのデータの退避動作、および通常動作状態に復帰するためのデータの復元動作を行う必要がない。また、データ退避用の回路を設ける必要がない。したがって、論理回路１１４によって、データ退避およびデータ復帰動作が必要のない、状態保持機能を有する不揮発性の論理回路を得ることができる。

《論理回路１１５》
例えば、論理回路１１４において、データ保持用の容量素子Ｃ１の静電容量を小さくすることで、書込み速度、および読み出し速度を高速化することができる。他方、電源遮断状態でデータを長時間保持するには、容量素子Ｃ１の静電容量を大きくすることが求められる。静電容量を大きくすると、書き込み速度および読み出し速度が低下する。そこで、図１４の構成例は、ノードＱ２、ＱＢ２のデータを保持することができる回路を追加することで、データ保持性能と、書き込み／読み出し性能とを分離して設定することを可能にしている。

図１４に示す論理回路１１５は論理回路１１４の変形例であり、回路３４に代えて回路３５を有する。回路３５は、回路３４に一対のＲＣ２６を追加した回路である。

一対のＲＣ２６は配線８４と電気的に接続されている。配線８４には信号ＥＮ２が入力される。ここでは、一対のＲＣ２６のうち、入出力ノードがノードＱＢ２と電気的に接続されている方をＲＣ２６［１］と呼び、ノードＱ２と電気的に接続されている方をＲＣ２６［２］と呼ぶ。

ＲＣ２６はトランジスタＭ３、容量素子Ｃ３およびノードＦＮ３を有する。ノードＦＮ３はデータ保持ノードである。トランジスタＭ３は、ノードＦＮ３とＲＣ２６の入出力ノード間の導通状態を制御することができるパストランジスタであり、そのゲートには信号ＥＮ２が入力される。トランジスタＭ３はＯＳトランジスタであり、ＲＣ２６は不揮発性のアナログメモリの機能を持つことができる。例えば、一対のＲＣ２６によって、電源遮断状態での論理回路１１５の内部状態を保持させることができる。

回路２０と回路３５にそれぞれ不揮発性の保持回路を設けることで、電源遮断状態でのデータ保持特性の向上と、動作速度の向上とを両立させることができる。容量素子Ｃ３の静電容量を容量素子Ｃ１の静電容量をよりも大きくする。容量素子Ｃ３の静電容量を大きくすることで、電源遮断状態での論理回路１１５のデータ保持性能を向上させることができる。容量素子Ｃ１の静電容量を小さくすることで、回路２０の書き込み速度および読み出し速度を速くすることができ、論理回路１１５の動作周波数を上げることが可能である。

《論理回路１１５の動作例》
図１５は論理回路１１５の動作例を示すタイミングチャートである。図１５はＶＤＤ線、配線８１、配線８３、配線８４、配線９２、ノードＦＮ［１］、ノードＱＢ２、およびノードＱの電位の波形を示す。論理回路１１５は論理回路１１４と同様に動作することができる。論理回路１１５が論理回路１１４と最も異なる点は、スタンバイ状態にする際に、ＲＣ２６［１］にノードＱＢ２のデータを、ＲＣ２６［２］にノードＱ２のデータを退避する点、および、通常動作状態に復帰する際に、ＲＣ２６［１］、２６［２］によって、それぞれ、ノードＱＢ２、Ｑ２のデータを復帰する点である。

〈通常動作状態：ｔ０−ｔ１、退避：ｔ１−ｔ２〉
通常動作時には、論理回路１１５にはＶＤＤ、ＶＳＳが供給され、かつＣＬＫ、ＣＬＫＢＨ、および信号ＥＮ１が入力される。また、信号ＥＮ２は“Ｌ”である。ここでは、電源遮断直前のＣＬＫのアクティブ期間（ｔ１―ｔ２）に、信号ＥＮ２を“Ｈ”にすることで退避動作を行っている。

ＣＬＫを立ち上げる時（ｔ１）に信号ＥＮ２を立ち上げる。信号ＥＮ２が“Ｈ”になると、トランジスタＭ３［１］、Ｍ３［２］がオン状態となるので、ＲＣ２６［１］、２６［２］にそれぞれノードＱＢ２、Ｑ２のデータが書き込まれる。ｔ２でＣＬＫが非アクティブになると、ノードＱＢ２、Ｑ２のデータが確定する。ｔ２でスタンバイ状態になる。

〈スタンバイ状態：ｔ２−ｔ８、復帰：ｔ８−ｔ９〉
ｔ３で信号ＥＮ２ を“Ｌ”にする。トランジスタＭ３［１］、Ｍ３［２］がオフ状態となるので、ＲＣ２６［１］、２６［２］はデータ保持状態になる。信号ＥＮ２を“Ｌ”にした後、ｔ４でＥＱＣ２５をアクティブにする。ｔ５で電源を遮断する。

ｔ６で電源供給を再開する。ｔ７でＥＱＣ２５を非アクティブにする。ｔ８でクロック信号の入力を再開する。ここでは、まずＣＬＫをアクティブにする。電源投入直後のＣＬＫのアクティブ期間（ｔ８−ｔ９）で復帰動作が行われる。ｔ８−ｔ９に信号ＥＮ２を“Ｈ”してトランジスタＭ３をオン状態にする。ＲＣ２６［１］、２６［２］のデータがノードＱＢ２、Ｑ２に書き込まれることで、ノードＱＢ２、Ｑ２がｔ２の状態に復帰し、かつ、ノードＱ、ＱＢもｔ２の状態に復帰する。ｔ９で、ＣＬＫおよび信号ＥＮ２を“Ｌ”にして、退避動作を終了する。

〈通常動作状態：ｔ９以降〉
ｔ９でＣＬＫＢＨがアクティブになると通常動作が再開する。

容量素子Ｃ１の静電容量を小さくすることで、ＲＣ２１［１］、２１［２］のデータ保持性能が低下するため、スタンバイ期間にＦＮ［１］またはＦＮ［２］のデータが消失する場合もある。論理回路１１５では、ＲＣ２６［１］、２６［２］のデータによって、ノードＱＢ２、Ｑ２の状態を復元しているため、クロック信号入力の再開時（ｔ８）のノードＦＮ［１］およびＦＮ［２］の状態は、論理回路１１５の動作に影響しない。

つまり、論理回路１１５のデータ保持性能は一対のＲＣ２６で設定され、かつ論理回路１１５の書き込み速度および読み出し速度はＲＣ２１で設定される。このように、論理回路１１５はデータ保持性能と、書き込み／読み出し性能とを分離して設定することが可能である。

論理回路１１５によって、長期間の状態保持機能を有する不揮発性の論理回路を得ることができる。なお、論理回路１１５は、パワーゲーティングのために一対のＲＣ２６を動作させているが、図１５に示すように、通常動作に影響はなく、電源遮断に移行するオーバーヘッド時間をゼロにすることができる。また、一対のＲＣ２６が書き込みおよび読み出し動作で消費するエネルギーは、容量素子Ｃ３を充放電するためのエネルギーであるので、ＤＲＡＭ同様に小さい。よって、一対のＲＣ２６を設けたことによる消費電力の増加はほとんどない。また、一対のＲＣ２６は、Ｓｉトランジスタが形成されている領域に積層することができるため、回路３５の面積を低減することができる。

本実施の形態の論理回路は、クロック信号で制御されるトランジスタの数が低減されているため、動作時の消費電力を低減することができる。また、データを保持する保持回路は、スタンバイ状態で電力を殆ど消費しないため、スタンバイ状態での消費電力が小さい。また、パワーゲーティングによるオーバーヘッド時間をゼロにすることが可能である。よって、本実施の形態の論理回路はノーマリオフ・コンピューティングに非常に好適である。本実施の形態の論理回路を搭載しても、ダイナミック電力の増加はほとんど発生せず、パワーゲーティングによって消費電力を効果的に低減することが可能である。

本実施の形態の論理回路１１０−１１５は、ＦＦとして各種の半導体装置に組み込むことが可能である。例えば、ＦＦはプロセッサコアの論理回路の半分近くを占めるので、本実施の形態の論理回路を搭載することで、効果的に低消費電力化ができる。

〔実施の形態２〕
実施の形態１の論理回路を搭載した半導体装置について説明する。

《処理装置の構成例》
処理装置（ＰＵ）は一のチップに集積された複数の機能回路を有する。図１６に示すＰＵ２００は、プロセッサコア２０１、電源管理装置（ＰＭＵ）２０２、クロック制御回路２０３、電源線２１０、パワースイッチ（ＰＳＷ）２１１、２１２、およびレベルシフト回路（ＬＳ）２１５を有する。電源線２１０にはＶＤＤが入力される。

〈プロセッサコア〉
プロセッサコア２０１は、命令を処理する機能を有する回路であり、演算処理回路、あるいはプロセッサ（処理装置）と呼ぶことも可能である。プロセッサコア２０１は、ＦＦ２２０、論理回路２２１等を有しており、これらにより、各種の機能回路が構成されている。ＦＦ２２０は論理回路２２１の出力データを保持する。例えば、ＦＦ２２０はレジスタに含まれる。例えば、論理回路２２１は組み合わせ回路とすることができる。

ＦＦ２２０には実施の形態１の論理回路が適用される。また、ＦＦ２２０はスキャンＦＦであってもよい。ＦＦ２２０が設けられたことで、プロセッサコア２０１のクロックゲーティングおよびパワーゲーティングが可能となり、ＰＵ２００の消費電力を削減することができる。

図１７はプロセッサコア２０１の構成例を示す。図１７に示すプロセッサコア２０１は、制御装置２３１、プログラムカウンタ２３２、パイプラインレジスタ２３３、パイプラインレジスタ２３４、レジスタファイル２３５、ＡＬＵ（算術論理演算装置）２３６、およびデータバス２３７を有する。プロセッサコア２０１とＰＭＵ２０２やキャッシュ等の周辺回路とのデータのやり取りは、データバス２３７を介して行われる。

制御装置２３１は、プログラムカウンタ２３２、パイプラインレジスタ２３３、パイプラインレジスタ２３４、レジスタファイル２３５、ＡＬＵ２３６およびデータバス２３７の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。ＡＬＵ２３６は、四則演算、論理演算などの各種演算処理を行う機能を有する。プログラムカウンタ２３２は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。

パイプラインレジスタ２３３は、命令データを一時的に記憶する機能を有するレジスタである。レジスタファイル２３５は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ２３６の演算処理の結果得られたデータ、などを記憶することができる。パイプラインレジスタ２３４は、ＡＬＵ２３６の演算処理に利用するデータ、またはＡＬＵ２３６の演算処理により得られたデータなどを一時的に記憶する機能を有するレジスタである。

〈電源管理〉
ＰＭＵ２０２は、パワーゲーティング、クロックゲーティング等を制御する機能を有する。より具体的には、ＰＭＵ２０２は、プロセッサコア２０１、ＰＳＷ２１１、２１２、クロック制御回路２０３を制御する機能を有する。例えば、ＰＭＵ２０２は割り込み要求信号ＩＮＴに従い、ＰＳＷ２１１、２１２、クロック制御回路２０３を制御する。

ＰＭＵ２０２は、時間を計測することができるタイマ回路を有していてもよい。タイマ回路で得られる時間に関するデータをもとに、電源管理を行ってもよい。

ＬＳ２１５は、ＶＤＤをＶＤＤＨに昇圧するために設けられている。ＰＳＷ２１１は、ＰＭＵ２０２の制御信号に従い、ＰＵ２００へのＶＤＤの供給、遮断を制御する機能を有する。ＰＳＷ２１２は、ＰＭＵ２０２の制御信号に従い、ＬＳ２１５へのＶＤＤの供給、遮断を制御する機能を有する。ＬＳ２１５へのＶＤＤの供給が停止されることで、プロセッサコア２０１へのＶＤＤＨの供給が遮断される。

クロック制御回路２０３は、クロック信号ＭＣＬＫから、ゲーティッド・クロック信号を生成し、出力する機能を有する。クロック制御回路２０３は、ＰＭＵ２０２の制御信号に従い、プロセッサコア２０１へのクロック信号を遮断する機能を有する。クロック制御回路２０３には、電源線２１０からＶＤＤが供給され、また、図示しないレベルシフト回路を介してＶＤＤＨが供給される。

例えば、プロセッサコア２０１からＰＭＵ２０２に信号ＳＬＰが出力されると、ＰＵ２００をスタンバイ状態にする。信号ＳＬＰは、プロセッサコア２０１をスタンバイ状態に移行するためトリガとなる信号である。信号ＳＬＰに従い、ＰＭＵ２０２は、クロック制御回路２０３を制御しクロック信号の出力を停止する。次に、ＰＭＵ２０２は、ＰＳＷ２１１、２１２を制御し、電源の供給を停止させる。

プロセッサコア２０１をスリープモードからアクティブモードへ復帰するための処理は、例えば、信号ＩＮＴの入力により実行される。信号ＩＮＴに従い、ＰＭＵ２０２は、ＰＳＷ２１１、２１２を制御し、電源の供給を再開させる。次に、ＰＭＵ２０２はクロック制御回路２０３を制御し、クロック信号の入力を再開させる。

〔実施の形態３〕
本実施の形態では、半導体装置の一例として、電子部品、及び電子部品を具備する電子機器等について説明する。

〈電子部品の作製方法例〉
図１８Ａは、電子部品の作製方法例を示すフローチャートである。電子部品は、半導体パッケージ、ＩＣ用パッケージ、またはパッケージともいう。この電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。そこで、本実施の形態では、その一例について説明することにする。

トランジスタで構成される半導体装置は、組み立て工程（後工程）を経て、プリント基板に脱着可能な部品が複数合わさることで完成する。後工程については、図１８Ａに示す各工程を経ることで完成させることができる。具体的には、前工程で得られる素子基板が完成（ステップＳ１）した後、基板を複数のチップに分離するダイシング工程を行う（ステップＳ２）。基板を複数のチップに分割する前に、基板を薄膜化して、前工程での基板の反り等を低減し、部品の小型化を図る。

チップをピックアップしてリードフレーム上に搭載し接合する、ダイボンディング工程を行う（ステップＳ３）。ダイボンディング工程におけるチップとリードフレームとの接着方法は製品に適した方法を選択すればよい。例えば、樹脂やテープによってこれらを接着すればよい。ダイボンディング工程は、インターポーザ上にチップを搭載し接合してもよい。ワイヤーボンディング工程で、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する（ステップＳ４）。金属の細線には、銀線や金線を用いることができる。ワイヤーボンディングは、ボールボンディングとウェッジボンディングの何れでもよい。

ワイヤーボンディングされたチップは、エポキシ樹脂等で封止される、モールド工程が施される（ステップＳ５）。リードフレームのリードをメッキ処理する。そしてリードを切断及び成形加工する（ステップＳ６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。パッケージの表面に印字処理（マーキング）を施す（ステップＳ７）。検査工程（ステップＳ８）を経て、電子部品が完成する（ステップＳ９）。上掲した実施の形態の半導体装置を組み込むことで、低消費電力で、小型な電子部品を提供することができる。

図１８Ｂは完成した電子部品の斜視模式図である。一例として、図１８ＢはＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を示している。図１８Ｂに示す電子部品７０００は、リード７００１及び回路部７００３を有する。回路部７００３には、例えば、実施の形態１の論理回路やその他の論理回路が作製されている。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで電子機器に搭載することができる。完成した回路基板７００４は、電子機器等の内部に設けられる。例えば、電子部品７０００は、データを記憶するランダムアクセスメモリ、ＣＰＵ、ＭＣＵ（マイクロコントローラユニット）、ＦＰＧＡ、無線ＩＣ等の各種の処理を実行するプロセッシングユニットに用いることができる。電子部品７０００を搭載することで、電子機器の消費電力を削減することができる。または、電子機器を小型化することが容易になる。

よって、電子部品７０００は、デジタル信号処理、ソフトウェア無線、アビオニクス（通信機器、航法システム、自動操縦装置、飛行管理システム等の航空に関する電子機器）、ＡＳＩＣのプロトタイピング、医療用画像処理、音声認識、暗号、バイオインフォマティクス（生物情報科学）、機械装置のエミュレータ、および電波天文学における電波望遠鏡等、幅広い分野の電子機器の電子部品（ＩＣチップ）に適用することが可能である。電子部品７０００が組み込まれる電子機器としては、表示機器、パーソナルコンピュータ（ＰＣ）、記録媒体を備えた画像再生装置（ＤＶＤ、ブルーレイディスク、フラッシュメモリ、ＨＤＤ等の記録媒体を再生する装置、および画像を表示するための表示部を有する装置）を挙げることができる。その他に、本発明の一形態に係る電子部品を用いることができる電子機器には、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、カメラ（ビデオカメラ、デジタルスチルカメラ等）、ウエアラブル型表示装置（ヘッドマウント型、ゴーグル型、眼鏡型、腕章型、ブレスレッド型、ネックレス型等）ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図１９に示す。

図１９Ａに示す携帯型ゲーム機９００は、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロホン９０５、スピーカ９０６、操作キー９０７、およびスタイラス９０８等を有する。

図１９Ｂに示す携帯情報端末９１０は、筐体９１１、筐体９１２、表示部９１３、表示部９１４、接続部９１５、および操作キー９１６等を有する。表示部９１３は筐体９１１に設けられ、表示部９１４は筐体９１２に設けられている。接続部９１５により筐体９１１と筐体９１２とが接続され、筐体９１１と筐体９１２との間の角度は接続部９１５により変更可能となっている。そのため、接続部９１５における筐体９１１と筐体９１２との間の角度によって、表示部９１３に表示される画像を切り換える構成としてもよい。また、表示部９１３および／または表示部９１４にタッチパネル付の表示装置を使用してもよい。

図１９Ｃに示すノート型ＰＣ９２０は、筐体９２１、表示部９２２、キーボード９２３、およびポインティングデバイス９２４等を有する。

図１９Ｄに示す電気冷凍冷蔵庫９３０は、筐体９３１、冷蔵室用扉９３２、および冷凍室用扉９３３等を有する。

図１９Ｅに示すビデオカメラ９４０は、筐体９４１、筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、および接続部９４６等を有する。操作キー９４４およびレンズ９４５は筐体９４１に設けられており、表示部９４３は筐体９４２に設けられている。そして、筐体９４１と筐体９４２は接続部９４６によって接続されており、かつ接続部９４６により筐体９４１と筐体９４２の間の角度を変えることが可能な構造となっている。筐体９４１に対する筐体９４２の角度によって、表示部９４３に表示される画像の向きの変更、画像の表示／非表示の切り換え等を行えるようにしてもよい。

図１９Ｆに示す自動車９５０は、車体９５１、車輪９５２、ダッシュボード９５３、およびライト９５４等を有する。

〔実施の形態４〕
《ＯＳトランジスタの構成例１》
図２０にＯＳトランジスタの構成の一例を示す。図２０ＡはＯＳトランジスタの構成の一例を示す上面図である。図２０Ｂは、ｙ１−ｙ２線断面図であり、図２０Ｃはｘ１−ｘ２線断面図であり、図２０Ｄはｘ３−ｘ４線断面図である。ここでは、ｙ１−ｙ２線の方向をチャネル長方向と、ｘ１−ｘ２線方向をチャネル幅方向と呼称する場合がある。よって、図２０Ｂは、ＯＳトランジスタのチャネル長方向の断面構造を示す図であり、図２０Ｃおよび図２０Ｄは、ＯＳトランジスタのチャネル幅方向の断面構造を示す図である。なお、デバイス構造を明確にするため、図２０Ａでは、一部の構成要素が省略されている。

ＯＳトランジスタ５０１は絶縁表面に形成される。ここでは、絶縁層５１１上に形成されている。絶縁層５１１は基板５１０表面に形成されている。ＯＳトランジスタ５０１は絶縁層５１６に覆われている。なお、絶縁層５１６をＯＳトランジスタ５０１の構成要素とみなすこともできる。ＯＳトランジスタ５０１は、絶縁層５１２、絶縁層５１３、絶縁層５１４、絶縁層５１５、半導体層５２１−５２３、導電層５３０、導電層５３１、導電層５３２および導電層５３３を有する。ここでは、半導体層５２１−５２３をまとめて、半導体領域５２０と呼称する。

導電層５３０はゲート電極として機能し、導電層５３３はバックゲート電極として機能する。導電層５３１、５３２は、それぞれ、ソース電極またはドレイン電極として機能する。絶縁層５１１は、基板５１０と導電層５３３を電気的に分離させる機能を有する。絶縁層５１５はゲート絶縁層を構成し、絶縁層５１３、５１４はバックチャネル側のゲート絶縁層を構成する。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は一つの値に定まらない場合がある。そのため、本明細書等では、チャネル長はチャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

ところで、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

図２０Ｂ、図２０Ｃに示すように、半導体領域５２０は、半導体層５２１、半導体層５２２、半導体層５２３の順に積層している部分を有する。絶縁層５１５はこの積層部分を覆っている。導電層５３０は絶縁層５１３を介して積層部分と重なる。導電層５３１および導電層５３２は、半導体層５２１および半導体層５２３とでなる積層上に設けられており、それぞれ、この積層の上面と、同チャネル長方向の側面とに接している。半導体層５２１、５２２および導電層５３１、５３２の積層は、同じマスクを用いたエッチング工程を経ることで形成されている。

半導体層５２３は、半導体層５２１、５２２、および導電層５３１、５３２を覆うように形成されている。絶縁層５１５は半導体層５２３を覆っている。ここでは、半導体層５２３と絶縁層５１５は同じマスクを用いてエッチングされている。

絶縁層５１５を介して、半導体層５２１−５２３の積層部分のチャネル幅方向を取り囲むように、導電層５３０が形成されている（図２０Ｃ参照）。このため、この積層部分には、垂直方向からのゲート電界と、側面方向からのゲート電界も印加される。ＯＳトランジスタ５０１において、ゲート電界とは、導電層５３０（ゲート電極層）に印加される電圧により形成される電界のことをいう。ゲート電界によって、半導体層５２１−５２３の積層部分全体を電気的に取り囲むことができるので、半導体層５２２の全体に（バルク）にチャネルが形成される場合がある。ＯＳトランジスタ５０１のように、ゲート電界によって、チャネルが形成される半導体層が電気的に囲まれるトランジスタのデバイス構造をｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶことができる。ｓ−ｃｈａｎｎｅｌ構造をとるため、ＯＳトランジスタ５０１は高いオン電流を有することができる。また、ｓ−ｃｈａｎｎｅｌ構造をとることで、ＯＳトランジスタ５０１の高周波特性を向上することができる。具体的には、遮断周波数を向上することができる。

ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）など微細化されたトランジスタが要求される半導体装置に適した構造といえる。ｓ−ｃｈａｎｎｅｌ構造は、高いオン電流が得られるため、高周波での動作が要求されるトランジスタに適した構造といえる。該トランジスタを有する半導体装置は、高周波で動作可能な半導体装置とすることが可能となる。

ＯＳトランジスタの微細化によって、集積度が高い、または小型な半導体装置を提供することが可能となる。例えば、ＯＳトランジスタは、チャネル長が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。例えば、ＯＳトランジスタは、チャネル幅が好ましくは１０ｎｍ以上、１μｍ未満、さらに好ましくは１０ｎｍ以上、１００ｎｍ未満、さらに好ましくは１０ｎｍ以上、７０ｎｍ未満、さらに好ましくは１０ｎｍ以上、６０ｎｍ未満、さらに好ましくは１０ｎｍ以上、３０ｎｍ未満の領域を有する。

〈絶縁層〉
絶縁層５１１−５１６は、単層構造または積層構造の絶縁膜で形成される。絶縁膜を構成する材料には、例えば、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタルなどがある。

なお、本明細書において、酸化窒化物とは、窒素よりも酸素の含有量が多い化合物をいい、窒化酸化物とは、酸素よりも窒素の含有量が多い化合物をいう。本明細書等において、絶縁材料に用いられる酸化物には、窒素濃度が１ａｔｏｍｉｃ％未満のものも含まれる。

絶縁層５１４および絶縁層５１５は半導体領域５２０と接しているため、酸化物を含むことが好ましく、特に、加熱により一部の酸素が脱離する酸化物材料を含むことが好ましい。好適には、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、加熱により一部の酸素が脱離する。絶縁層５１４、絶縁層５１５から脱離した酸素は酸化物半導体である半導体領域５２０に供給され、酸化物半導体中の酸素欠損を低減することが可能となる。その結果、トランジスタの電気特性の変動を抑制し、信頼性を高めることができる。

化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、例えば、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０^１８ａｔｏｍｓ／ｃｍ^３以上、好ましくは３．０×１０^２０ａｔｏｍｓ／ｃｍ^３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度は１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。

絶縁層５１３は、絶縁層５１４に含まれる酸素が、導電層５３３に含まれる金属と結びつき、絶縁層５１４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。絶縁層５１６は、絶縁層５１４に含まれる酸素が減少することを防ぐパッシベーション機能を有する。

絶縁層５１１、５１３、５１６は、酸素、水素、水、アルカリ金属、アルカリ土類金属等をブロッキングできる機能を有していることが好ましい。絶縁層５１１、５１３、５１６を設けることで、半導体領域５２０から外部への酸素の拡散と、外部から半導体領域５２０への水素、水等の入り込みを防ぐことができる。このような機能を持たせるため、絶縁層５１１、５１３、５１６には、例えば、窒化シリコン、窒化酸化シリコン、窒化アルミニウム、窒化酸化アルミニウム、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等でなる絶縁膜を少なくとも１層設ければよい。

〈導電層〉
導電層５３０−５３３は、銅（Ｃｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、金（Ａｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、クロム（Ｃｒ）、鉛（Ｐｂ）、錫（Ｓｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、イリジウム（Ｉｒ）、ストロンチウム（Ｓｒ）の低抵抗材料からなる単体、もしくは合金、またはこれらを主成分とする化合物を含む導電膜の単層または積層とすることが好ましい。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。また、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。さらに、Ｃｕ−Ｍｎ合金を用いると、酸素を含む絶縁体との界面に酸化マンガンを形成し、酸化マンガンがＣｕの拡散を抑制する機能を持つので好ましい。

ＯＳトランジスタ５０２の導電層５３１および導電層５３２は、半導体層５２１と半導体層５２２との積層を形成するために使用されるハードマスクから作製されている。そのため、導電層５３１および導電層５３２は、半導体層５２１および半導体層５２２の側面に接する領域を有していない。例えば、次のような工程を経て、半導体層５２１、５２２、導電層５３１、５３２を作製することができる。半導体層５２１、５２２を構成する２層の酸化物半導体膜を形成する。酸化物半導体膜上に、単層または積層の導電膜を形成する。この導電膜をエッチングしてハードマスクを形成する。このハードマスクを用いて、２層の酸化物半導体膜をエッチングして、半導体層５２１と半導体層５２２の積層を形成する。次に、ハードマスクをエッチングして、導電層５３１および導電層５３２を形成する。

〈半導体層〉
半導体層５２２は、例えば、インジウム（Ｉｎ）を含む酸化物半導体である。半導体層５２２は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、半導体層５２２は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム（Ａｌ）、ガリウム（Ｇａ）、イットリウム（Ｙ）またはスズ（Ｓｎ）などとする。その他の元素Ｍに適用可能な元素としては、ホウ素（Ｂ）、シリコン（Ｓｉ）、チタン（Ｔｉ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ゲルマニウム（Ｇｅ）、ジルコニウム（Ｚｒ）、モリブデン（Ｍｏ）、ランタン（Ｌａ）、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）などがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、半導体層５２２は、亜鉛（Ｚｎ）を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。

ただし、半導体層５２２は、インジウムを含む酸化物半導体に限定されない。半導体層５２２は、インジウムを含まず亜鉛、ガリウム、およびスズのうちの少なくとも１を含む酸化物半導体（例えば、亜鉛スズ酸化物、ガリウムスズ酸化物など）などであっても構わない。半導体層５２２は、例えば、エネルギーギャップが大きい酸化物を用いる。半導体層５２２のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。半導体領域５２０は、後述するＣＡＡＣ−ＯＳで形成されていることが好ましい。または、少なくとも、半導体層５２２はＣＡＡＣ−ＯＳで形成されていることが好ましい。

例えば、半導体層５２１および半導体層５２３は、半導体層５２２を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。半導体層５２２を構成する酸素以外の元素一種以上、または二種以上から半導体層５２１および半導体層５２３が構成されるため、半導体層５２１と半導体層５２２との界面、および半導体層５２２と半導体層５２３との界面において、界面準位が形成されにくい。

なお、半導体層５２１がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高いとする。半導体層５２１をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：３：２が好ましい。

また、半導体層５２２がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。半導体層５２２をスパッタリング法で成膜する場合、上記の組成を満たすスパッタリングターゲットを用いることが好ましい。例えば、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１が好ましい。特に、スパッタリングターゲットとして、原子数比がＩｎ：Ｇａ：Ｚｎ＝４：２：４．１を用いる場合、成膜される半導体層５２２の原子数比は、Ｉｎ：Ｇａ：Ｚｎ＝４：２：３近傍となる場合がある。

また、半導体層５２３がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、半導体層５２３は、半導体層５２１と同種の酸化物を用いても構わない。ただし、半導体層５２１または／および半導体層５２３がインジウムを含まなくても構わない場合がある。例えば、半導体層５２１または／および半導体層５２３が酸化ガリウムであっても構わない。

（エネルギーバンド構造）
図２１を参照して、半導体層５２１、半導体層５２２、および半導体層５２３の積層により構成される半導体領域５２０の機能およびその効果について、説明する。図２１Ａは、図２０Ｂの部分拡大図であり、ＯＳトランジスタ５０１の活性層（チャネル部分）を拡大した図である。図２１ＢはＯＳトランジスタ５０１の活性層のエネルギーバンド構造であり、図２１Ａの点線Ｚ１−Ｚ２で示す部位のエネルギーバンド構造を示している。

図２１Ｂの、Ｅｃ５１４、Ｅｃ５２１、Ｅｃ５２２、Ｅｃ５２３、Ｅｃ５１５は、それぞれ、絶縁層５１４、半導体層５２１、半導体層５２２、半導体層５２３、絶縁層５１５の伝導帯下端のエネルギーを示している。

ここで、真空準位と伝導帯下端のエネルギーとの差（「電子親和力」ともいう。）は、真空準位と価電子帯上端のエネルギーとの差（イオン化ポテンシャルともいう。）からエネルギーギャップを引いた値となる。なお、エネルギーギャップは、分光エリプソメータを用いて測定できる。また、真空準位と価電子帯上端のエネルギー差は、紫外線光電子分光分析（ＵＰＳ：Ｕｌｔｒａｖｉｏｌｅｔ Ｐｈｏｔｏｅｌｅｃｔｒｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）装置を用いて測定できる。

絶縁層５１４と絶縁層５１５は絶縁体であるため、Ｅｃ５１４とＥｃ５１５は、Ｅｃ５２１、Ｅｃ５２２、およびＥｃ５２３よりも真空準位に近い（電子親和力が小さい）。

半導体層５２２には、半導体層５２１および半導体層５２３よりも電子親和力の大きい酸化物が用いられる。例えば、半導体層５２２として、半導体層５２１および半導体層５２３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物が用いられる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、半導体層５２３がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。このとき、ゲート電圧を印加すると、半導体層５２１、半導体層５２２、半導体層５２３のうち、電子親和力の大きい半導体層５２２にチャネルが形成される。

ここで、半導体層５２１と半導体層５２２との間には、半導体層５２１と半導体層５２２との混合領域を有する場合がある。また、半導体層５２２と半導体層５２３との間には、半導体層５２２と半導体層５２３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体層５２１、半導体層５２２および半導体層５２３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

このとき、電子は、半導体層５２１中および半導体層５２３中ではなく、半導体層５２２中を主として移動する。上述したように、半導体層５２１および半導体層５２２の界面における界面準位密度、半導体層５２２と半導体層５２３との界面における界面準位密度を低くすることによって、半導体層５２２中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。

トランジスタのオン電流は、電子の移動を阻害する要因を低減するほど、高くすることができる。例えば、電子の移動を阻害する要因のない場合、効率よく電子が移動すると推定される。電子の移動は、例えば、チャネル形成領域の物理的な凹凸が大きい場合にも阻害される。または、例えば、チャネル形成領域中の欠陥準位密度が高い場合にも、電子の移動は阻害される。

ＯＳトランジスタ５０１のオン電流を高くするためには、例えば、半導体層５２２の上面または下面（被形成面、ここでは半導体層５２１）の、１μｍ×１μｍの範囲における二乗平均平方根（ＲＭＳ：Ｒｏｏｔ Ｍｅａｎ Ｓｑｕａｒｅ）粗さが１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における平均面粗さ（Ｒａともいう。）が１ｎｍ未満、好ましくは０．６ｎｍ未満、さらに好ましくは０．５ｎｍ未満、より好ましくは０．４ｎｍ未満とすればよい。また、１μｍ×１μｍの範囲における最大高低差（Ｐ−Ｖともいう。）が１０ｎｍ未満、好ましくは９ｎｍ未満、さらに好ましくは８ｎｍ未満、より好ましくは７ｎｍ未満とすればよい。ＲＭＳ粗さ、ＲａおよびＰ−Ｖは、走査型プローブ顕微鏡システムを用いて測定することができる。

例えば、半導体層５２２が酸素欠損（Ｖ_Ｏとも表記する。）を有する場合、酸素欠損のサイトに水素が入り込むことでドナー準位を形成することがある。以下では酸素欠損のサイトに水素が入り込んだ状態をＶ_ＯＨと表記する場合がある。Ｖ_ＯＨは電子を散乱するため、トランジスタのオン電流を低下させる要因となる。なお、酸素欠損のサイトは、水素が入るよりも酸素が入る方が安定する。したがって、半導体層５２２中の酸素欠損を低減することで、トランジスタのオン電流を高くすることができる場合がある。

例えば、半導体層５２２のある深さにおいて、または、半導体層５２２のある領域において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定される水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下とする。

半導体層５２２の酸素欠損を低減するために、例えば、絶縁層５１４に含まれる過剰酸素を、半導体層５２１を介して半導体層５２２まで移動させる方法などがある。この場合、半導体層５２１は、酸素透過性を有する層（酸素を透過させる層）であることが好ましい。

ＯＳトランジスタ５０１がｓ−ｃｈａｎｎｅｌ構造である場合、半導体層５２２の全体にチャネルが形成される。したがって、半導体層５２２が厚いほどチャネル領域は大きくなる。即ち、半導体層５２２が厚いほど、ＯＳトランジスタ５０１のオン電流を高くすることができる。

また、ＯＳトランジスタ５０１のオン電流を高くするためには、半導体層５２３の厚さは小さいほど好ましい。半導体層５２３は、例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有していればよい。一方、半導体層５２３は、チャネルの形成される半導体層５２２へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、半導体層５２３は、ある程度の厚さを有することが好ましい。半導体層５２３は、例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有していればよい。また、半導体層５２３は、絶縁層５１３などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。

また、ＯＳトランジスタ５０１の信頼性を高くするためには、半導体層５２１は厚く、半導体層５２３は薄いことが好ましい。半導体層５２１は、例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有していればよい。半導体層５２１の厚さを、厚くすることで、隣接する絶縁体と半導体層５２１との界面からチャネルの形成される半導体層５２２までの距離を離すことができる。ただし、半導体装置の生産性が低下する場合があるため、半導体層５２１は、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有していればよい。

ＯＳトランジスタ５０１に安定した電気特性を付与するには、半導体領域５２０中の不純物濃度を低減し、半導体層５２２を真性または実質的に真性にすることが有効である。なお、本明細書等において、酸化物半導体が実質的に真性であるという場合、酸化物半導体膜のキャリア密度は、８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上である。

酸化物半導体において、水素、窒素、炭素、シリコン、および主成分以外の金属元素は不純物となる。例えば、水素および窒素はドナー準位の形成に寄与し、キャリア密度を増大させてしまう。また、シリコンは酸化物半導体中で不純物準位の形成に寄与する。当該不純物準位はトラップとなり、トランジスタの電気特性を劣化させることがある。したがって、半導体層５２１、半導体層５２２および半導体層５２３の層中や、それぞれの界面において不純物濃度を低減させることが好ましい。

例えば、半導体層５２２と半導体層５２１との間に、シリコン濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１９ａｔｏｍｓ／ｃｍ^３未満である領域を有する。シリコン濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３未満が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ２×１０^１８ａｔｏｍｓ／ｃｍ^３未満であることがより好ましい。また、半導体層５２２と半導体層５２３との間に、シリコン濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１９ａｔｏｍｓ／ｃｍ^３未満である領域を有する。シリコン濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３未満が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上、２×１０^１８ａｔｏｍｓ／ｃｍ^３未満がより好ましい。シリコン濃度は例えばＳＩＭＳで測定することができる。

また、半導体層５２２の水素濃度を低減するために、半導体層５２１および半導体層５２３の水素濃度を低減すると好ましい。半導体層５２１および半導体層５２３は、水素濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ２×１０^２０ａｔｏｍｓ／ｃｍ^３以下の領域を有する。水素濃度は、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１９ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１９ａｔｏｍｓ／ｃｍ^３以下がより好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。水素濃度は例えばＳＩＭＳで測定することができる。

半導体層５２２の窒素濃度を低減するために、半導体層５２１および半導体層５２３の窒素濃度を低減すると好ましい。半導体層５２１および半導体層５２３は、窒素濃度が１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１９ａｔｏｍｓ／ｃｍ^３未満の領域を有する。窒素濃度は１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１８ａｔｏｍｓ／ｃｍ^３以下が好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ１×１０^１８ａｔｏｍｓ／ｃｍ^３以下がより好ましく、１×１０^１６ａｔｏｍｓ／ｃｍ^３以上かつ５×１０^１７ａｔｏｍｓ／ｃｍ^３以下がさらに好ましい。窒素濃度はＳＩＭＳで測定することができる。

また、上述のように高純度化された酸化物半導体をチャネル形成領域に用いたトランジスタのオフ電流は極めて小さい。例えば、ソースとドレインとの間の電圧を０．１Ｖ、５Ｖ、または、１０Ｖ程度とした場合に、トランジスタのチャネル幅で規格化したオフ電流を数ｙＡ／μｍから数ｚＡ／μｍにまで低減することが可能となる。

図２０は、半導体領域５２０が３層構造の例であるが、これに限定されない。例えば、半導体層５２１または半導体層５２３が無い２層構造としてもよい。または、半導体層５２１の上もしくは下、または半導体層５２３上もしくは下に、半導体層５２１―５２３と同様の半導体層を設けて、４層構造とすることも可能である。または、半導体層５２１の上、半導体層５２１の下、半導体層５２３の上、半導体層５２３の下のいずれか二箇所以上に、半導体層５２１―５２３と同様の半導体層を設けて、ｎ層構造（ｎは５以上の整数）とすることもできる。

ＯＳトランジスタ５０１をバックゲート電極の無いトランジスタにする場合、導電層５３３を設けなければよい。この場合、絶縁層５１２、５１３も設けず、絶縁層５１１上に絶縁層５１３を形成すればよい。

〈基板〉
基板５１０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板は、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などである。また、半導体基板は、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムからなる化合物半導体基板などである。半導体基板は、バルク型でよいし、半導体基板に絶縁領域を介して半導体層が設けられているＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）型でもよい。導電体基板は、黒鉛基板、金属基板、合金基板、導電性樹脂基板などである。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などである。または、上掲された基板に素子が設けられたものを用いてもよい。基板に設けられる素子は、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などである。

基板５１０は可撓性基板でもよい。可撓性基板上にトランジスタを設ける方法としては、非可撓性の基板（例えば、半導体基板）上にトランジスタを作製した後、トランジスタを剥離し、可撓性基板である基板５１０に転置する方法もある。その場合には、非可撓性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板５１０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板５１０が伸縮性を有してもよい。また、基板５１０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板５１０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板５１０を薄くすると、半導体装置を軽量化することができる。また、基板５１０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板５１０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可撓性基板である基板５１０は、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などである。可撓性基板は、線膨張率が低いほど環境による変形が抑制されて好ましい。可撓性基板には、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いるとよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため可撓性基板の材料として好適である。

《ＯＳトランジスタの構成例２》
図２０Ａ−図２０Ｄに示すＯＳトランジスタ５０１の作製工程では、導電層５３０をマスクにして、半導体層５２３及び絶縁層５１５をエッチングすることができる。そのような工程を経たＯＳトランジスタの構成例を図２２Ａに示す。図２２Ａに示すＯＳトランジスタ５０２では、半導体層５２３および絶縁層５１５の端部は導電層５３０の端部とほぼ一致することになる。導電層５３０の下部のみに半導体層５２３および絶縁層５１５が存在する。

《ＯＳトランジスタの構成例３》
図２２Ｂに示すＯＳトランジスタ５０３は、ＯＳトランジスタ５０２に導電層５３５、導電層５３６を追加したデバイス構造を有する。ＯＳトランジスタ５０３のソース電極およびドレイン電極として機能する一対の電極は、導電層５３５と導電層５３１の積層、および導電層５３６と導電層５３２の積層で構成される。

導電層５３５、５３６は、単層または積層の導電体で形成される。例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を用いることができる。導電体は合金膜や化合物であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。

導電層５３５、５３６は可視光線を透過する性質を有してよい。または、導電層５３５、５３６は可視光線、紫外線、赤外線もしくはＸ線を、反射もしくは吸収することで透過させない性質を有してもよい。このような性質を有することで、ＯＳトランジスタ５０３の電気特性の迷光による変動を抑制できる場合がある。

導電層５３５、５３６は、半導体層５２２などとの間にショットキー障壁を形成しない層を用いると好ましい場合がある。こうすることで、ＯＳトランジスタ５０３のオン特性を向上させることができる。

導電層５３５、５３６は、導電層５３１、５３２よりも高抵抗の膜を用いると好ましい場合がある。また、導電層５３５、５３６は、ＯＳトランジスタ５０３のチャネル（具体的には、半導体層５２２）よりも抵抗を低いことが好ましい場合がある。例えば、導電層５３５、５３６の抵抗率を、０．１Ωｃｍ以上１００Ωｃｍ以下、０．５Ωｃｍ以上５０Ωｃｍ以下、または１Ωｃｍ以上１０Ωｃｍ以下とすればよい。導電層５３５、５３６の抵抗率を上述の範囲とすることにより、チャネルとドレインとの境界部における電界集中を緩和することができる。そのため、ＯＳトランジスタ５０３の電気特性の変動を低減することができる。また、ドレインから生じる電界に起因したパンチスルー電流を低減することができる。そのため、チャネル長の短いトランジスタにおいても、飽和特性を良好にすることができる。なお、ソースとドレインとが入れ替わらない回路構成であれば、導電層５３５および導電層５３６のいずれか一方のみ（例えば、ドレイン側）を配置するほうが好ましい場合がある。

《ＯＳトランジスタの構成例４》
図２０に示すＯＳトランジスタ５０１は、導電層５３１及び導電層５３２が、半導体層５２１、５２２の側面と接していてもよい。そのような構成例を図２２Ｃに示す。図２２Ｃに示すＯＳトランジスタ５０４は、導電層５３１及び導電層５３２が半導体層５２１の側面及び半導体層５２２の側面と接している。

《チップのデバイス構造の例》
図２３に、ＯＳトランジスタとＳｉトランジスタとで構成されているチップのデバイス構造の一例を示す。図２３は、ＰＵ２００（図１６）の積層構造を説明するための図である。ここでは、ＰＵ２００のＦＦ２２０が論理回路１１０を有しているとし、図２３には、論理回路１１０の一部の構成要素を示している。

チップは単結晶シリコンウエハ５５０に形成されている。５６０―５６２は素子層であり、Ｗ_１−Ｗ_８は配線層である。素子層５６０はＳｉトランジスタが形成される層である。ここでは、代表的に、ＩＮＶ５１のトランジスタＰ５１と、回路３０のトランジスタＮ１を示している。トランジスタＰ５１はｐ型である。素子層５６１はＯＳトランジスタが形成される層である。素子層５６１には、トランジスタＭ１、Ｍ２が形成されている。トランジスタＭ１、Ｍ２はＯＳトランジスタ５０２（図２２Ａ）と同様のデバイス構造を有している。ここでは、配線層Ｗ_４に、トランジスタＭ１、Ｍ２のバックゲートが形成されている。素子層５６２に容量素子Ｃ１が形成されている。ここでは、容量素子Ｃ１はトレンチ構造であるが、これに限定されない。例えば、平板型としてもよい。トレンチ構造とすることで、容量素子Ｃ１の面積を増やさずに静電容量を大きくすることができる。

配線層Ｗ_１−Ｗ_５によって、トランジスタＰ５２とトランジスタＭ１とが電気的に接続され、トランジスタＮ５１とトランジスタＭ２とが電気的に接続されている。配線層Ｗ_５、Ｗ_６に形成される導電層によって、トランジスタＭ１、Ｍ２と容量素子Ｃ１とが電気的に接続されている。配線層Ｗ_７、Ｗ_８によって、論理回路１１０はＶＤＤ線、ＶＳＳ線と電気的に接続される。

図２３は、ＦＦ２２０（論理回路１１０）では、回路２０を、回路１０、３０および４０に積層して形成されていることを示している。そのため、ＦＦ２２０の面積を低減することができる。ＦＦ２２０はＰＵ２００に含まれる論理回路の半数以上を占める場合があり、ＦＦ２２０の面積を小さくすることで、ＰＵ２００の面積を効果的に低減することができる。ＦＦ２２０が論理回路１１１−１１５で構成されている場合も、同様の効果を得ることができる。論理回路１１５を設ける場合は、素子層５６１にトランジスタＭ３を形成し、容量素子Ｃ３を素子層５６２に形成することで、面積オーバーヘッドを低減することができる。

また、ＦＦ２２０（論理回路１１０）のレイアウトを工夫することで、ＦＦ２２０の性能を向上させることができる。例えば、図２４に示すように、回路３０の相補データ入力用のノードＤ２、ＤＢ２に対して、ＩＮＶ５１、５２および一対のＲＣ２１を対称的に配置し、ノードＱ２、ＱＢ２に対してＩＮＶ５３、５４を対称的に配置する。図２４のようなレイアウトとすることで、ノードＤ２とノードＤＢ２の入力条件を同程度にすることができ、かつ、ノードＱ２とノードＱＢ２の負荷を同程度にすることができるので、回路３０の相補データの再生性能を向上させることができる。

〔実施の形態５〕
酸化物半導体の構造について説明する。酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、非晶質酸化物半導体などがある。

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、ｎｃ−ＯＳなどがある。

非晶質構造の定義としては、一般に、準安定状態で固定化していないこと、等方的であって不均質構造を持たないことなどが知られている。また、結合角度が柔軟であり、短距離秩序性は有するが、長距離秩序性を有さない構造と言い換えることもできる。

逆の見方をすると、本質的に安定な酸化物半導体の場合、完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ）酸化物半導体と呼ぶことはできない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体と呼ぶことはできない。ただし、ａ−ｌｉｋｅ ＯＳは、微小な領域において周期構造を有するものの、鬆（ボイドともいう。）を有し、不安定な構造である。そのため、物性的には非晶質酸化物半導体に近いといえる。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

〈ＣＡＡＣ−ＯＳ〉
ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像ではペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。

ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークはＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ_４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳはａ軸およびｂ軸の配向が不規則であることが確認できる。

また、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ_４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。他方、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させると、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。

上述したように、ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、逆の見方をするとＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

酸化物半導体が不純物や欠陥を有する場合、光や熱などによって特性が変動する場合がある。例えば、酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

不純物および酸素欠損の少ないＣＡＡＣ−ＯＳは、キャリア密度の低い酸化物半導体である。具体的には、８×１０^１１／ｃｍ^３未満、好ましくは１×１０^１１／ｃｍ^３未満、さらに好ましくは１×１０^１０／ｃｍ^３未満であり、１×１０^−９／ｃｍ^３以上のキャリア密度の酸化物半導体とすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、安定な特性を有する酸化物半導体であるといえる。

〈微結晶酸化物半導体〉
微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域とを有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。

このように、ペレット（ナノ結晶）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

〈非晶質酸化物半導体〉
非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観測される。

非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、長距離秩序性を有さないが、ある原子から最近接原子または第２近接原子までの範囲において秩序性を有していてもよい構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸化物半導体と呼ぶことはできない。

〈非晶質ライク酸化物半導体〉
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域とを有する。鬆を有するため、ａ−ｌｉｋｅ ＯＳは不安定な構造である。また、鬆を有するため、ａ−ｌｉｋｅ ＯＳはｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。可能な限り少ない種類の単結晶を組み合わせて、密度を見積もることが好ましい。

〈ｎｃ−ＯＳ〉
ｎｃ−ＯＳは、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおける結晶部（ペレット）と起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ペレットよりも大きい径のＸ線を用いた場合、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークは検出されない。また、ｎｃ−ＯＳに対し、ペレットよりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ペレットの大きさと近いかペレットより小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。

このように、ナノ結晶（ペレット）間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

〈ａ−ｌｉｋｅ ＯＳ〉
ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。

ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。そのため、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。

また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶酸化物半導体の密度の９２．３％以上１００％未満となる。単結晶酸化物半導体の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。例えば、ＯＳトランジスタの半導体領域は、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。

１０−１３ 回路
１４ 選択回路
２１、２６ 保持回路（ＲＣ）
３０−３５ 回路
４０ 回路
６０、６５、６９ 回路
６６ インバータ（ＩＮＶ）
６７ レベルシフタ
１００、１１０−１１５ 論理回路
１０５ 保持回路

Claims (11)

1. 第１回路、一対の保持回路、および第２回路を有する論理回路であって、
   前記一対の保持回路は、それぞれ、電気的に直列に接続された２個のスイッチ、ならびに、前記２個のスイッチの接続部に電気的に接続されている容量素子を有し、かつ、前記２個のスイッチは、活性層が酸化物半導体を含むトランジスタで構成され、
   前記第１回路は１の入力データから相補データを生成する機能を有し、
   前記一対の保持回路によって相補データが保持され、
   前記一対の保持回路で保持されている相補データは前記第２回路によって増幅される論理回路。
2. 第１回路と、
   一対の第１保持回路と、
   第２回路と、
   を有し、
   前記第１回路は、第１入力ノード、第１出力ノードおよび第２出力ノードを有し、
   前記一対の第１保持回路は、それぞれ、第１トランジスタ、第２トランジスタ、第１容量素子、第１ノード、第２入力ノード、および第３出力ノードを有し、
   前記第２回路は、第３入力ノード、第４入力ノード、第４出力ノード、および第５出力ノードを有し、
   前記第１回路は、前記第１入力ノードの入力データから第１相補データを生成する機能を有し、
   前記第１相補データのうち、前記第１入力ノードと同じ論理のデータが前記第１出力ノードから出力され、他方が前記第２出力ノードから出力され、 前記一対の保持回路において、それぞれ、
   前記第１容量素子は前記第１ノードに電気的に接続され、
   前記第１トランジスタおよび前記第２トランジスタの活性層は酸化物半導体を有し、
   前記第１トランジスタは前記第１ノードと前記第２入力ノード間の導通状態を制御する機能を有し、
   前記第２トランジスタは前記第１ノードと前記第３出力ノード間の導通状態を制御する機能を有し、
   前記第１トランジスタのゲートには第１クロック信号が入力され、
   前記第２トランジスタのゲートには第２クロック信号が入力され、
   前記第１クロック信号と前記第２クロック信号とは論理が反転関係にあり、 一方の前記第１保持回路の前記第２入力ノードは前記第１出力ノードと電気的に接続され、かつ当該第１保持回路の前記第３出力ノードは前記第３入力ノードと電気的に接続され、
   他方の前記第１保持回路の前記第２入力ノードは前記第２出力ノードと電気的に接続され、かつ当該第１保持回路の前記第３出力ノードは前記第４入力ノードと電気的に接続され、
   前記第２回路は、前記第３入力ノードと前記第４入力ノード間の電圧を増幅して、第２相補データを生成する機能を有し、
   前記第２相補データの一方のデータが前記第４出力ノードから出力され、他方のデータが前記第５出力ノードから出力される論理回路。
3. 請求項２において、
   前記第２回路は、第１ｎ型トランジスタ、第２ｎ型トランジスタ、第１ｐ型トランジスタ、および第２ｐ型トランジスタを有し、
   前記第１ｎ型トランジスタのドレインと前記第１ｐ型トランジスタのドレインとは互いに電気的に接続され、
   前記第２ｎ型トランジスタのドレインと前記第２ｐ型トランジスタのドレインとが電気的に接続され、
   前記第１ｎ型トランジスタおよび前記第２ｎ型トランジスタのソースには、第１電位が入力され、
   前記第１ｐ型トランジスタおよび前記第２ｐ型トランジスタのソースには、第２電位が入力され、
   前記第３入力ノードは前記第１ｎ型トランジスタのゲートと電気的に接続され、
   前記第４入力ノードは前記第２ｎ型トランジスタのゲートと電気的に接続され、
   前記第４出力ノードは前記第１ｐ型トランジスタのゲートおよび前記第２ｐ型トランジスタのドレインと電気的に接続され、
   前記第５出力ノードは前記第２ｐ型トランジスタのゲートおよび前記第１ｐ型トランジスタのドレインと電気的に接続されている論理回路。
4. 請求項３において、
   前記第２回路は、第３ｎ型トランジスタおよび第４ｎ型トランジスタを有し、
   前記第３ｎ型トランジスタのゲートは前記第４出力ノードと電気的に接続され、
   前記第３ｎ型トランジスタのドレインは前記第５出力ノードと電気的に接続され、
   前記第４ｎ型トランジスタのゲートは前記第５出力ノードと電気的に接続され、
   前記第４ｎ型トランジスタのドレインは前記第４出力ノードと電気的に接続され、
   前記第３ｎ型トランジスタおよび前記第４ｎ型トランジスタのソースには、前記第１電位が入力される論理回路。
5. 請求項３において、
   前記第２回路は、第３ｎ型トランジスタ、第４ｎ型トランジスタおよび第５ｎ型トランジスタを有し、
   前記第３ｎ型トランジスタのゲートは前記第４出力ノードと電気的に接続され、
   前記第３ｎ型トランジスタのドレインは前記第５出力ノードと電気的に接続され、
   前記第４ｎ型トランジスタのゲートは前記第５出力ノードと電気的に接続され、
   前記第４ｎ型トランジスタのドレインは前記第４出力ノードと電気的に接続され、
   前記第１ｎ型トランジスタのソースと前記第２ｎ型トランジスタのソースは互いに電気的に接続され、
   前記第５ｎ型トランジスタは、前記第１ｎ型トランジスタおよび前記第２ｎ型トランジスタのソースと第１配線間の導通状態を制御する機能を有し、
   前記第１配線には前記第１電位が入力され、
   前記一対の第１保持回路の前記第１トランジスタのゲートおよび前記第５ｎ型トランジスタのゲートには、前記第１クロック信号が入力され、
   前記一対の第１保持回路の前記第２トランジスタのゲートには第１信号が入力され、
   前記第１信号は、前記第２トランジスタをオン状態にするための信号である論理回路。
6. 請求項２において、
   前記第２回路は、第１乃至第６ｎ型トランジスタ、第１ｐ型トランジスタ、および第２ｐ型トランジスタを有し、
   前記第３入力ノードは前記第１ｎ型トランジスタのゲートと電気的に接続され、
   前記第４入力ノードは前記第２ｎ型トランジスタのゲートと電気的に接続され、
   前記第４出力ノードには、前記第１ｐ型トランジスタのゲート、前記第２ｐ型トランジスタのドレイン、前記第３ｎ型トランジスタのゲート、および前記第４ｎ型トランジスタのドレインが電気的に接続され、
   前記第５出力ノードには、前記第２ｐ型トランジスタのゲート、前記第１ｐ型トランジスタのドレイン、前記第３ｎ型トランジスタのドレイン、および前記第４ｎ型トランジスタのゲートが電気的に接続され、
   前記第１乃至第４ｎ型トランジスタのソースには、第１電位が入力され、
   前記第１ｐ型トランジスタおよび前記第２ｐ型トランジスタのソースには、第２電位が入力され、
   前記第５ｎ型トランジスタは、前記第１ｎ型トランジスタのソースと前記第１ｐ型トランジスタのソース間の導通状態を制御する機能を有し、
   前記第６ｎ型トランジスタは、前記第２ｎ型トランジスタのソースと前記第２ｐ型トランジスタのソース間の導通状態を制御する機能を有し、
   前記第２トランジスタのゲートには第１信号が入力され、
   前記第１信号は、通常動作期間に前記第２トランジスタをオン状態にするための信号であり、
   前記第５ｎ型トランジスタおよび前記第６ｎ型トランジスタのゲートには、第３クロック信号が入力され、
   前記第１クロック信号と前記第３クロック信号とは、論理が反転関係にある論理回路。
7. 請求項２において、
   前記第２回路は、第１乃至第７ｎ型トランジスタ、および第１乃至第３ｐ型トランジスタを有し、
   前記第３入力ノードは、前記第１ｎ型トランジスタのゲートと電気的に接続され、
   前記第４入力ノードは、前記第２ｎ型トランジスタのゲートと電気的に接続され、
   前記第４出力ノードは、前記第１ｐ型トランジスタのゲート、前記第２ｐ型トランジスタのドレイン、前記第３ｎ型トランジスタのゲート、および前記第４ｎ型トランジスタのドレインが電気的に接続され、
   前記第５出力ノードは、前記第２ｐ型トランジスタのゲート、前記第１ｐ型トランジスタのドレイン、前記第４ｎ型トランジスタのゲート、および前記第３ｎ型トランジスタのドレインが電気的に接続され、
   前記第５ｎ型トランジスタは、前記第１ｎ型トランジスタのソースと前記第１ｐ型トランジスタのソース間の導通状態を制御する機能を有し、
   前記第６ｎ型トランジスタは、前記第２ｎ型トランジスタのソースと前記第２ｐ型トランジスタのソース間の導通状態を制御する機能を有し、
   前記第１ｎ型トランジスタおよび前記第２ｎ型トランジスタのソースは、第１配線と電気的に接続され、
   前記第１配線には、第１電位が入力され、
   前記第７ｎ型トランジスタは、前記第３ｎ型トランジスタおよび前記第４ｎ型トランジスタのソースと、前記第１配線との間の導通状態を制御する機能を有し、
   前記第１ｐ型トランジスタ及び前記第２ｐ型トランジスタのソースには第２電位が入力され、
   前記第３ｐ型トランジスタのソースおよびドレインの一方は前記第１ｐ型トランジスタのゲートと電気的に接続され、他方は前記第２ｐ型トランジスタのゲートと電気的に接続され、
   前記第１トランジスタのゲート、および前記第７ｎ型トランジスタのゲートには前記第１クロック信号が入力され、
   前記第５ｎ型トランジスタおよび前記第６ｎ型トランジスタのゲートには、第３クロック信号が入力され、
   前記第１クロック信号と前記第３クロック信号とは、論理が反転関係にあり、
   前記第２トランジスタのゲート、および前記第３ｐ型トランジスタのゲートには第１信号が入力され、
   前記第１信号は、前記第２トランジスタをオン状態にし、かつ前記第３ｐ型トランジスタをオフ状態にするための信号である論理回路。
8. 請求項７において、
   前記第２回路は、一対の第２保持回路を有し、
   前記一対の第２保持回路は、それぞれ、第３トランジスタ、第２容量素子、第２ノード、および入出力ノードを有し、
   前記一対の第２保持回路において、それぞれ、
   前記第３トランジスタの活性層は酸化物半導体を有し、
   前記第２ノードは前記第２容量素子と電気的に接続され、
   前記第３トランジスタは前記第２ノードと前記入出力ノード間の導通状態を制御する機能を有し、
   前記第３トランジスタのゲートには第２信号が入力され
   一方の前記第２保持回路の前記入出力ノードは前記第４出力ノードと電気的に接続され、
   他方の前記第２保持回路の前記入出力ノードは前記第５出力ノードと電気的に接続されている論理回路。
9. 組み合わせ回路、およびフリップフロップを有する半導体装置であり、
   前記フリップフロップは前記組み合わせ回路の出力データを保持し、
   前記フリップフロップは、請求項１乃至８の何れか１項に記載の論理回路を有する半導体装置。
10. チップおよびリードを有する電子部品であり、
    前記チップには、請求項１乃至８の何れか１項に記載の論理回路が設けられ、
    前記リードは前記チップと電気的に接続されている電子部品。
11. 請求項１乃至８の何れか１項に記載の論理回路と、
    表示装置、タッチパネル、マイク、スピーカ、操作キー、及び筐体の少なくとも一と、を有する電子機器。

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