JP7350583B2 - 半導体記憶装置 - Google Patents

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Description

本実施形態は、半導体記憶装置に関する。
素子形成領域の周囲をガードリングで囲む構造の半導体記憶装置が知られている。
特開平９－６９６０９号公報
本実施形態は、ガードリングを起点として発生する結晶欠陥が、素子形成領域へ伸張することを抑制することができる半導体記憶装置を提供することを目的とする。
本実施形態の半導体記憶装置は、半導体基板上に形成された矩形状の回路領域と、前記回路領域の一辺から所定距離だけ離間して形成された帯状のガードリング領域と、備える半導体記憶装置であって、前記回路領域の前記一辺が延伸する方向である第１方向に延伸する前記ガードリング領域は、ガードリング線を有している。前記ガードリング線は、前記第１方向に延伸する線分である第１線部と、前記第１線部の一端から前記半導体基板表面内において前記第１方向と直交する第２方向に延伸する線分である第２線部と、前記第１線部の他端から前記第２方向に延伸する線分である第３線部とから構成されるガードリングパターンを、前記第１方向に沿って複数個直列に配置して構成されている。また、互いに隣り合う２つの前記ガードリングパターンは、前記第１方向に延伸する線分である第４線部によって、一の前記ガードリングパターンの第２線部と、隣接する他の前記ガードリングパターンの第３線部とが接続されている。更に、前記回路領域と前記ガードリング線との間に、所定の深さの素子分離領域が形成されており、前記素子分離領域の下方の前記半導体基板に、高歪層である第１欠陥固着層が形成されている。また、前記素子分離領域と前記回路領域との境界線に沿って、前記半導体基板表面から前記素子分離領域の深さと同等の深さまで、高歪層である第２欠陥固着層が形成されている。そして、前記第１欠陥固着層は、前記第２方向において、前記回路領域と前記素子分離領域との境界位置から、前記素子分離領域と前記ガードリング線との境界位置から所定のオフセット距離だけ前記素子分離領域側に離れた位置まで形成される。
本発明の実施形態にかかる半導体記憶装置の構成例を示す平面図。 本発明の実施形態にかかる半導体記憶装置の構成例を示すブロック図。 本発明の実施形態にかかる半導体記憶装置の構成例を示す断面図。 ガードリング領域に配置されるガードリング線の比較レイアウトを説明する平面図。 半導体基板に伸張する転位線を説明する断面図。 半導体基板における転位線の伸張方向を説明する斜視図。 ガードリング領域に配置されるガードリング線のレイアウトを説明する平面図。 図４のＣ－Ｃ´線に沿った断面図。 ガードリング領域に配置されるガードリング線の別のレイアウトを説明する平面図。 ガードリング領域に配置されるガードリング線の別のレイアウトを説明する平面図。 欠陥固着部のレイアウトの一例を説明する平面図。
以下、図面を参照して実施形態を説明する。
図１Ａは、本発明の実施形態にかかる半導体記憶装置の構成例を示す平面図である。図１Ｂは、本発明の実施形態にかかる半導体記憶装置の構成例を示すブロック図である。また、図２は、本発明の実施形態にかかる半導体記憶装置の構成例を示す断面図であって、図１Ａに示す半導体記憶装置のＡ－Ａ´線における断面図である。図１Ａには、本発明の特徴であるガードリング領域４を含む、半導体記憶装置１の一部分の平面図を示している。本実施形態の半導体記憶装置１は、例えば、ＮＡＮＤメモリ（ＮＡＮＤフラッシュメモリ）を備えた不揮発性メモリであり、半導体チップとして形成されている。半導体記憶装置１の半導体基板１０の表面は、Ｘ方向とＹ方向に延伸するＸＹ平面に対して平行である。また、半導体記憶装置１は、ＸＹ平面に対して垂直であるＺ方向から見たとき、Ｘ方向、及び、Ｙ方向に沿った端辺を有する矩形の形状を有する。Ｘ方向とＹ方向とＺ方向は、それぞれ直交する。
図１Ａに示すように、半導体記憶装置１には、第１回路領域２Ａ、第２回路領域２Ｂ、及び、第３回路領域２Ｃが形成されている。第１回路領域２Ａ、第２回路領域２Ｂ、第３回路領域２Ｃの各々は、例えば、素子形成領域として機能する。また、第１回路領域２Ａと第３回路領域２Ｃとを囲むように、ガードリング領域４が形成されている。第１回路領域２Ａ、及び、第２回路領域２Ｂには、半導体記憶装置１を構成する周辺回路が、機能ブロック単位で形成されている。
図１Ｂに示すように、本実施形態の半導体記憶装置１は、例えば、メモリセルアレイ２１、入出力回路２２、ロジック制御回路２４、レジスタ２６、シーケンサ２７、電圧生成回路２８、ロウデコーダ３０、センスアンプ３１、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
メモリセルアレイ２１は、ワード線及びビット線に関連付けられた複数の不揮発性メモリセル（図示せず）を含む。
入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ３１との間で送受信する。
ロジック制御回路２４は、メモリコントローラ１からチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰを受信する。また、ロジック制御回路２４は、レディービジー信号／ＲＢをメモリコントローラ１に転送して、不揮発性メモリ２の状態を外部に通知する。
電圧生成回路２８は、シーケンサ２７からの指示に基づき、データの書き込み、読み出し、及び、消去等の動作に必要な電圧を生成する。
ロウデコーダ３０は、レジスタ２６からアドレス内のブロックアドレスおよびロウアドレスを受け取り、当該ブロックアドレスに基づいて対応するブロックを選択するとともに、当該ロウアドレスに基づいて対応するワード線を選択する。
センスアンプ３１は、データの読み出し時には、メモリセルからビット線に読み出された読み出しデータをセンスし、センスした読み出しデータを入出力回路２２に転送する。センスアンプ３１は、データの書き込み時には、ビット線を介して書き込まれる書き込みデータをメモリセルに転送する。
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、及びライトプロテクト信号／ＷＰに対応する複数の端子（パッド）を備えている。
電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ、ＶｃｃＱ、Ｖｐｐと、接地電圧Ｖｓｓを入力する複数の端子を備えている。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば３．３Ｖ程度の電圧が入力される。電源電圧ＶｃｃＱは、例えば１．２Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２１へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。一方で、例えば、高電圧を供給することができない環境において不揮発性メモリ２が用いられる場合、電源電圧Ｖｐｐには電圧が供給されなくともよい。電源電圧Ｖｐｐが供給されない場合であっても、不揮発性メモリ２は、電源電圧Ｖｃｃが供給されていれば、各種の動作を実行することができる。すなわち、電源電圧Ｖｃｃは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
図１Ｂは、半導体記憶装置１にある複数の回路領域のうち、第１回路領域２Ａ、第２回路領域２Ｂ、及び、第３回路領域３Ｃに対応する部分のみを模式的に示している。例えば、第１回路領域２Ａにはセンスアンプ３１を構成する回路が形成されており、第２回路領域２Ｂにはシーケンサ２７を構成する回路が形成されており、第３回路領域２Ｃにはキャッシュを構成する回路が形成されている。第１回路領域２Ａ、第２回路領域２Ｂ、及び、第３回路領域２Ｃに機能ブロック単位で形成される他の例としては、ロウデコーダ３０、レジスタ２６、電圧生成回路２８、ロジック制御回路２４、などがあげられる。なお、第１回路領域２Ａ、または、第２回路領域２Ｂは、メモリセルアレイ２１であってもよい。
ガードリング領域４は、隣接する回路領域（例えば、第２回路領域２Ｂや第３回路領域２Ｃ）と第１回路領域２Ａとの間を電気的に遮断し、外部の回路から第１回路領域２Ａに形成された回路に対して電気的な干渉を防止する。また、ガードリング領域４は、隣接する回路領域（例えば、第１回路領域２Ａや第２回路領域２Ｂ）と第３回路領域２Ｃとの間を電気的に遮断し、外部の回路から第３回路領域２Ｃに形成された回路に対して電気的な干渉を防止する。本実施形態の半導体記憶装置１においては、ガードリング領域４は、ＸＹ平面において第１回路領域２Ａの周囲を連続的に取り囲むように、回路分離領域３に形成されている。また、ガードリング領域４は、ＸＹ平面において第３回路領域２Ｃの周囲を連続的に取り囲むように、回路分離領域３に形成されている。すなわち、ＸＹ平面において、Ｘ方向における一方を「右」、Ｘ方向における他方を「左」、Ｙ方向における一方を「上」、Ｙ方向における他方を「下」とそれぞれ定義した場合、ガードリング領域４は、回路分離領域３における第１回路領域２Ａと第３回路領域２Ｃの右左上下に対応する箇所に、形成されている。
なお、ガードリング領域４は、第１回路領域２Ａや第３回路領域２Ｃの周囲を取り囲む構成でなくてもよい。例えば、第１回路領域２ＡにおいてＹ方向に延伸する辺のうち、第２回路領域２Ｂや第３回路領域から遠い側にある辺の左側においてＹ方向に延伸する部分を省略した、コの字型のガードリング領域４を用いてもよい。すなわち、ガードリング領域４の配置場所や平面形状は、外部の回路との電気的な干渉を防止したい回路領域（例えば、第１回路領域２Ａ）と、隣接する他の回路領域（例えば、第２回路領域２Ｂ、第３回路領域２Ｃ）との相対的な位置関係や電気的な特性（例えば、許容されるノイズレベル）などを考慮して設計される。
図２に示すように、半導体基板１０には、第１回路領域２ＡのＸ方向右側に、回路分離領域３を介してガードリング領域４が形成されている。ガードリング領域４のＸ方向右側にも、回路分離領域３が形成されている。すなわち、ガードリング領域４は、回路分離領域３に挟まれた構造を有する。
第１回路領域２Ａには、複数のトランジスタ１１が形成されている。トランジスタ１１のソース／ドレインには、コンタクト電極ＣＴａを介して、図示しない上部配線層から所定の電位が供給される。
回路分離領域３には、素子分離領域１２として、例えばＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）が形成されている。ＳＴＩは、半導体基板１０に形成された所定の深さの溝部に、絶縁物としてのシリコン酸化膜が埋め込まれた構成を有する。
ガードリング領域４にはガードリング線１３が配置されている。ガードリング線１３には、コンタクト電極ＣＴｇを介して、図示しない上部配線層から所定の電位が供給される。コンタクト電極ＣＴｇを介して上部配線層からガードリング線１３に供給される電位は、半導体基板１０を介して第１回路領域２Ａの半導体基板１０に供給される。すなわち、ガードリング領域４によって、第１回路領域２Ａにおいてトランジスタ１１が形成されるウェル電位を安定化させることができ、外部の回路からノイズが混入してウェル電位が不安定になることを防止できる。
図３Ａは、ガードリング領域４に配置されるガードリング線１３の比較例のレイアウトを説明する平面図である。図３Ａは、図１Ａにおいて点線で囲まれた矩形領域Ｂを切り出した平面図である。図３Ａに示す比較例では、ガードリング領域４の全ての領域がガードリング線１３となっている。ここで、図３Ａに示す比較例を用い、ガードリング線１３下部の半導体基板１０と、素子分離領域１２との境界付近に発生する結晶欠陥について、説明する。
図３Ｂは、半導体基板に伸張する転位線を説明する断面図である。図３Ｂは、図３Ａに示す比較例のＢ１－Ｂ１´線における断面図である。素子分離領域１２は酸化シリコンで形成されており、ガードリング線１３はシリコンで形成されている。シリコン酸化膜とシリコンは熱膨張率が異なる。このため、半導体基板１０上に各種半導体回路を形成する工程の中で、半導体基板に加えられる熱処理工程（熱酸化膜形成や熱酸窒化膜形成など、高温化での熱反応を用いた成膜工程や、イオン注入などにより半導体基板中に不純物をドーピングした後に行われる、不純物を熱拡散させるためのアニール処理工程など）が実施されると、素子分離領域１２を構成する酸化シリコンが収縮して、ガードリング線１３を構成するシリコンを伸張させる。
酸化シリコンによって周囲のシリコンに引張り応力が加えられると、ガードリング線１３に歪みが生じる。この歪みが大きくなると、歪みが生じた箇所に結晶欠陥が発生する。半導体基板１０を構成するシリコン結晶は、その結晶構造に依存して、変形を生じる{１１１}面の「すべり面」を有している。そして、発生した結晶欠陥が起点となって、シリコンのすべり面に沿って転位ＤＬ１、ＤＬ２、ＤＬ３が伸張する。
図３Ｃは、半導体基板における転位線の伸張方向を説明する斜視図である。半導体基板を構成するシリコンは、面心立法格子であり、すべり面は｛１１１｝面である。すなわち、結晶中に、等価なすべり面が４面存在する。図３Ｃに示すように、転位ＤＬ１は、半導体基板表面における素子分離領域１２とガードリング線１３との境界付近に発生した結晶欠陥を起点とし、すべり面ＳＰ１（Ｙ軸に平行であって、Ｘ軸とＺ軸に対して５４．７度の角度を有する面）に沿って伸張する。また、転位ＤＬ２、ＤＬ３は、素子分離領域１２の底部角部とガードリング線１３との境界付近に発生した結晶欠陥を起点とし、すべり面ＳＰ２（Ｘ軸に平行であって、Ｙ軸とＺ軸に対して５４．７度の角度を有する面）に沿って伸張する。また、転位ＤＬは、一つのすべり面に沿って伸張するだけでなく、複数のすべり面を乗り換えて更に遠方まで伸張する可能性もある。
例えば、転位ＤＬ２、ＤＬ３のように、転位ＤＬが素子分離領域１２の下層の半導体基板１０を伝わって第１回路領域２Ａまで伸張する場合、例えば、転位ＤＬ２が第１回路領域２Ａに形成されたトランジスタ１１の電流リーク源となり、デバイス不良が引き起こされるおそれがある。従って、半導体記憶装置の信頼性を向上させるために、第１回路領域２Ａまで転位ＤＬが伸張することを抑制する必要がある。
転位ＤＬの伸張を抑制する方法として、転位ＤＬが第１回路領域２Ａに達する前に、伸張を食い止める方法があげられる。例えば、素子分離領域１２の下層の半導体基板１０中に、高濃度の不純物を注入した高歪領域を形成する。転位ＤＬを当該高歪領域に誘導することで、第１回路領域２Ａへの転位ＤＬの到達を抑制する方法がこれに相当する。しかし、転位ＤＬの伸張距離は、起点での応力の大きさに比例すると考えられており、起点において大きな応力かかる場合、転位ＤＬの伸張はシリコンのすべり面を乗り換えながら、下方向（Ｚ方向）だけでなく、水平方向（Ｘ方向やＹ方向）にも広がってしまう。このため、素子分離領域１２の下層に設けた高歪領域に転位ＤＬを誘導して固着させることは難しい。
転位ＤＬの伸張を抑制する他の方法として、ガードリング線１３に生じる歪みを緩和させ、転位ＤＬの発生起点にかかる応力を小さくする方法があげられる。そこで、本実施形態の半導体記憶装置１は、歪みが小さいうちに結晶欠陥を発生させて、転位ＤＬを伸張させる。これにより、後のウェーハ処理工程で大きな歪みが蓄積される前に歪みを緩和させ、遠方まで転位ＤＬが伸張することを抑制する。
結晶欠陥は、局所的に大きな歪みが生じた場所に選択的に発生する。従って、周囲よりも大きな応力が加えられる場所（応力集中点）を意図的につくると、その場所に結晶欠陥を発生させることができる。応力の大きさは、ガードリング線１３のパターン形状に依存する。すなわち、Ｘ方向におけるガードリング線１３の幅と素子分離領域１２の幅を比較したときに、素子分離領域１２の幅（Ｓ）に対するガードリング線１３の幅（Ｌ）の比（Ｌ／Ｓ線幅比）が小さいほうが、発生する応力が大きくなる。また、ガードリング線１３に隣接する素子分離領域１２の体積が大きいほど、発生する応力が大きくなる。
更に、ガードリング線１３をＸＹ平面でみたときに、Ｘ方向に隣接して素子分離領域１２が形成されているだけでなく、Ｙ方向にも隣接して素子分離領域１２が形成されているほうが、ガードリング線１３にかかる応力が高くなる。すなわち、Ｙ方向に延伸する直線状のガードリング線１３よりも、Ｙ方向に延伸する直線の途中にＸ方向へ延伸する分岐線を設けたガードリング線１３や、Ｙ方向に所定距離延伸した後、ＸＹ平面において直角に屈曲する鉤形部を介してＸ方向に延伸するガードリング線１３のほうが、応力集中点があることによって、より大きな応力が加えられることとなる。より具体的には、Ｙ方向に延伸する直線の途中にＸ方向へ延伸する分岐線を設けたガードリング線１３の場合、Ｙ方向に延伸する直線と分岐線との交点に最も大きい応力がかかり、ＸＹ平面において直角に屈曲してＸ方向に延伸するようなガードリング線１３の場合、Ｙ方向からＸ方向に屈曲する場所（屈曲部）に最も大きい応力がかかる。
従って、ガードリング線１３の線幅を細くし、また、ガードリング線１３の途中に屈曲部や分岐線を設けることで、意図的に応力集中点を設けることができる。
上述のような、応力集中点が発生しやすい条件を鑑みて、本実施形態の半導体記憶装置１では、屈曲部を多数有するミアンダ形状のガードリング線１３を用いる。すなわち、ガードリング線１３に積極的に応力集中点を配置し、歪みが小さいうちに当該応力集中点に結晶欠陥を発生させて、転位ＤＬを発生させる。小さな歪みから発生した転位ＤＬはその伸張距離が短くなるため、転位ＤＬが回路の中央部に向かって伸張することを防止できる。その結果、ガードリング線１３に生じる歪みを緩和させ、転位ＤＬが第１回路領域２Ａまで伸張することを抑制する。
図４は、ガードリング領域４に配置されるガードリング線１３のレイアウトを説明する平面図である。図４には、第１回路領域２Ａと第２回路領域２Ｂとの間のガードリング領域４を示している。図４に示すように、本実施形態におけるガードリング線１３は、Ｘ方向における幅が、ガードリング領域４のＸ方向の幅よりも狭くなるように形成されている。ガードリング線１３は、Ｙ方向（正方向）に所定長さ延伸した後、直角に屈曲してＸ方向（正方向）に延伸している。更に、Ｘ方向（正方向）に所定長さ延伸した後、直角に屈曲してＹ方向（正方向）に延伸している。そして、Ｙ方向（正方向）に所定長さ延伸した後、直角に屈曲してＸ方向（負方向）に延伸している。このような、Ｙ方向（正方向）→Ｘ方向（正方向）→Ｙ方向（正方向）→Ｘ方向（負方向）の配線パターンを連続して繰り返し配置することにより、ガードリング線１３が形成されている。
言い換えると、ガードリング線１３は、Ｙ方向に所定長さ延伸する第１配線１３１と、第１配線の一端からＸ方向に所定長さ延伸する第２配線１３２と、第１配線の他端からＸ方向に所定長さ延伸する第３配線１３３と、からなるガードリングパターン１３０をＹ方向に複数個並べて配置し、隣接するガードリングパターン１３０を、一方のガードリングパターン１３０の第２配線１３２と、他方のガードリングパターンの第３配線とを、Ｙ方向に所定長さ延伸する第４配線１３４によって接続して形成されている。なお、図４において、ガードリング線１３のうち斜線で示す部分が１個のガードリングパターン１３０である。
また、ガードリング領域４において、ガードリング線１３の形成領域以外の領域には、素子分離領域１２が形成されている。ガードリング領域４に形成されている素子分離領域１２は、回路分離領域３に形成されている素子分離領域１２と連続的に形成されている。すなわち、半導体基板１０に素子分離領域１２を形成する際には、回路分離領域３に形成する素子分離領域１２用の溝と、ガードリング領域４に形成する素子分離領域１２用の溝が、一括して形成される。そして、形成された溝部に、シリコン酸化膜が埋め込まれることにより、第１回路領域２Ａとガードリング線１３との間を電気的に分離する素子分離領域１２が形成される。
このようにガードリング線１３を形成することで、Ｙ方向からＸ方向、または、Ｘ方向からＹ方向に向かって直角に屈曲する部分である屈曲部が、ガードリング線１３に多数形成されることになる。また、ガードリング線１３のＸ方向の幅を、図３Ａに示す比較例のガードリング線１３の幅よりも狭く形成し、第１回路領域２Ａとガードリング線１３の間に形成される素子分離領域１２の体積を大きくすることで、ガードリング線１３にかかる応力が高くなっている。従って、歪みが小さいうちに屈曲部に応力が集中的に加えられることで結晶欠陥が誘起され、転位ＤＬが発生する。これにより、大きな歪みが蓄積される前に歪みを緩和させることができ、遠方まで転位ＤＬが伸張することを抑制することができる。
図５は、本実施形態の半導体記憶装置１の断面構造を説明する図である。図５は、ＸＹ平面において、ガードリング領域４の延伸する方向と直交する方向（＝Ｘ方向）に沿って切断した断面図であり、より具体的には、図４のＣ－Ｃ´線に沿った断面図を示している。図５に示すように、本実施形態の半導体記憶装置１は、素子分離領域１２の下部の半導体基板１０に欠陥固着部１４を設けている。第１欠陥固着層としての欠陥固着部１４は、転位ＤＬを誘導するための高歪領域であり、例えば、結晶欠陥を捕捉する効果のある元素（例えば、炭素、酸素、ボロンなど）を、半導体基板１０中にイオン注入して形成される。あるいは、半導体基板１０を構成するシリコンとは結晶構造が異なる材料（例えば、多結晶シリコン、酸化シリコン、窒化シリコン、炭化シリコンなど）を成膜して形成される。
図５に示すように、Ｘ方向における欠陥固着部１４のガードリング線１３側の端部は、素子分離領域１２とガードリング線１３の境界部から、所定距離ｗ１だけ素子分離領域１２側にオフセットされた位置に形成されている。図４に示すようにＺ方向上方からＸＹ平面をみた場合、欠陥固着部１４は、網掛けで示されている素子分離領域１２の下部に形成され、ガードリング線１３から一定距離離間した位置をつないだ線（図４における一点鎖線）から素子分離領域１２と第１回路領域２Ａとの間の境界線までの間、及び、ガードリング線１３から一定距離離間した位置をつないだ線から素子分離領域１２と第２回路領域２Ｂの境界線までの間に形成される。
このように欠陥固着部１４が配置されているのは、以下の理由による。すなわち、素子分離領域１２の上部角部や底部角部は、応力が集中する部位であり、結晶欠陥が発生しやすい場所である。しかし、素子分離領域１２の底部角部に欠陥固着部１４を隣接して配置した場合、底部角部からの結晶欠陥発生を妨げてしまう可能性が高い。歪みが大きくなってから結晶欠陥が発生して転位ＤＬが伸張することを防ぐために、歪みが小さいうちに応力集中部で結晶欠陥を発生させて、歪みを緩和させる必要がある。このため、応力集中部である素子分離領域１２の底部角部から所定距離ｗ１だけ欠陥固着部１４を離間して配置することにより、結晶欠陥の発生を阻害しないようにしている。なお、素子分離領域１２とガードリング線１３との境界から欠陥固着部１４までの距離は、ガードリング線１３の幅以上設けることが望ましい。
このように欠陥固着部１４を配置することで、素子分離領域１２の底部角部の応力集中点近傍で発生した結晶欠陥を起点とする転位ＤＬを、起点近傍で欠陥固着部１４に誘導することができるので、転位ＤＬが素子分離領域１２の下方を伸張して第１回路領域２Ａに到達するのを防止する効果が得られる。
また、本実施形態の半導体記憶装置１は、素子分離領域１２と第１回路領域２Ａとの境界に、素子分離領域１２と同じ程度の深さを有する欠陥固着部１５も設けている。第２欠陥固着層としての欠陥固着部１５は、転位ＤＬを誘導するための高歪領域である。欠陥固着部１５は、欠陥固着部１４によって捕捉できなかった転位ＤＬを捕捉する。すなわち、素子分離領域１２の下層を伸張してきた転位ＤＬが、ＸＹ平面に対して水平方向に更に伸張して第１回路領域２Ａに達するのを防ぐ。欠陥固着部１５は、欠陥固着部１４と同様に、結晶欠陥を捕捉する効果のある元素を半導体基板１０中にイオン注入したり、半導体基板１０を構成するシリコンとは結晶構造が異なる材料を成膜したりして形成される。
なお、ボロンを注入して欠陥固着部１５を形成する場合、欠陥固着部１５はｐ形領域となる。この場合、欠陥固着部１５に注入されたボロンが第１回路領域２Ａの電気特性に影響を与えないように、第１回路領域２Ａに形成されるトランジスタ１１の近傍に欠陥固着部１５を配置しないように、欠陥固着部１５をアイランド状のレイアウトに変更したり、欠陥固着部１５と第１回路領域２Ａとの間に素子分離領域を設けたりするなど、ボロン対策の構造を更に設けることが好ましい。
以上のように、本実施形態によれば、ガードリング線１３の形状が、屈曲部を多数有するミアンダ形状である。これにより、ガードリング線１３に形成された屈曲部が応力集中点となり、歪みが小さいうちに屈曲部に応力が集中的に加えられることで結晶欠陥が誘起され、転位ＤＬが発生する。従って、大きな歪みが蓄積される前に歪みを緩和させることができ、遠方まで転位ＤＬが伸張することを抑制することができる。
また、本実施形態によれば、ガードリング線１３と素子分離領域１２の境界から所定距離だけ素子分離領域１２方向にオフセットされた位置から素子分離領域１２と第１回路領域２Ａ、２Ｂとの境界線までの間、素子分離領域１２の下層に欠陥固着部１４を設けている。すなわち、欠陥固着部１４を素子分離領域１２の底部角部と近接しないように設けているので、ガードリング線１３の屈曲部に結晶欠陥が発生することを妨げることなく、発生した結晶欠陥を起点として素子分離領域１２下部を伸張する転位ＤＬを捕捉することができる。
更に、本実施形態によれば、素子分離領域１２と第１回路領域２Ａとの境界、及び、素子分離領域１２と第２回路領域２Ｂとの境界に、欠陥固着部１５を設けている。これにより、欠陥固着部１４によって捕捉できなかった転位ＤＬが第１回路領域２Ａ、及び、第２回路領域２Ｂに延伸するのを抑制することができる。以上より、本実施形態によれば、ガードリング線１３を起点として発生する結晶欠陥が、素子形成領域である第１回路領域２Ａ、及び、第２回路領域２Ｂへ伸張することを抑制することができる。
なお、ガードリング線１３の形状は、応力集中点となる屈曲部や分岐線を有する形状であればよく、図４に示すミアンダ形状以外の形状であってもよい。図６は、ガードリング領域に配置されるガードリング線の別のレイアウトを説明する平面図である。例えば、図６に示すように、屈曲部からＸ方向及びＹ方向にそれぞれガードリング線１３が延出する形状（Ｘ方向に延伸する部分とＹ方向に延伸する部分との接続部が十字形の形状）であってもよい。
図７は、ガードリング領域に配置されるガードリング線の別のレイアウトを説明する平面図である。例えば、図７に示すように、ガードリング線１３は、Ｙ方向に延伸する直線の途中にＸ方向へ延伸する分岐線を設けた櫛形の形状であってもよい。図７に示すレイアウトでは、Ｙ方向に延伸する直線上の分岐点から、Ｘ方向に向かってガードリング線１３が延出している方向と逆方向に転位ＤＬが伸張する場合を想定している。分岐点からＸ方向の正方向に向かって転位ＤＬが伸張する場合においては、転位ＤＬの伸張を防止したい方向とは逆の方向に、ガードリング線１３を延出させることが好ましい。
また、上述の説明においては、素子分離領域１２と第１回路領域２Ａの境界、及び、素子分離領域と第２回路領域２Ｂの境界に沿って欠陥固着部１５を帯状に形成しているが、転位ＤＬの伸張が見込まれる領域や、転位ＤＬの伸張を食い止めたい領域にのみアイランド状に形成してもよい。図８は、欠陥固着部のレイアウトの一例を説明する平面図である。例えば図８に示すように、素子分離領域１２と第１回路領域２Ａの境界において、屈曲部から第１回路領域２Ａに向かってＸ方向に延出させた線と、素子分離領域１２と第１回路領域２Ａの境界とが交わる位置の近傍領域に、欠陥固着部１５をアイランド状に形成し、また、素子分離領域１２と第２回路領域２Ｂの境界において、屈曲部から第２回路領域２Ｂに向かってＸ方向に延出させた線と、素子分離領域１２と第２回路領域２Ｂの境界とが交わる位置の近傍領域に、欠陥固着部１５をアイランド状に形成してもよい。
また、第１回路領域２Ａに形成されるトランジスタ１１の近傍に転位ＤＬが伸張しないように、トランジスタ１１からガードリング領域４に向かってＸ方向に延出させた線と、素子分離領域１２と第１回路領域２Ａの境界とが交わる位置の近傍領域に、欠陥固着部１５をアイランド状に形成してもよい。
なお、上述では、第１回路領域２Ａと第２回路領域２Ｂとの間のガードリング領域４やその周辺の構造について説明したが、第１回路領域２Ａと第３回路領域２Ｃとの間のガードリング領域４やその周辺構造についても同様の構成を有する。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…半導体記憶装置、２Ａ…第１回路領域、２Ｂ…第２回路領域、２Ｃ…第３回路領域、３…回路分離領域、４…ガードリング領域、１０…半導体基板、１１…トランジスタ、１２…素子分離領域、１３…ガードリング線、１４、１５…欠陥固着部、２１…メモリセルアレイ、２２…入出力回路、２４…ロジック制御回路、２６…レジスタ、２７…シーケンサ、２８…電圧生成回路、３０…ロウデコーダ、３１…センスアンプ、３２…入出力用パッド群、３４…ロジック制御用パッド群、３５…電源入力用端子群、１３０…ガードリングパターン、１３１…第１配線、１３２…第２配線、１３３…第３配線、１３４…第４配線、ＤＬ１、ＤＬ２、ＤＬ３…転位

Claims (13)

  1. 半導体基板上に形成された矩形状の回路領域と、前記回路領域の一辺から所定距離だけ離間して形成された帯状のガードリング領域と、備える半導体記憶装置であって、
    前記回路領域の前記一辺が延伸する方向である第１方向に延伸する前記ガードリング領域は、ガードリング線を有しており、
    前記ガードリング線は、前記第１方向に延伸する線分である第１線部と、前記第１線部の一端から前記半導体基板表面内において前記第１方向と直交する第２方向に延伸する線分である第２線部と、前記第１線部の他端から前記第２方向に延伸する線分である第３線部とから構成されるガードリングパターンを、前記第１方向に沿って複数個直列に配置して構成されており、
    互いに隣り合う２つの前記ガードリングパターンは、前記第１方向に延伸する線分である第４線部によって、一の前記ガードリングパターンの第２線部と、隣接する他の前記ガードリングパターンの第３線部とが接続されており、
    前記回路領域と前記ガードリング線との間に、所定の深さの素子分離領域が形成されており、
    前記素子分離領域の下方の前記半導体基板に、高歪層である第１欠陥固着層が形成されており、
    前記素子分離領域と前記回路領域との境界線に沿って、前記半導体基板表面から前記素子分離領域の深さと同等の深さまで、高歪層である第２欠陥固着層が形成されており、
    前記第１欠陥固着層は、前記第２方向において、前記回路領域と前記素子分離領域との境界位置から、前記素子分離領域と前記ガードリング線との境界位置から所定のオフセット距離だけ前記素子分離領域側に離れた位置まで形成される、半導体記憶装置。
  2. 前記第４線部は、前記一の前記ガードリングパターンの前記第２線部の端部のうち前記第１線部と接続されていない一端と、前記他の前記ガードリングパターンの前記第３線部の端部のうち前記第１線部と接続されていない一端とを接続する、請求項１に記載の半導体記憶装置。
  3. 前記ガードリング線は、ミアンダ形の平面形状である、請求項１に記載の半導体記憶装置。
  4. 前記第１線部と前記第２線部との接続部である第１接続部から、前記第１方向に前記第１線部が延出し、また、前記第１接続部から前記第２方向に前記第２線部が延出し、
    前記第１線部と前記第３線部との接続部である第２接続部から、前記第１方向に前記第１線部が延出し、また、前記第２接続部から前記第２方向に前記第３線部が延出し、
    前記第４線部と前記第２線部との接続部である第３接続部から、前記第１方向に前記第４線部が延出し、また、前記第３接続部から前記第２方向に前記第２線部が延出し、
    前記第４線部と前記第３線部との接続部である第４接続部から、前記第１方向に前記第４線部が延出し、また、前記第４接続部から前記第２方向に前記第３線部が延出する、請求項１または請求項２に記載の半導体記憶装置。
  5. 前記第４線部は、前記一の前記ガードリングパターンの前記第２線部の端部のうち前記第１線部と接続された一端と、前記他の前記ガードリングパターンの前記第３線部における端部のうち前記第１線部と接続された一端とを接続する、請求項１に記載の半導体記憶装置。
  6. 前記ガードリング線は、櫛形の平面形状である、請求項１に記載の半導体記憶装置。
  7. 前記オフセット距離は、前記第１線部の前記第２方向における幅以上である、請求項１乃至請求項６のいずれか一項に記載の半導体記憶装置。
  8. 前記第１欠陥固着層と前記第２欠陥固着層は、高濃度の不純物が注入されている、請求項１乃至請求項７のいずれか一項に記載の半導体記憶装置。
  9. 前記不純物は、炭素、または酸素である、請求項８に記載の半導体記憶装置。
  10. 前記不純物は、ホウ素である、請求項８に記載の半導体記憶装置。
  11. 前記第２欠陥固着層は、前記素子分離領域と前記回路領域との前記境界線に沿って断続的に形成されており、少なくとも、前記第４線部と前記第２線部との第３接続部、及び、前記第４線部と前記第３線部との第４接続部の近傍に、前記第２欠陥固着層が形成されている、請求項１０に記載の半導体記憶装置。
  12. 前記第１欠陥固着層と前記第２欠陥固着層は、前記半導体基板を構成する材料と異なる材料で構成されている、請求項１乃至請求項７のいずれか一項に記載の半導体記憶装置。
  13. 前記第１欠陥固着層、及び、前記第２欠陥固着層を構成する材料は、多結晶シリコン、酸化シリコン、窒化シリコンのいずれかである、請求項１２に記載の半導体記憶装置。
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