JP7350583B2 - 半導体記憶装置 - Google Patents
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Description
Claims (13)
- 半導体基板上に形成された矩形状の回路領域と、前記回路領域の一辺から所定距離だけ離間して形成された帯状のガードリング領域と、備える半導体記憶装置であって、
前記回路領域の前記一辺が延伸する方向である第1方向に延伸する前記ガードリング領域は、ガードリング線を有しており、
前記ガードリング線は、前記第1方向に延伸する線分である第1線部と、前記第1線部の一端から前記半導体基板表面内において前記第1方向と直交する第2方向に延伸する線分である第2線部と、前記第1線部の他端から前記第2方向に延伸する線分である第3線部とから構成されるガードリングパターンを、前記第1方向に沿って複数個直列に配置して構成されており、
互いに隣り合う2つの前記ガードリングパターンは、前記第1方向に延伸する線分である第4線部によって、一の前記ガードリングパターンの第2線部と、隣接する他の前記ガードリングパターンの第3線部とが接続されており、
前記回路領域と前記ガードリング線との間に、所定の深さの素子分離領域が形成されており、
前記素子分離領域の下方の前記半導体基板に、高歪層である第1欠陥固着層が形成されており、
前記素子分離領域と前記回路領域との境界線に沿って、前記半導体基板表面から前記素子分離領域の深さと同等の深さまで、高歪層である第2欠陥固着層が形成されており、
前記第1欠陥固着層は、前記第2方向において、前記回路領域と前記素子分離領域との境界位置から、前記素子分離領域と前記ガードリング線との境界位置から所定のオフセット距離だけ前記素子分離領域側に離れた位置まで形成される、半導体記憶装置。 - 前記第4線部は、前記一の前記ガードリングパターンの前記第2線部の端部のうち前記第1線部と接続されていない一端と、前記他の前記ガードリングパターンの前記第3線部の端部のうち前記第1線部と接続されていない一端とを接続する、請求項1に記載の半導体記憶装置。
- 前記ガードリング線は、ミアンダ形の平面形状である、請求項1に記載の半導体記憶装置。
- 前記第1線部と前記第2線部との接続部である第1接続部から、前記第1方向に前記第1線部が延出し、また、前記第1接続部から前記第2方向に前記第2線部が延出し、
前記第1線部と前記第3線部との接続部である第2接続部から、前記第1方向に前記第1線部が延出し、また、前記第2接続部から前記第2方向に前記第3線部が延出し、
前記第4線部と前記第2線部との接続部である第3接続部から、前記第1方向に前記第4線部が延出し、また、前記第3接続部から前記第2方向に前記第2線部が延出し、
前記第4線部と前記第3線部との接続部である第4接続部から、前記第1方向に前記第4線部が延出し、また、前記第4接続部から前記第2方向に前記第3線部が延出する、請求項1または請求項2に記載の半導体記憶装置。 - 前記第4線部は、前記一の前記ガードリングパターンの前記第2線部の端部のうち前記第1線部と接続された一端と、前記他の前記ガードリングパターンの前記第3線部における端部のうち前記第1線部と接続された一端とを接続する、請求項1に記載の半導体記憶装置。
- 前記ガードリング線は、櫛形の平面形状である、請求項1に記載の半導体記憶装置。
- 前記オフセット距離は、前記第1線部の前記第2方向における幅以上である、請求項1乃至請求項6のいずれか一項に記載の半導体記憶装置。
- 前記第1欠陥固着層と前記第2欠陥固着層は、高濃度の不純物が注入されている、請求項1乃至請求項7のいずれか一項に記載の半導体記憶装置。
- 前記不純物は、炭素、または酸素である、請求項8に記載の半導体記憶装置。
- 前記不純物は、ホウ素である、請求項8に記載の半導体記憶装置。
- 前記第2欠陥固着層は、前記素子分離領域と前記回路領域との前記境界線に沿って断続的に形成されており、少なくとも、前記第4線部と前記第2線部との第3接続部、及び、前記第4線部と前記第3線部との第4接続部の近傍に、前記第2欠陥固着層が形成されている、請求項10に記載の半導体記憶装置。
- 前記第1欠陥固着層と前記第2欠陥固着層は、前記半導体基板を構成する材料と異なる材料で構成されている、請求項1乃至請求項7のいずれか一項に記載の半導体記憶装置。
- 前記第1欠陥固着層、及び、前記第2欠陥固着層を構成する材料は、多結晶シリコン、酸化シリコン、窒化シリコンのいずれかである、請求項12に記載の半導体記憶装置。
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