JP7345975B2 - モータドライバ、およびモータ駆動システム - Google Patents

モータドライバ、およびモータ駆動システム Download PDF

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Description

本発明は、モータドライバに関する。
従来、ＤＣブラシ付きモータの駆動に用いられるモータドライバは、半導体集積回路装置に内蔵されていることが少なくない。こうした半導体集積回路装置には、ハイサイドトランジスタとローサイドトランジスタで構成したいわゆるハーフブリッジ電力出力段を１チャンネルとし、これらを数チャンネル備えたモータドライバが内蔵される（例えば特許文献１参照）。
特開２０１５－５６９１３号公報
上記のようなモータドライバでは、２チャンネル分のハーフブリッジ電力出力段の各出力端子の間にモータ（ＤＣブラシレス付きモータ）が接続される。そして、モータを停止させる場合は、上記各出力端の出力をグランド電位とする制御を行い、いわゆるショートブレーキを行う必要があった。
しかしながら、従来、ショートブレーキを行う際、モータドライバはアクティブ状態としており、消費電流が発生していた。特にモータドライバが例えば車載用である場合、パワーウィンドウやパワーシートなどに用いられるモータは、車両運転時に停止状態である時間が長い。
上記状況に鑑み、本発明は、モータのブレーキ状態の際に消費電力を抑制することが可能となるモータドライバを提供することを目的とする。
本発明の一態様に係るモータドライバは、
ハイサイドトランジスタとローサイドトランジスタとで構成されるハーフブリッジ電力出力段と、
前記ハイサイドトランジスタを駆動するハイサイド駆動回路と、
制御部と、
を有し、
ブレーキモードへ移行すると、前記ローサイドトランジスタがオンとされるとともに、前記制御部は、前記ハイサイド駆動回路をシャットダウンさせる構成としている（第１の構成）。
また、上記第１の構成において、前記ローサイドトランジスタを駆動するローサイド駆動回路をさらに有し、前記制御部は、前記ブレーキモードへ移行すると、動作状態である前記ローサイド駆動回路に前記ローサイドトランジスタをオンとさせることとしてもよい（第２の構成）。
また、上記第２の構成において、前記制御部は、シリアル通信により指令を受けることで前記ブレーキモードへ移行することとしてもよい（第３の構成）。
また、上記第２の構成において、外部からブレーキ信号を受ける専用外部端子であるブレーキ端子をさらに有し、前記制御部は、前記ブレーキ端子を介して入力された前記ブレーキ信号に基づいて前記ブレーキモードへ移行することとしてもよい（第４の構成）。
また、上記第１の構成において、前記制御部との間でシリアル通信を行う外部のマイクロコントローラに供給される第１電源電圧を前記制御部へ供給するための電源端子と、前記電源端子から前記ローサイドトランジスタの制御端への経路の導通／遮断を切替えるアナログスイッチと、前記ローサイドトランジスタを駆動するローサイド駆動回路と、をさらに有し、
前記制御部は、前記ブレーキモードへ移行すると、前記アナログスイッチをオンとするとともに、前記ローサイド駆動回路をシャットダウンさせることとしてもよい（第５の構成）。
また、上記第５の構成において、外部からブレーキ信号を受ける専用外部端子であるブレーキ端子をさらに有し、前記制御部は、前記ブレーキ端子を介して入力された前記ブレーキ信号に基づいて前記ブレーキモードへ移行することとしてもよい（第６の構成）。
また、上記第５の構成において、前記制御部は、前記シリアル通信により指令を受けることで前記ブレーキモードへ移行することとしてもよい（第７の構成）。
また、上記第１の構成において、前記ハイサイドトランジスタに第２電源電圧を印加させるための電源電圧端子と、外部からブレーキ信号を受ける専用外部端子であるブレーキ端子と、前記第２電源電圧に基づいて前記ローサイドトランジスタの制御端に印加する制御端駆動信号を生成する駆動信号生成部と、前記ローサイドトランジスタを駆動するローサイド駆動回路と、をさらに有し、
ブレーキモードへの移行を指令する前記ブレーキ信号が前記ブレーキ端子に入力されると、前記駆動信号生成部は、前記ローサイドトランジスタをオンさせる前記制御端駆動信号を生成するとともに、前記制御部は、前記ローサイド駆動回路をシャットダウンさせることとしてもよい（第８の構成）。
また、上記第８の構成において、前記駆動信号生成部は、前記電源電圧端子が一端に接続される第１抵抗と、前記第１抵抗の他端とグランド電位の印加端との間に接続されて前記ブレーキ信号により制御端を駆動される第１トランジスタと、前記第１抵抗の他端と前記第１トランジスタとが接続される第１接続ノードに接続される入力端を有するインバータ段と、前記電源電圧端子と第２抵抗の一端との間に接続されて前記インバータ段の出力により制御端を駆動される第２トランジスタと、前記第２抵抗の他端と接続されるカソードを有するツェナーダイオードと、を有し、
前記第２抵抗の他端と前記カソードとが接続される第２接続ノードは、前記ローサイドトランジスタの制御端に接続されることとしてもよい（第９の構成）。
また、本発明の別態様は、上記いずれかの構成としたモータドライバと、前記モータドライバにより駆動される車載用モータと、を有するモータ駆動システムである（第１０の構成）。
また、上記第１０の構成において、前記車載用モータは、ウィンドウ、シート、シートベルト、ミラー、ワイパーのいずれかを駆動するモータであることが好適である。
本発明のモータドライバによると、モータのブレーキ状態の際に消費電力を抑制することが可能となる。
本発明の例示的な実施形態に係るモータ駆動システムの構成を示す図である。 第１実施形態に係るモータドライバの構成を示す図である。 シリアルインタフェース通信に用いる各種信号を示す。 制御ロジック部の入力データレジスタに格納された各種のデータを示す。 制御ロジック部の出力データレジスタに格納された各種のデータを示す。 ハーフブリッジ電力出力段を駆動する駆動回路の一構成例を示す図である。 第１実施形態の一変形例に係るモータドライバの構成を示す図である。 第２実施形態に係るモータドライバの構成を示す図である。 第２実施形態に係るアナログスイッチの具体的な構成例を示す図である。 第３実施形態に係るモータドライバの構成を示す図である。 第３実施形態に係るゲート電圧生成部の一構成例を示す図である。 本発明の実施形態に係るモータドライバを適用したパワーウィンドウシステムの一構成例を示す概略図である。
以下に本発明の一実施形態について図面を参照して説明する。ここでは、一例として車載用途として説明するが、この用途に限定されることはない。
＜１．モータ駆動システム＞
図１は、本発明の例示的な実施形態に係るモータ駆動システムの構成を示す図である。図１に示すモータ駆動システム２００は、半導体集積回路装置として構成されるモータドライバ１００と、電圧レギュレータ１１０と、マイクロコントローラ１２０と、モータＭ１，Ｍ２と、を有する。モータドライバ１００と、電圧レギュレータ１１０と、マイクロコントローラ１２０は、ＥＣＵ（Electronic Control Unit）に含まれる。
モータドライバ１００は、外部との電気的接続を確立するための端子として、電源電圧端子ＶＳ、電源端子ＶＣＣ、イネーブル端子Ｅ、チップセレクト端子ＣＢ、クロック信号入力端子ＳＫ、入力データ端子ＳＩ、出力データ端子ＳＯ、および出力端子ＯＵＴ１～ＯＵＴ３を有している。
バッテリ電源１５０から直流電圧である第２電源電圧Ｖｓが電源電圧端子ＶＳに印加される。第２電源電圧Ｖｓは、例えば１２Ｖである。電圧レギュレータ１１０は、第２電源電圧Ｖｓを直流電圧である第１電源電圧Ｖｃｃへ変換する。第１電源電圧Ｖｃｃは、第２電源電圧Ｖｓよりも低い電圧であり、例えば５Ｖや３．３Ｖである。第１電源電圧Ｖｃｃは、電源端子ＶＣＣに印加されるとともに、マイクロコントローラ１２０へ供給される。
マイクロコントローラ１２０は、イネーブル端子Ｅ、チップセレクト端子ＣＢ、クロック信号入力端子ＳＫ、入力データ端子ＳＩ、および出力データ端子ＳＯを介してモータドライバ１００と通信を行う。これについては後述するが、特にモータドライバ１００は、チップセレクト端子ＣＢ、クロック信号入力端子ＳＫ、入力データ端子ＳＩ、および出力データ端子ＳＯを有することにより、シリアルペリフェラルインタフェース（ＳＰＩ：Serial Peripheral Interface）と称されるシリアル通信方式で通信を行うことができる。
モータＭ１，Ｍ２は、ＤＣブラシ付きモータである。出力端子ＯＵＴ１とＯＵＴ２との間には、モータＭ１が接続される。出力端子ＯＵＴ２とＯＵＴ３との間には、モータＭ２が接続される。モータドライバ１００は、出力端子ＯＵＴ１～ＯＵＴ３からの出力によりモータＭ１，Ｍ２を駆動することができる。
＜２．第１実施形態＞
次に、先述したモータ駆動システム２００に含まれるモータドライバ１００の第１実施形態について説明する。図２は、第１実施形態に係るモータドライバ１００Ａの構成を示す図である。
モータドライバ１００Ａは、ハーフブリッジ電力出力段を構成するハイサイドトランジスタＱＨ１～ＱＨ３、ローサイドトランジスタＱＬ１～ＱＬ３を有する。ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ１は対を成し、１つのハーフブリッジ電力出力段を構成している。同様にハイサイドトランジスタＱＨ２とローサイドトランジスタＱＬ２、ハイサイドトランジスタＱＨ３とローサイドトランジスタＱＬ３も、それぞれ対を成し各別にハーフブリッジ電力出力段を構成している。こうした構成は３つのハーフブリッジ電力出力段を有していることから、３チャンネルハーフブリッジドライバとも称される。
ここでは一例として、ハイサイドトランジスタＱＨ１～ＱＨ３はｐチャンネルＭＯＳトランジスタで形成され、ローサイドトランジスタＱＬ１～ＱＬ３はｎチャンネルＭＯＳトランジスタで形成しているが、これらに限定されない。例えば、ハイサイドトランジスタＱＨ１～ＱＨ３およびローサイドトランジスタＱＬ１～ＱＬ３をｎチャンネルＭＯＳトランジスタで構成してもよい。また、ＭＯＳトランジスタではなく、例えば、ハイサイドトランジスタＱＨ１～ＱＨ３およびローサイドトランジスタＱＬ１～ＱＬ３は、ＮＰＮバイポーラトランジスタで構成してもよいし、ＰＮＰバイポーラトランジスタで構成してもよい。
モータドライバ１００Ａには出力端子ＯＵＴ１～ＯＵＴ３の３つの出力端子が用意されている。出力端子ＯＵＴ１～ＯＵＴ３は、それぞれのハーフブリッジ電力出力段のハイサイドトランジスタとローサイドトランジスタとが接続される接続ノードＮ１～Ｎ３に接続されている。
先述した図１に示すように、出力端子ＯＵＴ１と出力端子ＯＵＴ２との間にモータＭ１が、出力端子ＯＵＴ２と出力端子ＯＵＴ３との間にモータＭ２が接続される。すなわち、ハーフブリッジ電力出力段と他のハーフブリッジ電力出力段との間にモータを接続してフルブリッジ電力出力段（Ｈブリッジ電力出力段とも言う）でモータを駆動する。フルブリッジ電力出力段でモータを駆動するとモータの正転・逆転の切り替えおよびブレーキが容易になることはよく知られている。
各ハーフブリッジ電力出力段の入力側すなわちハイサイドトランジスタＱＨ１～ＱＨ３、ローサイドトランジスタＱＬ１～ＱＬ３のゲートには駆動回路２Ａ～２Ｃが各別に接続されている。また、ハイサイドトランジスタＱＨ１～ＱＨ３の各ソースには、第２電源電圧Ｖｓが印加される電源電圧端子ＶＳが接続されている。ローサイドトランジスタＱＬ１～ＱＬ３の各ソースには、グランド電位の印加端が接続される。
ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ１からなるハーフブリッジ電力出力段においては、駆動回路２ＡによりハイサイドトランジスタＱＨ１がオン、ローサイドトランジスタＱＬ１がオフとされれば、出力端子ＯＵＴ１はハイ出力となり、駆動回路２ＡによりハイサイドトランジスタＱＨ１がオフ、ローサイドトランジスタＱＬ１がオンとされれば、出力端子ＯＵＴ１はロー出力となり、駆動回路２ＡによりハイサイドトランジスタＱＨ１がオフ、ローサイドトランジスタＱＬ１がオフとされれば、出力端子ＯＵＴ１はハイインピーダンス（Ｈｉ-Ｚ）となる。ハイサイドトランジスタＱＨ２とローサイドトランジスタＱＬ２からなるハーフブリッジ電力出力段、ハイサイドトランジスタＱＨ３とローサイドトランジスタＱＬ３からなるハーフブリッジ電力出力段についても同様であり、出力端子ＯＵＴ２，ＯＵＴ３は、ハイ出力、ロー出力、ハイインピーダンスのいずれかを出力できる。
モータドライバ１００Ａの１つの特徴は、シリアルインタフェース通信によってハイサイドトランジスタＱＨ１～ＱＨ３、ローサイドトランジスタＱＬ１～ＱＬ３を駆動制御できることにある。シリアルインタフェース通信は、クロック信号に同期しながらデータを伝送するシリアル通信方式である。制御ロジック部１は、本発明のシリアルインタフェース通信においてはスレーブの役割を担い、モータドライバ１００Ａに内蔵されるが、その外部端子としてチップセレクト端子ＣＢ、クロック信号入力端子ＳＫ、入力データ端子ＳＩ、および出力データ端子ＳＯが用意されている。これら４つの外部端子にはマスタとしてのマイクロコントローラ１２０（図１）が接続されており、マイクロコントローラ１２０は、制御ロジック部１にクロック信号ＳＣＫ、チップセレクト信号ＣＳＢ、入力データＳＤＩを送出し、また、制御ロジック部１から出力データＳＤＯを受け取る。なお、本発明で採用したシリアルインタフェース通信は、よく知られたシリアルペリフェラルインタフェース（ＳＰＩ：Serial Peripheral Interface）と称される通信方式で車載などに比較的多く採用されるものである。
チップセレクト端子ＣＢには、マスタから与えられたアドレス信号に当たるチップセレクト信号ＣＳＢが入力される。チップセレクト端子ＣＢに入力されるチップセレクト信号ＣＳＢがローレベルの間、ＳＰＩ通信が可能となる。したがって、ＳＰＩ通信のプロトコルはいわゆる負論理で実行される。チップセレクト端子ＣＢは、モータドライバ１００Ａに内蔵された抵抗Ｒ１を介して電源端子ＶＣＣに接続されている。抵抗Ｒ１はいわゆるプルアップ抵抗と称され、チップセレクト端子ＣＢを電源端子ＶＣＣの電圧レベルに保持する。こうした構成によって、マイクロコントローラ１２０から入力されるチップセレクト信号ＣＳＢが入力されていないときにはチップセレクト端子ＣＢの電位はハイレベルに保持されるためにＳＰＩ通信の実行が遮断される。
チップセレクト端子ＣＢには抵抗Ｒ１の他にシュミットバッファＩＳ１が接続されている。シュミットバッファＩＳ１は、チップセレクト信号ＣＳＢの立ち上りと立ち下りで異なる閾値を有する、いわゆるヒステリシスを有するインバータであり、チップセレクト端子ＣＢに入力される信号にノイズが混在したときの誤動作を防止する。
クロック信号入力端子ＳＫにはＳＰＩ通信に用いるクロック信号ＳＣＫが入力される。チップセレクト端子ＣＢに負の信号（ローレベル信号）が入力されている期間であって、クロック信号ＳＣＫが入力されている間、ＳＰＩ通信が可能となる。クロック信号入力端子ＳＫには抵抗Ｒ２およびシュミットバッファＩＳ２が接続されている。抵抗Ｒ２は、いわゆるプルダウン抵抗と称され、クロック信号入力端子ＳＫにクロック信号ＳＣＫが入力されていない間はローレベルに保持する。シュミットバッファＩＳ２は、シュミットバッファＩＳ１と同様の目的で採用しており、クロック信号入力端子ＳＫに不所望なノイズが到来したときのＳＰＩ通信の誤動作を防止する。
入力データ端子ＳＩにはマイクロコントローラ１２０から入力データＳＤＩが入力される。入力データＳＤＩはクロック信号入力端子ＳＫに入力されるクロック信号ＳＣＫ１つ１つに対応して決定されている。制御ロジック部１が例えば、１６ビットのレジスタを有している場合には１６種類の入力データＳＤＩを設定することができる。入力データ端子ＳＩには、抵抗Ｒ３およびシュミットバッファＩＳ３が接続されている。抵抗Ｒ３は、いわゆるプルダウン抵抗と称され、入力データ端子ＳＩに信号が入力されていない間、入力データ端子ＳＩをローレベルに保持する。シュミットバッファＩＳ３は、シュミットバッファＩＳ１，ＩＳ２と同様の目的で用意されている。すなわち、入力データ端子ＳＩに不所望なノイズが到来したときのＳＰＩ通信の誤動作を防止する。
出力データ端子ＳＯから、出力データＳＤＯがマイクロコントローラ１２０に向けて出力される。制御ロジック部１が例えば、１６ビットのレジスタを有している場合には１６種類の出力データＳＤＯが出力される。制御ロジック部１と出力データ端子ＳＯとはバッファＢＵを介して接続されており、両者の間で生じる干渉を抑止する。
イネーブル端子Ｅは例えば、モータドライバ１００Ａをシャットダウンさせる場合などに用いられる。イネーブル端子Ｅにはイネーブル信号ＥＮが印加される。イネーブル端子Ｅには抵抗Ｒ４が接続され、さらにシュミットバッファＩＳ４が接続されている。シュミットバッファＩＳ４を設けた理由は、シュミットバッファＩＳ１～ＩＳ３と同様の目的で用意されている。すなわち、イネーブル端子Ｅに不所望なノイズが到来したときのモータドライバ１００Ａ全体の誤動作を防止するためである。
モータドライバ１００Ａは、さらにパワーオンリセット部３、減電圧保護部４、過電圧保護部５、サーマルシャットダウン部６と、内部電源部７と、を有している。内部電源部７は、電源電圧端子ＶＳに印加される第２電源電圧Ｖｓを所定電圧の内部電圧Ｖｒｅｇに変換する。内部電圧Ｖｒｅｇは、パワーオンリセット部１５０、減電圧保護部４、過電圧保護部５、およびサーマルシャットダウン部６などに供給される。
パワーオンリセット部３は、制御ロジック部１に供給する第１電源電圧Ｖｃｃが所定の大きさを下回ったときに制御ロジック部１への電圧供給を停止させる。例えば、第１電源電圧Ｖｃｃの通常の使用範囲が４．５Ｖ～５．５Ｖである場合、第１電源電圧Ｖｃｃが３．８Ｖになったときに制御ロジック部１の回路機能を十分に保証することができないとみなし、電源電圧の供給を停止させる。
減電圧保護部４は、電源電圧端子ＶＳに供給される第２電源電圧Ｖｓが所定の大きさを下回ったときに出力端子ＯＵＴ１～ＯＵＴ３のすべてをハイインピーダンス（Ｈｉ-Ｚ）に保持する。例えば、第２電源電圧Ｖｓの使用範囲が８Ｖ～３６Ｖである場合、第２電源電圧Ｖｓが例えば４．６Ｖ以下になったときに、ハイサイドトランジスタＱＨ１～ＱＨ３、およびローサイドトランジスタＱＬ１～ＱＬ３のすべてのトランジスタをオフさせることによって、すべての出力端子ＯＵＴ１～ＯＵＴ３をハイインピーダンス（Ｈｉ-Ｚ）に保持する。なお、電源電圧が例えば、５．１Ｖ以上になると再び出力を復帰し、通常動作に戻るように自己復帰させることができる。もちろん、自己復帰させずにラッチさせることも可能である。
過電圧保護部５は、電源端子ＶＳに供給される第２電源電圧Ｖｓが所定の大きさを上回ったときに出力端子ＯＵＴ１～ＯＵＴ３のすべてをハイインピーダンス（Ｈｉ-Ｚ）に保持する。例えば、第２電源電圧Ｖｓの使用範囲が通常８Ｖ～３６Ｖである場合、第２電源電圧Ｖｓが例えば５０Ｖ以上になったときに、ハイサイドトランジスタＱＨ１～ＱＨ３、およびローサイドトランジスタＱＬ１～ＱＬ３のすべてのトランジスタをオフさせることによって、すべての出力端子ＯＵＴ１～ＯＵＴ３をハイインピーダンスに保持する。なお、電源電圧が例えば、４５Ｖ以下になると再び出力を復帰し、通常動作に戻るように自己復帰させることができる。もちろん、自己復帰させずにラッチさせることも可能である。
サーマルシャットダウン部６は、モータドライバ１００Ａのジャンクション温度が例えば１７５℃以上となったときに出力端子ＯＵＴ１～ＯＵＴ３のすべてをハイインピーダンス（Ｈｉ-Ｚ）に保持する。Ｈｉ－Ｚ状態はハイサイドトランジスタＱＨ１～ＱＨ３、およびローサイドトランジスタＱＬ１～ＱＬ３のすべてのトランジスタをオフさせることによって成される。なお、ジャンクション温度が例えば、１７５℃から下がり例えば１５０℃以下になった場合に再び出力を復帰し、通常動作に戻るように自己復帰させることができる。もちろん、自己復帰させずにラッチさせることも可能である。
モータドライバ１００Ａは、これまで説明した外部端子の他に接地端子ＡＧＮＤ，ＰＧＮＤを有し、これらの接地端子はモータドライバ１００Ａの内部配線により電気的に共通接続されている。
図３は、制御ロジック部１とマイクロコントローラ１２０がシリアルインタフェース通信に用いる各種信号を示す。シリアルインタフェース通信において、制御ロジック部１はスレーブであり、マイクロコントローラ１２０はマスタの役目を担う。図３は、シリアルインタフェース通信の１つであり、車載通信ネットワークによく採用されているＳＰＩ通信の信号波形を示す。チップセレクト信号ＣＳＢ、クロック信号ＳＣＫ、および入力データＳＤＩは、マイクロコントローラ１２０から制御ロジック部１に向け一方向に入力される。出力データＳＤＯは制御ロジック部１からマイクロコントローラ１２０に向け一方向に入力される。チップセレクト信号ＣＳＢは、マイクロコントローラ１２０が複数のチップ（デバイス）に接続される場合、どのデバイスに対して読み出し、書き込みを行うかを指定するために用意される。従って、チップセレクト信号ＣＳＢは、マイクロコントローラ１２０が制御ロジック部１を指定したアドレス信号であるとも言える。チップセレクト信号ＣＳＢは、マスタがスレーブを指定した信号という意味合いでスレーブセレクト信号とも言われる。制御ロジック部１は、チップセレクト信号ＣＳＢがローレベルの期間においてＳＰＩ通信が許可されるようになっている。
クロック信号ＳＣＫはマイクロコントローラ１２０からクロック信号入力端子ＳＫを介して、制御ロジック部１に供給される。クロック信号ＳＣＫは、チップセレクト信号ＣＳＢのローレベルの期間、所定のパルス数を発生する。例えば、制御ロジック部１が１６ビットシリアルインタフェースで構成されたときは、チップセレクト信号ＣＳＢのローレベルの期間の間１６個のクロック信号ＳＣＫが存在する。もし、クロック信号ＳＣＫのパルス数が１６個以外であった場合には転送エラーとして判定される。なお、２４ビット，３２ビットのインターフェースとした場合には、クロック信号ＳＣＫのパルス数はそれぞれ２４個，３２個となり、これらのパルス数以外であった場合には、転送エラーとして判定される。転送エラーとして判定されると、出力端子ＯＵＴ１～ＯＵＴ３の出力はすべてハイインピーダンス（Ｈｉ-Ｚ）に設定される。
入力データＳＤＩは、マイクロコントローラ１２０から入力データ端子ＳＩを介して、制御ロジック部１に供給される。入力データＳＤＩは、クロック信号ＳＣＫに同期し、クロック信号ＳＣＫと同じパルス数が生成される。図３を正視すると最左側に最上位ビットＭＳＢが存在し、順次右側に向かいクロック信号ＳＣＫに添って１ビットずつシフトし、最後は最下位ビットＬＳＢに到達する。制御ロジック部１が１６ビットシリアルインタフェースとして構成されたときには、１６個のＳＰＩ入力データを用意することができる。入力データＳＤＩは、制御ロジック部１に内蔵された入力データレジスタに格納される。入力データレジスタに格納された本発明の一実施形態における１６個の具体的な入力データＳＤＩの詳細については後述する。
出力データＳＤＯは、制御ロジック部１より、出力データ端子ＳＯを介して、マイクロコントローラ１２０に送られる。出力データＳＤＯは、クロック信号ＳＣＫおよび入力データＳＤＩに同期する。出力データＳＤＯは、制御ロジック部１に内蔵された出力データレジスタに格納されている。出力データＳＤＯの中で符号Ｘで表した箇所は不定状態すなわち、ハイレベルであるのかローレベルかであるのか決まらない箇所を示す。なお、出力データレジスタに格納された本発明の一実施形態における１６個の具体的な出力データＳＤＯの詳細については後述する。
図４は、制御ロジック部１を１６ビットシリアルインタフェースで構成したときの、入力データレジスタに格納された各種のデータを示す。図４を正視して最左側上段から下段に向かってビット番号が表示される。最上段は最上位ビットＭＳＢに対応し、ビット番号１５で表示されている。
ビット番号１５すなわち最上位ビットＭＳＢには、符号ＳＲＲが与えられ、入力データレジスタをリセットする役目を担い、ビット状態をローレベル（“０”）に選択したときはノーマル状態とされ、ビット状態をハイレベル（“１”）に選択したときは入力データレジスタに格納された各種のデータはリセットされる。
ビット番号１４には、符号ＨＳＣ１が与えられ、ハイサイドトランジスタＱＨ１のオン・オフ状態を設定する。ビット番号１４の状態が“０”または“１”であるとき、ハイサイドトランジスタＱＨ１はそれぞれオフまたはオンに設定される。
ビット番号１３には、符号ＬＳＣ１が与えられ、ローサイドトランジスタＱＬ１のオン・オフ状態を設定する。ビット番号１３の状態が“０”または“１”であるとき、ローサイドトランジスタＱＬ１はそれぞれオフまたはオンに設定される。
ビット番号１２には、符号ＨＳＣ２が与えられ、ハイサイドトランジスタＱＨ２のオン・オフ状態を設定する。ビット番号１２の状態が“０”または“１”であるとき、ハイサイドトランジスタＱＨ２はそれぞれオフまたはオンに設定される。
ビット番号１１には、符号ＬＳＣ２が与えられ、ローサイドトランジスタＱＬ２のオン・オフ状態を設定する。ビット番号１１の状態が“０”または“１”であるとき、ローサイドトランジスタＱＬ２はそれぞれオフまたはオンに設定される。
ビット番号１０には、符号ＨＳＣ３が与えられ、ハイサイドトランジスタＱＨ３のオン・オフ状態を設定する。ビット番号１０の状態が“０”または“１”であるとき、ハイサイドトランジスタＱＨ３はそれぞれオフまたはオンに設定される。
ビット番号９には、符号ＬＳＣ３が与えられ、ローサイドトランジスタＱＬ３のオン・オフ状態を設定する。ビット番号９の状態が“０”または“１”であるとき、ローサイドトランジスタＱＬ３はそれぞれオフまたはオンに設定される。
ビット番号８～４については、図４では未使用となっている。
ビット番号３には、符号ＵＮＤＥＲ ＬＯＡＤが与えられ、負荷オープン検出機能のオン・オフを設定する。ビット番号３の状態が“０”または“１”であるとき、負荷オープン検出機能はそれぞれオンまたはオフに設定される。
ビット番号２には、符号ＴＳＤＳＴＨが与えられ、サーマルシャットダウン部６の条件設定を行う。ビット番号２の状態が“０”に設定されるとラッチ状態を選択し、状態“１”を選択したときには自己復帰を選択する。
ビット番号１には、符号ＰＳＳＴＨが与えられ、減電圧保護部４および過電圧保護部５の保護状態を設定する。ビット番号１の状態が“０”に設定されるとラッチ状態を選択し、状態“１”を選択したときには自己復帰を選択する。
ビット番号０には、符号ＲＥＳＥＲＶＥを与えており、予備として留保している。
なお、図４に示した入力データレジスタを見ると、ビット番号１４，１３において、ビット状態を共に“１”に設定すると、ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ１が同時にオンしてしまうことになる。もしこのような状態で両トランジスタを作動させると、両トランジスタに大電流が流れ、劣化または破壊に至るという不具合を生じかねない。そこで、本発明での一実施形態では、両トランジスタが同時にオンされるという条件に設定されたときには、両トランジスタのいずれか一方をオフするように制御ロジック部１が論理状態を変更する。特にハイサイドトランジスタＱＨ１はオフとし、ローサイドトランジスタＱＬ１はオンとなるように状態が変更されるようにしている。
上記の状態変更は、ビット番号１２，１１、ビット番号１０，９についても同様に設定される。すなわち、ハーフブリッジ電力出力段を構成するハイサイドトランジスタとローサイドトランジスタが同時にオンするという状態は回避するような制御ロジック部１の構成としている。
図５は、制御ロジック部１を１６ビットシリアルインタフェースで構成したときの、出力データレジスタに格納されたデータを示す。図５を正視して最左側上段から下段に向かってビット番号が表示されている。最上段は最上位ビットＭＳＢに対応し、ビット番号１５で表示されている。
ビット番号１５すなわち最上位ビットＭＳＢには、符号ＯＣＤＳが与えられ、過電流保護部の検出状態が示されている。過電流保護部は駆動回路２Ａ～２Ｃに各別に内蔵されている。過電流保護部は、出力端子ＯＵＴ１～ＯＵＴ３のそれぞれに例えば１．５Ａの電流が流れたときに過電流と判定し、過電流を検出した出力端子をハイインピーダンス（Ｈｉ-Ｚ）にラッチする。過電流を検知しないときにはビット状態はローレベル（“０”）であり、過電流を検知したときはハイレベル（“１”）である。
ビット番号１４には、符号ＨＳＳ１が与えられ、ハイサイドトランジスタＱＨ１のオン・オフ状態が表示されている。ビット番号１４のビット状態が“０”または“１”であるとき、ハイサイドトランジスタＱＨ１はそれぞれオフまたはオンに置かれている。
ビット番号１３には、符号ＬＳＳ１が与えられ、ローサイドトランジスタＱＬ１のオン・オフ状態が表示されている。ビット番号１３のビット状態が“０”または“１”であるとき、ローサイドトランジスタＱＬ１はそれぞれオフまたはオンに置かれている。
ビット番号１２には、符号ＨＳＳ２が与えられ、ハイサイドトランジスタＱＨ２のオン・オフ状態が表示されている。ビット番号１２のビット状態が“０”または“１”であるとき、ハイサイドトランジスタＱＨ２はそれぞれオフまたはオンに置かれている。
ビット番号１１には、符号ＬＳＳ２が与えられ、ローサイドトランジスタＱＬ２のオン・オフ状態が表示されている。ビット番号１１のビット状態が“０”または“１”であるとき、ローサイドトランジスタＱＬ１はそれぞれオフまたはオンに置かれている。
ビット番号１０には、符号ＨＳＳ３が与えられ、ハイサイドトランジスタＱＨ３のオン・オフ状態が表示されている。ビット番号１０のビット状態が“０”または“１”であるとき、ハイサイドトランジスタＱＨ３はそれぞれオフまたはオンに置かれている。
ビット番号９には、符号ＬＳＳ３が与えられ、ローサイドトランジスタＱＬ３のオン・オフ状態が表示されている。ビット番号９のビット状態が“０”または“１”であるとき、ローサイドトランジスタＱＬ３はそれぞれオフまたはオンに置かれている。
ビット番号８～４については、図５では未使用となっている。
ビット番号３には、符号ＵＮＤＥＲ ＬＯＡＤＳが与えられ、負荷オープン検出機能による検出状態が示されている。ビット番号３のビット状態が“０”のときはノーマル状態であり、ビット番号３のビット状態が“１”のときはフォルト状態である。
ビット番号２には、符号ＴＳＤＳが与えられ、サーマルシャットダウン部６の状態が示されている。ビット番号２のビット状態が“０”、すなわちローレベルのときはノーマル状態であり、ビット番号２の状態が“１”、すなわちハイレベルのときはフォルト状態に置かれ、ラッチ状態が保持されたままである。
ビット番号１には、符号ＯＶＰＳが与えられ、過電圧保護部５の状態が示されている。ビット番号１のビット状態が“０”、すなわちローレベルのときはノーマル状態であり、ビット番号１のビット状態が“１”、すなわちハイレベルのときはフォルト状態に置かれ、ラッチ状態が保持されたままである。
ビット番号０（ＬＳＢ）には、符号ＵＶＬＯＳを与えられ、減電圧保護部４の状態が示されている。ビット番号０のビット状態が“０”、すなわちローレベルのときはノーマル状態であり、ビット番号０のビット状態が“１”、すなわちハイレベルのときはフォルト状態に置かれ、ラッチ状態が保持されたままである。
次に、本実施形態に係るモータドライバ１００Ａにおけるブレーキモード時の動作について説明する。
本実施形態では、モータドライバ１００Ａにおける制御ロジック部１は、ＳＰＩ通信によりマイクロコントローラ１２０からブレーキモードの指令を受けると、ブレーキモードへ移行する。具体的には、例えば、先述した図４に示される入力データＳＤＩにおける未使用であるビット番号４～８のうちいずれかをブレーキモード指令に使用してもよいし、予備のビット番号０をブレーキモード指令に使用してもよい。
または、図４に示した入力データＳＤＩにおいて、ビット番号１４についてハイサイドトランジスタをオフ、ビット番号１３についてローサイドトランジスタをオン、ビット番号１２についてハイサイドトランジスタをオフ、ビット番号１１についてローサイドトランジスタをオン、ビット番号１０についてハイサイドトランジスタをオフ、ビット番号９についてローサイドトランジスタをオンとすることにより、ブレーキモードへの移行を指令してもよい。
制御ロジック部１がブレーキモードへ移行すると、次のような動作が行われる。ここで、図６は、ハイサイドトランジスタＱＨ１とローサイドトランジスタＱＬ１とから成るハーフブリッジ電力出力段を駆動する駆動回路２Ａの一構成例を示す図である。
図６に示すように、駆動回路２Ａは、ハイサイド駆動回路２１と、ローサイド駆動回路２２と、を有する。
ハイサイド駆動回路２１は、ハイサイドドライバ２１１と、ハイサイドプリドライバ２１２と、を有する。ハイサイドドライバ２１１は、ｐチャンネルＭＯＳトランジスタで構成されるハイサイドトランジスタ２１１Ａと、ｎチャンネルＭＯＳトランジスタで構成されるローサイドトランジスタ２１１Ｂと、を有する。
ハイサイドトランジスタ２１１Ａのソースは、電源電圧の印加端に接続される。ハイサイドトランジスタ２１１Ａのドレインは、ローサイドトランジスタ２１１Ｂのドレインと接続ノードＮ１１で接続される。接続ノードＮ１１は、ハイサイドトランジスタＱＨ１のゲートに接続される。ローサイドトランジスタ２１１Ｂのソースは、接続ノードＮ１に接続される。ハイサイドプリドライバ２１２は、ハイサイドトランジスタ２１１Ａとローサイドトランジスタ２１１Ｂを駆動する。
ハイサイドプリドライバ２１２が動作状態（アクティブ状態）であれば、制御ロジック部１からの指令に基づき、ハイサイドプリドライバ２１２は、ハイサイドトランジスタ２１１Ａをオン、ローサイドトランジスタ２１１Ｂをオフとすることで、ハイサイドトランジスタＱＨ１をオフし、ハイサイドトランジスタ２１１Ａをオフ、ローサイドトランジスタ２１１Ｂをオンとすることで、ハイサイドトランジスタＱＨ１をオンとする。
一方、ローサイド駆動回路２２は、ローサイドドライバ２２１と、ローサイドプリドライバ２２２と、を有する。ローサイドドライバ２２１は、ｐチャンネルＭＯＳトランジスタで構成されるハイサイドトランジスタ２２１Ａと、ｎチャンネルＭＯＳトランジスタで構成されるローサイドトランジスタ２２１Ｂと、を有する。
ハイサイドトランジスタ２２１Ａのソースは、電源電圧の印加端に接続される。ハイサイドトランジスタ２２１Ａのドレインは、ローサイドトランジスタ２２１Ｂのドレインと接続ノードＮ１２で接続される。接続ノードＮ１２は、ローサイドトランジスタＱＬ１のゲートに接続される。ローサイドトランジスタ２２１Ｂのソースは、グランド電位の印加端に接続される。ローサイドプリドライバ２２２は、ハイサイドトランジスタ２２１Ａとローサイドトランジスタ２２１Ｂを駆動する。
ローサイドプリドライバ２２２が動作状態（アクティブ状態）であれば、制御ロジック部１からの指令に基づき、ローサイドプリドライバ２２２は、ハイサイドトランジスタ２２１Ａをオン、ローサイドトランジスタ２２１Ｂをオフとすることで、ローサイドトランジスタＱＬ１をオンし、ハイサイドトランジスタ２２１Ａをオフ、ローサイドトランジスタ２２１Ｂをオンとすることで、ローサイドトランジスタＱＬ１をオフとする。
ここで、先述のように制御ロジック部１は、ブレーキモードへ移行すると、ハイサイドプリドライバ２１２をシャットダウンさせ、ローサイドプリドライバ２２２には動作状態にてローサイドトランジスタＱＬ１をオンとさせる。これにより、ハイサイドトランジスタ２１１Ａおよびローサイドトランジスタ２１１Ｂはともにオフとなり、接続ノードＮ１１はオープン状態となり、ハイサイドトランジスタＱＨ１はオフとされる。一方、ローサイドプリドライバ２２２によりハイサイドトランジスタ２２１Ａはオン、ローサイドトランジスタ２２１Ｂはオフとされ、ローサイドトランジスタＱＬ１はオンとされる。
また、駆動回路２Ｂ，２Ｃ（図２）は、図６で示した駆動回路２Ａと同様な構成であり、ブレーキモードへ移行すると、駆動回路２Ｂ，２Ｃそれぞれにおいてハイサイドプリドライバはシャットダウンされ、ローサイドプリドライバによりローサイドトランジスタＱＬ２，ＱＬ３がオンとされる。
これにより、モータＭ１，Ｍ２（図１）は、ショートブレーキ状態とされる。このように、本実施形態では、ブレーキモードへ移行すると、ハイサイドトランジスタを駆動するハイサイドプリドライバ（ハイサイド駆動回路）はシャットダウンさせるので、消費電流を低減することが可能となる。
特に、モータＭ１，Ｍ２は、パワーウィンドウ、パワーシート、シートベルト、サイドミラー、ワイパーなどを駆動する車載用モータとすれば、車両運転時には大半が停止状態（ブレーキ状態）であるモータであるので、省エネルギーの効果が大きくなり、車両の航続距離の延長を期待できる。
＜３．第１実施形態の変形例＞
図７は、先述した第１実施形態の一変形例に係るモータドライバ１００Ａ’の構成を示す図である。図７に示すモータドライバ１００Ａ’の先述した図２との構成上の相違点は、ブレーキ端子ＢＴを設けていることである。
外部端子であるブレーキ端子ＢＴは、マイクロコントローラ１２０（図１）からブレーキ信号ＢＲＫを入力され、ブレーキ信号ＢＲＫは、制御ロジック部１へ入力される。例えば、ブレーキ信号ＢＲＫがハイレベルとなると、制御ロジック部１はブレーキモードへ移行する。すなわち、本実施形態では、ＳＰＩ通信ではなく、専用の外部端子を用いてモータドライバをブレーキモードへ移行させる。
＜４．第２実施形態＞
次に、本発明の第２実施形態について説明する。図８は、第２実施形態に係るモータドライバ１００Ｂの構成を示す図である。図８に示すモータドライバ１００Ｂの先述した第１実施形態（図２）との構成上の相違点は、ブレーキ端子ＢＴ、アナログスイッチ８、およびインバータ９を設けることである。なお、ブレーキ端子ＢＴについては、先述した第１実施形態の変形例（図７）と同様である。
本実施形態は、図８に示すように、ＳＰＩ通信のためにマイクロコントローラ１２０（図１）と同じ第１電源電圧Ｖｃｃを制御ロジック部１に供給するために、電源端子ＶＣＣが設けられる場合に有効である。
アナログスイッチ８は、電源端子ＶＣＣからローサイドトランジスタＱＬ１のゲートと接続される接続ノードＮＧ１１、ローサイドトランジスタＱＬ２のゲートと接続される接続ノードＮＧ１２、ローサイドトランジスタＱＬ３のゲートと接続される接続ノードＮＧ１３のそれぞれへの経路上に配置され、当該経路の導通／遮断を切替える。
制御ロジック部１は、スイッチ制御信号ＳＷＣをアナログスイッチ８の第１入力端に入力させるとともに、スイッチ制御信号ＳＷＣをインバータ９を介してアナログスイッチ８の第２入力端に入力させる。これにより、制御ロジック部１は、スイッチ制御信号ＳＷＣのハイレベル／ローレベルの切替えにより、アナログスイッチ８のオフ／オンを切替える。アナログスイッチ８がオンの場合、第１電源電圧Ｖｃｃはアナログスイッチ８を介して接続ノードＮＧ１１，ＮＧ１２，ＮＧ１３、すなわち、ローサイドトランジスタＱＬ１，ＱＬ２，ＱＬ３のゲートに印加され、ローサイドトランジスタＱＬ１，ＱＬ２，ＱＬ３はオンとされる。
図９は、図８におけるアナログスイッチ８の具体的な構成例と、ハイサイドスイッチＱＨ１およびローサイドスイッチＱＬ１から成るハーフブリッジ電力出力段を駆動する駆動回路２Ａの一構成例を示す図である。なお、駆動回路２Ａの構成は、先述した図６と同様である。
図９に示すように、アナログスイッチ８は、ｐチャンネルＭＯＳトランジスタ８１とｎチャンネルＭＯＳトランジスタ８２との並列接続構成を有する。
ブレーキ端子ＢＴを介して制御ロジック部１に入力されるブレーキ信号ＢＲＫにより制御ロジック部１がブレーキモードへ移行すると、制御ロジック部１は、スイッチ制御信号ＳＷＣをローレベルとすることでアナログスイッチ８をオンとし、第１電源電圧Ｖｃｃはアナログスイッチ８を介して接続ノードＮＧ１１、すなわちローサイドトランジスタＱＬ１のゲートに印加される。このとき、制御ロジック部１は、ハイサイドプリドライバ２１２およびローサイドプリドライバ２２２をともにシャットダウンさせるので、接続ノードＮ１１，Ｎ１２はオープン状態となる。これにより、ハイサイドトランジスタＱＨ１はオフ、ローサイドトランジスタＱＬ１はオンとされる。
また、駆動回路２Ｂ，２Ｃ（図８）は、図９で示した駆動回路２Ａと同様な構成であり、ブレーキモードへ移行すると、駆動回路２Ｂ，２Ｃそれぞれにおいてハイサイドプリドライバおよびローサイドプリドライバはシャットダウンされる。また、オンとなったアナログスイッチ８により第１電源電圧Ｖｃｃが接続ノードＮＧ１２，ＮＧ１３に印加される。これにより、ハイサイドトランジスタＱＨ２，ＱＨ３はオフ、ローサイドトランジスタＱＬ２，ＱＬ３はオンとされる。
これにより、モータＭ１，Ｍ２は、ショートブレーキ状態とされる。このように、本実施形態では、ブレーキモードへ移行すると、ハイサイドプリドライバ（ハイサイド駆動回路）およびローサイドプリドライバ（ローサイド駆動回路）をシャットダウンさせるので、消費電流を低減することが可能となる。また、アナログスイッチ８を用いることも省電力に繋がる。
なお、本実施形態において、ブレーキ端子ＢＴを設けず、ＳＰＩ通信によりブレーキモードへ移行する変形例を採用してもよい。
＜５．第３実施形態＞
次に、本発明の第３実施形態について説明する。図１０は、本発明の第３実施形態に係るモータドライバ１００Ｃの構成を示す図である。
図１０に示すモータドライバ１００Ｃでは、制御ロジック部１はＳＰＩ通信を行う機能を有さないので、制御ロジック部１へ第１電源電圧Ｖｃｃを供給するための電源端子ＶＣＣは備えていない。これにより、モータドライバ１００Ｃでは、電源電圧端子ＶＳに印加される第２電源電圧Ｖｓが内部電源部７により変換されて制御ロジック部１に供給される。また、モータドライバ１００Ｃは、ブレーキ端子ＢＴを有している。
さらに、モータドライバ１００Ｃには、ゲート電圧生成部（駆動信号生成部）１０が設けられる。ゲート電圧生成部１０は、電源電圧端子ＶＳに印加される第２電源電圧Ｖｓに基づいてゲート電圧（制御端駆動信号）ＶＧを生成し、生成したゲート電圧ＶＧを接続ノードＮＧ１１，ＮＧ１２、すなわちローサイドトランジスタＱＬ１，ＱＬ２のゲートに印加させる。また、ブレーキ信号ＢＲＫに応じてゲート電圧生成部１０は、ゲート電圧ＶＧのオンオフを切替える。
図１１は、図１０におけるゲート電圧生成部１０の一構成例と、ハイサイドスイッチＱＨ１およびローサイドスイッチＱＬ１から成るハーフブリッジ電力出力段を駆動する駆動回路２Ａの一構成例を示す図である。なお、駆動回路２Ａの構成は、先述した図６と同様である。
図１１に示すように、ゲート電圧生成部１０は、プルアップ抵抗１０Ａと、ｎチャンネルＭＯＳトランジスタで構成されるｎＭＯＳ１０Ｂと、インバータ１０Ｃ，１０Ｄと、ｐチャンネルＭＯＳトランジスタで構成されるｐＭＯＳ１０Ｅと、抵抗１０Ｆと、ツェナーダイオード１０Ｇと、を有している。
プルアップ抵抗１０Ａの一端は、電源電圧端子ＶＳに接続される。プルアップ抵抗１０Ａの他端は、ｎＭＯＳ１０Ｂのドレインに接続ノードＮ１０１で接続される。ｎＭＯＳ１０Ｂのソースは、グランド電位の印加端に接続される。接続ノードＮ１０１は、インバータ１０Ｃの入力端に接続される。インバータ１０Ｃの出力端は、インバータ１０Ｄの入力端に接続される。インバータ１０Ｄの出力端は、ｐＭＯＳ１０Ｅのゲートに接続される。ｐＭＯＳ１０Ｅのソースは、電源電圧端子ＶＳに接続される。ｐＭＯＳ１０Ｅのドレインは、抵抗１０Ｆの一端に接続される。抵抗１０Ｆの他端は、ツェナーダイオード１０Ｇのカソードに接続ノードＮ１０２で接続される。ツェナーダイオード１０Ｇのアノードは、グランド電位の印加端に接続される。接続ノードＮ１０２は、ローサイドトランジスタＱＬ１のゲートに接続ノードＮＧ１１で接続される。
ブレーキ信号ＢＲＫがローレベルでブレーキモードのオフを示す場合、ｎＭＯＳ１０Ｂはオフとなり、インバータ１０Ｃの入力がハイレベルとなり、インバータ１０Ｄの出力がハイレベルとなり、ｐＭＯＳ１０Ｅはオフとなる。これにより、ゲート電圧ＶＧは、ハイサイドスイッチ２２１Ａとローサイドスイッチ２２１Ｂのオンオフ状態に依存する。
一方、ブレーキ信号ＢＲＫがハイレベルでブレーキモードがオンとなった場合、ｎＭＯＳ１０Ｂがオンとなり、インバータ１０Ｃの入力はローレベルとなり、インバータ１０Ｄの出力がローレベルとなり、ｐＭＯＳ１０Ｅはオンとなる。このとき、制御ロジック部１は、ブレーキ信号ＢＲＫがハイレベルとなったことを受け、ハイサイドプリドライバ２１２およびローサイドプリドライバ２２２をともにシャットダウンさせるので、接続ノードＮ１１，Ｎ１２はオープン状態となる。これにより、ハイサイドトランジスタＱＨ１はオフとなる。また、ｐＭＯＳ１０Ｅがオンとなることにより、ゲート電圧ＶＧはツェナーダイオード１０Ｇによりツェナー電圧にクランプされ、ローサイドトランジスタＱＬ１はオンとなる。なお、抵抗１０Ｆは、電流制限用の抵抗として機能する。
また、駆動回路２Ｂ（図１０）は、図１１で示した駆動回路２Ａと同様な構成であり、ブレーキモードへ移行すると、駆動回路２Ｂにおいてハイサイドプリドライバおよびローサイドプリドライバはシャットダウンされる。また、ツェナー電圧にクランプされたゲート電圧ＶＧが接続ノードＮＧ１２に印加される。これにより、ハイサイドトランジスタＱＨ２はオフ、ローサイドトランジスタＱＬ２はオンとされる。
これにより、出力端子ＯＵＴ１，ＯＵＴ２間に接続される不図示のモータは、ショートブレーキ状態とされる。このように、本実施形態では、ブレーキモードへ移行すると、ハイサイドプリドライバ（ハイサイド駆動回路）およびローサイドプリドライバ（ローサイド駆動回路）をシャットダウンさせるので、消費電流を低減することが可能となる。また、ゲート電圧生成部１０においてプルアップ抵抗１０Ａおよび抵抗１０Ｆを流れる消費電流は小さくすることが可能である。
＜６．車載システムへの適用例＞
以上説明した各種実施形態に係るモータドライバは、各種の車載システムに適用が可能である。ここでは、モータドライバを車載システムの一例としてパワーウィンドウシステムに適用した例について説明する。
図１２は、本発明の実施形態に係るモータドライバ１００を適用したパワーウィンドウシステム４５０の一構成例を示す概略図である。図１２に示すパワーウィンドウシステム４５０は、ウィンドウ４００を駆動するためのシステムであり、モータドライバ１００と、モータ３００と、レギュレータ３５０と、ウィンドウ４００と、を有する。
モータドライバ１００は、ＤＣブラシ付きモータであるモータ３００を駆動制御する。レギュレータ３５０は、いわゆるアーム式のレギュレータであり、モータ３００の回転駆動により、ウィンドウ４００を上下に移動させる機構である。なお、レギュレータは、これに限らず、例えばいわゆるワイヤ式のレギュレータとしてもよい。ウィンドウ４００は、例えば車両の両側側面の前後に配置される。
モータドライバ１００によるモータ３００の回転駆動により、ウィンドウ４００が上下方向位置を調整された後は、モータドライバ１００はブレーキモードへ移行し、モータ３００はショートブレーキ状態となり、ウィンドウ４００は位置を固定される。従って、車両運転時の大半はモータドライバ１００はブレーキモードとなるので、先述した各種実施形態による省エネルギーの効果が大きくなる。なお、先述したように、本発明を効果的に適用可能な車載システムは、他にも例えばパワーシートシステム、シートベルトシステム、サイドミラーシステム、ワイパーシステムなど多岐にわたる。
＜７．その他＞
以上、本発明の実施形態について説明したが、本発明の趣旨の範囲内であれば、実施形態は種々の変更が可能である。
本発明は、例えば車載用モータの駆動用途などに利用することができる。
１００、１００Ａ～１００Ｃ モータドライバ
１１０ 電圧レギュレータ
１２０ マイクロコントローラ
１５０ バッテリ電源
２００ モータ駆動システム
３００ モータ
３５０ レギュレータ
４００ ウィンドウ
４５０ パワーウィンドウシステム
１ 制御ロジック部
２Ａ～２Ｃ 駆動回路
２１ ハイサイド駆動回路
２１１ ハイサイドドライバ
２１１Ａ ハイサイドトランジスタ
２１１Ｂ ローサイドトランジスタ
２１２ ハイサイドプリドライバ
２２ ローサイド駆動回路
２２１ ローサイドドライバ
２２１Ａ ハイサイドトランジスタ
２２１Ｂ ローサイドトランジスタ
２２２ ローサイドプリドライバ
３ パワーオンリセット部
４ 減電圧保護部
５ 過電圧保護部
６ サーマルシャットダウン部
７ 内部電源部
８ アナログスイッチ
９ インバータ
１０ ゲート電圧生成部
ＱＨ１～ＱＨ３ ハイサイドトランジスタ
ＱＬ１～ＱＬ３ ローサイドトランジスタ
Ｍ１，Ｍ２ モータ
ＶＳ 電源電圧端子
ＶＣＣ 電源端子
ＯＵＴ１～ＯＵＴ３ 出力端子
Ｅ イネーブル端子
ＣＢ チップセレクト端子
ＳＫ クロック信号入力端子
ＳＩ 入力データ端子
ＳＯ 出力データ端子
ＢＴ ブレーキ端子

Claims (6)

  1. 第１ハイサイドトランジスタと第１ローサイドトランジスタとで構成され、モータを駆動するための第１ハーフブリッジ電力出力段と、
    第２ハイサイドトランジスタと第２ローサイドトランジスタとで構成され、前記モータを駆動するための第２ハーフブリッジ電力出力段と、
    前記第１ハイサイドトランジスタを駆動する第１ハイサイド駆動回路と、
    前記第１ローサイドトランジスタを駆動する第１ローサイド駆動部と、
    前記第２ハイサイドトランジスタを駆動する第２ハイサイド駆動回路と、
    前記第２ローサイドトランジスタを駆動する第２ローサイド駆動部と、
    制御部と、
    を有し、
    第１ハイサイドトランジスタと第１ローサイドトランジスタとが接続される第１ノードと、第２ハイサイドトランジスタと第２ローサイドトランジスタとが接続される第２ノードと、の間に前記モータが接続可能であり、
    ブレーキモードへ移行すると、前記第１ローサイド駆動部によって前記第１ローサイドトランジスタがオンとされるとともに、前記制御部は、前記第１ハイサイド駆動回路をシャットダウンさせることで前記第１ハイサイドトランジスタをオフとさせ、かつ、前記第２ハイサイド駆動回路によって前記第２ハイサイドトランジスタがオフとされ、前記第２ローサイド駆動部によって前記第２ローサイドトランジスタがオンとされ、
    前記第１ハイサイドトランジスタに第２電源電圧を印加させるための電源電圧端子と、
    外部からブレーキ信号を受ける専用外部端子であるブレーキ端子と、
    前記第２電源電圧に基づいて前記第１ローサイドトランジスタの制御端に印加する制御端駆動信号を生成する駆動信号生成部と、
    をさらに有し、
    前記第１ローサイド駆動部は、前記第１ローサイドトランジスタを駆動する第１ローサイド駆動回路と、前記駆動信号生成部と、を有し、
    前記ブレーキモードへの移行を指令する前記ブレーキ信号が前記ブレーキ端子に入力されると、前記駆動信号生成部は、前記第１ローサイドトランジスタをオンさせる前記制御端駆動信号を生成するとともに、前記制御部は、前記第１ローサイド駆動回路をシャットダウンさせ、
    前記駆動信号生成部は、
    前記電源電圧端子が一端に接続される第１抵抗と、
    前記第１抵抗の他端とグランド電位の印加端との間に接続されて前記ブレーキ信号により制御端を駆動される第１トランジスタと、
    前記第１抵抗の他端と前記第１トランジスタとが接続される第１接続ノードに接続される入力端を有するインバータ段と、
    前記電源電圧端子と第２抵抗の一端との間に接続されて前記インバータ段の出力により制御端を駆動される第２トランジスタと、
    前記第２抵抗の他端と接続されるカソードを有するツェナーダイオードと、
    を有し、
    前記第２抵抗の他端と前記カソードとが接続される第２接続ノードは、前記第１ローサイドトランジスタの制御端に接続される、モータドライバ。
  2. 請求項１に記載のモータドライバと、
    前記モータドライバにより駆動される車載用モータと、を有するモータ駆動システム。
  3. 前記車載用モータは、ウィンドウ、シート、シートベルト、ミラー、ワイパーのいずれかを駆動するモータである、請求項２に記載のモータ駆動システム。
  4. モータドライバと、マイクロコントローラと、を有するモータ駆動システムであって、
    前記モータドライバは、
    第１ハイサイドトランジスタと第１ローサイドトランジスタとで構成され、モータを駆動するための第１ハーフブリッジ電力出力段と、
    第２ハイサイドトランジスタと第２ローサイドトランジスタとで構成され、前記モータを駆動するための第２ハーフブリッジ電力出力段と、
    前記第１ハイサイドトランジスタを駆動する第１ハイサイド駆動回路と、
    前記第１ローサイドトランジスタを駆動する第１ローサイド駆動部と、
    前記第２ハイサイドトランジスタを駆動する第２ハイサイド駆動回路と、
    前記第２ローサイドトランジスタを駆動する第２ローサイド駆動部と、
    制御部と、
    を有し、
    第１ハイサイドトランジスタと第１ローサイドトランジスタとが接続される第１ノードと、第２ハイサイドトランジスタと第２ローサイドトランジスタとが接続される第２ノードと、の間に前記モータが接続可能であり、
    ブレーキモードへ移行すると、前記第１ローサイド駆動部によって前記第１ローサイドトランジスタがオンとされるとともに、前記制御部は、前記第１ハイサイド駆動回路をシャットダウンさせることで前記第１ハイサイドトランジスタをオフとさせ、かつ、前記第２ハイサイド駆動回路によって前記第２ハイサイドトランジスタがオフとされ、前記第２ローサイド駆動部によって前記第２ローサイドトランジスタがオンとされ、
    前記モータドライバは、
    前記制御部との間でシリアル通信を行う外部の前記マイクロコントローラに供給される第１電源電圧を前記制御部へ供給するための電源端子と、
    前記電源端子から前記第１ローサイドトランジスタの制御端への経路の導通／遮断を切替えるアナログスイッチと、
    をさらに有し、
    前記第１電源電圧は、前記第１ハイサイドトランジスタおよび前記第２ハイサイドトランジスタに供給される第２電源電圧よりも低く、
    前記第１ローサイド駆動部は、前記第１ローサイドトランジスタを駆動する第１ローサイド駆動回路と、前記アナログスイッチと、を有し、
    前記制御部は、前記ブレーキモードへ移行すると、前記アナログスイッチをオンとするとともに、前記第１ローサイド駆動回路をシャットダウンさせる、モータ駆動システム。
  5. 前記モータドライバは、
    外部からブレーキ信号を受ける専用外部端子であるブレーキ端子と、
    前記ブレーキ端子と前記制御部との間に接続され、前記ブレーキ信号を伝達する信号線と、
    をさらに有し、
    前記制御部は、前記ブレーキ端子を介して入力された前記ブレーキ信号に基づいて前記ブレーキモードへ移行する、請求項４に記載のモータ駆動システム。
  6. 前記制御部は、前記シリアル通信により指令を受けることで前記ブレーキモードへ移行する、請求項４に記載のモータ駆動システム。
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