JP7331521B2 - 電子部品内蔵基板 - Google Patents

電子部品内蔵基板 Download PDF

Info

Publication number
JP7331521B2
JP7331521B2 JP2019135917A JP2019135917A JP7331521B2 JP 7331521 B2 JP7331521 B2 JP 7331521B2 JP 2019135917 A JP2019135917 A JP 2019135917A JP 2019135917 A JP2019135917 A JP 2019135917A JP 7331521 B2 JP7331521 B2 JP 7331521B2
Authority
JP
Japan
Prior art keywords
electronic component
ground plane
region
wiring layer
opening
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019135917A
Other languages
English (en)
Other versions
JP2021019168A (ja
Inventor
健 横山
和俊 露谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TDK Corp
Original Assignee
TDK Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TDK Corp filed Critical TDK Corp
Priority to JP2019135917A priority Critical patent/JP7331521B2/ja
Priority to PCT/JP2020/027045 priority patent/WO2021015008A1/ja
Priority to TW109124373A priority patent/TWI756744B/zh
Publication of JP2021019168A publication Critical patent/JP2021019168A/ja
Application granted granted Critical
Publication of JP7331521B2 publication Critical patent/JP7331521B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/12Mountings, e.g. non-detachable insulating substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structure Of Printed Boards (AREA)

Description

本発明は電子部品内蔵基板に関し、特に、大面積のグランドプレーンと重なる位置に電子部品が埋め込まれた構造を有する電子部品内蔵基板に関する。
電子部品内蔵基板においては、特許文献1及び2に記載されるように、大面積のグランドプレーンと重なるように半導体ICなどの電子部品が埋め込まれることがある。平面視で電子部品とグランドプレーンが重なるように配置すれば、電子部品内蔵基板内を伝送する信号の信号品質が高められるとともに、電子部品の動作によって生じる熱を効率よく放熱することが可能となる。
特開2008-91471号公報 特開2012-209527号公報
しかしながら、特許文献1に記載された電子部品内蔵基板においては、グランドプレーンに多数の開口部が形成されており、これら開口部が電子部品と重なる位置に設けられていることから、開口部の存在によって放熱性が低下するという問題があった。一方、特許文献2に記載された電子部品内蔵基板は、開口部を持たないグランドプレーンによって電子部品が覆われていることから高い放熱性を得ることができるものの、出荷前に行われる吸湿感度レベル試験(MSL試験)において、電子部品と絶縁層の界面に剥離が生じやすいという問題があった。
したがって、本発明は、グランドプレーンと重なる位置に電子部品が埋め込まれた構造を有する電子部品内蔵基板において、高い放熱性を確保しつつ、吸湿感度レベル試験における剥離の発生を防止することを目的とする。
本発明による電子部品内蔵基板は、第1、第2及び第3の絶縁層と、第1の絶縁層と第2の絶縁層の間に埋め込まれた第1の配線層と、第2の絶縁層と第3の絶縁層の間に埋め込まれた電子部品とを備え、第1の配線層はグランドプレーンを含み、電子部品は平面視でグランドプレーンと重なる位置に配置され、第1の配線層は平面視で電子部品の角部と重なる点を中心に電子部品の短辺の1/3を半径とした円に囲まれた第1の領域を含み、第1の領域に位置するグランドプレーンには開口部が形成されていることを特徴とする。
本発明によれば、電子部品の角部近傍と重なる第1の領域においてグランドプレーンに開口部が形成されていることから、第2及び第3の絶縁層に含まれる水分が抜けやすくなる。これにより、最も剥離が生じやすい電子部品の角部近傍における密着性を高めることが可能となる。
本発明において、電子部品は第1及び第2のエッジを有し、角部は第1及び第2のエッジの終端部によって構成され、第1及び第2のエッジの少なくとも一方は、グランドプレーンと重ならない区間よりも、グランドプレーンと重なる区間の方が長くても構わない。このような構造であっても、電子部品の角部近傍において剥離が生じやすいことから、グランドプレーンに開口部を設けることによってこれを防止することが可能となる。この場合、第1及び第2のエッジの少なくとも一方は、全区間がグランドプレーンと重なっていても構わない。このような構造の場合、電子部品の角部近傍における剥離がより生じやすいが、グランドプレーンに開口部を設けることによって剥離を防止することが可能となる。
本発明において、第1の配線層は、平面視で電子部品と重なり、且つ、第1の領域と重複しない第2の領域をさらに含み、第1の領域におけるグランドプレーンのパターン形成密度は、第2の領域におけるグランドプレーンのパターン形成密度よりも低くても構わない。このような構造は、第2及び第3の絶縁層に含まれる水分がより抜けにくい構造であるが、グランドプレーンに開口部を設けることによって水分が抜けやすくなる。しかも、電子部品と重なる第2の領域においてはグランドプレーンのパターン形成密度が高いことから、十分な放熱性を確保することも可能となる。
本発明において、第2の領域の全面にグランドプレーンが存在しても構わない。これによれば、より高い放熱性を得ることが可能となる。
本発明において、第1及び第2の領域を包含する矩形領域を第1の配線層に定義した場合、第1の配線層は、矩形領域に包含され、且つ、第1及び第2の領域のいずれとも重複しない第3の領域をさらに含み、第1の領域におけるグランドプレーンのパターン形成密度は、第3の領域におけるグランドプレーンのパターン形成密度よりも低くても構わない。これによれば、より大面積のグランドプレーンが用いられることから、電子部品内蔵基板内を伝送する信号の信号品質がより高められるとともに、よりいっそう高い放熱性を得ることが可能となる。
本発明において、第3の領域の全面にグランドプレーンが存在しても構わない。これによれば、電子部品内蔵基板内を伝送する信号の信号品質がさらに高められるとともに、さらに高い放熱性を得ることが可能となる。
本発明による電子部品内蔵基板は、第1の絶縁層を介して第1の配線層とは反対側に位置する第2の配線層をさらに備え、第2の配線層はグランドプレーンを含み、第2の配線層は第1の配線層の第1の領域と重なる第4の領域を含み、第4の領域に位置するグランドプレーンには開口部が形成されていることが好ましい。これによれば、第2の配線層に形成されたグランドプレーンによって水分の排出経路が塞がれることがない。この場合、第1の領域に形成された開口部と、第4の領域に形成された開口部は、平面視で重なりを有していることが好ましい。これによれば、水分がより抜けやすくなる。
本発明において、電子部品は半導体ICであり、端子電極が形成された主面とは反対側に位置する裏面がグランドプレーンと向かい合うよう、第2の絶縁層と第3の絶縁層の間に埋め込まれていても構わない。これによれば、半導体ICの裏面のほぼ全面をグランドプレーンで覆うことが可能となる。
このように、本発明によれば、グランドプレーンと重なる位置に電子部品が埋め込まれた構造を有する電子部品内蔵基板において、高い放熱性を確保しつつ、吸湿感度レベル試験における剥離の発生を防止することが可能となる。
図1は、本発明の好ましい実施形態による電子部品内蔵基板1の構造を説明するための模式的な断面図である。 図2は、電子部品40と開口部Hの位置関係を説明するための模式図である。 図3は、第1の例による開口部Hの位置を説明するための模式図である。 図4は、第2の例による開口部Hの位置を説明するための模式図である。 図5は、第3の例による開口部Hの位置を説明するための模式図である。 図6は、第4の例による開口部Hの位置を説明するための模式図である。 図7は、第5の例による開口部Hの位置を説明するための模式図である。 図8は、第6の例による開口部Hの位置を説明するための模式図である。 図9は、第7の例による開口部Hの位置を説明するための模式図である。 図10は、第8の例による開口部Hの位置を説明するための模式図である。 図11は、第9の例による開口部Hの位置を説明するための模式図である。 図12は、第10の例による電子部品40の平面形状を説明するための模式図である。
以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。
図1は、本発明の好ましい実施形態による電子部品内蔵基板1の構造を説明するための模式的な断面図である。
図1に示すように、本実施形態による電子部品内蔵基板1は、4層の絶縁層11~14と、絶縁層11~14の表面にそれぞれ形成された配線層L1~L4と、配線層L2と配線層L3の間に埋め込まれた電子部品40を備える。特に限定されるものではないが、最上層に位置する絶縁層11及び最下層に位置する絶縁層14は、ガラス繊維などの芯材にガラスエポキシなどの樹脂材料を含浸させたコア層であっても構わない。これに対し、絶縁層12,13は、ガラスクロスなどの芯材を含まない樹脂材料からなるものであっても構わない。特に、絶縁層11,14の熱膨張係数は、絶縁層12,13の熱膨張係数よりも小さいことが好ましい。電子部品40の種類については特に限定されないが、例えば半導体ICであっても構わない。図1に示す例では、端子電極41が形成された主面が上側を向くよう、フェースアップ方式で電子部品40が埋め込まれている。
配線層L1は最上層に位置する配線層であり、その大部分はソルダーレジスト21によって覆われている。配線層L1のうち、ソルダーレジスト21によって覆われていない領域は、チップ部品などが搭載される外部端子E1を構成する。配線層L4は最下層に位置する配線層であり、その大部分はソルダーレジスト22によって覆われている。配線層L4のうち、ソルダーレジスト22によって覆われていない領域は、ハンダを介してマザーボードに接続される外部端子E2を構成する。これに対し、配線層L2,L3は内層に位置する。このうち、配線層L2は絶縁層11と絶縁層12の間に位置し、配線層L3は絶縁層13と絶縁層14の間に位置する。そして、配線層L1と配線層L2はビア導体31を介して接続され、配線層L2と電子部品40の端子電極41はビア導体32を介して接続され、配線層L2と配線層L3はビア導体33を介して接続され、配線層L3と配線層L4はビア導体34を介して接続される。
図1に示すように、配線層L3には、グランドプレーンGが設けられている。グランドプレーンGは、グランド電位が与えられる大面積のベタパターンであり、平面視で電子部品40と重なる位置に設けられている。グランドプレーンGは、他の配線層L1,L2,L4に形成された信号配線を伝送する信号の信号品質を高めるとともに、電子部品40の動作によって生じる熱を効率よく放熱する役割を果たす。
しかしながら、グランドプレーンGが完全なベタパターンであると、絶縁層12,13に含まれる水分の放出ルートがグランドプレーンGによって遮蔽され、電子部品40の近傍に水分が残留するおそれが生じる。電子部品40の近傍に水分が残留すると、ハンダリフロー工程において水分の膨張が生じ、これによって電子部品40と絶縁層13の界面に剥離が生じるおそれがある。この点に鑑み、本実施形態による電子部品内蔵基板1においては、グランドプレーンGの一部に開口部Hを設け、ここから水分の放出を可能としている。
図2は、電子部品40と開口部Hの位置関係を説明するための模式図である。電子部品40は、裏面側において絶縁層13と接している。電子部品40は、裏面の中央に位置する領域42においては絶縁層13からの剥離が生じにくいものの、エッジ部において剥離が生じやすい。特に、裏面のエッジ部のうち、角部から離れた領域43よりも角部に近い領域44において剥離が生じやすい。本実施形態において、領域43,44の長さは、電子部品40の一辺の長さの1/3として定義する。ここで、領域44において剥離が生じやすいのは、水分を含んだ絶縁層13が熱膨張すると、熱膨張係数の差に起因する応力が電子部品40の角部に集中するためである。したがって、電子部品40の剥離を防止するためには、角部近傍に残留する水分をハンダリフロー前に効率よく放出する必要があり、これを実現すべく、平面視で電子部品40の角部近傍に開口部Hを設けている。これにより、ハンダリフローの前段階で実行されるプリヒート工程において、絶縁層12,13に含まれる水分が開口部Hを介して排出され、少なくとも電子部品40の角部近傍における水分量が大幅に低下することから、ハンダリフローを行っても、電子部品40の剥離が生じにくくなる。
図3は、グランドプレーンGに形成する開口部Hの位置についてより詳細に説明するための模式図である。上述の通り、電子部品40の剥離は裏面のエッジ部において生じやすいが、特に、角部に近い領域44において剥離が生じやすい。このため、この領域44の周囲に残留する水分が効率よく放出されるよう、開口部Hの位置を決定する必要がある。この点に鑑み、本実施形態による電子部品内蔵基板1においては、平面視で電子部品40の角部と重なる点Cを中心に電子部品40の一辺の1/3を半径とした円に囲まれた領域A1を配線層L3に定義し、この領域A1内に開口部Hを配置する。配線層L4にも電子部品40と重なる位置にグランドプレーンGが存在する場合には、平面視で領域A1と一致する領域A4を配線層L4に定義し、この領域A4内に開口部を配置することが好ましい。これは、配線層L4にベタパターンのグランドプレーンGが存在する場合、配線層L3に開口部Hを設けるだけでは水分が効率よく放出されないからである。この場合、図1に示すように、配線層L3に設けた開口部Hと配線層L4に設けた開口部H4は、平面視で重なりDを有していることが好ましい。
図3に示す第1の例では、領域A1のうち平面視で電子部品40と重ならない位置にそれぞれ1個の開口部Hを配置している。配線層L3のうち、平面視で電子部品40と重なり、且つ、領域A1と重複しない領域を領域A2と定義し、領域A1,A2を包含する矩形領域Aに包含され、且つ、領域A1,A2のいずれとも重複しない領域を領域A3と定義した場合、領域A2,A3の全面にグランドプレーンGが存在する。これにより、電子部品40の角部近傍に残留する水分をプリヒート工程において排出することができるだけでなく、電子部品40の動作によって生じる熱をグランドプレーンGを介して効率よく放熱することが可能となる。つまり、水分の排出特性と放熱特性を両立することが可能となる。
図4に示す第2の例では、領域A1のうち平面視で電子部品40と重なる位置にそれぞれ1個の開口部Hを配置している。領域A2,A3については全面にグランドプレーンGが存在する。このように、開口部Hは、電子部品40と重なる位置に設けても構わない。
図5に示す第3の例では、領域A1のうち平面視で電子部品40と重なる位置及び重ならない位置にそれぞれ1個ずつ開口部Hを配置している。領域A2,A3については全面にグランドプレーンGが存在する。このように、開口部Hは、電子部品40と重なる位置と重ならない位置の両方に設けても構わない。
図6に示す第4の例では、領域A1のうち平面視で電子部品40の角部と重なる位置にそれぞれ1個の開口部Hを配置している。領域A2,A3については全面にグランドプレーンGが存在する。このように、開口部Hは、電子部品40の角部と重なる位置に設けても構わない。
図7に示す第5の例では、領域A1のうち平面視で電子部品40と重ならない位置に、エッジ部に沿ってそれぞれ3個の開口部Hを配置している。領域A2,A3については全面にグランドプレーンGが存在する。このように、開口部Hは、電子部品40のエッジ部に沿って複数設けても構わない。
図8に示す第6の例では、電子部品40と重ならないよう、電子部品40のエッジ部に沿って複数の開口部Hが規則的に配列されている。開口部Hの大部分は領域A1に位置するが、一部の開口部Hについては領域A3に位置する。領域A2については全面にグランドプレーンGが存在する。このように、開口部Hの一部は、領域A3に位置していても構わない。この場合であっても、領域A1におけるグランドプレーンGのパターン形成密度が領域A3におけるグランドプレーンGのパターン形成密度よりも低くなるよう、開口部Hをレイアウトすれば、水分の排出特性と放熱特性を両立することが可能となる。
図9に示す第7の例では、電子部品40のエッジと重なるよう、電子部品40のエッジ部に沿って複数の開口部Hが規則的に配列されている。開口部Hの大部分は領域A1に位置するが、一部の開口部Hについては領域A2,A3に位置する。このように、開口部Hの一部は、領域A2,A3に位置していても構わない。この場合であっても、領域A1におけるグランドプレーンGのパターン形成密度が領域A2におけるグランドプレーンGのパターン形成密度よりも低くなるよう、開口部Hをレイアウトすれば、水分の排出特性と放熱特性を両立することが可能となる。
図10に示す第8の例では、電子部品40の大部分が配線層L3のグランドプレーンGと重なっていないものの、電子部品40のエッジ51,52の全区間が配線層L3のグランドプレーンGと重なっている。電子部品40のエッジ53,54については、一部分のみがグランドプレーンGと重なっている。電子部品40の角部は、エッジ51又は52の終端部とエッジ53又は54の終端部によって構成される。このような場合であっても、エッジ51,52と重なるグランドプレーンGがベタパターンであると、角部近傍において剥離が生じることがある。このため、図10に示すように、領域A1に開口部Hを設けることによって、角部近傍における剥離を防止することが可能となる。このように、電子部品40の大部分が配線層L3のグランドプレーンGと重なっていない場合であっても、電子部品40のあるエッジが配線層L3のグランドプレーンGと重なっている場合、開口部Hが存在しないと、角部において剥離が生じやすくなる。このような現象は、電子部品40のあるエッジの全区間がグランドプレーンGと重なっている場合には顕著であるが、全区間がグランドプレーンGと重なっていなくても、グランドプレーンGと重ならない区間よりもグランドプレーンGと重なる区間の方が長いエッジが存在する場合には問題となり得るため、図10に示すように、領域A1に開口部Hを設けることによって剥離を防止することが好ましい。
図11に示す第9の例では、電子部品40のエッジ51,52の大部分が配線層L3のグランドプレーンGと重なっているものの、図10に示す第8の例とは異なり、エッジ51,54によって構成される角部や、エッジ52,53によって構成される角部は配線層L3のグランドプレーンGと重なっていない。このようなケースでは、上記角部における剥離は生じにくいことから、エッジ51,53によって構成される角部に対応する領域A1、並びに、エッジ52,54によって構成される角部に対応する領域A1に開口部Hを設ければよい。このように、本発明において全ての角部に対応して開口部Hを設ける必要はない。
また、図12に示す第10の例のように、電子部品40の平面形状が長方形である場合、領域A1を定義する円の半径は、電子部品40の短辺の1/3とすればよい。
以上説明したように、本実施形態による電子部品内蔵基板1は、電子部品40と重なる位置に大面積のグランドプレーンGが設けられていることから、放熱特性及び信号品質が高められる。しかも、電子部品40の角部近傍に位置するグランドプレーンGに開口部Hが設けられていることから、吸湿した絶縁層12,13から効率よく水分を排出することが可能となる。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
1 電子部品内蔵基板
11~14 絶縁層
21,22 ソルダーレジスト
31~34 ビア導体
40 電子部品
41 端子電極
42~44 領域
51~54 エッジ
A 矩形領域
A1 第1の領域
A2 第2の領域
A3 第3の領域
C 点
D 重なり
E1,E2 外部端子
G グランドプレーン
H,H4 開口部
L1~L4 配線層

Claims (8)

  1. 第1、第2及び第3の絶縁層と、
    前記第1の絶縁層と前記第2の絶縁層の間に埋め込まれた第1の配線層と、
    前記第2の絶縁層と前記第3の絶縁層の間に埋め込まれた電子部品と、を備え、
    前記第1の配線層は、グランドプレーンを含み、
    前記電子部品は半導体ICであり、端子電極が形成された主面とは反対側に位置する裏面が前記グランドプレーンと向かい合うよう、前記第2の絶縁層と前記第3の絶縁層の間に埋め込まれており、
    前記電子部品は、平面視で前記グランドプレーンと重なる位置に配置され、
    前記第1の配線層は、平面視で前記電子部品の角部と重なる点を中心に前記電子部品の短辺の1/3を半径とした円に囲まれた第1の領域と、平面視で前記電子部品と重なり、且つ、前記第1の領域と重複しない第2の領域とを含み、
    前記第1の領域に位置するグランドプレーンには、開口部が形成されており、
    前記第1の領域におけるグランドプレーンのパターン形成密度は、前記第2の領域におけるグランドプレーンのパターン形成密度よりも低いことを特徴とする電子部品内蔵基板。
  2. 前記電子部品は、第1及び第2のエッジを有し、
    前記角部は、前記第1及び第2のエッジの終端部によって構成され、
    前記第1及び第2のエッジの少なくとも一方は、前記グランドプレーンと重ならない区間よりも、前記グランドプレーンと重なる区間の方が長いことを特徴とする請求項1に記載の電子部品内蔵基板。
  3. 前記第1及び第2のエッジの少なくとも一方は、全区間が前記グランドプレーンと重なることを特徴とする請求項2に記載の電子部品内蔵基板。
  4. 前記第2の領域の全面に前記グランドプレーンが存在することを特徴とする請求項1乃至3のいずれか一項に記載の電子部品内蔵基板。
  5. 前記第1及び第2の領域を包含する矩形領域を前記第1の配線層に定義した場合、前記第1の配線層は、前記矩形領域に包含され、且つ、前記第1及び第2の領域のいずれとも重複しない第3の領域をさらに含み、
    前記第1の領域におけるグランドプレーンのパターン形成密度は、前記第3の領域におけるグランドプレーンのパターン形成密度よりも低いことを特徴とする請求項1乃至4のいずれか一項に記載の電子部品内蔵基板。
  6. 前記第3の領域の全面に前記グランドプレーンが存在することを特徴とする請求項に記載の電子部品内蔵基板。
  7. 前記第1の絶縁層を介して前記第1の配線層とは反対側に位置する第2の配線層をさらに備え、
    前記第2の配線層は、グランドプレーンを含み、
    前記第2の配線層は、前記第1の配線層の前記第1の領域と重なる第4の領域を含み、
    前記第4の領域に位置するグランドプレーンには、開口部が形成されていることを特徴とする請求項1乃至のいずれか一項に記載の電子部品内蔵基板。
  8. 前記第1の領域に形成された前記開口部と、前記第4の領域に形成された前記開口部は、平面視で重なりを有していることを特徴とする請求項に記載の電子部品内蔵基板。
JP2019135917A 2019-07-24 2019-07-24 電子部品内蔵基板 Active JP7331521B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2019135917A JP7331521B2 (ja) 2019-07-24 2019-07-24 電子部品内蔵基板
PCT/JP2020/027045 WO2021015008A1 (ja) 2019-07-24 2020-07-10 電子部品内蔵基板
TW109124373A TWI756744B (zh) 2019-07-24 2020-07-20 電子零件內藏基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019135917A JP7331521B2 (ja) 2019-07-24 2019-07-24 電子部品内蔵基板

Publications (2)

Publication Number Publication Date
JP2021019168A JP2021019168A (ja) 2021-02-15
JP7331521B2 true JP7331521B2 (ja) 2023-08-23

Family

ID=74193926

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019135917A Active JP7331521B2 (ja) 2019-07-24 2019-07-24 電子部品内蔵基板

Country Status (3)

Country Link
JP (1) JP7331521B2 (ja)
TW (1) TWI756744B (ja)
WO (1) WO2021015008A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127194A (ja) 1999-10-28 2001-05-11 Sharp Corp フリップチップ型半導体装置及びその製造方法
JP2008091471A (ja) 2006-09-29 2008-04-17 Tdk Corp 半導体内蔵基板及びその製造方法
JP2014112641A (ja) 2012-11-09 2014-06-19 Taiyo Yuden Co Ltd 電子部品内蔵基板
WO2017006391A1 (ja) 2015-07-03 2017-01-12 ルネサスエレクトロニクス株式会社 半導体装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102419900B1 (ko) * 2015-09-02 2022-07-13 삼성전자주식회사 인쇄회로기판 장치 및 이를 포함하는 전자 장치
JP6919194B2 (ja) * 2016-12-27 2021-08-18 Tdk株式会社 コイル部品及びこれを備える回路基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001127194A (ja) 1999-10-28 2001-05-11 Sharp Corp フリップチップ型半導体装置及びその製造方法
JP2008091471A (ja) 2006-09-29 2008-04-17 Tdk Corp 半導体内蔵基板及びその製造方法
JP2014112641A (ja) 2012-11-09 2014-06-19 Taiyo Yuden Co Ltd 電子部品内蔵基板
WO2017006391A1 (ja) 2015-07-03 2017-01-12 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
TW202110300A (zh) 2021-03-01
WO2021015008A1 (ja) 2021-01-28
JP2021019168A (ja) 2021-02-15
TWI756744B (zh) 2022-03-01

Similar Documents

Publication Publication Date Title
US7327018B2 (en) Chip package structure, package substrate and manufacturing method thereof
US20050039944A1 (en) Non-solder mask defined (NSMD) type wiring substrate for ball grid array (BGA) package and method for manufacturing such a wiring substrate
JPH08330473A (ja) ソルダーボールの装着溝を有する印刷回路基板とこれを使用したボールグリッドアレイパッケージ
KR20080028821A (ko) 휨 방지를 위한 회로기판 및 그 제조 방법
US20110221071A1 (en) Electronic device and manufacturing method of electronic device
US20120205802A1 (en) Printed circuit board and flip chip package using the same with improved bump joint reliability
JP2010278133A (ja) 回路基板
KR101407614B1 (ko) 인쇄회로기판, 반도체 패키지, 카드 및 시스템
US7812265B2 (en) Semiconductor package, printed circuit board, and electronic device
US8116088B2 (en) Semiconductor package and method of forming the same, and printed circuit board
JP7331521B2 (ja) 電子部品内蔵基板
TWI567911B (zh) 具改良佈線結構之球柵陣列封裝結構及其基板
KR100626617B1 (ko) 반도체 패키지용 배선 기판의 볼 랜드 구조
US20050093179A1 (en) Semiconductor device
US11581261B2 (en) Chip on film package
KR101138469B1 (ko) 칩 마운트용 기판
US7084355B2 (en) Multilayer printed circuit board
JP2008205290A (ja) 部品内蔵基板及びその製造方法
US20100212948A1 (en) Circuit board and chip package structure
KR100388296B1 (ko) 반도체패키지용 인쇄회로기판
KR101001638B1 (ko) 반도체 패키지
JP2010141284A (ja) パッケージ基板
KR100197877B1 (ko) Bga 반도체 패키지의 pcb 기판 구조
JPH02150042A (ja) 混成集積回路
KR101229591B1 (ko) 인쇄회로기판 및 인쇄회로기판 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220322

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230131

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230328

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230711

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230724

R150 Certificate of patent or registration of utility model

Ref document number: 7331521

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150