JPH02150042A - 混成集積回路 - Google Patents

混成集積回路

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JPH02150042A
JPH02150042A JP63303607A JP30360788A JPH02150042A JP H02150042 A JPH02150042 A JP H02150042A JP 63303607 A JP63303607 A JP 63303607A JP 30360788 A JP30360788 A JP 30360788A JP H02150042 A JPH02150042 A JP H02150042A
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JP
Japan
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hole
substrate
circuit
film
solder
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Application number
JP63303607A
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English (en)
Inventor
Nobuo Fukuda
福田　信夫
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NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH02150042A publication Critical patent/JPH02150042A/ja
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
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    • H05K3/42—Plated through-holes or plated via connections

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体素子及び受動部品が搭載される混成集積
回路に関し、特に、フリップチップを搭載するのに好適
の混成集積回路に関する。
［従来の技術］ 従来、この種の混成集積回路は、第３図に示すように基
板１の片面又は両面に銀箔又はめっき銅を用いた膜回路
２が形成され、両面の回路２は基板に形成されたスルー
ホール３を介して電気的に接続されている。各回路２は
半田保護膜４により被覆されているが、部品の搭載電極
及び外部端子接・続用電極は半田保護膜４により被覆さ
れず、従って、銅が露出したままか、又は半田５のめっ
きが施されている。また、スルーホール３に形成された
銅膜２ａもめっき半田５ａにより覆われ、この半田５ａ
が基板両面、即ち、回路面にまで延出している。これに
よりスルーホールランド６が形成されている。
従来の混成集積回路においては、基板１がガラスエポキ
シ樹脂等によりつくられており、このガラスエポキシ樹
脂が膜回路２又は銅膜２ａを構成する銅より熱膨張係数
が大きいので、基板の厚さ方向の熱膨張に起因して接続
不良を起こす可能性が高い、そこで、スルーホール３の
内面の銅膜２ａに対し、半田５ａをめっきしてスルーホ
ールランド６を形成することにより、スルーホール３の
内面の導体部分を厚くし、熱膨張に対する信頼性を向上
させている。
上述した従来の混成集積回路にフリップチップを搭載す
る場合は、第４図に示すように、半田保護膜４に開口し
たフリップチップ搭載部の孔４ａに予め半田５ｂを充填
しておき、ＬＳＩのベレットであるフリップチップ７を
搭載した後にこの半田５ｂを加熱してフリップチップ７
の半田バンブ９と溶融接合させる。この充填用の半田５
ｂはめっきで形成するのが一般的であり、工程上、スル
ーホールランド６の半田５ａのめっき処理と同時に行わ
れることが多い。また、ベレット７と半田保護膜４との
間は充填樹脂１１により充填されている。
ところで、フリップチップ７を基板１に搭載する場合、
基板１とフリップチップ７との間の間隙８は約１００μ
ｍにするのが一般的である。この間隙８を広げるために
は、半田バンブ９の体積（換言すれば直径）を大きくす
る必要があるので、半田パン１間のショート防止のため
にＬＳＩのパッド間隔を広くする必要が生じる。このた
め、前記間隔を大きくすることは、実用上好ましくない
。
また、間隙を小さくすると、基板１とフリップチップ７
との間に充填できる樹脂１１の層厚が薄くなるので、基
板１からのα線１０を充分に遮蔽できなくなり、α線対
策を必要とする半導体素子には不利なことになる。
［発明が解決しようとする課題〕 しかしながら、従来の混成集積回路においては、基板１
に設けられたスルーホールランド６の幅は３００μｍ以
上とするのが一般的であり、フリップチップ接続部と比
較してめっき面積が著しく異なる。従って、めっき工程
において形成されためっき層の厚さはスルーホールラン
ド６と孔４ａとで同じであるが、半田溶融時の表面張力
で盛り上がったスルーホールランド６の半田５ａの高さ
が、半田バンブ９より高くなることがある。もし、フリ
ップチップ搭載領域の中にスルーホールランド６が配置
された場合、半田溶融時に盛り上がったスルーホールラ
ンド６の半田５ａがフリップチップ７を持ち上げるか、
又はフリップチップ７と基板１の間に広がって半田パン
１９間をショートさせることになる。従って、スルーホ
ール６はフリップチップ搭載領域から離して配置する必
要があり、これにより従来の混成集積回路では基板の配
線密度及び部品の実装密度が制限されるという欠点があ
る。
本発明はかかる問題点に鑑みてなされたものであって、
フリップチップ等のチップ搭載領域にもスルーホールを
配置することができ、回路の配線密度及び実装密度を向
上させることができる混成集積回路を提供することを目
的とする。
［課題を解決するための手段］ 本発明に係る混成集積回路は、所定の導体配線材料より
熱膨張係数が小さい基板と、この基板の表面及び裏面で
構成される回路面に前記導体配線材料によりパターン形
成された膜回路と、前記基板に形成されたスルーホール
の内面に前記導体配線材料により形成され基板の表裏両
面の膜回路を電気的に接続する導体膜と、所定の電極形
成領域を除く前記基板の回路面に前記膜回路を被覆して
形成された保護膜と、前記電極形成領域及び前記スルー
ホールの内面にて夫々前記膜回路及び前記導体膜上にめ
っきされた半田層とを有することを特徴とする。
［作用］ 本発明においては、基板表裏面の回路面に形成される膜
回路及びスルーホール内面に形成される導体膜の構成材
料である導体配線材料よりも熱膨張係数が小さい材料で
基板を形成している。このため、従来のように基板の厚
さ方向の熱膨張に起因して接続不良が発生するという不
都合が解消される。従って、基板表裏面の膜回路を被覆
する保護膜を、電極形成領域を除く基板表裏面の回路面
の全体を覆うように、即ち保護膜がスルーホールの縁部
に至るように形成して、スルーホール部のめっき半田層
を基板表裏面の回路面まで延在しないようにすることが
できる。
これにより、チップ搭載時に、スルーホールのめっき半
田層が溶融して膜形成面上に盛り上がり、搭載されたフ
リップチップ等を持ち上げてしまうという事態が解消さ
れる。
従って、熱衝撃に対するスルーホール部の配線接続信頼
性を確保しつつ、混成集積回路の配線密度を高めること
かできる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して説
明する。
第１図は、本発明の第１の実施例に係る混成集積回路を
示す縦断面図である。基板１２はコージェライト多孔体
にエポキシ樹脂を含浸させ、熱膨張係数をシリコンと略
々同じにしたものである。
この基板の表面及び裏面には補強層１３が貼付されてお
り、この補強層１３上に更に厚さが１０μｍの銀箔を貼
付し、ドリルを用いて直径が例えば０．５ｍｍのスルー
ホール３を穿設した後、スルーホール３内及び前記銅箔
上に１５μｍの厚さのめっき銅を電着させる。そして、
公知のフォトエツチング法により前記めっき銅をエツチ
ングすることにより、基板１２の表面及び裏面には膜回
路２がパターン形成され、またスルーホール３内面には
銅膜２ａが形成されている。その後、基板１２の表面及
び裏面にエポキシ系感光性の半田保護膜１４を５０μｍ
の厚さで印刷し、フォトエツチング法によりフリップチ
ップ搭載部１５及び部品搭載部１６の半田保護膜１４を
局部的に除去することにより、スルーホール３の周縁に
まで延在する半田保護膜１４を基板１２の表面及び裏面
上に形成する。そして、この半田保護膜１４が除去され
た部分のフリップチップ搭載部１５及び部品搭載部１６
並びに外部端子接続部（図示せず）及びスルーホール３
内面の銅膜２ａ上に半田（Ｓｎ６０Ｐｂ４０）を約６０
μｍの厚さにめっきすることによりめっき半田層２１が
形成されている。
このように各層を形成した後、最後に基板を分割するこ
とにより、混成集積回路が作製される。
そして、フリップチップ７及びチップ型部品１７を搭載
接続し、ペレットと基板との間に樹脂１１を充填する。
上述の如く構成された混成集積回路においては、基板１
２の表面及び裏面が、膜回路２の形成領域からスルーホ
ール３の周縁に至る領域にて保護膜１４により被覆され
ている。このため、スルーホール３内のめっき半田層２
１が基板１２の回路面まで延在していないので、チップ
搭載時に半田層２１が溶融して搭載チップを押し上げて
しまう等の事態は発生しない。このため、フリップチッ
プ搭載領域内にスルーホール３を配置して配線密度及び
実装密度を高めることができる。
第２図は、本発明の第２の実施例を示す縦断面図である
。符号１８は、アルミナセラミック基板であり、スルー
ホール３はグリーンシートのときにパンチングで穿孔さ
れたものである。この基板１８にスルーホール３を含め
て銅及びクロムを積層めっきし、公知のフォトエツチン
グ法により、前記積層めっき層をエツチングすることに
より膜回路２をパターン形成する。これに、２５０℃で
最終硬化できる低温硬化型感光性ポリイミドを塗布して
半田保護膜１９とする。公知のフォトエツチング法でフ
リップチップ搭載部２０、部品搭載部及び端子部等のポ
リイミド半田保護膜１つを除去した後、残存する半田保
護膜１９を２５０’Ｃに加熱して硬化させる。次に、ク
ロム膜をエツチング除去して除去した電極上及びスルー
ホール内面に半田層（Ｓ　ｎｌ、）Ｐ　ｂ９ｏ）　２２
をめっきする。
この実施例では、基板１８及び半田保護膜１９の耐熱性
が高いので、５ｎｌＯｐｂ９０のように３゜０℃の高温
で融解する高温半田バンプを適用できるという利点があ
る。
［発明の効果コ 以上説明したように、本発明は導体配線材料より熱膨張
係数が小さい基板に、この導体配線材料により膜回路を
形成し、スルーホールの導体膜を被覆するめっき半田層
が回路面内に延在しないように構成することにより、熱
衝撃に対するスルーホール部の配線接続信頼性を確保す
ると共に、フリップチップ等を搭載する混成集積回路の
配線密度及び部品実装密度を高めることができる。
ところで、フリップチップと基板との間の接続信頼性に
ついては、チップサイズ及び基板の熱膨張係数により異
なるが、チップと基板との間に接続補強用樹脂を充填す
ることにより、この接続信頼性を確保できることが知ら
れている。従って、本発明により、フリップチップを信
頼性良く、高密度で実装できる混成集積回路を提供でき
る。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す断面図、第２図は
本発明の第２の実施例を示す断面図、第３図及び第４図
は従来の混成集積回路を示す断面図である。 １．１２，１８；基板、２；膜回路、３；スルーホール
、４，１４，１９．半田保護膜、５；半田、６；スルー
ホールランド、７；フリップチップ、９：半田バンプ、
１１；充填樹脂、１３；補強層、１５．２０．フリップ
チップ搭載部、１６；電気部品搭載部、１７；チップ型
電気部品、２１．２２；半田層

Claims (1)

    【特許請求の範囲】
  1. （１）所定の導体配線材料より熱膨張係数が小さい基板
    と、この基板の表面及び裏面で構成される回路面に前記
    導体配線材料によりパターン形成された膜回路と、前記
    基板に形成されたスルーホールの内面に前記導体配線材
    料により形成され基板の表裏両面の膜回路を電気的に接
    続する導体膜と、所定の電極形成領域を除く前記基板の
    回路面に前記膜回路を被覆して形成された保護膜と、前
    記電極形成領域及び前記スルーホールの内面にて夫々前
    記膜回路及び前記導体膜上にめっき形成された半田層と
    を有することを特徴とする混成集積回路。
JP63303607A 1988-11-30 1988-11-30 混成集積回路 Pending JPH02150042A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
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US5478007A (en) * 1993-04-14 1995-12-26 Amkor Electronics, Inc. Method for interconnection of integrated circuit chip and substrate
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