JP7326394B2 - 超伝導回路及びスケーラブルな計算において使用される超伝導デバイスのためのシステム及び方法 - Google Patents

超伝導回路及びスケーラブルな計算において使用される超伝導デバイスのためのシステム及び方法 Download PDF

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Description

本開示は、全般的には、超伝導回路とスケーラブルな計算、例えば量子計算において使用される超伝導デバイスに関し、特に、量子プロセッサにおける超伝導デジタル／アナログ変換器（ＤＡＣ）の設計と量子プロセッサの量子ビットなどの論理素子のプログラミング又は読出しに関する。
量子ビット
量子コンピュータの情報の基本単位として、量子ビットを用いることができる。量子ビットは、情報が格納された実際の物理デバイスを表すことができ、また、その物理デバイスを抽象化した情報自体の単位を表すこともできる。量子ビットの例としては、量子粒子、原子、電子、光子、イオンなどが挙げられる。
量子ビットは、古典的デジタルビットの概念を一般化する。量子ビットは、「０」及び「１」に識別することも可能である２つの離散した物理状態を有する。物理的には、これら２つの離散状態は、ビット状態を符号化した量が量子物理の法則に従って振る舞う磁界、電流又は電圧の方向又は大きさなどの量子情報記憶装置の２つの異なる識別可能な物理的状態によって表される。これらの状態を記憶する物理量が量子力学的に振る舞う場合に、デバイスは更に０と１との重ね合わせ状態になり得る。すなわち、量子ビットは、同時に「０」及び「１」の両方の状態に存在することができ、したがって同時に両方の状態について計算を行うことができる。一般に、Ｎ個の量子ビットは２Ｎ個の状態の重ね合わせとなり得る。
標準表記では、量子ビットの基底状態は｜０＞状態及び｜１＞状態と称される。量子計算時に、量子ビットの状態は、一般に、｜０＞基底状態を占有するゼロでない確率と同時に｜１＞基底状態を占有するゼロでない確率とを量子ビットが有するように、基底状態の重ね合わせからなる。数学的には、基底状態の重ね合わせは、｜Ψ＞で表される量子ビットの全状態が、｜Ψ＞＝ａ｜０＞＋ｂ｜１＞の形を有することを意味し、ここで、ａ及びｂは確率｜ａ｜２及び｜ｂ｜２にそれぞれ対応する係数である。係数ａ及びｂはそれぞれ、量子ビットの位相を特徴付けることを可能にする実数成分及び虚数成分を有する。量子ビットの量子性は、基底状態のコヒーレントな重ね合わせで存在する量子ビットの能力、及び量子ビットの状態が位相を有するということに由来するところが大きい。量子ビットがデコヒーレンス源から十分に孤立している場合に、量子ビットは基底状態のコヒーレントな重ね合わせとして存在するこの能力を保持する。
量子ビットを用いた計算を完了するために、量子ビットの状態を測定する（すなわち、読み出す）。典型的には、量子ビットの測定が行われると、量子ビットの量子性が一時的に失われ、基底状態の重ね合わせが｜０＞基底状態又は｜１＞基底状態のいずれかに崩壊し、従来のビットとの類似性に帰着することとなる。量子ビットが崩壊した後の量子ビットの実際の状態は、読出し動作の直前の確率｜ａ｜２及び｜ｂ｜２に依存する。
超伝導量子ビット
量子コンピュータへの使用を考慮した多くの異なるハードウェア手法及びソフトウェア手法が存在する。あるハードウェア手法では、アルミニウム又はニオブなどの超伝導材料で形成された集積回路を用いる。
超伝導量子ビットは、超伝導集積回路に含めることができる超伝導デバイスの一種である。代表的な超伝導量子ビットは、例えば、スケーラビリティの利点を有し、一般的には、情報を符号化するのに用いられる物理的特性に応じて分類され、例えば、電荷及び位相デバイス、位相又は磁束デバイス、ハイブリッドデバイスなどがある。電荷デバイスは、デバイスの電荷状態に情報を格納し、当該情報を操作し、この場合に単位電荷はクーパー対と呼ばれる電子対からなる。クーパー対は２ｅの電荷を有し、例えばフォノン相互作用により結合された２つの電子からなる。磁束デバイスは、デバイスの一部を通して磁束に関連する変数の情報を記憶する。位相デバイスは、位相デバイスの２つの領域の間の超伝導位相差に関連する変数に情報を記憶する。近年、電荷の自由度、磁束の自由度及び位相の自由度のうちの２つ以上を用いるハイブリッドデバイスが開発された。
磁束量子ビットの例は、１つのジョセフソン接合が介挿された超伝導ループ、又は（単一のジョセフソン接合が２つの並列のジョセフソン接合に置き換えられた）複合ジョセフソン接合を含む高周波ＳＱＵＩＤ、又は３つのジョセフソン接合が介挿された超伝導ループを含む持続電流量子ビットなどを含む。量子ビットの例としては、ハイブリッド電荷位相量子ビットが挙げられる。
量子ビットは、対応する局所バイアスデバイスに結合され得る。局所バイアスデバイスは、量子ビットに外部磁束を供給する、超伝導量子ビットに近接した金属ループを含み得る。局所バイアスデバイスはまた、複数のジョセフソン接合を含み得る。量子プロセッサの各超伝導量子ビットは対応する局所バイアスデバイスを有し得る、又は量子ビットより少ない局所バイアスデバイスが設けられ得る。例によっては、電荷ベース読出し及び局所バイアスデバイスを使用することがある。従来の読出しデバイスは、トポロジー内の各量子ビットに誘導結合された直流ＳＱＵＩＤ磁力計を含む。読出しデバイスは電圧又は電流を供給し得る。直流ＳＱＵＩＤ磁力計は、通常、少なくとも１つのジョセフソン接合が介挿された超伝導材料のループによって形成されている。
量子プロセッサ
コンピュータプロセッサは、例えば超伝導量子プロセッサなどの量子プロセッサである、アナログプロセッサの形態を取り得る。超伝導量子プロセッサは、複数の量子ビットと、例えば２以上の超伝導量子ビットからなる結合された局所バイアスデバイスとを含み得る。例示的な量子プロセッサの更なる詳細及び実施形態が、２００７年１１月８日に出願された「Ｓｙｓｔｅｍｓ，Ｄｅｖｉｃｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ａｎａｌｏｇ Ｐｒｏｃｅｓｓｉｎｇ」と題する米国特許公開第２００６－０２２５１６５号、米国特許出願第１２／０１３，１９２号及び米国特許仮出願第６０／９８６，５５４号に記載されている。
超伝導量子プロセッサは、量子ビットの各対を選択的に結合するように動作可能な複数の結合デバイスを含み得る。超伝導結合デバイスの例として、磁束によって量子ビットを結合する高周波ＳＱＵＩＤ及び直流ＳＱＵＩＤが挙げられる。ＳＱＵＩＤは、１つのジョセフソン接合（高周波ＳＱＵＩＤ）又は２つのジョセフソン接合（直流ＳＱＵＩＤ）が介挿された超伝導ループを含む。結合デバイスは、相互接続されたトポロジー内で結合装置がどのように利用されているかに応じて、強磁性結合及び反強磁性結合の両方が可能になり得る。磁束結合の場合に、強磁性結合は平行磁束がエネルギー的に好ましいことを意味し、反強磁性結合は反平行磁束がエネルギー的に好ましいことを意味する。これに代えて、電荷ベースの結合デバイスを使用してもよい。例えば、米国特許公開第２００６－０１４７１５４号及び米国特許出願第１２／０１７，９９５号に、他の結合デバイスを見出すことができる。例えば結合デバイスの各結合強度を０と最大値との間で調整して、量子ビット間に強磁性結合又は反強磁性結合を与え得る。
具体的なハードウェアの実装に関わらず、単一の量子ビットを管理することは、複数のパラメータに亘る制御を必要とする。従来、この要求は、個々の量子ビットとの外部通信（すなわち、プロセッサ構造の外部からの通信）を必要とした。しかし、システム内の量子ビット数の増加につれて全処理パワーが増加するため、従来のスーパーコンピュータの能力を超える高容量プロセッサは多数の量子ビットを管理しなければならず、それ故、個々の量子ビットについての複数のパラメータに亘る外部制御を利用する従来の手法は、量子ビットパラメータをプログラムする複雑なシステムを必要とする。
それ故、量子プロセッサのスケーラビリティは、量子パラメータ制御システムの複雑さによって制限されており、本分野においては、スケーラブルな量子ビットパラメータ制御システムを可能にするデバイスが必要とされている。
デジタル／アナログ変換器（ＤＡＣ）
量子プロセッサは、量子効果を用いて計算を実行する複数のプログラマブルデバイスを提供する。プログラマブルデバイスは、量子ビット、（量子ビットをプログラム可能に結合する）カプラ及びそのコンポーネントを含む。プログラマブルデバイスは、プログラマブルデバイスの動作に影響を与えるように供給される信号によってプログラムされ、例えば、計算中に磁束量子ビットの磁束に影響を与えるように、磁束量子ビットにバイアス信号が供給され得る。
このような信号は、プログラマブルデバイスに供給される前に変換及び／又は記憶を必要とすることが多い。例えば、古典コンピュータが量子プロセッサ用のデジタル信号を生成することができ、それらのデジタル信号は、１つ以上のデジタル／アナログ変換器（ＤＡＣ）によってアナログ形式に変換され得る。変換されたアナログ信号はプログラマブルデバイスに供給され得る。他の例として、信号（デジタル又はアナログであり得る）は、計算前又は計算中の一時点において量子プロセッサにより受け取られ、後の時点において当該信号がプログラマブルデバイスに供給される対象となるまでＤＡＣによって記憶され得る。ＤＡＣは多くの用途を有し、これらの目的のうちの１つ以上（すなわち、変換及び／又はメモリ）、及び／又は他の目的のために用いられ得る。これら及び他の目的へのＤＡＣの用途例は、例えば、米国特許第７，８７６，２４８号及び第８，０９８，１７９号に、より詳細に記載されている。
超伝導量子プロセッサは、これら及び他の機能のための複数のＤＡＣを含むことが多い。このようなＤＡＣは、磁束を記憶する超伝導ＤＡＣ（Φ－ＤＡＣと称することがある）を含み、超伝導ＤＡＣは一般に蓄積インダクタ（例えば、超伝導磁石コイル）及びプログラマブル結合要素を含む。Φ－ＤＡＣは回路（例えば、蓄積インダクタ）の磁束変化率を利用して回路内の磁場にエネルギーを蓄積し、それによって実効インダクタンス（磁気インダクタンスと称することがある）を生成する。
Φ－ＤＡＣの設計は、プロセッサの設計において様々な犠牲を強いる場合がある。例えば、通常の設計に対する十分な磁束を記憶することができる磁気蓄積インダクタは比較的大きいことが多く（また、最新の技術を用いるいくつかの製造レイヤを必要とする場合があり）、そのことがプロセッサに対して、他のコンポーネントに利用可能なスペースを制限し得る。更に、Φ－ＤＡＣによって生成される磁場は強大であり、大きな遮蔽を必要とし得る。遮蔽した場合でも、Φ－ＤＡＣは、磁束に敏感なプロセッサ上の他のデバイスとの干渉を生じやすい。更にまた、少なくともいくつかのΦ－ＤＡＣ設計は、製造ばらつきに対して特に敏感である。Φ－ＤＡＣ設計の例は、例えば、Ｊｏｈｎｓｏｎ ｅｔ ａｌ．の「Ａ ｓｃａｌａｂｌｅ ｃｏｎｔｒｏｌ ｓｙｓｔｅｍ ｆｏｒ ａ ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ ａｄｉａｂａｔｉｃ ｑｕａｎｔｕｍ ｏｐｔｉｍｉｚａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ」、ａｒＸｉｖ：０９０７．３７５７及びＢｕｎｙｋ ｅｔ ａｌ．の「Ａｒｃｈｉｔｅｃｔｕｒａｌ ｃｏｎｓｉｄｅｒａｔｉｏｎｓ ｉｎ ｔｈｅ ｄｅｓｉｇｎ ｏｆ ａ ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ ｑｕａｎｔｕｍ ａｎｎｅａｌｉｎｇ ｐｒｏｃｅｓｓｏｒ」、ａｒＸｉｖ：１４０１．５５０４に、より詳細に記載されている。
それ故、これらの欠点の少なくともいくつかを改善する超伝導ＤＡＣを提供するシステム及び方法に対する一般的な要望が存在する。
量子磁束パラメトロン
量子磁束パラメトロン（ＱＦＰ）は、複合高周波ＳＱＵＩＤにいくつかの点で類似する超伝導ジョセフソン接合デバイスである。ＱＦＰデバイスを用いて特定のポテンシャルエネルギー曲線を生成することができる。このポテンシャルエネルギー曲線は、「Ｗ」に似ている場合があり、ここで、中心のピークすなわち「障壁」の高さ、並びにその中心の障壁の両側にある２つのウェルのそれぞれの深さは、調整可能である。ＱＦＰデバイスの名称中に「量子」との語が現れるが、当該デバイスは一般に古典的に動作する。つまり、中央の障壁を速やかに高くすることは、古典的にはシステムのエネルギー構成を大きく破壊することになると考えられている。それ故、従来、ＱＦＰ回路に減衰抵抗器を組み込むことによって、エネルギーの散逸を促進し、システムを安定したエネルギー構成に戻す。これらの減衰抵抗器は、過剰なエネルギーを熱の形で散逸させ、それは特に熱雑音に敏感な任意のシステムに悪影響を及ぼし得るプロセスである。それ故、従来のＱＦＰ回路は、通常、超伝導量子プロセッサの要素などの、熱雑音に敏感である装置への使用に適さない。
スケーラビリティ
超伝導プロセッサにおける非破壊読出し（non-dissipative readout、ＮＤＲＯ）のデータレート（米国特許第８，１６９，２３１号に記載されたＮＤＲＯなど）は、プロセッササイズによらず一定である。したがって、この手法は、例えば、量子ビット数の多い量子プロセッサ、又はデバイス数の多い古典的な超伝導プロセッサなど、大きなプロセッササイズへのスケーラビリティはない（does not scale）。
より多くのＮＤＲＯ配線及び関連のハードウェアを追加することによってデータレートを増加させることができるが、この手法には多数の量子ビットを読み取り可能とするほどのスケーラビリティはない。
付加的なＮＤＲＯ配線によって冷凍機（refrigerator）（すなわち、ｆｒｉｄｇｅ）に対する熱負荷が増大し、冷凍機のベース温度が上昇する。大電力で駆動されるオンチップのものは、チップの熱負荷を増加させ得る。プロセッサの性能は低チップ温度に依存し得るため、プロセッサ性能と読出し速度とのトレードオフが存在し得る。また、より多くの配線を追加することによって、ハードウェアのコストが増大する。
超伝導量子プロセッサの性能は、入力配線の数及び帯域幅によって制限され得る。例えば、いくつかの既存の実装において、超伝導量子プロセッサには、各々が３０ＭＨｚの帯域幅を有する約２００の配線を介してアクセスすることができる。入力配線の数及び帯域幅は、システムが量子プロセッサ上で新たな問題をエンコードすることができる速度を、少なくとも部分的に決定し得る。
配線の数及び帯域幅を増加させることは、容易にスケーラブルである手法ではない。より多くの配線を追加することによって、より大きなサンプル空間を必要とすることと、プロセッサチップの周辺により多くのコンタクトパッドを必要とすることとを含む、システムに対する多くの要求が生じ得る。また、配線数を増加させることによって、プロセッサに対する熱負荷も増加し得る。また、配線数の増加によって、非熱光子に対するより多くの経路が開き得る。
前述の関連技術例とそれに関連する制約は、例示的であって排他的ではないものとする。関連技術の他の制約は、本明細書を読み、図面を検討すると、当業者には明らかになるであろう。
本明細書では、より多くの論理デバイス（例えば、量子ビット）を備えるプロセッサの動作に有用であり、スケーラブルにそれらの論理デバイスにアドレスすることに有用な多くの手法を説明する。本明細書に記載の手法の多くは、ＱＦＰをうまく利用して、例えば、シフトレジスタ、マルチプレクサ（すなわち、ＭＵＸ）、デマルチプレクサ（すなわち、ＤＥＭＵＸ）及び永久磁気メモリ（すなわち、ＰＭＭ）などを実装する。本明細書に記載の手法の多くは、ＸＹ又はＸＹＺアドレス指定方式を利用して、プロセッサチップ上の別個の論理デバイスの数、又はプロセッサチップのアセンブリが大きくなるのに合わせたスケーラビリティを提供する。これらの記載された手法の多くは、このようなプロセッサへの入力及び／又はこのようなプロセッサからの出力（すなわち、読出し）を実行するのに特に適する。
超伝導回路において、ＱＦＰを磁束に基づく論理デバイスとして実施してもよい。ＱＦＰを用いて、超伝導シフトレジスタ、超伝導メモリアレイ、超伝導加算器、超伝導フリップフロップ及び他の論理に基づく回路を実施してもよいことはもちろんである。
量子力学の観点からは、システムが所望の基底状態を超えて励起されない程度に緩やかに中心の障壁の高さを調整することが可能である。これは、量子系の断熱発展の例である。それ故、従来の制動されるＱＦＰデバイスが高速のスイッチング速度（約２０ＧＨｚより高い）での動作に合わせて設計されるのに対して、本システム、方法及び装置は、熱散逸が制御されなければならない超伝導回路に使用される非制動のＱＦＰ様のデバイスを提供する。本システム、方法及び装置の動作は、一般に断熱的に制御される。本明細書の残りの部分及び添付の請求項を通じて、「断熱的」、「断熱的に」及び「断熱周波数」との用語は、以下の式、
を満たす周波数ｆを記述するために使用され、式中、Ｌは、ループインダクタンス、Ｃは、ジョセフソン接合の静電容量である。本明細書に記載の例示的な回路のほとんどについて、当業者であればスイッチング速度が約２０ＧＨｚ未満であることを理解するであろう。
それ故、本開示は、プロセッサへ至る入力／出力配線の数を増加させることなくプロセッサにデータを入力及び／又は出力することが可能である速度を増加させることにより、大きなプロセッサ規模へのスケーラビリティを有することが可能であって、改善された性能を提供する入力／出力システム及び方法を説明する。
超伝導読出しシステムは、ベースバンド信号を生成及び検出するデジタルエレクトロニクスサブシステムを更に含んでいてもよく、デジタルエレクトロニクスサブシステムは、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、ＦＰＧＡの出力に通信可能に結合された少なくとも１つのデジタル／アナログ変換器（ＤＡＣ）と、ＦＰＧＡの入力に通信可能に結合された少なくとも１つのアナログデジタル変換器（ＡＤＣ）とを有する。
システムは、第１のデジタル／アナログ変換器（ＤＡＣ）セットであって、第１のＤＡＣセットのＤＡＣの各々は、個別の材料ループと、個別の材料ループに介挿されて個別の材料ループにおいて互いに電気的に並列に結合された個別のジョセフソン接合対と、を含む、第１のＤＡＣセットと、複数の量子磁束パラメトロン（ＱＦＰ）ベースのシフトレジスタ要素列を含む第１のＱＦＰベースのシフトレジスタであって、第１のＤＡＣセットのＤＡＣに磁気的又はガルバニックに結合可能である、第１のＱＦＰベースのシフトレジスタと、第１のＤＡＣセットのＤＡＣを直列に結合する電源線と、第１のＤＡＣセットのＤＡＣを直列に結合するトリガ線と、を備え、第１のＤＡＣセットのＤＡＣの各々に、３つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能であり、３つの信号のトリプレットは第１のＱＦＰベースのシフトレジスタのＱＦＰベースのシフトレジスタ要素を介して取得された第１の信号と、電源線を介して取得された第２の信号と、トリガ線を介して取得された第３の信号と、を含むと要約し得る。
システムは、臨界温度において超伝導を生じるとともに複数のインダクタを含むインダクタラダー回路を更に備え、第１のＱＦＰベースのシフトレジスタのＱＦＰベースのシフトレジスタ要素の各々はインダクタラダー回路を介して第１のＤＡＣセットのＤＡＣのうちの１つに磁気的に結合されていてもよい。
システムは、第１のＤＡＣセットのＤＡＣのうちの個別のＤＡＣに個別の磁束増幅器としてガルバニックに結合された第１のＱＦＰ増幅器セットを更に備えてもよい。第１のＱＦＰ増幅器セットのＱＦＰ増幅器の各々は、臨界温度において超伝導を生じる個別の材料ループと、個別のループに介挿されて材料ループ内で互いに電気的に並列に結合した個別のジョセフソン接合対と、を含んでもよい。
システムは、臨界温度において超伝導を生じるとともに複数のインダクタを含むインダクタラダー回路を更に備え、第１のＱＦＰ増幅器セットのＱＦＰ増幅器の各々は、インダクタラダー回路を介して、第１のＤＡＣセットのＤＡＣのうちの個別のＤＡＣと第１のＱＦＰベースのシフトレジスタのＱＦＰベースのシフトレジスタ要素との間に結合されていてもよい。第１のＱＦＰベースのシフトレジスタは、第１のＤＡＣセットのＤＡＣごとに少なくとも３つのＱＦＰレジスタ要素を含んでもよい。第１のＱＦＰベースのシフトレジスタのＱＦＰレジスタ要素の各々は、臨界温度において超伝導を生じる個別の材料ループと、個別のループに介挿されて材料ループ内で互いに電気的に並列に結合した個別のジョセフソン接合対と、を含んでもよい。第１のＱＦＰベースのシフトレジスタのＱＦＰレジスタ要素の各々は、複数のアドレス線のうちの１つに対する個別のガルバニックインターフェースを含んでもよい。
システムは、複数の更なるＤＡＣセットと、複数の更なるＱＦＰベースのシフトレジスタと、を更に備えてもよい。
システムは、電源線、トリガ線及びアドレス線に信号を供給するように通信可能に結合された制御回路を更に備えてもよい。制御回路は、ＤＡＣのうちの選択されたＤＡＣに単一の磁束量子（ＳＦＱ）をロードするように、電源線、トリガ線及びアドレス線に信号を順次供給してもよい。
制御回路は、第１のＤＡＣセットのＤＡＣのすべてをリセットし、磁束量子が加算されるＤＡＣに結合された第１の複数のＱＦＰベースのシフトレジスタ要素に時計方向の持続電流を供給し、磁束量子がロードされないＤＡＣに結合された第２の複数のＱＦＰベースのシフトレジスタ要素に反時計方向の持続電流を供給し、第１の回数だけ、トリガ線に信号を供給し、第１の回数は、加算される磁束量子の総数に少なくとも比例してもよい。第１の回数は、ロードされる磁束量子の総数に等しくてもよい。
制御回路は、ＤＡＣにロードされる磁束量子の数に基づいてＤＡＣのすべてをソートし、ＤＡＣのすべてをリセットし、少なくとも１つの磁束量子がロードされるＤＡＣステージに結合された複数のＱＦＰベースのシフトレジスタ要素に時計方向の持続電流を供給し、１未満の磁束量子がロードされるＤＡＣに結合された複数のＱＦＰベースのシフトレジスタ要素に反時計方向の持続電流を供給し、トリガ線に信号を供給し、少なくとも２つの磁束量子がロードされるＤＡＣに結合された複数のＱＦＰベースのシフトレジスタ要素に時計方向の持続電流を供給し、２未満の磁束量子がロードされるＤＡＣに結合された複数のＱＦＰベースのシフトレジスタ要素に反時計方向の持続電流を供給し、トリガ線に信号を供給してもよい。
制御回路は、ＤＡＣにロードされる磁束量子の数に基づいてＤＡＣステージのすべてをソートし、ＤＡＣステージのすべてのＤＡＣのすべてをリセットし、１から磁束量子の最大数ｎまでを取る、プログラムされる整数の回数ｉに対して、少なくともｉ個の磁束量子がロードされるＤＡＣに結合された複数のＱＦＰベースのシフトレジスタ要素に時計方向の持続電流を供給し、ｉ個未満の磁束量子がロードされるＤＡＣに結合された複数のＱＦＰベースのシフトレジスタ要素に反時計方向の持続電流を供給し、トリガ線に信号を供給してもよい。磁束量子の最大数ｎは１８～２２であってもよい。第１のＤＡＣセットのＤＡＣのすべてをリセットするために、制御回路は、トリガ線に信号を繰り返し供給してもよい。
コンピューティングは、第２のＤＡＣセットであって、第２のＤＡＣセットのＤＡＣの各々は、臨界温度において超伝導を生じる個別の材料ループと、個別のループに介挿されて、材料ループ内において互いに電気的に並列に結合された個別のジョセフソン接合対と、を含む、第２のＤＡＣセットと、複数のＱＦＰベースのシフトレジスタ要素列を有する第２のＱＦＰベースのシフトレジスタであって、第２のＱＦＰベースのシフトレジスタのＱＦＰベースのシフトレジスタ要素は、第２のＤＡＣセットのＤＡＣに磁気的又はガルバニックに結合可能である、第２のＱＦＰベースのシフトレジスタと、を更に備え、第２のＤＡＣセットのＤＡＣの各々は、３つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能であり、３つの信号のトリプレットは、第２のＱＦＰベースのシフトレジスタのＱＦＰベースのシフトレジスタ要素を介して受信された第１、第２の信号及び第３の信号を含んでもよい。ＤＡＣの各々が有する個別の材料ループは、少なくとも臨界温度において超伝導を生じ、ＤＡＣのすべてと、ＱＦＰベースのシフトレジスタとは、単一のチップ上に存在してもよい。
システムは、複数の量子磁束パラメトロン（ＱＦＰ）と、少なくとも１つの量子磁束パラメトロンデジタル／アナログ変換器（ＱＦＰ－ＤＡＣ）対と、バイアス抵抗器を用いずに少なくとも１つのＱＦＰ－ＤＡＣ対のＱＦＰ－ＤＡＣのうちの両方に電流バイアスを供給する電流バイアス線と、複数のＱＦＰのうちの各ＱＦＰについて、ＱＦＰと少なくとも１つのＱＦＰ－ＤＡＣ対のＱＦＰ－ＤＡＣのうちの第１のＱＦＰ－ＤＡＣとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第１の複数の量子磁束パラメトロンラッチ（ＱＦＰラッチ）、及び、ＱＦＰと少なくとも１つのＱＦＰ－ＤＡＣ対のＱＦＰ－ＤＡＣのうちの第２のＱＦＰ－ＤＡＣとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第２の複数のＱＦＰラッチと、を備えると要約し得る。ＱＦＰの各々は、個別の第２の材料ループが介挿された個別の第１の材料ループを含み、第１の材料ループ及び第２の材料ループは臨界温度において超伝導を生じるとともに、個別の、第１のインターフェース及び第２のインターフェースを有し、第２の材料ループは２つのジョセフソン接合が介挿されており、第１の誘導インターフェースは、個別の第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに磁束を通信可能に結合するように配置されており、第２の誘導インターフェースは、個別の第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに磁束を通信可能に結合するように配置されていてもよい。第１の複数のＱＦＰラッチのうちの第２のＱＦＰラッチと、第２の複数のＱＦＰラッチのうちの第２のＱＦＰラッチとは、それぞれ、２つのジョセフソン接合が介挿された個別のジョセフソン接合材料ループを含んでもよい。ＱＦＰラッチの各々は、個別の第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに磁束を通信可能に結合するように配置された第１のインターフェースと、個別の第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに磁束を通信可能に結合するように配置された第２のインターフェースと、を備える個別のループを含んでもよい。
個別の第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチの各々は、個別の第１の複数のＱＦＰラッチのうちの第２のＱＦＰラッチに磁束を通信可能に結合するように配置された個別の第２のインターフェースを備えた個別のループを含んでもよく、個別の第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチの各々は、個別の第２の複数のＱＦＰラッチのうちの第２のＱＦＰラッチに磁束を通信可能に結合するように配置された個別の第２のインターフェースを備えた個別のループを含んでもよい。第１の複数のＱＦＰラッチの各々のうちの第１のＱＦＰラッチは、個別の第１のラッチ信号に応答してもよく、第２の複数のＱＦＰラッチの各々のうちの第１のＱＦＰラッチは、個別の第１のラッチ信号の反転論理に応答してもよい。第１の複数のＱＦＰラッチの各々のうちの第１のＱＦＰラッチは、個別の第１のオフセット信号に応答してもよく、第２の複数のＱＦＰラッチの各々のうちの第１のＱＦＰラッチは、個別の第１のオフセット信号に応答してもよい。第１の複数のＱＦＰラッチの各々のうちの第１のＱＦＰラッチは、個別の第１のアドレス信号に応答してもよく、第２の複数のＱＦＰラッチの各々のうちの第１のＱＦＰラッチは、個別のアドレス信号の反転論理に応答してもよい。第１の複数のＱＦＰラッチの各々のうちの第１のＱＦＰラッチは、個別の第１のラッチ信号に応答してもよく、第２の複数のＱＦＰラッチの各々のうちの第１のＱＦＰラッチは、個別の第１のラッチ信号に応答してもよい。少なくとも１つのＱＦＰ－ＤＡＣ対の各々は、個別の第２のラッチ信号に応答してもよい。
ＱＦＰ－ＤＡＣの各々は、個別の一次材料ループと、ジョセフソン接合及びラッチインタフェースからなる第１の対が介挿されたラッチ材料ループと、ジョセフソン接合及びリセットインターフェースからなる第２の対が介挿されたリセット材料ループと、を含み、一次材料ループは、ラッチ材料ループが介挿されているとともにリセット材料ループが介挿されており、一次材料ループは、第１の複数のＱＦＰラッチ又は第２の複数のＱＦＰラッチのうちの個別の一方のうちの１つのＱＦＰラッチに通信可能に結合されるように配置された第１のインターフェースと、入力又は出力の一方に対する少なくとも第２のインターフェースと、を含んでよい。ＱＦＰ－ＤＡＣはそれぞれ、個別の第２のラッチ信号に応答してもよい。ＱＦＰ－ＤＡＣはそれぞれ、個別の第１のチップ信号に応答してもよい。ＱＦＰ－ＤＡＣの各々は、個別のリセット信号に応答してもよい。ＱＦＰの各々のうちの第１のＱＦＰは、個別のオフセット信号に応答してもよい。
ＱＦＰ－ＤＡＣ及びＱＦＰラッチに信号を制御供給するように通信可能に結合された制御回路を更に備えてもよい。制御回路は、ＤＡＣに情報をロードするようにＱＦＰラッチに信号を供給してもよい。制御回路は、量子磁束パラメトロンデマルチプレクサ（ＱＦＰ－Ｄｅｍｕｘ）として動作するようにＱＦＰラッチに信号を供給してもよい。制御回路は、ＤＡＣから情報をロードするようにＱＦＰラッチに信号を供給してもよい。制御回路は、量子磁束パラメトロンマルチプレクサ（ＱＦＰ－Ｍｕｘ）として動作するようにＱＦＰラッチに信号を供給してもよい。ＱＦＰ、ＱＦＰ－ＤＡＣ及びＱＦＰラッチのすべては、単一のチップ上に存在する非散逸プログラマブル磁気メモリ（ＰＭＭ）を形成していてもよい。
アナログプロセッサのワーキンググラフ（すなわち、物理構造又はトポロジー）より大きい（及び／又は少なくとも十分には提供されていない）サイズ及び／又は接続性を有する少なくともいくつかの問題を処理することができる必要性がある。計算システム及び方法が説明され、少なくともいくつかの態様において、アナログプロセッサのワーキンググラフ内では適合しない表現を有する少なくともいくつかの問題グラフの計算を可能にする（例えば、問題グラフは、プロセッサが与えるよりも多くの計算デバイス及び／又は多くの／他のカプラを必要とするため）。
本開示の態様は、複数のプログラマブルデバイスを備えた量子プロセッサを提供する。プログラマブルデバイスは、超伝導量子ビットと、量子ビットを通信可能に結合する１つ以上のカプラとを有する。量子プロセッサは、複数のプログラマブルデバイスのターゲットデバイス内の電流を駆動するよう動作可能な第１のデジタルアナログコンバータ（ＤＡＣ）を含む。第１のＤＡＣはターゲットデバイスに結合可能であって、第１の超伝導ループを有する。動作時に、第１の超伝導ループは第１の電荷キャリア密度を有する。ＤＡＣはまた、第１の超伝導ループに介挿された第１のエネルギー蓄積要素を有する。動作時に、エネルギー蓄積要素は、第１の電荷キャリア密度より小さい第２の電荷キャリア密度を有することによって第１の動的インダクタンスを与える。
いくつかの態様において、第１の超伝導ループは、第１の実効浸透深さを有する第１の超伝導材料を含み、第１のエネルギー蓄積要素は、第１の実効浸透深さより大きい第２の実効浸透深さを有する第２の超伝導材料を含む。
いくつかの態様において、第１のエネルギー蓄積要素は、第２の超伝導材料からなる超伝導膜を備え、超伝導膜は、超伝導ループの第１の超伝導材料の厚さより小さい厚さを有する。超伝導膜の厚さは、最大で第２の浸透深さの３倍であってもよいし、かつ／又は、２分の１であってもよい。
いくつかの態様において、超伝導膜は完全に量子プロセッサの層内に配置されており、これにより超伝導膜は実質的に平坦である。いくつかの態様において、超伝導膜は、第１の次元の領域長と第２の次元の領域幅とを有する平坦領域内で蛇行する。超伝導膜は、第１の次元の領域長に亘って延在する複数の長さ方向部分において延在する。各長さ方向部分は、領域幅より小さい距離だけ、第２の次元に、隣接する長さ方向部分から離間していて、第２の次元で延在する幅方向部分によって、隣接する長さ方向部分に電気的に接続されている。
いくつかの態様において、第２の超伝導材料は、ＮｂＮ、ＮｂＴｉＮ、ＴｉＮ及び粒状アルミニウムからなる群から選択される。
いくつかの態様において、第１のエネルギー蓄積要素は、第１の超伝導ループに直列に介挿された複数のジョセフソン接合を有する。第１のＤＡＣは、共有ジョセフソン接合を含むガルバニック結合によってターゲットデバイスにガルバニックに結合されていてもよい。第１のＤＡＣはターゲットデバイスに磁気的に結合されており、複数のジョセフソン接合の各々についてのＲＮＡは、ターゲットＲＮＡ値から閾値量以下だけずれており、ＲＮは接合当たりのジョセフソン抵抗であり、Ａは接合当たりの面積であってもよい。
いくつかの態様において、量子プロセッサは第２のＤＡＣを備える。第２のＤＡＣは、第２の超伝導ループと、第２の超伝導ループに介挿されて第２の動的インダクタンスを与える第２のエネルギー蓄積要素とを有する。第２の超伝導ループは第１のＤＡＣの第１の超伝導ループにガルバニックに結合されている。第１の超伝導ループ及び第２の超伝導ループは第１の超伝導ループ及び第２の超伝導ループに共通の共有部を有する。共有部は、動作時に、第１の動的インダクタンス及び第２の動的インダクタンスのうちの少なくとも一方に比例する動的インダクタンスを与える共有エネルギー蓄積要素を有する。いくつかの態様において、共有部の幅は第１のエネルギー蓄積要素及び第２のエネルギー蓄積要素の幅より大きく、幅は電流の方向及び厚さの方向に垂直に測られる。
いくつかの態様において、第１のＤＡＣは第１の超伝導ループに介挿された結合要素を有し、第１のＤＡＣは結合要素を介してターゲットデバイスに直接結合されている。第２のＤＡＣは、第１のＤＡＣを介してターゲットデバイスに間接的に結合されている。第１のＤＡＣは入力ストリングの最上位桁を表すように動作可能であり、第２のＤＡＣは入力ストリングの下位桁（less significant digit）を表すように動作可能である。
いくつかの態様において、第１のエネルギー蓄積要素は、第１の超伝導ループに直列に介挿された第１の複数のジョセフソン接合を有し、第２のエネルギー蓄積要素は、第２の超伝導ループに直列に介挿された第２の複数のジョセフソン接合を有する。共有部は第３の複数のジョセフソン接合を有する。第３の複数のジョセフソン接合のジョセフソン接合のうちの少なくとも１つは、第１の複数のジョセフソン接合及び第２の複数のジョセフソン接合のうちの各ジョセフソン接合より大きい面積を有する。いくつかの態様において、第３の複数のジョセフソン接合のジョセフソン接合のうちの少なくとも１つは、第１の複数のジョセフソン接合及び第２の複数のジョセフソン接合のジョセフソン接合のうちの少なくとも１つのそれぞれの面積の少なくとも２倍の面積を有する。
いくつかの態様において、第１の超伝導ループは、ターゲットデバイスにガルバニックに結合されている。
量子プロセッサは、超伝導量子ビットと、量子ビットを通信可能に結合する１つ以上のカプラと、を有する複数のプログラマブルデバイスと、複数のプログラマブルデバイスのターゲットデバイス内の電流を駆動するように動作可能な第１のデジタル／アナログ変換器（ＤＡＣ）と、を備え、第１のＤＡＣは、ターゲットデバイスに結合可能であって、動作時に第１の電荷キャリア密度を有する第１の超伝導ループと、第１の超伝導ループに介挿された第１のエネルギー蓄積要素であって、動作時に第１の電荷キャリア密度より小さい第２の電荷キャリア密度を有することによって第１の動的インダクタンスを与える、第１のエネルギー蓄積要素と、を有すると要約し得る。第１の超伝導ループは、第１の実効浸透深さを有する第１の超伝導材料を含んでもよく、第１のエネルギー蓄積要素は、第１の実効浸透深さより大きい第２の実効浸透深さを有する第２の超伝導材料を含んでもよい。第１のエネルギー蓄積要素は、第２の超伝導材料からなる超伝導膜を備えていてもよく、超伝導膜は、超伝導ループの第１の超伝導材料の厚さより小さい厚さを有してもよい。超伝導膜の厚さは、最大で第２の浸透深さの３倍であってもよい。超伝導膜の厚さは、最大で第２の浸透深さの２分の１であってもよい。超伝導膜は完全に量子プロセッサの層内に配置されており、これにより超伝導膜は実質的に平坦であってもよい。
超伝導膜は、第１の次元の領域長と第２の次元の領域幅とを有する平坦領域内で蛇行し、超伝導膜は、第１の次元の領域長に亘って延在する複数の長さ方向部分において延在し、各長さ方向部分は、領域幅より小さい距離だけ、第２の次元に、隣接する長さ方向部分から離間していて、第２の次元で延在する幅方向部分によって、隣接する長さ方向部分に電気的に接続されていてもよい。第２の超伝導材料は、ＮｂＮ、ＮｂＴｉＮ、ＴｉＮ及び粒状アルミニウムからなる群から選択されてもよい。第１のエネルギー蓄積要素は、第１の超伝導ループに直列に介挿された複数のジョセフソン接合を含んでもよい。第１のＤＡＣは、ガルバニック結合によってターゲットデバイスにガルバニックに結合されており、ガルバニック結合は共有ジョセフソン接合を含んでいてもよい。第１のＤＡＣはターゲットデバイスに磁気的に結合されていてもよく、複数のジョセフソン接合の各々についてのＲＮＡは、ターゲットＲＮＡ値から閾値量以下だけずれていてもよく、ＲＮは接合当たりのジョセフソン抵抗であり、Ａは接合当たりの面積である。
量子プロセッサは、第２のＤＡＣを備え、第２のＤＡＣは、第２の超伝導ループと、第２の超伝導ループに介挿されて第２の動的インダクタンスを与える第２のエネルギー蓄積要素と、を有し、第２の超伝導ループは第１のＤＡＣの第１の超伝導ループにガルバニックに結合されており、第１の超伝導ループ及び第２の超伝導ループは第１の超伝導ループ及び第２の超伝導ループに共通の共有部を有し、共有部は、動作時に、第１の動的インダクタンス及び第２の動的インダクタンスのうちの少なくとも一方に比例する共有動的インダクタンスを与える共有エネルギー蓄積要素を有してもよい。共有部の幅は第１のエネルギー蓄積要素及び第２のエネルギー蓄積要素の幅より大きくてもよく、幅は電流の方向及び厚さの方向に垂直に測られる。共有部の第１の領域は、第１の動的インダクタンスより小さい、より小さい動的インダクタンスを有する１つ以上の超伝導体に結合されており、共有部の非結合領域は、超伝導体によって、共有動的インダクタンスを与えるように、少なくとも部分的に定義されていてもよい。共有エネルギー蓄積要素は、動作時に、第１の動的インダクタンスに比例する共有動的インダクタンスを与えてもよく、第１のＤＡＣは、動作時に、１つ以上の、第２のＤＡＣより上位の桁を表してもよい。
第１のＤＡＣは第１の超伝導ループに介挿された結合要素を含んでいてもよく、第１のＤＡＣは結合要素を介してターゲットデバイスに直接結合されており、第２のＤＡＣは第１のＤＡＣを介してターゲットデバイスに間接的に結合されていてよく、第１のＤＡＣは入力ストリングの最上位桁を表すように動作可能であり、第２のＤＡＣは入力ストリングの下位桁を表すように動作可能である。
第１のエネルギー蓄積要素は、第１の超伝導ループに直列に介挿された第１の複数のジョセフソン接合を含んでいてもよく、第２のエネルギー蓄積要素は、第２の超伝導ループに直列に介挿された第２の複数のジョセフソン接合を含んでいてもよく、共有部は第３の複数のジョセフソン接合を含んでいてもよく、第３の複数のジョセフソン接合のジョセフソン接合のうちの少なくとも１つは、第１の複数のジョセフソン接合及び第２の複数のジョセフソン接合のうちの各ジョセフソン接合より大きい面積を有してもよい。第３の複数のジョセフソン接合のジョセフソン接合のうちの少なくとも１つは、第１の複数のジョセフソン接合及び第２の複数のジョセフソン接合のジョセフソン接合のうちの少なくとも１つの少なくとも２倍の面積を有してもよい。第１の超伝導ループは、ターゲットデバイスにガルバニックに結合されていてよい。
図面において、同一の参照番号は同様の要素又は作用を特定する。図面中の要素の大きさ及び相対位置は必ずしも一定の比率で描かれてない。例えば、種々の要素の形状及び角度は必ずしも一定の比率で描かれておらず、図面の見やすさを向上させるために、これらの要素の一部が任意に拡大されて配置される場合がある。また、描画された要素の特定の形状は、必ずしも特定の要素の実際の形状に関する情報を伝達することを意図せず、図面における認識の容易さのために単独で選択されていてもよい。
少なくとも１つの例示された態様による、種々の論理デバイスを組み込み、かつ／又は本明細書に記載の種々のアドレッシングを実行し得る、デジタルコンピュータ及び量子コンピュータを含む、ハイブリッド計算システムの概略図である。 少なくとも１つの例示された態様による、デジタル／アナログ変換器（ＤＡＣ）セットに通信可能に結合された量子磁束パラメトロン（ＱＦＰ）ベースのシフトレジスタを示す概略図である。 少なくとも１つの例示された態様による、多数の中間ＱＦＰを介してデジタル／アナログ変換器（ＤＡＣ）セットに通信可能に結合された量子磁束パラメトロン（ＱＦＰ）ベースのシフトレジスタを示す概略図である。 少なくとも１つの例示された態様による、図２又は図３のＱＦＰベースのシフトレジスタを利用した回路の動作方法を示すフロー図である。 少なくとも１つの例示された態様による、図４の方法の特定の実施形態となり得る、ＱＦＰベースのシフトレジスタを利用した回路の動作方法を示す。 少なくとも１つの例示された態様による、図４の方法を一般化したものとなり得る、ＱＦＰベースのシフトレジスタを利用した回路の動作方法を示す。 少なくとも１つの例示された態様による、デジタル／アナログ変換器（ＤＡＣ）に結合された、ラッチ制御される量子磁束パラメトロンデマルチプレクサ（ＱＦＰ－Ｄｅｍｕｘ）回路を示す。 少なくとも１つの例示された態様による、デジタル／アナログ変換器（ＤＡＣ）に結合された、ボディ磁束（アドレス）制御される量子磁束パラメトロンデマルチプレクサ（ＱＦＰ－Ｄｅｍｕｘ）回路を示す。 少なくとも１つの例示された態様による、図７Ａのラッチ制御されたＱＦＰ－Ｄｅｍｕｘ回路に関連する信号のプロットのグラフである。 少なくとも１つの例示された態様による、デジタル／アナログ変換器（ＤＡＣ）にアドレスする３接合２ループ磁束ポンプを示す。 少なくとも１つの例示された態様による、図９の３接合２ループ磁束ポンプに対するプログラミング／デプログラミングパターンについての、供給磁束波形と最端の接合のジョセフソン位相とのプロットを示すグラフである。 少なくとも１つの例示された態様による、デジタル／アナログ変換器（ＤＡＣ）にアドレスする４接合３ループ磁束ポンプ回路の概略図である。 少なくとも１つの例示された態様による、図１１の４接合２ループ磁束ポンプに対するプログラミング／デプログラミングパターンについての、供給磁束波形と最端の接合のジョセフソン位相とのプロットを示すグラフである。 少なくとも１つの例示された態様による、２つの磁束ＤＡＣ間の直接的なガルバニック接続の概略図である。 少なくとも１つの例示された態様による、複数のアドレス線を介して個別のデジタル／アナログ変換器（ＤＡＣ）にアドレスする８つの４接合３ループ磁束ポンプ回路セットの概略図である。 少なくとも１つの例示された態様による、図１１の４接合２ループ磁束ポンプに対するプログラミング／デプログラミングパターンについての、供給磁束波形と最端のジョセフソン接合のジョセフソン位相とのプロットを示すグラフである。 少なくとも１つの例示された態様による、複数の多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプを動作させる方法のフロー図である。 少なくとも１つの例示された実施形態による、複数の多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプを動作させる方法のフロー図である。 少なくとも１つの例示された態様による、図１１の４接合２ループ磁束ポンプをリセットする、供給磁束波形と最端のジョセフソン接合のジョセフソン位相とのプロットを示すグラフである。 少なくとも１つの例示された態様による、４つのデジタル／アナログ変換器（ＤＡＣ）セットと、ＤＡＣの各々に個別にアドレスするように配置された複数の信号線と、信号線のうちの個別のトリプレットによってＤＡＣのうちの選択されたものに信号を供給するように通信可能に結合された制御回路との概略図である。 ＤＡＣセット間のブレイド制御線の方向を表す複数の斜線を更に示す、図１７Ａの４つのデジタル／アナログ変換器（ＤＡＣ）セット及び制御線の概略図である。 少なくとも１つの例示された態様による、デジタル／アナログ変換器（ＤＡＣ）のカルテットと、電源線と、３つの制御線の概略図である。 少なくとも１つの例示された態様による、二次元のＤＡＣセット（例えば、順序配列）内のＤＡＣに個別にアドレスするブレイド配置の制御線を利用した動作方法のフロー図である。 本システム及びデバイスを実施するのに用い得る、量子アニール（及び／又は断熱量子計算）コンポーネント用に設計された例示的な超伝導量子プロセッサの一部の概略図である。 動的インダクタンスエネルギー蓄積要素を備えた例示的な単一ループＤＡＣの概略図である。 動的インダクタンスエネルギー蓄積要素を備えた２つの例示的な縦続接続ＤＡＣの概略図である。 薄膜超伝導体を用いた動的インダクタンスエネルギー蓄積要素の例示的な態様の概略図である。 薄膜超伝導体を用いた、図３に示されるＤＡＣのような縦続接続ＤＡＣの共有部を含む、複数の動的インダクタンスエネルギー蓄積要素の例示的な態様の概略図である。 ＤＡＣがターゲットデバイスに誘導結合した場合における、直列接続されたジョセフソン接合を用いた動的インダクタンスエネルギー蓄積要素の例示的な態様の概略図である。 ＤＡＣがターゲットデバイスにガルバニックに結合した場合における、直列接続されたジョセフソン接合を用いた動的インダクタンスエネルギー蓄積要素の例示的な態様の概略図である。 直列接続されたジョセフソン接合を備えた２つの例示的な縦続接続ＤＡＣの例示的な態様の概略図である。 直列接続されたジョセフソン接合を備えた３つの例示的な縦続接続ＤＡＣの例示的な態様の概略図である。
以下の説明では、開示される様々な態様に対する十分な理解が得られるようにするために、特定の詳細について説明する。しかし、関連する技術分野の当業者であれば、これらの特定の詳細のうちの１つ以上を用いずに、又は、他の方法、構成要素、材料などを用いて態様を実施し得ることを理解するであろう。他の例においては、態様の説明を不必要に曖昧にすることを避けるために、コンピュータシステム、サーバコンピュータ、通信ネットワーク、超伝導回路及び／又は共振器に関連する周知の構造を詳細には図示及び説明していない。本明細書及び添付の特許請求の範囲を通して、「要素（element）」及び「（複数の）要素（elements）」との用語は、以下に限定されるわけではないが、コンピュータシステム、サーバコンピュータ、通信ネットワーク、超伝導回路及び共振器に関連するすべてのかかる構造、システム及びデバイスを包含するのに使用される。
文脈上で断らない限り、本明細書及び後続の特許請求の範囲を通して、「含む」「備える」（comprising）は「含む」「備える」（including）と同義であって、包含的又はオープンエンド的である（すなわち、付加的な、挙げられていない要素又は方法動作を排除しない）。
本明細書全体を通して、「一実施形態」、「実施形態」、「他の実施形態」、「一例」、「例」、「他の例」、「一態様」、「他の態様」などとの言及は、当該実施形態、例又は態様に関連して説明される特定の関連する特徴、構造又は特性が、少なくとも１つの実施形態、例又は態様に含まれることを意味する。それ故、本明細書を通した様々な箇所における語句「一実施形態において」、「実施形態において」、「他の実施形態において」などの出現は、必ずしも同じ実施形態、例又は態様を指さない。更に、１つ以上の実施形態、例又は態様において、特定の特徴、構造又は特性を任意に組み合わせることができる。本明細書及び添付の特許請求の範囲において用いられるとき、「ある１つの（a）」、「ある１つの（an）」及び「その（the）」との単数形は、文脈上で明示的に断らない限り、複数の参照対象を含む。なお、「又は」との語は、一般に、文脈上で明示的に断らない限り、「及び／又は」を含む意味で使用される。
本明細書で提供される本開示の見出し及び要約書は、便宜上のためにのみあり、態様の範囲又は意味を説明しない。
また、本明細書の特定の図面は、種々の電圧及び電流波形を示す。これらの波形は、実施形態の動作を理解する目的で示されることを意図しており、形状、振幅、デューティ比、周波数、歪み又は他の特性の観点から波形挙動を縮尺し、及び／又は高精度かつ正確に示すことを意図していない。
古典電気回路では、トランジスタなどの単純なスイッチングデバイスの特定の配置によって、複雑で労力を要する演算を実行し得る。このような配置の例としては、シフトレジスタ、メモリアレイ、加算器、フリップフロップなどが挙げられる。超伝導エレクトロニクス、特に超伝導量子計算の発展的な分野では、これらの配置の各々の超伝導類似物を実現する回路を開発することが必須である。これらの配置は、同様に、単純なスイッチングデバイスを用いて構成することができるが、トランジスタのような古典スイッチングデバイスは、超伝導の体系において適切ではない。それ故、多くの超伝導システムにおいて、多くの他の回路及び演算を実現し得る基本的な超伝導論理デバイスを確立することが重要である。
特に関心が高い超伝導エレクトロニクスの用途は、量子演算の分野である。超伝導回路は、巨視的なスケールで量子効果を利用することが可能であり、代替技術のいくつかよりもずっと管理しやすい量子計算の実施機構を提供する。説明に際して、量子計算の基本単位は量子ビットである。超伝導量子ビットは、超伝導磁束量子ビットを含む多様な形態を取り得る。超伝導磁束量子ビットは、ジョセフソン接合として知られる少なくとも１つのスイッチングデバイスを含む超伝導ループの形態で実現され得る。その場合に、量子プロセッサは任意の数の超伝導磁束量子ビットを含み得る。それ故、このような量子プロセッサの実施において、多数の超伝導磁束量子ビットを作製する技術とともに、このようなデバイスの動作の確固たる理解が発展し得る。本システム、方法及び装置は、量子プロセッサにおける超伝導スイッチングデバイスとしての基本的な超伝導磁束量子ビット構造の使用を説明する。例示的な実施形態において、超伝導磁束量子ビットの配置は、超伝導量子プロセッサ内の超伝導磁束ベースのシフトレジスタとして実施され得る。
本開示は、超伝導デジタル／アナログ変換器（ＤＡＣ）を備えた超伝導量子プロセッサに関する。ＤＡＣは、動的インダクタンスを用いてエネルギーを蓄積するエネルギー蓄積要素を備える。種々の態様において、単一ループ及びマルチループ（又は「縦続接続」）ＤＡＣ設計が開示される。動的インダクタンスを備えた、薄膜エネルギー蓄積要素とジョセフソン接合ベースのエネルギー蓄積要素との態様が開示され、これには、蛇行レイアウト及び／又はガルバニック結合を備えた態様が含まれる。
全体に亘ってＤＡＣとの用語が使用されるが、説明されるデバイスを多様な目的で使用することができ、必ずしもデジタル信号をアナログ信号に変換することに限定されない（また、態様によっては、このような変換を全く含まない）ことが理解されるであろう。例えば、上述のように、量子プロセッサが超伝導ＤＡＣを使用して、ある期間だけ信号を記憶してもよい（例えば、これによりメモリの形態として動作する）。
読み取り装置の理解を助けるために、例としての超伝導量子プロセッサの動作を以下に説明する。ここでは、超伝導ＤＡＣがこのようなＤＡＣの少なくともいくつかの例示的な機能を果たし、及び示し得る状況を提供する。
例示的なハイブリッド計算システム
図１は、本明細書で説明される様々な論理デバイスを組み込み、かつ／又は様々なアドレッシング手法を実施し得る、古典すなわちデジタルのコンピュータ１０２と量子コンピュータ１０４とを含んだ少なくとも１つの例示的な態様によるハイブリッド計算システム１００を示す。
デジタルコンピュータ１０２は、例えば、１つ以上のシングルコア又はマルチコアのマイクロプロセッサ、中央プロセッサユニット（ＣＰＵ）、グラフィカルプロセッサユニット（ＧＰＵ）、デジタル信号プロセッサ（ＤＳＰ）又は特定用途向け集積回路（ＡＳＩＣ）である、１つ以上のデジタルプロセッサ１０６を備える。デジタルコンピュータ１０２は、例えば、１０８と総称される、１つ以上のディスプレイ１０８ａ、ポインタデバイス１０８ｂ（例えば、コンピュータマウス、トラックボール）、及びキーパッド又はキーボード１０８ｃである、１つ以上のユーザインターフェースコンポーネントを含み得る。デジタルコンピュータ１０２は、例えば、１つ以上のメモリ（例えば、揮発性メモリ、スタティックメモリ、読出し専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ））１１０及び／又は１つ以上の記憶装置（例えば、磁気ハードディスクドライブ（ＨＤＤ）、光学ディスクドライブ、ソリッドステートドライブ（ＳＳＤ）、及び／又はフラッシュドライブ）１１２である、１つ以上の非一時的なコンピュータ可読媒体又はプロセッサ可読媒体を含み得る。デジタルコンピュータ１０２は、量子コンピュータ１０４とインターフェース接続する１つ以上の量子コンピュータ制御サブシステム１１４を含み得る。プロセッサ１０６、メモリ１１０、ストレージ１１２及び量子コンピュータ制御サブシステム１１４は、例えば、１つ以上のバス（例えば、電源バス、通信バス、命令バス、アドレスバス）１１６である、１つ以上の通信チャネルを介して通信可能に結合され得る。
例えば１つ以上のメモリ１１０である、非一時的なコンピュータ可読媒体又はプロセッサ可読媒体は、１つ以上のプロセッサ１０６によって実行されると、本明細書で説明される様々なアルゴリズムのうちの１つ以上をプロセッサ１０６に実行させるプロセッサ可読命令及びデータを格納している。プロセッサ実行可能命令及びデータは、例えば、起動時に動作するようにデジタルコンピュータ１０２を構成する、基本入出力システム命令セット又は「モジュール」１１８ａを含み得る。プロセッサ実行可能命令及びデータは、例えば、様々なファイル管理サービス及びユーザインターフェースサービスを提供する動作のためにデジタルコンピュータ１０２を構成する、オペレーティングシステム命令セット又は「モジュール」１１８ｂを含み得る。プロセッサ実行可能命令及びデータは、例えば、他のコンピュータによる情報及びサービスへのアクセスを提供するサーバとしての動作のためにデジタルコンピュータ１０２を構成する、サーバ命令セット又は「モジュール」１１８ｃを含み得る。プロセッサ実行可能命令及びデータは、例えば、問題を、量子コンピュータ１０４によって生成される問題グラフ及び／又は潜在解のポストプロセッシングに変換することに関連する様々な計算を実行するようにデジタルコンピュータ１０２を構成する、計算命令セット又は「モジュール」１１８ｄを含み得る。プロセッサ実行可能命令及びデータは、例えば、問題を、実行に供される量子コンピュータ１０４の量子プロセッサ１２０に組み込むために問題グラフからハードウェアグラフへマッピングするようにデジタルコンピュータ１０２を構成する、量子プロセッサ命令セット又は「モジュール」１１８ｄを含み得る。プロセッサ実行可能命令及びデータは、例えば、量子コンピュータ１０４から問題に対する潜在解を読み出すことに関連する様々な読出し機能を実行するようにデジタルコンピュータ１０２を構成する読出し命令セット又は「モジュール」１１８ｆを含み得る。
量子コンピュータ１０４は、典型的には複数の量子ビット及び／又は複数のカプラを含む量子プロセッサ１２０を備え、各カプラは個別の量子ビット対を結合するように選択的に動作可能である。量子コンピュータ１０４は、例えば様々なインターフェース、すなわち磁束を選択的に量子ビットに結合する誘導的なインターフェースを介して量子ビットの各々を制御するように動作可能に結合された、量子ビット制御システム１２２を含む。量子コンピュータ１０４は、例えば様々なインターフェース、すなわち磁束を選択的にカプラに結合してカプラの結合の力、すなわち「結合力」を設定する誘導的なインターフェースを介してカプラの各々を制御するように動作可能に結合された、カプラ制御システム１２４を含む。量子コンピュータ１０４は、量子ビットの各々の状態を読み出すように動作可能な様々なインターフェースを制御するように動作可能に結合された、読出し制御システム１２６を含む。
本明細書では、上述のものを実施する各種のシステム、コンポーネント、構造及びアルゴリズムを説明する。説明されるシステム、コンポーネント、構造及びアルゴリズムの多くを個別に実施することが可能であり、互いに組み合わせて実施し得るものもある。
量子磁束パラメトロン（ＱＦＰ）ベースのシフトレジスタ
既存のシステムは、Ｘ－Ｙ－Ｚアドレス指定方式を利用してＤＡＣにアドレスし、ここで、Ｚを便宜上から電源と呼称し（Ｃ２サイズプロセッサ内のすべてのＤＡＣステージが直列に接続されている）、Ｘ及びＹを便宜上からアドレス（ＡＤＤＲ）及びトリガ（ＴＲＩＧ）と呼称する。Ｃ２ブロックに電源投入し、ＡＤＤＲをアサートし、ＴＲＩＧを数回トグルして、一意に選択された１つのＤＡＣステージに、対応する数のパルスを書き込む。本アドレス指定方式は、数千量子ビットレベル（例えば、８，０００又は１６，０００）を処理することができる。例えば１００，０００量子ビット以上を有する次の複雑さレベルに移行するために、ＰＭＭに直列にデータをロードする方法を利用し、２、３の配線のみを使用して長いビットストリームをＤＡＣに書き込むことができる。ＳＦＱベースのシフトレジスタは、チップ上で過剰に大きい電力を散逸させるため、ＱＦＰベースの方式を利用するほうが好ましい。
少なくとも１つの既存の手法において、ＡＤＤＲ及びＴＲＩＧの各々はΦ０の約１／４を与え（ここで、Φ０は超伝導磁束量子）、選択されたＤＡＣステージ（この場合に、ＡＤＤＲ及びＴＲＩＧは磁束の方向に一致し、ＤＡＣステージは電源投入されている）は、当該ＤＡＣがスイッチするときにΦ０の約１／２を全信号とみなし、他の単一磁束量子（ＳＦＱ）を対応するＤＡＣ蓄積インダクタに挿通する。原理的に、これらの信号のうちの１つ（例えば、ＡＤＤＲ）は、専用の室温配線からではなく、ＱＦＰステージによって、磁気的に、又はＤＡＣステージの半分に磁気的に結合されたＱＦＰシフトレジスタに当該信号が接続されている場合にはガルバニックに、供給され得る。図２及び図３に、２つの可能な配置を示す。特に、図２はＱＦＰ－ＳＲステージに磁気的に結合されたＤＡＣを示すのに対して、図３はＤＡＣにガルバニックに結合された更なるＱＦＰを示し、当該ＱＦＰは、増設の接合／本体フットプリントを費やしてより多くの信号をＤＡＣ内に供給し、磁束増幅器として作用する。すべてのＤＡＣが（ＰＯＷＥＲ線を介して）直列に接続されるため、ＱＦＰシフトレジスタ（ＱＦＰ－ＳＲ）がステージ間にガルバニック接続を有すると好ましい場合があり、そのことによって、生じ得る磁束オフセットの存在下におけるマージンが向上し得るとともに、ＤＡＣとＱＦＰ－ＳＲとの間のどこかに（より実効性が低い）磁気的な接続が存在するはずである。
図２は、少なくとも１つの例示された態様による、デジタル／アナログ変換器（ＤＡＣ）２０２ａ、２０２ｂ（２つのみを示し、２０２と総称する）のセットに通信可能に結合された量子磁束パラメトロン（ＱＦＰ）ベースのシフトレジスタ２００を示す。
ＱＦＰベースのシフトレジスタは、複数のＱＦＰベースのシフトレジスタ要素２０４ａ、２０４ｂ、２０４ｃ（３つのみをコールアウトし、２０４と総称する）と、ＤＡＣ２０２のセットのＤＡＣ２０２ａ、２０２ｂに誘導的又はガルバニックに結合するインダクタラダー回路２０６とを含む。
ＱＦＰベースのシフトレジスタ要素２０４は、各々が個別の材料ループ２０８と、個別の材料ループ２０８に介挿されたジョセフソン接合２１０ａ、２１０ｂの対（２つをコールアウトし、２１０と総称する）と、例えば誘導インタフェーフェースである、個別のインターフェース２１２とを含む、個別のＱＦＰである。材料ループ２０８は、臨界温度で超伝導を生じる材料ループからなり得る。インターフェース２１２は、アドレス線２１４（１つのみをコールアウトする）からの信号（例えば、磁束）を通信可能に結合するように配置され得る。ＱＦＰベースのシフトレジスタ２００は、好ましくは、ＤＡＣ２０２のセットの各ＤＡＣ２０２ａに少なくとも３つのＱＦＰレジスタ要素２０４ａ、２０４ｂ、２０４ｃを含む。
インダクタラダー回路２０６は、レール２１６ａ、２１６ｂの対を備えた材料導電路２１６と、「ラング」としてレール２１６ａ、２１６ｂ間に結合された互いに並列な複数のインダクタ２１８（１つのみをコールアウトする）とを含む。インダクタラダー回路２０６はまた、ＤＡＣ２０２ａの相補的なインターフェース２２２（１つのみをコールアウトする）を介して個別のＤＡＣ２０２ａ、２０２ｂに信号（例えば、磁束）を通信可能に結合するように配置された複数のインターフェース（例えば、誘導インターフェース）２２０（１つのみをコールアウトする）を含む。材料導電路２１６は、臨界温度において超伝導を生じる材料導電路からなり得る。
ＤＡＣ ２０２のセットのＤＡＣ ２０２ａ、２０２ｂの各々は、個別の材料ループ２２４（１つのみをコールアウトする）と、個別の材料ループ２２４に介挿された個別のジョセフソン接合２２６ａ、２２６ｂの対（１つの対のみをコールアウトする）とを含み、ジョセフソン接合２２６ａ、２２６ｂは、電源線２３２によって、材料ループ２２４の電気的接続部２２５ａ、２２５ｂ間に電気的に並列に結合されている。ＤＡＣ ２０２のセットのＤＡＣ ２０２ａ、２０２ｂの各々は、当該各々に信号を結合する、例えば誘導インターフェースである、複数のインターフェース２２２、２２８、２３０を含む。ＤＡＣ ２００のセットのＤＡＣ ２０２ａ、２０２ｂの各々は、３つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能である。３つの信号のトリプレットは、ＱＦＰベースのシフトレジスタ２００のＱＦＰベースのシフトレジスタ要素２０４を介して取得される第１の信号と、電源線２３２を介して取得される第２の信号と、トリガ線２３４を介して取得される第３の信号とを含む。
制御回路２３６は、電源線２３２、トリガ線２３４及びアドレス線２１４に信号を供給するように、通信可能に結合されている。制御回路２３６は、電源線２３２、トリガ線２３４及びアドレス線２１４に信号を供給して、ＤＡＣ ２０２ａ、２０２ｂのうちの選択されたＤＡＣに情報（例えば、複数の磁束量子）をロードする。
ＤＡＣ ２０２の第１のセット及び第１のシフトレジスタ２００として示されているが、更なるＤＡＣセット及び更なる付随したシフトレジスタを使用することができる。
図３は、少なくとも１つの例示された態様による、複数の中間ＱＦＰ３４０ａ、３４０ｂ（２つのみを示し、３４０と総称する）を介してＤＡＣ ２０２ａ、２０２ｂのセット（２つのみを示し、２０２と総称する）に通信可能に結合されたＱＦＰベースのシフトレジスタ２００を示す。
図３に示す構造の多くは、図２に示す構造と同様、又は更には同一であり、それ故、同じ参照番号を付す。簡潔さ、したがって明確さのために、図３と図２との重要な相違点のみを以下に説明する。
中間ＱＦＰ３４０ａ、３４０ｂは、ＤＡＣ ２０２の第１のセットの個別のＤＡＣ ２０２ａ、２０２ｂにガルバニックに結合するＱＦＰ磁束増幅器として作用する。ＱＦＰ３４０ａ、３４０ｂの各々は、個別の材料ループ３４２（１つのみをコールアウトする）と、それぞれのループ３４２に介挿された対応する一対のジョセフソン接合３４４ａ、３４４ｂ（１つのみをコールアウトする）とを含む。ＱＦＰ３４０ａ、３４０ｂの各々は、当該各々に信号を通信可能に結合する個別のインターフェース（例えば、誘導インターフェース）３４６（１つのみをコールアウトする）を含む。個別の材料ループ３４２は、臨界温度において超伝導を生じ得る。ＱＦＰ３４０ａ、３４０ｂの各々は、インダクタラダー回路２０６を介して、ＤＡＣ ２０２ａ、２２０ｂの個別のＤＡＣと、ＱＦＰベースのシフトレジスタ２００のＱＦＰベースのシフトレジスタ要素２０４ａ、２０４ｂ、２０４ｃ、との間に、通信可能に結合されている（例えば、ガルバニック又は誘導的に）。
図４は、少なくとも１つの例示された態様による、ＱＦＰベースのシフトレジスタを利用した回路の動作方法４００を示す。方法４００は、例えば、図２のＱＦＰベースのシフトレジスタ２００又は図３のＱＦＰベースのシフトレジスタ３００を利用する。
方法４００は、４０２において、例えば、電源の投入、問題の提供、起動の要求に応答して、例えば、ルーチン又はプログラムを呼び出すことによって開始する。
４０４において、制御回路は第１のＤＡＣセットのＤＡＣのすべてをリセットする。制御回路は、ＤＡＣのすべてをリセットするために、トリガ線への、又はトリガ線を介した信号の供給を繰り返し行って、蓄積インダクタのすべての磁束を解放し得る。
４０６において、制御回路は、内部に磁束量子が加算される個別のＤＡＣステージに結合された第１の数のＱＦＰベースのシフトレジスタに、第１の方向（例えば、時計方向）の持続電流の供給を行う。４０８において、制御回路は、内部に磁束量子がロードされない個別のＤＡＣステージに結合された第２の数のＱＦＰベースのシフトレジスタに、反対方向（例えば、反時計方向）の持続電流の供給を行う。
４１０において、制御回路は電源線への信号の供給を行う。４１２において、制御回路は第１の回数だけトリガ線への信号の供給を行い、第１の回数は、少なくとも、加算される磁束量子の総数に比例する。典型的には、第１の回数は、ロードされる磁束量子の総数に等しい。それ故、トリガ線ＴＲＩＧに、選択されたＱＦＰステージにおいて時計方向の電流に加算されるとともに選択されないステージにおいて反時計方向の電流から減算される極性を有するパルスを生じることが可能であり、書き込まれるパルスの数に等しい合計の回数は、蓄積インダクタ内のＳＦＱ量子の数を増加させる。４１４において、トリガ線に信号がまだ第１の回数だけ供給されていないと制御回路が判定すると、方法４００は４１２へ戻る。
４１４において、トリガ線に信号が第１の回数だけ供給されたと制御回路が判定すると、方法４００は、再度呼び出される、又は起動されるまで４１６において停止する。これに代えて、方法４００は継続して動作することも可能である。
図５は、少なくとも１つの例示された態様による、ＱＦＰベースのシフトレジスタを利用した回路の動作方法５００を示す。方法５００は、方法４００の特定の実施であり得る（図４）。方法５００は、例えば、図２のＱＦＰベースのシフトレジスタ２００又は図３のＱＦＰベースのシフトレジスタ３００を利用する。
方法５００は、５０２において、例えば、電源の投入、問題の提供、起動の要求に応答して、例えば、ルーチン又はプログラムを呼び出すことによって開始する。
５０４において、制御回路は、ＤＡＣにロードされる磁束量子の数に基づいて、ＤＡＣのすべてをソートする。５０６において、制御回路は、ＤＡＣのすべてのリセットを行う。制御回路は、ＤＡＣのすべてをリセットするために、トリガ線への、又はトリガ線を介した信号の供給を繰り返し行い得る。
５０８において、制御回路は、内部に少なくとも１つの磁束量子がロードされる個別のＤＡＣステージに結合された複数のＱＦＰベースのシフトレジスタに、第１の方向（例えば、時計方向）の持続電流の供給を行う。５１０において、制御回路は、内部に１未満の磁束量子がロードされる個別のＤＡＣに結合された複数のＱＦＰベースのシフトレジスタステージに、反対方向（例えば、反時計方向）の持続電流の供給を行う。５１２において、制御回路は電源線への、又は電源線を介した信号の供給を行う。５１４において、制御回路はトリガ線への、又はトリガ線を介した信号の供給を行う。
５１６において、制御回路は、続いて、内部に少なくとも２つの磁束量子がロードされる個別のＤＡＣに結合された複数のＱＦＰベースのシフトレジスタに、第１の方向の持続電流の供給を行う。５１８において、制御回路は、内部に２未満の磁束量子がロードされる個別のＤＡＣに結合された第２の数のＱＦＰベースのシフトレジスタに、反対方向の持続電流の供給を行う。５２０において、制御回路は電源線への信号の供給を行う。５２２において、制御回路は、続いて、トリガ線への、又はトリガ線を介した信号の供給を行う。
方法５００は、例えば、再度呼び出される、又は起動されるまで５２４において停止する。
図６は、少なくとも１つの例示された態様による、ＱＦＰベースのシフトレジスタを利用した回路の動作方法６００を示す。方法６００は、方法４００（図４）を一般化したものであり得る。方法６００は、例えば、図２のＱＦＰベースのシフトレジスタ２００又は図３のＱＦＰベースのシフトレジスタ３００を利用する。
プログラミング時間を（例えば、何万もの量子ビット、量子ビット当たり８ＤＡＣ、量子ビット当たり１６ＤＡＣステージをプログラミングする）を節減するために、ＤＡＣステージは、まず、例えば約２０という、個別のステージに追加されるパルスの数（単一の磁束量子（ＭＡＸＳＦＱ）の最大数を上限とする）だけ、ソートされ得る。それ故、同じ目標パルス数を伴う多くのステージが発生する可能性がある。例えば、１パルスを必要とするステージもあれば、２パルスを必要とするステージもあり、３パルスを必要とする他のステージもあるなど、最終的には２０パルスを必要とするステージがある。最初に、少なくとも１パルスを必要とするステージを選択し、ＴＲＩＧを１回パルス出力する。新たなパターンは、１つのＳＦＱのみを必要としたステージを除外し、ＴＲＩＧを２回パルス出力する。なお、他のすべてのステージは３つ以上のＳＦＱを必要とする。これが、２０個のＳＦＱを必要とするステージのみが残るまで継続され、続いてこれらを選択して埋める。本プロセスは、最悪のケースシナリオでは、全ＱＦＰ－ＳＲがプロセッサ上に新たな「シリアルプログラム」を書き込むＭＡＸＳＦＱ再プログラミングサイクルまで必要である。本プロセスは、ＱＦＰ－ＳＲをより短い区間に分断することによって更に高速化することが可能であり、室温に近づく配線がわずかに増加する。
また、ＱＦＰ－ＳＲをＮＤＲＯによる量子ビット読出しに用いて、分離した構造を利用せずに、データを量子ビットに近接させて、量子ビットのＤＡＣをプログラムすることが可能である。信頼性のために、１つの長いシフトレジスタに代えて、グリッド状又はアレイ状のシフトレジスタステージを利用してもよい。それ故、ＱＦＰ－ＳＲを通ってあらゆるポイントに到達する複数の取り得る経路が存在し、ＱＦＰ－ＳＲは数％で障害を起こすデバイスを許容し得る。
方法６００は、６０２において、例えば、電源の投入、問題の提供、起動の要求に応答して、例えば、ルーチン又はプログラムを呼び出すことによって開始する。
６０４において、制御回路は、ＤＡＣにロードされる磁束量子の数に基づいて、ＤＡＣステージのすべてをソートする。６０６において、制御回路は、ＤＡＣのすべてのリセットを行う。制御回路は、ＤＡＣのすべてをリセットするために、トリガ線への、又はトリガ線を介した信号の供給を繰り返し行い得る。
６０８において、１から磁束量子の最大数ｎまでを取るプログラムされる整数の回数ｉについて、制御回路は、内部に少なくともｉ個の磁束量子がロードされる個別のＤＡＣステージに結合された複数のＱＦＰベースのシフトレジスタに、第１の方向（例えば、時計方向）の持続電流の供給を行う。６１０において、制御回路がｉ＜ｎであると判定すると、方法６００の制御は６０８へ戻る。６１０において、制御回路がｉ＝ｎであると判定すると、方法６００の制御は６１２へ進む。
６１２において、制御回路はまた、内部にｉ個未満の磁束量子が追加される個別のＤＡＣステージに結合された複数のＱＦＰベースのシフトレジスタに、反対方向（例えば、反時計方向）の持続電流の供給を行う。６１４において、制御回路がｉ＜ｎであると判定すると、方法６００の制御は６１２へ戻る。６１４において、制御回路がｉ＝ｎであると判定すると、方法６００の制御は６１６へ進む。
６１６において、制御回路は、電源線への、又は電源線を介した信号の供給を行う。６１８において、制御回路は、トリガ線への、又はトリガ線を介した信号の供給を行う。磁束量子の最大数ｎは、例えば、１８～２２とすることができる。
方法６００は、例えば、再度呼び出される、又は起動されるまで６２０において停止する。
量子磁束パラメトロン（ＱＦＰ）デジタル／アナログ変換器（ＤＡＣ）
すべてのパラメータに対する４ビット制御と、従前の量子プロセッサ設計と比較してある程度低減された励起状態の熱占有と、より信頼性が高い永久磁石メモリ（ＰＭＭ）と、より高い全エネルギー規模とを実現することが望ましい場合がある。大きな集積規模では、量子ビットＩｐに対する４ビット制御、熱占有、及び非線形性によって性能が制限され得る（このことは、プロセッサ動作時間を補償及び低下させるようにエネルギー規模を低下させことによって熱占有を増加させる）。
ここでは、量子ビット性能を向上させ（例えば、量子ビットＩｐの非線形性の改善とより高速のデバイスにつながる長さを短縮する）、較正を高速化し（例えば、読出し又はＰＭＭに起因するチップ上のパワー散逸がない）、制御精度を向上させる（例えば、より高いＳＦＱ－ＤＡＣ最大数）、アーキテクチャに対する種々の重要な変更を説明する。説明されるプラットフォームは、広帯域幅の配線を使用することによって、また入力／出力（Ｉ／Ｏ）線を解放しながらの、及び／又はＩ／Ｏ線を追加しながらの並列化プログラミング及び読出しによっていずれの動作を高速化するかの基礎を与える。
このような手法は、大きく高速化されたプログラミング、較正、読出し、より高い制御精度及びより大きいプロセッサをもたらし得る。更に、例えば１００ｍＫより大きい内部エネルギー分割を有する自由スピンは状態を切り替えるのに利用可能な熱エネルギーを有さなくなる、つまり１／ｆコーナが低周波側に移動することとなるため、チップ上のパワー散逸が低減して、低周波の磁束ノイズが低減される。このことは、量子プロセッサチップ上におけるより短い量子ビットと組み合わされて、製造ノイズを大きく低減する必要を伴わずに、より高い制御精度を可能にし得る。
低温とより短い量子ビットとによって上述の性能向上が得られる一方で、本明細書で説明される手法を利用する更なる理由が存在する。問題解決及び較正の両方の時間は、向上にとっての主領域である。較正及び問題解決の時間は、１）直流ＳＱＵＩＤ読出し時間、２）並列に読み出すことができる直流ＳＱＵＩＤの数、３）直流ＳＱＵＩＤ読み出し後の冷却時間、４）ＰＭＭプログラミング後の冷却時間及び５）チップ上の平衡温度に、異なる様式で依存する。
全較正の約３分の１となる、量子磁束パラメトロンＤＡＣ（ＱＦＰ－ＤＡＣ）較正及びオフセット磁束計測には、ＤＡＣロックイイン式計測を利用し得る。較正のこの３分の１に対して、上記の４番目第及び５番目の項目は、従前の量子プロセッサアーキテクチャ上の時間を支配する。改善されたＰＭＭはこの問題に対処し得る。
較正の残りの部分は、読み取りと読み取り後の冷却とによって時間制限される。本明細書で説明される少なくとも１つの手法は、読み出し後の冷却の制限を解決し、また読出し時間を短縮することもできる。
本明細書で説明される設計は、並列較正及び並列読出しを容易にし、１０００以上の量子ビットを備えた量子プロセッサが有限の時間で較正されて動作可能になることを可能にする。
すべての適度な集積規模における問題解決時間は、量子ビット長（エネルギー規模を設定する）、温度（上記の５項目、必要とされる繰り返しを経る）に依存し、より小さい規模においては、問題解決時間は、読出し時間に依存し、パラメータ範囲によってはＰＭＭプログラミング時間に依存する。
ここで、ＱＦＰ－Ｄｅｍｕｘ及びＤＡＣの種々の実施形態を説明し、それらは既存のＳＦＱ－ＤＡＣと同様に作用するが、有利にもパワーを散逸させない、したがって現サイクル時間のいくつかの重要な部分を取り除くものである。このＱＦＰ－ＤＡＣ／ＤＥＭＵＸは、実際にはローディング時間を向上させず、実際、同じＩ／Ｏ線に対してローディング時間はわずかに遅くなる。Ｉ／Ｏ線に対する改善と並列ローディングとは、高速化させる一方法である。ＱＦＰ－ＤＡＣ／ＤＥＭＵＸの最終的なパラメータ設計は、製造能力によって大きく左右される。
新たな読出し方式も説明し、それは、並行して量子ビットを読み出すとともに、既存の設計より大きく高められた速度（例えば、約１００倍速い）で量子ビットを読み出すことを可能とするものである。本読出し方式における設計パラメータを詳述する。
想定される要件に対処するために、ＤＡＣが状態を急速反転させる必要がある場合にＤＡＣ上でロックイン計測を動作させることが可能であり、本セクションでは、現在必要とされる計測間の数十ｍｓの冷却の必要性を取り除いて、入力／出力（Ｉ／Ｏ）帯域幅又は読出し時間によって計測を制限する、非散逸ＰＭＭ方式を提案する。
図７Ａに示される回路は、ＱＦＰデマルチプレクサ木とともに使用されるＱＦＰから、ＤＡＣに必要な複数の磁束量子を生成する。図７Ａは、ＬＡＴＣＨ１及び（ＬＡＴＣＨ１）よってアドレスされるデマルチプレクサ木の最終分岐の一部を示す。ＯＦＦＳＥＴ信号は、ＱＦＰの「オフ」方向となるように選択され、ＱＦＰ間に結合された磁束より大きい。この小回路における動作は、ＯＦＦＳＥＴを０に設定し、ＬＡＴＣＨ１を供給し、オフセットを大きな値に設定し、（ＬＡＴＣＨ１）供給する。ＬＡＴＣＨ信号が供給されると、ＬＡＴＣＨ信号は磁束量子をΦ０／２からΦ０へ変化させ、ＬＡＴＣＨ信号が供給されないと、磁束量子はΦ０／２のままとなる。このことは、付加的な共有ＬＡＴＣＨ「オフセット」線（ＬＡＴＣＨ「オフセット」は時間依存であることを除く）を備えたデマルチプレクサ木の階層ごとに１つの配線のみを用いて容易に実現され得る。
その場合に、ＴＩＰに入力を加えずにＬＡＴＣＨ２をアサートする。原理的には、最後の２つのＱＦＰステージを結合し得る。ここでは、ＱＦＰ－ＤＡＣのうちの左側部分の１つのみがＱＦＰ－ＤＡＣの内に正の（負の）磁束量子を有し、残りが負の（正の）磁束量子を有する。すべてのＤＡＣの接合によって共有された電流バイアスに入力バイアス電流を供給する。このことは、一度に１つのＤＡＣのみが切り替わることからなされ得る。最後に、選択されたＤＡＣ内の信号に加算され、それ以外から減算されるチップパルスを供給する。選択されたＤＡＣは、瞬間的にＤＡＣの臨界電流を超えることとなり、それ故、ＱＦＰ ＤＡＣループからＤＡＣ内に磁束量子を取り込む。その他のＤＡＣは磁束量子を取り込まない。ＬＡＴＣＨ２／ＴＩＰサイクルは、デマルチプレクサ木を再稼働させることを必要とせずに、所望の数だけの磁束量子をＤＡＣ内にロードするように繰り返され得る。
量子磁束パラメトロンＱＦＰ－ＤＡＣはチップ上で電力を必要としないため、すべての接合の電流Ｉｃがほとんど代償なしに増加し得るが、このことは、ＤＡＣが限界とされる接合サイズになるにつれて、何らかの時点でｄｅｍｕｘ／ＤＡＣの増大を制限する新たな３層を必要とし得る。これによって、ＤＡＣのインダクタンスの低減が可能になり、ＤＡＣのフットプリントを収縮させ、量子ビット長を短縮する。以上により、有利にも、より良好な量子ビット及びより高速のプロセッサを得ることができる。特に、より小さいＤＡＣを実施するために、他の金属層又は３層が必要となり得る。改善されたリセット手法は、本明細書で説明されるが、ＤＡＣステップサイズの低減と精度の向上とを同時に容易にし得る。
量子磁束パラメトロンデジタル／アナログ変換器（ＱＦＰ－ＤＡＣ）は、有利にも、多磁束量子ＤＡＣへの微弱信号（ＱＦＰ信号）の使用を容易にする。このことを、例えば、大規模な断熱量子プロセッサ、又は準直流磁場が利用される任意の量子プロセッサに有利に利用することができる。このことを高帯域幅配線とともに利用して、例えば数百ＭＨｚの速度で更新されるＤＡＣを備えた有限サイズの木において、複数のＧＨｚの更新速度で動作させてもよい。
図７Ａは、少なくとも１つの例示された態様による、ＱＦＰ－デジタル／アナログ変換器（ＱＦＰ－ＤＡＣ）７０２ａ、７０２ｂに結合されたラッチ制御量子磁束パラメトロンデマルチプレクサ（ＱＦＰ ｄｅｍｕｘ）回路７００ａを示す。特に、図７Ａは、ＱＦＰ－ｄｅｍｕｘ木の最終ステージを示す。
ラッチ制御ＱＦＰ ｄｅｍｕｘ回路７００ａは、複数のＱＦＰ７０４（１つを図示する）と、各ＱＦＰ７０４に対する複数（例えば、２つ）の量子磁束パラメトロンラッチ（ＱＦＰラッチ）７０６ａ、７０６ｂのセット又は列（各列は、図７Ａに１つのＱＦＰラッチのみを備えて示される）とを含む。ＱＦＰラッチ７０６ａ、７０６ｂの各セット又は各列は、ＱＦＰ７０４と、個別のＱＦＰ－ＤＡＣ ７０２ａ、７０２ｂの対の第１のＱＦＰ－ＤＡＣ ７０２ａ及び第２のＱＦＰ－ＤＡＣ ７０２ｂのうちの個別の一方との間の磁束を通信可能に結合させるように、選択的に動作可能である。電流バイアス線７１０が配置されて、有利にもバイアストランジスタを用いずに、少なくともＱＦＰ－ＤＡＣ ７０２の対のＱＦＰ－ＤＡＣ ７０２ａ、７０２ｂの両方に電流バイアスを供給する。
ＱＦＰ－ＤＡＣ ７０２は、電流バイアスによって接続された非対称直流ＳＱＵＩＤ（図７Ａの右側に図示されている）を含む。電流バイアスを取り除いて、ＣＪＪ内に磁気バイアスを使用することが可能であってもよい。そうしない場合には、電流バイアスは有利にもバイアス抵抗を必要とせず、熱は発生しないが、直列状態にあるすべてのＱＦＰ－ＤＡＣ ７０２をバイアスすることが実際に必要である。特に、バイアス線７１０を使用して異なる木にアドレスすることもできる。
ＱＦＰ７０４は、木構造の枝間において、木構造内の入力又はノードとして作用し得る。ＱＦＰ７０４は、第１の材料ループ７１２ａと、第１の材料ループ７１２ａが介挿された材料の第２のループ７１２ｂと、第２の材料ループ７１２ｂに介挿されたジョセフソン接合７１４ａ、７１４ｂの対とを含む。第２のループ７１２ｂは、例えばＬＡＴＣＨ０と呼称する信号を受信するインターフェース（例えば、誘導インターフェース）７１６を含む。第１の材料ループ７１２ａは、ＱＦＰラッチ７０６ａ、７０６ｂ（各セット又は各列において１つのみを示す）の第１のセット又は列と第２のセット又は列とのうちの個別の第１のＱＦＰラッチ７０６ａ、７０６ｂのインターフェース７２０ａ、７２０ｂに信号（例えば、磁束）を通信可能に結合するように配置された、インターフェース（例えば、誘導インターフェース）７１８ａ、７１８ｂの対を含む。ＱＦＰ７０４の第１の材料ループ７１２ａ及び第２の材料ループ７１２ｂは、例えば、臨界温度以下で超伝導を生じる材料からなり得る。
ＱＦＰラッチ７０６ａ、７０６ｂの第１及び第２のセット又は列の第１のＱＦＰラッチ７０６ａ、７０６ｂは、それぞれ、第１の材料ループ７２２ａ（図７Ａに１つのみをコールアウトする）と、第１の材料ループ７２２ａに介挿された第２の材料ループ７２２ｂ（図７Ａに１つのみをコールアウトする）と、第２の材料ループ７２２ｂに介挿されたジョセフソン接合７２４ａ、７２４ｂの対（図７Ａに一対のみをコールアウトする）とを含む。第１のループは、例えばＯＦＦＳＥＴと呼称する信号を受信するインターフェース（例えば、誘導インターフェース）７２５を含む。第２のループ７２２ｂは、例えばＬＡＴＣＨ１又は（ＬＡＴＣＨ１）と呼称する信号を受信するインターフェース（例えば、誘導インターフェース）７２６を含む。第１のＱＦＰラッチ７０６ａ、７０６ｂの第２のループ７２２ｂのインターフェース７２６に相反の信号ＬＡＴＣＨ１又は（ＬＡＴＣＨ１）を供給することによって、第１のループ７２２ａに、相反の電流フロー（例えば、第１のＱＦＰラッチ７０６ａ、７０６ｂの第１のループ７２２ａに矢印で示すように、時計方向及び半時計方向）を確立することができる。第１の材料ループ７２２ａは、ＱＦＰラッチ７０６ａ、７０６ｂのセット又は列のうちの個別の第２のＱＦＰラッチの、又はＱＦＰ－ＤＡＣ ７０２ａ、７０２ｂの、いずれかのインターフェース７３０（図７Ａに１つのみをコールアウトする）に信号（例えば、磁束）を通信可能に結合するように配置された、更なるインターフェース（例えば、誘導インターフェース）７２８（図７Ａに１つのみをコールアウトする）を含む。第１のＱＦＰラッチ７０６ａ、７０６ｂの第１の材料ループ７２２ａ及び第２の材料ループ７２２ｂは、例えば、臨界温度以下で超伝導を生じる材料からなり得る。
ＱＦＰ－ＤＡＣ ７０２ａ、７０２ｂはそれぞれ、第１の材料ループ７３８ａ（図７Ａに１つのみをコールアウトする）と、第１の材料ループ７３８ａに介挿された第２の材料ループ７３８ｂ（図７Ａに１つのみをコールアウトする）と、第２の材料ループ７３８ｂに介挿されたジョセフソン接合７４０ａ、７４０ｂの対（図７Ａに一対のみをコールアウトする）とを含む。第１のループ７３８ａは、例えばＱＦＰ－ＤＡＣ ７０２ａ、７０２ｂに記憶された信号を読み出す複数のインターフェース（例えば、３つの誘導インターフェース）７４２を含む。第２のループ７３８ｂは、ＱＦＰ－ＤＡＣ ７０２ａ、７０２ｂの値をリセットするように動作可能な信号、例えば、ＲＥＳＥＴと呼称する信号を受信するインターフェース（例えば、誘導インターフェース）７４４を含む。ＱＦＰラッチ７０６ａ、７０６ｂのセット又は列は、ＱＦＰ７０４を介して受信した信号をＱＦＰ－ＤＡＣ ７０２ａ、７０２ｂ内に分配するように動作可能であり、当該信号は最終的にＱＦＰ－ＤＡＣ ７０２ａ、７０２ｂから読み出され得る。ＱＦＰ－ＤＡＣ ７０２ａ、７０２ｂの第１の材料ループ及び第２の材料ループは、例えば、臨界温度以下で超伝導を生じる材料からなり得る。
ＱＦＰ－ＤＡＣはそれぞれ、第１の材料ループ７３８ａに介挿された第３の材料ループ７３８ｃ（図７Ａに１つのみをコールアウトする）と、第３の材料ループ７３８ｃに介挿されたジョセフソン接合７４６ａ、７４６ｂの対（図７Ａに一対のみをコールアウトする）とを含む。第１のループ７３８ａは、信号、例えばＴＩＰと呼称する信号を受信するインターフェース（例えば、誘導インターフェース）７３６ａを含む。第３のループ７３８ｃは、信号、例えばＬＡＴＣＨ２と呼称する信号を受信するインターフェース（例えば、誘導インターフェース）７３６ｂを含む。ＱＦＰラッチ７０６ａ、７０６ｂの第１のループ７２２ａに相反する電流フローを確立することによって、相反する電流フロー（例えば、ＱＦＰ－ＤＡＣ ７０２ａ、７０２ｂの第１のループ７３８ａに矢印で示すように、時計方向及び半時計方向）を確立し得る。ＱＦＰ－ＤＡＣ ７０２ａ、７０２ｂの第１の材料ループ７３８ａ、第２の材料ループ７３８ｂ及び第３の材料ループ７３８ｃは、例えば、臨界温度以下で超伝導を生じる材料からなり得る。
図７Ｂは、少なくとも１つの例示された態様による、デジタル／アナログ変換器（ＤＡＣ）に結合された、ボディ磁束（アドレス）によって制御される量子磁束パラメトロンデマルチプレクサ（ＱＦＰ－Ｄｅｍｕｘ）回路７００ｂを示す。特に、図７ＢはＱＦＰ ｄｅｍｕｘ木の最終ステージを示す。
図７Ｂに示す構造の多くは、図７Ａに示す構造と同様、又は更には同一であり、それ故、同じ参照番号を付す。簡潔さ、したがって明確さのために、図７Ａと図７Ｂとの重要な相違点のみを以下に説明する。
図７Ａの態様とは対照的に、図７Ｂの態様は、第１のＱＦＰラッチ７０６ａ、７０６ｂの両方に同じＬＡＴＣＨ１信号を供給し、第１のＱＦＰラッチ７０６ａ、７０６ｂの両方に同じＯＦＦＳＥＴ信号を供給せずに、ＡＤＤＲ１及び（ＡＤＤＲ１）と呼称する、相反するアドレス信号を、アドレス線を介して第１のＱＦＰラッチ７０６ａ、７０６ｂに供給することによって、電流フローの方向を制御する。
なお、デマルチプレクサはブロードキャストモードでも動作し、また、デマルチプレクサは、ＯＦＦＳＥＴ線を使用して、木の途中で開始する信号を生成することができる。デマルチプレクサは、正のパルス及び負のパルスをロードすることができる。リセットは、ＳＦＱ－ＤＡＣと同じ方法で実現される。任意選択により、ＱＦＰ－ＤＡＣのジョセフソン接合をオーバーバイアスすることによって、ＱＦＰ－ＤＡＣのすべてをアンロードすることができ、その場合に、バイアス電流を変動させながら、ＱＦＰ－ＤＡＣのジョセフソン接合を抑制して、準安定の磁束量子を解放させる。バイアス電流の十分な変動は、既知の状態を生じ得る。
ＱＦＰ ｄｅｍｕｘは、直接アドレス指定を用いることにより、約５ビットによって崩壊し得る（図７Ｂを参照）。例えば、５つのアドレス線をＱＦＰボディ内に対数的に集約することができる。木の物理的に大きい部分（例えば、第１のより少ないアドレス）を処理するのに、このことを有利に利用し得る。
態様によっては、ＱＦＰ－ＤＡＣを制御されないＭＦＱモードで動作させて、ＤＡＣ接合を分岐させずにティッピング中にオーバー電流バイアスすることにより、ローディング速度を増大させる。このことは、例えば、読出しチェーンにおいて他ならぬ非線形増幅器として用いられるＱＦＰ－ＤＡＣにとって有用となり得る。
ＬＡＴＨ及び（ＬＡＴＣＨ）の対の実装は、グローバルなＬＡＴＣＨＯＦＦＳＥＴ線（図７Ｂにおいて不図示）と、木階層ごとの単一のＬＡＴＣＨとによって最適になされる。
ＬＡＴＣＨによってアドレスされるデマルチプレクサを、読出しに用いられ得るマルチプレクサとして動作させることが可能である。
また、真に配線が制限されていれば、ＱＦＰ ＤＡＣの複合ジョセフソン接合（ＣＪＪ）を意図的に非対称にして、ラッチによってアドレスされる実装におけるグローバルなオフセット線の省略を可能にし得る（図７Ａ）。しかし、そうであれば、「オフセット」をそれ以上、オン及びオフにトグルさせることができないため、マージンが低下することとなる。
設計に際して、ＱＦＰ ｄｅｍｕｘ回路に、同等のＳＦＱ ｄｅｍｕｘ回路の３分の１～２分の１のローディング帯域幅を備えることが可能である。
新たなリセット手法は、図７Ａ及び／又は図７ＢのＱＦＰ ｄｅｍｕｘ回路の一部として実装され得る。特に、この手法は、各ループに並列な４つの分岐された接合を利用することが可能であり、当該接合は、他の方法では実現し得ないほど改善されたリセットを与えるように等しくバイアスされる。これを、接合及び主ループの両方が抑制された直流ＳＱＵＩＤとして実効的に考えることができる。接合の抑制によって、非対称性問題とβが制限された変調とが解消する。非対称性の存在下において、当該リセットは通常の分流リセットよりも若干良好のようである。ＱＦＰ－ＤＡＣがあれば、ＭＡＸ－ＳＦＱをペナルティなしに大幅にオーバー設計することができ、それにより、リセット接合サイズを低減し、より確実なリセットを達成することができる。このリセットの恩恵は、分岐２接合リセットが２つの接合の非対称性に依存する最終的な状態をとる間に、ループ内の有意な非対称に対してもゼロ磁束量子にリセットされることである。
高速ロックイン式測定に対する十分に短い電源パルスの使用は、例えば、永久磁石メモリに使用される数十ミリ秒から数十マイクロ秒の典型的な冷却時間の低減を容易にし得る。
図８は、図７Ａのラッチ制御ＱＦＰ ｄｅｍｕｘ回路に関連する信号のプロット８００を示す。
特に、プロット８００は、ｄｅｍｕｘを備えないＱＦＰ ＤＡＣのＷＲＳＰＩＣＥシミュレーションであり、ｄｅｍｕｘは磁束入力としてシミュレートされる。
プロット８００は、３つのパルスがＱＦＰ－ＤＡＣ内にロードされる際の、プロット８００の底部付近の位相８０２及び電流８０４の値を示す。プロット８００はまた、偽ｄｅｍｕｘ入力信号８０６、ラッチ信号８０８、チップパルス８１０及びバイアス電流８１２の値を示す。プロット８００はまた、ＱＦＰ接合位相８１４の値を示す。なお、ＱＦＰ－ＤＡＣを反転可能に動作させるようにチップ線を介して適正な入力信号が供給されなかったために、ＱＦＰ－ＤＡＣにおいてリセットにノイズが多く、それ故、ＱＦＰ－ＤＡＣローディングは断熱的でない。入力信号（偽の最後のｄｅｍｕｘステージ）を反転する場合に、ループ内に汲み込まれる磁束はない。
ガルバニックな選択を伴わずにアドレッシングする多相磁束ＤＡＣに有用な多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプ
既存のアーキテクチャは、Ｘ－Ｙ－Ｚアドレス指定方式を用いてプログラムするＤＡＣを選択する。これらの配線の１つは、ＰＯＷＥＲ線と呼称することがあるが、ＤＡＣ ＳＱＵＩＤループにガルバニックに接続されている。しかし、ＰＯＷＥＲ線からＤＡＣへのガルバニック接続は、例えば、ジョセフソンＤＡＣ又は高動的インダクタンス材料から構成されたＤＡＣを用いる場合に当該ガルバニック接続でなければ役立ち得るような、ガルバニックに共有されるインダクタンスなどの、いくつかの代替的なＤＡＣ内結合方式を使いにくいものにする。
ＡＤＤＲＥＳＳ及びＴＲＩＧＧＥＲと呼称する他の２つの配線は、ＤＡＣを選択することに対する当該２つの配線の作用において縮退しており、これは当該２つの配線のバイアスの和が閾値を超えるとＤＡＣの選択が可能になる（ＰＯＷＥＲに左右される）ことを意味する。動作点において、ＰＯＷＥＲ信号は、ＡＤＤＲＥＳＳ線及びＴＲＩＧＧＥＲ線から見て直交しない。このように３つの相対的に非直交であるバイアスを用いる動作マージンは、ある意味で、動作マージンがＸ－Ｙアドレス指定を用いる場合のものに比して減少し、それ故、本手法の場合には、利用可能な動作マージンが１／（アドレス指定次数）程度に減少して、より高次のアドレス指定方式へうまくスケールしない。
これらの問題の両方は、以下に記載のアドレス指定方式によってある程度改善される。（１）回路にアドレスすることによるＤＡＣへのガルバニック接続が必要なく、（２）磁束ポンプの制御信号が相対的に、より直交的である。
図９は、少なくとも１つの例示された態様による、デジタル／アナログ変換器（ＤＡＣ）９０２にアドレスする３接合２ループ磁束ポンプ回路９００を示す。
示された３接合２ループ磁束ポンプ回路９００は、２つのループ９０４ａ、９０４ｂ（９０４と総称する）を含む。ループ９０４の各々は、ループ９０４のうちの連続して隣接するループによって共有される共有部９０６ａ、９０６ｂ（９０６と総称する）を有する。３接合２ループ磁束ポンプ回路９００は、３つのジョセフソン接合９０８ａ、９０８ｂ、９０８ｃを含む。ループ９０４のうちの連続して隣接するループによって共有される、ループ９０４の共有部９０６の各々には、ジョセフソン接合部９０８ａ、９０８ｂ、９０８ｃのうちの個別のものが介挿されている。３接合２ループ磁束ポンプ９００のループ９０４の各々は、個別の蓄積インダクタンス９１０ａ、９１０ｂを有する。
２つのインターフェース９１２ａ、９１２ｂは、ループ９０４の個別の蓄積インダクタンス９１０ａ、９１０ｂに対して、当該蓄積インダクタンスが有する磁束Φｘａ、Φｘｂを選択的に通信可能に結合するように位置決めされている。各ループ９０４は、少なくとも臨界温度において超伝導を生じる材料から構成され得る。
ＤＡＣ ９０２は、第１の多接合ＳＱＵＩＤ磁束ポンプ回路９００のループ９０４ｂのうちの最端のものに結合されている。ＤＡＣのループは、第１の多接合ＳＱＵＩＤ磁束ポンプ回路９００の最端のループ９０４ｂによって共有される共有部９０６ｂを含むループ９１４を含む。ＤＡＣ ９０２は、蓄積インダクタンス９１６を備える。ＤＡＣ ９０２の蓄積インダクタンス９１６は、磁気インダクタンス、動的インダクタンス、ジョセフソンインダクタンス、又は磁気インダクタンスと動的インダクタンスとジョセフソンインダクタンスのうちの２つ以上の組合せのうちの、少なくとも１つである。ＤＡＣ ９０２は、少なくとも臨界温度において超伝導を生じる材料ループから構成され得る。
図９は、２ループ３接合磁束ポンプが単一の超伝導蓄積インダクタに接続された、最も基本的な具体例である。インダクタ及び磁束ポンプ接合の大きさは、ＤＡＣの最大の有用な用量を決定する。図１０は、図９の３接合２ループ磁束ポンプについての、プログラミング／デプログラミングパターンである供給磁束波形１００２及び１００４を示す。併せて示す図９の接合９０８ｃのジョセフソン位相１００６は、ループ内磁束量子の総数の２π倍である。
図１０に示すプログラミング動作の一モードは、供給磁束Φｘａをどのように用いて９０８ａ／９０８ｂのループに対して磁束を押し込み、及び押し出すことができるか、供給磁束Φｘｂをどのように用いて９０８ｂ／９０８ｃのループに対して同様にすることができるかを示す。クロックΦｘａの位相がΦｘｂに対してπ／２だけ進んだ状態で合わせて動作させる場合に、プログラミング信号のサイクルごとに１つのΦ０を用いて、ポンプによってＤＡＣ内に磁束が押し込まれる。ΦｘａがΦｘｂに対してπ／２だけ遅れている場合は、ループから磁束が汲み出され、又はループに負の磁束が汲み込まれる。図１０の３クロックパルスバーストは、ＮΦ０がループに汲み込まれ、２ＮΦ０がループから汲み出され、ＮΦ０が再度汲み込まれることを示す。
図１１は、少なくとも１つの例示された態様による、デジタル／アナログ変換器（ＤＡＣ）９０２にアドレスする４接合３ループ磁束ポンプ回路１１００を示す。
４接合３ループ磁束ポンプ回路１１００は、３接合３ループ磁束ポンプ９００（図９）に類似しているが、ループが追加されている。同様、又は更には同一構造は、図９と付随する図１２Ａの説明とに用いられるものと同じ参照番号を用いて特定される。簡潔さ、したがって明確さのために、図１１と図９との重要な相違点のみを以下に説明する。
示された４接合２ループ磁束ポンプは、第３のループ９０４ｃ、第４のジョセフソン接合９０８ｄ及び第３のループ９０４ｃ内の第３の蓄積インダクタンス９０１ｃを追加する。第３のインターフェース９１２ｃは、第３のインダクタンス９１０ｃに対して、当該第３のインダクタンスが有する磁束Φｘｃを選択的に通信可能に結合するように位置決めされている。先に注記したように、各ループ９０４は、少なくとも臨界温度において超伝導を生じる材料から構成され得る。
図１２Ａは、少なくとも１つの例示された態様による、図１１の４接合２ループ磁束ポンプに対するプログラミング／デプログラミングパターンについての、供給磁束波形１２０２～１２０６と最端の接合９０８ｄのジョセフソン位相１２０８とのプロット１２００ａを示す。
２つのループ及び３つのジョセフソン接合とともに３つのループ及び４つのジョセフソン接合を示すが、本明細書における教示は、更に多くのループ及びジョセフソン接合に対して拡張可能である。ループ数を増加させることによって、バイアスを供給せずにポンプ内に磁束を蓄積することが可能となり得、小数のクロックのアクティベーションにより、十分にループ内に磁束が押し込まれ得る。
ガルバニックな選択線（例えば、少なくともいくつかの既存の実装におけるＰＯＷＥＲ線）を避ける都合の１つは、ガルバニックな選択線を設けることで、連続するＤＡＣ蓄積ループを供給側の他のガルバニック接続と無関係にガルバニックに接続させ、このことが次いで他の不所望な電流帰還経路を生じ得ることである。このことは、ジョセフソンＤＡＣ又は大きなλの薄膜ＴｉＮ、ＮｂＮ、ＮｂＴｉＮ若しくは粒状アルミニウムなどを有する、動的インダクタンスベースの蓄積要素を備えたマルチステージＤＡＣに特に有益となり得る。この場合に、分割比の設計は、連結された蓄積ループ内で共有インダクタンスを用い、少なくともいくつかの既存のアーキテクチャにおいてなされているようにそれぞれを連結されたワッシャに磁気結合させることを、避けることによって、簡略化され得る。
図１２Ｂは、少なくとも１つの例示された態様による、２つの磁束ＤＡＣ間の直接的なガルバニック接続を含む回路１２００の概略図である。接合１２１０及び１２１２は、例えば、図１１の９０８ｄに対応する個別のＤＡＣへの入力接合である。分割比は、２つのＤＡＣループの共有インダクタンス１２１４、並びにそれらそれぞれの蓄積インダクタンス１２１６及び１２１８の値から決定することができる。回路１２００ｂは、インダクタンス１２２０を含む。
複数の位相については、例えば図１３に示すように、Ｘ－Ｙ－Ｚアドレス指定方式が可能である。図１３は、少なくとも１つの例示された態様による、複数のアドレス線１３５２を介して、個別のデジタル／アナログ変換器（ＤＡＣ）９０２ａ、９０２ｂ、９０２ｃ、９０２ｄ、９０２ｅ、９０２ｆ、９０２ｇ、９０２ｈ（９０２と総称する）にアドレスする８セットの４接合３ループ磁束ポンプ回路１１００ａ、１１００ｂ、１１００ｃ、１１００ｄ、１１００ｅ、１１００ｆ、１１００ｇ、１１００ｈ（１１００と総称する）を示す。
４接合３ループ磁束ポンプ回路１１００は、例えば、４接合３ループ磁束ポンプ回路１１００（図１１）と同一であってもよい。ＤＡＣ ９０２は、例えば、ＤＡＣ ９０２（図１１）と同一であってもよい。同様、又は更には同一構造は、図１１と付随する図１４の説明とに用いられるものと同じ参照番号を用いて特定される。簡潔さ、したがって明確さのために、構造の説明は繰り返されず、本説明は、４接合３ループ磁束ポンプ回路のセット又はアレイにアドレスするのに用らいれるＸ－Ｙ－Ｚアドレス指定方式に着目する。
特に、８つのＤＡＣ ９０２は、（２＋２＋２）クロック線により動作する８つの３相磁束ポンプ１１００を用いてアドレスされる。デバイスセットの中で、Ｎライン（図１３では２つを、実線対破線によって示す）のうちの１つによって特定の相が動作する。選択を可能にして、各相に対する配線が、いずれのＤＡＣにアクセスするかを完全に特定する。各層において選択を行い、各色の実線又は破線を選択する。
第１の制御線セットは、例えば多接合ＳＱＵＩＤ磁束ポンプ回路１１００ａ～１１００ｄの第１のコラムである、第１の多接合ＳＱＵＩＤ磁束ポンプ回路サブセットにアドレスする第１の制御線サブセットと、例えば多接合ＳＱＵＩＤ磁束ポンプ回路１１００ｅ～１１００ｈの第２のコラムである、第２の多接合ＳＱＵＩＤ磁束ポンプ回路サブセットにアドレスする第２の制御線サブセットとを含み得る。
例えば、第１の制御線サブセットは、第１のサブセットの各多接合ＳＱＵＩＤ磁束ポンプ回路１１００ａ～１１００ｄの第１のループの個別のインターフェースに結合された第１の制御線１３５２ａと、第１のサブセットの各多接合ＳＱＵＩＤ磁束ポンプ回路１１００ａ～１１００ｄの第２のループの個別のインターフェースに結合された第２の制御線１３５２ｂと、第１のサブセットの多接合ＳＱＵＩＤ磁束ポンプ回路１１００ａ～１１００ｄの第３のループの個別のインターフェースに結合された第３の制御線１３５２ｃとを含み得る。
例えば、第２の制御線サブセットは、第２のサブセットの各多接合ＳＱＵＩＤ磁束ポンプ回路１１００ｅ～１１００ｈの第１のループの個別のインターフェースに結合された第１の制御線１３５２ｄと、第２のサブセットの各多接合ＳＱＵＩＤ磁束ポンプ回路１１００ｅ～１１００ｇの第２のループの個別のインターフェースに結合された第２の制御線１３５２ｅと、第３のサブセットの多接合ＳＱＵＩＤ磁束ポンプ回路１１００ｅ～１１００ｈの第３のループの個別のインターフェースに結合された第３の制御線１３５２ｆとを含み得る。
第１の制御線セット１３５２ａ～１３５２ｆ（１３５２と総称する）はＮｃｔｒｌ個の制御線を含むことができ、ここでＮｃｔｒｌ＝２×Ｎであり、総数Ｎｆｐ個の多接合ＳＱＵＩＤ磁束ポンプが存在し、Ｎｆｐは２（Ｎ＋１）に等しい。
制御回路１３６０は、通信可能に結合されて、多接合ＳＱＵＩＤ磁束ポンプ回路１１００のループに対して直流（ＤＣ）バイアスを用いずに磁束信号の多相高周波（ＲＦ）クロッキングを実行するように動作可能である。
磁束信号の多相高周波（ＲＦ）クロッキングによって、第１の多接合ＳＱＵＩＤ磁束ポンプのループを通して磁束が順次ＤＡＣ ９０２に押し込まれる。磁束信号の多相高周波（ＲＦ）クロッキングによって、多接合ＳＱＵＩＤ磁束ポンプ回路１１００のループを通して磁束が順次ＤＡＣ ９０２から押し出される。磁束信号の多相高周波（ＲＦ）クロッキングの相の総数は、ＤＡＣ ９０２内への、多接合ＳＱＵＩＤ磁束ポンプ回路１１００のループの総数Ｎに等しい。
例えば、制御回路１３６０は、第１のＮ個のインターフェースを介して多接合ＳＱＵＩＤ磁束ポンプ回路１１００の連続するループに磁束信号を順次供給することができ、ここで各インターフェースに供給される個別の磁束信号は、多接合ＳＱＵＩＤ磁束ポンプ回路１１００の直線状に連続するループに沿った直後のループに供給される個別の磁束信号に対してπ／２だけ進んでいる。
また例えば、制御回路１３６０は、第１のＮ個のインターフェースを介して多接合ＳＱＵＩＤ磁束ポンプ回路１１００の連続するループに磁束信号を順次供給することができ、ここで各インターフェースに供給される個別の磁束信号は、多接合ＳＱＵＩＤ磁束ポンプ回路１１００の直線状に連続するループに沿った直後のループに供給される個別の磁束信号に対してπ／２だけ遅れている。
一般に、ｎ相クロッキング方式を用いると、不完全なパターン（例えば、相のうちの１つ以上においてクロック信号が欠落するパターン）が、ポンプを介した磁束量子の送信に干渉する。少なくとも、いくつかのパラメータ値については、またクロックのいくつかの組み合わせについては、この干渉は完全ではなく、部分的なクロッキングによってパルスを送信することができる。ただし、例えば通常のＸ－Ｙ－Ｚ選択動作を有効にするために他の休止配線上でブロッキングパルスを効果的に用いることができる。このことを図１４のプロット１４００に示す。
図１４は、少なくとも１つの例示された態様による、図１１の４接合２ループ磁束ポンプに対するプログラミング／デプログラミングパターンについての、供給磁束波形と最端の接合９０８ｄのジョセフソン位相とのプロット１４００を示す。
特に、プロット１４００は、３つのクロック信号１４０２、１４０４及び１４０６と、Ｘ－Ｙ－Ｚ選択性能を示す、磁束ポンプにおける最後尾のジョセフソン接合９０８ｄの１つの位相１４０８とを示す。特に、最後のシーケンスは、第３のクロック相に逆の大きさのブロッキングパルスを使用する。
当該シーケンスは、ＤＡＣの正常な一アドレッシングを示し、磁束ポンプの出力接合における付随した進相と、進相を生じない３つの部分的（２／３）な選択とを伴っている。第３の部分的な選択は、障害の場合であり、ＤＡＣのアドレッシングを防止するブロッキングパルス（逆の大きさのクロックパルス）を必要とする。ブロッキングパルスの必要性は、Ｘ－Ｙ－Ｚアドレス指定方式を制限しないが、並列ＤＡＣローディング方式を計算する際には付加的な制約を課す。
図９～１４と付随する説明とによって、少なくとも多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプが、Ｎ個のループであって、Ｎは２以上の整数であり、各ループは少なくとも臨界温度において超伝導を生じる材料を含み、ループの各々は連続して隣接するループによって共有された部分を有する、Ｎ個のループと、Ｍ個のジョセフソン接合であって、ＭはＮより大きく、連続して隣接するループによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも１つが介挿されており、ループの各々は個別の蓄積インダクタンスを有する、Ｍ個のジョセフソン接合と、個別のループに対して当該ループが有する磁束を選択的に通信可能に結合するように位置決めされた第１のＮ個のインターフェースと、を備え得ることは明確である。多接合ＳＱＵＩＤ磁束ポンプのループは、ループの直線状のアレイを形成する。数Ｎは、例えば両端を含めて２～４である、整数であり得る。数Ｍは、和Ｎ＋１に等しい。
ＤＡＣは多接合ＳＱＵＩＤ磁束ポンプの最端のループに結合されており、当該ＤＡＣは材料ループ及び蓄積インダクタンスを備える。ＤＡＣのループは、多接合ＳＱＵＩＤ磁束ポンプの最端のループによって共有される部分を含む。インターフェースはそれぞれ、多接合ＳＱＵＩＤ磁束ポンプの個別のループの蓄積インダクタンスに近接して配置された、個別の誘導インターフェースであり得る。
図１５は、少なくとも１つの例示された態様による、複数の多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプを動作させる方法１５００を示す。
本方法は、１５０２において、例えば、電源の投入、問題の提供、又はルーチン又はプログラムを呼び出すことによる起動のときに開始される。
１５０４において、コントローラ回路は、磁束信号を、個別の第１のインターフェースを介して多接合ＳＱＵＩＤ磁束ポンプの第１のループに供給する。１５０６において、コントローラ回路は、次いで、順次、磁束信号を、個別の第２のインターフェースを介して多接合ＳＱＵＩＤ磁束ポンプの第２のループに供給し、第２のループに供給される磁束信号は、第１のループに供給される第１の磁束信号に対して位相がずれている。
任意選択により、磁束ポンプは第３のループを含み、１５０８において、コントローラ回路は、磁束信号を、個別の第３のインターフェースを介して第１の多接合ＳＱＵＩＤ磁束ポンプの少なくとも第３のループに順次供給する。第３のループに供給される磁束信号は、第２のループに供給される磁束信号に対して位相がずれている。
任意選択により、磁束ポンプは第４のループを含み、１５１０において、コントローラ回路は、磁束信号を、個別の第４のインターフェースを介して第１の多接合ＳＱＵＩＤ磁束ポンプの少なくとも第４のループに順次供給する。第４のループに供給される磁束信号は、第３のループに供給される磁束信号に対して位相がずれている。
例えば、コントローラ回路は、個別の第１のインターフェース、第２のインターフェース及び第３のインターフェースの各々に個別の磁束信号を供給することができ、当該磁束信号は、多接合ＳＱＵＩＤ磁束ポンプの直線状に連続するループに沿った直後のループに供給される個別の磁束信号に対してπ／２だけ位相がずれている。
多接合ＳＱＵＩＤ磁束ポンプの第１のループ、第２のループ及び任意選択による更なる（例えば、第３の）ループに磁束信号を供給することは、多接合ＳＱＵＩＤ磁束ポンプのループを通して磁束を順次デジタル／アナログ変換器（ＤＡＣ）に押し込む、磁束信号を供給することを含み得る。例えば、コントローラ回路は、多接合ＳＱＵＩＤ磁束ポンプの第１のループ、第２のループ及び第３のループに磁束信号を供給することができ、ここで個別の第１のインターフェース、第２のインターフェース及び第３のインターフェースの各々に供給される個別の磁束信号は、多接合ＳＱＵＩＤ磁束ポンプの直線状の連なりに沿った直後のループに供給される個別の磁束信号に対してπ／２だけ進んでいる。
これに代えて、多接合ＳＱＵＩＤ磁束ポンプの第１のループ、第２のループ及び任意選択による更なる（例えば、第３の）ループに磁束信号を供給することは、多接合ＳＱＵＩＤ磁束ポンプのループを通して磁束を順次デジタル／アナログ変換器（ＤＡＣ）から押し出す、磁束信号を供給することを含み得る。例えば、コントローラ回路は、多接合ＳＱＵＩＤ磁束ポンプの第１のループ、第２のループ及び第３のループに磁束信号を供給することができ、ここで個別の第１のインターフェース、第２のインターフェース及び第３のインターフェースの各々に供給される個別の磁束信号は、多接合ＳＱＵＩＤ磁束ポンプ内のループの直線状の連なりに沿った直後のループに供給される個別の磁束信号に対してπ／２だけ遅れている。
第１の多接合ＳＱＵＩＤ磁束ポンプの第１のループ、第２のループ及び第３のループに磁束信号を供給することは、第１の制御線、第２の制御線及び第３の制御線を介して第１の符号及び第１の大きさを有する磁束信号を供給することと、第１の多接合ＳＱＵＩＤ磁束ポンプの第１のループ、第２のループ及び第３のループに磁束信号を供給することに続いて、第４の制御線を介して第２の多接合ＳＱＵＩＤ磁束ポンプのループのうちの少なくとも１つに、第２の符号及び第１の大きさを有する磁束信号を供給することとを含むことができ、第２の符号は第１の符号と逆である。
方法１５００は、例えば再度起動されるまで１５１２において停止する。
図１６は、少なくとも１つの例示された実施形態による、複数の多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプを動作させる方法１６００を示す。
本方法は、１６０２において、例えば、電源の投入、問題の提供、又はルーチン又はプログラムを呼び出すことによる起動のときに開始される。
コントローラ回路は、１６０４における、個別の第１のインターフェースを介した、多接合ＳＱＵＩＤ磁束ポンプの第１のループへの、第１の符号及び第１の大きさを有する磁束信号の供給と、１６０６における、個別の第２のインターフェースを介した、多接合ＳＱＵＩＤ磁束ポンプの他のループのすべてへの、第１の符号及び第１の大きさを有する磁束信号の供給とを同時に行い、ループのすべてに供給される磁束信号は互いに同相である。
他のループのすべてに第１の符号及び第１の大きさを有する磁束信号を供給することは、個別の、第１の制御線、第２の制御線及び第３の制御線を介して、第１の多接合ＳＱＵＩＤ磁束ポンプの第１のループ、第２のループ及び少なくとも第３のループに、第１の符号及び第１の大きさを有する磁束信号を供給することを含み得る。
方法１６００は、例えば、再度起動されるまで１６０８において停止する。
磁束ＤＡＣをリセットすることは、図１６Ｂのプロット１６００ｂに示された、１つの単純なリセット方式として実行するには困難な動作であり、同時にクロック相１６１０、１６１２及び１６１４をすべてアクティブにし、しかもＤＡＣをデプログラムするために同相にすることを含む（１６１６を参照）。図１６Ｂに示すように、初期クロックシーケンス１６１８はＤＡＣループをプログラムし、後続の第２のシーケンス１６２０がこれをアンロードする。第２のシーケンスの本質的な差は、プログラミングシーケンスのスタガード状パルスとは対照的に、パルスが同時に発生することである。同時に発生すると、磁束に好ましい方向が存在しないため、いずれの方向のパルスもアンロードする。それ故、ＤＡＣは、説明したように、まずクロックシーケンスを用いてプログラムされる。次いで、同時にクロックを動作させることによって、ＤＡＣを空にする。
代替の方式は、設計容量が等価であるＤＡＣに対して機能するものとなるが、ＤＡＣをオーバーフィルし、ＤＡＣを容量に到達させ、その後、ＤＡＣを既知の量だけデプログラムすることを試みるものである。種々のＤＡＣの設計容量が互いに異なる場合でも、この手法を適用することができ、簡単にはいくつかのＤＡＣに対するプログラミングの開始点を中間のスケールではなく、例えば、＋１０Φ０にできることであり得る。実際、すべてのＤＡＣを容量まで満たして、その後デプログラムせずに、容量まで満たされた状態を開始点として扱うことが可能である。ただし、本手法は不都合にも、Φ０の総数を増加させやすく、磁束ポンプは所定のプロセッサ状態を達成するように送信しなければならない。
容量を基準点として使用することは、ＤＡＣの容量が２つのレベル間のちょうど境界上にあってＤＡＣの問題を回避しないため、確率的に、次のリセットで起こり得る２つの状態のいずれか一方となることになる。この挙動は、名目上リセットされたときにちょうど異常状態となったＤＡＣにとって、カスタマイズされたＤＡＣごとのリセット回復を実行することによって処置され得る。磁束ポンプがＤＡＣを容量までプログラムする（又は何か他のリセット方式）のに使用された場合に、このことには、リセット回復シーケンスにおいてカスタマイズされたレベルで個々の磁束ポンプを動作させることによって、同様に対処することができる。
Ｘ－Ｙ－Ｚアドレス指定のマルチコアプロセッサへの拡張
前述のＸ－Ｙ－Ｚアドレス指定方式は、マルチコアを備えた、例えば量子プロセッサである、プロセッサの場合へと拡張することが可能である。特に、２つ以上の直列のプロセッサコアを追加することにより、同一の信号線（例えば、特定のデバイスを駆動するＩＯ線）の一部を使用することが可能となる。
信号線は、サンプルホールダ、キャリアＰＣＢ又はマルチチップモジュール上に直列に接続されてもよく、一方で個々のコアは、組み立ての前に別々に試験及び較正されてもよい。
こうしたマルチコアプロセッサの態様例は、各コアが量子ビットのセルの配列である、Ｎ個のコアを有し得る。Ｎは２以上とし得る。量子ビットのセルは、Ｑ個の量子ビット、例えば８つの量子ビットを有し得るとともに、コアはＣ個のセル、例えば２４個のセルを有し得る。
セル当たり８つの量子ビットを備える態様において、量子ビット当たり９つのＤＡＣが存在し、したがって、セル内に５つのトリガ線と１５個のアドレス線と１つの共通の電源線が存在する。電源線はタイルのアレイを選択し、アドレス線及びトリガ線は、異なるセルアレイ間で共有され得る。８つの量子ビットを有するセルをコア当たり２４セルとＮ個のコアとを備えた態様を考えると、９×８×（２４×２４）＊Ｎ＝４１，４７２Ｎ個のアドレスされるＤＡＣが存在する。１６のコアの場合、例えば、６６１，２４８個のＤＡＣが存在する。例示の目的のみのために、ここでは１６個のコアを備えた態様を説明し、当業者であれば、より少ないコア数も、より多いコア数も可能であることがわかる。
Ｘ－Ｙ－Ｚアドレス指定は、配線数の３乗根の小数切上げを３倍することを要し、上記の例では２６４である。レイアウトをより規則的にするために、ユーザ電源線が各プロセッサコア上のセルの四半分を選択することを可能としてよく、上記例では６４個の電源配線があり、各配線は６×２４＝１４４個のセルを選択する。１４４個のセルがグループをなして各ＤＡＣにアドレスするためには、２４×５＝１２０個のトリガ線と、６×１５＝９０個のアドレス線とが必要である。したがって、上記の例では、すべてのＤＡＣのＸ－Ｙ－Ｚプログラミングに対する配線総数は６４＋１２０＋９０＝２７４である。
ブレイド制御線
図１７Ａは、４つのデジタル／アナログ変換器（ＤＡＣ）セット１７００ａ、１７００ｂ、１７００ｃ、１７００ｄ（１７００と総称する）と、ＤＡＣ １７０４（ｉ，ｊ）の各々に個別にアドレスするように配置された複数の信号線１７０２ａ～１７０２ｃ（１７０２と総称し、明確さのために図１７Ａでは３つのみをコールする）とを示す（ｉは１～ｎの整数であり、ｊは１～ｎの整数であり、図示の明確さのために図１７Ａでは６のみをコールアウトし、１７０４と総称する）。制御回路１７０８は、少なくとも１つの例示された態様に従って、信号線１７０２の個別の対と４つの電源線（不図示）のうちの１つとを介して、ＤＡＣ １７０４のうちの選択されたものに信号を供給するように通信可能に結合されている。
例示された態様において、ＤＡＣの各セット１７００ａ～１７００ｄにおけるＤＡＣ １７０４は、複数のロウ（例えば、図面の紙面を水平に亘って延在する）及び複数のコラム（例えば、図面の紙面を垂直に亘って延在する）を備えた個別の二次元アレイに配列されている。各ＤＡＣセット又はアレイ１７００ａ～１７００ｄは、４つの信号線（不図示）のうちの個別のものを介して制御又は選択され、それを参照の便宜のために「電源線」と呼称し得る。同様に、各ＤＡＣセット又はアレイ１７００ａ～１７００ｄを電源ドメインと呼称することがあり、電源ドメインにおける各ＤＡＣは同じ電源線によって制御又は選択される。各ＤＡＣセット又はアレイ１７００ａ～１７００ｄのＤＡＣ １７０４は、６×６グリッド、又はＤＡＣ １７１０ａ、１７１０ｂからなるカルテット（２つのみをコールアウトし、１つはセット又はアレイ１７００ａのもの、１つはセット又はアレイ１７００ｂのものであり、１７１０と総称する）のアレイ（すなわち、４つのＤＡＣ）、ＤＡＣ １７１０の合計３６個のカルテットと、電源ドメイン当たり合計１４４個のＤＡＣ １７０４（例えば、ＤＡＣセット又はアレイ１７００ａ～１７００ｄ）に、配置又は配列され得る。一般に順序配列として示すが、本明細書で説明する手法及び構造の多くは、ＤＡＣの非順序配列又はセット、及び／又は他のデバイスを用いて利用することができる。
「電源線」に加えて、電源線と組み合わされて、４つの電源ドメイン１７００ａ～１７００ｄの１４４個のＤＡＣ １７０４の各々に一意にアドレスする他の信号線１７０２が存在する。これらの更なる信号線１７０２を、参照の便宜のために「制御線」と呼称することがある。以下に図示及び説明するように、これらの制御線１７０２は、個別のセット若しくはアレイ又は電源ドメイン１７００ａ～１７００ｄを横切ってブレイドパターン又はブレイド構成に配置され、所定数のＤＡＣ １７０４にアドレスする信号線１７０２の総数を比較的抑制して、非常に効率的なアドレス指定方式を達成する。例えば、Ｎｓｉｇｎａｌ個の信号線１７０２は、４（Ｎｓｉｇｎａｌ－１）２個のＤＡＣ １７０４にアドレスすることが可能であり、当該ＤＡＣは、信号線１７０２の個別の対と１つの電源線とに通信可能に結合されて、制御回路１７０８により供給されると信号線１７０２の個別の対と１つの電源線とによって搬送される信号により制御される。それ故、制御回路１７０８は、信号線１７０２の対と４つの電源線のうちの１つとを介して、あらゆるＤＡＣ １７０４に一意にアドレスすることができる。
Ｎｓｉｇｎａｌ個の信号線１７０２は、制御線セット１７０２及び電源線セット（不図示）を含むことが可能であり、各トリプレットは、制御線１７０２のうちの２つと電源線のうちの１つとの一意の組み合わせから構成される。信号線１７０２及び電源線はそれぞれ、少なくとも臨界温度において超伝導を生じる材料から構成され得る。
上述のように、ＤＡＣ １７０４は、複数の二次元アレイに配列されており、二次元アレイの各々は個別の複数のＤＡＣ １７０４、複数の信号線１７０２及び第１の信号線サブセットを含み、第１の信号線サブセットの各信号線は、個別の二次元アレイのＤＡＣに通信可能に結合されている。第１の信号線サブセットの各信号線は、電源線と呼称される場合があり、個別の二次元アレイ又は電源ドメイン１７００ａ～１７００ｄのＤＡＣのすべてに通信可能に結合されている。各信号線１７０２は、制御線１７０２と呼称される場合があり、二次元アレイ１７００ａ～１７００ｄのうちの２つ以上の各々におけるＤＡＣサブセット１７０４に通信可能に結合されている。例えば、第２の信号線サブセットの各信号線１７０２は、二次元アレイ１７００ａ～１７００ｄのすべてのＤＡＣサブセットに通信可能に結合されている。
示されるように、第１の制御線は、第１のＤＡＣ二次元アレイの少なくとも３つのロウ及び少なくとも３つのコラムの各々において個別のＤＡＣに通信可能に結合するように、第１のＤＡＣ二次元アレイの少なくとも３つのロウ及び少なくとも３つのコラムの各々における少なくとも１つのＤＡＣに作動的に近接配置されている（例えば、磁束を伝達するのに十分に近い）。示されるように、第２の制御線は、第１のＤＡＣ二次元アレイの少なくとも３つのロウ及び少なくとも３つのコラムの各々において個別のＤＡＣに通信可能に結合するように、第１のＤＡＣ二次元アレイの少なくとも３つのロウ及び少なくとも３つのコラムの各々における少なくとも１つのＤＡＣに作動的に近接配置されている。第１の制御線及び第２の制御線は、共通のＤＡＣを用いずに、異なるＤＡＣに作動的に近接配置され得る。これに代えて、第１の制御線及び第２の制御線は、少なくとも１つの共通のＤＡＣを用いて、ＤＡＣのうちの同じ少なくとも１つに作動的に近接配置され得る。
図１７Ｂは、４つのデジタル／アナログ変換器（ＤＡＣ）セット１７００ａ、１７００ｂ、１７００ｃ、１７００ｄ（１７００と総称する）と、例えば図１７Ａの１７０２ａ、１７０２ｂ及び１７０２ｃ（煩雑を避けるために図１７Ｂでは特にコールアウトしない）からなる制御線１７０２とを示し、またブレイド制御線１７０２の方向を表す複数の斜め線を示す。
本手法は、有利にも、Ｎｓｉｇｎａｌ個の制御線により４（Ｎｓｉｇｎａｌ－１）２個のＤＡＣを制御することができる。
制御線１７０２のブレイディングに関して、第１の制御線は、第１のＤＡＣ二次元アレイ１７００ａの第１の斜め線１７７０ａに沿って個別のＤＡＣに通信可能に結合するように、第１のＤＡＣ二次元アレイ１７００ａの第１の斜め線１７７０ａに沿って各ＤＡＣに近接配置されている。第１の制御線はまた、第２のＤＡＣ二次元アレイ１７００ｂの第１の斜め線１７７０ｂに沿って個別のＤＡＣに通信可能に結合するように、第２のＤＡＣ二次元アレイ１７０２ｂの第１の斜め線１７７０ｂに沿って各ＤＡＣに近接配置されている。同様に、第１の制御線はまた、第３のＤＡＣ二次元アレイ１７００ｃの第１の斜め線１７７０ｃと第４のＤＡＣ二次元アレイ１７００ｄの第１の斜め線１７７０ｄとに沿って個別のＤＡＣに通信可能に結合するように、第３の二次元アレイ１７００ｃの第１の斜め線１７７０ｃと第４のＤＡＣ二次元アレイ１７００ｄの第１の斜め線１７７０ｄとに沿って各ＤＡＣに近接配置され得る。
第１のＤＡＣ二次元アレイ１７００ａのＤＡＣが複数のロウ及びコラムに配列されている場合に、第１のＤＡＣ二次元アレイ１７００ａの第１の斜め線１７７０ａは、例えば、第１のＤＡＣ二次元アレイ１７００ａのすべてのロウ及びすべてのコラムに亘って延在し得る。第２のＤＡＣ二次元アレイ１７００ｂのＤＡＣが複数のロウ及びコラムに配列されている場合に、第２のＤＡＣ二次元アレイ１７００ｂの第１の斜め線１７７０ｂは、例えば、第２のＤＡＣ二次元アレイのすべてのロウ及びすべてのコラムに亘って延在し得る。同様に、第３のＤＡＣ二次元アレイ１７００ｃの第１の斜め線１７７０ｃと第４のＤＡＣ二次元アレイ１７００ｄの第１の斜め線１７７０ｄとは、例えば、第３のＤＡＣ二次元アレイ１７００ｃ及び第４のＤＡＣ二次元アレイ１７００ｄのすべてのロウ及びすべてのコラムに亘って延在し得る。
態様によっては、第２の二次元アレイ１７０２ｂの第１の斜め線１７７０ｂは、第１の二次元アレイ１７００ａの第１の斜め線１７７０ａに垂直であり、第３の二次元アレイ１７００ｃの第１の斜め線１７７０ｃは、第２の二次元アレイ１７００ｂの第１の斜め線１７７０ｂに垂直である。態様によっては、第４の二次元アレイ１７００ｄの第１の斜め線１７７０ｄは、第１の二次元アレイ１７００ａの第１の斜め線１７７０ａに垂直であり、第４の二次元アレイ１７００ｄの第１の斜め線１７７０ｄは、第３の二次元アレイ１７００ｃの第１の斜め線１７７０ｃに垂直である。
特に、第１の制御線は、第１のＤＡＣ二次元アレイ１７００ａの第１の斜め線１７７０ａに沿った蛇行経路をたどり得る。第１の制御線は、第２のＤＡＣ二次元アレイ１７００ｂの第１の斜め線１７７０ｂに沿った蛇行経路をたどり得る。第１の制御線は、第３のＤＡＣ二次元アレイ１７００ｃの第１の斜め線１７７０ｃに沿った蛇行経路をたどり得る。第１の制御線は、第４のＤＡＣ二次元アレイ１７００ｄの第１の斜め線１７７０ｄに沿った蛇行経路をたどり得る。同様に、更なる制御線は、第１、第２又は他のＤＡＣ二次元アレイ１７００ａ～１７００ｄの個別の斜め線に沿った蛇行経路をたどり得る。
制御線のブレイディングに関して、第２の制御線は、第１のＤＡＣ二次元アレイ１７００ａの第２の斜め線１７７２ａに沿って個別のＤＡＣに通信可能に結合するように、第１のＤＡＣ二次元アレイの第２の斜め線１７７２ａに沿って各ＤＡＣに近接配置されている。第２の制御線はまた、第２のＤＡＣ二次元アレイ１７００ｂの第２の斜め線１７７２ｂに沿って個別のＤＡＣに通信可能に結合するように、第２のＤＡＣ二次元アレイ１７００ｂの第２の斜め線１７７２ｂに沿って各ＤＡＣに近接配置されている。同様に、第２の制御線はまた、第３のＤＡＣ二次元アレイ１７００ｃの第２の斜め線１７７２ｃと第４のＤＡＣ二次元アレイ１７００ｄの第２の斜め線１７７２ｄとに沿って個別のＤＡＣに通信可能に結合するように、第３のＤＡＣ二次元アレイ１７００ｃの第２の斜め線１７７２ｃと第４のＤＡＣ二次元アレイ１７００ｄの第２の斜め線１７７２ｄとに沿って各ＤＡＣに近接配置され得る。
第１のＤＡＣ二次元アレイのＤＡＣが複数のロウ及びコラムに配列されている場合に、第１のＤＡＣ二次元アレイ１７００ａの第２の斜め線１７７２ａは、例えば、第１のＤＡＣ二次元アレイ１７００ａのすべてのロウ及びすべてのコラムに亘って延在し得る。これに代えて、第１のＤＡＣ二次元アレイ１７００ａの第２の斜め線１７７２ａは、例えば、第１のＤＡＣ二次元アレイ１７００ａのロウのサブセット（すなわち、すべてより少ない）及び／又はコラムのサブセット（すなわち、すべてより少ない）に亘って延在し得る。それ故、任意の所定の制御線がＤＡＣ二次元アレイ１７００ａ～１７００ｄの一部に亘って第１の斜め線に沿って延在し、次いで方向を切り替え、ＤＡＣ二次元アレイ１７００ａ～１７００ｄの残りに亘って第２の斜め線に沿って延在し得る。第２の斜め線は、第１の斜め線からゼロでない角度、例えば直角すなわち９０°で延在し得る。態様によっては、例えば十分に大きなＤＡＣアレイを備え、所定の制御線が、１つ、２つ、３つ又は更に多い斜め線に沿って延在してもよく、連続する各斜め線が前後の斜め線に対してゼロでない角度で延在する。逐次の角度はすべて同じとし得る、又は１つ以上の角度が大きさ及び／又は方向を互いに違え得る。例えば、ゼロでない角度は、例えば、９０°、６０°、４５°又は３０°を含むことができる。また、例えば、角度の方向は、前後の斜め線に対して、時計方向又は反時計方向とすることができる。それ故、制御線の一部は、１つ以上のＤＡＣセット又はアレイ１７００ａ～１７００ｄに亘る不法な、ジグザグの経路を取り得る。
制御線のブレイディングに関して、第３の制御線は、第１のＤＡＣ二次元アレイ１７００ａの第３の斜め線１７７４ａ及び第４の斜め線１７７６ａに沿って個別のＤＡＣに通信可能に結合するように、第１のＤＡＣ二次元アレイ１８００ａの第３の斜め線１７７４ａ及び第４の斜め線１７７６ａに沿って各ＤＡＣに近接配置されている。第４の斜め線は、第３の斜め線に対してゼロでない角度（例えば、垂直、直角、９０°）で延在する。例えば、第１のＤＡＣ二次元アレイ１７００ａのＤＡＣが複数のロウ及びコラムに配列されている場合に、第１のＤＡＣ二次元アレイ１７００ａの第３の斜め線１７７４ａは、第１のＤＡＣ二次元アレイ１７００ａの第１の複数のロウ及び第１の複数のコラムに亘って延在してよく、第１のＤＡＣ二次元アレイ１７００ａの第４の斜め線１７７６ａは、第１のＤＡＣ二次元アレイ１７００ａの第２の複数のロウ及び第２の複数のコラムに亘って延在してよい。態様によっては、第１の複数のロウ及び第２の複数のロウの組み合わせは、第１のＤＡＣ二次元アレイ１７００ａのすべてのロウを含み、第１の複数のコラム及び第２の複数のコラムの組み合わせは、第１のＤＡＣ二次元アレイ１７００ａのすべてのコラムを含む。
第３の制御線はまた、第２のＤＡＣ二次元アレイの第３の斜め線及び第４の斜め線に沿って個別のＤＡＣに通信可能に結合するように、第２のＤＡＣ二次元アレイ１７００ｂの第３の斜め線（不図示）及び第４の斜め線（不図示）に沿って各ＤＡＣに近接配置されることが可能であり、第２のＤＡＣ二次元アレイの第４の斜め線は、第２のＤＡＣ二次元アレイの第３の斜め線に対してゼロでない角度（例えば、垂直、直角）で延在する。第３の制御線は、第３のＤＡＣ二次元アレイ１７００ｃの第３の斜め線及び第４の斜め線に沿って個別のＤＡＣに通信可能に結合するように、第３のＤＡＣ次元アレイ（third dimensional array of DACs）１７００ｃの第３の斜め線及び第４の斜め線に沿って各ＤＡＣに更に近接配置されることが可能であり、同様に、第３のＤＡＣ二次元アレイ１７００ｃの第４の斜め線は、第３のＤＡＣ二次元アレイ１７００ｃの第３の斜め線に対してゼロでない角度で延在する。第３の制御線はまた、第４のＤＡＣ二次元アレイ１７００ｄの第３の斜め線及び第４の斜め線に沿って個別のＤＡＣに通信可能に結合するように、第４のＤＡＣ次元アレイ（fourth dimensional array of DACs）１７００ｄの第３の斜め線及び第４の斜め線に沿って各ＤＡＣに更に近接配置されることが可能であり、同様に、第４のＤＡＣ二次元アレイの第４の斜め線は、第４のＤＡＣ二次元アレイ１７００ｄの第３の斜め線に対してゼロでない角度で延在する。
本着想の態様においては、コラムごとに偶数個のＤＡＣが存在する場合と奇数個のＤＡＣが存在する場合とでわずかな差がある。図１８は、任意に大きい線数へのスケーラビリティを有するブレイド交差対についての繰り返し可能なタイルを示す。
図１８は、少なくとも１つの例示された態様による、ＤＡＣのカルテット１８００と、３つの制御線１８０２ａ、１８０２ｂ、１８０２ｃとを示す。ＤＡＣのカルテット１８００、３つの制御線１８０２ａ、１８０２ｂ、１８０２ｃ（１８０２と総称する）は、図１７Ａ及び図１７Ｂの対応する構造と同様であってもよいし、更に同一であってもよい。図１８は、カルテット１８００のＤＡＣの各々に個別にアドレスする制御線１８０２の物理的配置をより良く示している。
カルテット１８００は、第１のＤＡＣ １８０４ａ，ａ、第２のＤＡＣ １８０４ａ，ｂ、第３のＤＡＣ １８０４ｂ，ｂ、及び第４のＤＡＣ １８０４ｂ，ａを含む。ＤＡＣの各々は、材料ループと、材料ループに介挿されたジョセフソン接合対と、インターフェース対（例えば、誘導インターフェース）とを含む。
第１の制御線１８０２ａは、カルテット１８００の第１のＤＡＣ １８０４ａ，ａ、第４のＤＡＣ １８０４ｂ，ａ、第３のＤＡＣ １８０４ｂ，ｂ及び第２のＤＡＣ １８０４ａ，ｂを、動作可能に近接して通過している。第１の制御線１８０２ａは、第１のＤＡＣ１８０４ａ，ａ、第４のＤＡＣ １８０４ｂ，ａ、第３のＤＡＣ １８０４ｂ，ｂ及び第２のＤＡＣ １８０４ａ，ｂの相補的なインターフェースに動作可能に近接して当該相補的なインターフェースとの間に信号（例えば、磁束）を供給するインターフェース（例えば、誘導インターフェース）を含む。
第２の制御線１８０２ｂは、カルテット１８００の第４のＤＡＣ １８０４ｂ，ａ及び第１のＤＡＣ １８０４ａ，ａを、動作可能に近接して通過している。第２の制御線１８０２ｂは、第４のＤＡＣ １８０４ｂ，ａ及び第１のＤＡＣ １８０４ａ，ａの相補的なインターフェースに動作可能に近接して当該相補的なインターフェースとの間に信号（例えば、磁束）を供給するインターフェース（例えば、誘導インターフェース）を含む。
第３の制御線１８０２ｃは、カルテット１８００の第３のＤＡＣ １８０４ｂ，ｂ及び第２のＤＡＣ １８０４ａ，ｂを、動作可能に近接して通過している。第３の制御線１８０２ｃは、第３のＤＡＣ １８０４ｂ，ｂ及び第２のＤＡＣ １８０４ａ，ｂの相補的なインターフェースに動作可能に近接して当該相補的なインターフェースとの間に信号（例えば、磁束）を供給するインターフェース（例えば、誘導インターフェース）を含む。
図１９は、少なくとも１つの例示された態様による、ブレイド配置の制御線を利用してＤＡＣ二次元セット（例えば、順序配列）内のＤＡＣに個別にアドレスする動作方法１９００を示す。
方法１９００は、１９０２において、例えば、電源の投入、問題の提供又は組み込みに応答して、又はルーチン又はプログラムを呼び出すことによる起動に応答して開始する。
第１の期間中に、１９０４において、制御回路は、第１の電源線を介して第１のＤＡＣセット（例えば、電源ドメイン）に信号を供給する。
第１の期間中に、１９０６において、制御回路は、第１の制御線を介して第１のＤＡＣセットの第１のサブセットに信号を供給する。これは、第１の電源線を介した信号の供給と同時に実行される。
第１の期間中に、１９０８において、制御回路は、第２の制御線を介して第１のＤＡＣセットの第２のサブセットに信号を供給する。これは、第１の電源線を介した信号の供給及び第１の制御線を介した信号の供給と同時に実行される。第２のＤＡＣサブセットは、第１のＤＡＣサブセットと共通の単一のＤＡＣを有し、それ故、単一のＤＡＣは、１つの電源線と２つの制御線とのトリプレット（すなわち、３つの信号線）によって供給される信号により、個別にアドレスされる。
方法１９００は、例えば、再度呼び出される、又は起動されるまで、１９１０において停止する。
低磁場磁気イメージング装置
量子アニールプロセッサに近接して、低温で磁場を計測することが望ましい。既存の態様は、直流ＳＱＵＩＤを利用してプロセッサ周辺の磁場を計測する。通常、３５個の直流ＳＱＵＩＤに対して１３個のバイアス線を利用し、バイアス線のうちの５つは、専用のフィルタリング及び電子基板を要する。量子プロセッサ上で直流ＳＱＵＩＤを取り去ると、磁力計は、単に古いフィルタ及び電子基板を維持する理由で残る。Ｎ個のＳＱＵＩＤは、通常、約ｓｑｒｔ（Ｎ）個のバイアス線を要する。直流ＳＱＵＩＤは、まれに意図しない電圧状態にラッチアップすることがあり、不都合にもチップ上に熱を発生させる。更に、直流ＳＱＵＩＤ設計はボディインダクタンスを過度に大きくすることを制限し、これは変調深さが低下してＳＱＵＩＤの磁場感度を制限するからである。
シフトレジスタ内に掛止されたＱＦＰ磁力計、及びＮＤＲＯを介した読出しを用いて、直流ＳＱＵＩＤへの依拠を有利に解消することができる。必要な追加線数は、任意数の直線的に接続されたＱＦＰ磁力計に対して約６である。二次元アレイＱＦＰ磁力計は、１８線まで使用することができる。
ＱＦＰ磁力計は、ボディがグランドプレーン下で活性状態にないＱＦＰであり、したがってその縮退点は外部磁場の関数である。ＱＦＰの一回の読出しは０又は１のみを与え、そのようにＱＦＰを何度も読み出す間にＱＦＰボディ上の磁束バイアスが掃引され、０から１へ切り替わるまで出力がモニタされる。結果をｔａｎｈ形状にフィッティングさせることにより、縮退点を極めて精度良く求めることができる（０の密度と１の密度とが等しい場合）。
＋Φ０／２と＋Φ０との間と、－Φ０／２と－Φ０との間とでＱＦＰをアニールし、結果として得られる縮退点を平均することによって、非対称性を補償することができる。ＱＦＰアニール線のボディへの干渉を計測及び補償することが可能である。
ＱＦＰ磁力計はまた、ＱＦＰ磁力計が磁束バイアス線を計装されている場合、又は、供給された磁束がシフトレジスタ素子間の結合磁束未満である場合に、シフトレジスタの要素として使用することができる。
これにより、例えば、ＱＦＰ磁力計のグリッドを、一度にＱＦＰを読み出す磁場イメージングに用いられるＸ－Ｙシフトレジスタとして設定することができる。最も簡単な方法で各ＱＦＰの縮退点を個別に見つけなければばらない。ＱＦＰはまた、磁場が十分に小さく、かつ各コラムに対する磁束バイアスが、並列にコラムのＱＦＰの縮退点を見つけるように走査される場合に、一度に１つのコラムが読み出せる。
最も簡単な方法は、既存のＸ、Ｙ、小型、中型及び大型の直流ＳＱＵＩＤを、同等のＱＦＰバージョンに置き換えることである。ボディは、ＳＱＵＩＤが近傍のＳＱＵＩＤに、又はＳＱＵＩＤをプロセッサの外部のシフトレジスタに接続して外部のシフトレジスタのコーナにおいてＮＤＲＯにプラグインするようにする小さなシフトレジスタに、通信可能に結合されることを除いては、同じとなる。
磁力計として作用する磁束バイアスを備えたＱＦＰは、例えば、残留磁場の補償（例えば、９．２Ｋへのサイクル、冷却、４Ｋにおける読出し、補償、９．２Ｋへのサイクル、冷却など）に使用され得る。
少なくとも１つの態様において、システムは、第１の量子磁束パラメトロン（ＱＦＰ）磁力計セットであって、第１のＱＦＰ磁力計セットの各ＱＦＰ磁力計は、個別の第１の材料ループと、個別の第２の材料ループと、ジョセフソン接合対を備えた個別の複合ジョセフソン接合とを含み、個別の第１の材料ループ及び個別の第２の材料ループは臨界温度において超伝導を生じ、第２の材料ループは個別の第１の材料ループに介挿されており、個別のジョセフソン接合対は、第２の材料ループに介挿されていて、個別の第２の材料ループが個別の第１の材料ループに介挿されたノードに対して第２の材料ループ内で互いに並列であり、個別の第２の材料ループは、個別の複合ジョセフソン接合を制御する制御信号を誘導受信する個別の第２のループ誘導インターフェースを含み、個別の第１の材料ループは複数の第１のループ誘導インターフェースを含み、第１のループ誘導インターフェースのうちの少なくとも１つはグランドプレーンが介在することなく外部磁場からの磁束に晒されて、個別のＱＦＰ磁力計によって外部磁場を計測する、第１の量子磁束パラメトロン（ＱＦＰ）磁力計セットと、第２のループ誘導インターフェースに制御信号を選択的に通信可能に結合するように配置された制御線セットと、外部磁場を計測するための磁束フィードバックに供される、第１のＱＦＰ磁力計セットのうちの各ＱＦＰ磁力計の第１のループ誘導インターフェースのうちの少なくとも１つに磁束バイアスを選択的に通信可能に結合するように配置された磁束バイアス線セットと、を含む。態様によっては、第１のＱＦＰ磁力計セットのうちのＱＦＰ磁力計の各々について、第１のループ誘導インターフェースのうちの少なくともいくつかは、個別のＱＦＰ磁力計を、第１のＱＦＰ磁力計セットの、近傍のＱＦＰ磁力計の個別の第１のループ誘導インターフェースに結合する。
システムは、複数の量子ビット及び複数のカプラを備えたプロセッサチップであって、各カプラが個別の量子ビット対を選択的に通信可能に結合するように動作可能である、プロセッサチップを更に含むことができ、第１のＱＦＰ磁力計セットは外部磁界を検出するように配置されている。第１のＱＦＰ磁力計セットは、プロセッサチップの集積構成要素であり得る。磁束バイアス線を介して第１の磁力計セットのＱＦＰ磁力計に通信可能に結合された制御回路は、第１の磁力計セットのＱＦＰ磁力計の複数の読出しを行いながら、第１の磁力計セットのＱＦＰ磁力計の各々のボディに供給された磁束バイアスを掃引するように動作可能であり得る。制御回路は、複数の読出しに少なくとも部分的に基づいて、第１の磁力計セットのＱＦＰ磁力計の各々の個別の縮退点を求め得る。例えば、第１の磁力計セットのＱＦＰ磁力計の各々について、制御回路は、第１の磁力計セットのＱＦＰ磁力計の各々の個別の縮退点を求めるために、個別の読出し結果セットをｔａｎｈ形状にフィッティングする。
制御回路は、第１のアニール線セットを介して第１の磁力計セットのＱＦＰ磁力計に通信可能に更に結合されて、＋Φ０／２と＋Φ０との間と、－Φ０／２と－Φ０との間とで第１の磁力計セットのＱＦＰ磁力計の各々をアニールするように動作可能であり得る。
制御回路は、アニール線／ＱＦＰ磁力計干渉の計測値を更に求め、求まったアニール線／ＱＦＰ磁力計干渉を補償し得る。
システムは、第１のＱＦＰ磁力計セットに通信可能に結合された第１のシフトレジスタを更に含み得る。第１のシフトレジスタは、第１のＱＦＰ磁力計セットのうちの個別のものに磁気的又はガルバニックに結合可能なシフトレジスタであるＱＦＰベースのシフトレジスタの形態を取り得る。
システムは、複数の非破壊読出し（ＮＤＲＯ）を更に含み得る。
動作時に、制御回路は、第１のＱＦＰ磁力計セットのＱＦＰ磁力計の各々について、個別のＱＦＰ磁力計のボディに供給された磁束バイアスを掃引し、個別のＱＦＰ磁力計のボディに供給された磁束バイアスを掃引しながら、個別のＱＦＰ磁力計の複数の読出しを行うことが可能である。
動作時に、制御回路は、磁束バイアス信号を更に供給して、連続するシフトレジスタ要素間で量子磁束値を順次移動させることができる。
動作時に、制御回路は、複数の読出しに少なくとも部分的に基づいて、第１のＱＦＰ磁力計セットのＱＦＰ磁力計の各々についての個別の縮退点を更に求めることができる。複数の読出しに少なくとも部分的に基づいて第１の磁力計セットのＱＦＰ磁力計の各々の個別の縮退点を求めることは、例えば、第１の磁力計セットのＱＦＰ磁力計の各々の個別の縮退点を求めるために、個別の読出し結果セットをｔａｎｈ形状にフィッティングすることを含み得る。
動作時に、制御回路は、第１のアニール線セットを介して第１の磁力計セットのＱＦＰ磁力計に信号を更に供給して、＋Φ０／２と＋Φ０との間と、－Φ０／２と－Φ０との間とで第１の磁力計セットのＱＦＰ磁力計の各々をアニールすることができる。
動作時に、制御回路は、求まった計測値に少なくとも部分的に基づいて、アニール線／ＱＦＰ磁力計干渉の計測値を更に求め、求まったアニール線／ＱＦＰ磁力計干渉を補償することができる。
例示的な超伝導量子プロセッサ
図２０は、本システム及び装置を実施するために使用され得る、量子アニール（及び／又は断熱量子計算）コンポーネント用に設計された例示的な超伝導量子プロセッサ２０００の一部の概略図である。図２０に示す超伝導量子プロセッサ２０００の部分は、２つの超伝導量子ビット２００１及び２００２を含む。また、カプラ２０１０を介した量子ビット２００１と量子ビット２００２との間（すなわち、２つの局所相互作用を与える）の調整可能な結合（対角結合）を示す。図２０に示すように、量子プロセッサ２０００の部分は２つの量子ビット２００１、２００２及び１つのカプラ２０１０のみを含むが、当業者であれば、量子プロセッサ２０００が任意数の量子ビットと、量子ビット間の情報を結合する任意数のカプラとを含み得ることがわかる。
図２０に示すように、量子プロセッサ２０００の部分は、量子アニール及び／又は断熱量子計算を物理的に実現するように実装され得る。量子プロセッサ２０００は、量子プロセッサ２０００の状態を構成及び制御するために使用される複数のインターフェース２０２１～２０２５を含む。インターフェース２０２１～２０２５の各々は、図示のように、プログラミングサブシステム及び／又は時間発展（evolution）サブシステムの一部として、個別の誘導結合構造によって実現され得る。これに代えて、又はこれに加えて、インターフェース２０２１～２０２５は、例えば本明細書の他の箇所で詳述するように、ガルバニック連結構造によって実現され得る。実施形態によっては、インターフェース２０２１～２０２５のうちの１つ以上を、１つ以上のＤＡＣによって駆動してもよい。このようなプログラミングサブシステム及び／又は時間発展サブシステムは、量子プロセッサ２０００から分離されてもよいし、局所的に含まれていてもよい（すなわち、量子プロセッサ２０００を備えたオンチップ）であってもよい。
量子プロセッサ２０００の動作において、インターフェース２０２１及び２０２４をそれぞれ使用して、磁束信号を量子ビット２００１及び２００２の個別の複合ジョセフソン接合２０３１及び２０３２内に結合し、これにより、系のハミルトニアンにおける調整可能なトンネリング項（Δｉ項）を実現し得る。この結合は、ハミルトニアンの非対角結合項σｘを与え、これらの磁束信号は「非局在信号」の例である。量子計算に用いられるハミルトニアン（及びハミルトニアンの項）の例は、例えば、米国特許出願公開第２０１４０３４４３２２号により詳細に記載されている。
同様に、インターフェース２０２２及び２０２３をそれぞれ使用して、磁束信号を量子ビット２００１及び２００２のうちの個別の量子ビットに供給し、これにより、系のハミルトニアンにおけるｈｉ項（量子ビットに対する無次元局在場）を実現し得る。この結合は、系のハミルトニアンにおける対角項σｚを与える。また、インターフェース２０２５を用いて磁束信号をカプラ２０１０内に結合し、これにより、系のハミルトニアンにおけるＪｉｊ項（カプラに対する無次元局在場）を実現し得る。この結合は、系のハミルトニアンにおける対角項σｉ ｚσｊ ｚを与える。
図２０において、系のハミルトニアンに対するインターフェース２０２１～２０２５の各々の寄与を、それぞれ枠２０２１ａ～２０２５ａに示す。示されるように、図２０の例では、枠２０２１ａ～２０２５ａは、量子アニール及び／又は断熱量子計算に対する時間変化するハミルトニアンの要素である。
本明細書及び添付の特許請求の範囲を通して、「量子プロセッサ」との用語は、一般に、物理的な量子ビット（例えば、量子ビット２００１及び２００２）とカプラ（例えば、カプラ２０１０）との集合体を記述するために使用される。物理的な量子ビット２００１及び２００２とカプラ２０１０とを、量子プロセッサ２０００の「プログラマブルデバイス」と称し、当該量子ビット及びカプラの対応するパラメータ（例えば、量子ビットｈｉ値及びカプラＪｉｊ値）を量子プロセッサの「プログラマブルパラメータ」と称する。量子プロセッサに関連して、「プログラミングサブシステム」との用語は、一般に、インターフェース（例えば、「プログラミングインターフェース」２０２２、２０２３、及び２０２５）を使用して量子プロセッサ２０００のプログラマブルデバイスと他の関連制御回路及び／又は命令にプログラマブルパラメータを適用することを記述するために使用される。
前述したように、プログラミングサブシステムのプログラミングインターフェースは、量子プロセッサから分離され得る、又はプロセッサ上にローカルに含まれ得る他のサブシステムと通信してもよい。より詳細に後述するように、プログラミングサブシステムは、量子プロセッサの機械語のプログラミング命令を受信し、プログラミング命令を実行して、プログラミング命令に従ってプログラマブルデバイスをプログラムするように構成され得る。同様に、量子プロセッサに関連して、「時間発展サブシステム」との用語は、一般に、インターフェース（例えば、「時間発展インターフェース２０２１及び２０２４）を使用して量子プロセッサ２０００のプログラマブルデバイスと他の関連制御回路及び／又は命令を時間発展させることを含む。例えば、時間発展サブシステムは、アニール信号線と、量子ビット（２００１、２００２）に対する、対応するインターフェース（２０２１、２０２４）とを含み得る。
量子プロセッサ２０００はまた、読出しデバイス２０５１及び２０５２を含み、読出しデバイス２０５１は量子ビット２００１に関連付けられており、読出しデバイス２０５２は量子ビット２００２に関連付けられている。実施形態によっては、図２０に示すように、読出しデバイス２０５１及び２０５２の各々は、対応する量子ビットに誘導結合された直流ＳＱＵＩＤを含む。量子プロセッサ２０００に関連して、「読出しサブシステム」との用語は、一般に、読出しデバイス２０５１、２０５２を用いて量子プロセッサにおける量子ビット（例えば、２００１及び２００２）の終状態を読み出してビット列を生成することを記述するために使用される。読出しサブシステムはまた、ルーティング回路（例えば、ラッチ要素、シフトレジスタ又はマルチプレクサ回路）などの他の要素を含むことができ、かつ／又は、いずれかがＤＡＣを含むことができる代替の構成（例えば、ＸＹアドレス可能なアレイ、ＸＹＺアドレス可能なアレイなど）に配置することができる。量子ビット読出しは、ＰＣＴ特許出願公開ＷＯ２０１２０６４９７４に記載されたような代替回路を用いて実行することもできる。
図２０は、２つの物理的な量子ビット２００１、２００２、１つのカプラ２０１０及び２つの読出しデバイス２０５１、２０５２のみを示すが、量子プロセッサ（例えば、プロセッサ２０００）は、多数（例えば、何百、何千又はそれ以上）の量子ビット、カプラ及び／又は読出しデバイスを含む、任意数の量子ビット、カプラ及び／又は読出しデバイスを利用し得る。プロセッサに対する本明細書で教示を異なる（例えば、より大きい）数の計算コンポーネントに適用することは、当業者にとって容易に明らかとなるであろう。
超伝導量子ビットの例としては、超伝導磁束量子ビット、超伝導電荷量子ビットなどが挙げられる。超伝導磁束量子ビットでは、ジョセフソンエネルギーは充電エネルギーに対して、支配的であるか、又は等しい。電荷量子ビットでは、これと逆である。使用され得る磁束量子ビットの例には、１つのジョセフソン接合が介挿された超伝導ループを含む高周波ＳＱＵＩＤ、３つのジョセフソン接合が介挿された超伝導ループを含む持続電流量子ビットなどが挙げられる。
例示的な超伝導動的インダクタンスＤＡＣ
図２１は、動作時に超伝導電流を搬送する超伝導ループ２１０８を備えた、例としてのＤＡＣ ２１００を示す。超伝導ループ２１０８は、例えばニオブ、チタン及び／又は同様のものなどの任意の適当な超伝導材料を含み得る。超伝導ループ２１０８は、電流を受け入れる流入線２１２０と流出線２１２２とに結合されてもよく、流入線２１２０及び流出線２１２２によって、超伝導ループ２１０８内に電圧が誘起される。流出線２１２２は、任意選択により、他のデバイスに（例えば、他のデバイスへの流入線２１２０として作用することによって）電流を供給し得る。例えば、態様によっては、ＤＡＣを、流入線２１２０及び流出線２１２２によってまとめて直列に結合し、これにより、複数のＤＡＣに電流を供給する。
超伝導ループ２１０８には、１つ以上のジョセフソン接合が介挿されている。例えば、図２１に示すように、超伝導ループ２１０８に複合ジョセフソン接合（「ＣＪＪ」）２１０２が介挿され得る。ＣＪＪ２１０２は、少なくとも一部が並列に配置された複数のジョセフソン接合２１０４ａ、２１０４ｂ（個別に、及び総称して２１０４と称し、示された態様では２つのジョセフソン接合を示す）を備える。ＣＪＪ２１０２の並列分岐は、別個のバイアス要素２１０６ａ、２１０６ｂ（個別に、及び総称して２１０６）を有してもよく、例えば、バイアス要素２１０６ａにジョセフソン接合２１０４ａが直列に結合され、バイアス要素２１０６ｂにジョセフソン接合２１０４ｂが直列に結合される。バイアス要素２１０６を電気信号に誘導的に、ガルバニックに、又はその他の方法で結合して、個別のジョセフソン接合２１０４を通過する電流をバイアスし、これにより、ＣＪＪ２１０２の挙動（及び、それ故、ＤＡＣ ２１００の挙動）をプログラム可能に変更し得る。ＤＡＣにおけるジョセフソン接合及び／又はＣＪＪｓの動作は、例えば、米国特許第７，８７６，２４８及び第８，０９８，１７９により詳細に記載されている。
超伝導ループ２１０８にはまた、ＣＪＪ２１０２の状態によって媒介される超伝導電流を受け取る、結合要素２１１０及びエネルギー蓄積要素２１１２が介挿されている。結合要素２１１０は、ＤＡＣ ２１００をターゲットデバイス２１３０（例えば、量子プロセッサの量子ビット、カプラ及び／又は他のプログラマブルデバイス）に結合する。結合要素２１１０は、ＤＡＣ ２１００とターゲットデバイス２１３０との間のインダクタ又はガルバニック接続を含み得る。図２１は、結合要素２１１０がインダクタを備える態様例を示す。結合要素２１１０がガルバニック接続を備える態様例を、以下により詳細に説明する。
エネルギー蓄積要素２１１２は、超伝導ループ２１０８より低い電荷キャリア密度を有することによって動的インダクタンスを与える。電荷キャリア（例えば、電子のクーパー対）がエネルギー蓄積要素２１１２を通過する際に、電荷キャリアの密度が減少し、それに対応して電荷キャリアの速度が増加し、総電流が保されることとなる。電荷キャリアの増加した速度は運動エネルギーを蓄え、これにより、磁気インダクタンス（本明細書の他の箇所で説明される通常の磁気インダクタンスエネルギー蓄積など）に代えて、又は磁気インダクタンスに加えて用いられ得る動的インダクタンスを与える。
通常の金属では、散乱効果が支配的であるため、サブＴＨｚ周波数ではこの効果は一般に無視でき、ジュール熱によって速やかにエネルギーが放出される。しかし、超伝導体においては、散乱が相当に低減される。超伝導体における動的インダクタンス効果は、通常のＡＣ周波数を含む周波数範囲における全インダクタンスに大きく寄与し得る。
態様によっては、エネルギー蓄積要素２１１２と結合要素２１１０とを組み合わせて単一の要素にする。例えば、エネルギー蓄積要素２１１２が同様に十分な磁束を与えるならば、当該磁束の全部又は一部を誘導結合要素の全部又は一部として使用することができる。これに代えて、又はこれに加えて、エネルギー蓄積要素２１１２の全部又は一部が、ガルバニック結合要素の全部又は一部を含んでもよい。
エネルギー蓄積要素２１１２は、例えば、超伝導薄膜態様、ジョセフソン接合ベースの態様及び／又は他の態様を含み得る。エネルギー蓄積要素２１１２のいくつかの態様を、以下により詳細に説明する。ある特定の態様は、縦続接続ＤＡＣに関連して、特定の挙動を呈しやすく（また、したがって、特定の設計機会を与え得る）、そのため、本開示はまず、縦続接続ＤＡＣ態様を対象とする。
例示的な縦続接続ＤＡＣ
いくつかの態様において、ＤＡＣのうちの少なくとも１つがターゲットデバイスに直接結合し、残りのＤＡＣが直接結合したＤＡＣを介してターゲットデバイスに間接的に結合するように、複数のＤＡＣ（例えば、ＤＡＣ ２１００を含む）を直列に結合する。いくつかの態様において、第１のＤＡＣはターゲットデバイスに直接結合して、ＤＡＣによって表される信号の最上位桁をエンコードし、その他のＤＡＣは第１のＤＡＣに直列に結合されて、より遠いＤＡＣ（第１のＤＡＣに対して）ほど最下位に近い桁をエンコードし得る。縦続接続ＤＡＣの態様は、例えば、米国特許第７，８７６，２４８及び第８，０９８，１７９により詳細に記載されている。
図２２は、概略例である第１のＤＡＣ ２２３２ａ（最上位桁を表す）及び第２のＤＡＣ ２２３２Ｂ（最下位桁を表す）を有する縦続接続ＤＡＣ ２２００を示す。ＤＡＣ ２２３２ａ及び２２３２ｂ（個別に、又は総称してＤＡＣ ２２３２）は、ＣＪＪ２２０２ａ及び２２０２ｂ（個別に、又は総称してＣＪＪ２２０２）を介してプログラム可能であり、それぞれエネルギー蓄積要素２２１２ａ及び２２１２ｂ（個別に、又は総称してエネルギー蓄積要素２２１２）を有する。ＤＡＣ ２２３２は、流入線２２２０を介して電流を受け取り、流出線２２２２を介してグランドへ送出する。ＤＡＣ ２２３２は、カップリング２２１０（前述のように、誘導的、ガルバニック又は他の方法により実装されていてよい）を介してターゲットデバイス２２３０に接続されている。
ＤＡＣ ２２３２は、エネルギー蓄積要素２２１２の動的インダクタンスによって挙動が影響を受けるガルバニック接続２２１６を共有する。ガルバニック接続２２１６は、ＤＡＣ ２２３２の超伝導ループを結合して、ＤＡＣの両方の超伝導ループの一部である共有部２２１４を生成する。共有部２２１４はまた、動的インダクタンスを与え、共有部２２１４の動的インダクタンスは、少なくとも部分的に、ＤＡＣ ２２３２間のビット重み比率（すなわち、ＤＡＣ ２２３２のビットの、当該ビットが組み合わされた出力信号に対する相対的な有意度）を定義する。いくつかの態様において、共有部２２１４の動的インダクタンスは、より有意なＤＡＣ ２２３２のエネルギー蓄積要素２２１２（例えば、ＤＡＣ ２２３２ａのエネルギー蓄積要素２２１２ａ）の動的インダクタンスに比例する。
いくつかの態様において、共有部２２１４の動的インダクタンスは、共有部２２１４の動的インダクタンスと、（共有部２２１４を共有する他のＤＡＣ ２２３２に対して）より上位の桁を表すＤＡＣ ２２３２の動的インダクタンスとの合計に比例する。すなわち、合計の動的インダクタンスは、共有部２２１４と、より有意でないＤＡＣ ２２３２の所望のビット重みに基づいた、より有意なＤＡＣ ２２３２との比率に応じて分割され得る。エネルギー蓄積要素２２１２ｂからガルバニック接続２２１６を介して電流が流れると、共有部２２１４とエネルギー蓄積要素２２１２ａとの間で、両者間の動的インダクタンスの比率に比例して電流が分割される。効果的には、共有部２２１４は、より有意でないＤＡＣ ２２３２（例えば、ＤＡＣ ２２３２ｂ）の出力から電流を吸い上げることにより、より有意なＤＡＣ ２２３２（例えば、ＤＡＣ ２２３２ａ）に対する信号を弱める。より有意なＤＡＣ ２２３２に対して共有部２２１４の動的インダクタンスが低いほど、より多くの電流が吸い上げられ（電流がインダクタンスに対して逆の関係を有するため）、より有意でないＤＡＣ ２２３２の信号が弱まる。
例えば、１２ビット縦続接続ＤＡＣ ２２００を所望する場合に、より有意でないＤＡＣ ２２３２ｂが、より有意なＤＡＣ ２２３２ａのビット重みの１／６４のビット重みを有する、２つの６ビットＤＡＣ ２２３２を設けることができる。これにより、各ＤＡＣのエネルギー蓄積要素は、全インダクタンス（動的及び／又は磁気）の形態で２６＝６４単一磁束量子Φ０に等価なエネルギーを蓄積することが可能でなければならず、ＤＡＣにおいては、より有意でないＤＡＣ ２２３２ｂによって与えられる、各々がΦ０に等価である全体の出力信号は、より有意なＤＡＣ ２２３２ａによって与えられる、１つのΦ０のエネルギーの１／６４の寄与である。このことは、例えば、共有部２２１４とエネルギー蓄積要素２２１２ａとの間で動的インダクタンスを６４ユニットに分割して、共有部２２１４が動的インダクタンスの１ユニットを有するとともに、エネルギー蓄積要素２２１２ａが動的インダクタンスの６３ユニットを有するようにし、これにより、より有意でないＤＡＣ ２２３２ｂによって出力される電流の１／６４をエネルギー蓄積要素２２１２ａに移行させることにより達成され得る。
ガルバニック接続２２１６と、エネルギー蓄積要素２２１２の動的インダクタンスに比例した動的インダクタンスを有する共有部２２１４とを備えた縦続接続ＤＡＣ ２２００の少なくともいくつかの態様において、本開示のシステム及び方法は、少なくともいくつかの磁気インダクタンスベースのＤＡＣより相対的に高精度及び／又は高信頼度で、ＤＡＣ ２２３２間のビット重みを定義し得る。以下でより詳細に説明するように、エネルギー蓄積要素２２１２及び共有部２２１４（一般に、図２２に領域２２４０として定義する）は、追加で、又は代わりに、少なくともいくつかの磁気インダクタンスベースのＤＡＣより、必要な空間を相対的に小さくし得る。
例示的な薄膜エネルギー蓄積要素
図２３は、ワイヤ２３０４に結合された超伝導膜２３０２を有する例としてのエネルギー蓄積領域２３００を示す。ワイヤ２３０４は、超伝導ループ２１０８の一部であってもよく、かつ／又は超伝導ループ２１０８に結合されていてもよい。超伝導膜２３０２は、エネルギー蓄積要素２１１２及び／又は２２１２の態様例である。
超伝導膜２３０２は、当該超伝導膜の全インダクタンスＬの一部としての動的インダクタンスＬＫを誘起する。一般に、全インダクタンスＬはＬ＝ＬＫ＋ＬＧによって与えられ、ＬＧは超伝導膜２３０２の磁場によって与えられる幾何学的インダクタンスである。一般に、ＬＫは、ＬＫが複素表面インピーダンスＺｓ＝Ｒｓ＋ｉＸｓに比例するため、算出することが困難となり得るもので、Ｒｓは超伝導状態における材料の抵抗であり、ＸｓはインピーダンスＺｓ（幾何成分及び動的成分を含む）の誘導成分である。電荷輸送のドルーデモデルによれば、Ｒｓを解くことは、複素導電率
を求めることを必要とする。ただし、ゼロ温度での理想的な超伝導体は、すべての励起が抑制され、結果的にＲｓ＝０となる。複素表面インピーダンスの計算は、Ｘｓの幾何成分を無視することができ、より簡単になり得る。このことは、膜の厚さｔが実効浸透深さλｅｆｆより実質的に小さい（すなわち、ｔ＜＜λｅｆｆ）薄膜について当てはまる。それ故、ゼロ温度付近におけるゼロの薄膜超伝導体について、複素表面インピーダンスは約Ｚｓ＝ｉＸｓ＝ｉωＬＫ＝ｉωμ０λｅｆｆに減少し、ここでωは各周波数、μ０は真空の透磁率、λｅｆｆは材料の実効浸透深さである。
それ故、ゼロ温度付近における超伝導膜の動的インダクタンスは、実効浸透深さλｅｆｆに比例する。特に、所与の厚さｔを有する膜について、膜の動的インダクタンスは膜の幅Ｗと膜の長さＬとの比に比例し、ここで長さは電流の方向にあり、幅は長さに直交する（なお、幅及び長さの両方が厚さを測るディメンションに直交する）。すなわち、所与の厚さを有する超伝導膜について、
である。したがって、最小体積において動的インダクタンスを最大にするには、膜２３０２の幅を最小にし、高い実効浸透深さλｅｆｆ（ワイヤ２３０４及び／又は超伝導ループ２０８に対して）を有する適切な材料を選択し、所望の動的インダクタンスを達成する膜２３０２の長さを選択することが望ましい場合がある。ｔ＜３λ（ｅｆｆ（ｂｕｌｋ））（ここで、λ（ｅｆｆ（ｂｕｌｋ））は、薄膜ではなく、バルクの材料の実効浸透深さである）に対してはλｅｆｆは１／ｔ２に比例して増加するため、製造の制約を受けるが、材料の厚さｔを最小にすることも有利となり得る。いくつかの態様において、ｔ＜ｎ・λ（ｅｆｆ（ｂｕｌｋ））であり、ここでｎは１より実質的に小さい何らかの値（例えば、０．５、０．１、０．０５、０．０１など）である。
いくつかの態様において、膜２３０２は、ＮｂＮ、ＮｂＴｉＮ又はＴｉＮなどの高浸透深さ材料を含む。これに代えて、又はこれに追加して、高いλｅｆｆを有する他の材料を使用してもよい。例えば、いくつかの態様では、粒状アルミニウムを使用することができる。
いくつかの態様では、膜２３０２は、完全に量子プロセッサの単一の製造層内に配置され、実質的に平坦である。膜２３０２の平坦な配置は、例えば、磁束に起因する位相降下の可能性を減少させ、及び／又は製造層の間の厚さの変化に対する膜２３０２の動的インダクタンスの感度を減少させることができる（これにより、膜２３０２が、一定のλｅｆｆと、より予測しやすい動的インダクタンスとを有する可能性が高まる）。
少なくともいくつかのこのような態様は、エネルギー蓄積要素２１２及び／又は３１２をコンパクトに配置すること及び／又は膜２３０２によって与えられる任意のフラックスの強度を低下させることを対象とする。例えば、図２３の態様例に示すように、膜２３０２は平坦領域内で蛇行している。特に、膜２３０２は領域２３１０内で蛇行し、長さ方向次元２３１２及び幅方向次元２３１４で延在する。膜２３０２の長さ方向部分２３２０は、長さ方向次元に亘って延在し、幅方向次元２３１４において離間している。幅方向部分２３２２は、長さ方向部分２３２０を結合している。このような配置は、特定の動的インダクタンスを得るために必要な幅方向次元２３１４の合計距離を低減し得る（直線的に配置された膜２３０２に対して）。これに代えて、又はこれに加えて、このような配置は、隣接する長さ方向部分２３２０が反対方向に電流を流すことを可能にし、これにより、膜２３０２が自己の磁場と破壊的に干渉する（潜在的に遮蔽の必要性を減少又は解消し、及び／又は膜２３０２の挙動の予測可能性を高める）。
しかし、膜２３０２に流れる電流が角部２３２４で向きを変えると、その部分を含む膜２３０２の長さ分だけ寄与を受ける動的インダクタンスは、直線部分（長さ方向部分２３１４の中央領域など）によって寄与を受ける動的インダクタンスよりも一般に小さくなる。例えば、いくつかの態様では、図２３に示すように、電流が９０度回転する角部２３２４の寄与は、電流が回転しない等倍領域の寄与の約０．５５と推定される。いくつかの態様では、蛇行するワイヤの長さが増大して、これを補償する。例えば、角部２３２４が膜２３０２の面積の約８分の１を含む場合に、角部２３２４の影響を補償するために、膜２３０２の長さ（電流が流れるときに測定され、次元２３１２又は２３１４のいずれかの方向に必ずしも限られない）を約７％（例えば、５％～１０％の範囲の大きさだけ）だけ大きくしてもよい。
図２４は、共有部２４１４にガルバニックに結合された２つの超伝導膜２４１２ａ及び２４１２ｂ（総称して、又は個別に膜２４１２）を有する縦続接続エネルギー蓄積領域２４００の態様例を示す。図２２の領域２２４０の特徴は、例えば、図２４の特徴によって実施することが可能であり、例えば、エネルギー蓄積要素は、膜２４１２によって、少なくとも部分的に実施することが可能であり、共有部２２１４は、共有部２４１４によって少なくとも部分的に実施することが可能である。膜２４１２は、ワイヤ２４０４ａ、２４０４ｂ及び／又は２４０４ｃ（図２４に破線で示し、総称して、又は個別にワイヤ２４０４）にガルバニックに結合され得る。
いくつかの態様では、膜２４１２に対して共有部２４１４を横切って低い動的インダクタンスを与えることが望ましい場合がある。これを実現する一方法は、共有部２４１４を膜２４１２よりずっと短くする（すなわち、電流の方向の長さを短くする）ことである（ただし、それ以外は、同一材料、幅及び厚さ）。しかし、製造上の制約によって、このような短い共有部２４１２の形成が許容されない場合がある（通常の製造技術は最小の製造寸法を含むため）。更に、共有部を、ワイヤ２４０４及び／又は超伝導体２４２０のような他の製造された機構に信頼性を有して結合するには、より多くの領域が必要であり、又は望ましい場合がある。
代替の（又は追加の）手法は、共有部２４１４を広げることである（すなわち、共有部２４１４の面積を、現在延在する方向と直交する方向に広げる）。上述のように、動的インダクタンスは長さと幅との比に比例するため、（例えば）共有部２４１４の幅を２倍にしてその動的インダクタンスを半減させることができる。ただし、これには、共有部２４１４の長さが大きい場合に、大きな付加領域を追加する必要があり得る。
いくつかの態様では、膜２４１２及び／又は共有部３１４の一部は、１つ以上の低動的インダクタンス超伝導ワイヤ２４０４及び／又は他の超伝導体２４２０に結合される。例えば、図２４では、共有部２４１６の領域がワイヤ２４０４ｃに結合され、更なる領域が超伝導体２４２０に結合されている。超伝導体２４２０は、プレート、ビア又は任意の他の好適な構造を含むことができる。任意に配置することができるが、他の構造体には必ずしも結合しない。
結合された共有部２４１４の領域において、電流は代わりの低インダクタンス経路を有するため、主には共有部２４１６の高インダクタンス材料を介して流れない。それ故、このような結合領域は、共有部２４１６の動的インダクタンスに大きく寄与しない。残りの非結合領域２４１６は、上述したように、その長さ、幅、厚さ及び材料によって決定される動的インダクタンスを有する。これは、種々の大きさの共有部２２１６を与える便利な方法を提供しながら、非結合領域２４１６を成形することによって望ましい動的インダクタンスを更に獲得する。
前述した例の縦続接続ＤＡＣ ２２００に戻ると、そこではＤＡＣ ２２３２間に１／６４の望ましいビット重みが存在するが、領域２４００が、すべての機構を０．２５μｍの最小辺長を有する正方形の材料によって形成するという制約を受けて製造されるとする。各膜２４１２が、１．５μｍ×２．５μｍ（すなわち、６つの正方形×１０個の正方形）の領域を通って蛇行し、４つの１正方形分からなる幅方向部分によって接続された５つの６正方形分からなる長さ方向部分に（すべての部分が１つの正方形幅である）、更に２つの正方形を加えたもの（各膜２４１２のいずれの一端もワイヤ２４１２及び超伝導体２４２０に近接する）とすると、各膜２４１２は３６個の正方形を含む。８つの角部正方形の作用により、各膜２４１２は、約３２個の直線状に配置された正方形によって生成された動的インダクタンスに等価な実効的な動的インダクタンスを有する。
ＤＡＣ ２２３２間に１／６４のビット重みを得るには、共有部２４１４（及び／又は非結合領域２４１４）が、膜２４１２の各々が有する動的インダクタンスの１／６４を有することが望ましい場合がある。１つの正方形の幅を有する共有部２４１４であれば、正方形の半分の長さが必要である（すなわち、０．１２５μｍであり、上述の製造制約例に反する）。望ましいビット重みは膜２４１２の長さを２倍にすることによって得ることができ、これにより、１つの正方形からなる共有部で十分となるが、これには、延在する膜２４１２に対して相当に拡げた領域が必要である。これに代えて、共有部２４１２（及び／又は非結合領域２４１６）の幅を２倍に長くすることができ、これにより、膜２４１２を拡げずに実質的に同じビット重みを達成し、２正方形分の幅と１正方形分の長さとからなる共有部２４１２（及び／又は非結合領域２４１６）を得る。
比較のためであるが、少なくともいくつかの磁気インダクタンスエネルギー蓄積デバイスは、通常の製造技術を使用して、約１０μｍの程度の辺長を有する領域を占有する（また、いくつかの態様はこれより相当に大きい）。したがって、少なくともいくつかの磁気インダクタンスのエネルギー蓄積デバイスに比して、等価な動的インダクタンスエネルギー蓄積要素は、９５％を超える平坦領域の節減を提供し得る。このことは、開示した動的インダクタンスエネルギー蓄積要素が完全に１つの製造層内に配置されて、比較的弱い磁場を放出し得ると考えられるときによりいっそう重要であるが、その一方で、少なくともいくつかの磁気インダクタンスエネルギー蓄積デバイスは複数の製造層を使用して（また、いくつかの態様では、利用できるすべて）、比較的強い磁場を放出し、これにより、更なる遮蔽が必要となり得、かつ／又は他のデバイスを磁気インダクタンスエネルギー蓄積デバイスから離間させることを必要とし得る。
超伝導薄膜エネルギー蓄積要素の動的インダクタンス応答は、電流の変化に対して実質的に線形であると考えられ、場合によっては好ましいことがある。この特徴（本明細書の他の箇所で説明される動的インダクタンスエネルギー蓄積要素の他の潜在的に望ましい特徴と同様に）は必要ではなく、例えば、少なくともいくつかの態様では、本明細書で説明されるジョセフソン接合エネルギー蓄積要素の少なくともいくつかの態様は、一般に線形応答を提供しない。
例示的なジョセフソン接合エネルギー蓄積要素
図２５Ａは、例としてのジョセフソン接合エネルギー蓄積要素２５００ａを示し、当該ジョセフソン接合エネルギー蓄積要素は、パルス発生器２５０２（例えば、流入ワイヤ、ＣＪＪなどを含み得る）と、１つ以上のジョセフソン接合２５０４（１４個が示され、図２５Ａでは１つのみコールアウトする）が介挿された蓄積ループ２５１２と、ターゲットデバイス２５３０ａに対するカップリング２５３２ａとを備える。例としてのジョセフソン接合エネルギー蓄積要素２５００ａは、ターゲットデバイス２５３０に誘導結合されている。図２５Ｂは、カップリング２５３２ｂによりターゲットデバイス２５３０ｂにガルバニックに結合されたジョセフソン接合エネルギー蓄積要素２５００ｂを示す。他の点では、ジョセフソン接合エネルギー蓄積要素２５００ａ及び２５００ｂは実質的に同等であり、便宜上、ここでは総称して、及び個別に、ターゲットデバイス２５３０ａに対するカップリング２５３２ａを有するジョセフソン接合エネルギー蓄積要素２５００と称する。
蓄積ループ２５１２は、Ｎ個の直列接続されたジョセフソン接合部２５０４を備える。各ジョセフソン接合２５０４は、ジョセフソン接合２５０４の臨界電流Ｉｃに依存するジョセフソンインダクタンス（動的インダクタンスの形態）を誘起する（一般に、接合抵抗ＲＮと接合面積Ａとの積ＲＮＡに比例する）。各ジョセフソン接合２５０４が同じ臨界電流Ｉｃを有すると仮定すると、各ジョセフソン接合２５０４間の位相降下は２π／Ｎであり、ｐ・Φ０に対応する蓄積ループ２５１２内の電流循環はＩ＝Ｉｃｓｉｎ（２ｐπ／Ｎ）である。
単一の磁束量子Φ０を記憶するＮの最小の大きさを観測することができる。すなわち、小さいＮ（大雑把にはＮ＜４）に対して、蓄積ループ２５１２における１つのΦ０の記憶は、ジョセフソン接合２５０４の自由エネルギーの負の曲率に起因して、一般に不安定となる。蓄積ループ２５１２の容量は、Ｎについてほぼ線形であるため、ＰΦ０に等価なエネルギーを蓄積するように設計された所与の蓄積ループ２５１２に対するＮの最小の大きさは４Ｐである。実際は、接合臨界電流Ｉｃは製造ばらつき及び／又は他の要因に起因して変化し得ることから、４Ｐより大きいジョセフソン接合２５０４を与えるのが望ましい場合がある（Ｎ＝４Ｐリングに磁束を注入するのに用いられる回路は、このようなばらつきのためにより低い位相閾値で動作する必要がある、という可能性を避けるため）。例えば、いくつかの態様において、蓄積ループ２５１２にＮ＝８Ｐのジョセフソン接合２５０４が設けられている。
ループ２５１２のエネルギー蓄積はＮに対して線形に増加するが、個々のジョセフソン接合はｐに対して（すなわち、蓄積されたエネルギーの量に対して）線形に応答しない。これが、ターゲットデバイス２５３０に供給される信号の線形性（「ＤＡＣ応答」と称する）に影響を与えるかどうかは、カップリング２５３２に依存する。カップリング２５３２が線形インダクタンスを備える場合（例えば、図２５Ａに示すように）には、ＤＡＣ応答は、電流Ｉ＝Ｉｃｓｉｎ（２ｐπ／Ｎ）で非線形に変化する。したがって、ＩｃがＲＮＡに比例することから、このような態様はＲＮＡの変化に敏感となり得る。いくつかの態様において、各ジョセフソン接合２５０４に対するＲＮＡは、閾値量以下だけ、目標ＲＮＡから逸脱する。
ただし、カップリング２５３２が共有ジョセフソン接合２５０４（例えば図２５Ｂに示す）とのガルバニック接続を有する場合には、ＤＡＣ応答はほぼ直線的に変化する（すなわち、蓄積された磁束、又はｓｉｎ（２ｐπ／Ｎ）のカーネルに対して線形に変化する）。それ故、このような態様は、一般に、蓄積ループ２５１２全体がジョセフソン接合によって最小の臨界電流Ｉｃに関して制約を受ける（その電流を超えると予測できない挙動が生じ得る）ことを除いて、ＲＮＡの変化に対して敏感でない。
図２６Ａ及び図２６Ｂは、例としての縦続接続ジョセフソン接合ＤＡＣ ２６００ａ及び２６００ｂを示す。図２６Ａは、例えば、図２２の縦続接続ＤＡＣ ２２００を実施するのに用いられ得る２ＤＡＣ実施形態例を示す。図２６Ｂは、２つより多い縦続接続ＤＡＣに拡張し得る可能性を示す、３ＤＡＣ実施形態例を示す。図２６Ａ及び図２６Ｂは、個別のパルス生成器２６０２ａ，２６０２ｂ及び（図２６Ｂのみの）２６０２ｃによって駆動され、共有部２６１４ａ及び（図２６Ｂのみの）２６１４ｂ（ここでは総称して、及び個別に共有部２６１４と称する）によって結合された、蓄積ループ２６１２ａ、２６１２ｂ及び（図２６Ｂのみの）２６１２ｃ（ここでは総称して、及び個別に蓄積ループ２６１２と称する）を有するＤＡＣ ２６２０ａ、２６２０ｂ及び（図２６Ｂのみの）２６２０ｃ（ここでは総称して、及び個別にＤＡＣ ２６２０と称する）を示す。ループ２６１２は非共有ジョセフソン接合２６０４ａを含み、共有部は共有ジョセフソン接合２６０４ｂ（ここでは総称して、及び個別にジョセフソン接合２６０４と称する）を含む。
ＤＡＣ ２６２０ａは、カップリング２６３２を介してターゲットデバイス２６３０に直接結合し、これによって最上位桁を表す。ＤＡＣ ２６２０ｂ及び２６２０ｃは、ＤＡＣ ２６２０ｃが最下位桁を表すように、またＤＡＣ ２６２０ｂが、ＤＡＣ ２６２０ａよりも有意性が小さく、ＤＡＣ ２６２０ｃよりも有意性が高い桁を表すように、ＤＡＣ ２６２０ａに直列に接続されている。共有部２６１４は、隣接する２６２０に共通であるジョセフソン接合部２６０４を備える。例えば、蓄積ループ２６１２ａ及び２６１２ｂはそれぞれ、共有部２６１４ａと、それぞれが共有部２６１４ｂを備えた蓄積ループ２６１２ｂ及び蓄積ループ２６１２ｃとを備える。
ＤＡＣ ２６１２の相対的なビット重みは、共有部２６１４により部分的に決定される。２つの隣接するループ２６１２の各々は、Ｎ個のジョセフソン接合２６０４を備え、当該Ｎ個のジョセフソン接合のうちのＭ個のジョセフソン接合２６０４は共通（すなわち、共有部２６１４はＭ個のジョセフソン接合２６０４を有する）であるとする。上述のように、１つのループ２６１２ａに亘って記憶されるｐΦ０の磁束に等価なエネルギーに対して、各ジョセフソン接合２６０４に亘る２ｐπ／Ｎの位相降下が存在する。したがって、共有部２６１４のジョセフソン接合２６０４のすべてに亘って合計２Ｍｐπ／Ｎの位相降下が存在する。このことは、他のループ２６１２ｂに亘る２Ｍｐπ／Ｎ（Ｎ－Ｍ）の対応する位相降下を誘起する。ｑΦ０の磁束に等価なエネルギーが他のループ２６１２に亘って蓄積される場合には、ループ２６１２ａ内の非共有ジョセフソン接合２６０４ａに亘る位相降下は、（２π／Ｎ）（ｐ－ｑ・Ｍ／（Ｎ－Ｍ））となり、Ｍ／（Ｎ－Ｍ）という実効的なビット重み比率がもたらされる。例えば、Ｎ＝８０及びＭ＝８の場合には、ビット重み比率は１／９である。
１つのループ２６１２に蓄積されたエネルギーが隣接するループ２６１２に効果的に「スピルオーバ」するため（更なるループ２６１２が合わせて縦続接続されるならば潜在的に超える）、各ジョセフソン接合２６０４は、単一ループの場合に予測される約２πｐ／Ｎより大きい位相降下を受け得る。代わりに、２つのループの態様について、非共有ジョセフソン接合２６０４ａに亘る最大の位相降下（最大のｐについてｐ＝－ｑのときに見出される）は約２πｐ／（Ｎ－Ｍ）であり、共有ジョセフソン接合２６０４ｂに亘る最大の位相降下は４πｐ／Ｎであり、大雑把に単一ループの場合の最大の位相降下を２倍したものである。
したがって、いくつかの態様において、共有ジョセフソン接合２６０４ｂの面積は、非共有ジョセフソン接合２６０４ａの面積より大きい。例えば、共有ジョセフソン接合２６０４ｂは、非共有ジョセフソン接合２６０４ａの面積の２倍の面積を有し得る。他の例として、共有ジョセフソン接合２６０４ｂは、非共有ジョセフソン接合２６０４ａの面積の２Ｎ／（Ｎ－Ｍ）倍の面積を有し得る（とはいえ、Ｎ＞＞Ｍに対して、この量は大体同じになる）。
各ジョセフソン接合２６０４に亘る位相降下は接合の面積に比例するため、共有ジョセフソン接合２６０４ｂの面積を大きくすることは、所与のＭについて、共有部２６１４に亘る合計の位相降下を小さくする結果となる。この効果は、共有部２６１４の面積を増加させることに比例させてＭの大きさを増加させることにより、緩和し得る。例えば、共有ジョセフソン接合２６０４ｂの面積が非共有ジョセフソン接合２６０４ａの面積の２倍である場合には、Ｍの大きさを２倍して、同じ最大エネルギー蓄積を受け入れることができる。
これに代えて、ジョセフソン接合２６０４ａ及び２６０４ｂの大きさを同一とすることができ、ループ２６１２ａ及び２６１２ｂに供給される電流を制限して、共有ジョセフソン接合２６０４ｂを過負荷にすることを回避することができる。
（例えば）図２６Ｂに示すように、３つ以上のジョセフソン接合ＤＡＣ ２６２０を合わせて縦続接続してもよい。一般に、Ｎ個のジョセフソン接合２６０４が単一ループ２６１２に直列配置される場合に、当該ループはＲのダイナミックレンジを有するが、Ｎ個のジョセフソン接合２６０４を備えた、Ｄのダイナミックレンジのループ２６１２を当該ジョセフソン接合間で分割すると、約（Ｒ／Ｄ）Ｄである。例えば、容量が４つのループ２６１２の各Φ０について、８つのジョセフソン接合２６０４を仮定すると、約１８０個のジョセフソン接合２６０４で１０００Φ０のダイナミックレンジを達成し得るのに対して、同じダイナミックレンジを達成するのに、３つのループ２６０４では、約２４０個のジョセフソン接合２６０４が必要であり、２つのループ２６０４では、約５００個のジョセフソン接合２６０４が必要である。
以上の説明から明らかなように、所望のビット重みを有する縦続接続ジョセフソン接合ベースのＤＡＣの設計は、一般に複雑な三次元磁気構造の周囲の磁場をシミュレートすることによって行われる、等価磁気インダクタンスＤＡＣの設計よりも実質的に単純である可能性がある。更に、ビット重み比率は、一般に、層厚及びＲＮＡの変化に比較的鈍感であり、このことは、特定の磁気インダクタンスＤＡＣと比較して、比較的予測可能な挙動を与え得る。加えて、ジョセフソン接合ＤＡＣのいくつかの態様は、薄膜エネルギー蓄積ＤＡＣのいくつかの態様よりも比較的大きい面積を必要とし得るが、どちらも、実質的に低減された平坦占有面積を使用し、より少ない層を使用し、等しい量のエネルギーを蓄積するにもかかわらず少なくともいくつかの磁気インダクタンスＤＡＣよりも実質的に磁気干渉の程度が少なくなる可能性を有する。
例示的実施形態の列挙
以下の列挙した例示的実施形態は、特徴の例及び特徴の組み合わせを提供し、本発明の非限定的な例示的実施形態である。
例示的実施形態１
少なくとも第１の多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプを備え、第１の多接合ＳＱＵＩＤ磁束ポンプは、Ｎ個のループであって、Ｎは２以上の整数であり、各ループは少なくとも臨界温度において超伝導を生じる材料を含み、ループの各々はループのうちの連続して隣接するものによって共有された部分を有する、Ｎ個のループと、Ｍ個のジョセフソン接合であって、ＭはＮより大きく、ループのうちの連続して隣接するものによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも１つが介挿されており、ループの各々は個別の蓄積インダクタンスを有する、Ｍ個のジョセフソン接合と、
ループのうちの個別のものに対して当該ループが有する磁束を選択的に通信可能に結合するように位置決めされた第１のＮ個のインターフェースとを備える、システム。
例示的実施形態２
第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの最端のものに結合されたデジタル／アナログ変換器（ＤＡＣ）を更に備え、ＤＡＣは少なくとも臨界温度において超伝導を生じる材料ループと蓄積インダクタンスとを備える、例示的実施形態１に記載のシステム。
例示的実施形態３
ＤＡＣの蓄積インダクタンスは、磁気インダクタンス、動的インダクタンス、ジョセフソンインダクタンス又は磁気インダクタンスと動的インダクタンスとジョセフソンインダクタンスのうちの２つ以上の組み合わせのうちの、少なくとも１つである、例示的実施形態２に記載のシステム。
例示的実施形態４
ＤＡＣのループは、第１の多接合ＳＱＵＩＤ磁束ポンプの最端のループによって共有された部分を含む、例示的実施形態１に記載のシステム。
例示的実施形態５
第１のＮ個のインターフェースのうちのインターフェースはそれぞれ、第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの個別のものの蓄積インダクタンスに近接して配置された個別の誘導インターフェースである、例示的実施形態１に記載のシステム。
例示的実施形態６
第１の多接合ＳＱＵＩＤ磁束ポンプのループは、ループの直線状のアレイを形成している、例示的実施形態１に記載のシステム。
例示的実施形態７
数Ｎは、２以上４以下である、例示的実施形態１に記載のシステム。
例示的実施形態８
数Ｍは、Ｎ＋１に等しい、例示的実施形態１に記載のシステム。
例示的実施形態９
第１の多接合ＳＱＵＩＤ磁束ポンプのループに対して直流（ＤＣ）バイアスを用いずに磁束信号の多相高周波（ＲＦ）クロッキングを実行するように動作可能である、制御回路を更に含む、例示的実施形態１～８のいずれか一つに記載のシステム。
例示的実施形態１０
磁束信号の多相高周波（ＲＦ）クロッキングは、第１の多接合ＳＱＵＩＤ磁束ポンプのループを通して磁束を順次ＤＡＣに押し込む、例示的実施形態９に記載のシステム。
例示的実施形態１１
磁束信号の多相高周波（ＲＦ）クロッキングは、第１の多接合ＳＱＵＩＤ磁束ポンプのループを通して磁束を順次ＤＡＣから押し出す、例示的実施形態９に記載のシステム。
例示的実施形態１２
磁束信号の多相高周波（ＲＦ）クロッキングの相の総数は、ＤＡＣ内への、第１の多接合ＳＱＵＩＤ磁束ポンプのループの総数Ｎに等しい、例示的実施形態９に記載のシステム。
例示的実施形態１３
第１のＮ個のインターフェースを介して第１の多接合ＳＱＵＩＤ磁束ポンプのループに磁束信号を順次供給するように通信可能に結合された制御回路を更に備え、各インターフェースに供給される個別の磁束信号は、第１の多接合ＳＱＵＩＤ磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ／２だけ進んでいる、例示的実施形態１～８のいずれか一つに記載のシステム。
例示的実施形態１４
第１のＮ個のインターフェースを介して第１の多接合ＳＱＵＩＤ磁束ポンプのループに磁束信号を順次供給するように通信可能に結合された制御回路を更に備え、各インターフェースに供給される個別の磁束信号は、第１の多接合ＳＱＵＩＤ磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ／２だけ遅れている、例示的実施形態１～８のいずれか一つに記載のシステム。
例示的実施形態１５
第１の制御線セットを更に備え、第１の制御線セットは第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第１のループのインターフェースに結合された第１の制御線と、第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第２のループのインターフェースに結合された第２の制御線と、第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第３のループのインターフェースに結合された第３の制御線と、から構成されている、例示的実施形態１に記載のシステム。
例示的実施形態１６
複数の更なる多接合ＳＱＵＩＤ磁束ポンプであって、それぞれが、個別のＮ個のループであって、ループの各々がループのうちの連続して隣接するものによって共有された部分を有する個別のＮ個のループと、個別のＭ個のジョセフソン接合であって、ループのうちの連続して隣接するものによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも１つが介挿されている、個別のＭ個のジョセフソン接合とを含み、ループの各々は個別の蓄積インダクタンスを有する、複数の更なる多接合ＳＱＵＩＤ磁束ポンプと、
更なる多接合ＳＱＵＩＤ磁束ポンプの各々に対する、更なる多接合ＳＱＵＩＤ磁束ポンプのうちの個別のもののループのうちの個別のものに対して、ループが有する磁束を選択的に通信可能に結合するように位置決めされている、更なるＮ個のインターフェースと、を更に備える、例示的実施形態１に記載のシステム。
例示的実施形態１７
第１の制御線セットを更に含み、第１の制御線セットは第１の制御線サブセットを含み、第１の制御線サブセットは、第１の多接合ＳＱＵＩＤ磁束ポンプサブセットの各多接合ＳＱＵＩＤ磁束ポンプのループのうちの個別の第１のループのインターフェースに結合された第１の制御線と、第１の多接合ＳＱＵＩＤ磁束ポンプサブセットの各多接合ＳＱＵＩＤ磁束ポンプのループのうちの個別の第２のループのインターフェースに結合された第２の制御線と、第１の多接合ＳＱＵＩＤ磁束ポンプサブセットの各多接合ＳＱＵＩＤ磁束ポンプのループのうちの個別の第３のループのインターフェースに結合された第３の制御線とを含み、第１の多接合ＳＱＵＩＤ磁束ポンプサブセットは少なくとも３つの多接合ＳＱＵＩＤ磁束ポンプを含む、例示的実施形態１６に記載のシステム。
例示的実施形態１８
第１の制御線セットは第２の制御線サブセットを含み、第２の制御線サブセットは、第２の多接合ＳＱＵＩＤ磁束ポンプサブセットの各多接合ＳＱＵＩＤ磁束ポンプのループのうちの個別の第１のループのインターフェースに結合された第１の制御線と、第２の多接合ＳＱＵＩＤ磁束ポンプサブセットの各多接合ＳＱＵＩＤ磁束ポンプのループのうちの個別の第２のループのインターフェースに結合された第２の制御線と、第２の多接合ＳＱＵＩＤ磁束ポンプサブセットの各多接合ＳＱＵＩＤ磁束ポンプのループのうちの個別の第３のループのインターフェースに結合された第３の制御線とを含み、第２の多接合ＳＱＵＩＤ磁束ポンプサブセットは少なくとも３つの多接合ＳＱＵＩＤ磁束ポンプを含む、例示的実施形態１７に記載のシステム。
例示的実施形態１９
第１のＪ個の制御線のセットを更に備え、Ｊ＝２×Ｎであり、総数Ｉの多接合ＳＱＵＩＤ磁束ポンプが存在し、Ｉは２（Ｎ＋１）に等しい、例示的実施形態１６に記載のシステム。
例示的実施形態２０
システムの動作方法であって、システムは、複数の多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプを備え、多接合ＳＱＵＩＤ磁束ポンプはそれぞれ、Ｎ個のループであって、Ｎは２以上の整数であり、ループの各々はループのうちの連続して隣接するものによって共有された部分を有する、Ｎ個のループと、Ｍ個のジョセフソン接合であって、ＭはＮより大きく、ループのうちの連続して隣接するものによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも１つが介挿されており、ループの各々は個別の蓄積インダクタンスを有する、Ｍ個のジョセフソン接合とを備え、多接合ＳＱＵＩＤ磁束ポンプの各々について、Ｎ個のインターフェースが個別の多接合ＳＱＵＩＤ磁束ポンプのループのうちの個別のものに対して当該ループが有する磁束を選択的に通信可能に結合するように位置決めされており、方法は、
順次、
インターフェースのうちの個別の第１のインターフェースを介して、多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第１のループに磁束信号を供給することと、
インターフェースのうちの個別の第２のインターフェースを介して、多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第２のループに磁束信号を供給することであって、ループのうちの第２のループに供給される磁束信号は、ループのうちの第１のループに供給される磁束信号に対して位相がずれていることと、を含む、方法。
例示的実施形態２１
インターフェースのうちの個別の第３のインターフェースを介して、多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの少なくとも第３のループに磁束信号を供給することであって、ループのうちの第３のループに供給される磁束信号は、ループのうちの第２のループに供給される磁束信号に対して位相がずれていること、を更に含む、例示的実施形態２０に記載の方法。
例示的実施形態２２
インターフェースのうちの個別の第４のインターフェースを介して、多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの少なくとも第４のループに磁束信号を供給することであって、ループのうちの第４のループに供給される磁束信号は、ループのうちの第３のループに供給される磁束信号に対して位相がずれていること、を更に含む、例示的実施形態２１に記載の方法。
例示的実施形態２３
多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第１のループ、第２のループ及び第３のループに磁束信号を供給することは、個別の、第１のインターフェース、第２のインターフェース及び少なくとも第３のインターフェースの各々に、多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ／２だけ位相がずれた個別の磁束信号を供給することを含む、例示的実施形態２１に記載の方法。
例示的実施形態２４
多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第１のループ、第２のループ及び第３のループに磁束信号を供給することは、
多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第１のループ、第２のループ及び少なくとも第３のループに磁束信号を供給することであって、個別の、第１のインターフェース、第２のインターフェース及び第３のインターフェースの各々に供給される個別の磁束信号が、第１の多接合ＳＱＵＩＤ磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ／２だけ進んでいることを含む、例示的実施形態２３に記載の方法。
例示的実施形態２５
多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第１のループ、第２のループ及び第３のループに磁束信号を供給することは、
多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第１のループ、第２のループ及び第３のループに磁束信号を供給することであって、個別の、第１のインターフェース、第２のインターフェース及び少なくとも第３のインターフェースの各々に供給される個別の磁束信号が、第１の多接合ＳＱＵＩＤ磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ／２だけ遅れていること含む、例示的実施形態２３に記載の方法。
例示的実施形態２６
多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第１のループ、第２のループ及び第３のループに磁束信号を供給することは、第１の多接合ＳＱＵＩＤ磁束ポンプのループを通して磁束を順次デジタル／アナログ変換器（ＤＡＣ）に押し込む磁束信号を供給することを含む、例示的実施形態２１に記載の方法。
例示的実施形態２７
多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第１のループ、第２のループ及び第３のループに磁束信号を供給することは、第１の多接合ＳＱＵＩＤ磁束ポンプのループを通して磁束を順次デジタル／アナログ変換器（ＤＡＣ）から押し出す磁束信号を供給することを含む、例示的実施形態２１に記載の方法。
例示的実施形態２８
多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第１のループ、第２のループ及び第３のループに磁束信号を供給することは、第１の制御線、第２の制御線及び第３の制御線を介して、第１の符号及び第１の大きさを有する磁束信号を供給することを含み、
第２の符号及び第１の大きさを有する磁束信号を、多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループの第１のループ、第２のループ及び第３のループに磁束信号を供給することに続いて第４の制御線を介して多接合ＳＱＵＩＤ磁束ポンプのうちの第２の多接合ＳＱＵＩＤ磁束ポンプのループのうちの少なくとも１つに供給することであって、第２の符号は第１の符号と逆であること、を更に含む、例示的実施形態２１に記載の方法。
例示的実施形態２９
システムの動作方法であって、システムは、複数の多接合超伝導量子インターフェースデバイス（ＳＱＵＩＤ）磁束ポンプを備え、多接合ＳＱＵＩＤ磁束ポンプはそれぞれ、Ｎ個のループであって、Ｎは２以上の整数であり、ループの各々はループのうちの連続して隣接するものによって共有された部分を有する、Ｎ個のループと、Ｍ個のジョセフソン接合であって、ＭはＮより大きく、ループのうちの連続して隣接するものによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも１つが介挿されており、ループの各々は個別の蓄積インダクタンスを有する、Ｍ個のジョセフソン接合とを備え、多接合ＳＱＵＩＤ磁束ポンプの各々について、Ｎ個のインターフェースが個別の多接合ＳＱＵＩＤ磁束ポンプのループのうちの個別のものに対して当該ループが有する磁束を選択的に通信可能に結合するように位置決めされており、方法は、
同時に、
インターフェースのうちの個別の第１のインターフェースを介して、多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプのループのうちの第１のループに、第１の符号及び第１の大きさを有する磁束信号を供給し、
インターフェースのうちの個別の第２のインターフェースを介して、多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプの他のループのすべてに、第１の符号及び第１の大きさを有する磁束信号を供給することであって、ループのすべてに供給される磁束信号は互いに同相であることと、を含む、方法。
例示的実施形態３０
多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプの他のループのすべてに、第１の符号及び第１の大きさを有する磁束信号を供給することは、第１の符号及び第１の大きさを有する磁束信号を、第１の制御線、第２の制御線及び第３の制御線のうちの個別のものを介して、多接合ＳＱＵＩＤ磁束ポンプのうちの第１の多接合ＳＱＵＩＤ磁束ポンプの第１のループ、第２のループ及び少なくとも第３のループに第１供給（first applying）することを含む、例示的実施形態２９に記載の方法。
例示的実施形態３１
計算システムの動作方法であって、計算システムは、複数のデジタル／アナログ変換器（ＤＡＣ）と、複数の量子磁束パラメトロン（ＱＦＰ）ベースのシフトレジスタであって、各々はＱＦＰベースのシフトレジスタ要素の個別のセットを有し、その各々はＤＡＣのうちの個別のＤＡＣに磁気的又はガルバニックに結合可能なものである、ＱＦＰベースのシフトレジスタと、複数の電源線と、複数のトリガ線と、を備え、ＤＡＣの各々は３つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能であり、３つの信号のトリプレットはシフトレジスタ要素を介して取得された第１の信号と、電源線を介して取得された第２の信号と、トリガ線を介して取得された第３の信号とを含み、方法は、
ＤＡＣのすべてをリセットすることと、
電源線の１つ以上に信号を供給することと、
磁束量子がロードされるＤＡＣに結合された第１の複数のＱＦＰベースのシフトレジスタ要素に時計方向の持続電流を供給することと、
磁束量子がロードされないＤＡＣに結合された第２の複数のＱＦＰベースのシフトレジスタ要素に反時計方向の持続電流を供給することと、
第１の複数回だけ、トリガ線に信号を供給することであって、第１の複数回はロードされる磁束量子の総数に等しいことと、を含む、方法。
例示的実施形態３２
ＤＡＣにロードされる磁束量子の数に基づいてＤＡＣのすべてをソートすることと、
２から磁束量子の最大数ｎまでを取る、プログラムされる整数の回数ｉに対して、
少なくともｉ個の磁束量子がロードされるＤＡＣに結合された複数のＱＦＰベースのシフトレジスタ要素に時計方向の持続電流を供給することと、
ｉ個未満の磁束量子がロードされるＤＡＣに結合された複数のＱＦＰベースのシフトレジスタ要素に反時計方向の持続電流を供給することと、
トリガ線に信号を供給することと、を更に含む、例示的実施形態３１に記載の方法。
例示的実施形態３３
磁束量子の最大数ｎは１８～２２である、例示的実施形態３２に記載の方法。
例示的実施形態３４
システムを動作させる方法であって、システムは、複数の量子磁束パラメトロン（ＱＦＰ）と、少なくとも１つの量子磁束パラメトロンデジタル／アナログ変換器（ＱＦＰ－ＤＡＣ）対と、バイアス抵抗器を用いずに少なくとも１つのＱＦＰ－ＤＡＣ対のＱＦＰ－ＤＡＣのうちの両方に電流バイアスを供給する電流バイアス線と、複数のＱＦＰのうちの各ＱＦＰについて、ＱＦＰと少なくとも１つのＱＦＰ－ＤＡＣ対のＱＦＰ－ＤＡＣのうちの第１のＱＦＰ－ＤＡＣとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第１の複数の量子磁束パラメトロンラッチ（ＱＦＰラッチ）、及び、ＱＦＰと少なくとも１つのＱＦＰ－ＤＡＣ対のＱＦＰ－ＤＡＣのうちの第２のＱＦＰ－ＤＡＣとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第２の複数のＱＦＰラッチと、を備え、方法は、
第１の期間中に、同時に、
第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに信号を供給し、
第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに信号を供給して、
少なくとも１つのＱＦＰ－ＤＡＣ対のうちのＱＦＰ－ＤＡＣのうちの少なくとも１つと磁束量子パラメトロンのうちの個別の磁束量子パラメトロンとの間で磁束量子状態を転送することを含む、方法。
例示的実施形態３５
ＱＦＰ－ＤＡＣのうちの第１のＱＦＰ－ＤＡＣに信号を供給することと、
ＱＦＰ－ＤＡＣのうちの第２のＱＦＰ－ＤＡＣに信号を供給することと、を更に含む、例示的実施形態３４に記載の方法。
例示的実施形態３６
第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに信号を供給し、ＱＦＰーＤＡＣのうちの第１のＱＦＰーＤＡＣに信号を供給することは、信号順次を供給して情報をＤＡＣのうちの第１のＤＡＣにロードすることを含み、第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに信号を供給することと、ＱＦＰーＤＡＣのうちの第２のＱＦＰ－ＤＡＣに信号を供給することとは、信号を順次供給して情報をＤＡＣのうちの第２のＤＡＣにロードすることを含む、例示的実施形態３５に記載の方法。
例示的実施形態３７
第１のＱＦＰラッチ対のうちの第２のＱＦＰラッチ対に信号を供給することと、
第２のＱＦＰラッチ対のうちの第２のＱＦＰラッチ対に信号を供給することと、を更に含む、例示的実施形態３４に記載の方法。
例示的実施形態３８
第１の複数のＱＦＰラッチの第１のＱＦＰラッチ及び第２のＱＦＰラッチに信号を供給することに続いて、ＱＦＰ－ＤＡＣのうちの第１のＱＦＰ－ＤＡＣに信号を供給することと、
第２の複数のＱＦＰラッチの第１のＱＦＰラッチ及び第２のＱＦＰラッチに信号を供給することに続いて、ＱＦＰ－ＤＡＣのうちの第２のＱＦＰ－ＤＡＣに信号を供給することと、を更に含む、例示的実施形態３７に記載の方法。
例示的実施形態３９
ＱＦＰ－ＤＡＣのうちの第１のＱＦＰ－ＤＡＣに信号を供給することは、ＱＦＰ－ＤＡＣのうちの第１のＱＦＰ－ＤＡＣに個別の第２のラッチ信号を供給することを含み、ＱＦＰ－ＤＡＣのうちの第２のＱＦＰ－ＤＡＣに信号を供給することは、ＱＦＰ－ＤＡＣのうちの第２のＱＦＰ－ＤＡＣに個別の第２のラッチ信号を供給することを含む、例示的実施形態３８に記載の方法。
例示的実施形態４０
ＱＦＰ－ＤＡＣのうちの第１のＱＦＰ－ＤＡＣに信号を供給することは、ＱＦＰ－ＤＡＣのうちの第１のＱＦＰ－ＤＡＣに第２のラッチ信号を供給するのと同時に、ＱＦＰ－ＤＡＣのうちの第１のＱＦＰ－ＤＡＣに個別の第１のチップ信号を供給することを含み、ＱＦＰ－ＤＡＣのうちの第２のＱＦＰ－ＤＡＣに信号を供給することは、ＱＦＰ－ＤＡＣのうちの第２のＱＦＰ－ＤＡＣに第２のラッチ信号を供給するのと同時に、ＱＦＰ－ＤＡＣのうちの第２のＱＦＰ－ＤＡＣに個別の第１のチップ信号を供給することを含む、例示的実施形態３８に記載の方法。
例示的実施形態４１
ＱＦＰ－ＤＡＣのうちの少なくとも１つにリセット信号を供給することと、
ＱＦＰ－ＤＡＣのうちの少なくとも１つに個別のオフセット信号を供給することと、を更に含む、例示的実施形態４０に記載の方法。
例示的実施形態４２
第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチ及び第２のＱＦＰラッチに信号を供給し、第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチ及び第２のＱＦＰラッチに信号を供給することは、ＱＦＰラッチに信号を供給してＱＦＰ－ＤＡＣに情報をロードすることを含む、例示的実施形態３７に記載の方法。
例示的実施形態４３
所与のサイクルでＱＦＰラッチに信号を供給してＱＦＰ－ＤＡＣに情報をロードする前に、ＱＦＰーＤＡＣにリセット信号を供給すること、を更に含む、例示的実施形態４２に記載の方法。
例示的実施形態４４
第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチ及び第２のＱＦＰラッチに信号を供給し、第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチ及び第２のＱＦＰラッチに信号を供給することは、ＱＦＰラッチに信号を供給して量子磁束パラメトロンデマルチプレクサ（ＱＦＰ－Ｄｅｍｕｘ）として動作させることを含む、例示的実施形態３７に記載の方法。
例示的実施形態４５
所与のサイクルでＱＦＰラッチに信号を供給してＱＦＰ－Ｄｅｍｕｘとして動作させる前に、ＱＦＰ－ＤＡＣにリセット信号を供給すること、を更に含む、例示的実施形態４４に記載の方法。
例示的実施形態４６
第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチ及び第２のＱＦＰラッチに信号を供給し、第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチ及び第２のＱＦＰラッチに信号を供給することは、ＱＦＰラッチに信号を供給してＱＦＰ－ＤＡＣから情報をロードすることを含む、例示的実施形態３７に記載の方法。
例示的実施形態４７
第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチ及び第２のＱＦＰラッチに信号を供給し、第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチ及び第２のＱＦＰラッチに信号を供給することは、信号を供給して量子磁束パラメトロンマルチプレクサ（ＱＦＰ－Ｍｕｘ）として動作させることを含む、例示的実施形態３７に記載の方法。
例示的実施形態４８
第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに信号を供給することは、第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに個別の第１のラッチ信号を供給することを含み、第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに信号を供給することは、第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに個別の第１のラッチ信号の論理反転を供給することを含む、例示的実施形態３４に記載の方法。
例示的実施形態４９
第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに信号を供給することは、第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに個別の第１のオフセット信号を供給することを含み、第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに信号を供給することは、第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに個別の第１のオフセット信号を供給することを含む、例示的実施形態４８に記載の方法。
例示的実施形態５０
第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに信号を供給することは、第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに個別の第１のアドレス信号を供給することを含み、第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに信号を供給することは、第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに個別の第１のアドレス信号の論理反転を供給することを含む、例示的実施形態３４に記載の方法。
例示的実施形態５１
複数のアドレス線をＱＦＰの１つへと対数的に集約すること、を更に含む、例示的実施形態５０に記載の方法。
例示的実施形態５２
第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに信号を供給することは、第１の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに個別の第１のラッチ信号を供給することを含み、第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに信号を供給することは、第２の複数のＱＦＰラッチのうちの第１のＱＦＰラッチに個別の第１のラッチ信号を供給することを含む、例示的実施形態５０に記載の方法。
例示的実施形態５３
複数のＮ個の信号線と、
複数の４（Ｎ－１）２個のデジタル／アナログ変換器（ＤＡＣ）とを備え、ＤＡＣは、信号線の個別のトリプレットに通信可能に結合されて、信号線の個別のトリプレットによって搬送される信号を介して制御され、複数のＤＡＣが有するＤＡＣの各々は、個別の材料ループと、個別のループに介挿されて、材料ループ内で互いに電気的に並列に接続された個別のジョセフソン接合対とを備える、システム。
例示的実施形態５４
複数のＮ個の信号線は制御線セット及び電源線セットを含み、各トリプレットは制御線のうちの２つと電源線のうちの１つとの一意の組み合わせからなる、例示的実施形態５３に記載のシステム。
例示的実施形態５５
信号線はそれぞれ、少なくとも臨界温度において超伝導を生じる材料からなり、ＤＡＣの各々の個別の材料ループは、少なくとも臨界温度において超伝導を生じる材料からなる、例示的実施形態５３に記載のシステム。
例示的実施形態５６
ＤＡＣは複数の二次元アレイに配列されており、二次元アレイの各々は個別の複数のＤＡＣを含み、複数の信号線は第１の信号線サブセットを含み、第１の信号線サブセットの各信号線は二次元アレイのうちの個別の二次元アレイのＤＡＣに通信可能に結合されている、例示的実施形態５３に記載のシステム。
例示的実施形態５７
第１の信号線サブセットの各信号線は二次元アレイのうちの個別の二次元アレイのＤＡＣのすべてに通信可能に結合されている、例示的実施形態５６に記載のシステム。
例示的実施形態５８
複数の信号線は第２の信号線サブセットを含み、第２の信号線サブセットの各信号線は、二次元アレイのうちの各２つ以上に対するＤＡＣのサブセットに通信可能に結合されている、例示的実施形態５６又は５７に記載のシステム。
例示的実施形態５９
信号線の個別のトリプレットを介してＤＡＣのうちの選択されたＤＡＣに信号を供給するように、通信可能に結合された制御回路を更に備える、例示的実施形態５８に記載のシステム。
例示的実施形態６０
複数の信号線は第２の信号線サブセットを含み、第２の信号線サブセットの各信号線は、二次元アレイのすべてのＤＡＣのサブセットに通信可能に結合されている、例示的実施形態５６又は５７に記載のシステム。
例示的実施形態６１
デジタル／アナログ変換器（ＤＡＣ）の第１の二次元アレイであって、複数のＤＡＣを含む、第１の二次元アレイと、
少なくとも第２のＤＡＣ二次元アレイであって、第１の二次元アレイ中のＤＡＣではない複数のＤＡＣを含む、第２の二次元アレイと、
第１のＤＡＣ二次元アレイのＤＡＣに選択的に電流を供給するように結合された第１の電源線と、
第２のＤＡＣ二次元アレイのＤＡＣに選択的に電流を供給するように結合された第２の電源線と、
制御線セットとを備え、制御線セットは、少なくとも、
第１の制御線を含み、第１の制御線は、第１のＤＡＣ二次元アレイの第１の斜め線に沿って各ＤＡＣに近接配置されて、第１のＤＡＣ二次元アレイの第１の斜め線に沿って個別のＤＡＣに通信可能に結合されており、第１の制御線はまた、第２のＤＡＣ二次元アレイの第１の斜め線に沿って各ＤＡＣに近接配置されて、第２のＤＡＣ二次元アレイの第１の斜め線に沿って個別のＤＡＣに通信可能に結合されている、システム。
例示的実施形態６２
第１のＤＡＣ二次元アレイのＤＡＣは、複数のロウ及び複数のコラムに配列されており、第１のＤＡＣ二次元アレイの第１の斜め線は、第１のＤＡＣ二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態６１に記載のシステム。
例示的実施形態６３
第２のＤＡＣ二次元アレイのＤＡＣは複数のロウ及び複数のコラムに配列されており、第２のＤＡＣ二次元アレイの第１の斜め線は、第２のＤＡＣ二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態６２に記載のシステム。
例示的実施形態６４
第３のＤＡＣ二次元アレイであって、第１の二次元アレイ中のＤＡＣでも第２の二次元アレイ中のＤＡＣでもない複数のＤＡＣを含む、第３の二次元アレイと、
第４のＤＡＣ二次元アレイであって、第１の二次元アレイ中のＤＡＣでも第２の二次元アレイ中のＤＡＣでも第３の二次元アレイ中のＤＡＣでもない複数のＤＡＣを含む、第４の二次元アレイと、
第３のＤＡＣ二次元アレイのＤＡＣに選択的に電流を供給するように結合された第３の電源線と、
第４のＤＡＣ二次元アレイのＤＡＣに選択的に電流を供給するように結合された第４電源線と、を更に備え、
第１の制御線は第３のＤＡＣ次元アレイの第１の斜め線に沿って各ＤＡＣに近接配置されて、第３のＤＡＣ二次元アレイの第１の斜め線に沿って個別のＤＡＣと通信可能に結合されており、第１の制御線は、第４のＤＡＣ次元アレイの第１の斜め線に沿って各ＤＡＣに更に近接配置されて、第４のＤＡＣ二次元アレイの第１の斜め線に沿って個別のＤＡＣと通信可能に結合されている、例示的実施形態６１に記載のシステム。
例示的実施形態６５
第１のＤＡＣ二次元アレイのＤＡＣは複数のロウ及び複数のコラムに配列されており、第１のＤＡＣ二次元アレイの第１の斜め線は、第１のＤＡＣ二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態６４に記載のシステム。
例示的実施形態６６
第２のＤＡＣ二次元アレイのＤＡＣは複数のロウ及び複数のコラムに配列されており、第２のＤＡＣ二次元アレイの第１の斜め線は、第２のＤＡＣ二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態６５に記載のシステム。
例示的実施形態６７
第３のＤＡＣ二次元アレイのＤＡＣは複数のロウ及び複数のコラムに配列されており、第３のＤＡＣ二次元アレイの第１の斜め線は、第３のＤＡＣ二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態６６に記載のシステム。
例示的実施形態６８
第４のＤＡＣ二次元アレイのＤＡＣは複数のロウ及び複数のコラムに配列されており、第４のＤＡＣ二次元アレイの第１の斜め線は、第４のＤＡＣ二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態６７に記載のシステム。
例示的実施形態６９
第２の二次元アレイの第１の斜め線は第１の二次元アレイの第１の斜め線に垂直であり、第３の二次元アレイの第１の斜め線は第２の二次元アレイの第１の斜め線に垂直である、例示的実施形態６５に記載のシステム。
例示的実施形態７０
第４の二次元アレイの第１の斜め線は第１の二次元アレイの第１の斜め線に垂直であり、第４の二次元アレイの第１の斜め線は第３の二次元アレイの第１の斜め線に垂直である、例示的実施形態６５に記載のシステム。
例示的実施形態７１
第１の制御線は、第１のＤＡＣ二次元アレイの第１の斜め線に沿った蛇行経路をたどり、第２のＤＡＣ二次元アレイの第１の斜め線に沿った蛇行経路をたどり、第３のＤＡＣ二次元アレイの第１の斜め線に沿った蛇行経路をたどり、第４のＤＡＣ二次元アレイの第１の斜め線に沿った蛇行経路をたどる、例示的実施形態６４に記載のシステム。
例示的実施形態７２
制御線セットは、
第２の制御線を更に備え、第２の制御線は、第１のＤＡＣ二次元アレイの第２の斜め線に沿って各ＤＡＣに近接配置されて、第１のＤＡＣ二次元アレイの第２の斜め線に沿って個別のＤＡＣに通信可能に結合されており、第２の制御線はまた、第２のＤＡＣ二次元アレイの第２の斜め線に沿って各ＤＡＣに近接配置されて、第２のＤＡＣ二次元アレイの第２の斜め線に沿って個別のＤＡＣに通信可能に結合されており、第２の制御線は、第３のＤＡＣ次元アレイの第２の斜め線に沿って各ＤＡＣに更に近接配置されて、第３のＤＡＣ二次元アレイの第２の斜め線に沿って個別のＤＡＣに通信可能に結合されており、第２の制御線は、第４のＤＡＣ次元アレイの第２の斜め線に沿って各ＤＡＣになお更に近接配置されて、第４のＤＡＣ二次元アレイの第２の斜め線に沿って個別のＤＡＣに通信可能に結合されている、例示的実施形態６４に記載のシステム。
例示的実施形態７３
第１のＤＡＣ二次元アレイのＤＡＣは複数のロウ及び複数のコラムに配列されており、第１のＤＡＣ二次元アレイの第２の斜め線は、第１のＤＡＣ二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態７２に記載のシステム。
例示的実施形態７４
制御線セットは、
第３の制御線を更に備え、第３の制御線は、第１のＤＡＣ二次元アレイの第３の斜め線及び第４の斜め線に沿って各ＤＡＣに近接配置されて、第１のＤＡＣ二次元アレイの第３の斜め線及び第４の斜め線に沿って個別のＤＡＣに通信可能に結合されており、第４の斜め線は第３の斜め線に垂直である、例示的実施形態７２に記載のシステム。
例示的実施形態７５
第１のＤＡＣ二次元アレイのＤＡＣは複数のロウ及び複数のコラムに配列されており、第１のＤＡＣ二次元アレイの第３の斜め線は、第１のＤＡＣ二次元アレイの第１の複数のロウ及び第１の複数のコラムを横切って延在しており、第１のＤＡＣ二次元アレイの第４の斜め線は、第１のＤＡＣ二次元アレイの第２の複数のロウ及び第２の複数のコラムを横切って延在しており、第１の複数のロウと第２の複数のロウとの組み合わせは第１のＤＡＣ二次元アレイのすべてのロウを含み、第１の複数のコラムと第２の複数のコラムとの組み合わせは第１のＤＡＣ二次元アレイのすべてのコラムを含む、例示的実施形態７４に記載のシステム。
例示的実施形態７６
第３の制御線はまた、第２のＤＡＣ二次元アレイの第３の斜め線及び第４の斜め線に沿って各ＤＡＣに近接配置されて、第２のＤＡＣ二次元アレイの第３の斜め線及び第４の斜め線に沿って個別のＤＡＣに通信可能に結合されており、第２のＤＡＣ二次元アレイの第４の斜め線は第２のＤＡＣ二次元アレイの第３の斜め線に垂直であり、
第３の制御線は、第３のＤＡＣ次元アレイの第３の斜め線及び第４の斜め線に沿って各ＤＡＣに更に近接配置されて、第３のＤＡＣ二次元アレイの第３の斜め線及び第４の斜め線に沿って個別のＤＡＣに通信可能に結合されており、第３のＤＡＣ二次元アレイの第４の斜め線は第３のＤＡＣ二次元アレイの第３の斜め線に垂直であり、
第３の制御線は、第４のＤＡＣ次元アレイの第３の斜め線及び第４の斜め線に沿って各ＤＡＣになお更に近接配置されて、ＤＡＣの第４の二次元アレイの第３の斜め線及び第４の斜め線に沿って個別のＤＡＣに通信可能に結合されており、第４のＤＡＣ二次元アレイの第４の斜め線は第４のＤＡＣ二次元アレイの第３の斜め線に垂直である、例示的実施形態７４に記載のシステム。
例示的実施形態７７
合計Ｎ個の信号線が存在し、ＤＡＣの第１のアレイ、ＤＡＣの第２のアレイ、ＤＡＣの第３のアレイ及びＤＡＣの第４のアレイの各々は４（Ｎ－１）２個のＤＡＣを含む、例示的実施形態６４～７４のいずれか一つに記載のシステム。
例示的実施形態７８
１個の電源線と信号線のうちの２個とからなる個別のトリプレットを介して、ＤＡＣのうちの選択されたＤＡＣに信号を供給するように、通信可能に結合された制御回路を更に備え、トリプレットは単一の個別のＤＡＣを動作させるように一意に通信可能に結合されている、例示的実施形態６４～７４のいずれか一つに記載のシステム。
例示的実施形態７９
システムの動作方法であって、システムは、デジタル／アナログ変換器（ＤＡＣ）の第１の二次元アレイであって、第１の二次元アレイは、複数のＤＡＣを含む、ＤＡＣの第１の二次元アレイと、少なくとも第２のＤＡＣ二次元アレイであって、第１の二次元アレイ中のＤＡＣではない複数のＤＡＣを備えた第２の二次元アレイと、第１のＤＡＣ二次元アレイのＤＡＣに選択的に電流を供給するように結合された第１の電源線と、第２のＤＡＣ二次元アレイのＤＡＣに選択的に電流を供給するように結合された第２の電源線と、制御線セットであって、少なくとも、第１の制御線であって、第１のＤＡＣ二次元アレイの第１の斜め線に沿って各ＤＡＣに近接配置されて、第１のＤＡＣ二次元アレイの第１の斜め線に沿って個別のＤＡＣに通信可能に結合されており、更に第２のＤＡＣ二次元アレイの第１の斜め線に沿って各ＤＡＣに近接配置されて、第２のＤＡＣ二次元アレイの第１の斜め線に沿って個別のＤＡＣに通信可能に結合された、第１の制御線と、第２の制御線であって、第１のＤＡＣ二次元アレイの第２の斜め線に沿って各ＤＡＣに近接配置されて、第１のＤＡＣ二次元アレイの第２の斜め線に沿って個別のＤＡＣに通信可能に結合されており、更に第２のＤＡＣ二次元アレイの第２の斜め線に沿って各ＤＡＣに近接配置されて、第２のＤＡＣ二次元アレイの第２の斜め線に沿って個別のＤＡＣに通信可能に結合された、第２の制御線とを有する、制御線セットと、を含み、方法は、
第１の期間中に、同時に、
第１の電源線を介して第１のＤＡＣに信号を供給し、
第１の制御線を介して第１のＤＡＣに信号を供給し、
第２の制御線を介して第１のＤＡＣに信号を供給することを含む、方法。
例示的実施形態８０
複数のＮ個の信号線と、
第１の二次元アレイに配置された第１の複数のアナログ変換器（ＤＡＣ）であって、第１の複数のＤＡＣのＤＡＣの各々は、個別の材料ループと個別のループに介挿されて材料ループ内で互いに電気的に並列に結合された個別のジョセフソン接合対とを含む第１の複数のＤＡＣと、
第１の複数のＤＡＣの第１の二次元アレイを通してブレイド構成に配置されて、第１の複数のＤＡＣのＤＡＣに通信可能に結合された、複数の信号線とを備える、システム。
例示的実施形態８１
第２の二次元アレイに配置された第２の複数のアナログ変換器（ＤＡＣ）であって、第２の複数のＤＡＣのＤＡＣの各々は、個別の材料ループと個別のループに介挿されて材料ループ内で互いに電気的に並列に結合された個別のジョセフソン接合対とを含む第２の複数のＤＡＣと、
第３の二次元アレイに配置された第３の複数のアナログ変換器（ＤＡＣ）であって、第３の複数のＤＡＣのＤＡＣの各々は、個別の材料ループと個別のループに介挿されて材料ループ内で互いに電気的に並列に結合された個別のジョセフソン接合対とを含む第３の複数のＤＡＣと、
第４の二次元アレイに配置された第４の複数のアナログ変換器（ＤＡＣ）であって、第４の複数のＤＡＣのＤＡＣの各々は、個別の材料ループと個別のループに介挿されて材料ループ内で互いに電気的に並列に結合された個別のジョセフソン接合対とを含む第４の複数のＤＡＣと、を更に備え、複数の信号と複数の信号線とが、それぞれ、第２の複数のＤＡＣ、第３の複数のＤＡＣ、第４の複数のＤＡＣの、第２の二次元アレイ、第３の二次元アレイ、第４の二次元アレイを通してブレイド構成に配置されて、第２の複数のＤＡＣのＤＡＣ、第３の複数のＤＡＣのＤＡＣ、第４の複数のＤＡＣのＤＡＣに通信可能に結合された、例示的実施形態８０に記載のシステム。
例示的実施形態８２
第１の複数のＤＡＣのＤＡＣ、第２の複数のＤＡＣのＤＡＣ、第３の複数のＤＡＣのＤＡＣ、第４の複数のＤＡＣの合計は、４（Ｎ－１）２個のＤＡＣを含み、当該合計のＤＡＣは、信号線の個別のトリプレットに通信可能に結合されて、信号線の個別のトリプレットによって搬送された信号を介して制御される、例示的実施形態８０又は８１に記載のシステム。
例示的実施形態８３
複数の信号線は複数のＮ個の信号線を含み、複数のＮ個の信号線は、制御線セット及び電源線セットを含み、各ＤＡＣは制御線のうちの個別の制御線を介して制御され、各トリプレットは制御線のうちの２つと電源線のうちの１つとの一意の組み合わせからなる、例示的実施形態７２に記載のシステム。
例示的実施形態８４
デジタル／アナログ変換器（ＤＡＣ）の第１の二次元アレイであって、第１の二次元アレイは、第１の二次元アレイ内の複数のロウ及び複数のコラムに配置された複数のＤＡＣを有する、ＤＡＣの第１の二次元アレイと、
第１のＤＡＣ二次元アレイのＤＡＣに選択的に電流を供給するように結合された第１の電源線と、
制御線セットと、を備え、制御線セットは、少なくとも、
第１の制御線を含み、第１の制御線は、第１のＤＡＣ二次元アレイの少なくとも３つのロウ及び少なくとも３つのコラムの各々における少なくとも１つのＤＡＣに動作可能に近接配置されて、第１のＤＡＣ二次元アレイの少なくとも３つのロウ及び少なくとも３つのコラムの各々における個別のＤＡＣに通信可能に結合する、システム。
例示的実施形態８５
少なくとも第２のＤＡＣ二次元アレイであって、第１の二次元アレイ中のＤＡＣではない複数のＤＡＣであって、第２の二次元アレイの複数のロウ及び複数のコラムに配置された複数のＤＡＣを含む、複数のＤＡＣを有する、第２のＤＡＣ二次元アレイと、
第２のＤＡＣ二次元アレイのＤＡＣに選択的に電流を供給するように結合された第２の電源線と、を更に備え、第１の制御線はまた、第２のＤＡＣ二次元アレイの少なくとも３つのロウ及び少なくとも３つのコラムの各々における少なくとも１つのＤＡＣに動作可能に近接配置されて、第２のＤＡＣ二次元アレイの少なくとも３つのロウ及び少なくとも３つのコラムの各々における個別のＤＡＣに通信可能に結合する、例示的実施形態８４に記載のシステム。
例示的実施形態８６
第２の制御線を更に備え、第２の制御線は第１のＤＡＣ二次元アレイの少なくとも３つのロウ及び少なくとも３つのコラムの各々における少なくとも１つのＤＡＣに動作可能に近接配置されて、第１のＤＡＣ二次元アレイの少なくとも３つのロウ及び少なくとも３つのコラムの各々における個別のＤＡＣに通信可能に結合する、例示的実施形態８４又は８５に記載のシステム。
例示的実施形態８７
第１の制御線と第２の制御線とは、共通のＤＡＣがない状態で、異なるＤＡＣに動作可能に近接配置されている、例示的実施形態８６に記載のシステム。
例示的実施形態８８
第１の制御線と第２の制御線とは、少なくとも１つの共通のＤＡＣがある状態で、少なくとも１つの同じＤＡＣに動作可能に近接配置されている、例示的実施形態８７に記載のシステム。
例示的実施形態８９
第１の量子磁束パラメトロン（ＱＦＰ）磁力計セットであって、第１のＱＦＰ磁力計セットの各ＱＦＰ磁力計は、個別の第１の材料ループと、個別の第２の材料ループと、ジョセフソン接合対を備えた個別の複合ジョセフソン接合とを含み、個別の第１の材料ループ及び個別の第２の材料ループは臨界温度において超伝導を生じ、第２の材料ループは個別の第１の材料ループに介挿されており、個別のジョセフソン接合対は、第２の材料ループに介挿されていて、個別の第２の材料ループが個別の第１の材料ループに介挿されたノードに対して第２の材料ループ内で互いに並列であり、個別の第２の材料ループは、個別の複合ジョセフソン接合を制御する制御信号を誘導受信する個別の第２のループ誘導インターフェースを含み、個別の第１の材料ループは複数の第１のループ誘導インターフェースを含み、第１のループ誘導インターフェースのうちの少なくとも１つはグランドプレーンが介在することなく外部磁場からの磁束に晒されて、個別のＱＦＰ磁力計によって外部磁場を計測する、第１の量子磁束パラメトロン（ＱＦＰ）磁力計セットと、
第２のループ誘導インターフェースに制御信号を選択的に通信可能に結合するように配置された制御線セットと、
外部磁場を計測するための磁束フィードバックに供される、第１のＱＦＰ磁力計セットのうちの各ＱＦＰ磁力計の第１のループ誘導インターフェースのうちの少なくとも１つに磁束バイアスを選択的に通信可能に結合するように配置された磁束バイアス線セットと、を備える、システム。
例示的実施形態９０
複数の量子ビット及び複数のカプラを含むプロセッサチップを更に備え、各カプラは個別の量子ビット対を選択的に通信可能に結合させるように動作し、第１のＱＦＰ磁力計セットは外部磁場を検出するように配置されている、例示的実施形態８９に記載のシステム。
例示的実施形態９１
第１のＱＦＰ磁力計セットは、プロセッサチップの集積コンポーネントである、例示的実施形態９０に記載のシステム。
例示的実施形態９２
第１のＱＦＰ磁力計セットに通信可能に結合された第１のシフトレジスタを更に備える、例示的実施形態８９～９１のいずれか一つに記載のシステム。
例示的実施形態９３
第１のシフトレジスタは、第１のＱＦＰ磁力計セットのうちの個別のものに磁気的又はガルバニックに結合可能なシフトレジスタであるＱＦＰベースのシフトレジスタである、例示的実施形態８９に記載のシステム。
例示的実施形態９４
複数の非破壊読出し（ＮＤＲＯ）を更に備える、例示的実施形態９３に記載のシステム。
例示的実施形態９５
制御回路を更に備え、制御回路は、磁束バイアス線を介して第１の磁力計セットのＱＦＰ磁力計に通信可能に結合して、第１の磁力計セットのＱＦＰ磁力計の複数の読出しを行いながら、第１の磁力計セットのＱＦＰ磁力計の各々のボディに供給された磁束バイアスを掃引するように動作可能である、例示的実施形態９３に記載のシステム。
例示的実施形態９６
制御回路は、複数の読出しに少なくとも部分的に基づいて、第１の磁力計セットのＱＦＰ磁力計の各々の個別の縮退点を更に求める、例示的実施形態９５に記載のシステム。
例示的実施形態９７
第１の磁力計セットのＱＦＰ磁力計の各々について、制御回路は、第１の磁力計セットのＱＦＰ磁力計の各々の個別の縮退点を求めるために、個別の読出し結果セットをｔａｎｈ形状にフィッティングする、例示的実施形態９６に記載のシステム。
例示的実施形態９８
制御回路は、第１のアニール線セットを介して第１の磁力計セットのＱＦＰ磁力計に通信可能に更に結合して、＋Φ０／２と＋Φ０との間と、－Φ０／２と－Φ０との間で第１の磁力計セットのＱＦＰ磁力計の各々をアニールするように動作可能である、例示的実施形態９７に記載のシステム。
例示的実施形態９９
制御回路は、
アニール線／ＱＦＰ磁力計干渉の計測値を更に求め、
求まったアニール線／ＱＦＰ磁力計干渉を更に補償する、例示的実施形態９８に記載のシステム。
例示的実施形態１００
第１のＱＦＰ磁力計セットのＱＦＰ磁力計の各々について、第１のループ誘導インターフェースのうちの少なくともいくつかは、個別のＱＦＰ磁力計を、第１のＱＦＰ磁力計セットの近傍のＱＦＰ磁力計の個別の第１のループ誘導インターフェースに結合する、例示的実施形態８９に記載のシステム。
例示的実施形態１０１
システムの動作方法であって、システムは、第１の量子磁束パラメトロン（ＱＦＰ）磁力計セットであって、第１のＱＦＰ磁力計セットの各ＱＦＰ磁力計は、個別の第１の材料ループと、個別の第２の材料ループと、ジョセフソン接合対を備えた個別の複合ジョセフソン接合とを含み、個別の第１の材料ループ及び個別の第２の材料ループは臨界温度において超伝導を生じ、第２の材料ループは個別の第１の材料ループに介挿されており、個別のジョセフソン接合対は、第２の材料ループに介挿されていて、個別の第２の材料ループが個別の第１の材料ループに介挿されたノードに対して第２の材料ループ内で互いに並列であり、個別の第２の材料ループは、個別の複合ジョセフソン接合を制御する制御信号を誘導受信する個別の第２のループ誘導インターフェースを含み、個別の第１の材料ループは複数の第１のループ誘導インターフェースを含み、第１のループ誘導インターフェースのうちの少なくとも１つはグランドプレーンが介在することなく外部磁場からの磁束に晒されて、個別のＱＦＰ磁力計によって外部磁場を計測する、第１の量子磁束パラメトロン（ＱＦＰ）磁力計セットと、第２のループ誘導インターフェースに制御信号を選択的に通信可能に結合するように配置された制御線セットと、外部磁場を計測するための磁束フィードバックに供される、第１のＱＦＰ磁力計セットのうちの各ＱＦＰ磁力計の第１のループ誘導インターフェースのうちの少なくとも１つに磁束バイアスを選択的に通信可能に結合するように配置された磁束バイアス線セットと、制御回路と、を含み、方法は、
第１の磁力計セットのＱＦＰ磁力計の各々について、
個別のＱＦＰ磁力計のボディに供給された磁束バイアスを掃引することと、
個別のＱＦＰ磁力計の複数の読出しを行いながら、個別のＱＦＰ磁力計のボディに供給された磁束バイアスを掃引することと、を含む、方法。
例示的実施形態１０２
システムは、第１のシフトレジスタを更に含み、方法は、
第１のＱＦＰ磁力計セットを第１のシフトレジスタに通信可能に結合することと、
磁束バイアス信号を供給して、連続するシフトレジスタ要素間で量子磁束値を順次移動させることと、を更に含む、例示的実施形態１０１に記載の方法。
例示的実施形態１０３
個別のＱＦＰ磁力計の複数の読出しを行うことは、非破壊読出し（ＮＤＲＯ）によって個別のＱＦＰ磁力計を読み出すことを含む、例示的実施形態１０２に記載の方法。
例示的実施形態１０４
複数の読出しに少なくとも部分的に基づいて、第１の磁力計セットのＱＦＰ磁力計の各々の個別の縮退点を求めること、を更に含む、例示的実施形態１０１～１０３のいずれか一つに記載の方法。
例示的実施形態１０５
複数の読出しに少なくとも部分的に基づいて第１の磁力計セットのＱＦＰ磁力計の各々の個別の縮退点を求めることは、第１の磁力計セットのＱＦＰ磁力計の各々の個別の縮退点を求めるために、個別の読出し結果セットをｔａｎｈ形状にフィッティングすることを含む、例示的実施形態１０４に記載の方法。
例示的実施形態１０６
第１のアニール線セットを介して第１の磁力計セットのＱＦＰ磁力計に信号を供給して、＋Φ０／２と＋Φ０との間と、－Φ０／２と－Φ０との間で第１の磁力計セットのＱＦＰ磁力計の各々をアニールすること、を更に含む、例示的実施形態１０５に記載の方法。
例示的実施形態１０７
アニール線／ＱＦＰ磁力計干渉の計測値を求めることと、
求まったアニール線／ＱＦＰ磁力計干渉を補償することと、を更に含む、例示的実施形態１０６に記載の方法。
例示的実施形態１０８
第１のＱＦＰシフトレジスタとして配置されて互いに通信可能に結合された第１の量子磁束パラメトロン（ＱＦＰ）磁力計セットであって、第１のＱＦＰ磁力計セットの各ＱＦＰ磁力計は、個別の第１の材料ループと、個別の第２の材料ループと、ジョセフソン接合対を備えた個別の複合ジョセフソン接合とを含み、個別の第１の材料ループ及び個別の第２の材料ループは臨界温度において超伝導を生じ、第２の材料ループは個別の第１の材料ループに介挿されており、個別のジョセフソン接合対は、第２の材料ループに介挿されていて、個別の第２の材料ループが個別の第１の材料ループに介挿されたノードに対して第２の材料ループ内で互いに並列であり、個別の第２の材料ループは、個別の複合ジョセフソン接合を制御する制御信号を誘導受信する個別の第２のループ誘導インターフェースを含み、個別の第１の材料ループは複数の第１のループ誘導インターフェースを含む、第１の量子磁束パラメトロン（ＱＦＰ）磁力計セットと、
第２のループ誘導インターフェースに制御信号を選択的に通信可能に結合するように配置された制御線セットと、
第１のＱＦＰ磁力計セットの各ＱＦＰ磁力計の第１のループ誘導インターフェースのうちの少なくとも１つに、磁束バイアスを選択的に通信可能に結合するように配置された磁束バイアス線セットと、
第１のＱＦＰシフトレジスタの少なくとも１つの次元に沿って値をシフトすように、第１のループ誘導インターフェースを介して第１のＱＦＰ磁力計セットのループに磁束信号を順次供給するように通信可能に結合された制御回路と、を備える、システム。
例示的実施形態１０９
制御回路は、第１のループ誘導インターフェースを介して第１のＱＦＰ磁力計セットのループに磁束信号を順次供給し、第１のループ誘導インターフェースの各々に供給される個別の磁束信号は、第１のＱＦＰ磁力計セットのループの直線状の連なりに沿った直後のループに供給される個別の磁束信号に対してπ／２だけオフセットする、例示的実施形態１０８に記載のシステム。
例示的実施形態１１０
各ループの第１のループ誘導インターフェースに供給される個別の磁束信号が、第１のＱＦＰ磁力計セットのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ／２だけ進んでいる、例示的実施形態１０９に記載のシステム。
例示的実施形態１１１
各ループの第１のループ誘導インターフェースに供給される個別の磁束信号が、第１のＱＦＰ磁力計セットのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ／２だけ遅れている、例示的実施形態１０９に記載のシステム。
例示的実施形態１１２
第１のＱＦＰ磁力計セットは一次元アレイシフトレジスタとして配置されている、例示的実施形態１０８～１１１のいずれか一つに記載のシステム。
例示的実施形態１１３
第１のＱＦＰ磁力計セットは二次元アレイシフトレジスタとして配置されている、例示的実施形態１０８～１１１のいずれか一つに記載のシステム。
例示的実施形態１１４
制御回路は、シフトレジスタを一度に１つのＱＦＰ磁力計に読み出す、例示的実施形態１０８に記載のシステム。
例示的実施形態１１５
制御回路は、シフトレジスタを一度にＱＦＰ磁力計の全コラムに読み出す、例示的実施形態１０８に記載のシステム。
例示的実施形態１１６
制御回路は、第１の磁力計セットのＱＦＰ磁力計の複数の読出しを行いながら、第１の磁力計セットのＱＦＰ磁力計の各々のボディに供給された磁束バイアスを掃引するように更に動作可能である、例示的実施形態１０８、１１４又は１１５に記載のシステム。
例示的実施形態１１７
制御回路は、複数の読出しに少なくとも部分的に基づいて、第１の磁力計セットのＱＦＰ磁力計の各々の個別の縮退点を更に求める、例示的実施形態１１６に記載のシステム。
例示的実施形態１１８
第１の磁力計セットのＱＦＰ磁力計の各々について、制御回路は、第１の磁力計セットのＱＦＰ磁力計の各々の個別の縮退点を求めるために、個別の読出し結果セットをｔａｎｈ形状にフィッティングする、例示的実施形態１１７に記載のシステム。
例示的実施形態１１９
制御回路は、第１のアニール線セットを介して第１の磁力計セットのＱＦＰ磁力計に更に通信可能に更に結合して、＋Φ０／２と＋Φ０との間と、－Φ０／２と－Φ０との間で第１の磁力計セットのＱＦＰ磁力計の各々をアニールするように更に動作可能である、例示的実施形態１１８に記載のシステム。
例示的実施形態１２０
制御回路は、
アニール線／ＱＦＰ磁力計干渉の計測値を更に求め、
求まったアニール線／ＱＦＰ磁力計干渉を更に補償する、例示的実施形態１１９に記載のシステム。
１２１デジタルコンピュータ及び量子コンピュータを含むハイブリッド計算システムであって、量子コンピュータは、例示的実施形態１～１２０のうちの任意のものに説明されるアドレス指定方法のうちの任意の１つ以上を実行する複数の論理デバイス及び／又は制御回路を備える、ハイブリッド計算システム。
上述の方法、プロセス又は技術は、１つ以上の非一時的なプロセッサ可読媒体に記憶された一連のプロセッサ読み取り可能な命令によって実施され得る。上述の方法、プロセス又は技術方法のいくつかの例は、断熱量子コンピュータ、又は量子アニール装置などの専用の装置、あるいは、例えば少なくとも１つのデジタルプロセッサを含むコンピュータなど、断熱量子コンピュータ又は量子アニール装置の動作をプログラムするか、又は制御するシステムによって部分的に実行される。上述の方法、プロセス又は技術は、様々な行為を含み得るが、当業者であれば、代替例において特定の行為が省略され得る、及び／又は更なる行為が追加され得ることがわかる。当業者であれば、示された行為の順序は、例示の目的のためのみであって、代替例において変更され得ることがわかる。上述の方法、プロセス又は技術の例示的な行為又は動作の中には、反復して実行されるものがある。上述の方法、プロセス又は技術のいくつかの行為は、各反復行程中に、複数の反復行程後に、又はすべての反復行程の最後に実行され得る。
示された態様についての上記の説明は、要約書に記載されたものを含めて、排他的であることも、態様を開示された形態と同じものに限定することも意図していない。特定の態様及び例が、本明細書において例示の目的で説明されるが、当業者であればわかるように、本開示の趣旨及び範囲から逸脱することなく、様々な均等な変更がなされ得る。様々な態様について本明細書で提供される教示は、以上に概説した例示の量子計算方法に限らず、他の量子計算にも適用され得る。
上述した様々な態様、例及び実施形態を組み合わせて、更なる態様、例及び実施形態をそれぞれ提供することが可能である。本明細書における特定の教示及び定義と矛盾しない程度に、本明細書で参照され、及び／又は出願データシートに挙げられる米国特許、米国特許出願公開、米国特許出願、外国特許、外国特許出願及び非特許刊行物はすべて、参照によって本明細に援用され、以下のものを非限定的に含む。２００７年１１月８日出願の「Ｓｙｓｔｅｍｓ，Ｄｅｖｉｃｅｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ Ａｎａｌｏｇ Ｐｒｏｃｅｓｓｉｎｇ」と題する米国特許仮出願第６０／９８６，５５４号、２０１５年５月１４日出願の米国特許仮出願第６２／１６１，７８０号、２０１６年１月２８日出願の米国特許仮出願第６２／２８８，２５１号、米国特許第８，８５４，０７４号、米国特許出願第１２／０１７，９９５号、米国特許第８，１６９，２３１号、米国特許出願公開第２００６－０２２５１６５号、米国特許出願公開第２００６－０１４７１５４号、米国特許出願第１２／０１３，１９２号、２０１６年５月３日出願の米国特許仮出願第６２／３３１，２８７号、２０１６年１０月６日出願の米国特許仮出願第６２／４０５，０２７号、２０１６年６月１日出願の「Ｆｒｅｑｕｅｎｃｙ Ｍｕｌｔｉｐｌｅｘｅｄ Ｒｅｓｏｎａｔｏｒ Ｉｎｐｕｔ Ａｎｄ／Ｏｒ Ｏｕｔｐｕｔ Ｆｏｒ Ａ Ｓｕｐｅｒｃｏｎｄｕｃｔｉｎｇ Ｄｅｖｉｃｅ」と題する国際特許出願第ＰＣＴ／ＵＳ２０１６／０３１８８５号、米国特許第７，８７６，２４８号、米国特許第８，０９８，１７９号、米国特許出願公開第２０１４－０３４４３２２号。
実施形態の局面を、必要であれば、様々な特許、出願及び刊行物のシステム、回路、及び概念を利用して変更することによって、更に他の実施形態を提供することが可能である。これら及びその他の変更は、上記の詳細な説明を考慮して態様に施し得る。一般に、以下の請求項において、使用される用語は、本明細書及び請求項で開示された特定の態様に、請求項を限定するものと捉えるべきではなく、かかる請求項に与えられる均等の全範囲を併せた可能なあらゆる態様を含むものと捉えるべきである。したがって、請求項は本開示によって限定されない。

Claims (18)

  1. 超伝導量子ビットと、量子ビットを通信可能に結合する１つ以上のカプラと、を有する複数のプログラマブルデバイスと、
    前記複数のプログラマブルデバイスのターゲットデバイス内の電流を駆動するように動作可能な第１のデジタル／アナログ変換器（ＤＡＣ）と、を備え、前記第１のＤＡＣは、前記ターゲットデバイスに結合可能であって、
    動作時に第１の電荷キャリア密度を有する第１の超伝導ループと、
    前記第１の超伝導ループに介挿された第１のエネルギー蓄積要素であって、動作時に前記第１の電荷キャリア密度より小さい第２の電荷キャリア密度を有することによって第１の動的インダクタンスを与える、第１のエネルギー蓄積要素と、を有し、
    前記第１の超伝導ループは、第１の実効浸透深さを有する第１の超伝導材料を含み、前記第１のエネルギー蓄積要素は、前記第１の実効浸透深さより大きい第２の実効浸透深さを有する第２の超伝導材料を含む、量子プロセッサ。
  2. 前記第１のエネルギー蓄積要素は、前記第２の超伝導材料からなる超伝導膜を備え、前記超伝導膜は、前記超伝導ループの前記第１の超伝導材料の厚さより小さい厚さを有する、請求項１に記載の量子プロセッサ。
  3. 前記超伝導膜の前記厚さは、最大で第２の浸透深さの３倍である、請求項２に記載の量子プロセッサ。
  4. 前記超伝導膜の前記厚さは、最大で前記第２の浸透深さの２分の１である、請求項３に記載の量子プロセッサ。
  5. 前記超伝導膜は完全に前記量子プロセッサの層内に配置されており、これにより前記超伝導膜は実質的に平坦である、請求項２に記載の量子プロセッサ。
  6. 前記超伝導膜は、第１の次元の領域長と第２の次元の領域幅とを有する平坦領域内で蛇行し、前記超伝導膜は、前記第１の次元の前記領域長に亘って延在する複数の長さ方向部分において延在し、各長さ方向部分は、前記領域幅より小さい距離だけ、前記第２の次元に、隣接する長さ方向部分から離間していて、前記第２の次元で延在する幅方向部分によって、隣接する長さ方向部分に電気的に接続されている、請求項５に記載の量子プロセッサ。
  7. 前記第２の超伝導材料は、ＮｂＮ、ＮｂＴｉＮ、ＴｉＮ及び粒状アルミニウムからなる群から選択される、請求項１に記載の量子プロセッサ。
  8. 前記第１のエネルギー蓄積要素は、前記第１の超伝導ループに直列に介挿された複数のジョセフソン接合を有する、請求項１に記載の量子プロセッサ。
  9. 前記第１のＤＡＣは、ガルバニック結合によって前記ターゲットデバイスにガルバニックに結合されており、前記ガルバニック結合は共有ジョセフソン接合を含む、請求項８に記載の量子プロセッサ。
  10. 前記第１のＤＡＣは前記ターゲットデバイスに磁気的に結合されており、前記複数のジョセフソン接合の各々についてのＲ＿ＮＡは、ターゲットＲ＿ＮＡ値から閾値量以下だけずれており、Ｒ＿Ｎは接合当たりのジョセフソン抵抗であり、Ａは接合当たりの面積である、請求項８に記載の量子プロセッサ。
  11. 第２のＤＡＣを備え、
    前記第２のＤＡＣは、第２の超伝導ループと、前記第２の超伝導ループに介挿されて第２の動的インダクタンスを与える第２のエネルギー蓄積要素と、を有し、
    前記第２の超伝導ループは前記第１のＤＡＣの前記第１の超伝導ループにガルバニックに結合されており、
    前記第１の超伝導ループ及び前記第２の超伝導ループは前記第１の超伝導ループ及び前記第２の超伝導ループに共通の共有部を有し、
    前記共有部は、動作時に、前記第１の動的インダクタンス及び前記第２の動的インダクタンスのうちの少なくとも一方に比例する共有動的インダクタンスを与える共有エネルギー蓄積要素を有する、請求項１０に記載の量子プロセッサ。
  12. 前記共有部の幅は前記第１のエネルギー蓄積要素及び前記第２のエネルギー蓄積要素の幅より大きく、幅は電流の方向及び厚さの方向に垂直に測られる、請求項１１に記載の量子プロセッサ。
  13. 前記共有部の第１の領域は、前記第１の動的インダクタンスより小さい、より小さい動的インダクタンスを有する１つ以上の超伝導体に結合されており、前記共有部の非結合領域は、前記超伝導体によって、前記共有動的インダクタンスを与えるように、少なくとも部分的に定義されている、請求項１１に記載の量子プロセッサ。
  14. 前記共有エネルギー蓄積要素は、動作時に、前記第１の動的インダクタンスに比例する前記共有動的インダクタンスを与え、前記第１のＤＡＣは、動作時に、１つ以上の、前記第２のＤＡＣより上位の桁を表す、請求項１１に記載の量子プロセッサ。
  15. 前記第１のＤＡＣは前記第１の超伝導ループに介挿された結合要素を有し、前記第１のＤＡＣは結合要素を介して前記ターゲットデバイスに直接結合されており、
    前記第２のＤＡＣは前記第１のＤＡＣを介して前記ターゲットデバイスに間接的に結合されており、
    前記第１のＤＡＣは入力ストリングの最上位桁を表すように動作可能であり、前記第２のＤＡＣは前記入力ストリングの下位桁を表すように動作可能である、請求項１０に記載の量子プロセッサ。
  16. 前記第１のエネルギー蓄積要素は、前記第１の超伝導ループに直列に介挿された第１の複数のジョセフソン接合を有し、
    前記第２のエネルギー蓄積要素は、前記第２の超伝導ループに直列に介挿された第２の複数のジョセフソン接合を有し、
    前記共有部は第３の複数のジョセフソン接合を有し、前記第３の複数のジョセフソン接合の前記ジョセフソン接合のうちの少なくとも１つは、前記第１の複数のジョセフソン接合及び前記第２の複数のジョセフソン接合のうちの各ジョセフソン接合より大きい面積を有する、請求項１１に記載の量子プロセッサ。
  17. 前記第３の複数のジョセフソン接合の前記ジョセフソン接合のうちの前記少なくとも１つは、前記第１の複数のジョセフソン接合及び前記第２の複数のジョセフソン接合の前記ジョセフソン接合のうちの少なくとも１つの少なくとも２倍の面積を有する、請求項１６に記載の量子プロセッサ。
  18. 前記第１の超伝導ループは、前記ターゲットデバイスにガルバニックに結合されている、請求項１０に記載の量子プロセッサ。
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