JP2023138620A - 超伝導回路及びスケーラブルな計算において使用される超伝導デバイスのためのシステム及び方法 - Google Patents
超伝導回路及びスケーラブルな計算において使用される超伝導デバイスのためのシステム及び方法 Download PDFInfo
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Abstract
【課題】 超伝導デジタル/アナログ変換器(DAC)を備えた超伝導量子プロセッサを提供する。【解決手段】 DACは、動的インダクタンスを用いて、薄膜超伝導材料及び/又は直列のジョセフソン接合を介してエネルギーを蓄積し得るとともに、単一ループ又はマルチループを用い得る。蛇行構造を含む、エネルギー蓄積要素の特定の構造を開示する。DAC間の、かつ/又は、ターゲットデバイスとのガルバニック接続とともに誘導接続を開示する。【選択図】 図2
Description
本開示は、全般的には、超伝導回路とスケーラブルな計算、例えば量子計算において使用される超伝導デバイスに関し、特に、量子プロセッサにおける超伝導デジタル/アナログ変換器(DAC)の設計と量子プロセッサの量子ビットなどの論理素子のプログラミング又は読出しに関する。
量子ビット
量子コンピュータの情報の基本単位として、量子ビットを用いることができる。量子ビットは、情報が格納された実際の物理デバイスを表すことができ、また、その物理デバイスを抽象化した情報自体の単位を表すこともできる。量子ビットの例としては、量子粒子、原子、電子、光子、イオンなどが挙げられる。
量子コンピュータの情報の基本単位として、量子ビットを用いることができる。量子ビットは、情報が格納された実際の物理デバイスを表すことができ、また、その物理デバイスを抽象化した情報自体の単位を表すこともできる。量子ビットの例としては、量子粒子、原子、電子、光子、イオンなどが挙げられる。
量子ビットは、古典的デジタルビットの概念を一般化する。量子ビットは、「0」及び「1」に識別することも可能である2つの離散した物理状態を有する。物理的には、これら2つの離散状態は、ビット状態を符号化した量が量子物理の法則に従って振る舞う磁界、電流又は電圧の方向又は大きさなどの量子情報記憶装置の2つの異なる識別可能な物理的状態によって表される。これらの状態を記憶する物理量が量子力学的に振る舞う場合に、デバイスは更に0と1との重ね合わせ状態になり得る。すなわち、量子ビットは、同時に「0」及び「1」の両方の状態に存在することができ、したがって同時に両方の状態について計算を行うことができる。一般に、N個の量子ビットは2N個の状態の重ね合わせとなり得る。
標準表記では、量子ビットの基底状態は|0>状態及び|1>状態と称される。量子計算時に、量子ビットの状態は、一般に、|0>基底状態を占有するゼロでない確率と同時に|1>基底状態を占有するゼロでない確率とを量子ビットが有するように、基底状態の重ね合わせからなる。数学的には、基底状態の重ね合わせは、|Ψ>で表される量子ビットの全状態が、|Ψ>=a|0>+b|1>の形を有することを意味し、ここで、a及びbは確率|a|2及び|b|2にそれぞれ対応する係数である。係数a及びbはそれぞれ、量子ビットの位相を特徴付けることを可能にする実数成分及び虚数成分を有する。量子ビットの量子性は、基底状態のコヒーレントな重ね合わせで存在する量子ビットの能力、及び量子ビットの状態が位相を有するということに由来するところが大きい。量子ビットがデコヒーレンス源から十分に孤立している場合に、量子ビットは基底状態のコヒーレントな重ね合わせとして存在するこの能力を保持する。
量子ビットを用いた計算を完了するために、量子ビットの状態を測定する(すなわち、読み出す)。典型的には、量子ビットの測定が行われると、量子ビットの量子性が一時的に失われ、基底状態の重ね合わせが|0>基底状態又は|1>基底状態のいずれかに崩壊し、従来のビットとの類似性に帰着することとなる。量子ビットが崩壊した後の量子ビットの実際の状態は、読出し動作の直前の確率|a|2及び|b|2に依存する。
超伝導量子ビット
量子コンピュータへの使用を考慮した多くの異なるハードウェア手法及びソフトウェア手法が存在する。あるハードウェア手法では、アルミニウム又はニオブなどの超伝導材料で形成された集積回路を用いる。
量子コンピュータへの使用を考慮した多くの異なるハードウェア手法及びソフトウェア手法が存在する。あるハードウェア手法では、アルミニウム又はニオブなどの超伝導材料で形成された集積回路を用いる。
超伝導量子ビットは、超伝導集積回路に含めることができる超伝導デバイスの一種である。代表的な超伝導量子ビットは、例えば、スケーラビリティの利点を有し、一般的には、情報を符号化するのに用いられる物理的特性に応じて分類され、例えば、電荷及び位相デバイス、位相又は磁束デバイス、ハイブリッドデバイスなどがある。電荷デバイスは、デバイスの電荷状態に情報を格納し、当該情報を操作し、この場合に単位電荷はクーパー対と呼ばれる電子対からなる。クーパー対は2eの電荷を有し、例えばフォノン相互作用により結合された2つの電子からなる。磁束デバイスは、デバイスの一部を通して磁束に関連する変数の情報を記憶する。位相デバイスは、位相デバイスの2つの領域の間の超伝導位相差に関連する変数に情報を記憶する。近年、電荷の自由度、磁束の自由度及び位相の自由度のうちの2つ以上を用いるハイブリッドデバイスが開発された。
磁束量子ビットの例は、1つのジョセフソン接合が介挿された超伝導ループ、又は(単一のジョセフソン接合が2つの並列のジョセフソン接合に置き換えられた)複合ジョセフソン接合を含む高周波SQUID、又は3つのジョセフソン接合が介挿された超伝導ループを含む持続電流量子ビットなどを含む。量子ビットの例としては、ハイブリッド電荷位相量子ビットが挙げられる。
量子ビットは、対応する局所バイアスデバイスに結合され得る。局所バイアスデバイスは、量子ビットに外部磁束を供給する、超伝導量子ビットに近接した金属ループを含み得る。局所バイアスデバイスはまた、複数のジョセフソン接合を含み得る。量子プロセッサの各超伝導量子ビットは対応する局所バイアスデバイスを有し得る、又は量子ビットより少ない局所バイアスデバイスが設けられ得る。例によっては、電荷ベース読出し及び局所バイアスデバイスを使用することがある。従来の読出しデバイスは、トポロジー内の各量子ビットに誘導結合された直流SQUID磁力計を含む。読出しデバイスは電圧又は電流を供給し得る。直流SQUID磁力計は、通常、少なくとも1つのジョセフソン接合が介挿された超伝導材料のループによって形成されている。
量子プロセッサ
コンピュータプロセッサは、例えば超伝導量子プロセッサなどの量子プロセッサである、アナログプロセッサの形態を取り得る。超伝導量子プロセッサは、複数の量子ビットと、例えば2以上の超伝導量子ビットからなる結合された局所バイアスデバイスとを含み得る。例示的な量子プロセッサの更なる詳細及び実施形態が、2007年11月8日に出願された「Systems,Devices and Methods for Analog Processing」と題する米国特許公開第2006-0225165号、米国特許出願第12/013,192号及び米国特許仮出願第60/986,554号に記載されている。
コンピュータプロセッサは、例えば超伝導量子プロセッサなどの量子プロセッサである、アナログプロセッサの形態を取り得る。超伝導量子プロセッサは、複数の量子ビットと、例えば2以上の超伝導量子ビットからなる結合された局所バイアスデバイスとを含み得る。例示的な量子プロセッサの更なる詳細及び実施形態が、2007年11月8日に出願された「Systems,Devices and Methods for Analog Processing」と題する米国特許公開第2006-0225165号、米国特許出願第12/013,192号及び米国特許仮出願第60/986,554号に記載されている。
超伝導量子プロセッサは、量子ビットの各対を選択的に結合するように動作可能な複数の結合デバイスを含み得る。超伝導結合デバイスの例として、磁束によって量子ビットを結合する高周波SQUID及び直流SQUIDが挙げられる。SQUIDは、1つのジョセフソン接合(高周波SQUID)又は2つのジョセフソン接合(直流SQUID)が介挿された超伝導ループを含む。結合デバイスは、相互接続されたトポロジー内で結合装置がどのように利用されているかに応じて、強磁性結合及び反強磁性結合の両方が可能になり得る。磁束結合の場合に、強磁性結合は平行磁束がエネルギー的に好ましいことを意味し、反強磁性結合は反平行磁束がエネルギー的に好ましいことを意味する。これに代えて、電荷ベースの結合デバイスを使用してもよい。例えば、米国特許公開第2006-0147154号及び米国特許出願第12/017,995号に、他の結合デバイスを見出すことができる。例えば結合デバイスの各結合強度を0と最大値との間で調整して、量子ビット間に強磁性結合又は反強磁性結合を与え得る。
具体的なハードウェアの実装に関わらず、単一の量子ビットを管理することは、複数のパラメータに亘る制御を必要とする。従来、この要求は、個々の量子ビットとの外部通信(すなわち、プロセッサ構造の外部からの通信)を必要とした。しかし、システム内の量子ビット数の増加につれて全処理パワーが増加するため、従来のスーパーコンピュータの能力を超える高容量プロセッサは多数の量子ビットを管理しなければならず、それ故、個々の量子ビットについての複数のパラメータに亘る外部制御を利用する従来の手法は、量子ビットパラメータをプログラムする複雑なシステムを必要とする。
それ故、量子プロセッサのスケーラビリティは、量子パラメータ制御システムの複雑さによって制限されており、本分野においては、スケーラブルな量子ビットパラメータ制御システムを可能にするデバイスが必要とされている。
デジタル/アナログ変換器(DAC)
量子プロセッサは、量子効果を用いて計算を実行する複数のプログラマブルデバイスを提供する。プログラマブルデバイスは、量子ビット、(量子ビットをプログラム可能に結合する)カプラ及びそのコンポーネントを含む。プログラマブルデバイスは、プログラマブルデバイスの動作に影響を与えるように供給される信号によってプログラムされ、例えば、計算中に磁束量子ビットの磁束に影響を与えるように、磁束量子ビットにバイアス信号が供給され得る。
量子プロセッサは、量子効果を用いて計算を実行する複数のプログラマブルデバイスを提供する。プログラマブルデバイスは、量子ビット、(量子ビットをプログラム可能に結合する)カプラ及びそのコンポーネントを含む。プログラマブルデバイスは、プログラマブルデバイスの動作に影響を与えるように供給される信号によってプログラムされ、例えば、計算中に磁束量子ビットの磁束に影響を与えるように、磁束量子ビットにバイアス信号が供給され得る。
このような信号は、プログラマブルデバイスに供給される前に変換及び/又は記憶を必要とすることが多い。例えば、古典コンピュータが量子プロセッサ用のデジタル信号を生成することができ、それらのデジタル信号は、1つ以上のデジタル/アナログ変換器(DAC)によってアナログ形式に変換され得る。変換されたアナログ信号はプログラマブルデバイスに供給され得る。他の例として、信号(デジタル又はアナログであり得る)は、計算前又は計算中の一時点において量子プロセッサにより受け取られ、後の時点において当該信号がプログラマブルデバイスに供給される対象となるまでDACによって記憶され得る。DACは多くの用途を有し、これらの目的のうちの1つ以上(すなわち、変換及び/又はメモリ)、及び/又は他の目的のために用いられ得る。これら及び他の目的へのDACの用途例は、例えば、米国特許第7,876,248号及び第8,098,179号に、より詳細に記載されている。
超伝導量子プロセッサは、これら及び他の機能のための複数のDACを含むことが多い。このようなDACは、磁束を記憶する超伝導DAC(Φ-DACと称することがある)を含み、超伝導DACは一般に蓄積インダクタ(例えば、超伝導磁石コイル)及びプログラマブル結合要素を含む。Φ-DACは回路(例えば、蓄積インダクタ)の磁束変化率を利用して回路内の磁場にエネルギーを蓄積し、それによって実効インダクタンス(磁気インダクタンスと称することがある)を生成する。
Φ-DACの設計は、プロセッサの設計において様々な犠牲を強いる場合がある。例えば、通常の設計に対する十分な磁束を記憶することができる磁気蓄積インダクタは比較的大きいことが多く(また、最新の技術を用いるいくつかの製造レイヤを必要とする場合があり)、そのことがプロセッサに対して、他のコンポーネントに利用可能なスペースを制限し得る。更に、Φ-DACによって生成される磁場は強大であり、大きな遮蔽を必要とし得る。遮蔽した場合でも、Φ-DACは、磁束に敏感なプロセッサ上の他のデバイスとの干渉を生じやすい。更にまた、少なくともいくつかのΦ-DAC設計は、製造ばらつきに対して特に敏感である。Φ-DAC設計の例は、例えば、Johnson et al.の「A scalable control system for a superconducting adiabatic quantum optimization processor」、arXiv:0907.3757及びBunyk et a
l.の「Architectural considerations in the design of a superconducting quantum annealing processor」、arXiv:1401.5504に、より詳細に記載されている。
l.の「Architectural considerations in the design of a superconducting quantum annealing processor」、arXiv:1401.5504に、より詳細に記載されている。
それ故、これらの欠点の少なくともいくつかを改善する超伝導DACを提供するシステム及び方法に対する一般的な要望が存在する。
量子磁束パラメトロン
量子磁束パラメトロン(QFP)は、複合高周波SQUIDにいくつかの点で類似する超伝導ジョセフソン接合デバイスである。QFPデバイスを用いて特定のポテンシャルエネルギー曲線を生成することができる。このポテンシャルエネルギー曲線は、「W」に似ている場合があり、ここで、中心のピークすなわち「障壁」の高さ、並びにその中心の障壁の両側にある2つのウェルのそれぞれの深さは、調整可能である。QFPデバイスの名称中に「量子」との語が現れるが、当該デバイスは一般に古典的に動作する。つまり、中央の障壁を速やかに高くすることは、古典的にはシステムのエネルギー構成を大きく破壊することになると考えられている。それ故、従来、QFP回路に減衰抵抗器を組み込むことによって、エネルギーの散逸を促進し、システムを安定したエネルギー構成に戻す。これらの減衰抵抗器は、過剰なエネルギーを熱の形で散逸させ、それは特に熱雑音に敏感な任意のシステムに悪影響を及ぼし得るプロセスである。それ故、従来のQFP回路は、通常、超伝導量子プロセッサの要素などの、熱雑音に敏感である装置への使用に適さない。
量子磁束パラメトロン(QFP)は、複合高周波SQUIDにいくつかの点で類似する超伝導ジョセフソン接合デバイスである。QFPデバイスを用いて特定のポテンシャルエネルギー曲線を生成することができる。このポテンシャルエネルギー曲線は、「W」に似ている場合があり、ここで、中心のピークすなわち「障壁」の高さ、並びにその中心の障壁の両側にある2つのウェルのそれぞれの深さは、調整可能である。QFPデバイスの名称中に「量子」との語が現れるが、当該デバイスは一般に古典的に動作する。つまり、中央の障壁を速やかに高くすることは、古典的にはシステムのエネルギー構成を大きく破壊することになると考えられている。それ故、従来、QFP回路に減衰抵抗器を組み込むことによって、エネルギーの散逸を促進し、システムを安定したエネルギー構成に戻す。これらの減衰抵抗器は、過剰なエネルギーを熱の形で散逸させ、それは特に熱雑音に敏感な任意のシステムに悪影響を及ぼし得るプロセスである。それ故、従来のQFP回路は、通常、超伝導量子プロセッサの要素などの、熱雑音に敏感である装置への使用に適さない。
スケーラビリティ
超伝導プロセッサにおける非破壊読出し(non-dissipative readout、NDRO)のデ
ータレート(米国特許第8,169,231号に記載されたNDROなど)は、プロセッササイズによらず一定である。したがって、この手法は、例えば、量子ビット数の多い量子プロセッサ、又はデバイス数の多い古典的な超伝導プロセッサなど、大きなプロセッササイズへのスケーラビリティはない(does not scale)。
超伝導プロセッサにおける非破壊読出し(non-dissipative readout、NDRO)のデ
ータレート(米国特許第8,169,231号に記載されたNDROなど)は、プロセッササイズによらず一定である。したがって、この手法は、例えば、量子ビット数の多い量子プロセッサ、又はデバイス数の多い古典的な超伝導プロセッサなど、大きなプロセッササイズへのスケーラビリティはない(does not scale)。
より多くのNDRO配線及び関連のハードウェアを追加することによってデータレートを増加させることができるが、この手法には多数の量子ビットを読み取り可能とするほどのスケーラビリティはない。
付加的なNDRO配線によって冷凍機(refrigerator)(すなわち、fridge)に対する熱負荷が増大し、冷凍機のベース温度が上昇する。大電力で駆動されるオンチップのものは、チップの熱負荷を増加させ得る。プロセッサの性能は低チップ温度に依存し得るため、プロセッサ性能と読出し速度とのトレードオフが存在し得る。また、より多くの配線を追加することによって、ハードウェアのコストが増大する。
超伝導量子プロセッサの性能は、入力配線の数及び帯域幅によって制限され得る。例えば、いくつかの既存の実装において、超伝導量子プロセッサには、各々が30MHzの帯域幅を有する約200の配線を介してアクセスすることができる。入力配線の数及び帯域幅は、システムが量子プロセッサ上で新たな問題をエンコードすることができる速度を、少なくとも部分的に決定し得る。
配線の数及び帯域幅を増加させることは、容易にスケーラブルである手法ではない。より多くの配線を追加することによって、より大きなサンプル空間を必要とすることと、プロセッサチップの周辺により多くのコンタクトパッドを必要とすることとを含む、システムに対する多くの要求が生じ得る。また、配線数を増加させることによって、プロセッサに対する熱負荷も増加し得る。また、配線数の増加によって、非熱光子に対するより多く
の経路が開き得る。
の経路が開き得る。
前述の関連技術例とそれに関連する制約は、例示的であって排他的ではないものとする。関連技術の他の制約は、本明細書を読み、図面を検討すると、当業者には明らかになるであろう。
本明細書では、より多くの論理デバイス(例えば、量子ビット)を備えるプロセッサの動作に有用であり、スケーラブルにそれらの論理デバイスにアドレスすることに有用な多くの手法を説明する。本明細書に記載の手法の多くは、QFPをうまく利用して、例えば、シフトレジスタ、マルチプレクサ(すなわち、MUX)、デマルチプレクサ(すなわち、DEMUX)及び永久磁気メモリ(すなわち、PMM)などを実装する。本明細書に記載の手法の多くは、XY又はXYZアドレス指定方式を利用して、プロセッサチップ上の別個の論理デバイスの数、又はプロセッサチップのアセンブリが大きくなるのに合わせたスケーラビリティを提供する。これらの記載された手法の多くは、このようなプロセッサへの入力及び/又はこのようなプロセッサからの出力(すなわち、読出し)を実行するのに特に適する。
超伝導回路において、QFPを磁束に基づく論理デバイスとして実施してもよい。QFPを用いて、超伝導シフトレジスタ、超伝導メモリアレイ、超伝導加算器、超伝導フリップフロップ及び他の論理に基づく回路を実施してもよいことはもちろんである。
量子力学の観点からは、システムが所望の基底状態を超えて励起されない程度に緩やかに中心の障壁の高さを調整することが可能である。これは、量子系の断熱発展の例である。それ故、従来の制動されるQFPデバイスが高速のスイッチング速度(約20GHzより高い)での動作に合わせて設計されるのに対して、本システム、方法及び装置は、熱散逸が制御されなければならない超伝導回路に使用される非制動のQFP様のデバイスを提供する。本システム、方法及び装置の動作は、一般に断熱的に制御される。本明細書の残りの部分及び添付の請求項を通じて、「断熱的」、「断熱的に」及び「断熱周波数」との用語は、以下の式、
を満たす周波数fを記述するために使用され、式中、Lは、ループインダクタンス、Cは、ジョセフソン接合の静電容量である。本明細書に記載の例示的な回路のほとんどについて、当業者であればスイッチング速度が約20GHz未満であることを理解するであろう。
それ故、本開示は、プロセッサへ至る入力/出力配線の数を増加させることなくプロセッサにデータを入力及び/又は出力することが可能である速度を増加させることにより、大きなプロセッサ規模へのスケーラビリティを有することが可能であって、改善された性能を提供する入力/出力システム及び方法を説明する。
超伝導読出しシステムは、ベースバンド信号を生成及び検出するデジタルエレクトロニクスサブシステムを更に含んでいてもよく、デジタルエレクトロニクスサブシステムは、フィールドプログラマブルゲートアレイ(FPGA)と、FPGAの出力に通信可能に結合された少なくとも1つのデジタル/アナログ変換器(DAC)と、FPGAの入力に通信可能に結合された少なくとも1つのアナログデジタル変換器(ADC)とを有する。
システムは、第1のデジタル/アナログ変換器(DAC)セットであって、第1のDACセットのDACの各々は、個別の材料ループと、個別の材料ループに介挿されて個別の材料ループにおいて互いに電気的に並列に結合された個別のジョセフソン接合対と、を含む、第1のDACセットと、複数の量子磁束パラメトロン(QFP)ベースのシフトレジスタ要素列を含む第1のQFPベースのシフトレジスタであって、第1のDACセットのDACに磁気的又はガルバニックに結合可能である、第1のQFPベースのシフトレジスタと、第1のDACセットのDACを直列に結合する電源線と、第1のDACセットのDACを直列に結合するトリガ線と、を備え、第1のDACセットのDACの各々に、3つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能であり、3つの信号のトリプレットは第1のQFPベースのシフトレジスタのQFPベースのシフトレジスタ要素を介して取得された第1の信号と、電源線を介して取得された第2の信号と、トリガ線を介して取得された第3の信号と、を含むと要約し得る。
システムは、臨界温度において超伝導を生じるとともに複数のインダクタを含むインダクタラダー回路を更に備え、第1のQFPベースのシフトレジスタのQFPベースのシフトレジスタ要素の各々はインダクタラダー回路を介して第1のDACセットのDACのうちの1つに磁気的に結合されていてもよい。
システムは、第1のDACセットのDACのうちの個別のDACに個別の磁束増幅器としてガルバニックに結合された第1のQFP増幅器セットを更に備えてもよい。第1のQFP増幅器セットのQFP増幅器の各々は、臨界温度において超伝導を生じる個別の材料ループと、個別のループに介挿されて材料ループ内で互いに電気的に並列に結合した個別のジョセフソン接合対と、を含んでもよい。
システムは、臨界温度において超伝導を生じるとともに複数のインダクタを含むインダクタラダー回路を更に備え、第1のQFP増幅器セットのQFP増幅器の各々は、インダクタラダー回路を介して、第1のDACセットのDACのうちの個別のDACと第1のQFPベースのシフトレジスタのQFPベースのシフトレジスタ要素との間に結合されていてもよい。第1のQFPベースのシフトレジスタは、第1のDACセットのDACごとに少なくとも3つのQFPレジスタ要素を含んでもよい。第1のQFPベースのシフトレジスタのQFPレジスタ要素の各々は、臨界温度において超伝導を生じる個別の材料ループと、個別のループに介挿されて材料ループ内で互いに電気的に並列に結合した個別のジョセフソン接合対と、を含んでもよい。第1のQFPベースのシフトレジスタのQFPレジスタ要素の各々は、複数のアドレス線のうちの1つに対する個別のガルバニックインターフェースを含んでもよい。
システムは、複数の更なるDACセットと、複数の更なるQFPベースのシフトレジスタと、を更に備えてもよい。
システムは、電源線、トリガ線及びアドレス線に信号を供給するように通信可能に結合された制御回路を更に備えてもよい。制御回路は、DACのうちの選択されたDACに単一の磁束量子(SFQ)をロードするように、電源線、トリガ線及びアドレス線に信号を順次供給してもよい。
制御回路は、第1のDACセットのDACのすべてをリセットし、磁束量子が加算されるDACに結合された第1の複数のQFPベースのシフトレジスタ要素に時計方向の持続電流を供給し、磁束量子がロードされないDACに結合された第2の複数のQFPベースのシフトレジスタ要素に反時計方向の持続電流を供給し、第1の回数だけ、トリガ線に信号を供給し、第1の回数は、加算される磁束量子の総数に少なくとも比例してもよい。第
1の回数は、ロードされる磁束量子の総数に等しくてもよい。
1の回数は、ロードされる磁束量子の総数に等しくてもよい。
制御回路は、DACにロードされる磁束量子の数に基づいてDACのすべてをソートし、DACのすべてをリセットし、少なくとも1つの磁束量子がロードされるDACステージに結合された複数のQFPベースのシフトレジスタ要素に時計方向の持続電流を供給し、1未満の磁束量子がロードされるDACに結合された複数のQFPベースのシフトレジスタ要素に反時計方向の持続電流を供給し、トリガ線に信号を供給し、少なくとも2つの磁束量子がロードされるDACに結合された複数のQFPベースのシフトレジスタ要素に時計方向の持続電流を供給し、2未満の磁束量子がロードされるDACに結合された複数のQFPベースのシフトレジスタ要素に反時計方向の持続電流を供給し、トリガ線に信号を供給してもよい。
制御回路は、DACにロードされる磁束量子の数に基づいてDACステージのすべてをソートし、DACステージのすべてのDACのすべてをリセットし、1から磁束量子の最大数nまでを取る、プログラムされる整数の回数iに対して、少なくともi個の磁束量子がロードされるDACに結合された複数のQFPベースのシフトレジスタ要素に時計方向の持続電流を供給し、i個未満の磁束量子がロードされるDACに結合された複数のQFPベースのシフトレジスタ要素に反時計方向の持続電流を供給し、トリガ線に信号を供給してもよい。磁束量子の最大数nは18~22であってもよい。第1のDACセットのDACのすべてをリセットするために、制御回路は、トリガ線に信号を繰り返し供給してもよい。
コンピューティングは、第2のDACセットであって、第2のDACセットのDACの各々は、臨界温度において超伝導を生じる個別の材料ループと、個別のループに介挿されて、材料ループ内において互いに電気的に並列に結合された個別のジョセフソン接合対と、を含む、第2のDACセットと、複数のQFPベースのシフトレジスタ要素列を有する第2のQFPベースのシフトレジスタであって、第2のQFPベースのシフトレジスタのQFPベースのシフトレジスタ要素は、第2のDACセットのDACに磁気的又はガルバニックに結合可能である、第2のQFPベースのシフトレジスタと、を更に備え、第2のDACセットのDACの各々は、3つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能であり、3つの信号のトリプレットは、第2のQFPベースのシフトレジスタのQFPベースのシフトレジスタ要素を介して受信された第1、第2の信号及び第3の信号を含んでもよい。DACの各々が有する個別の材料ループは、少なくとも臨界温度において超伝導を生じ、DACのすべてと、QFPベースのシフトレジスタとは、単一のチップ上に存在してもよい。
システムは、複数の量子磁束パラメトロン(QFP)と、少なくとも1つの量子磁束パラメトロンデジタル/アナログ変換器(QFP-DAC)対と、バイアス抵抗器を用いずに少なくとも1つのQFP-DAC対のQFP-DACのうちの両方に電流バイアスを供給する電流バイアス線と、複数のQFPのうちの各QFPについて、QFPと少なくとも1つのQFP-DAC対のQFP-DACのうちの第1のQFP-DACとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第1の複数の量子磁束パラメトロンラッチ(QFPラッチ)、及び、QFPと少なくとも1つのQFP-DAC対のQFP-DACのうちの第2のQFP-DACとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第2の複数のQFPラッチと、を備えると要約し得る。QFPの各々は、個別の第2の材料ループが介挿された個別の第1の材料ループを含み、第1の材料ループ及び第2の材料ループは臨界温度において超伝導を生じるとともに、個別の、第1のインターフェース及び第2のインターフェースを有し、第2の材料ループは2つのジョセフソン接合が介挿されており、第1の誘導インターフェースは、個別の第1の複数のQFPラッチのうちの第1のQFPラッチに磁束を通信可能に結合するように配置されてお
り、第2の誘導インターフェースは、個別の第2の複数のQFPラッチのうちの第1のQFPラッチに磁束を通信可能に結合するように配置されていてもよい。第1の複数のQFPラッチのうちの第2のQFPラッチと、第2の複数のQFPラッチのうちの第2のQFPラッチとは、それぞれ、2つのジョセフソン接合が介挿された個別のジョセフソン接合材料ループを含んでもよい。QFPラッチの各々は、個別の第1の複数のQFPラッチのうちの第1のQFPラッチに磁束を通信可能に結合するように配置された第1のインターフェースと、個別の第2の複数のQFPラッチのうちの第1のQFPラッチに磁束を通信可能に結合するように配置された第2のインターフェースと、を備える個別のループを含んでもよい。
り、第2の誘導インターフェースは、個別の第2の複数のQFPラッチのうちの第1のQFPラッチに磁束を通信可能に結合するように配置されていてもよい。第1の複数のQFPラッチのうちの第2のQFPラッチと、第2の複数のQFPラッチのうちの第2のQFPラッチとは、それぞれ、2つのジョセフソン接合が介挿された個別のジョセフソン接合材料ループを含んでもよい。QFPラッチの各々は、個別の第1の複数のQFPラッチのうちの第1のQFPラッチに磁束を通信可能に結合するように配置された第1のインターフェースと、個別の第2の複数のQFPラッチのうちの第1のQFPラッチに磁束を通信可能に結合するように配置された第2のインターフェースと、を備える個別のループを含んでもよい。
個別の第1の複数のQFPラッチのうちの第1のQFPラッチの各々は、個別の第1の複数のQFPラッチのうちの第2のQFPラッチに磁束を通信可能に結合するように配置された個別の第2のインターフェースを備えた個別のループを含んでもよく、個別の第2の複数のQFPラッチのうちの第1のQFPラッチの各々は、個別の第2の複数のQFPラッチのうちの第2のQFPラッチに磁束を通信可能に結合するように配置された個別の第2のインターフェースを備えた個別のループを含んでもよい。第1の複数のQFPラッチの各々のうちの第1のQFPラッチは、個別の第1のラッチ信号に応答してもよく、第2の複数のQFPラッチの各々のうちの第1のQFPラッチは、個別の第1のラッチ信号の反転論理に応答してもよい。第1の複数のQFPラッチの各々のうちの第1のQFPラッチは、個別の第1のオフセット信号に応答してもよく、第2の複数のQFPラッチの各々のうちの第1のQFPラッチは、個別の第1のオフセット信号に応答してもよい。第1の複数のQFPラッチの各々のうちの第1のQFPラッチは、個別の第1のアドレス信号に応答してもよく、第2の複数のQFPラッチの各々のうちの第1のQFPラッチは、個別のアドレス信号の反転論理に応答してもよい。第1の複数のQFPラッチの各々のうちの第1のQFPラッチは、個別の第1のラッチ信号に応答してもよく、第2の複数のQFPラッチの各々のうちの第1のQFPラッチは、個別の第1のラッチ信号に応答してもよい。少なくとも1つのQFP-DAC対の各々は、個別の第2のラッチ信号に応答してもよい。
QFP-DACの各々は、個別の一次材料ループと、ジョセフソン接合及びラッチインタフェースからなる第1の対が介挿されたラッチ材料ループと、ジョセフソン接合及びリセットインターフェースからなる第2の対が介挿されたリセット材料ループと、を含み、一次材料ループは、ラッチ材料ループが介挿されているとともにリセット材料ループが介挿されており、一次材料ループは、第1の複数のQFPラッチ又は第2の複数のQFPラッチのうちの個別の一方のうちの1つのQFPラッチに通信可能に結合されるように配置された第1のインターフェースと、入力又は出力の一方に対する少なくとも第2のインターフェースと、を含んでよい。QFP-DACはそれぞれ、個別の第2のラッチ信号に応答してもよい。QFP-DACはそれぞれ、個別の第1のチップ信号に応答してもよい。QFP-DACの各々は、個別のリセット信号に応答してもよい。QFPの各々のうちの第1のQFPは、個別のオフセット信号に応答してもよい。
QFP-DAC及びQFPラッチに信号を制御供給するように通信可能に結合された制御回路を更に備えてもよい。制御回路は、DACに情報をロードするようにQFPラッチに信号を供給してもよい。制御回路は、量子磁束パラメトロンデマルチプレクサ(QFP-Demux)として動作するようにQFPラッチに信号を供給してもよい。制御回路は、DACから情報をロードするようにQFPラッチに信号を供給してもよい。制御回路は、量子磁束パラメトロンマルチプレクサ(QFP-Mux)として動作するようにQFPラッチに信号を供給してもよい。QFP、QFP-DAC及びQFPラッチのすべては、単一のチップ上に存在する非散逸プログラマブル磁気メモリ(PMM)を形成していてもよい。
アナログプロセッサのワーキンググラフ(すなわち、物理構造又はトポロジー)より大きい(及び/又は少なくとも十分には提供されていない)サイズ及び/又は接続性を有する少なくともいくつかの問題を処理することができる必要性がある。計算システム及び方法が説明され、少なくともいくつかの態様において、アナログプロセッサのワーキンググラフ内では適合しない表現を有する少なくともいくつかの問題グラフの計算を可能にする(例えば、問題グラフは、プロセッサが与えるよりも多くの計算デバイス及び/又は多くの/他のカプラを必要とするため)。
本開示の態様は、複数のプログラマブルデバイスを備えた量子プロセッサを提供する。プログラマブルデバイスは、超伝導量子ビットと、量子ビットを通信可能に結合する1つ以上のカプラとを有する。量子プロセッサは、複数のプログラマブルデバイスのターゲットデバイス内の電流を駆動するよう動作可能な第1のデジタルアナログコンバータ(DAC)を含む。第1のDACはターゲットデバイスに結合可能であって、第1の超伝導ループを有する。動作時に、第1の超伝導ループは第1の電荷キャリア密度を有する。DACはまた、第1の超伝導ループに介挿された第1のエネルギー蓄積要素を有する。動作時に、エネルギー蓄積要素は、第1の電荷キャリア密度より小さい第2の電荷キャリア密度を有することによって第1の動的インダクタンスを与える。
いくつかの態様において、第1の超伝導ループは、第1の実効浸透深さを有する第1の超伝導材料を含み、第1のエネルギー蓄積要素は、第1の実効浸透深さより大きい第2の実効浸透深さを有する第2の超伝導材料を含む。
いくつかの態様において、第1のエネルギー蓄積要素は、第2の超伝導材料からなる超伝導膜を備え、超伝導膜は、超伝導ループの第1の超伝導材料の厚さより小さい厚さを有する。超伝導膜の厚さは、最大で第2の浸透深さの3倍であってもよいし、かつ/又は、2分の1であってもよい。
いくつかの態様において、超伝導膜は完全に量子プロセッサの層内に配置されており、これにより超伝導膜は実質的に平坦である。いくつかの態様において、超伝導膜は、第1の次元の領域長と第2の次元の領域幅とを有する平坦領域内で蛇行する。超伝導膜は、第1の次元の領域長に亘って延在する複数の長さ方向部分において延在する。各長さ方向部分は、領域幅より小さい距離だけ、第2の次元に、隣接する長さ方向部分から離間していて、第2の次元で延在する幅方向部分によって、隣接する長さ方向部分に電気的に接続されている。
いくつかの態様において、第2の超伝導材料は、NbN、NbTiN、TiN及び粒状アルミニウムからなる群から選択される。
いくつかの態様において、第1のエネルギー蓄積要素は、第1の超伝導ループに直列に介挿された複数のジョセフソン接合を有する。第1のDACは、共有ジョセフソン接合を含むガルバニック結合によってターゲットデバイスにガルバニックに結合されていてもよい。第1のDACはターゲットデバイスに磁気的に結合されており、複数のジョセフソン接合の各々についてのRNAは、ターゲットRNA値から閾値量以下だけずれており、RNは接合当たりのジョセフソン抵抗であり、Aは接合当たりの面積であってもよい。
いくつかの態様において、量子プロセッサは第2のDACを備える。第2のDACは、第2の超伝導ループと、第2の超伝導ループに介挿されて第2の動的インダクタンスを与える第2のエネルギー蓄積要素とを有する。第2の超伝導ループは第1のDACの第1の超伝導ループにガルバニックに結合されている。第1の超伝導ループ及び第2の超伝導ル
ープは第1の超伝導ループ及び第2の超伝導ループに共通の共有部を有する。共有部は、動作時に、第1の動的インダクタンス及び第2の動的インダクタンスのうちの少なくとも一方に比例する動的インダクタンスを与える共有エネルギー蓄積要素を有する。いくつかの態様において、共有部の幅は第1のエネルギー蓄積要素及び第2のエネルギー蓄積要素の幅より大きく、幅は電流の方向及び厚さの方向に垂直に測られる。
ープは第1の超伝導ループ及び第2の超伝導ループに共通の共有部を有する。共有部は、動作時に、第1の動的インダクタンス及び第2の動的インダクタンスのうちの少なくとも一方に比例する動的インダクタンスを与える共有エネルギー蓄積要素を有する。いくつかの態様において、共有部の幅は第1のエネルギー蓄積要素及び第2のエネルギー蓄積要素の幅より大きく、幅は電流の方向及び厚さの方向に垂直に測られる。
いくつかの態様において、第1のDACは第1の超伝導ループに介挿された結合要素を有し、第1のDACは結合要素を介してターゲットデバイスに直接結合されている。第2のDACは、第1のDACを介してターゲットデバイスに間接的に結合されている。第1のDACは入力ストリングの最上位桁を表すように動作可能であり、第2のDACは入力ストリングの下位桁(less significant digit)を表すように動作可能である。
いくつかの態様において、第1のエネルギー蓄積要素は、第1の超伝導ループに直列に介挿された第1の複数のジョセフソン接合を有し、第2のエネルギー蓄積要素は、第2の超伝導ループに直列に介挿された第2の複数のジョセフソン接合を有する。共有部は第3の複数のジョセフソン接合を有する。第3の複数のジョセフソン接合のジョセフソン接合のうちの少なくとも1つは、第1の複数のジョセフソン接合及び第2の複数のジョセフソン接合のうちの各ジョセフソン接合より大きい面積を有する。いくつかの態様において、第3の複数のジョセフソン接合のジョセフソン接合のうちの少なくとも1つは、第1の複数のジョセフソン接合及び第2の複数のジョセフソン接合のジョセフソン接合のうちの少なくとも1つのそれぞれの面積の少なくとも2倍の面積を有する。
いくつかの態様において、第1の超伝導ループは、ターゲットデバイスにガルバニックに結合されている。
量子プロセッサは、超伝導量子ビットと、量子ビットを通信可能に結合する1つ以上のカプラと、を有する複数のプログラマブルデバイスと、複数のプログラマブルデバイスのターゲットデバイス内の電流を駆動するように動作可能な第1のデジタル/アナログ変換器(DAC)と、を備え、第1のDACは、ターゲットデバイスに結合可能であって、動作時に第1の電荷キャリア密度を有する第1の超伝導ループと、第1の超伝導ループに介挿された第1のエネルギー蓄積要素であって、動作時に第1の電荷キャリア密度より小さい第2の電荷キャリア密度を有することによって第1の動的インダクタンスを与える、第1のエネルギー蓄積要素と、を有すると要約し得る。第1の超伝導ループは、第1の実効浸透深さを有する第1の超伝導材料を含んでもよく、第1のエネルギー蓄積要素は、第1の実効浸透深さより大きい第2の実効浸透深さを有する第2の超伝導材料を含んでもよい。第1のエネルギー蓄積要素は、第2の超伝導材料からなる超伝導膜を備えていてもよく、超伝導膜は、超伝導ループの第1の超伝導材料の厚さより小さい厚さを有してもよい。超伝導膜の厚さは、最大で第2の浸透深さの3倍であってもよい。超伝導膜の厚さは、最大で第2の浸透深さの2分の1であってもよい。超伝導膜は完全に量子プロセッサの層内に配置されており、これにより超伝導膜は実質的に平坦であってもよい。
超伝導膜は、第1の次元の領域長と第2の次元の領域幅とを有する平坦領域内で蛇行し、超伝導膜は、第1の次元の領域長に亘って延在する複数の長さ方向部分において延在し、各長さ方向部分は、領域幅より小さい距離だけ、第2の次元に、隣接する長さ方向部分から離間していて、第2の次元で延在する幅方向部分によって、隣接する長さ方向部分に電気的に接続されていてもよい。第2の超伝導材料は、NbN、NbTiN、TiN及び粒状アルミニウムからなる群から選択されてもよい。第1のエネルギー蓄積要素は、第1の超伝導ループに直列に介挿された複数のジョセフソン接合を含んでもよい。第1のDACは、ガルバニック結合によってターゲットデバイスにガルバニックに結合されており、ガルバニック結合は共有ジョセフソン接合を含んでいてもよい。第1のDACはターゲッ
トデバイスに磁気的に結合されていてもよく、複数のジョセフソン接合の各々についてのRNAは、ターゲットRNA値から閾値量以下だけずれていてもよく、RNは接合当たりのジョセフソン抵抗であり、Aは接合当たりの面積である。
トデバイスに磁気的に結合されていてもよく、複数のジョセフソン接合の各々についてのRNAは、ターゲットRNA値から閾値量以下だけずれていてもよく、RNは接合当たりのジョセフソン抵抗であり、Aは接合当たりの面積である。
量子プロセッサは、第2のDACを備え、第2のDACは、第2の超伝導ループと、第2の超伝導ループに介挿されて第2の動的インダクタンスを与える第2のエネルギー蓄積要素と、を有し、第2の超伝導ループは第1のDACの第1の超伝導ループにガルバニックに結合されており、第1の超伝導ループ及び第2の超伝導ループは第1の超伝導ループ及び第2の超伝導ループに共通の共有部を有し、共有部は、動作時に、第1の動的インダクタンス及び第2の動的インダクタンスのうちの少なくとも一方に比例する共有動的インダクタンスを与える共有エネルギー蓄積要素を有してもよい。共有部の幅は第1のエネルギー蓄積要素及び第2のエネルギー蓄積要素の幅より大きくてもよく、幅は電流の方向及び厚さの方向に垂直に測られる。共有部の第1の領域は、第1の動的インダクタンスより小さい、より小さい動的インダクタンスを有する1つ以上の超伝導体に結合されており、共有部の非結合領域は、超伝導体によって、共有動的インダクタンスを与えるように、少なくとも部分的に定義されていてもよい。共有エネルギー蓄積要素は、動作時に、第1の動的インダクタンスに比例する共有動的インダクタンスを与えてもよく、第1のDACは、動作時に、1つ以上の、第2のDACより上位の桁を表してもよい。
第1のDACは第1の超伝導ループに介挿された結合要素を含んでいてもよく、第1のDACは結合要素を介してターゲットデバイスに直接結合されており、第2のDACは第1のDACを介してターゲットデバイスに間接的に結合されていてよく、第1のDACは入力ストリングの最上位桁を表すように動作可能であり、第2のDACは入力ストリングの下位桁を表すように動作可能である。
第1のエネルギー蓄積要素は、第1の超伝導ループに直列に介挿された第1の複数のジョセフソン接合を含んでいてもよく、第2のエネルギー蓄積要素は、第2の超伝導ループに直列に介挿された第2の複数のジョセフソン接合を含んでいてもよく、共有部は第3の複数のジョセフソン接合を含んでいてもよく、第3の複数のジョセフソン接合のジョセフソン接合のうちの少なくとも1つは、第1の複数のジョセフソン接合及び第2の複数のジョセフソン接合のうちの各ジョセフソン接合より大きい面積を有してもよい。第3の複数のジョセフソン接合のジョセフソン接合のうちの少なくとも1つは、第1の複数のジョセフソン接合及び第2の複数のジョセフソン接合のジョセフソン接合のうちの少なくとも1つの少なくとも2倍の面積を有してもよい。第1の超伝導ループは、ターゲットデバイスにガルバニックに結合されていてよい。
図面において、同一の参照番号は同様の要素又は作用を特定する。図面中の要素の大きさ及び相対位置は必ずしも一定の比率で描かれてない。例えば、種々の要素の形状及び角度は必ずしも一定の比率で描かれておらず、図面の見やすさを向上させるために、これらの要素の一部が任意に拡大されて配置される場合がある。また、描画された要素の特定の形状は、必ずしも特定の要素の実際の形状に関する情報を伝達することを意図せず、図面における認識の容易さのために単独で選択されていてもよい。
少なくとも1つの例示された態様による、種々の論理デバイスを組み込み、かつ/又は本明細書に記載の種々のアドレッシングを実行し得る、デジタルコンピュータ及び量子コンピュータを含む、ハイブリッド計算システムの概略図である。
少なくとも1つの例示された態様による、デジタル/アナログ変換器(DAC)セットに通信可能に結合された量子磁束パラメトロン(QFP)ベースのシフトレジスタを示す概略図である。
少なくとも1つの例示された態様による、多数の中間QFPを介してデジタル/アナログ変換器(DAC)セットに通信可能に結合された量子磁束パラメトロン(QFP)ベースのシフトレジスタを示す概略図である。
少なくとも1つの例示された態様による、図2又は図3のQFPベースのシフトレジスタを利用した回路の動作方法を示すフロー図である。
少なくとも1つの例示された態様による、図4の方法の特定の実施形態となり得る、QFPベースのシフトレジスタを利用した回路の動作方法を示す。
少なくとも1つの例示された態様による、図4の方法を一般化したものとなり得る、QFPベースのシフトレジスタを利用した回路の動作方法を示す。
少なくとも1つの例示された態様による、デジタル/アナログ変換器(DAC)に結合された、ラッチ制御される量子磁束パラメトロンデマルチプレクサ(QFP-Demux)回路を示す。
少なくとも1つの例示された態様による、デジタル/アナログ変換器(DAC)に結合された、ボディ磁束(アドレス)制御される量子磁束パラメトロンデマルチプレクサ(QFP-Demux)回路を示す。
少なくとも1つの例示された態様による、図7Aのラッチ制御されたQFP-Demux回路に関連する信号のプロットのグラフである。
少なくとも1つの例示された態様による、デジタル/アナログ変換器(DAC)にアドレスする3接合2ループ磁束ポンプを示す。
少なくとも1つの例示された態様による、図9の3接合2ループ磁束ポンプに対するプログラミング/デプログラミングパターンについての、供給磁束波形と最端の接合のジョセフソン位相とのプロットを示すグラフである。
少なくとも1つの例示された態様による、デジタル/アナログ変換器(DAC)にアドレスする4接合3ループ磁束ポンプ回路の概略図である。
少なくとも1つの例示された態様による、図11の4接合2ループ磁束ポンプに対するプログラミング/デプログラミングパターンについての、供給磁束波形と最端の接合のジョセフソン位相とのプロットを示すグラフである。
少なくとも1つの例示された態様による、2つの磁束DAC間の直接的なガルバニック接続の概略図である。
少なくとも1つの例示された態様による、複数のアドレス線を介して個別のデジタル/アナログ変換器(DAC)にアドレスする8つの4接合3ループ磁束ポンプ回路セットの概略図である。
少なくとも1つの例示された態様による、図11の4接合2ループ磁束ポンプに対するプログラミング/デプログラミングパターンについての、供給磁束波形と最端のジョセフソン接合のジョセフソン位相とのプロットを示すグラフである。
少なくとも1つの例示された態様による、複数の多接合超伝導量子インターフェースデバイス(SQUID)磁束ポンプを動作させる方法のフロー図である。
少なくとも1つの例示された実施形態による、複数の多接合超伝導量子インターフェースデバイス(SQUID)磁束ポンプを動作させる方法のフロー図である。
少なくとも1つの例示された態様による、図11の4接合2ループ磁束ポンプをリセットする、供給磁束波形と最端のジョセフソン接合のジョセフソン位相とのプロットを示すグラフである。
少なくとも1つの例示された態様による、4つのデジタル/アナログ変換器(DAC)セットと、DACの各々に個別にアドレスするように配置された複数の信号線と、信号線のうちの個別のトリプレットによってDACのうちの選択されたものに信号を供給するように通信可能に結合された制御回路との概略図である。
DACセット間のブレイド制御線の方向を表す複数の斜線を更に示す、図17Aの4つのデジタル/アナログ変換器(DAC)セット及び制御線の概略図である。
少なくとも1つの例示された態様による、デジタル/アナログ変換器(DAC)のカルテットと、電源線と、3つの制御線の概略図である。
少なくとも1つの例示された態様による、二次元のDACセット(例えば、順序配列)内のDACに個別にアドレスするブレイド配置の制御線を利用した動作方法のフロー図である。
本システム及びデバイスを実施するのに用い得る、量子アニール(及び/又は断熱量子計算)コンポーネント用に設計された例示的な超伝導量子プロセッサの一部の概略図である。
動的インダクタンスエネルギー蓄積要素を備えた例示的な単一ループDACの概略図である。
動的インダクタンスエネルギー蓄積要素を備えた2つの例示的な縦続接続DACの概略図である。
薄膜超伝導体を用いた動的インダクタンスエネルギー蓄積要素の例示的な態様の概略図である。
薄膜超伝導体を用いた、図3に示されるDACのような縦続接続DACの共有部を含む、複数の動的インダクタンスエネルギー蓄積要素の例示的な態様の概略図である。
DACがターゲットデバイスに誘導結合した場合における、直列接続されたジョセフソン接合を用いた動的インダクタンスエネルギー蓄積要素の例示的な態様の概略図である。
DACがターゲットデバイスにガルバニックに結合した場合における、直列接続されたジョセフソン接合を用いた動的インダクタンスエネルギー蓄積要素の例示的な態様の概略図である。
直列接続されたジョセフソン接合を備えた2つの例示的な縦続接続DACの例示的な態様の概略図である。
直列接続されたジョセフソン接合を備えた3つの例示的な縦続接続DACの例示的な態様の概略図である。
以下の説明では、開示される様々な態様に対する十分な理解が得られるようにするために、特定の詳細について説明する。しかし、関連する技術分野の当業者であれば、これらの特定の詳細のうちの1つ以上を用いずに、又は、他の方法、構成要素、材料などを用いて態様を実施し得ることを理解するであろう。他の例においては、態様の説明を不必要に曖昧にすることを避けるために、コンピュータシステム、サーバコンピュータ、通信ネットワーク、超伝導回路及び/又は共振器に関連する周知の構造を詳細には図示及び説明していない。本明細書及び添付の特許請求の範囲を通して、「要素(element)」及び「(
複数の)要素(elements)」との用語は、以下に限定されるわけではないが、コンピュータシステム、サーバコンピュータ、通信ネットワーク、超伝導回路及び共振器に関連するすべてのかかる構造、システム及びデバイスを包含するのに使用される。
複数の)要素(elements)」との用語は、以下に限定されるわけではないが、コンピュータシステム、サーバコンピュータ、通信ネットワーク、超伝導回路及び共振器に関連するすべてのかかる構造、システム及びデバイスを包含するのに使用される。
文脈上で断らない限り、本明細書及び後続の特許請求の範囲を通して、「含む」「備える」(comprising)は「含む」「備える」(including)と同義であって、包含的又はオ
ープンエンド的である(すなわち、付加的な、挙げられていない要素又は方法動作を排除しない)。
ープンエンド的である(すなわち、付加的な、挙げられていない要素又は方法動作を排除しない)。
本明細書全体を通して、「一実施形態」、「実施形態」、「他の実施形態」、「一例」、「例」、「他の例」、「一態様」、「他の態様」などとの言及は、当該実施形態、例又は態様に関連して説明される特定の関連する特徴、構造又は特性が、少なくとも1つの実施形態、例又は態様に含まれることを意味する。それ故、本明細書を通した様々な箇所における語句「一実施形態において」、「実施形態において」、「他の実施形態において」などの出現は、必ずしも同じ実施形態、例又は態様を指さない。更に、1つ以上の実施形
態、例又は態様において、特定の特徴、構造又は特性を任意に組み合わせることができる。本明細書及び添付の特許請求の範囲において用いられるとき、「ある1つの(a)」、
「ある1つの(an)」及び「その(the)」との単数形は、文脈上で明示的に断らない限
り、複数の参照対象を含む。なお、「又は」との語は、一般に、文脈上で明示的に断らない限り、「及び/又は」を含む意味で使用される。
態、例又は態様において、特定の特徴、構造又は特性を任意に組み合わせることができる。本明細書及び添付の特許請求の範囲において用いられるとき、「ある1つの(a)」、
「ある1つの(an)」及び「その(the)」との単数形は、文脈上で明示的に断らない限
り、複数の参照対象を含む。なお、「又は」との語は、一般に、文脈上で明示的に断らない限り、「及び/又は」を含む意味で使用される。
本明細書で提供される本開示の見出し及び要約書は、便宜上のためにのみあり、態様の範囲又は意味を説明しない。
また、本明細書の特定の図面は、種々の電圧及び電流波形を示す。これらの波形は、実施形態の動作を理解する目的で示されることを意図しており、形状、振幅、デューティ比、周波数、歪み又は他の特性の観点から波形挙動を縮尺し、及び/又は高精度かつ正確に示すことを意図していない。
古典電気回路では、トランジスタなどの単純なスイッチングデバイスの特定の配置によって、複雑で労力を要する演算を実行し得る。このような配置の例としては、シフトレジスタ、メモリアレイ、加算器、フリップフロップなどが挙げられる。超伝導エレクトロニクス、特に超伝導量子計算の発展的な分野では、これらの配置の各々の超伝導類似物を実現する回路を開発することが必須である。これらの配置は、同様に、単純なスイッチングデバイスを用いて構成することができるが、トランジスタのような古典スイッチングデバイスは、超伝導の体系において適切ではない。それ故、多くの超伝導システムにおいて、多くの他の回路及び演算を実現し得る基本的な超伝導論理デバイスを確立することが重要である。
特に関心が高い超伝導エレクトロニクスの用途は、量子演算の分野である。超伝導回路は、巨視的なスケールで量子効果を利用することが可能であり、代替技術のいくつかよりもずっと管理しやすい量子計算の実施機構を提供する。説明に際して、量子計算の基本単位は量子ビットである。超伝導量子ビットは、超伝導磁束量子ビットを含む多様な形態を取り得る。超伝導磁束量子ビットは、ジョセフソン接合として知られる少なくとも1つのスイッチングデバイスを含む超伝導ループの形態で実現され得る。その場合に、量子プロセッサは任意の数の超伝導磁束量子ビットを含み得る。それ故、このような量子プロセッサの実施において、多数の超伝導磁束量子ビットを作製する技術とともに、このようなデバイスの動作の確固たる理解が発展し得る。本システム、方法及び装置は、量子プロセッサにおける超伝導スイッチングデバイスとしての基本的な超伝導磁束量子ビット構造の使用を説明する。例示的な実施形態において、超伝導磁束量子ビットの配置は、超伝導量子プロセッサ内の超伝導磁束ベースのシフトレジスタとして実施され得る。
本開示は、超伝導デジタル/アナログ変換器(DAC)を備えた超伝導量子プロセッサに関する。DACは、動的インダクタンスを用いてエネルギーを蓄積するエネルギー蓄積要素を備える。種々の態様において、単一ループ及びマルチループ(又は「縦続接続」)DAC設計が開示される。動的インダクタンスを備えた、薄膜エネルギー蓄積要素とジョセフソン接合ベースのエネルギー蓄積要素との態様が開示され、これには、蛇行レイアウト及び/又はガルバニック結合を備えた態様が含まれる。
全体に亘ってDACとの用語が使用されるが、説明されるデバイスを多様な目的で使用することができ、必ずしもデジタル信号をアナログ信号に変換することに限定されない(また、態様によっては、このような変換を全く含まない)ことが理解されるであろう。例えば、上述のように、量子プロセッサが超伝導DACを使用して、ある期間だけ信号を記憶してもよい(例えば、これによりメモリの形態として動作する)。
読み取り装置の理解を助けるために、例としての超伝導量子プロセッサの動作を以下に説明する。ここでは、超伝導DACがこのようなDACの少なくともいくつかの例示的な機能を果たし、及び示し得る状況を提供する。
例示的なハイブリッド計算システム
図1は、本明細書で説明される様々な論理デバイスを組み込み、かつ/又は様々なアドレッシング手法を実施し得る、古典すなわちデジタルのコンピュータ102と量子コンピュータ104とを含んだ少なくとも1つの例示的な態様によるハイブリッド計算システム100を示す。
図1は、本明細書で説明される様々な論理デバイスを組み込み、かつ/又は様々なアドレッシング手法を実施し得る、古典すなわちデジタルのコンピュータ102と量子コンピュータ104とを含んだ少なくとも1つの例示的な態様によるハイブリッド計算システム100を示す。
デジタルコンピュータ102は、例えば、1つ以上のシングルコア又はマルチコアのマイクロプロセッサ、中央プロセッサユニット(CPU)、グラフィカルプロセッサユニット(GPU)、デジタル信号プロセッサ(DSP)又は特定用途向け集積回路(ASIC)である、1つ以上のデジタルプロセッサ106を備える。デジタルコンピュータ102は、例えば、108と総称される、1つ以上のディスプレイ108a、ポインタデバイス108b(例えば、コンピュータマウス、トラックボール)、及びキーパッド又はキーボード108cである、1つ以上のユーザインターフェースコンポーネントを含み得る。デジタルコンピュータ102は、例えば、1つ以上のメモリ(例えば、揮発性メモリ、スタティックメモリ、読出し専用メモリ(ROM)、ランダムアクセスメモリ(RAM))110及び/又は1つ以上の記憶装置(例えば、磁気ハードディスクドライブ(HDD)、光学ディスクドライブ、ソリッドステートドライブ(SSD)、及び/又はフラッシュドライブ)112である、1つ以上の非一時的なコンピュータ可読媒体又はプロセッサ可読媒体を含み得る。デジタルコンピュータ102は、量子コンピュータ104とインターフェース接続する1つ以上の量子コンピュータ制御サブシステム114を含み得る。プロセッサ106、メモリ110、ストレージ112及び量子コンピュータ制御サブシステム114は、例えば、1つ以上のバス(例えば、電源バス、通信バス、命令バス、アドレスバス)116である、1つ以上の通信チャネルを介して通信可能に結合され得る。
例えば1つ以上のメモリ110である、非一時的なコンピュータ可読媒体又はプロセッサ可読媒体は、1つ以上のプロセッサ106によって実行されると、本明細書で説明される様々なアルゴリズムのうちの1つ以上をプロセッサ106に実行させるプロセッサ可読命令及びデータを格納している。プロセッサ実行可能命令及びデータは、例えば、起動時に動作するようにデジタルコンピュータ102を構成する、基本入出力システム命令セット又は「モジュール」118aを含み得る。プロセッサ実行可能命令及びデータは、例えば、様々なファイル管理サービス及びユーザインターフェースサービスを提供する動作のためにデジタルコンピュータ102を構成する、オペレーティングシステム命令セット又は「モジュール」118bを含み得る。プロセッサ実行可能命令及びデータは、例えば、他のコンピュータによる情報及びサービスへのアクセスを提供するサーバとしての動作のためにデジタルコンピュータ102を構成する、サーバ命令セット又は「モジュール」118cを含み得る。プロセッサ実行可能命令及びデータは、例えば、問題を、量子コンピュータ104によって生成される問題グラフ及び/又は潜在解のポストプロセッシングに変換することに関連する様々な計算を実行するようにデジタルコンピュータ102を構成する、計算命令セット又は「モジュール」118dを含み得る。プロセッサ実行可能命令及びデータは、例えば、問題を、実行に供される量子コンピュータ104の量子プロセッサ120に組み込むために問題グラフからハードウェアグラフへマッピングするようにデジタルコンピュータ102を構成する、量子プロセッサ命令セット又は「モジュール」118dを含み得る。プロセッサ実行可能命令及びデータは、例えば、量子コンピュータ104から問題に対する潜在解を読み出すことに関連する様々な読出し機能を実行するようにデジタルコンピュータ102を構成する読出し命令セット又は「モジュール」118fを含み得る。
量子コンピュータ104は、典型的には複数の量子ビット及び/又は複数のカプラを含む量子プロセッサ120を備え、各カプラは個別の量子ビット対を結合するように選択的に動作可能である。量子コンピュータ104は、例えば様々なインターフェース、すなわち磁束を選択的に量子ビットに結合する誘導的なインターフェースを介して量子ビットの各々を制御するように動作可能に結合された、量子ビット制御システム122を含む。量子コンピュータ104は、例えば様々なインターフェース、すなわち磁束を選択的にカプラに結合してカプラの結合の力、すなわち「結合力」を設定する誘導的なインターフェースを介してカプラの各々を制御するように動作可能に結合された、カプラ制御システム124を含む。量子コンピュータ104は、量子ビットの各々の状態を読み出すように動作可能な様々なインターフェースを制御するように動作可能に結合された、読出し制御システム126を含む。
本明細書では、上述のものを実施する各種のシステム、コンポーネント、構造及びアルゴリズムを説明する。説明されるシステム、コンポーネント、構造及びアルゴリズムの多くを個別に実施することが可能であり、互いに組み合わせて実施し得るものもある。
量子磁束パラメトロン(QFP)ベースのシフトレジスタ
既存のシステムは、X-Y-Zアドレス指定方式を利用してDACにアドレスし、ここで、Zを便宜上から電源と呼称し(C2サイズプロセッサ内のすべてのDACステージが直列に接続されている)、X及びYを便宜上からアドレス(ADDR)及びトリガ(TRIG)と呼称する。C2ブロックに電源投入し、ADDRをアサートし、TRIGを数回トグルして、一意に選択された1つのDACステージに、対応する数のパルスを書き込む。本アドレス指定方式は、数千量子ビットレベル(例えば、8,000又は16,000)を処理することができる。例えば100,000量子ビット以上を有する次の複雑さレベルに移行するために、PMMに直列にデータをロードする方法を利用し、2、3の配線のみを使用して長いビットストリームをDACに書き込むことができる。SFQベースのシフトレジスタは、チップ上で過剰に大きい電力を散逸させるため、QFPベースの方式を利用するほうが好ましい。
既存のシステムは、X-Y-Zアドレス指定方式を利用してDACにアドレスし、ここで、Zを便宜上から電源と呼称し(C2サイズプロセッサ内のすべてのDACステージが直列に接続されている)、X及びYを便宜上からアドレス(ADDR)及びトリガ(TRIG)と呼称する。C2ブロックに電源投入し、ADDRをアサートし、TRIGを数回トグルして、一意に選択された1つのDACステージに、対応する数のパルスを書き込む。本アドレス指定方式は、数千量子ビットレベル(例えば、8,000又は16,000)を処理することができる。例えば100,000量子ビット以上を有する次の複雑さレベルに移行するために、PMMに直列にデータをロードする方法を利用し、2、3の配線のみを使用して長いビットストリームをDACに書き込むことができる。SFQベースのシフトレジスタは、チップ上で過剰に大きい電力を散逸させるため、QFPベースの方式を利用するほうが好ましい。
少なくとも1つの既存の手法において、ADDR及びTRIGの各々はΦ0の約1/4を与え(ここで、Φ0は超伝導磁束量子)、選択されたDACステージ(この場合に、ADDR及びTRIGは磁束の方向に一致し、DACステージは電源投入されている)は、当該DACがスイッチするときにΦ0の約1/2を全信号とみなし、他の単一磁束量子(SFQ)を対応するDAC蓄積インダクタに挿通する。原理的に、これらの信号のうちの1つ(例えば、ADDR)は、専用の室温配線からではなく、QFPステージによって、磁気的に、又はDACステージの半分に磁気的に結合されたQFPシフトレジスタに当該信号が接続されている場合にはガルバニックに、供給され得る。図2及び図3に、2つの可能な配置を示す。特に、図2はQFP-SRステージに磁気的に結合されたDACを示すのに対して、図3はDACにガルバニックに結合された更なるQFPを示し、当該QFPは、増設の接合/本体フットプリントを費やしてより多くの信号をDAC内に供給し、磁束増幅器として作用する。すべてのDACが(POWER線を介して)直列に接続されるため、QFPシフトレジスタ(QFP-SR)がステージ間にガルバニック接続を有すると好ましい場合があり、そのことによって、生じ得る磁束オフセットの存在下におけるマージンが向上し得るとともに、DACとQFP-SRとの間のどこかに(より実効性が低い)磁気的な接続が存在するはずである。
図2は、少なくとも1つの例示された態様による、デジタル/アナログ変換器(DAC)202a、202b(2つのみを示し、202と総称する)のセットに通信可能に結合された量子磁束パラメトロン(QFP)ベースのシフトレジスタ200を示す。
QFPベースのシフトレジスタは、複数のQFPベースのシフトレジスタ要素204a、204b、204c(3つのみをコールアウトし、204と総称する)と、DAC202のセットのDAC202a、202bに誘導的又はガルバニックに結合するインダクタラダー回路206とを含む。
QFPベースのシフトレジスタ要素204は、各々が個別の材料ループ208と、個別の材料ループ208に介挿されたジョセフソン接合210a、210bの対(2つをコールアウトし、210と総称する)と、例えば誘導インタフェーフェースである、個別のインターフェース212とを含む、個別のQFPである。材料ループ208は、臨界温度で超伝導を生じる材料ループからなり得る。インターフェース212は、アドレス線214(1つのみをコールアウトする)からの信号(例えば、磁束)を通信可能に結合するように配置され得る。QFPベースのシフトレジスタ200は、好ましくは、DAC202のセットの各DAC202aに少なくとも3つのQFPレジスタ要素204a、204b、204cを含む。
インダクタラダー回路206は、レール216a、216bの対を備えた材料導電路216と、「ラング」としてレール216a、216b間に結合された互いに並列な複数のインダクタ218(1つのみをコールアウトする)とを含む。インダクタラダー回路206はまた、DAC202aの相補的なインターフェース222(1つのみをコールアウトする)を介して個別のDAC202a、202bに信号(例えば、磁束)を通信可能に結合するように配置された複数のインターフェース(例えば、誘導インターフェース)220(1つのみをコールアウトする)を含む。材料導電路216は、臨界温度において超伝導を生じる材料導電路からなり得る。
DAC 202のセットのDAC 202a、202bの各々は、個別の材料ループ224(1つのみをコールアウトする)と、個別の材料ループ224に介挿された個別のジョセフソン接合226a、226bの対(1つの対のみをコールアウトする)とを含み、ジョセフソン接合226a、226bは、電源線232によって、材料ループ224の電気的接続部225a、225b間に電気的に並列に結合されている。DAC 202のセットのDAC 202a、202bの各々は、当該各々に信号を結合する、例えば誘導インターフェースである、複数のインターフェース222、228、230を含む。DAC
200のセットのDAC 202a、202bの各々は、3つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能である。3つの信号のトリプレットは、QFPベースのシフトレジスタ200のQFPベースのシフトレジスタ要素204を介して取得される第1の信号と、電源線232を介して取得される第2の信号と、トリガ線234を介して取得される第3の信号とを含む。
200のセットのDAC 202a、202bの各々は、3つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能である。3つの信号のトリプレットは、QFPベースのシフトレジスタ200のQFPベースのシフトレジスタ要素204を介して取得される第1の信号と、電源線232を介して取得される第2の信号と、トリガ線234を介して取得される第3の信号とを含む。
制御回路236は、電源線232、トリガ線234及びアドレス線214に信号を供給するように、通信可能に結合されている。制御回路236は、電源線232、トリガ線234及びアドレス線214に信号を供給して、DAC 202a、202bのうちの選択されたDACに情報(例えば、複数の磁束量子)をロードする。
DAC 202の第1のセット及び第1のシフトレジスタ200として示されているが、更なるDACセット及び更なる付随したシフトレジスタを使用することができる。
図3は、少なくとも1つの例示された態様による、複数の中間QFP340a、340b(2つのみを示し、340と総称する)を介してDAC 202a、202bのセット(2つのみを示し、202と総称する)に通信可能に結合されたQFPベースのシフトレジスタ200を示す。
図3に示す構造の多くは、図2に示す構造と同様、又は更には同一であり、それ故、同じ参照番号を付す。簡潔さ、したがって明確さのために、図3と図2との重要な相違点のみを以下に説明する。
中間QFP340a、340bは、DAC 202の第1のセットの個別のDAC 202a、202bにガルバニックに結合するQFP磁束増幅器として作用する。QFP340a、340bの各々は、個別の材料ループ342(1つのみをコールアウトする)と、それぞれのループ342に介挿された対応する一対のジョセフソン接合344a、344b(1つのみをコールアウトする)とを含む。QFP340a、340bの各々は、当該各々に信号を通信可能に結合する個別のインターフェース(例えば、誘導インターフェース)346(1つのみをコールアウトする)を含む。個別の材料ループ342は、臨界温度において超伝導を生じ得る。QFP340a、340bの各々は、インダクタラダー回路206を介して、DAC 202a、220bの個別のDACと、QFPベースのシフトレジスタ200のQFPベースのシフトレジスタ要素204a、204b、204c、との間に、通信可能に結合されている(例えば、ガルバニック又は誘導的に)。
図4は、少なくとも1つの例示された態様による、QFPベースのシフトレジスタを利用した回路の動作方法400を示す。方法400は、例えば、図2のQFPベースのシフトレジスタ200又は図3のQFPベースのシフトレジスタ300を利用する。
方法400は、402において、例えば、電源の投入、問題の提供、起動の要求に応答して、例えば、ルーチン又はプログラムを呼び出すことによって開始する。
404において、制御回路は第1のDACセットのDACのすべてをリセットする。制御回路は、DACのすべてをリセットするために、トリガ線への、又はトリガ線を介した信号の供給を繰り返し行って、蓄積インダクタのすべての磁束を解放し得る。
406において、制御回路は、内部に磁束量子が加算される個別のDACステージに結合された第1の数のQFPベースのシフトレジスタに、第1の方向(例えば、時計方向)の持続電流の供給を行う。408において、制御回路は、内部に磁束量子がロードされない個別のDACステージに結合された第2の数のQFPベースのシフトレジスタに、反対方向(例えば、反時計方向)の持続電流の供給を行う。
410において、制御回路は電源線への信号の供給を行う。412において、制御回路は第1の回数だけトリガ線への信号の供給を行い、第1の回数は、少なくとも、加算される磁束量子の総数に比例する。典型的には、第1の回数は、ロードされる磁束量子の総数に等しい。それ故、トリガ線TRIGに、選択されたQFPステージにおいて時計方向の電流に加算されるとともに選択されないステージにおいて反時計方向の電流から減算される極性を有するパルスを生じることが可能であり、書き込まれるパルスの数に等しい合計の回数は、蓄積インダクタ内のSFQ量子の数を増加させる。414において、トリガ線に信号がまだ第1の回数だけ供給されていないと制御回路が判定すると、方法400は412へ戻る。
414において、トリガ線に信号が第1の回数だけ供給されたと制御回路が判定すると、方法400は、再度呼び出される、又は起動されるまで416において停止する。これに代えて、方法400は継続して動作することも可能である。
図5は、少なくとも1つの例示された態様による、QFPベースのシフトレジスタを利用した回路の動作方法500を示す。方法500は、方法400の特定の実施であり得る
(図4)。方法500は、例えば、図2のQFPベースのシフトレジスタ200又は図3のQFPベースのシフトレジスタ300を利用する。
(図4)。方法500は、例えば、図2のQFPベースのシフトレジスタ200又は図3のQFPベースのシフトレジスタ300を利用する。
方法500は、502において、例えば、電源の投入、問題の提供、起動の要求に応答して、例えば、ルーチン又はプログラムを呼び出すことによって開始する。
504において、制御回路は、DACにロードされる磁束量子の数に基づいて、DACのすべてをソートする。506において、制御回路は、DACのすべてのリセットを行う。制御回路は、DACのすべてをリセットするために、トリガ線への、又はトリガ線を介した信号の供給を繰り返し行い得る。
508において、制御回路は、内部に少なくとも1つの磁束量子がロードされる個別のDACステージに結合された複数のQFPベースのシフトレジスタに、第1の方向(例えば、時計方向)の持続電流の供給を行う。510において、制御回路は、内部に1未満の磁束量子がロードされる個別のDACに結合された複数のQFPベースのシフトレジスタステージに、反対方向(例えば、反時計方向)の持続電流の供給を行う。512において、制御回路は電源線への、又は電源線を介した信号の供給を行う。514において、制御回路はトリガ線への、又はトリガ線を介した信号の供給を行う。
516において、制御回路は、続いて、内部に少なくとも2つの磁束量子がロードされる個別のDACに結合された複数のQFPベースのシフトレジスタに、第1の方向の持続電流の供給を行う。518において、制御回路は、内部に2未満の磁束量子がロードされる個別のDACに結合された第2の数のQFPベースのシフトレジスタに、反対方向の持続電流の供給を行う。520において、制御回路は電源線への信号の供給を行う。522において、制御回路は、続いて、トリガ線への、又はトリガ線を介した信号の供給を行う。
方法500は、例えば、再度呼び出される、又は起動されるまで524において停止する。
図6は、少なくとも1つの例示された態様による、QFPベースのシフトレジスタを利用した回路の動作方法600を示す。方法600は、方法400(図4)を一般化したものであり得る。方法600は、例えば、図2のQFPベースのシフトレジスタ200又は図3のQFPベースのシフトレジスタ300を利用する。
プログラミング時間を(例えば、何万もの量子ビット、量子ビット当たり8DAC、量子ビット当たり16DACステージをプログラミングする)を節減するために、DACステージは、まず、例えば約20という、個別のステージに追加されるパルスの数(単一の磁束量子(MAXSFQ)の最大数を上限とする)だけ、ソートされ得る。それ故、同じ目標パルス数を伴う多くのステージが発生する可能性がある。例えば、1パルスを必要とするステージもあれば、2パルスを必要とするステージもあり、3パルスを必要とする他のステージもあるなど、最終的には20パルスを必要とするステージがある。最初に、少なくとも1パルスを必要とするステージを選択し、TRIGを1回パルス出力する。新たなパターンは、1つのSFQのみを必要としたステージを除外し、TRIGを2回パルス出力する。なお、他のすべてのステージは3つ以上のSFQを必要とする。これが、20個のSFQを必要とするステージのみが残るまで継続され、続いてこれらを選択して埋める。本プロセスは、最悪のケースシナリオでは、全QFP-SRがプロセッサ上に新たな「シリアルプログラム」を書き込むMAXSFQ再プログラミングサイクルまで必要である。本プロセスは、QFP-SRをより短い区間に分断することによって更に高速化することが可能であり、室温に近づく配線がわずかに増加する。
また、QFP-SRをNDROによる量子ビット読出しに用いて、分離した構造を利用せずに、データを量子ビットに近接させて、量子ビットのDACをプログラムすることが可能である。信頼性のために、1つの長いシフトレジスタに代えて、グリッド状又はアレイ状のシフトレジスタステージを利用してもよい。それ故、QFP-SRを通ってあらゆるポイントに到達する複数の取り得る経路が存在し、QFP-SRは数%で障害を起こすデバイスを許容し得る。
方法600は、602において、例えば、電源の投入、問題の提供、起動の要求に応答して、例えば、ルーチン又はプログラムを呼び出すことによって開始する。
604において、制御回路は、DACにロードされる磁束量子の数に基づいて、DACステージのすべてをソートする。606において、制御回路は、DACのすべてのリセットを行う。制御回路は、DACのすべてをリセットするために、トリガ線への、又はトリガ線を介した信号の供給を繰り返し行い得る。
608において、1から磁束量子の最大数nまでを取るプログラムされる整数の回数iについて、制御回路は、内部に少なくともi個の磁束量子がロードされる個別のDACステージに結合された複数のQFPベースのシフトレジスタに、第1の方向(例えば、時計方向)の持続電流の供給を行う。610において、制御回路がi<nであると判定すると、方法600の制御は608へ戻る。610において、制御回路がi=nであると判定すると、方法600の制御は612へ進む。
612において、制御回路はまた、内部にi個未満の磁束量子が追加される個別のDACステージに結合された複数のQFPベースのシフトレジスタに、反対方向(例えば、反時計方向)の持続電流の供給を行う。614において、制御回路がi<nであると判定すると、方法600の制御は612へ戻る。614において、制御回路がi=nであると判定すると、方法600の制御は616へ進む。
616において、制御回路は、電源線への、又は電源線を介した信号の供給を行う。618において、制御回路は、トリガ線への、又はトリガ線を介した信号の供給を行う。磁束量子の最大数nは、例えば、18~22とすることができる。
方法600は、例えば、再度呼び出される、又は起動されるまで620において停止する。
量子磁束パラメトロン(QFP)デジタル/アナログ変換器(DAC)
すべてのパラメータに対する4ビット制御と、従前の量子プロセッサ設計と比較してある程度低減された励起状態の熱占有と、より信頼性が高い永久磁石メモリ(PMM)と、より高い全エネルギー規模とを実現することが望ましい場合がある。大きな集積規模では、量子ビットIpに対する4ビット制御、熱占有、及び非線形性によって性能が制限され得る(このことは、プロセッサ動作時間を補償及び低下させるようにエネルギー規模を低下させことによって熱占有を増加させる)。
すべてのパラメータに対する4ビット制御と、従前の量子プロセッサ設計と比較してある程度低減された励起状態の熱占有と、より信頼性が高い永久磁石メモリ(PMM)と、より高い全エネルギー規模とを実現することが望ましい場合がある。大きな集積規模では、量子ビットIpに対する4ビット制御、熱占有、及び非線形性によって性能が制限され得る(このことは、プロセッサ動作時間を補償及び低下させるようにエネルギー規模を低下させことによって熱占有を増加させる)。
ここでは、量子ビット性能を向上させ(例えば、量子ビットIpの非線形性の改善とより高速のデバイスにつながる長さを短縮する)、較正を高速化し(例えば、読出し又はPMMに起因するチップ上のパワー散逸がない)、制御精度を向上させる(例えば、より高いSFQ-DAC最大数)、アーキテクチャに対する種々の重要な変更を説明する。説明されるプラットフォームは、広帯域幅の配線を使用することによって、また入力/出力(I/O)線を解放しながらの、及び/又はI/O線を追加しながらの並列化プログラミン
グ及び読出しによっていずれの動作を高速化するかの基礎を与える。
グ及び読出しによっていずれの動作を高速化するかの基礎を与える。
このような手法は、大きく高速化されたプログラミング、較正、読出し、より高い制御精度及びより大きいプロセッサをもたらし得る。更に、例えば100mKより大きい内部エネルギー分割を有する自由スピンは状態を切り替えるのに利用可能な熱エネルギーを有さなくなる、つまり1/fコーナが低周波側に移動することとなるため、チップ上のパワー散逸が低減して、低周波の磁束ノイズが低減される。このことは、量子プロセッサチップ上におけるより短い量子ビットと組み合わされて、製造ノイズを大きく低減する必要を伴わずに、より高い制御精度を可能にし得る。
低温とより短い量子ビットとによって上述の性能向上が得られる一方で、本明細書で説明される手法を利用する更なる理由が存在する。問題解決及び較正の両方の時間は、向上にとっての主領域である。較正及び問題解決の時間は、1)直流SQUID読出し時間、2)並列に読み出すことができる直流SQUIDの数、3)直流SQUID読み出し後の冷却時間、4)PMMプログラミング後の冷却時間及び5)チップ上の平衡温度に、異なる様式で依存する。
全較正の約3分の1となる、量子磁束パラメトロンDAC(QFP-DAC)較正及びオフセット磁束計測には、DACロックイイン式計測を利用し得る。較正のこの3分の1に対して、上記の4番目第及び5番目の項目は、従前の量子プロセッサアーキテクチャ上の時間を支配する。改善されたPMMはこの問題に対処し得る。
較正の残りの部分は、読み取りと読み取り後の冷却とによって時間制限される。本明細書で説明される少なくとも1つの手法は、読み出し後の冷却の制限を解決し、また読出し時間を短縮することもできる。
本明細書で説明される設計は、並列較正及び並列読出しを容易にし、1000以上の量子ビットを備えた量子プロセッサが有限の時間で較正されて動作可能になることを可能にする。
すべての適度な集積規模における問題解決時間は、量子ビット長(エネルギー規模を設定する)、温度(上記の5項目、必要とされる繰り返しを経る)に依存し、より小さい規模においては、問題解決時間は、読出し時間に依存し、パラメータ範囲によってはPMMプログラミング時間に依存する。
ここで、QFP-Demux及びDACの種々の実施形態を説明し、それらは既存のSFQ-DACと同様に作用するが、有利にもパワーを散逸させない、したがって現サイクル時間のいくつかの重要な部分を取り除くものである。このQFP-DAC/DEMUXは、実際にはローディング時間を向上させず、実際、同じI/O線に対してローディング時間はわずかに遅くなる。I/O線に対する改善と並列ローディングとは、高速化させる一方法である。QFP-DAC/DEMUXの最終的なパラメータ設計は、製造能力によって大きく左右される。
新たな読出し方式も説明し、それは、並行して量子ビットを読み出すとともに、既存の設計より大きく高められた速度(例えば、約100倍速い)で量子ビットを読み出すことを可能とするものである。本読出し方式における設計パラメータを詳述する。
想定される要件に対処するために、DACが状態を急速反転させる必要がある場合にDAC上でロックイン計測を動作させることが可能であり、本セクションでは、現在必要とされる計測間の数十msの冷却の必要性を取り除いて、入力/出力(I/O)帯域幅又は
読出し時間によって計測を制限する、非散逸PMM方式を提案する。
読出し時間によって計測を制限する、非散逸PMM方式を提案する。
図7Aに示される回路は、QFPデマルチプレクサ木とともに使用されるQFPから、DACに必要な複数の磁束量子を生成する。図7Aは、LATCH1及び(LATCH1)よってアドレスされるデマルチプレクサ木の最終分岐の一部を示す。OFFSET信号は、QFPの「オフ」方向となるように選択され、QFP間に結合された磁束より大きい。この小回路における動作は、OFFSETを0に設定し、LATCH1を供給し、オフセットを大きな値に設定し、(LATCH1)供給する。LATCH信号が供給されると、LATCH信号は磁束量子をΦ0/2からΦ0へ変化させ、LATCH信号が供給されないと、磁束量子はΦ0/2のままとなる。このことは、付加的な共有LATCH「オフセット」線(LATCH「オフセット」は時間依存であることを除く)を備えたデマルチプレクサ木の階層ごとに1つの配線のみを用いて容易に実現され得る。
その場合に、TIPに入力を加えずにLATCH2をアサートする。原理的には、最後の2つのQFPステージを結合し得る。ここでは、QFP-DACのうちの左側部分の1つのみがQFP-DACの内に正の(負の)磁束量子を有し、残りが負の(正の)磁束量子を有する。すべてのDACの接合によって共有された電流バイアスに入力バイアス電流を供給する。このことは、一度に1つのDACのみが切り替わることからなされ得る。最後に、選択されたDAC内の信号に加算され、それ以外から減算されるチップパルスを供給する。選択されたDACは、瞬間的にDACの臨界電流を超えることとなり、それ故、QFP DACループからDAC内に磁束量子を取り込む。その他のDACは磁束量子を取り込まない。LATCH2/TIPサイクルは、デマルチプレクサ木を再稼働させることを必要とせずに、所望の数だけの磁束量子をDAC内にロードするように繰り返され得る。
量子磁束パラメトロンQFP-DACはチップ上で電力を必要としないため、すべての接合の電流Icがほとんど代償なしに増加し得るが、このことは、DACが限界とされる接合サイズになるにつれて、何らかの時点でdemux/DACの増大を制限する新たな3層を必要とし得る。これによって、DACのインダクタンスの低減が可能になり、DACのフットプリントを収縮させ、量子ビット長を短縮する。以上により、有利にも、より良好な量子ビット及びより高速のプロセッサを得ることができる。特に、より小さいDACを実施するために、他の金属層又は3層が必要となり得る。改善されたリセット手法は、本明細書で説明されるが、DACステップサイズの低減と精度の向上とを同時に容易にし得る。
量子磁束パラメトロンデジタル/アナログ変換器(QFP-DAC)は、有利にも、多磁束量子DACへの微弱信号(QFP信号)の使用を容易にする。このことを、例えば、大規模な断熱量子プロセッサ、又は準直流磁場が利用される任意の量子プロセッサに有利に利用することができる。このことを高帯域幅配線とともに利用して、例えば数百MHzの速度で更新されるDACを備えた有限サイズの木において、複数のGHzの更新速度で動作させてもよい。
図7Aは、少なくとも1つの例示された態様による、QFP-デジタル/アナログ変換器(QFP-DAC)702a、702bに結合されたラッチ制御量子磁束パラメトロンデマルチプレクサ(QFP demux)回路700aを示す。特に、図7Aは、QFP-demux木の最終ステージを示す。
ラッチ制御QFP demux回路700aは、複数のQFP704(1つを図示する)と、各QFP704に対する複数(例えば、2つ)の量子磁束パラメトロンラッチ(QFPラッチ)706a、706bのセット又は列(各列は、図7Aに1つのQFPラッチ
のみを備えて示される)とを含む。QFPラッチ706a、706bの各セット又は各列は、QFP704と、個別のQFP-DAC 702a、702bの対の第1のQFP-DAC 702a及び第2のQFP-DAC 702bのうちの個別の一方との間の磁束を通信可能に結合させるように、選択的に動作可能である。電流バイアス線710が配置されて、有利にもバイアストランジスタを用いずに、少なくともQFP-DAC 702の対のQFP-DAC 702a、702bの両方に電流バイアスを供給する。
のみを備えて示される)とを含む。QFPラッチ706a、706bの各セット又は各列は、QFP704と、個別のQFP-DAC 702a、702bの対の第1のQFP-DAC 702a及び第2のQFP-DAC 702bのうちの個別の一方との間の磁束を通信可能に結合させるように、選択的に動作可能である。電流バイアス線710が配置されて、有利にもバイアストランジスタを用いずに、少なくともQFP-DAC 702の対のQFP-DAC 702a、702bの両方に電流バイアスを供給する。
QFP-DAC 702は、電流バイアスによって接続された非対称直流SQUID(図7Aの右側に図示されている)を含む。電流バイアスを取り除いて、CJJ内に磁気バイアスを使用することが可能であってもよい。そうしない場合には、電流バイアスは有利にもバイアス抵抗を必要とせず、熱は発生しないが、直列状態にあるすべてのQFP-DAC 702をバイアスすることが実際に必要である。特に、バイアス線710を使用して異なる木にアドレスすることもできる。
QFP704は、木構造の枝間において、木構造内の入力又はノードとして作用し得る。QFP704は、第1の材料ループ712aと、第1の材料ループ712aが介挿された材料の第2のループ712bと、第2の材料ループ712bに介挿されたジョセフソン接合714a、714bの対とを含む。第2のループ712bは、例えばLATCH0と呼称する信号を受信するインターフェース(例えば、誘導インターフェース)716を含む。第1の材料ループ712aは、QFPラッチ706a、706b(各セット又は各列において1つのみを示す)の第1のセット又は列と第2のセット又は列とのうちの個別の第1のQFPラッチ706a、706bのインターフェース720a、720bに信号(例えば、磁束)を通信可能に結合するように配置された、インターフェース(例えば、誘導インターフェース)718a、718bの対を含む。QFP704の第1の材料ループ712a及び第2の材料ループ712bは、例えば、臨界温度以下で超伝導を生じる材料からなり得る。
QFPラッチ706a、706bの第1及び第2のセット又は列の第1のQFPラッチ706a、706bは、それぞれ、第1の材料ループ722a(図7Aに1つのみをコールアウトする)と、第1の材料ループ722aに介挿された第2の材料ループ722b(図7Aに1つのみをコールアウトする)と、第2の材料ループ722bに介挿されたジョセフソン接合724a、724bの対(図7Aに一対のみをコールアウトする)とを含む。第1のループは、例えばOFFSETと呼称する信号を受信するインターフェース(例えば、誘導インターフェース)725を含む。第2のループ722bは、例えばLATCH1又は(LATCH1)と呼称する信号を受信するインターフェース(例えば、誘導インターフェース)726を含む。第1のQFPラッチ706a、706bの第2のループ722bのインターフェース726に相反の信号LATCH1又は(LATCH1)を供給することによって、第1のループ722aに、相反の電流フロー(例えば、第1のQFPラッチ706a、706bの第1のループ722aに矢印で示すように、時計方向及び半時計方向)を確立することができる。第1の材料ループ722aは、QFPラッチ706a、706bのセット又は列のうちの個別の第2のQFPラッチの、又はQFP-DAC 702a、702bの、いずれかのインターフェース730(図7Aに1つのみをコールアウトする)に信号(例えば、磁束)を通信可能に結合するように配置された、更なるインターフェース(例えば、誘導インターフェース)728(図7Aに1つのみをコールアウトする)を含む。第1のQFPラッチ706a、706bの第1の材料ループ722a及び第2の材料ループ722bは、例えば、臨界温度以下で超伝導を生じる材料からなり得る。
QFP-DAC 702a、702bはそれぞれ、第1の材料ループ738a(図7Aに1つのみをコールアウトする)と、第1の材料ループ738aに介挿された第2の材料
ループ738b(図7Aに1つのみをコールアウトする)と、第2の材料ループ738bに介挿されたジョセフソン接合740a、740bの対(図7Aに一対のみをコールアウトする)とを含む。第1のループ738aは、例えばQFP-DAC 702a、702bに記憶された信号を読み出す複数のインターフェース(例えば、3つの誘導インターフェース)742を含む。第2のループ738bは、QFP-DAC 702a、702bの値をリセットするように動作可能な信号、例えば、RESETと呼称する信号を受信するインターフェース(例えば、誘導インターフェース)744を含む。QFPラッチ706a、706bのセット又は列は、QFP704を介して受信した信号をQFP-DAC
702a、702b内に分配するように動作可能であり、当該信号は最終的にQFP-DAC 702a、702bから読み出され得る。QFP-DAC 702a、702bの第1の材料ループ及び第2の材料ループは、例えば、臨界温度以下で超伝導を生じる材料からなり得る。
ループ738b(図7Aに1つのみをコールアウトする)と、第2の材料ループ738bに介挿されたジョセフソン接合740a、740bの対(図7Aに一対のみをコールアウトする)とを含む。第1のループ738aは、例えばQFP-DAC 702a、702bに記憶された信号を読み出す複数のインターフェース(例えば、3つの誘導インターフェース)742を含む。第2のループ738bは、QFP-DAC 702a、702bの値をリセットするように動作可能な信号、例えば、RESETと呼称する信号を受信するインターフェース(例えば、誘導インターフェース)744を含む。QFPラッチ706a、706bのセット又は列は、QFP704を介して受信した信号をQFP-DAC
702a、702b内に分配するように動作可能であり、当該信号は最終的にQFP-DAC 702a、702bから読み出され得る。QFP-DAC 702a、702bの第1の材料ループ及び第2の材料ループは、例えば、臨界温度以下で超伝導を生じる材料からなり得る。
QFP-DACはそれぞれ、第1の材料ループ738aに介挿された第3の材料ループ738c(図7Aに1つのみをコールアウトする)と、第3の材料ループ738cに介挿されたジョセフソン接合746a、746bの対(図7Aに一対のみをコールアウトする)とを含む。第1のループ738aは、信号、例えばTIPと呼称する信号を受信するインターフェース(例えば、誘導インターフェース)736aを含む。第3のループ738cは、信号、例えばLATCH2と呼称する信号を受信するインターフェース(例えば、誘導インターフェース)736bを含む。QFPラッチ706a、706bの第1のループ722aに相反する電流フローを確立することによって、相反する電流フロー(例えば、QFP-DAC 702a、702bの第1のループ738aに矢印で示すように、時計方向及び半時計方向)を確立し得る。QFP-DAC 702a、702bの第1の材料ループ738a、第2の材料ループ738b及び第3の材料ループ738cは、例えば、臨界温度以下で超伝導を生じる材料からなり得る。
図7Bは、少なくとも1つの例示された態様による、デジタル/アナログ変換器(DAC)に結合された、ボディ磁束(アドレス)によって制御される量子磁束パラメトロンデマルチプレクサ(QFP-Demux)回路700bを示す。特に、図7BはQFP demux木の最終ステージを示す。
図7Bに示す構造の多くは、図7Aに示す構造と同様、又は更には同一であり、それ故、同じ参照番号を付す。簡潔さ、したがって明確さのために、図7Aと図7Bとの重要な相違点のみを以下に説明する。
図7Aの態様とは対照的に、図7Bの態様は、第1のQFPラッチ706a、706bの両方に同じLATCH1信号を供給し、第1のQFPラッチ706a、706bの両方に同じOFFSET信号を供給せずに、ADDR1及び(ADDR1)と呼称する、相反するアドレス信号を、アドレス線を介して第1のQFPラッチ706a、706bに供給することによって、電流フローの方向を制御する。
なお、デマルチプレクサはブロードキャストモードでも動作し、また、デマルチプレクサは、OFFSET線を使用して、木の途中で開始する信号を生成することができる。デマルチプレクサは、正のパルス及び負のパルスをロードすることができる。リセットは、SFQ-DACと同じ方法で実現される。任意選択により、QFP-DACのジョセフソン接合をオーバーバイアスすることによって、QFP-DACのすべてをアンロードすることができ、その場合に、バイアス電流を変動させながら、QFP-DACのジョセフソン接合を抑制して、準安定の磁束量子を解放させる。バイアス電流の十分な変動は、既知の状態を生じ得る。
QFP demuxは、直接アドレス指定を用いることにより、約5ビットによって崩壊し得る(図7Bを参照)。例えば、5つのアドレス線をQFPボディ内に対数的に集約することができる。木の物理的に大きい部分(例えば、第1のより少ないアドレス)を処理するのに、このことを有利に利用し得る。
態様によっては、QFP-DACを制御されないMFQモードで動作させて、DAC接合を分岐させずにティッピング中にオーバー電流バイアスすることにより、ローディング速度を増大させる。このことは、例えば、読出しチェーンにおいて他ならぬ非線形増幅器として用いられるQFP-DACにとって有用となり得る。
LATH及び(LATCH)の対の実装は、グローバルなLATCHOFFSET線(図7Bにおいて不図示)と、木階層ごとの単一のLATCHとによって最適になされる。
LATCHによってアドレスされるデマルチプレクサを、読出しに用いられ得るマルチプレクサとして動作させることが可能である。
また、真に配線が制限されていれば、QFP DACの複合ジョセフソン接合(CJJ)を意図的に非対称にして、ラッチによってアドレスされる実装におけるグローバルなオフセット線の省略を可能にし得る(図7A)。しかし、そうであれば、「オフセット」をそれ以上、オン及びオフにトグルさせることができないため、マージンが低下することとなる。
設計に際して、QFP demux回路に、同等のSFQ demux回路の3分の1~2分の1のローディング帯域幅を備えることが可能である。
新たなリセット手法は、図7A及び/又は図7BのQFP demux回路の一部として実装され得る。特に、この手法は、各ループに並列な4つの分岐された接合を利用することが可能であり、当該接合は、他の方法では実現し得ないほど改善されたリセットを与えるように等しくバイアスされる。これを、接合及び主ループの両方が抑制された直流SQUIDとして実効的に考えることができる。接合の抑制によって、非対称性問題とβが制限された変調とが解消する。非対称性の存在下において、当該リセットは通常の分流リセットよりも若干良好のようである。QFP-DACがあれば、MAX-SFQをペナルティなしに大幅にオーバー設計することができ、それにより、リセット接合サイズを低減し、より確実なリセットを達成することができる。このリセットの恩恵は、分岐2接合リセットが2つの接合の非対称性に依存する最終的な状態をとる間に、ループ内の有意な非対称に対してもゼロ磁束量子にリセットされることである。
高速ロックイン式測定に対する十分に短い電源パルスの使用は、例えば、永久磁石メモリに使用される数十ミリ秒から数十マイクロ秒の典型的な冷却時間の低減を容易にし得る。
図8は、図7Aのラッチ制御QFP demux回路に関連する信号のプロット800を示す。
特に、プロット800は、demuxを備えないQFP DACのWRSPICEシミュレーションであり、demuxは磁束入力としてシミュレートされる。
プロット800は、3つのパルスがQFP-DAC内にロードされる際の、プロット800の底部付近の位相802及び電流804の値を示す。プロット800はまた、偽demux入力信号806、ラッチ信号808、チップパルス810及びバイアス電流812
の値を示す。プロット800はまた、QFP接合位相814の値を示す。なお、QFP-DACを反転可能に動作させるようにチップ線を介して適正な入力信号が供給されなかったために、QFP-DACにおいてリセットにノイズが多く、それ故、QFP-DACローディングは断熱的でない。入力信号(偽の最後のdemuxステージ)を反転する場合に、ループ内に汲み込まれる磁束はない。
の値を示す。プロット800はまた、QFP接合位相814の値を示す。なお、QFP-DACを反転可能に動作させるようにチップ線を介して適正な入力信号が供給されなかったために、QFP-DACにおいてリセットにノイズが多く、それ故、QFP-DACローディングは断熱的でない。入力信号(偽の最後のdemuxステージ)を反転する場合に、ループ内に汲み込まれる磁束はない。
ガルバニックな選択を伴わずにアドレッシングする多相磁束DACに有用な多接合超伝導量子インターフェースデバイス(SQUID)磁束ポンプ
既存のアーキテクチャは、X-Y-Zアドレス指定方式を用いてプログラムするDACを選択する。これらの配線の1つは、POWER線と呼称することがあるが、DAC SQUIDループにガルバニックに接続されている。しかし、POWER線からDACへのガルバニック接続は、例えば、ジョセフソンDAC又は高動的インダクタンス材料から構成されたDACを用いる場合に当該ガルバニック接続でなければ役立ち得るような、ガルバニックに共有されるインダクタンスなどの、いくつかの代替的なDAC内結合方式を使いにくいものにする。
既存のアーキテクチャは、X-Y-Zアドレス指定方式を用いてプログラムするDACを選択する。これらの配線の1つは、POWER線と呼称することがあるが、DAC SQUIDループにガルバニックに接続されている。しかし、POWER線からDACへのガルバニック接続は、例えば、ジョセフソンDAC又は高動的インダクタンス材料から構成されたDACを用いる場合に当該ガルバニック接続でなければ役立ち得るような、ガルバニックに共有されるインダクタンスなどの、いくつかの代替的なDAC内結合方式を使いにくいものにする。
ADDRESS及びTRIGGERと呼称する他の2つの配線は、DACを選択することに対する当該2つの配線の作用において縮退しており、これは当該2つの配線のバイアスの和が閾値を超えるとDACの選択が可能になる(POWERに左右される)ことを意味する。動作点において、POWER信号は、ADDRESS線及びTRIGGER線から見て直交しない。このように3つの相対的に非直交であるバイアスを用いる動作マージンは、ある意味で、動作マージンがX-Yアドレス指定を用いる場合のものに比して減少し、それ故、本手法の場合には、利用可能な動作マージンが1/(アドレス指定次数)程度に減少して、より高次のアドレス指定方式へうまくスケールしない。
これらの問題の両方は、以下に記載のアドレス指定方式によってある程度改善される。(1)回路にアドレスすることによるDACへのガルバニック接続が必要なく、(2)磁束ポンプの制御信号が相対的に、より直交的である。
図9は、少なくとも1つの例示された態様による、デジタル/アナログ変換器(DAC)902にアドレスする3接合2ループ磁束ポンプ回路900を示す。
示された3接合2ループ磁束ポンプ回路900は、2つのループ904a、904b(904と総称する)を含む。ループ904の各々は、ループ904のうちの連続して隣接するループによって共有される共有部906a、906b(906と総称する)を有する。3接合2ループ磁束ポンプ回路900は、3つのジョセフソン接合908a、908b、908cを含む。ループ904のうちの連続して隣接するループによって共有される、ループ904の共有部906の各々には、ジョセフソン接合部908a、908b、908cのうちの個別のものが介挿されている。3接合2ループ磁束ポンプ900のループ904の各々は、個別の蓄積インダクタンス910a、910bを有する。
2つのインターフェース912a、912bは、ループ904の個別の蓄積インダクタンス910a、910bに対して、当該蓄積インダクタンスが有する磁束Φxa、Φxbを選択的に通信可能に結合するように位置決めされている。各ループ904は、少なくとも臨界温度において超伝導を生じる材料から構成され得る。
DAC 902は、第1の多接合SQUID磁束ポンプ回路900のループ904bのうちの最端のものに結合されている。DACのループは、第1の多接合SQUID磁束ポンプ回路900の最端のループ904bによって共有される共有部906bを含むループ914を含む。DAC 902は、蓄積インダクタンス916を備える。DAC 902
の蓄積インダクタンス916は、磁気インダクタンス、動的インダクタンス、ジョセフソンインダクタンス、又は磁気インダクタンスと動的インダクタンスとジョセフソンインダクタンスのうちの2つ以上の組合せのうちの、少なくとも1つである。DAC 902は、少なくとも臨界温度において超伝導を生じる材料ループから構成され得る。
の蓄積インダクタンス916は、磁気インダクタンス、動的インダクタンス、ジョセフソンインダクタンス、又は磁気インダクタンスと動的インダクタンスとジョセフソンインダクタンスのうちの2つ以上の組合せのうちの、少なくとも1つである。DAC 902は、少なくとも臨界温度において超伝導を生じる材料ループから構成され得る。
図9は、2ループ3接合磁束ポンプが単一の超伝導蓄積インダクタに接続された、最も基本的な具体例である。インダクタ及び磁束ポンプ接合の大きさは、DACの最大の有用な用量を決定する。図10は、図9の3接合2ループ磁束ポンプについての、プログラミング/デプログラミングパターンである供給磁束波形1002及び1004を示す。併せて示す図9の接合908cのジョセフソン位相1006は、ループ内磁束量子の総数の2π倍である。
図10に示すプログラミング動作の一モードは、供給磁束Φxaをどのように用いて908a/908bのループに対して磁束を押し込み、及び押し出すことができるか、供給磁束Φxbをどのように用いて908b/908cのループに対して同様にすることができるかを示す。クロックΦxaの位相がΦxbに対してπ/2だけ進んだ状態で合わせて動作させる場合に、プログラミング信号のサイクルごとに1つのΦ0を用いて、ポンプによってDAC内に磁束が押し込まれる。ΦxaがΦxbに対してπ/2だけ遅れている場合は、ループから磁束が汲み出され、又はループに負の磁束が汲み込まれる。図10の3クロックパルスバーストは、NΦ0がループに汲み込まれ、2NΦ0がループから汲み出され、NΦ0が再度汲み込まれることを示す。
図11は、少なくとも1つの例示された態様による、デジタル/アナログ変換器(DAC)902にアドレスする4接合3ループ磁束ポンプ回路1100を示す。
4接合3ループ磁束ポンプ回路1100は、3接合3ループ磁束ポンプ900(図9)に類似しているが、ループが追加されている。同様、又は更には同一構造は、図9と付随する図12Aの説明とに用いられるものと同じ参照番号を用いて特定される。簡潔さ、したがって明確さのために、図11と図9との重要な相違点のみを以下に説明する。
示された4接合2ループ磁束ポンプは、第3のループ904c、第4のジョセフソン接合908d及び第3のループ904c内の第3の蓄積インダクタンス901cを追加する。第3のインターフェース912cは、第3のインダクタンス910cに対して、当該第3のインダクタンスが有する磁束Φxcを選択的に通信可能に結合するように位置決めされている。先に注記したように、各ループ904は、少なくとも臨界温度において超伝導を生じる材料から構成され得る。
図12Aは、少なくとも1つの例示された態様による、図11の4接合2ループ磁束ポンプに対するプログラミング/デプログラミングパターンについての、供給磁束波形1202~1206と最端の接合908dのジョセフソン位相1208とのプロット1200aを示す。
2つのループ及び3つのジョセフソン接合とともに3つのループ及び4つのジョセフソン接合を示すが、本明細書における教示は、更に多くのループ及びジョセフソン接合に対して拡張可能である。ループ数を増加させることによって、バイアスを供給せずにポンプ内に磁束を蓄積することが可能となり得、小数のクロックのアクティベーションにより、十分にループ内に磁束が押し込まれ得る。
ガルバニックな選択線(例えば、少なくともいくつかの既存の実装におけるPOWER線)を避ける都合の1つは、ガルバニックな選択線を設けることで、連続するDAC蓄積
ループを供給側の他のガルバニック接続と無関係にガルバニックに接続させ、このことが次いで他の不所望な電流帰還経路を生じ得ることである。このことは、ジョセフソンDAC又は大きなλの薄膜TiN、NbN、NbTiN若しくは粒状アルミニウムなどを有する、動的インダクタンスベースの蓄積要素を備えたマルチステージDACに特に有益となり得る。この場合に、分割比の設計は、連結された蓄積ループ内で共有インダクタンスを用い、少なくともいくつかの既存のアーキテクチャにおいてなされているようにそれぞれを連結されたワッシャに磁気結合させることを、避けることによって、簡略化され得る。
ループを供給側の他のガルバニック接続と無関係にガルバニックに接続させ、このことが次いで他の不所望な電流帰還経路を生じ得ることである。このことは、ジョセフソンDAC又は大きなλの薄膜TiN、NbN、NbTiN若しくは粒状アルミニウムなどを有する、動的インダクタンスベースの蓄積要素を備えたマルチステージDACに特に有益となり得る。この場合に、分割比の設計は、連結された蓄積ループ内で共有インダクタンスを用い、少なくともいくつかの既存のアーキテクチャにおいてなされているようにそれぞれを連結されたワッシャに磁気結合させることを、避けることによって、簡略化され得る。
図12Bは、少なくとも1つの例示された態様による、2つの磁束DAC間の直接的なガルバニック接続を含む回路1200の概略図である。接合1210及び1212は、例えば、図11の908dに対応する個別のDACへの入力接合である。分割比は、2つのDACループの共有インダクタンス1214、並びにそれらそれぞれの蓄積インダクタンス1216及び1218の値から決定することができる。回路1200bは、インダクタンス1220を含む。
複数の位相については、例えば図13に示すように、X-Y-Zアドレス指定方式が可能である。図13は、少なくとも1つの例示された態様による、複数のアドレス線1352を介して、個別のデジタル/アナログ変換器(DAC)902a、902b、902c、902d、902e、902f、902g、902h(902と総称する)にアドレスする8セットの4接合3ループ磁束ポンプ回路1100a、1100b、1100c、1100d、1100e、1100f、1100g、1100h(1100と総称する)を示す。
4接合3ループ磁束ポンプ回路1100は、例えば、4接合3ループ磁束ポンプ回路1100(図11)と同一であってもよい。DAC 902は、例えば、DAC 902(図11)と同一であってもよい。同様、又は更には同一構造は、図11と付随する図14の説明とに用いられるものと同じ参照番号を用いて特定される。簡潔さ、したがって明確さのために、構造の説明は繰り返されず、本説明は、4接合3ループ磁束ポンプ回路のセット又はアレイにアドレスするのに用らいれるX-Y-Zアドレス指定方式に着目する。
特に、8つのDAC 902は、(2+2+2)クロック線により動作する8つの3相磁束ポンプ1100を用いてアドレスされる。デバイスセットの中で、Nライン(図13では2つを、実線対破線によって示す)のうちの1つによって特定の相が動作する。選択を可能にして、各相に対する配線が、いずれのDACにアクセスするかを完全に特定する。各層において選択を行い、各色の実線又は破線を選択する。
第1の制御線セットは、例えば多接合SQUID磁束ポンプ回路1100a~1100dの第1のコラムである、第1の多接合SQUID磁束ポンプ回路サブセットにアドレスする第1の制御線サブセットと、例えば多接合SQUID磁束ポンプ回路1100e~1100hの第2のコラムである、第2の多接合SQUID磁束ポンプ回路サブセットにアドレスする第2の制御線サブセットとを含み得る。
例えば、第1の制御線サブセットは、第1のサブセットの各多接合SQUID磁束ポンプ回路1100a~1100dの第1のループの個別のインターフェースに結合された第1の制御線1352aと、第1のサブセットの各多接合SQUID磁束ポンプ回路1100a~1100dの第2のループの個別のインターフェースに結合された第2の制御線1352bと、第1のサブセットの多接合SQUID磁束ポンプ回路1100a~1100dの第3のループの個別のインターフェースに結合された第3の制御線1352cとを含み得る。
例えば、第2の制御線サブセットは、第2のサブセットの各多接合SQUID磁束ポンプ回路1100e~1100hの第1のループの個別のインターフェースに結合された第1の制御線1352dと、第2のサブセットの各多接合SQUID磁束ポンプ回路1100e~1100gの第2のループの個別のインターフェースに結合された第2の制御線1352eと、第3のサブセットの多接合SQUID磁束ポンプ回路1100e~1100hの第3のループの個別のインターフェースに結合された第3の制御線1352fとを含み得る。
第1の制御線セット1352a~1352f(1352と総称する)はNctrl個の制御線を含むことができ、ここでNctrl=2×Nであり、総数Nfp個の多接合SQUID磁束ポンプが存在し、Nfpは2(N+1)に等しい。
制御回路1360は、通信可能に結合されて、多接合SQUID磁束ポンプ回路1100のループに対して直流(DC)バイアスを用いずに磁束信号の多相高周波(RF)クロッキングを実行するように動作可能である。
磁束信号の多相高周波(RF)クロッキングによって、第1の多接合SQUID磁束ポンプのループを通して磁束が順次DAC 902に押し込まれる。磁束信号の多相高周波(RF)クロッキングによって、多接合SQUID磁束ポンプ回路1100のループを通して磁束が順次DAC 902から押し出される。磁束信号の多相高周波(RF)クロッキングの相の総数は、DAC 902内への、多接合SQUID磁束ポンプ回路1100のループの総数Nに等しい。
例えば、制御回路1360は、第1のN個のインターフェースを介して多接合SQUID磁束ポンプ回路1100の連続するループに磁束信号を順次供給することができ、ここで各インターフェースに供給される個別の磁束信号は、多接合SQUID磁束ポンプ回路1100の直線状に連続するループに沿った直後のループに供給される個別の磁束信号に対してπ/2だけ進んでいる。
また例えば、制御回路1360は、第1のN個のインターフェースを介して多接合SQUID磁束ポンプ回路1100の連続するループに磁束信号を順次供給することができ、ここで各インターフェースに供給される個別の磁束信号は、多接合SQUID磁束ポンプ回路1100の直線状に連続するループに沿った直後のループに供給される個別の磁束信号に対してπ/2だけ遅れている。
一般に、n相クロッキング方式を用いると、不完全なパターン(例えば、相のうちの1つ以上においてクロック信号が欠落するパターン)が、ポンプを介した磁束量子の送信に干渉する。少なくとも、いくつかのパラメータ値については、またクロックのいくつかの組み合わせについては、この干渉は完全ではなく、部分的なクロッキングによってパルスを送信することができる。ただし、例えば通常のX-Y-Z選択動作を有効にするために他の休止配線上でブロッキングパルスを効果的に用いることができる。このことを図14のプロット1400に示す。
図14は、少なくとも1つの例示された態様による、図11の4接合2ループ磁束ポンプに対するプログラミング/デプログラミングパターンについての、供給磁束波形と最端の接合908dのジョセフソン位相とのプロット1400を示す。
特に、プロット1400は、3つのクロック信号1402、1404及び1406と、X-Y-Z選択性能を示す、磁束ポンプにおける最後尾のジョセフソン接合908dの1つの位相1408とを示す。特に、最後のシーケンスは、第3のクロック相に逆の大きさ
のブロッキングパルスを使用する。
のブロッキングパルスを使用する。
当該シーケンスは、DACの正常な一アドレッシングを示し、磁束ポンプの出力接合における付随した進相と、進相を生じない3つの部分的(2/3)な選択とを伴っている。第3の部分的な選択は、障害の場合であり、DACのアドレッシングを防止するブロッキングパルス(逆の大きさのクロックパルス)を必要とする。ブロッキングパルスの必要性は、X-Y-Zアドレス指定方式を制限しないが、並列DACローディング方式を計算する際には付加的な制約を課す。
図9~14と付随する説明とによって、少なくとも多接合超伝導量子インターフェースデバイス(SQUID)磁束ポンプが、N個のループであって、Nは2以上の整数であり、各ループは少なくとも臨界温度において超伝導を生じる材料を含み、ループの各々は連続して隣接するループによって共有された部分を有する、N個のループと、M個のジョセフソン接合であって、MはNより大きく、連続して隣接するループによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも1つが介挿されており、ループの各々は個別の蓄積インダクタンスを有する、M個のジョセフソン接合と、個別のループに対して当該ループが有する磁束を選択的に通信可能に結合するように位置決めされた第1のN個のインターフェースと、を備え得ることは明確である。多接合SQUID磁束ポンプのループは、ループの直線状のアレイを形成する。数Nは、例えば両端を含めて2~4である、整数であり得る。数Mは、和N+1に等しい。
DACは多接合SQUID磁束ポンプの最端のループに結合されており、当該DACは材料ループ及び蓄積インダクタンスを備える。DACのループは、多接合SQUID磁束ポンプの最端のループによって共有される部分を含む。インターフェースはそれぞれ、多接合SQUID磁束ポンプの個別のループの蓄積インダクタンスに近接して配置された、個別の誘導インターフェースであり得る。
図15は、少なくとも1つの例示された態様による、複数の多接合超伝導量子インターフェースデバイス(SQUID)磁束ポンプを動作させる方法1500を示す。
本方法は、1502において、例えば、電源の投入、問題の提供、又はルーチン又はプログラムを呼び出すことによる起動のときに開始される。
1504において、コントローラ回路は、磁束信号を、個別の第1のインターフェースを介して多接合SQUID磁束ポンプの第1のループに供給する。1506において、コントローラ回路は、次いで、順次、磁束信号を、個別の第2のインターフェースを介して多接合SQUID磁束ポンプの第2のループに供給し、第2のループに供給される磁束信号は、第1のループに供給される第1の磁束信号に対して位相がずれている。
任意選択により、磁束ポンプは第3のループを含み、1508において、コントローラ回路は、磁束信号を、個別の第3のインターフェースを介して第1の多接合SQUID磁束ポンプの少なくとも第3のループに順次供給する。第3のループに供給される磁束信号は、第2のループに供給される磁束信号に対して位相がずれている。
任意選択により、磁束ポンプは第4のループを含み、1510において、コントローラ回路は、磁束信号を、個別の第4のインターフェースを介して第1の多接合SQUID磁束ポンプの少なくとも第4のループに順次供給する。第4のループに供給される磁束信号は、第3のループに供給される磁束信号に対して位相がずれている。
例えば、コントローラ回路は、個別の第1のインターフェース、第2のインターフェー
ス及び第3のインターフェースの各々に個別の磁束信号を供給することができ、当該磁束信号は、多接合SQUID磁束ポンプの直線状に連続するループに沿った直後のループに供給される個別の磁束信号に対してπ/2だけ位相がずれている。
ス及び第3のインターフェースの各々に個別の磁束信号を供給することができ、当該磁束信号は、多接合SQUID磁束ポンプの直線状に連続するループに沿った直後のループに供給される個別の磁束信号に対してπ/2だけ位相がずれている。
多接合SQUID磁束ポンプの第1のループ、第2のループ及び任意選択による更なる(例えば、第3の)ループに磁束信号を供給することは、多接合SQUID磁束ポンプのループを通して磁束を順次デジタル/アナログ変換器(DAC)に押し込む、磁束信号を供給することを含み得る。例えば、コントローラ回路は、多接合SQUID磁束ポンプの第1のループ、第2のループ及び第3のループに磁束信号を供給することができ、ここで個別の第1のインターフェース、第2のインターフェース及び第3のインターフェースの各々に供給される個別の磁束信号は、多接合SQUID磁束ポンプの直線状の連なりに沿った直後のループに供給される個別の磁束信号に対してπ/2だけ進んでいる。
これに代えて、多接合SQUID磁束ポンプの第1のループ、第2のループ及び任意選択による更なる(例えば、第3の)ループに磁束信号を供給することは、多接合SQUID磁束ポンプのループを通して磁束を順次デジタル/アナログ変換器(DAC)から押し出す、磁束信号を供給することを含み得る。例えば、コントローラ回路は、多接合SQUID磁束ポンプの第1のループ、第2のループ及び第3のループに磁束信号を供給することができ、ここで個別の第1のインターフェース、第2のインターフェース及び第3のインターフェースの各々に供給される個別の磁束信号は、多接合SQUID磁束ポンプ内のループの直線状の連なりに沿った直後のループに供給される個別の磁束信号に対してπ/2だけ遅れている。
第1の多接合SQUID磁束ポンプの第1のループ、第2のループ及び第3のループに磁束信号を供給することは、第1の制御線、第2の制御線及び第3の制御線を介して第1の符号及び第1の大きさを有する磁束信号を供給することと、第1の多接合SQUID磁束ポンプの第1のループ、第2のループ及び第3のループに磁束信号を供給することに続いて、第4の制御線を介して第2の多接合SQUID磁束ポンプのループのうちの少なくとも1つに、第2の符号及び第1の大きさを有する磁束信号を供給することとを含むことができ、第2の符号は第1の符号と逆である。
方法1500は、例えば再度起動されるまで1512において停止する。
図16は、少なくとも1つの例示された実施形態による、複数の多接合超伝導量子インターフェースデバイス(SQUID)磁束ポンプを動作させる方法1600を示す。
本方法は、1602において、例えば、電源の投入、問題の提供、又はルーチン又はプログラムを呼び出すことによる起動のときに開始される。
コントローラ回路は、1604における、個別の第1のインターフェースを介した、多接合SQUID磁束ポンプの第1のループへの、第1の符号及び第1の大きさを有する磁束信号の供給と、1606における、個別の第2のインターフェースを介した、多接合SQUID磁束ポンプの他のループのすべてへの、第1の符号及び第1の大きさを有する磁束信号の供給とを同時に行い、ループのすべてに供給される磁束信号は互いに同相である。
他のループのすべてに第1の符号及び第1の大きさを有する磁束信号を供給することは、個別の、第1の制御線、第2の制御線及び第3の制御線を介して、第1の多接合SQUID磁束ポンプの第1のループ、第2のループ及び少なくとも第3のループに、第1の符号及び第1の大きさを有する磁束信号を供給することを含み得る。
方法1600は、例えば、再度起動されるまで1608において停止する。
磁束DACをリセットすることは、図16Bのプロット1600bに示された、1つの単純なリセット方式として実行するには困難な動作であり、同時にクロック相1610、1612及び1614をすべてアクティブにし、しかもDACをデプログラムするために同相にすることを含む(1616を参照)。図16Bに示すように、初期クロックシーケンス1618はDACループをプログラムし、後続の第2のシーケンス1620がこれをアンロードする。第2のシーケンスの本質的な差は、プログラミングシーケンスのスタガード状パルスとは対照的に、パルスが同時に発生することである。同時に発生すると、磁束に好ましい方向が存在しないため、いずれの方向のパルスもアンロードする。それ故、DACは、説明したように、まずクロックシーケンスを用いてプログラムされる。次いで、同時にクロックを動作させることによって、DACを空にする。
代替の方式は、設計容量が等価であるDACに対して機能するものとなるが、DACをオーバーフィルし、DACを容量に到達させ、その後、DACを既知の量だけデプログラムすることを試みるものである。種々のDACの設計容量が互いに異なる場合でも、この手法を適用することができ、簡単にはいくつかのDACに対するプログラミングの開始点を中間のスケールではなく、例えば、+10Φ0にできることであり得る。実際、すべてのDACを容量まで満たして、その後デプログラムせずに、容量まで満たされた状態を開始点として扱うことが可能である。ただし、本手法は不都合にも、Φ0の総数を増加させやすく、磁束ポンプは所定のプロセッサ状態を達成するように送信しなければならない。
容量を基準点として使用することは、DACの容量が2つのレベル間のちょうど境界上にあってDACの問題を回避しないため、確率的に、次のリセットで起こり得る2つの状態のいずれか一方となることになる。この挙動は、名目上リセットされたときにちょうど異常状態となったDACにとって、カスタマイズされたDACごとのリセット回復を実行することによって処置され得る。磁束ポンプがDACを容量までプログラムする(又は何か他のリセット方式)のに使用された場合に、このことには、リセット回復シーケンスにおいてカスタマイズされたレベルで個々の磁束ポンプを動作させることによって、同様に対処することができる。
X-Y-Zアドレス指定のマルチコアプロセッサへの拡張
前述のX-Y-Zアドレス指定方式は、マルチコアを備えた、例えば量子プロセッサである、プロセッサの場合へと拡張することが可能である。特に、2つ以上の直列のプロセッサコアを追加することにより、同一の信号線(例えば、特定のデバイスを駆動するIO線)の一部を使用することが可能となる。
前述のX-Y-Zアドレス指定方式は、マルチコアを備えた、例えば量子プロセッサである、プロセッサの場合へと拡張することが可能である。特に、2つ以上の直列のプロセッサコアを追加することにより、同一の信号線(例えば、特定のデバイスを駆動するIO線)の一部を使用することが可能となる。
信号線は、サンプルホールダ、キャリアPCB又はマルチチップモジュール上に直列に接続されてもよく、一方で個々のコアは、組み立ての前に別々に試験及び較正されてもよい。
こうしたマルチコアプロセッサの態様例は、各コアが量子ビットのセルの配列である、N個のコアを有し得る。Nは2以上とし得る。量子ビットのセルは、Q個の量子ビット、例えば8つの量子ビットを有し得るとともに、コアはC個のセル、例えば24個のセルを有し得る。
セル当たり8つの量子ビットを備える態様において、量子ビット当たり9つのDACが存在し、したがって、セル内に5つのトリガ線と15個のアドレス線と1つの共通の電源線が存在する。電源線はタイルのアレイを選択し、アドレス線及びトリガ線は、異なるセ
ルアレイ間で共有され得る。8つの量子ビットを有するセルをコア当たり24セルとN個のコアとを備えた態様を考えると、9×8×(24×24)*N=41,472N個のアドレスされるDACが存在する。16のコアの場合、例えば、661,248個のDACが存在する。例示の目的のみのために、ここでは16個のコアを備えた態様を説明し、当業者であれば、より少ないコア数も、より多いコア数も可能であることがわかる。
ルアレイ間で共有され得る。8つの量子ビットを有するセルをコア当たり24セルとN個のコアとを備えた態様を考えると、9×8×(24×24)*N=41,472N個のアドレスされるDACが存在する。16のコアの場合、例えば、661,248個のDACが存在する。例示の目的のみのために、ここでは16個のコアを備えた態様を説明し、当業者であれば、より少ないコア数も、より多いコア数も可能であることがわかる。
X-Y-Zアドレス指定は、配線数の3乗根の小数切上げを3倍することを要し、上記の例では264である。レイアウトをより規則的にするために、ユーザ電源線が各プロセッサコア上のセルの四半分を選択することを可能としてよく、上記例では64個の電源配線があり、各配線は6×24=144個のセルを選択する。144個のセルがグループをなして各DACにアドレスするためには、24×5=120個のトリガ線と、6×15=90個のアドレス線とが必要である。したがって、上記の例では、すべてのDACのX-Y-Zプログラミングに対する配線総数は64+120+90=274である。
ブレイド制御線
図17Aは、4つのデジタル/アナログ変換器(DAC)セット1700a、1700b、1700c、1700d(1700と総称する)と、DAC 1704(i,j)の各々に個別にアドレスするように配置された複数の信号線1702a~1702c(1702と総称し、明確さのために図17Aでは3つのみをコールする)とを示す(iは1~nの整数であり、jは1~nの整数であり、図示の明確さのために図17Aでは6のみをコールアウトし、1704と総称する)。制御回路1708は、少なくとも1つの例示された態様に従って、信号線1702の個別の対と4つの電源線(不図示)のうちの1つとを介して、DAC 1704のうちの選択されたものに信号を供給するように通信可能に結合されている。
図17Aは、4つのデジタル/アナログ変換器(DAC)セット1700a、1700b、1700c、1700d(1700と総称する)と、DAC 1704(i,j)の各々に個別にアドレスするように配置された複数の信号線1702a~1702c(1702と総称し、明確さのために図17Aでは3つのみをコールする)とを示す(iは1~nの整数であり、jは1~nの整数であり、図示の明確さのために図17Aでは6のみをコールアウトし、1704と総称する)。制御回路1708は、少なくとも1つの例示された態様に従って、信号線1702の個別の対と4つの電源線(不図示)のうちの1つとを介して、DAC 1704のうちの選択されたものに信号を供給するように通信可能に結合されている。
例示された態様において、DACの各セット1700a~1700dにおけるDAC 1704は、複数のロウ(例えば、図面の紙面を水平に亘って延在する)及び複数のコラム(例えば、図面の紙面を垂直に亘って延在する)を備えた個別の二次元アレイに配列されている。各DACセット又はアレイ1700a~1700dは、4つの信号線(不図示)のうちの個別のものを介して制御又は選択され、それを参照の便宜のために「電源線」と呼称し得る。同様に、各DACセット又はアレイ1700a~1700dを電源ドメインと呼称することがあり、電源ドメインにおける各DACは同じ電源線によって制御又は選択される。各DACセット又はアレイ1700a~1700dのDAC 1704は、6×6グリッド、又はDAC 1710a、1710bからなるカルテット(2つのみをコールアウトし、1つはセット又はアレイ1700aのもの、1つはセット又はアレイ1700bのものであり、1710と総称する)のアレイ(すなわち、4つのDAC)、DAC 1710の合計36個のカルテットと、電源ドメイン当たり合計144個のDAC
1704(例えば、DACセット又はアレイ1700a~1700d)に、配置又は配列され得る。一般に順序配列として示すが、本明細書で説明する手法及び構造の多くは、DACの非順序配列又はセット、及び/又は他のデバイスを用いて利用することができる。
1704(例えば、DACセット又はアレイ1700a~1700d)に、配置又は配列され得る。一般に順序配列として示すが、本明細書で説明する手法及び構造の多くは、DACの非順序配列又はセット、及び/又は他のデバイスを用いて利用することができる。
「電源線」に加えて、電源線と組み合わされて、4つの電源ドメイン1700a~1700dの144個のDAC 1704の各々に一意にアドレスする他の信号線1702が存在する。これらの更なる信号線1702を、参照の便宜のために「制御線」と呼称することがある。以下に図示及び説明するように、これらの制御線1702は、個別のセット若しくはアレイ又は電源ドメイン1700a~1700dを横切ってブレイドパターン又はブレイド構成に配置され、所定数のDAC 1704にアドレスする信号線1702の総数を比較的抑制して、非常に効率的なアドレス指定方式を達成する。例えば、Nsignal個の信号線1702は、4(Nsignal-1)2個のDAC 1704にアド
レスすることが可能であり、当該DACは、信号線1702の個別の対と1つの電源線とに通信可能に結合されて、制御回路1708により供給されると信号線1702の個別の対と1つの電源線とによって搬送される信号により制御される。それ故、制御回路1708は、信号線1702の対と4つの電源線のうちの1つとを介して、あらゆるDAC 1704に一意にアドレスすることができる。
レスすることが可能であり、当該DACは、信号線1702の個別の対と1つの電源線とに通信可能に結合されて、制御回路1708により供給されると信号線1702の個別の対と1つの電源線とによって搬送される信号により制御される。それ故、制御回路1708は、信号線1702の対と4つの電源線のうちの1つとを介して、あらゆるDAC 1704に一意にアドレスすることができる。
Nsignal個の信号線1702は、制御線セット1702及び電源線セット(不図示)を含むことが可能であり、各トリプレットは、制御線1702のうちの2つと電源線のうちの1つとの一意の組み合わせから構成される。信号線1702及び電源線はそれぞれ、少なくとも臨界温度において超伝導を生じる材料から構成され得る。
上述のように、DAC 1704は、複数の二次元アレイに配列されており、二次元アレイの各々は個別の複数のDAC 1704、複数の信号線1702及び第1の信号線サブセットを含み、第1の信号線サブセットの各信号線は、個別の二次元アレイのDACに通信可能に結合されている。第1の信号線サブセットの各信号線は、電源線と呼称される場合があり、個別の二次元アレイ又は電源ドメイン1700a~1700dのDACのすべてに通信可能に結合されている。各信号線1702は、制御線1702と呼称される場合があり、二次元アレイ1700a~1700dのうちの2つ以上の各々におけるDACサブセット1704に通信可能に結合されている。例えば、第2の信号線サブセットの各信号線1702は、二次元アレイ1700a~1700dのすべてのDACサブセットに通信可能に結合されている。
示されるように、第1の制御線は、第1のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々において個別のDACに通信可能に結合するように、第1のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々における少なくとも1つのDACに作動的に近接配置されている(例えば、磁束を伝達するのに十分に近い)。示されるように、第2の制御線は、第1のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々において個別のDACに通信可能に結合するように、第1のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々における少なくとも1つのDACに作動的に近接配置されている。第1の制御線及び第2の制御線は、共通のDACを用いずに、異なるDACに作動的に近接配置され得る。これに代えて、第1の制御線及び第2の制御線は、少なくとも1つの共通のDACを用いて、DACのうちの同じ少なくとも1つに作動的に近接配置され得る。
図17Bは、4つのデジタル/アナログ変換器(DAC)セット1700a、1700b、1700c、1700d(1700と総称する)と、例えば図17Aの1702a、1702b及び1702c(煩雑を避けるために図17Bでは特にコールアウトしない)からなる制御線1702とを示し、またブレイド制御線1702の方向を表す複数の斜め線を示す。
本手法は、有利にも、Nsignal個の制御線により4(Nsignal-1)2個のDACを制御することができる。
制御線1702のブレイディングに関して、第1の制御線は、第1のDAC二次元アレイ1700aの第1の斜め線1770aに沿って個別のDACに通信可能に結合するように、第1のDAC二次元アレイ1700aの第1の斜め線1770aに沿って各DACに近接配置されている。第1の制御線はまた、第2のDAC二次元アレイ1700bの第1の斜め線1770bに沿って個別のDACに通信可能に結合するように、第2のDAC二次元アレイ1702bの第1の斜め線1770bに沿って各DACに近接配置されている。同様に、第1の制御線はまた、第3のDAC二次元アレイ1700cの第1の斜め線1
770cと第4のDAC二次元アレイ1700dの第1の斜め線1770dとに沿って個別のDACに通信可能に結合するように、第3の二次元アレイ1700cの第1の斜め線1770cと第4のDAC二次元アレイ1700dの第1の斜め線1770dとに沿って各DACに近接配置され得る。
770cと第4のDAC二次元アレイ1700dの第1の斜め線1770dとに沿って個別のDACに通信可能に結合するように、第3の二次元アレイ1700cの第1の斜め線1770cと第4のDAC二次元アレイ1700dの第1の斜め線1770dとに沿って各DACに近接配置され得る。
第1のDAC二次元アレイ1700aのDACが複数のロウ及びコラムに配列されている場合に、第1のDAC二次元アレイ1700aの第1の斜め線1770aは、例えば、第1のDAC二次元アレイ1700aのすべてのロウ及びすべてのコラムに亘って延在し得る。第2のDAC二次元アレイ1700bのDACが複数のロウ及びコラムに配列されている場合に、第2のDAC二次元アレイ1700bの第1の斜め線1770bは、例えば、第2のDAC二次元アレイのすべてのロウ及びすべてのコラムに亘って延在し得る。同様に、第3のDAC二次元アレイ1700cの第1の斜め線1770cと第4のDAC二次元アレイ1700dの第1の斜め線1770dとは、例えば、第3のDAC二次元アレイ1700c及び第4のDAC二次元アレイ1700dのすべてのロウ及びすべてのコラムに亘って延在し得る。
態様によっては、第2の二次元アレイ1702bの第1の斜め線1770bは、第1の二次元アレイ1700aの第1の斜め線1770aに垂直であり、第3の二次元アレイ1700cの第1の斜め線1770cは、第2の二次元アレイ1700bの第1の斜め線1770bに垂直である。態様によっては、第4の二次元アレイ1700dの第1の斜め線1770dは、第1の二次元アレイ1700aの第1の斜め線1770aに垂直であり、第4の二次元アレイ1700dの第1の斜め線1770dは、第3の二次元アレイ1700cの第1の斜め線1770cに垂直である。
特に、第1の制御線は、第1のDAC二次元アレイ1700aの第1の斜め線1770aに沿った蛇行経路をたどり得る。第1の制御線は、第2のDAC二次元アレイ1700bの第1の斜め線1770bに沿った蛇行経路をたどり得る。第1の制御線は、第3のDAC二次元アレイ1700cの第1の斜め線1770cに沿った蛇行経路をたどり得る。第1の制御線は、第4のDAC二次元アレイ1700dの第1の斜め線1770dに沿った蛇行経路をたどり得る。同様に、更なる制御線は、第1、第2又は他のDAC二次元アレイ1700a~1700dの個別の斜め線に沿った蛇行経路をたどり得る。
制御線のブレイディングに関して、第2の制御線は、第1のDAC二次元アレイ1700aの第2の斜め線1772aに沿って個別のDACに通信可能に結合するように、第1のDAC二次元アレイの第2の斜め線1772aに沿って各DACに近接配置されている。第2の制御線はまた、第2のDAC二次元アレイ1700bの第2の斜め線1772bに沿って個別のDACに通信可能に結合するように、第2のDAC二次元アレイ1700bの第2の斜め線1772bに沿って各DACに近接配置されている。同様に、第2の制御線はまた、第3のDAC二次元アレイ1700cの第2の斜め線1772cと第4のDAC二次元アレイ1700dの第2の斜め線1772dとに沿って個別のDACに通信可能に結合するように、第3のDAC二次元アレイ1700cの第2の斜め線1772cと第4のDAC二次元アレイ1700dの第2の斜め線1772dとに沿って各DACに近接配置され得る。
第1のDAC二次元アレイのDACが複数のロウ及びコラムに配列されている場合に、第1のDAC二次元アレイ1700aの第2の斜め線1772aは、例えば、第1のDAC二次元アレイ1700aのすべてのロウ及びすべてのコラムに亘って延在し得る。これに代えて、第1のDAC二次元アレイ1700aの第2の斜め線1772aは、例えば、第1のDAC二次元アレイ1700aのロウのサブセット(すなわち、すべてより少ない)及び/又はコラムのサブセット(すなわち、すべてより少ない)に亘って延在し得る。
それ故、任意の所定の制御線がDAC二次元アレイ1700a~1700dの一部に亘って第1の斜め線に沿って延在し、次いで方向を切り替え、DAC二次元アレイ1700a~1700dの残りに亘って第2の斜め線に沿って延在し得る。第2の斜め線は、第1の斜め線からゼロでない角度、例えば直角すなわち90°で延在し得る。態様によっては、例えば十分に大きなDACアレイを備え、所定の制御線が、1つ、2つ、3つ又は更に多い斜め線に沿って延在してもよく、連続する各斜め線が前後の斜め線に対してゼロでない角度で延在する。逐次の角度はすべて同じとし得る、又は1つ以上の角度が大きさ及び/又は方向を互いに違え得る。例えば、ゼロでない角度は、例えば、90°、60°、45°又は30°を含むことができる。また、例えば、角度の方向は、前後の斜め線に対して、時計方向又は反時計方向とすることができる。それ故、制御線の一部は、1つ以上のDACセット又はアレイ1700a~1700dに亘る不法な、ジグザグの経路を取り得る。
それ故、任意の所定の制御線がDAC二次元アレイ1700a~1700dの一部に亘って第1の斜め線に沿って延在し、次いで方向を切り替え、DAC二次元アレイ1700a~1700dの残りに亘って第2の斜め線に沿って延在し得る。第2の斜め線は、第1の斜め線からゼロでない角度、例えば直角すなわち90°で延在し得る。態様によっては、例えば十分に大きなDACアレイを備え、所定の制御線が、1つ、2つ、3つ又は更に多い斜め線に沿って延在してもよく、連続する各斜め線が前後の斜め線に対してゼロでない角度で延在する。逐次の角度はすべて同じとし得る、又は1つ以上の角度が大きさ及び/又は方向を互いに違え得る。例えば、ゼロでない角度は、例えば、90°、60°、45°又は30°を含むことができる。また、例えば、角度の方向は、前後の斜め線に対して、時計方向又は反時計方向とすることができる。それ故、制御線の一部は、1つ以上のDACセット又はアレイ1700a~1700dに亘る不法な、ジグザグの経路を取り得る。
制御線のブレイディングに関して、第3の制御線は、第1のDAC二次元アレイ1700aの第3の斜め線1774a及び第4の斜め線1776aに沿って個別のDACに通信可能に結合するように、第1のDAC二次元アレイ1800aの第3の斜め線1774a及び第4の斜め線1776aに沿って各DACに近接配置されている。第4の斜め線は、第3の斜め線に対してゼロでない角度(例えば、垂直、直角、90°)で延在する。例えば、第1のDAC二次元アレイ1700aのDACが複数のロウ及びコラムに配列されている場合に、第1のDAC二次元アレイ1700aの第3の斜め線1774aは、第1のDAC二次元アレイ1700aの第1の複数のロウ及び第1の複数のコラムに亘って延在してよく、第1のDAC二次元アレイ1700aの第4の斜め線1776aは、第1のDAC二次元アレイ1700aの第2の複数のロウ及び第2の複数のコラムに亘って延在してよい。態様によっては、第1の複数のロウ及び第2の複数のロウの組み合わせは、第1のDAC二次元アレイ1700aのすべてのロウを含み、第1の複数のコラム及び第2の複数のコラムの組み合わせは、第1のDAC二次元アレイ1700aのすべてのコラムを含む。
第3の制御線はまた、第2のDAC二次元アレイの第3の斜め線及び第4の斜め線に沿って個別のDACに通信可能に結合するように、第2のDAC二次元アレイ1700bの第3の斜め線(不図示)及び第4の斜め線(不図示)に沿って各DACに近接配置されることが可能であり、第2のDAC二次元アレイの第4の斜め線は、第2のDAC二次元アレイの第3の斜め線に対してゼロでない角度(例えば、垂直、直角)で延在する。第3の制御線は、第3のDAC二次元アレイ1700cの第3の斜め線及び第4の斜め線に沿って個別のDACに通信可能に結合するように、第3のDAC次元アレイ(third dimensional array of DACs)1700cの第3の斜め線及び第4の斜め線に沿って各DACに更
に近接配置されることが可能であり、同様に、第3のDAC二次元アレイ1700cの第4の斜め線は、第3のDAC二次元アレイ1700cの第3の斜め線に対してゼロでない角度で延在する。第3の制御線はまた、第4のDAC二次元アレイ1700dの第3の斜め線及び第4の斜め線に沿って個別のDACに通信可能に結合するように、第4のDAC次元アレイ(fourth dimensional array of DACs)1700dの第3の斜め線及び第4の斜め線に沿って各DACに更に近接配置されることが可能であり、同様に、第4のDAC二次元アレイの第4の斜め線は、第4のDAC二次元アレイ1700dの第3の斜め線に対してゼロでない角度で延在する。
に近接配置されることが可能であり、同様に、第3のDAC二次元アレイ1700cの第4の斜め線は、第3のDAC二次元アレイ1700cの第3の斜め線に対してゼロでない角度で延在する。第3の制御線はまた、第4のDAC二次元アレイ1700dの第3の斜め線及び第4の斜め線に沿って個別のDACに通信可能に結合するように、第4のDAC次元アレイ(fourth dimensional array of DACs)1700dの第3の斜め線及び第4の斜め線に沿って各DACに更に近接配置されることが可能であり、同様に、第4のDAC二次元アレイの第4の斜め線は、第4のDAC二次元アレイ1700dの第3の斜め線に対してゼロでない角度で延在する。
本着想の態様においては、コラムごとに偶数個のDACが存在する場合と奇数個のDACが存在する場合とでわずかな差がある。図18は、任意に大きい線数へのスケーラビリティを有するブレイド交差対についての繰り返し可能なタイルを示す。
図18は、少なくとも1つの例示された態様による、DACのカルテット1800と、
3つの制御線1802a、1802b、1802cとを示す。DACのカルテット1800、3つの制御線1802a、1802b、1802c(1802と総称する)は、図17A及び図17Bの対応する構造と同様であってもよいし、更に同一であってもよい。図18は、カルテット1800のDACの各々に個別にアドレスする制御線1802の物理的配置をより良く示している。
3つの制御線1802a、1802b、1802cとを示す。DACのカルテット1800、3つの制御線1802a、1802b、1802c(1802と総称する)は、図17A及び図17Bの対応する構造と同様であってもよいし、更に同一であってもよい。図18は、カルテット1800のDACの各々に個別にアドレスする制御線1802の物理的配置をより良く示している。
カルテット1800は、第1のDAC 1804a,a、第2のDAC 1804a,b、第3のDAC 1804b,b、及び第4のDAC 1804b,aを含む。DACの各々は、材料ループと、材料ループに介挿されたジョセフソン接合対と、インターフェース対(例えば、誘導インターフェース)とを含む。
第1の制御線1802aは、カルテット1800の第1のDAC 1804a,a、第4のDAC 1804b,a、第3のDAC 1804b,b及び第2のDAC 1804a,bを、動作可能に近接して通過している。第1の制御線1802aは、第1のDAC1804a,a、第4のDAC 1804b,a、第3のDAC 1804b,b及び第2のDAC 1804a,bの相補的なインターフェースに動作可能に近接して当該相補的なインターフェースとの間に信号(例えば、磁束)を供給するインターフェース(例えば、誘導インターフェース)を含む。
第2の制御線1802bは、カルテット1800の第4のDAC 1804b,a及び第1のDAC 1804a,aを、動作可能に近接して通過している。第2の制御線1802bは、第4のDAC 1804b,a及び第1のDAC 1804a,aの相補的なインターフェースに動作可能に近接して当該相補的なインターフェースとの間に信号(例えば、磁束)を供給するインターフェース(例えば、誘導インターフェース)を含む。
第3の制御線1802cは、カルテット1800の第3のDAC 1804b,b及び第2のDAC 1804a,bを、動作可能に近接して通過している。第3の制御線1802cは、第3のDAC 1804b,b及び第2のDAC 1804a,bの相補的なインターフェースに動作可能に近接して当該相補的なインターフェースとの間に信号(例えば、磁束)を供給するインターフェース(例えば、誘導インターフェース)を含む。
図19は、少なくとも1つの例示された態様による、ブレイド配置の制御線を利用してDAC二次元セット(例えば、順序配列)内のDACに個別にアドレスする動作方法1900を示す。
方法1900は、1902において、例えば、電源の投入、問題の提供又は組み込みに応答して、又はルーチン又はプログラムを呼び出すことによる起動に応答して開始する。
第1の期間中に、1904において、制御回路は、第1の電源線を介して第1のDACセット(例えば、電源ドメイン)に信号を供給する。
第1の期間中に、1906において、制御回路は、第1の制御線を介して第1のDACセットの第1のサブセットに信号を供給する。これは、第1の電源線を介した信号の供給と同時に実行される。
第1の期間中に、1908において、制御回路は、第2の制御線を介して第1のDACセットの第2のサブセットに信号を供給する。これは、第1の電源線を介した信号の供給及び第1の制御線を介した信号の供給と同時に実行される。第2のDACサブセットは、第1のDACサブセットと共通の単一のDACを有し、それ故、単一のDACは、1つの電源線と2つの制御線とのトリプレット(すなわち、3つの信号線)によって供給される
信号により、個別にアドレスされる。
信号により、個別にアドレスされる。
方法1900は、例えば、再度呼び出される、又は起動されるまで、1910において停止する。
低磁場磁気イメージング装置
量子アニールプロセッサに近接して、低温で磁場を計測することが望ましい。既存の態様は、直流SQUIDを利用してプロセッサ周辺の磁場を計測する。通常、35個の直流SQUIDに対して13個のバイアス線を利用し、バイアス線のうちの5つは、専用のフィルタリング及び電子基板を要する。量子プロセッサ上で直流SQUIDを取り去ると、磁力計は、単に古いフィルタ及び電子基板を維持する理由で残る。N個のSQUIDは、通常、約sqrt(N)個のバイアス線を要する。直流SQUIDは、まれに意図しない電圧状態にラッチアップすることがあり、不都合にもチップ上に熱を発生させる。更に、直流SQUID設計はボディインダクタンスを過度に大きくすることを制限し、これは変調深さが低下してSQUIDの磁場感度を制限するからである。
量子アニールプロセッサに近接して、低温で磁場を計測することが望ましい。既存の態様は、直流SQUIDを利用してプロセッサ周辺の磁場を計測する。通常、35個の直流SQUIDに対して13個のバイアス線を利用し、バイアス線のうちの5つは、専用のフィルタリング及び電子基板を要する。量子プロセッサ上で直流SQUIDを取り去ると、磁力計は、単に古いフィルタ及び電子基板を維持する理由で残る。N個のSQUIDは、通常、約sqrt(N)個のバイアス線を要する。直流SQUIDは、まれに意図しない電圧状態にラッチアップすることがあり、不都合にもチップ上に熱を発生させる。更に、直流SQUID設計はボディインダクタンスを過度に大きくすることを制限し、これは変調深さが低下してSQUIDの磁場感度を制限するからである。
シフトレジスタ内に掛止されたQFP磁力計、及びNDROを介した読出しを用いて、直流SQUIDへの依拠を有利に解消することができる。必要な追加線数は、任意数の直線的に接続されたQFP磁力計に対して約6である。二次元アレイQFP磁力計は、18線まで使用することができる。
QFP磁力計は、ボディがグランドプレーン下で活性状態にないQFPであり、したがってその縮退点は外部磁場の関数である。QFPの一回の読出しは0又は1のみを与え、そのようにQFPを何度も読み出す間にQFPボディ上の磁束バイアスが掃引され、0から1へ切り替わるまで出力がモニタされる。結果をtanh形状にフィッティングさせることにより、縮退点を極めて精度良く求めることができる(0の密度と1の密度とが等しい場合)。
+Φ0/2と+Φ0との間と、-Φ0/2と-Φ0との間とでQFPをアニールし、結果として得られる縮退点を平均することによって、非対称性を補償することができる。QFPアニール線のボディへの干渉を計測及び補償することが可能である。
QFP磁力計はまた、QFP磁力計が磁束バイアス線を計装されている場合、又は、供給された磁束がシフトレジスタ素子間の結合磁束未満である場合に、シフトレジスタの要素として使用することができる。
これにより、例えば、QFP磁力計のグリッドを、一度にQFPを読み出す磁場イメージングに用いられるX-Yシフトレジスタとして設定することができる。最も簡単な方法で各QFPの縮退点を個別に見つけなければばらない。QFPはまた、磁場が十分に小さく、かつ各コラムに対する磁束バイアスが、並列にコラムのQFPの縮退点を見つけるように走査される場合に、一度に1つのコラムが読み出せる。
最も簡単な方法は、既存のX、Y、小型、中型及び大型の直流SQUIDを、同等のQFPバージョンに置き換えることである。ボディは、SQUIDが近傍のSQUIDに、又はSQUIDをプロセッサの外部のシフトレジスタに接続して外部のシフトレジスタのコーナにおいてNDROにプラグインするようにする小さなシフトレジスタに、通信可能に結合されることを除いては、同じとなる。
磁力計として作用する磁束バイアスを備えたQFPは、例えば、残留磁場の補償(例えば、9.2Kへのサイクル、冷却、4Kにおける読出し、補償、9.2Kへのサイクル、
冷却など)に使用され得る。
冷却など)に使用され得る。
少なくとも1つの態様において、システムは、第1の量子磁束パラメトロン(QFP)磁力計セットであって、第1のQFP磁力計セットの各QFP磁力計は、個別の第1の材料ループと、個別の第2の材料ループと、ジョセフソン接合対を備えた個別の複合ジョセフソン接合とを含み、個別の第1の材料ループ及び個別の第2の材料ループは臨界温度において超伝導を生じ、第2の材料ループは個別の第1の材料ループに介挿されており、個別のジョセフソン接合対は、第2の材料ループに介挿されていて、個別の第2の材料ループが個別の第1の材料ループに介挿されたノードに対して第2の材料ループ内で互いに並列であり、個別の第2の材料ループは、個別の複合ジョセフソン接合を制御する制御信号を誘導受信する個別の第2のループ誘導インターフェースを含み、個別の第1の材料ループは複数の第1のループ誘導インターフェースを含み、第1のループ誘導インターフェースのうちの少なくとも1つはグランドプレーンが介在することなく外部磁場からの磁束に晒されて、個別のQFP磁力計によって外部磁場を計測する、第1の量子磁束パラメトロン(QFP)磁力計セットと、第2のループ誘導インターフェースに制御信号を選択的に通信可能に結合するように配置された制御線セットと、外部磁場を計測するための磁束フィードバックに供される、第1のQFP磁力計セットのうちの各QFP磁力計の第1のループ誘導インターフェースのうちの少なくとも1つに磁束バイアスを選択的に通信可能に結合するように配置された磁束バイアス線セットと、を含む。態様によっては、第1のQFP磁力計セットのうちのQFP磁力計の各々について、第1のループ誘導インターフェースのうちの少なくともいくつかは、個別のQFP磁力計を、第1のQFP磁力計セットの、近傍のQFP磁力計の個別の第1のループ誘導インターフェースに結合する。
システムは、複数の量子ビット及び複数のカプラを備えたプロセッサチップであって、各カプラが個別の量子ビット対を選択的に通信可能に結合するように動作可能である、プロセッサチップを更に含むことができ、第1のQFP磁力計セットは外部磁界を検出するように配置されている。第1のQFP磁力計セットは、プロセッサチップの集積構成要素であり得る。磁束バイアス線を介して第1の磁力計セットのQFP磁力計に通信可能に結合された制御回路は、第1の磁力計セットのQFP磁力計の複数の読出しを行いながら、第1の磁力計セットのQFP磁力計の各々のボディに供給された磁束バイアスを掃引するように動作可能であり得る。制御回路は、複数の読出しに少なくとも部分的に基づいて、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求め得る。例えば、第1の磁力計セットのQFP磁力計の各々について、制御回路は、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求めるために、個別の読出し結果セットをtanh形状にフィッティングする。
制御回路は、第1のアニール線セットを介して第1の磁力計セットのQFP磁力計に通信可能に更に結合されて、+Φ0/2と+Φ0との間と、-Φ0/2と-Φ0との間とで第1の磁力計セットのQFP磁力計の各々をアニールするように動作可能であり得る。
制御回路は、アニール線/QFP磁力計干渉の計測値を更に求め、求まったアニール線/QFP磁力計干渉を補償し得る。
システムは、第1のQFP磁力計セットに通信可能に結合された第1のシフトレジスタを更に含み得る。第1のシフトレジスタは、第1のQFP磁力計セットのうちの個別のものに磁気的又はガルバニックに結合可能なシフトレジスタであるQFPベースのシフトレジスタの形態を取り得る。
システムは、複数の非破壊読出し(NDRO)を更に含み得る。
動作時に、制御回路は、第1のQFP磁力計セットのQFP磁力計の各々について、個別のQFP磁力計のボディに供給された磁束バイアスを掃引し、個別のQFP磁力計のボディに供給された磁束バイアスを掃引しながら、個別のQFP磁力計の複数の読出しを行うことが可能である。
動作時に、制御回路は、磁束バイアス信号を更に供給して、連続するシフトレジスタ要素間で量子磁束値を順次移動させることができる。
動作時に、制御回路は、複数の読出しに少なくとも部分的に基づいて、第1のQFP磁力計セットのQFP磁力計の各々についての個別の縮退点を更に求めることができる。複数の読出しに少なくとも部分的に基づいて第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求めることは、例えば、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求めるために、個別の読出し結果セットをtanh形状にフィッティングすることを含み得る。
動作時に、制御回路は、第1のアニール線セットを介して第1の磁力計セットのQFP磁力計に信号を更に供給して、+Φ0/2と+Φ0との間と、-Φ0/2と-Φ0との間とで第1の磁力計セットのQFP磁力計の各々をアニールすることができる。
動作時に、制御回路は、求まった計測値に少なくとも部分的に基づいて、アニール線/QFP磁力計干渉の計測値を更に求め、求まったアニール線/QFP磁力計干渉を補償することができる。
例示的な超伝導量子プロセッサ
図20は、本システム及び装置を実施するために使用され得る、量子アニール(及び/又は断熱量子計算)コンポーネント用に設計された例示的な超伝導量子プロセッサ2000の一部の概略図である。図20に示す超伝導量子プロセッサ2000の部分は、2つの超伝導量子ビット2001及び2002を含む。また、カプラ2010を介した量子ビット2001と量子ビット2002との間(すなわち、2つの局所相互作用を与える)の調整可能な結合(対角結合)を示す。図20に示すように、量子プロセッサ2000の部分は2つの量子ビット2001、2002及び1つのカプラ2010のみを含むが、当業者であれば、量子プロセッサ2000が任意数の量子ビットと、量子ビット間の情報を結合する任意数のカプラとを含み得ることがわかる。
図20は、本システム及び装置を実施するために使用され得る、量子アニール(及び/又は断熱量子計算)コンポーネント用に設計された例示的な超伝導量子プロセッサ2000の一部の概略図である。図20に示す超伝導量子プロセッサ2000の部分は、2つの超伝導量子ビット2001及び2002を含む。また、カプラ2010を介した量子ビット2001と量子ビット2002との間(すなわち、2つの局所相互作用を与える)の調整可能な結合(対角結合)を示す。図20に示すように、量子プロセッサ2000の部分は2つの量子ビット2001、2002及び1つのカプラ2010のみを含むが、当業者であれば、量子プロセッサ2000が任意数の量子ビットと、量子ビット間の情報を結合する任意数のカプラとを含み得ることがわかる。
図20に示すように、量子プロセッサ2000の部分は、量子アニール及び/又は断熱量子計算を物理的に実現するように実装され得る。量子プロセッサ2000は、量子プロセッサ2000の状態を構成及び制御するために使用される複数のインターフェース2021~2025を含む。インターフェース2021~2025の各々は、図示のように、プログラミングサブシステム及び/又は時間発展(evolution)サブシステムの一部とし
て、個別の誘導結合構造によって実現され得る。これに代えて、又はこれに加えて、インターフェース2021~2025は、例えば本明細書の他の箇所で詳述するように、ガルバニック連結構造によって実現され得る。実施形態によっては、インターフェース2021~2025のうちの1つ以上を、1つ以上のDACによって駆動してもよい。このようなプログラミングサブシステム及び/又は時間発展サブシステムは、量子プロセッサ2000から分離されてもよいし、局所的に含まれていてもよい(すなわち、量子プロセッサ2000を備えたオンチップ)であってもよい。
て、個別の誘導結合構造によって実現され得る。これに代えて、又はこれに加えて、インターフェース2021~2025は、例えば本明細書の他の箇所で詳述するように、ガルバニック連結構造によって実現され得る。実施形態によっては、インターフェース2021~2025のうちの1つ以上を、1つ以上のDACによって駆動してもよい。このようなプログラミングサブシステム及び/又は時間発展サブシステムは、量子プロセッサ2000から分離されてもよいし、局所的に含まれていてもよい(すなわち、量子プロセッサ2000を備えたオンチップ)であってもよい。
量子プロセッサ2000の動作において、インターフェース2021及び2024をそれぞれ使用して、磁束信号を量子ビット2001及び2002の個別の複合ジョセフソン接合2031及び2032内に結合し、これにより、系のハミルトニアンにおける調整可
能なトンネリング項(Δi項)を実現し得る。この結合は、ハミルトニアンの非対角結合項σxを与え、これらの磁束信号は「非局在信号」の例である。量子計算に用いられるハミルトニアン(及びハミルトニアンの項)の例は、例えば、米国特許出願公開第20140344322号により詳細に記載されている。
能なトンネリング項(Δi項)を実現し得る。この結合は、ハミルトニアンの非対角結合項σxを与え、これらの磁束信号は「非局在信号」の例である。量子計算に用いられるハミルトニアン(及びハミルトニアンの項)の例は、例えば、米国特許出願公開第20140344322号により詳細に記載されている。
同様に、インターフェース2022及び2023をそれぞれ使用して、磁束信号を量子ビット2001及び2002のうちの個別の量子ビットに供給し、これにより、系のハミルトニアンにおけるhi項(量子ビットに対する無次元局在場)を実現し得る。この結合は、系のハミルトニアンにおける対角項σzを与える。また、インターフェース2025を用いて磁束信号をカプラ2010内に結合し、これにより、系のハミルトニアンにおけるJij項(カプラに対する無次元局在場)を実現し得る。この結合は、系のハミルトニアンにおける対角項σi
zσj
zを与える。
図20において、系のハミルトニアンに対するインターフェース2021~2025の各々の寄与を、それぞれ枠2021a~2025aに示す。示されるように、図20の例では、枠2021a~2025aは、量子アニール及び/又は断熱量子計算に対する時間変化するハミルトニアンの要素である。
本明細書及び添付の特許請求の範囲を通して、「量子プロセッサ」との用語は、一般に、物理的な量子ビット(例えば、量子ビット2001及び2002)とカプラ(例えば、カプラ2010)との集合体を記述するために使用される。物理的な量子ビット2001及び2002とカプラ2010とを、量子プロセッサ2000の「プログラマブルデバイス」と称し、当該量子ビット及びカプラの対応するパラメータ(例えば、量子ビットhi値及びカプラJij値)を量子プロセッサの「プログラマブルパラメータ」と称する。量子プロセッサに関連して、「プログラミングサブシステム」との用語は、一般に、インターフェース(例えば、「プログラミングインターフェース」2022、2023、及び2025)を使用して量子プロセッサ2000のプログラマブルデバイスと他の関連制御回路及び/又は命令にプログラマブルパラメータを適用することを記述するために使用される。
前述したように、プログラミングサブシステムのプログラミングインターフェースは、量子プロセッサから分離され得る、又はプロセッサ上にローカルに含まれ得る他のサブシステムと通信してもよい。より詳細に後述するように、プログラミングサブシステムは、量子プロセッサの機械語のプログラミング命令を受信し、プログラミング命令を実行して、プログラミング命令に従ってプログラマブルデバイスをプログラムするように構成され得る。同様に、量子プロセッサに関連して、「時間発展サブシステム」との用語は、一般に、インターフェース(例えば、「時間発展インターフェース2021及び2024)を使用して量子プロセッサ2000のプログラマブルデバイスと他の関連制御回路及び/又は命令を時間発展させることを含む。例えば、時間発展サブシステムは、アニール信号線と、量子ビット(2001、2002)に対する、対応するインターフェース(2021、2024)とを含み得る。
量子プロセッサ2000はまた、読出しデバイス2051及び2052を含み、読出しデバイス2051は量子ビット2001に関連付けられており、読出しデバイス2052は量子ビット2002に関連付けられている。実施形態によっては、図20に示すように、読出しデバイス2051及び2052の各々は、対応する量子ビットに誘導結合された直流SQUIDを含む。量子プロセッサ2000に関連して、「読出しサブシステム」との用語は、一般に、読出しデバイス2051、2052を用いて量子プロセッサにおける量子ビット(例えば、2001及び2002)の終状態を読み出してビット列を生成することを記述するために使用される。読出しサブシステムはまた、ルーティング回路(例え
ば、ラッチ要素、シフトレジスタ又はマルチプレクサ回路)などの他の要素を含むことができ、かつ/又は、いずれかがDACを含むことができる代替の構成(例えば、XYアドレス可能なアレイ、XYZアドレス可能なアレイなど)に配置することができる。量子ビット読出しは、PCT特許出願公開WO2012064974に記載されたような代替回路を用いて実行することもできる。
ば、ラッチ要素、シフトレジスタ又はマルチプレクサ回路)などの他の要素を含むことができ、かつ/又は、いずれかがDACを含むことができる代替の構成(例えば、XYアドレス可能なアレイ、XYZアドレス可能なアレイなど)に配置することができる。量子ビット読出しは、PCT特許出願公開WO2012064974に記載されたような代替回路を用いて実行することもできる。
図20は、2つの物理的な量子ビット2001、2002、1つのカプラ2010及び2つの読出しデバイス2051、2052のみを示すが、量子プロセッサ(例えば、プロセッサ2000)は、多数(例えば、何百、何千又はそれ以上)の量子ビット、カプラ及び/又は読出しデバイスを含む、任意数の量子ビット、カプラ及び/又は読出しデバイスを利用し得る。プロセッサに対する本明細書で教示を異なる(例えば、より大きい)数の計算コンポーネントに適用することは、当業者にとって容易に明らかとなるであろう。
超伝導量子ビットの例としては、超伝導磁束量子ビット、超伝導電荷量子ビットなどが挙げられる。超伝導磁束量子ビットでは、ジョセフソンエネルギーは充電エネルギーに対して、支配的であるか、又は等しい。電荷量子ビットでは、これと逆である。使用され得る磁束量子ビットの例には、1つのジョセフソン接合が介挿された超伝導ループを含む高周波SQUID、3つのジョセフソン接合が介挿された超伝導ループを含む持続電流量子ビットなどが挙げられる。
例示的な超伝導動的インダクタンスDAC
図21は、動作時に超伝導電流を搬送する超伝導ループ2108を備えた、例としてのDAC 2100を示す。超伝導ループ2108は、例えばニオブ、チタン及び/又は同様のものなどの任意の適当な超伝導材料を含み得る。超伝導ループ2108は、電流を受け入れる流入線2120と流出線2122とに結合されてもよく、流入線2120及び流出線2122によって、超伝導ループ2108内に電圧が誘起される。流出線2122は、任意選択により、他のデバイスに(例えば、他のデバイスへの流入線2120として作用することによって)電流を供給し得る。例えば、態様によっては、DACを、流入線2120及び流出線2122によってまとめて直列に結合し、これにより、複数のDACに電流を供給する。
図21は、動作時に超伝導電流を搬送する超伝導ループ2108を備えた、例としてのDAC 2100を示す。超伝導ループ2108は、例えばニオブ、チタン及び/又は同様のものなどの任意の適当な超伝導材料を含み得る。超伝導ループ2108は、電流を受け入れる流入線2120と流出線2122とに結合されてもよく、流入線2120及び流出線2122によって、超伝導ループ2108内に電圧が誘起される。流出線2122は、任意選択により、他のデバイスに(例えば、他のデバイスへの流入線2120として作用することによって)電流を供給し得る。例えば、態様によっては、DACを、流入線2120及び流出線2122によってまとめて直列に結合し、これにより、複数のDACに電流を供給する。
超伝導ループ2108には、1つ以上のジョセフソン接合が介挿されている。例えば、図21に示すように、超伝導ループ2108に複合ジョセフソン接合(「CJJ」)2102が介挿され得る。CJJ2102は、少なくとも一部が並列に配置された複数のジョセフソン接合2104a、2104b(個別に、及び総称して2104と称し、示された態様では2つのジョセフソン接合を示す)を備える。CJJ2102の並列分岐は、別個のバイアス要素2106a、2106b(個別に、及び総称して2106)を有してもよく、例えば、バイアス要素2106aにジョセフソン接合2104aが直列に結合され、バイアス要素2106bにジョセフソン接合2104bが直列に結合される。バイアス要素2106を電気信号に誘導的に、ガルバニックに、又はその他の方法で結合して、個別のジョセフソン接合2104を通過する電流をバイアスし、これにより、CJJ2102の挙動(及び、それ故、DAC 2100の挙動)をプログラム可能に変更し得る。DACにおけるジョセフソン接合及び/又はCJJsの動作は、例えば、米国特許第7,876,248及び第8,098,179により詳細に記載されている。
超伝導ループ2108にはまた、CJJ2102の状態によって媒介される超伝導電流を受け取る、結合要素2110及びエネルギー蓄積要素2112が介挿されている。結合要素2110は、DAC 2100をターゲットデバイス2130(例えば、量子プロセッサの量子ビット、カプラ及び/又は他のプログラマブルデバイス)に結合する。結合要素2110は、DAC 2100とターゲットデバイス2130との間のインダクタ又は
ガルバニック接続を含み得る。図21は、結合要素2110がインダクタを備える態様例を示す。結合要素2110がガルバニック接続を備える態様例を、以下により詳細に説明する。
ガルバニック接続を含み得る。図21は、結合要素2110がインダクタを備える態様例を示す。結合要素2110がガルバニック接続を備える態様例を、以下により詳細に説明する。
エネルギー蓄積要素2112は、超伝導ループ2108より低い電荷キャリア密度を有することによって動的インダクタンスを与える。電荷キャリア(例えば、電子のクーパー対)がエネルギー蓄積要素2112を通過する際に、電荷キャリアの密度が減少し、それに対応して電荷キャリアの速度が増加し、総電流が保されることとなる。電荷キャリアの増加した速度は運動エネルギーを蓄え、これにより、磁気インダクタンス(本明細書の他の箇所で説明される通常の磁気インダクタンスエネルギー蓄積など)に代えて、又は磁気インダクタンスに加えて用いられ得る動的インダクタンスを与える。
通常の金属では、散乱効果が支配的であるため、サブTHz周波数ではこの効果は一般に無視でき、ジュール熱によって速やかにエネルギーが放出される。しかし、超伝導体においては、散乱が相当に低減される。超伝導体における動的インダクタンス効果は、通常のAC周波数を含む周波数範囲における全インダクタンスに大きく寄与し得る。
態様によっては、エネルギー蓄積要素2112と結合要素2110とを組み合わせて単一の要素にする。例えば、エネルギー蓄積要素2112が同様に十分な磁束を与えるならば、当該磁束の全部又は一部を誘導結合要素の全部又は一部として使用することができる。これに代えて、又はこれに加えて、エネルギー蓄積要素2112の全部又は一部が、ガルバニック結合要素の全部又は一部を含んでもよい。
エネルギー蓄積要素2112は、例えば、超伝導薄膜態様、ジョセフソン接合ベースの態様及び/又は他の態様を含み得る。エネルギー蓄積要素2112のいくつかの態様を、以下により詳細に説明する。ある特定の態様は、縦続接続DACに関連して、特定の挙動を呈しやすく(また、したがって、特定の設計機会を与え得る)、そのため、本開示はまず、縦続接続DAC態様を対象とする。
例示的な縦続接続DAC
いくつかの態様において、DACのうちの少なくとも1つがターゲットデバイスに直接結合し、残りのDACが直接結合したDACを介してターゲットデバイスに間接的に結合するように、複数のDAC(例えば、DAC 2100を含む)を直列に結合する。いくつかの態様において、第1のDACはターゲットデバイスに直接結合して、DACによって表される信号の最上位桁をエンコードし、その他のDACは第1のDACに直列に結合されて、より遠いDAC(第1のDACに対して)ほど最下位に近い桁をエンコードし得る。縦続接続DACの態様は、例えば、米国特許第7,876,248及び第8,098,179により詳細に記載されている。
いくつかの態様において、DACのうちの少なくとも1つがターゲットデバイスに直接結合し、残りのDACが直接結合したDACを介してターゲットデバイスに間接的に結合するように、複数のDAC(例えば、DAC 2100を含む)を直列に結合する。いくつかの態様において、第1のDACはターゲットデバイスに直接結合して、DACによって表される信号の最上位桁をエンコードし、その他のDACは第1のDACに直列に結合されて、より遠いDAC(第1のDACに対して)ほど最下位に近い桁をエンコードし得る。縦続接続DACの態様は、例えば、米国特許第7,876,248及び第8,098,179により詳細に記載されている。
図22は、概略例である第1のDAC 2232a(最上位桁を表す)及び第2のDAC 2232B(最下位桁を表す)を有する縦続接続DAC 2200を示す。DAC 2232a及び2232b(個別に、又は総称してDAC 2232)は、CJJ2202a及び2202b(個別に、又は総称してCJJ2202)を介してプログラム可能であり、それぞれエネルギー蓄積要素2212a及び2212b(個別に、又は総称してエネルギー蓄積要素2212)を有する。DAC 2232は、流入線2220を介して電流を受け取り、流出線2222を介してグランドへ送出する。DAC 2232は、カップリング2210(前述のように、誘導的、ガルバニック又は他の方法により実装されていてよい)を介してターゲットデバイス2230に接続されている。
DAC 2232は、エネルギー蓄積要素2212の動的インダクタンスによって挙動
が影響を受けるガルバニック接続2216を共有する。ガルバニック接続2216は、DAC 2232の超伝導ループを結合して、DACの両方の超伝導ループの一部である共有部2214を生成する。共有部2214はまた、動的インダクタンスを与え、共有部2214の動的インダクタンスは、少なくとも部分的に、DAC 2232間のビット重み比率(すなわち、DAC 2232のビットの、当該ビットが組み合わされた出力信号に対する相対的な有意度)を定義する。いくつかの態様において、共有部2214の動的インダクタンスは、より有意なDAC 2232のエネルギー蓄積要素2212(例えば、DAC 2232aのエネルギー蓄積要素2212a)の動的インダクタンスに比例する。
が影響を受けるガルバニック接続2216を共有する。ガルバニック接続2216は、DAC 2232の超伝導ループを結合して、DACの両方の超伝導ループの一部である共有部2214を生成する。共有部2214はまた、動的インダクタンスを与え、共有部2214の動的インダクタンスは、少なくとも部分的に、DAC 2232間のビット重み比率(すなわち、DAC 2232のビットの、当該ビットが組み合わされた出力信号に対する相対的な有意度)を定義する。いくつかの態様において、共有部2214の動的インダクタンスは、より有意なDAC 2232のエネルギー蓄積要素2212(例えば、DAC 2232aのエネルギー蓄積要素2212a)の動的インダクタンスに比例する。
いくつかの態様において、共有部2214の動的インダクタンスは、共有部2214の動的インダクタンスと、(共有部2214を共有する他のDAC 2232に対して)より上位の桁を表すDAC 2232の動的インダクタンスとの合計に比例する。すなわち、合計の動的インダクタンスは、共有部2214と、より有意でないDAC 2232の所望のビット重みに基づいた、より有意なDAC 2232との比率に応じて分割され得る。エネルギー蓄積要素2212bからガルバニック接続2216を介して電流が流れると、共有部2214とエネルギー蓄積要素2212aとの間で、両者間の動的インダクタンスの比率に比例して電流が分割される。効果的には、共有部2214は、より有意でないDAC 2232(例えば、DAC 2232b)の出力から電流を吸い上げることにより、より有意なDAC 2232(例えば、DAC 2232a)に対する信号を弱める。より有意なDAC 2232に対して共有部2214の動的インダクタンスが低いほど、より多くの電流が吸い上げられ(電流がインダクタンスに対して逆の関係を有するため)、より有意でないDAC 2232の信号が弱まる。
例えば、12ビット縦続接続DAC 2200を所望する場合に、より有意でないDAC 2232bが、より有意なDAC 2232aのビット重みの1/64のビット重みを有する、2つの6ビットDAC 2232を設けることができる。これにより、各DACのエネルギー蓄積要素は、全インダクタンス(動的及び/又は磁気)の形態で26=64単一磁束量子Φ0に等価なエネルギーを蓄積することが可能でなければならず、DACにおいては、より有意でないDAC 2232bによって与えられる、各々がΦ0に等価である全体の出力信号は、より有意なDAC 2232aによって与えられる、1つのΦ0のエネルギーの1/64の寄与である。このことは、例えば、共有部2214とエネルギー蓄積要素2212aとの間で動的インダクタンスを64ユニットに分割して、共有部2214が動的インダクタンスの1ユニットを有するとともに、エネルギー蓄積要素2212aが動的インダクタンスの63ユニットを有するようにし、これにより、より有意でないDAC 2232bによって出力される電流の1/64をエネルギー蓄積要素2212aに移行させることにより達成され得る。
ガルバニック接続2216と、エネルギー蓄積要素2212の動的インダクタンスに比例した動的インダクタンスを有する共有部2214とを備えた縦続接続DAC 2200の少なくともいくつかの態様において、本開示のシステム及び方法は、少なくともいくつかの磁気インダクタンスベースのDACより相対的に高精度及び/又は高信頼度で、DAC 2232間のビット重みを定義し得る。以下でより詳細に説明するように、エネルギー蓄積要素2212及び共有部2214(一般に、図22に領域2240として定義する)は、追加で、又は代わりに、少なくともいくつかの磁気インダクタンスベースのDACより、必要な空間を相対的に小さくし得る。
例示的な薄膜エネルギー蓄積要素
図23は、ワイヤ2304に結合された超伝導膜2302を有する例としてのエネルギー蓄積領域2300を示す。ワイヤ2304は、超伝導ループ2108の一部であっても
よく、かつ/又は超伝導ループ2108に結合されていてもよい。超伝導膜2302は、エネルギー蓄積要素2112及び/又は2212の態様例である。
図23は、ワイヤ2304に結合された超伝導膜2302を有する例としてのエネルギー蓄積領域2300を示す。ワイヤ2304は、超伝導ループ2108の一部であっても
よく、かつ/又は超伝導ループ2108に結合されていてもよい。超伝導膜2302は、エネルギー蓄積要素2112及び/又は2212の態様例である。
超伝導膜2302は、当該超伝導膜の全インダクタンスLの一部としての動的インダクタンスLKを誘起する。一般に、全インダクタンスLはL=LK+LGによって与えられ、LGは超伝導膜2302の磁場によって与えられる幾何学的インダクタンスである。一般に、LKは、LKが複素表面インピーダンスZs=Rs+iXsに比例するため、算出することが困難となり得るもので、Rsは超伝導状態における材料の抵抗であり、XsはインピーダンスZs(幾何成分及び動的成分を含む)の誘導成分である。電荷輸送のドルーデモデルによれば、Rsを解くことは、複素導電率
を求めることを必要とする。ただし、ゼロ温度での理想的な超伝導体は、すべての励起が抑制され、結果的にRs=0となる。複素表面インピーダンスの計算は、Xsの幾何成分を無視することができ、より簡単になり得る。このことは、膜の厚さtが実効浸透深さλeffより実質的に小さい(すなわち、t<<λeff)薄膜について当てはまる。それ故、ゼロ温度付近におけるゼロの薄膜超伝導体について、複素表面インピーダンスは約Zs=iXs=iωLK=iωμ0λeffに減少し、ここでωは各周波数、μ0は真空の透磁率、λeffは材料の実効浸透深さである。
それ故、ゼロ温度付近における超伝導膜の動的インダクタンスは、実効浸透深さλeffに比例する。特に、所与の厚さtを有する膜について、膜の動的インダクタンスは膜の幅Wと膜の長さLとの比に比例し、ここで長さは電流の方向にあり、幅は長さに直交する(なお、幅及び長さの両方が厚さを測るディメンションに直交する)。すなわち、所与の厚さを有する超伝導膜について、
である。したがって、最小体積において動的インダクタンスを最大にするには、膜2302の幅を最小にし、高い実効浸透深さλeff(ワイヤ2304及び/又は超伝導ループ208に対して)を有する適切な材料を選択し、所望の動的インダクタンスを達成する膜2302の長さを選択することが望ましい場合がある。t<3λ(eff(bulk))(ここで、λ(eff(bulk))は、薄膜ではなく、バルクの材料の実効浸透深さである)に対してはλeffは1/t2に比例して増加するため、製造の制約を受けるが、材料の厚さtを最小にすることも有利となり得る。いくつかの態様において、t<n・λ(eff(bulk))であり、ここでnは1より実質的に小さい何らかの値(例えば、0.5、0.1、0.05、0.01など)である。
いくつかの態様において、膜2302は、NbN、NbTiN又はTiNなどの高浸透深さ材料を含む。これに代えて、又はこれに追加して、高いλeffを有する他の材料を使用してもよい。例えば、いくつかの態様では、粒状アルミニウムを使用することができる。
いくつかの態様では、膜2302は、完全に量子プロセッサの単一の製造層内に配置され、実質的に平坦である。膜2302の平坦な配置は、例えば、磁束に起因する位相降下の可能性を減少させ、及び/又は製造層の間の厚さの変化に対する膜2302の動的インダクタンスの感度を減少させることができる(これにより、膜2302が、一定のλef
fと、より予測しやすい動的インダクタンスとを有する可能性が高まる)。
fと、より予測しやすい動的インダクタンスとを有する可能性が高まる)。
少なくともいくつかのこのような態様は、エネルギー蓄積要素212及び/又は312をコンパクトに配置すること及び/又は膜2302によって与えられる任意のフラックスの強度を低下させることを対象とする。例えば、図23の態様例に示すように、膜2302は平坦領域内で蛇行している。特に、膜2302は領域2310内で蛇行し、長さ方向次元2312及び幅方向次元2314で延在する。膜2302の長さ方向部分2320は、長さ方向次元に亘って延在し、幅方向次元2314において離間している。幅方向部分2322は、長さ方向部分2320を結合している。このような配置は、特定の動的インダクタンスを得るために必要な幅方向次元2314の合計距離を低減し得る(直線的に配置された膜2302に対して)。これに代えて、又はこれに加えて、このような配置は、隣接する長さ方向部分2320が反対方向に電流を流すことを可能にし、これにより、膜2302が自己の磁場と破壊的に干渉する(潜在的に遮蔽の必要性を減少又は解消し、及び/又は膜2302の挙動の予測可能性を高める)。
しかし、膜2302に流れる電流が角部2324で向きを変えると、その部分を含む膜2302の長さ分だけ寄与を受ける動的インダクタンスは、直線部分(長さ方向部分2314の中央領域など)によって寄与を受ける動的インダクタンスよりも一般に小さくなる。例えば、いくつかの態様では、図23に示すように、電流が90度回転する角部2324の寄与は、電流が回転しない等倍領域の寄与の約0.55と推定される。いくつかの態様では、蛇行するワイヤの長さが増大して、これを補償する。例えば、角部2324が膜2302の面積の約8分の1を含む場合に、角部2324の影響を補償するために、膜2302の長さ(電流が流れるときに測定され、次元2312又は2314のいずれかの方向に必ずしも限られない)を約7%(例えば、5%~10%の範囲の大きさだけ)だけ大きくしてもよい。
図24は、共有部2414にガルバニックに結合された2つの超伝導膜2412a及び2412b(総称して、又は個別に膜2412)を有する縦続接続エネルギー蓄積領域2400の態様例を示す。図22の領域2240の特徴は、例えば、図24の特徴によって実施することが可能であり、例えば、エネルギー蓄積要素は、膜2412によって、少なくとも部分的に実施することが可能であり、共有部2214は、共有部2414によって少なくとも部分的に実施することが可能である。膜2412は、ワイヤ2404a、2404b及び/又は2404c(図24に破線で示し、総称して、又は個別にワイヤ2404)にガルバニックに結合され得る。
いくつかの態様では、膜2412に対して共有部2414を横切って低い動的インダクタンスを与えることが望ましい場合がある。これを実現する一方法は、共有部2414を膜2412よりずっと短くする(すなわち、電流の方向の長さを短くする)ことである(ただし、それ以外は、同一材料、幅及び厚さ)。しかし、製造上の制約によって、このような短い共有部2412の形成が許容されない場合がある(通常の製造技術は最小の製造寸法を含むため)。更に、共有部を、ワイヤ2404及び/又は超伝導体2420のような他の製造された機構に信頼性を有して結合するには、より多くの領域が必要であり、又は望ましい場合がある。
代替の(又は追加の)手法は、共有部2414を広げることである(すなわち、共有部2414の面積を、現在延在する方向と直交する方向に広げる)。上述のように、動的インダクタンスは長さと幅との比に比例するため、(例えば)共有部2414の幅を2倍にしてその動的インダクタンスを半減させることができる。ただし、これには、共有部2414の長さが大きい場合に、大きな付加領域を追加する必要があり得る。
いくつかの態様では、膜2412及び/又は共有部314の一部は、1つ以上の低動的インダクタンス超伝導ワイヤ2404及び/又は他の超伝導体2420に結合される。例えば、図24では、共有部2416の領域がワイヤ2404cに結合され、更なる領域が超伝導体2420に結合されている。超伝導体2420は、プレート、ビア又は任意の他の好適な構造を含むことができる。任意に配置することができるが、他の構造体には必ずしも結合しない。
結合された共有部2414の領域において、電流は代わりの低インダクタンス経路を有するため、主には共有部2416の高インダクタンス材料を介して流れない。それ故、このような結合領域は、共有部2416の動的インダクタンスに大きく寄与しない。残りの非結合領域2416は、上述したように、その長さ、幅、厚さ及び材料によって決定される動的インダクタンスを有する。これは、種々の大きさの共有部2216を与える便利な方法を提供しながら、非結合領域2416を成形することによって望ましい動的インダクタンスを更に獲得する。
前述した例の縦続接続DAC 2200に戻ると、そこではDAC 2232間に1/64の望ましいビット重みが存在するが、領域2400が、すべての機構を0.25μmの最小辺長を有する正方形の材料によって形成するという制約を受けて製造されるとする。各膜2412が、1.5μm×2.5μm(すなわち、6つの正方形×10個の正方形)の領域を通って蛇行し、4つの1正方形分からなる幅方向部分によって接続された5つの6正方形分からなる長さ方向部分に(すべての部分が1つの正方形幅である)、更に2つの正方形を加えたもの(各膜2412のいずれの一端もワイヤ2412及び超伝導体2420に近接する)とすると、各膜2412は36個の正方形を含む。8つの角部正方形の作用により、各膜2412は、約32個の直線状に配置された正方形によって生成された動的インダクタンスに等価な実効的な動的インダクタンスを有する。
DAC 2232間に1/64のビット重みを得るには、共有部2414(及び/又は非結合領域2414)が、膜2412の各々が有する動的インダクタンスの1/64を有することが望ましい場合がある。1つの正方形の幅を有する共有部2414であれば、正方形の半分の長さが必要である(すなわち、0.125μmであり、上述の製造制約例に反する)。望ましいビット重みは膜2412の長さを2倍にすることによって得ることができ、これにより、1つの正方形からなる共有部で十分となるが、これには、延在する膜2412に対して相当に拡げた領域が必要である。これに代えて、共有部2412(及び/又は非結合領域2416)の幅を2倍に長くすることができ、これにより、膜2412を拡げずに実質的に同じビット重みを達成し、2正方形分の幅と1正方形分の長さとからなる共有部2412(及び/又は非結合領域2416)を得る。
比較のためであるが、少なくともいくつかの磁気インダクタンスエネルギー蓄積デバイスは、通常の製造技術を使用して、約10μmの程度の辺長を有する領域を占有する(また、いくつかの態様はこれより相当に大きい)。したがって、少なくともいくつかの磁気インダクタンスのエネルギー蓄積デバイスに比して、等価な動的インダクタンスエネルギー蓄積要素は、95%を超える平坦領域の節減を提供し得る。このことは、開示した動的インダクタンスエネルギー蓄積要素が完全に1つの製造層内に配置されて、比較的弱い磁場を放出し得ると考えられるときによりいっそう重要であるが、その一方で、少なくともいくつかの磁気インダクタンスエネルギー蓄積デバイスは複数の製造層を使用して(また、いくつかの態様では、利用できるすべて)、比較的強い磁場を放出し、これにより、更なる遮蔽が必要となり得、かつ/又は他のデバイスを磁気インダクタンスエネルギー蓄積デバイスから離間させることを必要とし得る。
超伝導薄膜エネルギー蓄積要素の動的インダクタンス応答は、電流の変化に対して実質
的に線形であると考えられ、場合によっては好ましいことがある。この特徴(本明細書の他の箇所で説明される動的インダクタンスエネルギー蓄積要素の他の潜在的に望ましい特徴と同様に)は必要ではなく、例えば、少なくともいくつかの態様では、本明細書で説明されるジョセフソン接合エネルギー蓄積要素の少なくともいくつかの態様は、一般に線形応答を提供しない。
的に線形であると考えられ、場合によっては好ましいことがある。この特徴(本明細書の他の箇所で説明される動的インダクタンスエネルギー蓄積要素の他の潜在的に望ましい特徴と同様に)は必要ではなく、例えば、少なくともいくつかの態様では、本明細書で説明されるジョセフソン接合エネルギー蓄積要素の少なくともいくつかの態様は、一般に線形応答を提供しない。
例示的なジョセフソン接合エネルギー蓄積要素
図25Aは、例としてのジョセフソン接合エネルギー蓄積要素2500aを示し、当該ジョセフソン接合エネルギー蓄積要素は、パルス発生器2502(例えば、流入ワイヤ、CJJなどを含み得る)と、1つ以上のジョセフソン接合2504(14個が示され、図25Aでは1つのみコールアウトする)が介挿された蓄積ループ2512と、ターゲットデバイス2530aに対するカップリング2532aとを備える。例としてのジョセフソン接合エネルギー蓄積要素2500aは、ターゲットデバイス2530に誘導結合されている。図25Bは、カップリング2532bによりターゲットデバイス2530bにガルバニックに結合されたジョセフソン接合エネルギー蓄積要素2500bを示す。他の点では、ジョセフソン接合エネルギー蓄積要素2500a及び2500bは実質的に同等であり、便宜上、ここでは総称して、及び個別に、ターゲットデバイス2530aに対するカップリング2532aを有するジョセフソン接合エネルギー蓄積要素2500と称する。
図25Aは、例としてのジョセフソン接合エネルギー蓄積要素2500aを示し、当該ジョセフソン接合エネルギー蓄積要素は、パルス発生器2502(例えば、流入ワイヤ、CJJなどを含み得る)と、1つ以上のジョセフソン接合2504(14個が示され、図25Aでは1つのみコールアウトする)が介挿された蓄積ループ2512と、ターゲットデバイス2530aに対するカップリング2532aとを備える。例としてのジョセフソン接合エネルギー蓄積要素2500aは、ターゲットデバイス2530に誘導結合されている。図25Bは、カップリング2532bによりターゲットデバイス2530bにガルバニックに結合されたジョセフソン接合エネルギー蓄積要素2500bを示す。他の点では、ジョセフソン接合エネルギー蓄積要素2500a及び2500bは実質的に同等であり、便宜上、ここでは総称して、及び個別に、ターゲットデバイス2530aに対するカップリング2532aを有するジョセフソン接合エネルギー蓄積要素2500と称する。
蓄積ループ2512は、N個の直列接続されたジョセフソン接合部2504を備える。各ジョセフソン接合2504は、ジョセフソン接合2504の臨界電流Icに依存するジョセフソンインダクタンス(動的インダクタンスの形態)を誘起する(一般に、接合抵抗RNと接合面積Aとの積RNAに比例する)。各ジョセフソン接合2504が同じ臨界電流Icを有すると仮定すると、各ジョセフソン接合2504間の位相降下は2π/Nであり、p・Φ0に対応する蓄積ループ2512内の電流循環はI=Icsin(2pπ/N)である。
単一の磁束量子Φ0を記憶するNの最小の大きさを観測することができる。すなわち、小さいN(大雑把にはN<4)に対して、蓄積ループ2512における1つのΦ0の記憶は、ジョセフソン接合2504の自由エネルギーの負の曲率に起因して、一般に不安定となる。蓄積ループ2512の容量は、Nについてほぼ線形であるため、PΦ0に等価なエネルギーを蓄積するように設計された所与の蓄積ループ2512に対するNの最小の大きさは4Pである。実際は、接合臨界電流Icは製造ばらつき及び/又は他の要因に起因して変化し得ることから、4Pより大きいジョセフソン接合2504を与えるのが望ましい場合がある(N=4Pリングに磁束を注入するのに用いられる回路は、このようなばらつきのためにより低い位相閾値で動作する必要がある、という可能性を避けるため)。例えば、いくつかの態様において、蓄積ループ2512にN=8Pのジョセフソン接合2504が設けられている。
ループ2512のエネルギー蓄積はNに対して線形に増加するが、個々のジョセフソン接合はpに対して(すなわち、蓄積されたエネルギーの量に対して)線形に応答しない。これが、ターゲットデバイス2530に供給される信号の線形性(「DAC応答」と称する)に影響を与えるかどうかは、カップリング2532に依存する。カップリング2532が線形インダクタンスを備える場合(例えば、図25Aに示すように)には、DAC応答は、電流I=Icsin(2pπ/N)で非線形に変化する。したがって、IcがRNAに比例することから、このような態様はRNAの変化に敏感となり得る。いくつかの態様において、各ジョセフソン接合2504に対するRNAは、閾値量以下だけ、目標RNAから逸脱する。
ただし、カップリング2532が共有ジョセフソン接合2504(例えば図25Bに示
す)とのガルバニック接続を有する場合には、DAC応答はほぼ直線的に変化する(すなわち、蓄積された磁束、又はsin(2pπ/N)のカーネルに対して線形に変化する)。それ故、このような態様は、一般に、蓄積ループ2512全体がジョセフソン接合によって最小の臨界電流Icに関して制約を受ける(その電流を超えると予測できない挙動が生じ得る)ことを除いて、RNAの変化に対して敏感でない。
す)とのガルバニック接続を有する場合には、DAC応答はほぼ直線的に変化する(すなわち、蓄積された磁束、又はsin(2pπ/N)のカーネルに対して線形に変化する)。それ故、このような態様は、一般に、蓄積ループ2512全体がジョセフソン接合によって最小の臨界電流Icに関して制約を受ける(その電流を超えると予測できない挙動が生じ得る)ことを除いて、RNAの変化に対して敏感でない。
図26A及び図26Bは、例としての縦続接続ジョセフソン接合DAC 2600a及び2600bを示す。図26Aは、例えば、図22の縦続接続DAC 2200を実施するのに用いられ得る2DAC実施形態例を示す。図26Bは、2つより多い縦続接続DACに拡張し得る可能性を示す、3DAC実施形態例を示す。図26A及び図26Bは、個別のパルス生成器2602a,2602b及び(図26Bのみの)2602cによって駆動され、共有部2614a及び(図26Bのみの)2614b(ここでは総称して、及び個別に共有部2614と称する)によって結合された、蓄積ループ2612a、2612b及び(図26Bのみの)2612c(ここでは総称して、及び個別に蓄積ループ2612と称する)を有するDAC 2620a、2620b及び(図26Bのみの)2620c(ここでは総称して、及び個別にDAC 2620と称する)を示す。ループ2612は非共有ジョセフソン接合2604aを含み、共有部は共有ジョセフソン接合2604b(ここでは総称して、及び個別にジョセフソン接合2604と称する)を含む。
DAC 2620aは、カップリング2632を介してターゲットデバイス2630に直接結合し、これによって最上位桁を表す。DAC 2620b及び2620cは、DAC 2620cが最下位桁を表すように、またDAC 2620bが、DAC 2620aよりも有意性が小さく、DAC 2620cよりも有意性が高い桁を表すように、DAC 2620aに直列に接続されている。共有部2614は、隣接する2620に共通であるジョセフソン接合部2604を備える。例えば、蓄積ループ2612a及び2612bはそれぞれ、共有部2614aと、それぞれが共有部2614bを備えた蓄積ループ2612b及び蓄積ループ2612cとを備える。
DAC 2612の相対的なビット重みは、共有部2614により部分的に決定される。2つの隣接するループ2612の各々は、N個のジョセフソン接合2604を備え、当該N個のジョセフソン接合のうちのM個のジョセフソン接合2604は共通(すなわち、共有部2614はM個のジョセフソン接合2604を有する)であるとする。上述のように、1つのループ2612aに亘って記憶されるpΦ0の磁束に等価なエネルギーに対して、各ジョセフソン接合2604に亘る2pπ/Nの位相降下が存在する。したがって、共有部2614のジョセフソン接合2604のすべてに亘って合計2Mpπ/Nの位相降下が存在する。このことは、他のループ2612bに亘る2Mpπ/N(N-M)の対応する位相降下を誘起する。qΦ0の磁束に等価なエネルギーが他のループ2612に亘って蓄積される場合には、ループ2612a内の非共有ジョセフソン接合2604aに亘る位相降下は、(2π/N)(p-q・M/(N-M))となり、M/(N-M)という実効的なビット重み比率がもたらされる。例えば、N=80及びM=8の場合には、ビット重み比率は1/9である。
1つのループ2612に蓄積されたエネルギーが隣接するループ2612に効果的に「スピルオーバ」するため(更なるループ2612が合わせて縦続接続されるならば潜在的に超える)、各ジョセフソン接合2604は、単一ループの場合に予測される約2πp/Nより大きい位相降下を受け得る。代わりに、2つのループの態様について、非共有ジョセフソン接合2604aに亘る最大の位相降下(最大のpについてp=-qのときに見出される)は約2πp/(N-M)であり、共有ジョセフソン接合2604bに亘る最大の位相降下は4πp/Nであり、大雑把に単一ループの場合の最大の位相降下を2倍したものである。
したがって、いくつかの態様において、共有ジョセフソン接合2604bの面積は、非共有ジョセフソン接合2604aの面積より大きい。例えば、共有ジョセフソン接合2604bは、非共有ジョセフソン接合2604aの面積の2倍の面積を有し得る。他の例として、共有ジョセフソン接合2604bは、非共有ジョセフソン接合2604aの面積の2N/(N-M)倍の面積を有し得る(とはいえ、N>>Mに対して、この量は大体同じになる)。
各ジョセフソン接合2604に亘る位相降下は接合の面積に比例するため、共有ジョセフソン接合2604bの面積を大きくすることは、所与のMについて、共有部2614に亘る合計の位相降下を小さくする結果となる。この効果は、共有部2614の面積を増加させることに比例させてMの大きさを増加させることにより、緩和し得る。例えば、共有ジョセフソン接合2604bの面積が非共有ジョセフソン接合2604aの面積の2倍である場合には、Mの大きさを2倍して、同じ最大エネルギー蓄積を受け入れることができる。
これに代えて、ジョセフソン接合2604a及び2604bの大きさを同一とすることができ、ループ2612a及び2612bに供給される電流を制限して、共有ジョセフソン接合2604bを過負荷にすることを回避することができる。
(例えば)図26Bに示すように、3つ以上のジョセフソン接合DAC 2620を合わせて縦続接続してもよい。一般に、N個のジョセフソン接合2604が単一ループ2612に直列配置される場合に、当該ループはRのダイナミックレンジを有するが、N個のジョセフソン接合2604を備えた、Dのダイナミックレンジのループ2612を当該ジョセフソン接合間で分割すると、約(R/D)Dである。例えば、容量が4つのループ2612の各Φ0について、8つのジョセフソン接合2604を仮定すると、約180個のジョセフソン接合2604で1000Φ0のダイナミックレンジを達成し得るのに対して、同じダイナミックレンジを達成するのに、3つのループ2604では、約240個のジョセフソン接合2604が必要であり、2つのループ2604では、約500個のジョセフソン接合2604が必要である。
以上の説明から明らかなように、所望のビット重みを有する縦続接続ジョセフソン接合ベースのDACの設計は、一般に複雑な三次元磁気構造の周囲の磁場をシミュレートすることによって行われる、等価磁気インダクタンスDACの設計よりも実質的に単純である可能性がある。更に、ビット重み比率は、一般に、層厚及びRNAの変化に比較的鈍感であり、このことは、特定の磁気インダクタンスDACと比較して、比較的予測可能な挙動を与え得る。加えて、ジョセフソン接合DACのいくつかの態様は、薄膜エネルギー蓄積DACのいくつかの態様よりも比較的大きい面積を必要とし得るが、どちらも、実質的に低減された平坦占有面積を使用し、より少ない層を使用し、等しい量のエネルギーを蓄積するにもかかわらず少なくともいくつかの磁気インダクタンスDACよりも実質的に磁気干渉の程度が少なくなる可能性を有する。
例示的実施形態の列挙
以下の列挙した例示的実施形態は、特徴の例及び特徴の組み合わせを提供し、本発明の非限定的な例示的実施形態である。
以下の列挙した例示的実施形態は、特徴の例及び特徴の組み合わせを提供し、本発明の非限定的な例示的実施形態である。
例示的実施形態1
少なくとも第1の多接合超伝導量子インターフェースデバイス(SQUID)磁束ポンプを備え、第1の多接合SQUID磁束ポンプは、N個のループであって、Nは2以上の整数であり、各ループは少なくとも臨界温度において超伝導を生じる材料を含み、ループ
の各々はループのうちの連続して隣接するものによって共有された部分を有する、N個のループと、M個のジョセフソン接合であって、MはNより大きく、ループのうちの連続して隣接するものによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも1つが介挿されており、ループの各々は個別の蓄積インダクタンスを有する、M個のジョセフソン接合と、
ループのうちの個別のものに対して当該ループが有する磁束を選択的に通信可能に結合するように位置決めされた第1のN個のインターフェースとを備える、システム。
少なくとも第1の多接合超伝導量子インターフェースデバイス(SQUID)磁束ポンプを備え、第1の多接合SQUID磁束ポンプは、N個のループであって、Nは2以上の整数であり、各ループは少なくとも臨界温度において超伝導を生じる材料を含み、ループ
の各々はループのうちの連続して隣接するものによって共有された部分を有する、N個のループと、M個のジョセフソン接合であって、MはNより大きく、ループのうちの連続して隣接するものによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも1つが介挿されており、ループの各々は個別の蓄積インダクタンスを有する、M個のジョセフソン接合と、
ループのうちの個別のものに対して当該ループが有する磁束を選択的に通信可能に結合するように位置決めされた第1のN個のインターフェースとを備える、システム。
例示的実施形態2
第1の多接合SQUID磁束ポンプのループのうちの最端のものに結合されたデジタル/アナログ変換器(DAC)を更に備え、DACは少なくとも臨界温度において超伝導を生じる材料ループと蓄積インダクタンスとを備える、例示的実施形態1に記載のシステム。
第1の多接合SQUID磁束ポンプのループのうちの最端のものに結合されたデジタル/アナログ変換器(DAC)を更に備え、DACは少なくとも臨界温度において超伝導を生じる材料ループと蓄積インダクタンスとを備える、例示的実施形態1に記載のシステム。
例示的実施形態3
DACの蓄積インダクタンスは、磁気インダクタンス、動的インダクタンス、ジョセフソンインダクタンス又は磁気インダクタンスと動的インダクタンスとジョセフソンインダクタンスのうちの2つ以上の組み合わせのうちの、少なくとも1つである、例示的実施形態2に記載のシステム。
DACの蓄積インダクタンスは、磁気インダクタンス、動的インダクタンス、ジョセフソンインダクタンス又は磁気インダクタンスと動的インダクタンスとジョセフソンインダクタンスのうちの2つ以上の組み合わせのうちの、少なくとも1つである、例示的実施形態2に記載のシステム。
例示的実施形態4
DACのループは、第1の多接合SQUID磁束ポンプの最端のループによって共有された部分を含む、例示的実施形態1に記載のシステム。
DACのループは、第1の多接合SQUID磁束ポンプの最端のループによって共有された部分を含む、例示的実施形態1に記載のシステム。
例示的実施形態5
第1のN個のインターフェースのうちのインターフェースはそれぞれ、第1の多接合SQUID磁束ポンプのループのうちの個別のものの蓄積インダクタンスに近接して配置された個別の誘導インターフェースである、例示的実施形態1に記載のシステム。
第1のN個のインターフェースのうちのインターフェースはそれぞれ、第1の多接合SQUID磁束ポンプのループのうちの個別のものの蓄積インダクタンスに近接して配置された個別の誘導インターフェースである、例示的実施形態1に記載のシステム。
例示的実施形態6
第1の多接合SQUID磁束ポンプのループは、ループの直線状のアレイを形成している、例示的実施形態1に記載のシステム。
第1の多接合SQUID磁束ポンプのループは、ループの直線状のアレイを形成している、例示的実施形態1に記載のシステム。
例示的実施形態7
数Nは、2以上4以下である、例示的実施形態1に記載のシステム。
数Nは、2以上4以下である、例示的実施形態1に記載のシステム。
例示的実施形態8
数Mは、N+1に等しい、例示的実施形態1に記載のシステム。
数Mは、N+1に等しい、例示的実施形態1に記載のシステム。
例示的実施形態9
第1の多接合SQUID磁束ポンプのループに対して直流(DC)バイアスを用いずに磁束信号の多相高周波(RF)クロッキングを実行するように動作可能である、制御回路を更に含む、例示的実施形態1~8のいずれか一つに記載のシステム。
第1の多接合SQUID磁束ポンプのループに対して直流(DC)バイアスを用いずに磁束信号の多相高周波(RF)クロッキングを実行するように動作可能である、制御回路を更に含む、例示的実施形態1~8のいずれか一つに記載のシステム。
例示的実施形態10
磁束信号の多相高周波(RF)クロッキングは、第1の多接合SQUID磁束ポンプのループを通して磁束を順次DACに押し込む、例示的実施形態9に記載のシステム。
磁束信号の多相高周波(RF)クロッキングは、第1の多接合SQUID磁束ポンプのループを通して磁束を順次DACに押し込む、例示的実施形態9に記載のシステム。
例示的実施形態11
磁束信号の多相高周波(RF)クロッキングは、第1の多接合SQUID磁束ポンプの
ループを通して磁束を順次DACから押し出す、例示的実施形態9に記載のシステム。
磁束信号の多相高周波(RF)クロッキングは、第1の多接合SQUID磁束ポンプの
ループを通して磁束を順次DACから押し出す、例示的実施形態9に記載のシステム。
例示的実施形態12
磁束信号の多相高周波(RF)クロッキングの相の総数は、DAC内への、第1の多接合SQUID磁束ポンプのループの総数Nに等しい、例示的実施形態9に記載のシステム。
磁束信号の多相高周波(RF)クロッキングの相の総数は、DAC内への、第1の多接合SQUID磁束ポンプのループの総数Nに等しい、例示的実施形態9に記載のシステム。
例示的実施形態13
第1のN個のインターフェースを介して第1の多接合SQUID磁束ポンプのループに磁束信号を順次供給するように通信可能に結合された制御回路を更に備え、各インターフェースに供給される個別の磁束信号は、第1の多接合SQUID磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ進んでいる、例示的実施形態1~8のいずれか一つに記載のシステム。
第1のN個のインターフェースを介して第1の多接合SQUID磁束ポンプのループに磁束信号を順次供給するように通信可能に結合された制御回路を更に備え、各インターフェースに供給される個別の磁束信号は、第1の多接合SQUID磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ進んでいる、例示的実施形態1~8のいずれか一つに記載のシステム。
例示的実施形態14
第1のN個のインターフェースを介して第1の多接合SQUID磁束ポンプのループに磁束信号を順次供給するように通信可能に結合された制御回路を更に備え、各インターフェースに供給される個別の磁束信号は、第1の多接合SQUID磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ遅れている、例示的実施形態1~8のいずれか一つに記載のシステム。
第1のN個のインターフェースを介して第1の多接合SQUID磁束ポンプのループに磁束信号を順次供給するように通信可能に結合された制御回路を更に備え、各インターフェースに供給される個別の磁束信号は、第1の多接合SQUID磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ遅れている、例示的実施形態1~8のいずれか一つに記載のシステム。
例示的実施形態15
第1の制御線セットを更に備え、第1の制御線セットは第1の多接合SQUID磁束ポンプのループのうちの第1のループのインターフェースに結合された第1の制御線と、第1の多接合SQUID磁束ポンプのループのうちの第2のループのインターフェースに結合された第2の制御線と、第1の多接合SQUID磁束ポンプのループのうちの第3のループのインターフェースに結合された第3の制御線と、から構成されている、例示的実施形態1に記載のシステム。
第1の制御線セットを更に備え、第1の制御線セットは第1の多接合SQUID磁束ポンプのループのうちの第1のループのインターフェースに結合された第1の制御線と、第1の多接合SQUID磁束ポンプのループのうちの第2のループのインターフェースに結合された第2の制御線と、第1の多接合SQUID磁束ポンプのループのうちの第3のループのインターフェースに結合された第3の制御線と、から構成されている、例示的実施形態1に記載のシステム。
例示的実施形態16
複数の更なる多接合SQUID磁束ポンプであって、それぞれが、個別のN個のループであって、ループの各々がループのうちの連続して隣接するものによって共有された部分を有する個別のN個のループと、個別のM個のジョセフソン接合であって、ループのうちの連続して隣接するものによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも1つが介挿されている、個別のM個のジョセフソン接合とを含み、ループの各々は個別の蓄積インダクタンスを有する、複数の更なる多接合SQUID磁束ポンプと、
更なる多接合SQUID磁束ポンプの各々に対する、更なる多接合SQUID磁束ポンプのうちの個別のもののループのうちの個別のものに対して、ループが有する磁束を選択的に通信可能に結合するように位置決めされている、更なるN個のインターフェースと、を更に備える、例示的実施形態1に記載のシステム。
複数の更なる多接合SQUID磁束ポンプであって、それぞれが、個別のN個のループであって、ループの各々がループのうちの連続して隣接するものによって共有された部分を有する個別のN個のループと、個別のM個のジョセフソン接合であって、ループのうちの連続して隣接するものによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも1つが介挿されている、個別のM個のジョセフソン接合とを含み、ループの各々は個別の蓄積インダクタンスを有する、複数の更なる多接合SQUID磁束ポンプと、
更なる多接合SQUID磁束ポンプの各々に対する、更なる多接合SQUID磁束ポンプのうちの個別のもののループのうちの個別のものに対して、ループが有する磁束を選択的に通信可能に結合するように位置決めされている、更なるN個のインターフェースと、を更に備える、例示的実施形態1に記載のシステム。
例示的実施形態17
第1の制御線セットを更に含み、第1の制御線セットは第1の制御線サブセットを含み、第1の制御線サブセットは、第1の多接合SQUID磁束ポンプサブセットの各多接合SQUID磁束ポンプのループのうちの個別の第1のループのインターフェースに結合された第1の制御線と、第1の多接合SQUID磁束ポンプサブセットの各多接合SQUID磁束ポンプのループのうちの個別の第2のループのインターフェースに結合された第2の制御線と、第1の多接合SQUID磁束ポンプサブセットの各多接合SQUID磁束ポンプのループのうちの個別の第3のループのインターフェースに結合された第3の制御線
とを含み、第1の多接合SQUID磁束ポンプサブセットは少なくとも3つの多接合SQUID磁束ポンプを含む、例示的実施形態16に記載のシステム。
第1の制御線セットを更に含み、第1の制御線セットは第1の制御線サブセットを含み、第1の制御線サブセットは、第1の多接合SQUID磁束ポンプサブセットの各多接合SQUID磁束ポンプのループのうちの個別の第1のループのインターフェースに結合された第1の制御線と、第1の多接合SQUID磁束ポンプサブセットの各多接合SQUID磁束ポンプのループのうちの個別の第2のループのインターフェースに結合された第2の制御線と、第1の多接合SQUID磁束ポンプサブセットの各多接合SQUID磁束ポンプのループのうちの個別の第3のループのインターフェースに結合された第3の制御線
とを含み、第1の多接合SQUID磁束ポンプサブセットは少なくとも3つの多接合SQUID磁束ポンプを含む、例示的実施形態16に記載のシステム。
例示的実施形態18
第1の制御線セットは第2の制御線サブセットを含み、第2の制御線サブセットは、第2の多接合SQUID磁束ポンプサブセットの各多接合SQUID磁束ポンプのループのうちの個別の第1のループのインターフェースに結合された第1の制御線と、第2の多接合SQUID磁束ポンプサブセットの各多接合SQUID磁束ポンプのループのうちの個別の第2のループのインターフェースに結合された第2の制御線と、第2の多接合SQUID磁束ポンプサブセットの各多接合SQUID磁束ポンプのループのうちの個別の第3のループのインターフェースに結合された第3の制御線とを含み、第2の多接合SQUID磁束ポンプサブセットは少なくとも3つの多接合SQUID磁束ポンプを含む、例示的実施形態17に記載のシステム。
第1の制御線セットは第2の制御線サブセットを含み、第2の制御線サブセットは、第2の多接合SQUID磁束ポンプサブセットの各多接合SQUID磁束ポンプのループのうちの個別の第1のループのインターフェースに結合された第1の制御線と、第2の多接合SQUID磁束ポンプサブセットの各多接合SQUID磁束ポンプのループのうちの個別の第2のループのインターフェースに結合された第2の制御線と、第2の多接合SQUID磁束ポンプサブセットの各多接合SQUID磁束ポンプのループのうちの個別の第3のループのインターフェースに結合された第3の制御線とを含み、第2の多接合SQUID磁束ポンプサブセットは少なくとも3つの多接合SQUID磁束ポンプを含む、例示的実施形態17に記載のシステム。
例示的実施形態19
第1のJ個の制御線のセットを更に備え、J=2×Nであり、総数Iの多接合SQUID磁束ポンプが存在し、Iは2(N+1)に等しい、例示的実施形態16に記載のシステム。
第1のJ個の制御線のセットを更に備え、J=2×Nであり、総数Iの多接合SQUID磁束ポンプが存在し、Iは2(N+1)に等しい、例示的実施形態16に記載のシステム。
例示的実施形態20
システムの動作方法であって、システムは、複数の多接合超伝導量子インターフェースデバイス(SQUID)磁束ポンプを備え、多接合SQUID磁束ポンプはそれぞれ、N個のループであって、Nは2以上の整数であり、ループの各々はループのうちの連続して隣接するものによって共有された部分を有する、N個のループと、M個のジョセフソン接合であって、MはNより大きく、ループのうちの連続して隣接するものによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも1つが介挿されており、ループの各々は個別の蓄積インダクタンスを有する、M個のジョセフソン接合とを備え、多接合SQUID磁束ポンプの各々について、N個のインターフェースが個別の多接合SQUID磁束ポンプのループのうちの個別のものに対して当該ループが有する磁束を選択的に通信可能に結合するように位置決めされており、方法は、
順次、
インターフェースのうちの個別の第1のインターフェースを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループに磁束信号を供給することと、
インターフェースのうちの個別の第2のインターフェースを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第2のループに磁束信号を供給することであって、ループのうちの第2のループに供給される磁束信号は、ループのうちの第1のループに供給される磁束信号に対して位相がずれていることと、を含む、方法。
システムの動作方法であって、システムは、複数の多接合超伝導量子インターフェースデバイス(SQUID)磁束ポンプを備え、多接合SQUID磁束ポンプはそれぞれ、N個のループであって、Nは2以上の整数であり、ループの各々はループのうちの連続して隣接するものによって共有された部分を有する、N個のループと、M個のジョセフソン接合であって、MはNより大きく、ループのうちの連続して隣接するものによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも1つが介挿されており、ループの各々は個別の蓄積インダクタンスを有する、M個のジョセフソン接合とを備え、多接合SQUID磁束ポンプの各々について、N個のインターフェースが個別の多接合SQUID磁束ポンプのループのうちの個別のものに対して当該ループが有する磁束を選択的に通信可能に結合するように位置決めされており、方法は、
順次、
インターフェースのうちの個別の第1のインターフェースを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループに磁束信号を供給することと、
インターフェースのうちの個別の第2のインターフェースを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第2のループに磁束信号を供給することであって、ループのうちの第2のループに供給される磁束信号は、ループのうちの第1のループに供給される磁束信号に対して位相がずれていることと、を含む、方法。
例示的実施形態21
インターフェースのうちの個別の第3のインターフェースを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの少なくとも第3のループに磁束信号を供給することであって、ループのうちの第3のループに供給される磁束信号は、ループのうちの第2のループに供給される磁束信号に対して位相がずれていること、を更に含む、例示的実施形態20に記載の方法。
インターフェースのうちの個別の第3のインターフェースを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの少なくとも第3のループに磁束信号を供給することであって、ループのうちの第3のループに供給される磁束信号は、ループのうちの第2のループに供給される磁束信号に対して位相がずれていること、を更に含む、例示的実施形態20に記載の方法。
例示的実施形態22
インターフェースのうちの個別の第4のインターフェースを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの少なくとも第4
のループに磁束信号を供給することであって、ループのうちの第4のループに供給される磁束信号は、ループのうちの第3のループに供給される磁束信号に対して位相がずれていること、を更に含む、例示的実施形態21に記載の方法。
インターフェースのうちの個別の第4のインターフェースを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの少なくとも第4
のループに磁束信号を供給することであって、ループのうちの第4のループに供給される磁束信号は、ループのうちの第3のループに供給される磁束信号に対して位相がずれていること、を更に含む、例示的実施形態21に記載の方法。
例示的実施形態23
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することは、個別の、第1のインターフェース、第2のインターフェース及び少なくとも第3のインターフェースの各々に、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ位相がずれた個別の磁束信号を供給することを含む、例示的実施形態21に記載の方法。
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することは、個別の、第1のインターフェース、第2のインターフェース及び少なくとも第3のインターフェースの各々に、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ位相がずれた個別の磁束信号を供給することを含む、例示的実施形態21に記載の方法。
例示的実施形態24
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することは、
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び少なくとも第3のループに磁束信号を供給することであって、個別の、第1のインターフェース、第2のインターフェース及び第3のインターフェースの各々に供給される個別の磁束信号が、第1の多接合SQUID磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ進んでいることを含む、例示的実施形態23に記載の方法。
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することは、
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び少なくとも第3のループに磁束信号を供給することであって、個別の、第1のインターフェース、第2のインターフェース及び第3のインターフェースの各々に供給される個別の磁束信号が、第1の多接合SQUID磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ進んでいることを含む、例示的実施形態23に記載の方法。
例示的実施形態25
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することは、
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することであって、個別の、第1のインターフェース、第2のインターフェース及び少なくとも第3のインターフェースの各々に供給される個別の磁束信号が、第1の多接合SQUID磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ遅れていること含む、例示的実施形態23に記載の方法。
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することは、
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することであって、個別の、第1のインターフェース、第2のインターフェース及び少なくとも第3のインターフェースの各々に供給される個別の磁束信号が、第1の多接合SQUID磁束ポンプのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ遅れていること含む、例示的実施形態23に記載の方法。
例示的実施形態26
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することは、第1の多接合SQUID磁束ポンプのループを通して磁束を順次デジタル/アナログ変換器(DAC)に押し込む磁束信号を供給することを含む、例示的実施形態21に記載の方法。
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することは、第1の多接合SQUID磁束ポンプのループを通して磁束を順次デジタル/アナログ変換器(DAC)に押し込む磁束信号を供給することを含む、例示的実施形態21に記載の方法。
例示的実施形態27
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することは、第1の多接合SQUID磁束ポンプのループを通して磁束を順次デジタル/アナログ変換器(DAC)から押し出す磁束信号を供給することを含む、例示的実施形態21に記載の方法。
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することは、第1の多接合SQUID磁束ポンプのループを通して磁束を順次デジタル/アナログ変換器(DAC)から押し出す磁束信号を供給することを含む、例示的実施形態21に記載の方法。
例示的実施形態28
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することは、第1の制御線、第2の制御線及び第3の制御線を介して、第1の符号及び第1の大きさを有する磁束信号を供給することを含み、
第2の符号及び第1の大きさを有する磁束信号を、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループの第1のループ、第2のループ及び第3のループに磁束信号を供給することに続いて第4の制御線を介して多接合SQUID磁束ポンプのうちの第2の多接合SQUID磁束ポンプのループのうちの少なくとも1つに供給することであって、第2の符号は第1の符号と逆であること、を更に含む、例示的実施形態21に記載の方法。
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループ、第2のループ及び第3のループに磁束信号を供給することは、第1の制御線、第2の制御線及び第3の制御線を介して、第1の符号及び第1の大きさを有する磁束信号を供給することを含み、
第2の符号及び第1の大きさを有する磁束信号を、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループの第1のループ、第2のループ及び第3のループに磁束信号を供給することに続いて第4の制御線を介して多接合SQUID磁束ポンプのうちの第2の多接合SQUID磁束ポンプのループのうちの少なくとも1つに供給することであって、第2の符号は第1の符号と逆であること、を更に含む、例示的実施形態21に記載の方法。
例示的実施形態29
システムの動作方法であって、システムは、複数の多接合超伝導量子インターフェースデバイス(SQUID)磁束ポンプを備え、多接合SQUID磁束ポンプはそれぞれ、N個のループであって、Nは2以上の整数であり、ループの各々はループのうちの連続して隣接するものによって共有された部分を有する、N個のループと、M個のジョセフソン接合であって、MはNより大きく、ループのうちの連続して隣接するものによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも1つが介挿されており、ループの各々は個別の蓄積インダクタンスを有する、M個のジョセフソン接合とを備え、多接合SQUID磁束ポンプの各々について、N個のインターフェースが個別の多接合SQUID磁束ポンプのループのうちの個別のものに対して当該ループが有する磁束を選択的に通信可能に結合するように位置決めされており、方法は、
同時に、
インターフェースのうちの個別の第1のインターフェースを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループに、第1の符号及び第1の大きさを有する磁束信号を供給し、
インターフェースのうちの個別の第2のインターフェースを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプの他のループのすべてに、第1の符号及び第1の大きさを有する磁束信号を供給することであって、ループのすべてに供給される磁束信号は互いに同相であることと、を含む、方法。
システムの動作方法であって、システムは、複数の多接合超伝導量子インターフェースデバイス(SQUID)磁束ポンプを備え、多接合SQUID磁束ポンプはそれぞれ、N個のループであって、Nは2以上の整数であり、ループの各々はループのうちの連続して隣接するものによって共有された部分を有する、N個のループと、M個のジョセフソン接合であって、MはNより大きく、ループのうちの連続して隣接するものによって共有されたループの部分の各々にジョセフソン接合のうちの少なくとも1つが介挿されており、ループの各々は個別の蓄積インダクタンスを有する、M個のジョセフソン接合とを備え、多接合SQUID磁束ポンプの各々について、N個のインターフェースが個別の多接合SQUID磁束ポンプのループのうちの個別のものに対して当該ループが有する磁束を選択的に通信可能に結合するように位置決めされており、方法は、
同時に、
インターフェースのうちの個別の第1のインターフェースを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプのループのうちの第1のループに、第1の符号及び第1の大きさを有する磁束信号を供給し、
インターフェースのうちの個別の第2のインターフェースを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプの他のループのすべてに、第1の符号及び第1の大きさを有する磁束信号を供給することであって、ループのすべてに供給される磁束信号は互いに同相であることと、を含む、方法。
例示的実施形態30
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプの他のループのすべてに、第1の符号及び第1の大きさを有する磁束信号を供給することは、第1の符号及び第1の大きさを有する磁束信号を、第1の制御線、第2の制御線及び第3の制御線のうちの個別のものを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプの第1のループ、第2のループ及び少なくとも第3のループに第1供給(first applying)することを含む、例示的実施形態29に記載の方法。
多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプの他のループのすべてに、第1の符号及び第1の大きさを有する磁束信号を供給することは、第1の符号及び第1の大きさを有する磁束信号を、第1の制御線、第2の制御線及び第3の制御線のうちの個別のものを介して、多接合SQUID磁束ポンプのうちの第1の多接合SQUID磁束ポンプの第1のループ、第2のループ及び少なくとも第3のループに第1供給(first applying)することを含む、例示的実施形態29に記載の方法。
例示的実施形態31
計算システムの動作方法であって、計算システムは、複数のデジタル/アナログ変換器(DAC)と、複数の量子磁束パラメトロン(QFP)ベースのシフトレジスタであって、各々はQFPベースのシフトレジスタ要素の個別のセットを有し、その各々はDACのうちの個別のDACに磁気的又はガルバニックに結合可能なものである、QFPベースのシフトレジスタと、複数の電源線と、複数のトリガ線と、を備え、DACの各々は3つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能であり、3つの信号のトリプレットはシフトレジスタ要素を介して取得された第1の信号と、電源線を介して取得された第2の信号と、トリガ線を介して取得された第3の信号とを含み、方法は、
DACのすべてをリセットすることと、
電源線の1つ以上に信号を供給することと、
磁束量子がロードされるDACに結合された第1の複数のQFPベースのシフトレジスタ要素に時計方向の持続電流を供給することと、
磁束量子がロードされないDACに結合された第2の複数のQFPベースのシフトレジ
スタ要素に反時計方向の持続電流を供給することと、
第1の複数回だけ、トリガ線に信号を供給することであって、第1の複数回はロードされる磁束量子の総数に等しいことと、を含む、方法。
計算システムの動作方法であって、計算システムは、複数のデジタル/アナログ変換器(DAC)と、複数の量子磁束パラメトロン(QFP)ベースのシフトレジスタであって、各々はQFPベースのシフトレジスタ要素の個別のセットを有し、その各々はDACのうちの個別のDACに磁気的又はガルバニックに結合可能なものである、QFPベースのシフトレジスタと、複数の電源線と、複数のトリガ線と、を備え、DACの各々は3つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能であり、3つの信号のトリプレットはシフトレジスタ要素を介して取得された第1の信号と、電源線を介して取得された第2の信号と、トリガ線を介して取得された第3の信号とを含み、方法は、
DACのすべてをリセットすることと、
電源線の1つ以上に信号を供給することと、
磁束量子がロードされるDACに結合された第1の複数のQFPベースのシフトレジスタ要素に時計方向の持続電流を供給することと、
磁束量子がロードされないDACに結合された第2の複数のQFPベースのシフトレジ
スタ要素に反時計方向の持続電流を供給することと、
第1の複数回だけ、トリガ線に信号を供給することであって、第1の複数回はロードされる磁束量子の総数に等しいことと、を含む、方法。
例示的実施形態32
DACにロードされる磁束量子の数に基づいてDACのすべてをソートすることと、
2から磁束量子の最大数nまでを取る、プログラムされる整数の回数iに対して、
少なくともi個の磁束量子がロードされるDACに結合された複数のQFPベースのシフトレジスタ要素に時計方向の持続電流を供給することと、
i個未満の磁束量子がロードされるDACに結合された複数のQFPベースのシフトレジスタ要素に反時計方向の持続電流を供給することと、
トリガ線に信号を供給することと、を更に含む、例示的実施形態31に記載の方法。
DACにロードされる磁束量子の数に基づいてDACのすべてをソートすることと、
2から磁束量子の最大数nまでを取る、プログラムされる整数の回数iに対して、
少なくともi個の磁束量子がロードされるDACに結合された複数のQFPベースのシフトレジスタ要素に時計方向の持続電流を供給することと、
i個未満の磁束量子がロードされるDACに結合された複数のQFPベースのシフトレジスタ要素に反時計方向の持続電流を供給することと、
トリガ線に信号を供給することと、を更に含む、例示的実施形態31に記載の方法。
例示的実施形態33
磁束量子の最大数nは18~22である、例示的実施形態32に記載の方法。
磁束量子の最大数nは18~22である、例示的実施形態32に記載の方法。
例示的実施形態34
システムを動作させる方法であって、システムは、複数の量子磁束パラメトロン(QFP)と、少なくとも1つの量子磁束パラメトロンデジタル/アナログ変換器(QFP-DAC)対と、バイアス抵抗器を用いずに少なくとも1つのQFP-DAC対のQFP-DACのうちの両方に電流バイアスを供給する電流バイアス線と、複数のQFPのうちの各QFPについて、QFPと少なくとも1つのQFP-DAC対のQFP-DACのうちの第1のQFP-DACとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第1の複数の量子磁束パラメトロンラッチ(QFPラッチ)、及び、QFPと少なくとも1つのQFP-DAC対のQFP-DACのうちの第2のQFP-DACとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第2の複数のQFPラッチと、を備え、方法は、
第1の期間中に、同時に、
第1の複数のQFPラッチのうちの第1のQFPラッチに信号を供給し、
第2の複数のQFPラッチのうちの第1のQFPラッチに信号を供給して、
少なくとも1つのQFP-DAC対のうちのQFP-DACのうちの少なくとも1つと磁束量子パラメトロンのうちの個別の磁束量子パラメトロンとの間で磁束量子状態を転送することを含む、方法。
システムを動作させる方法であって、システムは、複数の量子磁束パラメトロン(QFP)と、少なくとも1つの量子磁束パラメトロンデジタル/アナログ変換器(QFP-DAC)対と、バイアス抵抗器を用いずに少なくとも1つのQFP-DAC対のQFP-DACのうちの両方に電流バイアスを供給する電流バイアス線と、複数のQFPのうちの各QFPについて、QFPと少なくとも1つのQFP-DAC対のQFP-DACのうちの第1のQFP-DACとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第1の複数の量子磁束パラメトロンラッチ(QFPラッチ)、及び、QFPと少なくとも1つのQFP-DAC対のQFP-DACのうちの第2のQFP-DACとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第2の複数のQFPラッチと、を備え、方法は、
第1の期間中に、同時に、
第1の複数のQFPラッチのうちの第1のQFPラッチに信号を供給し、
第2の複数のQFPラッチのうちの第1のQFPラッチに信号を供給して、
少なくとも1つのQFP-DAC対のうちのQFP-DACのうちの少なくとも1つと磁束量子パラメトロンのうちの個別の磁束量子パラメトロンとの間で磁束量子状態を転送することを含む、方法。
例示的実施形態35
QFP-DACのうちの第1のQFP-DACに信号を供給することと、
QFP-DACのうちの第2のQFP-DACに信号を供給することと、を更に含む、例示的実施形態34に記載の方法。
QFP-DACのうちの第1のQFP-DACに信号を供給することと、
QFP-DACのうちの第2のQFP-DACに信号を供給することと、を更に含む、例示的実施形態34に記載の方法。
例示的実施形態36
第1の複数のQFPラッチのうちの第1のQFPラッチに信号を供給し、QFPーDACのうちの第1のQFPーDACに信号を供給することは、信号順次を供給して情報をDACのうちの第1のDACにロードすることを含み、第2の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することと、QFPーDACのうちの第2のQFP-DACに信号を供給することとは、信号を順次供給して情報をDACのうちの第2のDACにロードすることを含む、例示的実施形態35に記載の方法。
第1の複数のQFPラッチのうちの第1のQFPラッチに信号を供給し、QFPーDACのうちの第1のQFPーDACに信号を供給することは、信号順次を供給して情報をDACのうちの第1のDACにロードすることを含み、第2の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することと、QFPーDACのうちの第2のQFP-DACに信号を供給することとは、信号を順次供給して情報をDACのうちの第2のDACにロードすることを含む、例示的実施形態35に記載の方法。
例示的実施形態37
第1のQFPラッチ対のうちの第2のQFPラッチ対に信号を供給することと、
第2のQFPラッチ対のうちの第2のQFPラッチ対に信号を供給することと、を更に
含む、例示的実施形態34に記載の方法。
第1のQFPラッチ対のうちの第2のQFPラッチ対に信号を供給することと、
第2のQFPラッチ対のうちの第2のQFPラッチ対に信号を供給することと、を更に
含む、例示的実施形態34に記載の方法。
例示的実施形態38
第1の複数のQFPラッチの第1のQFPラッチ及び第2のQFPラッチに信号を供給することに続いて、QFP-DACのうちの第1のQFP-DACに信号を供給することと、
第2の複数のQFPラッチの第1のQFPラッチ及び第2のQFPラッチに信号を供給することに続いて、QFP-DACのうちの第2のQFP-DACに信号を供給することと、を更に含む、例示的実施形態37に記載の方法。
第1の複数のQFPラッチの第1のQFPラッチ及び第2のQFPラッチに信号を供給することに続いて、QFP-DACのうちの第1のQFP-DACに信号を供給することと、
第2の複数のQFPラッチの第1のQFPラッチ及び第2のQFPラッチに信号を供給することに続いて、QFP-DACのうちの第2のQFP-DACに信号を供給することと、を更に含む、例示的実施形態37に記載の方法。
例示的実施形態39
QFP-DACのうちの第1のQFP-DACに信号を供給することは、QFP-DACのうちの第1のQFP-DACに個別の第2のラッチ信号を供給することを含み、QFP-DACのうちの第2のQFP-DACに信号を供給することは、QFP-DACのうちの第2のQFP-DACに個別の第2のラッチ信号を供給することを含む、例示的実施形態38に記載の方法。
QFP-DACのうちの第1のQFP-DACに信号を供給することは、QFP-DACのうちの第1のQFP-DACに個別の第2のラッチ信号を供給することを含み、QFP-DACのうちの第2のQFP-DACに信号を供給することは、QFP-DACのうちの第2のQFP-DACに個別の第2のラッチ信号を供給することを含む、例示的実施形態38に記載の方法。
例示的実施形態40
QFP-DACのうちの第1のQFP-DACに信号を供給することは、QFP-DACのうちの第1のQFP-DACに第2のラッチ信号を供給するのと同時に、QFP-DACのうちの第1のQFP-DACに個別の第1のチップ信号を供給することを含み、QFP-DACのうちの第2のQFP-DACに信号を供給することは、QFP-DACのうちの第2のQFP-DACに第2のラッチ信号を供給するのと同時に、QFP-DACのうちの第2のQFP-DACに個別の第1のチップ信号を供給することを含む、例示的実施形態38に記載の方法。
QFP-DACのうちの第1のQFP-DACに信号を供給することは、QFP-DACのうちの第1のQFP-DACに第2のラッチ信号を供給するのと同時に、QFP-DACのうちの第1のQFP-DACに個別の第1のチップ信号を供給することを含み、QFP-DACのうちの第2のQFP-DACに信号を供給することは、QFP-DACのうちの第2のQFP-DACに第2のラッチ信号を供給するのと同時に、QFP-DACのうちの第2のQFP-DACに個別の第1のチップ信号を供給することを含む、例示的実施形態38に記載の方法。
例示的実施形態41
QFP-DACのうちの少なくとも1つにリセット信号を供給することと、
QFP-DACのうちの少なくとも1つに個別のオフセット信号を供給することと、を更に含む、例示的実施形態40に記載の方法。
QFP-DACのうちの少なくとも1つにリセット信号を供給することと、
QFP-DACのうちの少なくとも1つに個別のオフセット信号を供給することと、を更に含む、例示的実施形態40に記載の方法。
例示的実施形態42
第1の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給し、第2の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給することは、QFPラッチに信号を供給してQFP-DACに情報をロードすることを含む、例示的実施形態37に記載の方法。
第1の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給し、第2の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給することは、QFPラッチに信号を供給してQFP-DACに情報をロードすることを含む、例示的実施形態37に記載の方法。
例示的実施形態43
所与のサイクルでQFPラッチに信号を供給してQFP-DACに情報をロードする前に、QFPーDACにリセット信号を供給すること、を更に含む、例示的実施形態42に記載の方法。
所与のサイクルでQFPラッチに信号を供給してQFP-DACに情報をロードする前に、QFPーDACにリセット信号を供給すること、を更に含む、例示的実施形態42に記載の方法。
例示的実施形態44
第1の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給し、第2の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給することは、QFPラッチに信号を供給して量子磁束パラメトロンデマルチプレクサ(QFP-Demux)として動作させることを含む、例示的実施形態37に記載の方法。
第1の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給し、第2の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給することは、QFPラッチに信号を供給して量子磁束パラメトロンデマルチプレクサ(QFP-Demux)として動作させることを含む、例示的実施形態37に記載の方法。
例示的実施形態45
所与のサイクルでQFPラッチに信号を供給してQFP-Demuxとして動作させる前に、QFP-DACにリセット信号を供給すること、を更に含む、例示的実施形態44に記載の方法。
所与のサイクルでQFPラッチに信号を供給してQFP-Demuxとして動作させる前に、QFP-DACにリセット信号を供給すること、を更に含む、例示的実施形態44に記載の方法。
例示的実施形態46
第1の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給し、第2の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給することは、QFPラッチに信号を供給してQFP-DACから情報をロードすることを含む、例示的実施形態37に記載の方法。
第1の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給し、第2の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給することは、QFPラッチに信号を供給してQFP-DACから情報をロードすることを含む、例示的実施形態37に記載の方法。
例示的実施形態47
第1の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給し、第2の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給することは、信号を供給して量子磁束パラメトロンマルチプレクサ(QFP-Mux)として動作させることを含む、例示的実施形態37に記載の方法。
第1の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給し、第2の複数のQFPラッチのうちの第1のQFPラッチ及び第2のQFPラッチに信号を供給することは、信号を供給して量子磁束パラメトロンマルチプレクサ(QFP-Mux)として動作させることを含む、例示的実施形態37に記載の方法。
例示的実施形態48
第1の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第1の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のラッチ信号を供給することを含み、第2の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第2の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のラッチ信号の論理反転を供給することを含む、例示的実施形態34に記載の方法。
第1の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第1の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のラッチ信号を供給することを含み、第2の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第2の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のラッチ信号の論理反転を供給することを含む、例示的実施形態34に記載の方法。
例示的実施形態49
第1の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第1の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のオフセット信号を供給することを含み、第2の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第2の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のオフセット信号を供給することを含む、例示的実施形態48に記載の方法。
第1の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第1の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のオフセット信号を供給することを含み、第2の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第2の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のオフセット信号を供給することを含む、例示的実施形態48に記載の方法。
例示的実施形態50
第1の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第1の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のアドレス信号を供給することを含み、第2の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第2の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のアドレス信号の論理反転を供給することを含む、例示的実施形態34に記載の方法。
第1の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第1の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のアドレス信号を供給することを含み、第2の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第2の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のアドレス信号の論理反転を供給することを含む、例示的実施形態34に記載の方法。
例示的実施形態51
複数のアドレス線をQFPの1つへと対数的に集約すること、を更に含む、例示的実施形態50に記載の方法。
複数のアドレス線をQFPの1つへと対数的に集約すること、を更に含む、例示的実施形態50に記載の方法。
例示的実施形態52
第1の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第1の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のラッチ信号を供給することを含み、第2の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第2の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のラッチ信号を供給することを含む、例示的実施形態50に記載の方法。
第1の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第1の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のラッチ信号を供給することを含み、第2の複数のQFPラッチのうちの第1のQFPラッチに信号を供給することは、第2の複数のQFPラッチのうちの第1のQFPラッチに個別の第1のラッチ信号を供給することを含む、例示的実施形態50に記載の方法。
例示的実施形態53
複数のN個の信号線と、
複数の4(N-1)2個のデジタル/アナログ変換器(DAC)とを備え、DACは、信号線の個別のトリプレットに通信可能に結合されて、信号線の個別のトリプレットによって搬送される信号を介して制御され、複数のDACが有するDACの各々は、個別の材料ループと、個別のループに介挿されて、材料ループ内で互いに電気的に並列に接続された個別のジョセフソン接合対とを備える、システム。
複数のN個の信号線と、
複数の4(N-1)2個のデジタル/アナログ変換器(DAC)とを備え、DACは、信号線の個別のトリプレットに通信可能に結合されて、信号線の個別のトリプレットによって搬送される信号を介して制御され、複数のDACが有するDACの各々は、個別の材料ループと、個別のループに介挿されて、材料ループ内で互いに電気的に並列に接続された個別のジョセフソン接合対とを備える、システム。
例示的実施形態54
複数のN個の信号線は制御線セット及び電源線セットを含み、各トリプレットは制御線のうちの2つと電源線のうちの1つとの一意の組み合わせからなる、例示的実施形態53に記載のシステム。
複数のN個の信号線は制御線セット及び電源線セットを含み、各トリプレットは制御線のうちの2つと電源線のうちの1つとの一意の組み合わせからなる、例示的実施形態53に記載のシステム。
例示的実施形態55
信号線はそれぞれ、少なくとも臨界温度において超伝導を生じる材料からなり、DACの各々の個別の材料ループは、少なくとも臨界温度において超伝導を生じる材料からなる、例示的実施形態53に記載のシステム。
信号線はそれぞれ、少なくとも臨界温度において超伝導を生じる材料からなり、DACの各々の個別の材料ループは、少なくとも臨界温度において超伝導を生じる材料からなる、例示的実施形態53に記載のシステム。
例示的実施形態56
DACは複数の二次元アレイに配列されており、二次元アレイの各々は個別の複数のDACを含み、複数の信号線は第1の信号線サブセットを含み、第1の信号線サブセットの各信号線は二次元アレイのうちの個別の二次元アレイのDACに通信可能に結合されている、例示的実施形態53に記載のシステム。
DACは複数の二次元アレイに配列されており、二次元アレイの各々は個別の複数のDACを含み、複数の信号線は第1の信号線サブセットを含み、第1の信号線サブセットの各信号線は二次元アレイのうちの個別の二次元アレイのDACに通信可能に結合されている、例示的実施形態53に記載のシステム。
例示的実施形態57
第1の信号線サブセットの各信号線は二次元アレイのうちの個別の二次元アレイのDACのすべてに通信可能に結合されている、例示的実施形態56に記載のシステム。
第1の信号線サブセットの各信号線は二次元アレイのうちの個別の二次元アレイのDACのすべてに通信可能に結合されている、例示的実施形態56に記載のシステム。
例示的実施形態58
複数の信号線は第2の信号線サブセットを含み、第2の信号線サブセットの各信号線は、二次元アレイのうちの各2つ以上に対するDACのサブセットに通信可能に結合されている、例示的実施形態56又は57に記載のシステム。
複数の信号線は第2の信号線サブセットを含み、第2の信号線サブセットの各信号線は、二次元アレイのうちの各2つ以上に対するDACのサブセットに通信可能に結合されている、例示的実施形態56又は57に記載のシステム。
例示的実施形態59
信号線の個別のトリプレットを介してDACのうちの選択されたDACに信号を供給するように、通信可能に結合された制御回路を更に備える、例示的実施形態58に記載のシステム。
信号線の個別のトリプレットを介してDACのうちの選択されたDACに信号を供給するように、通信可能に結合された制御回路を更に備える、例示的実施形態58に記載のシステム。
例示的実施形態60
複数の信号線は第2の信号線サブセットを含み、第2の信号線サブセットの各信号線は、二次元アレイのすべてのDACのサブセットに通信可能に結合されている、例示的実施形態56又は57に記載のシステム。
複数の信号線は第2の信号線サブセットを含み、第2の信号線サブセットの各信号線は、二次元アレイのすべてのDACのサブセットに通信可能に結合されている、例示的実施形態56又は57に記載のシステム。
例示的実施形態61
デジタル/アナログ変換器(DAC)の第1の二次元アレイであって、複数のDACを含む、第1の二次元アレイと、
少なくとも第2のDAC二次元アレイであって、第1の二次元アレイ中のDACではない複数のDACを含む、第2の二次元アレイと、
第1のDAC二次元アレイのDACに選択的に電流を供給するように結合された第1の電源線と、
第2のDAC二次元アレイのDACに選択的に電流を供給するように結合された第2の電源線と、
制御線セットとを備え、制御線セットは、少なくとも、
第1の制御線を含み、第1の制御線は、第1のDAC二次元アレイの第1の斜め線に沿って各DACに近接配置されて、第1のDAC二次元アレイの第1の斜め線に沿って個別のDACに通信可能に結合されており、第1の制御線はまた、第2のDAC二次元アレイの第1の斜め線に沿って各DACに近接配置されて、第2のDAC二次元アレイの第1の斜め線に沿って個別のDACに通信可能に結合されている、システム。
デジタル/アナログ変換器(DAC)の第1の二次元アレイであって、複数のDACを含む、第1の二次元アレイと、
少なくとも第2のDAC二次元アレイであって、第1の二次元アレイ中のDACではない複数のDACを含む、第2の二次元アレイと、
第1のDAC二次元アレイのDACに選択的に電流を供給するように結合された第1の電源線と、
第2のDAC二次元アレイのDACに選択的に電流を供給するように結合された第2の電源線と、
制御線セットとを備え、制御線セットは、少なくとも、
第1の制御線を含み、第1の制御線は、第1のDAC二次元アレイの第1の斜め線に沿って各DACに近接配置されて、第1のDAC二次元アレイの第1の斜め線に沿って個別のDACに通信可能に結合されており、第1の制御線はまた、第2のDAC二次元アレイの第1の斜め線に沿って各DACに近接配置されて、第2のDAC二次元アレイの第1の斜め線に沿って個別のDACに通信可能に結合されている、システム。
例示的実施形態62
第1のDAC二次元アレイのDACは、複数のロウ及び複数のコラムに配列されており、第1のDAC二次元アレイの第1の斜め線は、第1のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態61に記載のシステム。
第1のDAC二次元アレイのDACは、複数のロウ及び複数のコラムに配列されており、第1のDAC二次元アレイの第1の斜め線は、第1のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態61に記載のシステム。
例示的実施形態63
第2のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、第2のDAC二次元アレイの第1の斜め線は、第2のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態62に記載のシステム。
第2のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、第2のDAC二次元アレイの第1の斜め線は、第2のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態62に記載のシステム。
例示的実施形態64
第3のDAC二次元アレイであって、第1の二次元アレイ中のDACでも第2の二次元アレイ中のDACでもない複数のDACを含む、第3の二次元アレイと、
第4のDAC二次元アレイであって、第1の二次元アレイ中のDACでも第2の二次元アレイ中のDACでも第3の二次元アレイ中のDACでもない複数のDACを含む、第4の二次元アレイと、
第3のDAC二次元アレイのDACに選択的に電流を供給するように結合された第3の電源線と、
第4のDAC二次元アレイのDACに選択的に電流を供給するように結合された第4電源線と、を更に備え、
第1の制御線は第3のDAC次元アレイの第1の斜め線に沿って各DACに近接配置されて、第3のDAC二次元アレイの第1の斜め線に沿って個別のDACと通信可能に結合されており、第1の制御線は、第4のDAC次元アレイの第1の斜め線に沿って各DACに更に近接配置されて、第4のDAC二次元アレイの第1の斜め線に沿って個別のDACと通信可能に結合されている、例示的実施形態61に記載のシステム。
第3のDAC二次元アレイであって、第1の二次元アレイ中のDACでも第2の二次元アレイ中のDACでもない複数のDACを含む、第3の二次元アレイと、
第4のDAC二次元アレイであって、第1の二次元アレイ中のDACでも第2の二次元アレイ中のDACでも第3の二次元アレイ中のDACでもない複数のDACを含む、第4の二次元アレイと、
第3のDAC二次元アレイのDACに選択的に電流を供給するように結合された第3の電源線と、
第4のDAC二次元アレイのDACに選択的に電流を供給するように結合された第4電源線と、を更に備え、
第1の制御線は第3のDAC次元アレイの第1の斜め線に沿って各DACに近接配置されて、第3のDAC二次元アレイの第1の斜め線に沿って個別のDACと通信可能に結合されており、第1の制御線は、第4のDAC次元アレイの第1の斜め線に沿って各DACに更に近接配置されて、第4のDAC二次元アレイの第1の斜め線に沿って個別のDACと通信可能に結合されている、例示的実施形態61に記載のシステム。
例示的実施形態65
第1のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、第1のDAC二次元アレイの第1の斜め線は、第1のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態64に記載のシステム。
第1のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、第1のDAC二次元アレイの第1の斜め線は、第1のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態64に記載のシステム。
例示的実施形態66
第2のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、第2のDAC二次元アレイの第1の斜め線は、第2のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態65に記載のシステム。
第2のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、第2のDAC二次元アレイの第1の斜め線は、第2のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態65に記載のシステム。
例示的実施形態67
第3のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、第3のDAC二次元アレイの第1の斜め線は、第3のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態66に記載のシステム。
第3のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、第3のDAC二次元アレイの第1の斜め線は、第3のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態66に記載のシステム。
例示的実施形態68
第4のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、
第4のDAC二次元アレイの第1の斜め線は、第4のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態67に記載のシステム。
第4のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、
第4のDAC二次元アレイの第1の斜め線は、第4のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態67に記載のシステム。
例示的実施形態69
第2の二次元アレイの第1の斜め線は第1の二次元アレイの第1の斜め線に垂直であり、第3の二次元アレイの第1の斜め線は第2の二次元アレイの第1の斜め線に垂直である、例示的実施形態65に記載のシステム。
第2の二次元アレイの第1の斜め線は第1の二次元アレイの第1の斜め線に垂直であり、第3の二次元アレイの第1の斜め線は第2の二次元アレイの第1の斜め線に垂直である、例示的実施形態65に記載のシステム。
例示的実施形態70
第4の二次元アレイの第1の斜め線は第1の二次元アレイの第1の斜め線に垂直であり、第4の二次元アレイの第1の斜め線は第3の二次元アレイの第1の斜め線に垂直である、例示的実施形態65に記載のシステム。
第4の二次元アレイの第1の斜め線は第1の二次元アレイの第1の斜め線に垂直であり、第4の二次元アレイの第1の斜め線は第3の二次元アレイの第1の斜め線に垂直である、例示的実施形態65に記載のシステム。
例示的実施形態71
第1の制御線は、第1のDAC二次元アレイの第1の斜め線に沿った蛇行経路をたどり、第2のDAC二次元アレイの第1の斜め線に沿った蛇行経路をたどり、第3のDAC二次元アレイの第1の斜め線に沿った蛇行経路をたどり、第4のDAC二次元アレイの第1の斜め線に沿った蛇行経路をたどる、例示的実施形態64に記載のシステム。
第1の制御線は、第1のDAC二次元アレイの第1の斜め線に沿った蛇行経路をたどり、第2のDAC二次元アレイの第1の斜め線に沿った蛇行経路をたどり、第3のDAC二次元アレイの第1の斜め線に沿った蛇行経路をたどり、第4のDAC二次元アレイの第1の斜め線に沿った蛇行経路をたどる、例示的実施形態64に記載のシステム。
例示的実施形態72
制御線セットは、
第2の制御線を更に備え、第2の制御線は、第1のDAC二次元アレイの第2の斜め線に沿って各DACに近接配置されて、第1のDAC二次元アレイの第2の斜め線に沿って個別のDACに通信可能に結合されており、第2の制御線はまた、第2のDAC二次元アレイの第2の斜め線に沿って各DACに近接配置されて、第2のDAC二次元アレイの第2の斜め線に沿って個別のDACに通信可能に結合されており、第2の制御線は、第3のDAC次元アレイの第2の斜め線に沿って各DACに更に近接配置されて、第3のDAC二次元アレイの第2の斜め線に沿って個別のDACに通信可能に結合されており、第2の制御線は、第4のDAC次元アレイの第2の斜め線に沿って各DACになお更に近接配置されて、第4のDAC二次元アレイの第2の斜め線に沿って個別のDACに通信可能に結合されている、例示的実施形態64に記載のシステム。
制御線セットは、
第2の制御線を更に備え、第2の制御線は、第1のDAC二次元アレイの第2の斜め線に沿って各DACに近接配置されて、第1のDAC二次元アレイの第2の斜め線に沿って個別のDACに通信可能に結合されており、第2の制御線はまた、第2のDAC二次元アレイの第2の斜め線に沿って各DACに近接配置されて、第2のDAC二次元アレイの第2の斜め線に沿って個別のDACに通信可能に結合されており、第2の制御線は、第3のDAC次元アレイの第2の斜め線に沿って各DACに更に近接配置されて、第3のDAC二次元アレイの第2の斜め線に沿って個別のDACに通信可能に結合されており、第2の制御線は、第4のDAC次元アレイの第2の斜め線に沿って各DACになお更に近接配置されて、第4のDAC二次元アレイの第2の斜め線に沿って個別のDACに通信可能に結合されている、例示的実施形態64に記載のシステム。
例示的実施形態73
第1のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、第1のDAC二次元アレイの第2の斜め線は、第1のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態72に記載のシステム。
第1のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、第1のDAC二次元アレイの第2の斜め線は、第1のDAC二次元アレイのすべてのロウ及びすべてのコラムを横切って延在している、例示的実施形態72に記載のシステム。
例示的実施形態74
制御線セットは、
第3の制御線を更に備え、第3の制御線は、第1のDAC二次元アレイの第3の斜め線及び第4の斜め線に沿って各DACに近接配置されて、第1のDAC二次元アレイの第3の斜め線及び第4の斜め線に沿って個別のDACに通信可能に結合されており、第4の斜め線は第3の斜め線に垂直である、例示的実施形態72に記載のシステム。
制御線セットは、
第3の制御線を更に備え、第3の制御線は、第1のDAC二次元アレイの第3の斜め線及び第4の斜め線に沿って各DACに近接配置されて、第1のDAC二次元アレイの第3の斜め線及び第4の斜め線に沿って個別のDACに通信可能に結合されており、第4の斜め線は第3の斜め線に垂直である、例示的実施形態72に記載のシステム。
例示的実施形態75
第1のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、第1のDAC二次元アレイの第3の斜め線は、第1のDAC二次元アレイの第1の複数のロウ及び第1の複数のコラムを横切って延在しており、第1のDAC二次元アレイの第4の斜め線は、第1のDAC二次元アレイの第2の複数のロウ及び第2の複数のコラムを横切って延在しており、第1の複数のロウと第2の複数のロウとの組み合わせは第1のDA
C二次元アレイのすべてのロウを含み、第1の複数のコラムと第2の複数のコラムとの組み合わせは第1のDAC二次元アレイのすべてのコラムを含む、例示的実施形態74に記載のシステム。
第1のDAC二次元アレイのDACは複数のロウ及び複数のコラムに配列されており、第1のDAC二次元アレイの第3の斜め線は、第1のDAC二次元アレイの第1の複数のロウ及び第1の複数のコラムを横切って延在しており、第1のDAC二次元アレイの第4の斜め線は、第1のDAC二次元アレイの第2の複数のロウ及び第2の複数のコラムを横切って延在しており、第1の複数のロウと第2の複数のロウとの組み合わせは第1のDA
C二次元アレイのすべてのロウを含み、第1の複数のコラムと第2の複数のコラムとの組み合わせは第1のDAC二次元アレイのすべてのコラムを含む、例示的実施形態74に記載のシステム。
例示的実施形態76
第3の制御線はまた、第2のDAC二次元アレイの第3の斜め線及び第4の斜め線に沿って各DACに近接配置されて、第2のDAC二次元アレイの第3の斜め線及び第4の斜め線に沿って個別のDACに通信可能に結合されており、第2のDAC二次元アレイの第4の斜め線は第2のDAC二次元アレイの第3の斜め線に垂直であり、
第3の制御線は、第3のDAC次元アレイの第3の斜め線及び第4の斜め線に沿って各DACに更に近接配置されて、第3のDAC二次元アレイの第3の斜め線及び第4の斜め線に沿って個別のDACに通信可能に結合されており、第3のDAC二次元アレイの第4の斜め線は第3のDAC二次元アレイの第3の斜め線に垂直であり、
第3の制御線は、第4のDAC次元アレイの第3の斜め線及び第4の斜め線に沿って各DACになお更に近接配置されて、DACの第4の二次元アレイの第3の斜め線及び第4の斜め線に沿って個別のDACに通信可能に結合されており、第4のDAC二次元アレイの第4の斜め線は第4のDAC二次元アレイの第3の斜め線に垂直である、例示的実施形態74に記載のシステム。
第3の制御線はまた、第2のDAC二次元アレイの第3の斜め線及び第4の斜め線に沿って各DACに近接配置されて、第2のDAC二次元アレイの第3の斜め線及び第4の斜め線に沿って個別のDACに通信可能に結合されており、第2のDAC二次元アレイの第4の斜め線は第2のDAC二次元アレイの第3の斜め線に垂直であり、
第3の制御線は、第3のDAC次元アレイの第3の斜め線及び第4の斜め線に沿って各DACに更に近接配置されて、第3のDAC二次元アレイの第3の斜め線及び第4の斜め線に沿って個別のDACに通信可能に結合されており、第3のDAC二次元アレイの第4の斜め線は第3のDAC二次元アレイの第3の斜め線に垂直であり、
第3の制御線は、第4のDAC次元アレイの第3の斜め線及び第4の斜め線に沿って各DACになお更に近接配置されて、DACの第4の二次元アレイの第3の斜め線及び第4の斜め線に沿って個別のDACに通信可能に結合されており、第4のDAC二次元アレイの第4の斜め線は第4のDAC二次元アレイの第3の斜め線に垂直である、例示的実施形態74に記載のシステム。
例示的実施形態77
合計N個の信号線が存在し、DACの第1のアレイ、DACの第2のアレイ、DACの第3のアレイ及びDACの第4のアレイの各々は4(N-1)2個のDACを含む、例示的実施形態64~74のいずれか一つに記載のシステム。
合計N個の信号線が存在し、DACの第1のアレイ、DACの第2のアレイ、DACの第3のアレイ及びDACの第4のアレイの各々は4(N-1)2個のDACを含む、例示的実施形態64~74のいずれか一つに記載のシステム。
例示的実施形態78
1個の電源線と信号線のうちの2個とからなる個別のトリプレットを介して、DACのうちの選択されたDACに信号を供給するように、通信可能に結合された制御回路を更に備え、トリプレットは単一の個別のDACを動作させるように一意に通信可能に結合されている、例示的実施形態64~74のいずれか一つに記載のシステム。
1個の電源線と信号線のうちの2個とからなる個別のトリプレットを介して、DACのうちの選択されたDACに信号を供給するように、通信可能に結合された制御回路を更に備え、トリプレットは単一の個別のDACを動作させるように一意に通信可能に結合されている、例示的実施形態64~74のいずれか一つに記載のシステム。
例示的実施形態79
システムの動作方法であって、システムは、デジタル/アナログ変換器(DAC)の第1の二次元アレイであって、第1の二次元アレイは、複数のDACを含む、DACの第1の二次元アレイと、少なくとも第2のDAC二次元アレイであって、第1の二次元アレイ中のDACではない複数のDACを備えた第2の二次元アレイと、第1のDAC二次元アレイのDACに選択的に電流を供給するように結合された第1の電源線と、第2のDAC二次元アレイのDACに選択的に電流を供給するように結合された第2の電源線と、制御線セットであって、少なくとも、第1の制御線であって、第1のDAC二次元アレイの第1の斜め線に沿って各DACに近接配置されて、第1のDAC二次元アレイの第1の斜め線に沿って個別のDACに通信可能に結合されており、更に第2のDAC二次元アレイの第1の斜め線に沿って各DACに近接配置されて、第2のDAC二次元アレイの第1の斜め線に沿って個別のDACに通信可能に結合された、第1の制御線と、第2の制御線であって、第1のDAC二次元アレイの第2の斜め線に沿って各DACに近接配置されて、第1のDAC二次元アレイの第2の斜め線に沿って個別のDACに通信可能に結合されており、更に第2のDAC二次元アレイの第2の斜め線に沿って各DACに近接配置されて、第2のDAC二次元アレイの第2の斜め線に沿って個別のDACに通信可能に結合された、第2の制御線とを有する、制御線セットと、を含み、方法は、
第1の期間中に、同時に、
第1の電源線を介して第1のDACに信号を供給し、
第1の制御線を介して第1のDACに信号を供給し、
第2の制御線を介して第1のDACに信号を供給することを含む、方法。
システムの動作方法であって、システムは、デジタル/アナログ変換器(DAC)の第1の二次元アレイであって、第1の二次元アレイは、複数のDACを含む、DACの第1の二次元アレイと、少なくとも第2のDAC二次元アレイであって、第1の二次元アレイ中のDACではない複数のDACを備えた第2の二次元アレイと、第1のDAC二次元アレイのDACに選択的に電流を供給するように結合された第1の電源線と、第2のDAC二次元アレイのDACに選択的に電流を供給するように結合された第2の電源線と、制御線セットであって、少なくとも、第1の制御線であって、第1のDAC二次元アレイの第1の斜め線に沿って各DACに近接配置されて、第1のDAC二次元アレイの第1の斜め線に沿って個別のDACに通信可能に結合されており、更に第2のDAC二次元アレイの第1の斜め線に沿って各DACに近接配置されて、第2のDAC二次元アレイの第1の斜め線に沿って個別のDACに通信可能に結合された、第1の制御線と、第2の制御線であって、第1のDAC二次元アレイの第2の斜め線に沿って各DACに近接配置されて、第1のDAC二次元アレイの第2の斜め線に沿って個別のDACに通信可能に結合されており、更に第2のDAC二次元アレイの第2の斜め線に沿って各DACに近接配置されて、第2のDAC二次元アレイの第2の斜め線に沿って個別のDACに通信可能に結合された、第2の制御線とを有する、制御線セットと、を含み、方法は、
第1の期間中に、同時に、
第1の電源線を介して第1のDACに信号を供給し、
第1の制御線を介して第1のDACに信号を供給し、
第2の制御線を介して第1のDACに信号を供給することを含む、方法。
例示的実施形態80
複数のN個の信号線と、
第1の二次元アレイに配置された第1の複数のアナログ変換器(DAC)であって、第1の複数のDACのDACの各々は、個別の材料ループと個別のループに介挿されて材料ループ内で互いに電気的に並列に結合された個別のジョセフソン接合対とを含む第1の複数のDACと、
第1の複数のDACの第1の二次元アレイを通してブレイド構成に配置されて、第1の複数のDACのDACに通信可能に結合された、複数の信号線とを備える、システム。
複数のN個の信号線と、
第1の二次元アレイに配置された第1の複数のアナログ変換器(DAC)であって、第1の複数のDACのDACの各々は、個別の材料ループと個別のループに介挿されて材料ループ内で互いに電気的に並列に結合された個別のジョセフソン接合対とを含む第1の複数のDACと、
第1の複数のDACの第1の二次元アレイを通してブレイド構成に配置されて、第1の複数のDACのDACに通信可能に結合された、複数の信号線とを備える、システム。
例示的実施形態81
第2の二次元アレイに配置された第2の複数のアナログ変換器(DAC)であって、第2の複数のDACのDACの各々は、個別の材料ループと個別のループに介挿されて材料ループ内で互いに電気的に並列に結合された個別のジョセフソン接合対とを含む第2の複数のDACと、
第3の二次元アレイに配置された第3の複数のアナログ変換器(DAC)であって、第3の複数のDACのDACの各々は、個別の材料ループと個別のループに介挿されて材料ループ内で互いに電気的に並列に結合された個別のジョセフソン接合対とを含む第3の複数のDACと、
第4の二次元アレイに配置された第4の複数のアナログ変換器(DAC)であって、第4の複数のDACのDACの各々は、個別の材料ループと個別のループに介挿されて材料ループ内で互いに電気的に並列に結合された個別のジョセフソン接合対とを含む第4の複数のDACと、を更に備え、複数の信号と複数の信号線とが、それぞれ、第2の複数のDAC、第3の複数のDAC、第4の複数のDACの、第2の二次元アレイ、第3の二次元アレイ、第4の二次元アレイを通してブレイド構成に配置されて、第2の複数のDACのDAC、第3の複数のDACのDAC、第4の複数のDACのDACに通信可能に結合された、例示的実施形態80に記載のシステム。
第2の二次元アレイに配置された第2の複数のアナログ変換器(DAC)であって、第2の複数のDACのDACの各々は、個別の材料ループと個別のループに介挿されて材料ループ内で互いに電気的に並列に結合された個別のジョセフソン接合対とを含む第2の複数のDACと、
第3の二次元アレイに配置された第3の複数のアナログ変換器(DAC)であって、第3の複数のDACのDACの各々は、個別の材料ループと個別のループに介挿されて材料ループ内で互いに電気的に並列に結合された個別のジョセフソン接合対とを含む第3の複数のDACと、
第4の二次元アレイに配置された第4の複数のアナログ変換器(DAC)であって、第4の複数のDACのDACの各々は、個別の材料ループと個別のループに介挿されて材料ループ内で互いに電気的に並列に結合された個別のジョセフソン接合対とを含む第4の複数のDACと、を更に備え、複数の信号と複数の信号線とが、それぞれ、第2の複数のDAC、第3の複数のDAC、第4の複数のDACの、第2の二次元アレイ、第3の二次元アレイ、第4の二次元アレイを通してブレイド構成に配置されて、第2の複数のDACのDAC、第3の複数のDACのDAC、第4の複数のDACのDACに通信可能に結合された、例示的実施形態80に記載のシステム。
例示的実施形態82
第1の複数のDACのDAC、第2の複数のDACのDAC、第3の複数のDACのDAC、第4の複数のDACの合計は、4(N-1)2個のDACを含み、当該合計のDACは、信号線の個別のトリプレットに通信可能に結合されて、信号線の個別のトリプレットによって搬送された信号を介して制御される、例示的実施形態80又は81に記載のシステム。
第1の複数のDACのDAC、第2の複数のDACのDAC、第3の複数のDACのDAC、第4の複数のDACの合計は、4(N-1)2個のDACを含み、当該合計のDACは、信号線の個別のトリプレットに通信可能に結合されて、信号線の個別のトリプレットによって搬送された信号を介して制御される、例示的実施形態80又は81に記載のシステム。
例示的実施形態83
複数の信号線は複数のN個の信号線を含み、複数のN個の信号線は、制御線セット及び電源線セットを含み、各DACは制御線のうちの個別の制御線を介して制御され、各トリプレットは制御線のうちの2つと電源線のうちの1つとの一意の組み合わせからなる、例示的実施形態72に記載のシステム。
複数の信号線は複数のN個の信号線を含み、複数のN個の信号線は、制御線セット及び電源線セットを含み、各DACは制御線のうちの個別の制御線を介して制御され、各トリプレットは制御線のうちの2つと電源線のうちの1つとの一意の組み合わせからなる、例示的実施形態72に記載のシステム。
例示的実施形態84
デジタル/アナログ変換器(DAC)の第1の二次元アレイであって、第1の二次元アレイは、第1の二次元アレイ内の複数のロウ及び複数のコラムに配置された複数のDACを有する、DACの第1の二次元アレイと、
第1のDAC二次元アレイのDACに選択的に電流を供給するように結合された第1の電源線と、
制御線セットと、を備え、制御線セットは、少なくとも、
第1の制御線を含み、第1の制御線は、第1のDAC二次元アレイの少なくとも3つの
ロウ及び少なくとも3つのコラムの各々における少なくとも1つのDACに動作可能に近接配置されて、第1のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々における個別のDACに通信可能に結合する、システム。
デジタル/アナログ変換器(DAC)の第1の二次元アレイであって、第1の二次元アレイは、第1の二次元アレイ内の複数のロウ及び複数のコラムに配置された複数のDACを有する、DACの第1の二次元アレイと、
第1のDAC二次元アレイのDACに選択的に電流を供給するように結合された第1の電源線と、
制御線セットと、を備え、制御線セットは、少なくとも、
第1の制御線を含み、第1の制御線は、第1のDAC二次元アレイの少なくとも3つの
ロウ及び少なくとも3つのコラムの各々における少なくとも1つのDACに動作可能に近接配置されて、第1のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々における個別のDACに通信可能に結合する、システム。
例示的実施形態85
少なくとも第2のDAC二次元アレイであって、第1の二次元アレイ中のDACではない複数のDACであって、第2の二次元アレイの複数のロウ及び複数のコラムに配置された複数のDACを含む、複数のDACを有する、第2のDAC二次元アレイと、
第2のDAC二次元アレイのDACに選択的に電流を供給するように結合された第2の電源線と、を更に備え、第1の制御線はまた、第2のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々における少なくとも1つのDACに動作可能に近接配置されて、第2のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々における個別のDACに通信可能に結合する、例示的実施形態84に記載のシステム。
少なくとも第2のDAC二次元アレイであって、第1の二次元アレイ中のDACではない複数のDACであって、第2の二次元アレイの複数のロウ及び複数のコラムに配置された複数のDACを含む、複数のDACを有する、第2のDAC二次元アレイと、
第2のDAC二次元アレイのDACに選択的に電流を供給するように結合された第2の電源線と、を更に備え、第1の制御線はまた、第2のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々における少なくとも1つのDACに動作可能に近接配置されて、第2のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々における個別のDACに通信可能に結合する、例示的実施形態84に記載のシステム。
例示的実施形態86
第2の制御線を更に備え、第2の制御線は第1のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々における少なくとも1つのDACに動作可能に近接配置されて、第1のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々における個別のDACに通信可能に結合する、例示的実施形態84又は85に記載のシステム。
第2の制御線を更に備え、第2の制御線は第1のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々における少なくとも1つのDACに動作可能に近接配置されて、第1のDAC二次元アレイの少なくとも3つのロウ及び少なくとも3つのコラムの各々における個別のDACに通信可能に結合する、例示的実施形態84又は85に記載のシステム。
例示的実施形態87
第1の制御線と第2の制御線とは、共通のDACがない状態で、異なるDACに動作可能に近接配置されている、例示的実施形態86に記載のシステム。
第1の制御線と第2の制御線とは、共通のDACがない状態で、異なるDACに動作可能に近接配置されている、例示的実施形態86に記載のシステム。
例示的実施形態88
第1の制御線と第2の制御線とは、少なくとも1つの共通のDACがある状態で、少なくとも1つの同じDACに動作可能に近接配置されている、例示的実施形態87に記載のシステム。
第1の制御線と第2の制御線とは、少なくとも1つの共通のDACがある状態で、少なくとも1つの同じDACに動作可能に近接配置されている、例示的実施形態87に記載のシステム。
例示的実施形態89
第1の量子磁束パラメトロン(QFP)磁力計セットであって、第1のQFP磁力計セットの各QFP磁力計は、個別の第1の材料ループと、個別の第2の材料ループと、ジョセフソン接合対を備えた個別の複合ジョセフソン接合とを含み、個別の第1の材料ループ及び個別の第2の材料ループは臨界温度において超伝導を生じ、第2の材料ループは個別の第1の材料ループに介挿されており、個別のジョセフソン接合対は、第2の材料ループに介挿されていて、個別の第2の材料ループが個別の第1の材料ループに介挿されたノードに対して第2の材料ループ内で互いに並列であり、個別の第2の材料ループは、個別の複合ジョセフソン接合を制御する制御信号を誘導受信する個別の第2のループ誘導インターフェースを含み、個別の第1の材料ループは複数の第1のループ誘導インターフェースを含み、第1のループ誘導インターフェースのうちの少なくとも1つはグランドプレーンが介在することなく外部磁場からの磁束に晒されて、個別のQFP磁力計によって外部磁場を計測する、第1の量子磁束パラメトロン(QFP)磁力計セットと、
第2のループ誘導インターフェースに制御信号を選択的に通信可能に結合するように配置された制御線セットと、
外部磁場を計測するための磁束フィードバックに供される、第1のQFP磁力計セットのうちの各QFP磁力計の第1のループ誘導インターフェースのうちの少なくとも1つに磁束バイアスを選択的に通信可能に結合するように配置された磁束バイアス線セットと、を備える、システム。
第1の量子磁束パラメトロン(QFP)磁力計セットであって、第1のQFP磁力計セットの各QFP磁力計は、個別の第1の材料ループと、個別の第2の材料ループと、ジョセフソン接合対を備えた個別の複合ジョセフソン接合とを含み、個別の第1の材料ループ及び個別の第2の材料ループは臨界温度において超伝導を生じ、第2の材料ループは個別の第1の材料ループに介挿されており、個別のジョセフソン接合対は、第2の材料ループに介挿されていて、個別の第2の材料ループが個別の第1の材料ループに介挿されたノードに対して第2の材料ループ内で互いに並列であり、個別の第2の材料ループは、個別の複合ジョセフソン接合を制御する制御信号を誘導受信する個別の第2のループ誘導インターフェースを含み、個別の第1の材料ループは複数の第1のループ誘導インターフェースを含み、第1のループ誘導インターフェースのうちの少なくとも1つはグランドプレーンが介在することなく外部磁場からの磁束に晒されて、個別のQFP磁力計によって外部磁場を計測する、第1の量子磁束パラメトロン(QFP)磁力計セットと、
第2のループ誘導インターフェースに制御信号を選択的に通信可能に結合するように配置された制御線セットと、
外部磁場を計測するための磁束フィードバックに供される、第1のQFP磁力計セットのうちの各QFP磁力計の第1のループ誘導インターフェースのうちの少なくとも1つに磁束バイアスを選択的に通信可能に結合するように配置された磁束バイアス線セットと、を備える、システム。
例示的実施形態90
複数の量子ビット及び複数のカプラを含むプロセッサチップを更に備え、各カプラは個別の量子ビット対を選択的に通信可能に結合させるように動作し、第1のQFP磁力計セットは外部磁場を検出するように配置されている、例示的実施形態89に記載のシステム。
複数の量子ビット及び複数のカプラを含むプロセッサチップを更に備え、各カプラは個別の量子ビット対を選択的に通信可能に結合させるように動作し、第1のQFP磁力計セットは外部磁場を検出するように配置されている、例示的実施形態89に記載のシステム。
例示的実施形態91
第1のQFP磁力計セットは、プロセッサチップの集積コンポーネントである、例示的実施形態90に記載のシステム。
第1のQFP磁力計セットは、プロセッサチップの集積コンポーネントである、例示的実施形態90に記載のシステム。
例示的実施形態92
第1のQFP磁力計セットに通信可能に結合された第1のシフトレジスタを更に備える、例示的実施形態89~91のいずれか一つに記載のシステム。
第1のQFP磁力計セットに通信可能に結合された第1のシフトレジスタを更に備える、例示的実施形態89~91のいずれか一つに記載のシステム。
例示的実施形態93
第1のシフトレジスタは、第1のQFP磁力計セットのうちの個別のものに磁気的又はガルバニックに結合可能なシフトレジスタであるQFPベースのシフトレジスタである、例示的実施形態89に記載のシステム。
第1のシフトレジスタは、第1のQFP磁力計セットのうちの個別のものに磁気的又はガルバニックに結合可能なシフトレジスタであるQFPベースのシフトレジスタである、例示的実施形態89に記載のシステム。
例示的実施形態94
複数の非破壊読出し(NDRO)を更に備える、例示的実施形態93に記載のシステム。
複数の非破壊読出し(NDRO)を更に備える、例示的実施形態93に記載のシステム。
例示的実施形態95
制御回路を更に備え、制御回路は、磁束バイアス線を介して第1の磁力計セットのQFP磁力計に通信可能に結合して、第1の磁力計セットのQFP磁力計の複数の読出しを行いながら、第1の磁力計セットのQFP磁力計の各々のボディに供給された磁束バイアスを掃引するように動作可能である、例示的実施形態93に記載のシステム。
制御回路を更に備え、制御回路は、磁束バイアス線を介して第1の磁力計セットのQFP磁力計に通信可能に結合して、第1の磁力計セットのQFP磁力計の複数の読出しを行いながら、第1の磁力計セットのQFP磁力計の各々のボディに供給された磁束バイアスを掃引するように動作可能である、例示的実施形態93に記載のシステム。
例示的実施形態96
制御回路は、複数の読出しに少なくとも部分的に基づいて、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を更に求める、例示的実施形態95に記載のシステム。
制御回路は、複数の読出しに少なくとも部分的に基づいて、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を更に求める、例示的実施形態95に記載のシステム。
例示的実施形態97
第1の磁力計セットのQFP磁力計の各々について、制御回路は、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求めるために、個別の読出し結果セットをtanh形状にフィッティングする、例示的実施形態96に記載のシステム。
第1の磁力計セットのQFP磁力計の各々について、制御回路は、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求めるために、個別の読出し結果セットをtanh形状にフィッティングする、例示的実施形態96に記載のシステム。
例示的実施形態98
制御回路は、第1のアニール線セットを介して第1の磁力計セットのQFP磁力計に通信可能に更に結合して、+Φ0/2と+Φ0との間と、-Φ0/2と-Φ0との間で第1の磁力計セットのQFP磁力計の各々をアニールするように動作可能である、例示的実施形態97に記載のシステム。
制御回路は、第1のアニール線セットを介して第1の磁力計セットのQFP磁力計に通信可能に更に結合して、+Φ0/2と+Φ0との間と、-Φ0/2と-Φ0との間で第1の磁力計セットのQFP磁力計の各々をアニールするように動作可能である、例示的実施形態97に記載のシステム。
例示的実施形態99
制御回路は、
アニール線/QFP磁力計干渉の計測値を更に求め、
求まったアニール線/QFP磁力計干渉を更に補償する、例示的実施形態98に記載のシステム。
制御回路は、
アニール線/QFP磁力計干渉の計測値を更に求め、
求まったアニール線/QFP磁力計干渉を更に補償する、例示的実施形態98に記載のシステム。
例示的実施形態100
第1のQFP磁力計セットのQFP磁力計の各々について、第1のループ誘導インターフェースのうちの少なくともいくつかは、個別のQFP磁力計を、第1のQFP磁力計セットの近傍のQFP磁力計の個別の第1のループ誘導インターフェースに結合する、例示的実施形態89に記載のシステム。
第1のQFP磁力計セットのQFP磁力計の各々について、第1のループ誘導インターフェースのうちの少なくともいくつかは、個別のQFP磁力計を、第1のQFP磁力計セットの近傍のQFP磁力計の個別の第1のループ誘導インターフェースに結合する、例示的実施形態89に記載のシステム。
例示的実施形態101
システムの動作方法であって、システムは、第1の量子磁束パラメトロン(QFP)磁力計セットであって、第1のQFP磁力計セットの各QFP磁力計は、個別の第1の材料ループと、個別の第2の材料ループと、ジョセフソン接合対を備えた個別の複合ジョセフソン接合とを含み、個別の第1の材料ループ及び個別の第2の材料ループは臨界温度において超伝導を生じ、第2の材料ループは個別の第1の材料ループに介挿されており、個別のジョセフソン接合対は、第2の材料ループに介挿されていて、個別の第2の材料ループが個別の第1の材料ループに介挿されたノードに対して第2の材料ループ内で互いに並列であり、個別の第2の材料ループは、個別の複合ジョセフソン接合を制御する制御信号を誘導受信する個別の第2のループ誘導インターフェースを含み、個別の第1の材料ループは複数の第1のループ誘導インターフェースを含み、第1のループ誘導インターフェースのうちの少なくとも1つはグランドプレーンが介在することなく外部磁場からの磁束に晒されて、個別のQFP磁力計によって外部磁場を計測する、第1の量子磁束パラメトロン(QFP)磁力計セットと、第2のループ誘導インターフェースに制御信号を選択的に通信可能に結合するように配置された制御線セットと、外部磁場を計測するための磁束フィードバックに供される、第1のQFP磁力計セットのうちの各QFP磁力計の第1のループ誘導インターフェースのうちの少なくとも1つに磁束バイアスを選択的に通信可能に結合するように配置された磁束バイアス線セットと、制御回路と、を含み、方法は、
第1の磁力計セットのQFP磁力計の各々について、
個別のQFP磁力計のボディに供給された磁束バイアスを掃引することと、
個別のQFP磁力計の複数の読出しを行いながら、個別のQFP磁力計のボディに供給された磁束バイアスを掃引することと、を含む、方法。
システムの動作方法であって、システムは、第1の量子磁束パラメトロン(QFP)磁力計セットであって、第1のQFP磁力計セットの各QFP磁力計は、個別の第1の材料ループと、個別の第2の材料ループと、ジョセフソン接合対を備えた個別の複合ジョセフソン接合とを含み、個別の第1の材料ループ及び個別の第2の材料ループは臨界温度において超伝導を生じ、第2の材料ループは個別の第1の材料ループに介挿されており、個別のジョセフソン接合対は、第2の材料ループに介挿されていて、個別の第2の材料ループが個別の第1の材料ループに介挿されたノードに対して第2の材料ループ内で互いに並列であり、個別の第2の材料ループは、個別の複合ジョセフソン接合を制御する制御信号を誘導受信する個別の第2のループ誘導インターフェースを含み、個別の第1の材料ループは複数の第1のループ誘導インターフェースを含み、第1のループ誘導インターフェースのうちの少なくとも1つはグランドプレーンが介在することなく外部磁場からの磁束に晒されて、個別のQFP磁力計によって外部磁場を計測する、第1の量子磁束パラメトロン(QFP)磁力計セットと、第2のループ誘導インターフェースに制御信号を選択的に通信可能に結合するように配置された制御線セットと、外部磁場を計測するための磁束フィードバックに供される、第1のQFP磁力計セットのうちの各QFP磁力計の第1のループ誘導インターフェースのうちの少なくとも1つに磁束バイアスを選択的に通信可能に結合するように配置された磁束バイアス線セットと、制御回路と、を含み、方法は、
第1の磁力計セットのQFP磁力計の各々について、
個別のQFP磁力計のボディに供給された磁束バイアスを掃引することと、
個別のQFP磁力計の複数の読出しを行いながら、個別のQFP磁力計のボディに供給された磁束バイアスを掃引することと、を含む、方法。
例示的実施形態102
システムは、第1のシフトレジスタを更に含み、方法は、
第1のQFP磁力計セットを第1のシフトレジスタに通信可能に結合することと、
磁束バイアス信号を供給して、連続するシフトレジスタ要素間で量子磁束値を順次移動させることと、を更に含む、例示的実施形態101に記載の方法。
システムは、第1のシフトレジスタを更に含み、方法は、
第1のQFP磁力計セットを第1のシフトレジスタに通信可能に結合することと、
磁束バイアス信号を供給して、連続するシフトレジスタ要素間で量子磁束値を順次移動させることと、を更に含む、例示的実施形態101に記載の方法。
例示的実施形態103
個別のQFP磁力計の複数の読出しを行うことは、非破壊読出し(NDRO)によって個別のQFP磁力計を読み出すことを含む、例示的実施形態102に記載の方法。
個別のQFP磁力計の複数の読出しを行うことは、非破壊読出し(NDRO)によって個別のQFP磁力計を読み出すことを含む、例示的実施形態102に記載の方法。
例示的実施形態104
複数の読出しに少なくとも部分的に基づいて、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求めること、を更に含む、例示的実施形態101~103のいずれか一つに記載の方法。
複数の読出しに少なくとも部分的に基づいて、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求めること、を更に含む、例示的実施形態101~103のいずれか一つに記載の方法。
例示的実施形態105
複数の読出しに少なくとも部分的に基づいて第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求めることは、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求めるために、個別の読出し結果セットをtanh形状にフィッティングすることを含む、例示的実施形態104に記載の方法。
複数の読出しに少なくとも部分的に基づいて第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求めることは、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求めるために、個別の読出し結果セットをtanh形状にフィッティングすることを含む、例示的実施形態104に記載の方法。
例示的実施形態106
第1のアニール線セットを介して第1の磁力計セットのQFP磁力計に信号を供給して、+Φ0/2と+Φ0との間と、-Φ0/2と-Φ0との間で第1の磁力計セットのQFP磁力計の各々をアニールすること、を更に含む、例示的実施形態105に記載の方法。
第1のアニール線セットを介して第1の磁力計セットのQFP磁力計に信号を供給して、+Φ0/2と+Φ0との間と、-Φ0/2と-Φ0との間で第1の磁力計セットのQFP磁力計の各々をアニールすること、を更に含む、例示的実施形態105に記載の方法。
例示的実施形態107
アニール線/QFP磁力計干渉の計測値を求めることと、
求まったアニール線/QFP磁力計干渉を補償することと、を更に含む、例示的実施形態106に記載の方法。
アニール線/QFP磁力計干渉の計測値を求めることと、
求まったアニール線/QFP磁力計干渉を補償することと、を更に含む、例示的実施形態106に記載の方法。
例示的実施形態108
第1のQFPシフトレジスタとして配置されて互いに通信可能に結合された第1の量子磁束パラメトロン(QFP)磁力計セットであって、第1のQFP磁力計セットの各QFP磁力計は、個別の第1の材料ループと、個別の第2の材料ループと、ジョセフソン接合対を備えた個別の複合ジョセフソン接合とを含み、個別の第1の材料ループ及び個別の第2の材料ループは臨界温度において超伝導を生じ、第2の材料ループは個別の第1の材料ループに介挿されており、個別のジョセフソン接合対は、第2の材料ループに介挿されていて、個別の第2の材料ループが個別の第1の材料ループに介挿されたノードに対して第2の材料ループ内で互いに並列であり、個別の第2の材料ループは、個別の複合ジョセフソン接合を制御する制御信号を誘導受信する個別の第2のループ誘導インターフェースを含み、個別の第1の材料ループは複数の第1のループ誘導インターフェースを含む、第1の量子磁束パラメトロン(QFP)磁力計セットと、
第2のループ誘導インターフェースに制御信号を選択的に通信可能に結合するように配置された制御線セットと、
第1のQFP磁力計セットの各QFP磁力計の第1のループ誘導インターフェースのうちの少なくとも1つに、磁束バイアスを選択的に通信可能に結合するように配置された磁束バイアス線セットと、
第1のQFPシフトレジスタの少なくとも1つの次元に沿って値をシフトすように、第1のループ誘導インターフェースを介して第1のQFP磁力計セットのループに磁束信号を順次供給するように通信可能に結合された制御回路と、を備える、システム。
第1のQFPシフトレジスタとして配置されて互いに通信可能に結合された第1の量子磁束パラメトロン(QFP)磁力計セットであって、第1のQFP磁力計セットの各QFP磁力計は、個別の第1の材料ループと、個別の第2の材料ループと、ジョセフソン接合対を備えた個別の複合ジョセフソン接合とを含み、個別の第1の材料ループ及び個別の第2の材料ループは臨界温度において超伝導を生じ、第2の材料ループは個別の第1の材料ループに介挿されており、個別のジョセフソン接合対は、第2の材料ループに介挿されていて、個別の第2の材料ループが個別の第1の材料ループに介挿されたノードに対して第2の材料ループ内で互いに並列であり、個別の第2の材料ループは、個別の複合ジョセフソン接合を制御する制御信号を誘導受信する個別の第2のループ誘導インターフェースを含み、個別の第1の材料ループは複数の第1のループ誘導インターフェースを含む、第1の量子磁束パラメトロン(QFP)磁力計セットと、
第2のループ誘導インターフェースに制御信号を選択的に通信可能に結合するように配置された制御線セットと、
第1のQFP磁力計セットの各QFP磁力計の第1のループ誘導インターフェースのうちの少なくとも1つに、磁束バイアスを選択的に通信可能に結合するように配置された磁束バイアス線セットと、
第1のQFPシフトレジスタの少なくとも1つの次元に沿って値をシフトすように、第1のループ誘導インターフェースを介して第1のQFP磁力計セットのループに磁束信号を順次供給するように通信可能に結合された制御回路と、を備える、システム。
例示的実施形態109
制御回路は、第1のループ誘導インターフェースを介して第1のQFP磁力計セットのループに磁束信号を順次供給し、第1のループ誘導インターフェースの各々に供給される個別の磁束信号は、第1のQFP磁力計セットのループの直線状の連なりに沿った直後のループに供給される個別の磁束信号に対してπ/2だけオフセットする、例示的実施形態108に記載のシステム。
制御回路は、第1のループ誘導インターフェースを介して第1のQFP磁力計セットのループに磁束信号を順次供給し、第1のループ誘導インターフェースの各々に供給される個別の磁束信号は、第1のQFP磁力計セットのループの直線状の連なりに沿った直後のループに供給される個別の磁束信号に対してπ/2だけオフセットする、例示的実施形態108に記載のシステム。
例示的実施形態110
各ループの第1のループ誘導インターフェースに供給される個別の磁束信号が、第1のQFP磁力計セットのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ進んでいる、例示的実施形態109に記載のシステム。
各ループの第1のループ誘導インターフェースに供給される個別の磁束信号が、第1のQFP磁力計セットのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ進んでいる、例示的実施形態109に記載のシステム。
例示的実施形態111
各ループの第1のループ誘導インターフェースに供給される個別の磁束信号が、第1のQFP磁力計セットのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ遅れている、例示的実施形態109に記載のシステム。
各ループの第1のループ誘導インターフェースに供給される個別の磁束信号が、第1のQFP磁力計セットのループの直線状の連なりに沿ったループのうちの直後のものに供給される個別の磁束信号に対してπ/2だけ遅れている、例示的実施形態109に記載のシステム。
例示的実施形態112
第1のQFP磁力計セットは一次元アレイシフトレジスタとして配置されている、例示的実施形態108~111のいずれか一つに記載のシステム。
第1のQFP磁力計セットは一次元アレイシフトレジスタとして配置されている、例示的実施形態108~111のいずれか一つに記載のシステム。
例示的実施形態113
第1のQFP磁力計セットは二次元アレイシフトレジスタとして配置されている、例示的実施形態108~111のいずれか一つに記載のシステム。
第1のQFP磁力計セットは二次元アレイシフトレジスタとして配置されている、例示的実施形態108~111のいずれか一つに記載のシステム。
例示的実施形態114
制御回路は、シフトレジスタを一度に1つのQFP磁力計に読み出す、例示的実施形態108に記載のシステム。
制御回路は、シフトレジスタを一度に1つのQFP磁力計に読み出す、例示的実施形態108に記載のシステム。
例示的実施形態115
制御回路は、シフトレジスタを一度にQFP磁力計の全コラムに読み出す、例示的実施形態108に記載のシステム。
制御回路は、シフトレジスタを一度にQFP磁力計の全コラムに読み出す、例示的実施形態108に記載のシステム。
例示的実施形態116
制御回路は、第1の磁力計セットのQFP磁力計の複数の読出しを行いながら、第1の磁力計セットのQFP磁力計の各々のボディに供給された磁束バイアスを掃引するように更に動作可能である、例示的実施形態108、114又は115に記載のシステム。
制御回路は、第1の磁力計セットのQFP磁力計の複数の読出しを行いながら、第1の磁力計セットのQFP磁力計の各々のボディに供給された磁束バイアスを掃引するように更に動作可能である、例示的実施形態108、114又は115に記載のシステム。
例示的実施形態117
制御回路は、複数の読出しに少なくとも部分的に基づいて、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を更に求める、例示的実施形態116に記載のシステム。
制御回路は、複数の読出しに少なくとも部分的に基づいて、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を更に求める、例示的実施形態116に記載のシステム。
例示的実施形態118
第1の磁力計セットのQFP磁力計の各々について、制御回路は、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求めるために、個別の読出し結果セットをtanh形状にフィッティングする、例示的実施形態117に記載のシステム。
第1の磁力計セットのQFP磁力計の各々について、制御回路は、第1の磁力計セットのQFP磁力計の各々の個別の縮退点を求めるために、個別の読出し結果セットをtanh形状にフィッティングする、例示的実施形態117に記載のシステム。
例示的実施形態119
制御回路は、第1のアニール線セットを介して第1の磁力計セットのQFP磁力計に更に通信可能に更に結合して、+Φ0/2と+Φ0との間と、-Φ0/2と-Φ0との間で第1の磁力計セットのQFP磁力計の各々をアニールするように更に動作可能である、例示的実施形態118に記載のシステム。
制御回路は、第1のアニール線セットを介して第1の磁力計セットのQFP磁力計に更に通信可能に更に結合して、+Φ0/2と+Φ0との間と、-Φ0/2と-Φ0との間で第1の磁力計セットのQFP磁力計の各々をアニールするように更に動作可能である、例示的実施形態118に記載のシステム。
例示的実施形態120
制御回路は、
アニール線/QFP磁力計干渉の計測値を更に求め、
求まったアニール線/QFP磁力計干渉を更に補償する、例示的実施形態119に記載のシステム。
制御回路は、
アニール線/QFP磁力計干渉の計測値を更に求め、
求まったアニール線/QFP磁力計干渉を更に補償する、例示的実施形態119に記載のシステム。
121デジタルコンピュータ及び量子コンピュータを含むハイブリッド計算システムであって、量子コンピュータは、例示的実施形態1~120のうちの任意のものに説明されるアドレス指定方法のうちの任意の1つ以上を実行する複数の論理デバイス及び/又は制御回路を備える、ハイブリッド計算システム。
上述の方法、プロセス又は技術は、1つ以上の非一時的なプロセッサ可読媒体に記憶された一連のプロセッサ読み取り可能な命令によって実施され得る。上述の方法、プロセス
又は技術方法のいくつかの例は、断熱量子コンピュータ、又は量子アニール装置などの専用の装置、あるいは、例えば少なくとも1つのデジタルプロセッサを含むコンピュータなど、断熱量子コンピュータ又は量子アニール装置の動作をプログラムするか、又は制御するシステムによって部分的に実行される。上述の方法、プロセス又は技術は、様々な行為を含み得るが、当業者であれば、代替例において特定の行為が省略され得る、及び/又は更なる行為が追加され得ることがわかる。当業者であれば、示された行為の順序は、例示の目的のためのみであって、代替例において変更され得ることがわかる。上述の方法、プロセス又は技術の例示的な行為又は動作の中には、反復して実行されるものがある。上述の方法、プロセス又は技術のいくつかの行為は、各反復行程中に、複数の反復行程後に、又はすべての反復行程の最後に実行され得る。
又は技術方法のいくつかの例は、断熱量子コンピュータ、又は量子アニール装置などの専用の装置、あるいは、例えば少なくとも1つのデジタルプロセッサを含むコンピュータなど、断熱量子コンピュータ又は量子アニール装置の動作をプログラムするか、又は制御するシステムによって部分的に実行される。上述の方法、プロセス又は技術は、様々な行為を含み得るが、当業者であれば、代替例において特定の行為が省略され得る、及び/又は更なる行為が追加され得ることがわかる。当業者であれば、示された行為の順序は、例示の目的のためのみであって、代替例において変更され得ることがわかる。上述の方法、プロセス又は技術の例示的な行為又は動作の中には、反復して実行されるものがある。上述の方法、プロセス又は技術のいくつかの行為は、各反復行程中に、複数の反復行程後に、又はすべての反復行程の最後に実行され得る。
示された態様についての上記の説明は、要約書に記載されたものを含めて、排他的であることも、態様を開示された形態と同じものに限定することも意図していない。特定の態様及び例が、本明細書において例示の目的で説明されるが、当業者であればわかるように、本開示の趣旨及び範囲から逸脱することなく、様々な均等な変更がなされ得る。様々な態様について本明細書で提供される教示は、以上に概説した例示の量子計算方法に限らず、他の量子計算にも適用され得る。
上述した様々な態様、例及び実施形態を組み合わせて、更なる態様、例及び実施形態をそれぞれ提供することが可能である。本明細書における特定の教示及び定義と矛盾しない程度に、本明細書で参照され、及び/又は出願データシートに挙げられる米国特許、米国特許出願公開、米国特許出願、外国特許、外国特許出願及び非特許刊行物はすべて、参照によって本明細に援用され、以下のものを非限定的に含む。2007年11月8日出願の「Systems,Devices and Methods for Analog Processing」と題する米国特許仮出願第60/986,554号、2015年5月14日出願の米国特許仮出願第62/161,780号、2016年1月28日出願の米国特許仮出願第62/288,251号、米国特許第8,854,074号、米国特許出願第12/017,995号、米国特許第8,169,231号、米国特許出願公開第2006-0225165号、米国特許出願公開第2006-0147154号、米国特許出願第12/013,192号、2016年5月3日出願の米国特許仮出願第62/331,287号、2016年10月6日出願の米国特許仮出願第62/405,027号、2016年6月1日出願の「Frequency Multiplexed Resonator Input And/Or Output For A Superconducting Device」と題する国際特許出願第PCT/US2016/031885号、米国特許第7,876,248号、米国特許第8,098,179号、米国特許出願公開第2014-0344322号。
実施形態の局面を、必要であれば、様々な特許、出願及び刊行物のシステム、回路、及び概念を利用して変更することによって、更に他の実施形態を提供することが可能である。これら及びその他の変更は、上記の詳細な説明を考慮して態様に施し得る。一般に、以下の請求項において、使用される用語は、本明細書及び請求項で開示された特定の態様に、請求項を限定するものと捉えるべきではなく、かかる請求項に与えられる均等の全範囲を併せた可能なあらゆる態様を含むものと捉えるべきである。したがって、請求項は本開示によって限定されない。
Claims (59)
- 第1のデジタル/アナログ変換器(DAC)セットであって、前記第1のDACセットのDACの各々は、個別の材料ループと、前記個別の材料ループに介挿されて前記個別の材料ループにおいて互いに電気的に並列に結合された個別のジョセフソン接合対と、を含む、第1のDACセットと、
複数の量子磁束パラメトロン(QFP)ベースのシフトレジスタ要素列を含む第1のQFPベースのシフトレジスタであって、前記第1のDACセットのDACに磁気的又はガルバニックに結合可能である、第1のQFPベースのシフトレジスタと、
前記第1のDACセットのDACを直列に結合する電源線と、
前記第1のDACセットのDACを直列に結合するトリガ線と、を備え、
前記第1のDACセットのDACの各々に、3つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能であり、前記3つの信号のトリプレットは前記第1のQFPベースのシフトレジスタの前記QFPベースのシフトレジスタ要素を介して取得された第1の信号と、前記電源線を介して取得された第2の信号と、前記トリガ線を介して取得された第3の信号と、を含む、システム。 - 臨界温度において超伝導を生じるとともに複数のインダクタを含むインダクタラダー回路を更に備え、前記第1のQFPベースのシフトレジスタの前記QFPベースのシフトレジスタ要素の各々は前記インダクタラダー回路を介して前記第1のDACセットのDACのうちの1つに磁気的に結合されている、請求項1に記載のシステム。
- 前記第1のDACセットのDACのうちの個別のDACに個別の磁束増幅器としてガルバニックに結合された第1のQFP増幅器セットを更に備える、請求項1に記載のシステム。
- 前記第1のQFP増幅器セットのQFP増幅器の各々は、臨界温度において超伝導を生じる個別の材料ループと、前記個別のループに介挿されて前記材料ループ内で互いに電気的に並列に結合した個別のジョセフソン接合対と、を含む、請求項3に記載のシステム。
- 臨界温度において超伝導を生じるとともに複数のインダクタを含むインダクタラダー回路を更に備え、前記第1のQFP増幅器セットの前記QFP増幅器の各々は、前記インダクタラダー回路を介して、前記第1のDACセットのDACのうちの個別のDACと前記第1のQFPベースのシフトレジスタの前記QFPベースのシフトレジスタ要素との間に結合されている、請求項3に記載のシステム。
- 前記第1のQFPベースのシフトレジスタは、前記第1のDACセットのDACごとに少なくとも3つのQFPレジスタ要素を含む、請求項1~5のいずれか一項に記載のシステム。
- 前記第1のQFPベースのシフトレジスタの前記QFPレジスタ要素の各々は、臨界温度において超伝導を生じる個別の材料ループと、前記個別のループに介挿されて前記材料ループ内で互いに電気的に並列に結合した個別のジョセフソン接合対と、を含む、請求項6に記載のシステム。
- 前記第1のQFPベースのシフトレジスタの前記QFPレジスタ要素の各々は、複数のアドレス線のうちの1つに対する個別のガルバニックインターフェースを含む、請求項7に記載のシステム。
- 複数の更なるDACセットと、
複数の更なるQFPベースのシフトレジスタと、を更に備える、請求項7に記載のシステム。 - 前記電源線、前記トリガ線及びアドレス線に信号を供給するように通信可能に結合された制御回路を更に備える、請求項6に記載のシステム。
- 前記制御回路は、前記DACのうちの選択されたDACに単一の磁束量子(SFQ)をロードするように、前記電源線、前記トリガ線及び前記アドレス線に信号を順次供給する、請求項10に記載のシステム。
- 前記制御回路は、
前記第1のDACセットの前記DACのすべてをリセットし、
磁束量子が加算される前記DACに結合された第1の複数の前記QFPベースのシフトレジスタ要素に時計方向の持続電流を供給し、
磁束量子がロードされない前記DACに結合された第2の複数の前記QFPベースのシフトレジスタ要素に反時計方向の持続電流を供給し、
第1の回数だけ、前記トリガ線に信号を供給し、前記第1の回数は、加算される磁束量子の総数に少なくとも比例する、請求項10に記載のシステム。 - 前記第1の回数は、ロードされる磁束量子の前記総数に等しい、請求項12に記載のシステム。
- 前記制御回路は、
前記DACにロードされる磁束量子の数に基づいて前記DACのすべてをソートし、
前記DACのすべてをリセットし、
少なくとも1つの磁束量子がロードされるDACステージに結合された複数の前記QFPベースのシフトレジスタ要素に時計方向の持続電流を供給し、
1未満の磁束量子がロードされる前記DACに結合された複数の前記QFPベースのシフトレジスタ要素に反時計方向の持続電流を供給し、
前記トリガ線に信号を供給し、
少なくとも2つの磁束量子がロードされる前記DACに結合された複数の前記QFPベースのシフトレジスタ要素に時計方向の持続電流を供給し、
2未満の磁束量子がロードされる前記DACに結合された複数の前記QFPベースのシフトレジスタ要素に反時計方向の持続電流を供給し、
前記トリガ線に信号を供給する、請求項10に記載のシステム。 - 前記制御回路は、
前記DACにロードされる磁束量子の数に基づいてDACステージのすべてをソートし、
前記DACステージのすべての前記DACのすべてをリセットし、
1から磁束量子の最大数nまでを取る、プログラムされる整数の回数iに対して、
少なくともi個の磁束量子がロードされる前記DACに結合された複数の前記QFPベースのシフトレジスタ要素に時計方向の持続電流を供給し、
i個未満の磁束量子がロードされる前記DACに結合された複数の前記QFPベースのシフトレジスタ要素に反時計方向の持続電流を供給し、
前記トリガ線に信号を供給する、請求項10に記載のシステム。 - 磁束量子の前記最大数nは18~22である、請求項15に記載のシステム。
- 前記第1のDACセットの前記DACのすべてをリセットするために、前記制御回路は
、前記トリガ線に信号を繰り返し供給する、請求項10に記載のシステム。 - 第2のDACセットであって、前記第2のDACセットの前記DACの各々は、臨界温度において超伝導を生じる個別の材料ループと、前記個別のループに介挿されて、前記材料ループ内において互いに電気的に並列に結合された個別のジョセフソン接合対と、を含む、第2のDACセットと、
複数のQFPベースのシフトレジスタ要素列を有する第2のQFPベースのシフトレジスタであって、前記第2のQFPベースのシフトレジスタの前記QFPベースのシフトレジスタ要素は、前記第2のDACセットの前記DACに磁気的又はガルバニックに結合可能である、第2のQFPベースのシフトレジスタと、を更に備え、
前記第2のDACセットの前記DACの各々は、3つの信号のトリプレットによって、可変数の磁束量子を記憶するように、連続した回数だけ独立にアドレス可能であり、前記3つの信号のトリプレットは、前記第2のQFPベースのシフトレジスタの前記QFPベースのシフトレジスタ要素を介して受信された第1、第2の信号及び第3の信号を含む、請求項1に記載の計算システム。 - 前記DACの各々が有する前記個別の材料ループは、少なくとも臨界温度において超伝導を生じ、前記DACのすべてと、QFPベースのシフトレジスタとは、単一のチップ上に存在する、請求項1又は18に記載の計算システム。
- 複数の量子磁束パラメトロン(QFP)と、
少なくとも1つの量子磁束パラメトロンデジタル/アナログ変換器(QFP-DAC)対と、
バイアス抵抗器を用いずに前記少なくとも1つのQFP-DAC対の前記QFP-DACのうちの両方に電流バイアスを供給する電流バイアス線と、
前記複数のQFPのうちの各QFPについて、前記QFPと前記少なくとも1つのQFP-DAC対の前記QFP-DACのうちの第1のQFP-DACとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第1の複数の量子磁束パラメトロンラッチ(QFPラッチ)、及び、前記QFPと前記少なくとも1つのQFP-DAC対の前記QFP-DACのうちの第2のQFP-DACとの間の磁束を通信可能に結合するように選択的に動作可能な、個別の第2の複数のQFPラッチと、を備える、システム。 - 前記QFPの各々は、個別の第2の材料ループが介挿された個別の第1の材料ループを含み、前記第1の材料ループ及び前記第2の材料ループは臨界温度において超伝導を生じるとともに、個別の、第1のインターフェース及び第2のインターフェースを有し、前記第2の材料ループは2つのジョセフソン接合が介挿されており、第1の誘導インターフェースは、前記個別の第1の複数のQFPラッチのうちの前記第1のQFPラッチに磁束を通信可能に結合するように配置されており、第2の誘導インターフェースは、前記個別の第2の複数のQFPラッチのうちの前記第1のQFPラッチに磁束を通信可能に結合するように配置されている、請求項20に記載のシステム。
- 前記第1の複数のQFPラッチのうちの第2のQFPラッチと、前記第2の複数のQFPラッチのうちの第2のQFPラッチとは、それぞれ、2つのジョセフソン接合が介挿された個別のジョセフソン接合材料ループを含む、請求項20に記載のシステム。
- 前記QFPラッチの各々は、前記個別の第1の複数のQFPラッチのうちの第1のQFPラッチに磁束を通信可能に結合するように配置された第1のインターフェースと、前記個別の第2の複数のQFPラッチのうちの第1のQFPラッチに磁束を通信可能に結合するように配置された第2のインターフェースと、を備える個別のループを含む、請求項20に記載のシステム。
- 前記個別の第1の複数のQFPラッチのうちの前記第1のQFPラッチの各々は、前記個別の第1の複数のQFPラッチのうちの第2のQFPラッチに磁束を通信可能に結合するように配置された個別の第2のインターフェースを備えた個別のループを含み、前記個別の第2の複数のQFPラッチのうちの前記第1のQFPラッチの各々は、前記個別の第2の複数のQFPラッチのうちの第2のQFPラッチに磁束を通信可能に結合するように配置された個別の第2のインターフェースを備えた個別のループを含む、請求項23に記載のシステム。
- 前記第1の複数のQFPラッチの各々のうちの前記第1のQFPラッチは、個別の第1のラッチ信号に応答し、前記第2の複数のQFPラッチの各々のうちの前記第1のQFPラッチは、前記個別の第1のラッチ信号の反転論理に応答する、請求項24に記載のシステム。
- 前記第1の複数のQFPラッチの各々のうちの前記第1のQFPラッチは、個別の第1のオフセット信号に応答し、前記第2の複数のQFPラッチの各々のうちの前記第1のQFPラッチは、前記個別の第1のオフセット信号に応答する、請求項25に記載のシステム。
- 前記第1の複数のQFPラッチの各々のうちの前記第1のQFPラッチは、個別の第1のアドレス信号に応答し、前記第2の複数のQFPラッチの各々のうちの前記第1のQFPラッチは、前記個別のアドレス信号の反転論理に応答する、請求項24に記載のシステム。
- 前記第1の複数のQFPラッチの各々のうちの前記第1のQFPラッチは、個別の第1のラッチ信号に応答し、前記第2の複数のQFPラッチの各々のうちの前記第1のQFPラッチは、前記個別の第1のラッチ信号に応答する、請求項27に記載のシステム。
- 前記少なくとも1つのQFP-DAC対の各々は、個別の第2のラッチ信号に応答する、請求項26又は28に記載のシステム。
- 前記QFP-DACの各々は、個別の一次材料ループと、ジョセフソン接合及びラッチインタフェースからなる第1の対が介挿されたラッチ材料ループと、ジョセフソン接合及びリセットインターフェースからなる第2の対が介挿されたリセット材料ループと、を含み、前記一次材料ループは、前記ラッチ材料ループが介挿されているとともに前記リセット材料ループが介挿されており、前記一次材料ループは、前記第1の複数のQFPラッチ又は前記第2の複数のQFPラッチのうちの個別の一方のうちの1つのQFPラッチに通信可能に結合されるように配置された第1のインターフェースと、入力又は出力の一方に対する少なくとも第2のインターフェースと、を含む、請求項29に記載のシステム。
- 前記QFP-DACはそれぞれ、個別の第2のラッチ信号に応答する、請求項30に記載のシステム。
- 前記QFP-DACはそれぞれ、個別の第1のチップ信号に応答する、請求項31に記載のシステム。
- 前記QFP-DACの各々は、個別のリセット信号に応答する、請求項32に記載のシステム。
- 前記QFPの各々のうちの前記第1のQFPは、個別のオフセット信号に応答する、請
求項33に記載のシステム。 - 前記QFP-DAC及び前記QFPラッチに信号を制御供給するように通信可能に結合された制御回路を更に備える、請求項20~27のいずれか一項に記載のシステム。
- 前記制御回路は、前記DACに情報をロードするように前記QFPラッチに信号を供給する、請求項35に記載のシステム。
- 前記制御回路は、量子磁束パラメトロンデマルチプレクサ(QFP-Demux)として動作するように前記QFPラッチに信号を供給する、請求項35に記載のシステム。
- 前記制御回路は、前記DACから情報をロードするように前記QFPラッチに信号を供給する、請求項35に記載のシステム。
- 前記制御回路は、量子磁束パラメトロンマルチプレクサ(QFP-Mux)として動作するように前記QFPラッチに信号を供給する、請求項35に記載のシステム。
- 前記QFP、前記QFP-DAC及び前記QFPラッチのすべては、単一のチップ上に存在する非散逸プログラマブル磁気メモリ(PMM)を形成している、請求項20~35のいずれか一項に記載の計算システム。
- 超伝導量子ビットと、量子ビットを通信可能に結合する1つ以上のカプラと、を有する複数のプログラマブルデバイスと、
前記複数のプログラマブルデバイスのターゲットデバイス内の電流を駆動するように動作可能な第1のデジタル/アナログ変換器(DAC)と、を備え、前記第1のDACは、前記ターゲットデバイスに結合可能であって、
動作時に第1の電荷キャリア密度を有する第1の超伝導ループと、
前記第1の超伝導ループに介挿された第1のエネルギー蓄積要素であって、動作時に前記第1の電荷キャリア密度より小さい第2の電荷キャリア密度を有することによって第1の動的インダクタンスを与える、第1のエネルギー蓄積要素と、を有する、量子プロセッサ。 - 前記第1の超伝導ループは、第1の実効浸透深さを有する第1の超伝導材料を含み、前記第1のエネルギー蓄積要素は、前記第1の実効浸透深さより大きい第2の実効浸透深さを有する第2の超伝導材料を含む、請求項41に記載の量子プロセッサ。
- 前記第1のエネルギー蓄積要素は、前記第2の超伝導材料からなる超伝導膜を備え、前記超伝導膜は、前記超伝導ループの前記第1の超伝導材料の厚さより小さい厚さを有する、請求項42に記載の量子プロセッサ。
- 前記超伝導膜の前記厚さは、最大で第2の浸透深さの3倍である、請求項43に記載の量子プロセッサ。
- 前記超伝導膜の前記厚さは、最大で前記第2の浸透深さの2分の1である、請求項44に記載の量子プロセッサ。
- 前記超伝導膜は完全に前記量子プロセッサの層内に配置されており、これにより前記超伝導膜は実質的に平坦である、請求項43に記載の量子プロセッサ。
- 前記超伝導膜は、第1の次元の領域長と第2の次元の領域幅とを有する平坦領域内で蛇
行し、前記超伝導膜は、前記第1の次元の前記領域長に亘って延在する複数の長さ方向部分において延在し、各長さ方向部分は、前記領域幅より小さい距離だけ、前記第2の次元に、隣接する長さ方向部分から離間していて、前記第2の次元で延在する幅方向部分によって、隣接する長さ方向部分に電気的に接続されている、請求項46に記載の量子プロセッサ。 - 前記第2の超伝導材料は、NbN、NbTiN、TiN及び粒状アルミニウムからなる群から選択される、請求項42に記載の量子プロセッサ。
- 前記第1のエネルギー蓄積要素は、前記第1の超伝導ループに直列に介挿された複数のジョセフソン接合を有する、請求項41に記載の量子プロセッサ。
- 前記第1のDACは、ガルバニック結合によって前記ターゲットデバイスにガルバニックに結合されており、前記ガルバニック結合は共有ジョセフソン接合を含む、請求項49に記載の量子プロセッサ。
- 前記第1のDACは前記ターゲットデバイスに磁気的に結合されており、前記複数のジョセフソン接合の各々についてのR_NAは、ターゲットR_NA値から閾値量以下だけずれており、R_Nは接合当たりのジョセフソン抵抗であり、Aは接合当たりの面積である、請求項49に記載の量子プロセッサ。
- 第2のDACを備え、
前記第2のDACは、第2の超伝導ループと、前記第2の超伝導ループに介挿されて第2の動的インダクタンスを与える第2のエネルギー蓄積要素と、を有し、
前記第2の超伝導ループは前記第1のDACの前記第1の超伝導ループにガルバニックに結合されており、
前記第1の超伝導ループ及び前記第2の超伝導ループは前記第1の超伝導ループ及び前記第2の超伝導ループに共通の共有部を有し、
前記共有部は、動作時に、前記第1の動的インダクタンス及び前記第2の動的インダクタンスのうちの少なくとも一方に比例する共有動的インダクタンスを与える共有エネルギー蓄積要素を有する、請求項51に記載の量子プロセッサ。 - 前記共有部の幅は前記第1のエネルギー蓄積要素及び前記第2のエネルギー蓄積要素の幅より大きく、幅は電流の方向及び厚さの方向に垂直に測られる、請求項52に記載の量子プロセッサ。
- 前記共有部の第1の領域は、前記第1の動的インダクタンスより小さい、より小さい動的インダクタンスを有する1つ以上の超伝導体に結合されており、前記共有部の非結合領域は、前記超伝導体によって、前記共有動的インダクタンスを与えるように、少なくとも部分的に定義されている、請求項52に記載の量子プロセッサ。
- 前記共有エネルギー蓄積要素は、動作時に、前記第1の動的インダクタンスに比例する前記共有動的インダクタンスを与え、前記第1のDACは、動作時に、1つ以上の、前記第2のDACより上位の桁を表す、請求項52に記載の量子プロセッサ。
- 前記第1のDACは前記第1の超伝導ループに介挿された結合要素を有し、前記第1のDACは結合要素を介して前記ターゲットデバイスに直接結合されており、
前記第2のDACは前記第1のDACを介して前記ターゲットデバイスに間接的に結合されており、
前記第1のDACは入力ストリングの最上位桁を表すように動作可能であり、前記第2
のDACは前記入力ストリングの下位桁を表すように動作可能である、請求項51に記載の量子プロセッサ。 - 前記第1のエネルギー蓄積要素は、前記第1の超伝導ループに直列に介挿された第1の複数のジョセフソン接合を有し、
前記第2のエネルギー蓄積要素は、前記第2の超伝導ループに直列に介挿された第2の複数のジョセフソン接合を有し、
前記共有部は第3の複数のジョセフソン接合を有し、前記第3の複数のジョセフソン接合の前記ジョセフソン接合のうちの少なくとも1つは、前記第1の複数のジョセフソン接合及び前記第2の複数のジョセフソン接合のうちの各ジョセフソン接合より大きい面積を有する、請求項52に記載の量子プロセッサ。 - 前記第3の複数のジョセフソン接合の前記ジョセフソン接合のうちの前記少なくとも1つは、前記第1の複数のジョセフソン接合及び前記第2の複数のジョセフソン接合の前記ジョセフソン接合のうちの少なくとも1つの少なくとも2倍の面積を有する、請求項57に記載の量子プロセッサ。
- 前記第1の超伝導ループは、前記ターゲットデバイスにガルバニックに結合されている、請求項51に記載の量子プロセッサ。
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