JP7322274B2 - Drive control circuit and home appliance - Google Patents

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Description

本願は、２０１９年７月５日に中国特許庁に提出された、出願番号が２０１９１０６０５４２９．６であり、発明の名称が「駆動制御回路及び家電機器」である中国特許出願の優先権を主張し、その内容の全てを援用することにより本願に取り入れる。 This application claims priority to a Chinese patent application entitled "Drive Control Circuit and Home Appliance", filed with the Chinese Patent Office on July 5, 2019, with Application No. 201910605429.6. , incorporated herein by reference in its entirety.

本願は、駆動制御の分野に関し、具体的には、駆動制御回路及び家電機器に関する。 The present application relates to the field of drive control, and in particular to drive control circuits and home appliances.

現在、インバータエアコンの市場では、負荷の運転のエネルギー効率を向上させるために、整流器、インダクタ、ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ、力率補正）モジュール、電解コンデンサ及びインバータによってモータ（負荷）の駆動制御回路を構成するのが一般的である。 At present, in the inverter air conditioner market, in order to improve the energy efficiency of load operation, a motor (load) drive control circuit is controlled by a rectifier, an inductor, a PFC (Power Factor Correction) module, an electrolytic capacitor, and an inverter. It is common to configure

関連技術では、Ｂｏｏｓｔ型ＰＦＣの消費電力及び整流器の消費電力を低減させるために、Ｂｏｏｓｔ型ＰＦＣと整流器の代わりにトーテムポール型ＰＦＣモジュールを用いる。しかしながら、回路のエネルギー効率を一層向上させるために、トーテムポール型ＰＦＣモジュールの少なくとも１つのハーフブリッジ回路を設けて高周波動作を保持させるのが一般的である。 In the related art, in order to reduce the power consumption of the Boost PFC and the power consumption of the rectifier, a totem pole PFC module is used instead of the Boost PFC and rectifier. However, in order to further improve the energy efficiency of the circuit, it is common to provide at least one half-bridge circuit of the totem pole PFC module to sustain high frequency operation.

具体的には、図１に示すように、インダクタＬ、トーテムポール型ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ、力率補正）モジュール、電解コンデンサＥ及びインバータによってモータ（負荷）の駆動制御回路を構成し、該駆動制御回路は運転する過程で少なくとも下記の技術的欠点がある。 Specifically, as shown in FIG. 1, an inductor L, a totem-pole PFC (Power Factor Correction) module, an electrolytic capacitor E, and an inverter constitute a drive control circuit for a motor (load). The control circuit has at least the following technical drawbacks during operation.

（１）トーテムポール型ＰＦＣモジュールには一般に複数のスイッチングトランジスタ（第１スイッチングトランジスタＱ１、第２スイッチングトランジスタＱ２、第３スイッチングトランジスタＱ３及び第４スイッチングトランジスタＱ４）が設けられ、しかもスイッチングトランジスタが高周波モードで動作するため、駆動制御回路において多くの高次高調波が発生する可能性がある。 (1) A totem-pole PFC module is generally provided with a plurality of switching transistors (a first switching transistor Q 1 , a second switching transistor Q 2 , a third switching transistor Q 3 and a fourth switching transistor Q 4 ). Since the transistors operate in high frequency mode, many high order harmonics can occur in the drive control circuit.

（２）ミラー効果から分かるように、スイッチングトランジスタ固有の寄生容量から多くのスパイク電圧、スパイク電流と消費電力が発生し、これはトーテムポール型ＰＦＣモジュール、駆動制御回路及び家電機器の信頼性に深刻な影響を与えてしまう。 (2) As can be seen from the Miller effect, a large amount of spike voltage, spike current and power consumption occur due to the inherent parasitic capacitance of the switching transistor, which seriously affects the reliability of the totem pole type PFC module, drive control circuit and home appliances. impact.

なお、本明細書全体にわたる背景技術に対するいかなる議論も、必ずしも該背景技術が当業者に知られている従来技術であることを示すものではなく、本明細書全体にわたる従来技術に対するいかなる議論も、必ずしも該従来技術が該技術分野において広く知られていると見なされるか、又は、該技術分野の通常の知識を構成するものであると見なされることを示すものではない。 It should be noted that any discussion of background art throughout this specification does not necessarily indicate that the background art is prior art known to those skilled in the art, and any discussion of background art throughout this specification does not necessarily imply that It is not intended to imply that such prior art is considered to be widely known in the art or constitutes common knowledge in the art.

本願は、少なくとも従来技術又は関連技術における技術的課題の１つを解決することを目的とする。 The present application aims at solving at least one technical problem in the prior art or related art.

そのため、本願の１つの目的は、駆動制御回路を提供する。 Therefore, one object of the present application is to provide a drive control circuit.

本願のもう１つの目的は、家電機器を提供する。 Another object of the present application is to provide a consumer electronic device.

本願の第１態様の技術的手段は、駆動制御回路を提供する。該駆動制御回路は、バス回路に接続され、かつ給電信号に対して変換処理を行うように構成されるハーフブリッジ回路を含み、前記ハーフブリッジ回路は、具体的に、制御端子を有するように構成されるスイッチングトランジスタと、前記バス回路における低電圧バスに直列に接続されるサンプリング抵抗と、第１入力端子がバス基準信号を受信するように構成され、且つ第１入力端子が前記サンプリング抵抗の第１端子に接続され、第２入力端子が前記サンプリング抵抗の第２端子に接続されるように構成される第１比較モジュールとを含み、前記第１比較モジュールの出力端子は、前記スイッチングトランジスタの制御端子に接続され、前記サンプリング抵抗の分圧値は前記バス基準信号よりも大きく、前記第１比較モジュールは前記スイッチングトランジスタにカットオフ信号を出力する。 A technical means of the first aspect of the present application provides a drive control circuit. The drive control circuit includes a half-bridge circuit connected to the bus circuit and configured to perform conversion processing on the power supply signal, the half-bridge circuit specifically configured to have a control terminal. a switching transistor connected in series with a low voltage bus in said bus circuit; a first input terminal configured to receive a bus reference signal; a first comparison module configured such that a second input terminal is connected to the second terminal of the sampling resistor, the output terminal of the first comparison module being connected to the control of the switching transistor. terminal, the divided voltage value of the sampling resistor is greater than the bus reference signal, and the first comparison module outputs a cutoff signal to the switching transistor.

当該技術的手段において、少なくとも２つのスイッチングトランジスタを有するハーフブリッジ回路の場合、スイッチングトランジスタの制御端子と出力端子との間に寄生容量があるため、スイッチングトランジスタの増幅作用により寄生容量が２つのスイッチングトランジスタの間に電圧干渉を引き起こす。例えば、第２スイッチングトランジスタ（下方スイッチングトランジスタとする）がオンになった瞬間に、下方スイッチングトランジスタの寄生容量から１つのスパイク電圧が生成し、該スパイク電圧がスパイク電流の形で第１スイッチングトランジスタを衝撃すると、第１スイッチングトランジスタ（上方スイッチングトランジスタとする）がブレークダウンされる恐れがあり、さらにはハーフブリッジ回路が故障する恐れがある。 In this technical means, in the case of a half-bridge circuit having at least two switching transistors, there is a parasitic capacitance between the control terminal and the output terminal of the switching transistor, so that the amplification effect of the switching transistor reduces the parasitic capacitance to two switching transistors. cause voltage interference between For example, at the moment when the second switching transistor (assumed to be the lower switching transistor) turns on, a spike voltage is generated from the parasitic capacitance of the lower switching transistor, and the spike voltage in the form of a spike current drives the first switching transistor. The impact can cause the first switching transistor (assumed to be the upper switching transistor) to break down and even the half-bridge circuit to fail.

従って、第１比較モジュールを設置し、第１比較モジュールをサンプリング抵抗の両端に跨って接続することにより、ハーフブリッジ回路が貫通すると、サンプリング抵抗の分圧値はバス基準信号よりも大きく、第１比較モジュールが出力する比較結果はカットオフ信号であり、ドライバによってスイッチングトランジスタのカットオフをトリガーする必要がないため、ハーフブリッジ回路の貫通の可能性を一層低減することができる。 Therefore, by installing a first comparison module and connecting the first comparison module across the sampling resistor, when the half-bridge circuit penetrates, the divided voltage value of the sampling resistor is larger than the bus reference signal, and the first The comparison result output by the comparison module is a cut-off signal, and the cut-off of the switching transistor does not need to be triggered by the driver, so that the possibility of penetration of the half-bridge circuit can be further reduced.

また、本願の上記の実施例に係る駆動制御回路は、次の付加的な技術的構成を有してもよい。 Also, the drive control circuit according to the above embodiments of the present application may have the following additional technical configurations.

上記いずれかの技術的手段において、選択的に、前記ハーフブリッジ回路を流れる電気信号をサンプリングして、対応するサンプリング信号を取得するように構成されるホールセンサと、第１入力端子が基準信号を受信するように構成され、第２入力端子が前記サンプリング信号を受信するように構成される第２比較モジュールとをさらに含み、前記第２比較モジュールの出力端子は前記スイッチングトランジスタの制御端子に接続され、前記サンプリング信号の絶対値は前記基準信号よりも大きく、前記第２比較モジュールは前記スイッチングトランジスタにカットオフ信号を出力する。 In any of the above technical means, optionally a Hall sensor configured to sample an electrical signal flowing through the half-bridge circuit to obtain a corresponding sampling signal; a second comparison module configured to receive the sampling signal, a second input terminal configured to receive the sampling signal, the output terminal of the second comparison module being connected to the control terminal of the switching transistor; , the absolute value of the sampling signal is greater than the reference signal, and the second comparison module outputs a cutoff signal to the switching transistor.

当該技術的手段において、ハーフブリッジ回路にホールセンサ及び第２比較モジュールを設置し、スイッチングトランジスタに過電流保護及び過電圧保護を行うことにより、寄生容量と給電信号がハーフブリッジ回路に与える衝撃を低減することができるだけでなく、ハーフブリッジ回路の消費電力を低減することができる。また、ハーフブリッジ回路に分離回路を設ける必要がないため、駆動制御回路のコストが低減され、さらには駆動制御回路の信頼性と安定性が向上している。 In the technical means, the half-bridge circuit is provided with a Hall sensor and a second comparison module, and the switching transistor is provided with over-current protection and over-voltage protection to reduce the impact of the parasitic capacitance and the power supply signal on the half-bridge circuit. In addition, the power consumption of the half-bridge circuit can be reduced. In addition, since there is no need to provide an isolation circuit in the half-bridge circuit, the cost of the drive control circuit is reduced, and the reliability and stability of the drive control circuit are improved.

第２比較モジュールの出力端子は前記スイッチングトランジスタの制御端子に接続され、前記サンプリング信号の絶対値は前記基準信号よりも大きく、前記第２比較モジュールは前記スイッチングトランジスタにカットオフ信号を出力する。特に、過電流保護又は過電圧保護に関しては、ドライバによりスイッチングトランジスタのカットオフをトリガーする必要がなく、スイッチングトランジスタが焼損され又はブレークダウンされる可能性を一層低減することができる。 The output terminal of the second comparison module is connected to the control terminal of the switching transistor, the absolute value of the sampling signal is greater than the reference signal, and the second comparison module outputs a cutoff signal to the switching transistor. Especially for overcurrent protection or overvoltage protection, there is no need for the driver to trigger cutoff of the switching transistor, which can further reduce the possibility of the switching transistor being burned out or broken down.

また、ホールセンサを設置して前記ハーフブリッジ回路を流れる電気信号をサンプリングし、且つサンプリング結果をドライバに伝送し、且つ検出結果に基づいてスイッチング周波数を調整する。例えば、給電信号における電流に多くのスパイク信号が担持されることが検出された場合、スパイク信号がハーフブリッジ回路によって増幅又は重畳されることを避けるために、スイッチング周波数を低減して電磁干渉信号及びスパイク信号を低減することができる。 Also, a Hall sensor is installed to sample the electric signal flowing through the half-bridge circuit, transmit the sampling result to the driver, and adjust the switching frequency according to the detection result. For example, if it is detected that the current in the feed signal carries many spike signals, the switching frequency is reduced to avoid the spike signals being amplified or superimposed by the half-bridge circuit. Spike signals can be reduced.

また、選択的に、ホールセンサのサンプリング周波数範囲は１ＫＨｚ～１０００ＭＨｚであり、サンプリング信号はカレントループの閉制御のためにも用いられる。 Also optionally, the sampling frequency range of the Hall sensor is from 1 KHz to 1000 MHz, and the sampling signal is also used for current loop closing control.

上記いずれかの技術的手段において、選択的に、スイッチングトランジスタのオン電圧はゼロよりも大きく、前記第２比較モジュールは、正の入力端子が第１基準信号を受信し、負の入力端子が前記サンプリング信号を受信し、出力端子が前記スイッチングトランジスタの制御端子に接続される第１コンパレータ、及び／又は、負の入力端子が第２基準信号を受信し、正の入力端子が前記サンプリング信号を受信し、出力端子が前記スイッチングトランジスタの制御端子に接続される第２コンパレータをさらに含み、前記基準信号は前記第１基準信号又は前記第２基準信号である。 In any of the above technical measures, optionally, the on-voltage of the switching transistor is greater than zero, and the second comparison module has a positive input terminal receiving the first reference signal and a negative input terminal receiving the first reference signal. a first comparator receiving a sampling signal and having an output terminal connected to the control terminal of the switching transistor; and/or a negative input terminal receiving a second reference signal and a positive input terminal receiving the sampling signal. and a second comparator having an output terminal connected to the control terminal of the switching transistor, wherein the reference signal is the first reference signal or the second reference signal.

当該技術的手段において、スイッチングトランジスタのオン電圧はゼロよりも大きく、つまり、スイッチングトランジスタは、Ｎ型金属酸化物半導体電界効果トランジスタ又はＮＰＮ型三極管であり、その制御端子（ゲート又はベース）の駆動信号がハイレベルの時にオンになる。 In the technical means, the on-voltage of the switching transistor is greater than zero, that is, the switching transistor is an N-type metal oxide semiconductor field effect transistor or an NPN-type triode, and the drive signal of its control terminal (gate or base) is is turned on when is high.

さらに、第１コンパレータは、正の半軸のサンプリング信号と第１基準信号の大小関係を比較するために用いられる。上記の接続形態から分かるように、正のサンプリング信号が第１基準信号よりも大きい場合、第１コンパレータはローレベル信号を出力する。同様に、第２コンパレータは、負の半軸のサンプリング信号と第２基準信号の大小関係を比較するために用いられる。上記の接続形態から分かるように、負のサンプリング信号が第２基準信号よりも小さい場合、第２コンパレータはローレベル信号を出力する。ローレベル信号がスイッチングトランジスタ（Ｎ型金属酸化物半導体電界効果トランジスタ又はＮＰＮ型三極管）の制御端子に伝送され、カットオフ信号としてスイッチングトランジスタのカットオフを直接的に制御する。 Furthermore, the first comparator is used to compare the magnitude relationship between the positive half-axis sampling signal and the first reference signal. As can be seen from the above topology, the first comparator outputs a low level signal when the positive sampling signal is greater than the first reference signal. Similarly, the second comparator is used to compare the magnitude relationship between the negative half-axis sampling signal and the second reference signal. As can be seen from the above topology, the second comparator outputs a low level signal when the negative sampling signal is less than the second reference signal. A low-level signal is transmitted to the control terminal of the switching transistor (N-type metal oxide semiconductor field effect transistor or NPN-type triode) and directly controls the cutoff of the switching transistor as a cutoff signal.

上述したように、サンプリング信号の振幅が基準信号よりも大きい場合、第２比較モジュールはスイッチングトランジスタの制御端子にカットオフ信号を出力して、スイッチングトランジスタを直接的にオフにする。これにより、過電流保護（又は過電圧保護）の信頼性が向上され、過電流保護（又は過電圧保護）の応答時間が短縮される。 As mentioned above, when the amplitude of the sampling signal is greater than the reference signal, the second comparison module outputs a cutoff signal to the control terminal of the switching transistor to turn off the switching transistor directly. This improves the reliability of the overcurrent protection (or overvoltage protection) and shortens the response time of the overcurrent protection (or overvoltage protection).

上記いずれかの技術的手段において、選択的に、第１端子が前記スイッチングトランジスタの制御端子に接続され、第２端子が前記第１比較モジュールの出力端子に接続され、且つ／又は、第２端子が前記第２比較モジュールの出力端子に接続される一方向導通素子をさらに含み、前記一方向導通素子は前記カットオフ信号を前記スイッチングトランジスタの制御端子に一方向に伝送するように構成される。 In any of the above technical means, optionally, a first terminal is connected to the control terminal of the switching transistor, a second terminal is connected to the output terminal of the first comparison module, and/or a second terminal further includes a unidirectional conducting element connected to the output terminal of the second comparison module, wherein the unidirectional conducting element is configured to unidirectionally transmit the cutoff signal to the control terminal of the switching transistor.

当該技術的手段において、前記一方向導通素子の第１端子が前記スイッチングトランジスタの制御端子に接続されるように設けることにより、比較モジュールがカットオフ信号を出力する場合に限って、一方向導通素子がオンになり、即ちスイッチングトランジスタを直接的にオフにし、カットオフ信号が出力されない場合に、スイッチングトランジスタの制御端子はドライバの制御信号を受信し、且つ制御信号に基づいてオン又はカットオフする。 In the technical means, the unidirectional conducting element is provided so that the first terminal of the unidirectional conducting element is connected to the control terminal of the switching transistor, so that the unidirectional conducting element is provided only when the comparison module outputs a cutoff signal. turns on, i.e. directly turns off the switching transistor, and no cutoff signal is output, the control terminal of the switching transistor receives the control signal of the driver and turns on or cutoff according to the control signal.

一方向導通素子の第２端子は、第１比較モジュールの出力端子及び第２比較モジュールの出力端子に同時に接続されてもよく、いずれかの比較モジュールがカットオフ信号を出力すれば、一方向導通素子により制御端子をプルダウンして、前記スイッチングトランジスタをオフにすることができる。 The second terminal of the unidirectional conduction element may be connected to the output terminal of the first comparison module and the output terminal of the second comparison module at the same time, and if one of the comparison modules outputs the cutoff signal, the unidirectional conduction will occur. An element can pull down the control terminal to turn off the switching transistor.

上記いずれかの技術的手段において、選択的に、並列に接続された２つの前記ハーフブリッジ回路を含み、２つの前記ハーフブリッジ回路を、それぞれ第１ハーフブリッジ回路、第２ハーフブリッジ回路とする力率補正モジュールと、前記ホールセンサの出力端子に接続されるドライバであって、前記給電信号がバス電圧よりも大きく、前記サンプリング信号が予め設定された電圧閾値以上であり、且つ前記第２ハーフブリッジ回路の入力電流が予め設定された電流閾値以上であると検出された場合、前記第１ハーフブリッジ回路にパルス駆動信号を出力するドライバとをさらに含み、前記パルス駆動信号は、前記第１ハーフブリッジ回路における２つのスイッチングトランジスタが交互にオンになるように制御する。 In any of the above technical means, optionally including two half bridge circuits connected in parallel, the two half bridge circuits being a first half bridge circuit and a second half bridge circuit, respectively. a rate correction module and a driver connected to the output terminal of the Hall sensor, wherein the power supply signal is greater than the bus voltage, the sampling signal is greater than or equal to a preset voltage threshold, and the second half bridge a driver outputting a pulse drive signal to the first half-bridge circuit when an input current of the circuit is detected to be greater than or equal to a preset current threshold, wherein the pulse drive signal is applied to the first half-bridge circuit. The two switching transistors in the circuit are controlled to be turned on alternately.

当該技術的手段において、ホールセンサにより給電信号における電流の大きさを収集して比較し、駆動給電信号がバス電圧よりも大きく、サンプリング信号が電圧閾値以上であり、且つ第２ハーフブリッジ回路の入力電流が予め設定された電流閾値以上であると判定された場合、第１ハーフブリッジ回路を動作させるように制御し、つまり、パルス駆動信号により第１ハーフブリッジ回路の動作を制御する。通常、第１ハーフブリッジ回路は高周波モードで動作し、スイッチング周波数が１ＫＨｚよりも大きく、これにより回路の異常な状態によるスイッチングトランジスタへの衝撃を低減する。 In the technical means, the Hall sensor collects and compares the magnitude of the current in the power supply signal, the driving power supply signal is greater than the bus voltage, the sampling signal is greater than or equal to the voltage threshold, and the input of the second half-bridge circuit is When it is determined that the current is greater than or equal to a preset current threshold, the first half-bridge circuit is controlled to operate, that is, the pulse driving signal controls the operation of the first half-bridge circuit. Normally, the first half-bridge circuit operates in high frequency mode, with a switching frequency greater than 1 KHz, which reduces the impact on the switching transistors due to abnormal conditions in the circuit.

力率補正モジュールは、並列に接続された２つのハーフブリッジ回路を含み、且つ４つのブリッジアームにはいずれもスイッチングトランジスタが設けられるため、トーテムポール型ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ、力率補正）モジュールを構成することができる。選択的に、ハーフブリッジ回路における上方スイッチングトランジスタはＮＰＮ型三極管であり、下方スイッチングトランジスタはＰＮＰ型三極管であり、且つ上方スイッチングトランジスタと下方スイッチングトランジスタは共通エミッタ接続であり、エミッタは前記トーテムポール型ＰＦＣモジュールの１つの出力端子でもある。 The power factor correction module includes two half-bridge circuits connected in parallel, and the four bridge arms are all provided with switching transistors, thus making it a totem-pole PFC (Power Factor Correction) module. Can be configured. Alternatively, the upper switching transistor in the half-bridge circuit is an NPN-type triode, the lower switching transistor is a PNP-type triode, and the upper switching transistor and the lower switching transistor are common emitter connection, the emitter being the totem pole PFC. It is also one output terminal of the module.

また、選択的に、電圧閾値の範囲は０～２００Ｖであり、電流閾値の範囲は０～１０Ａである。 Also optionally, the voltage threshold range is 0-200V and the current threshold range is 0-10A.

また、選択的に、トーテムポール型ＰＦＣモジュールにおけるスイッチングトランジスタは、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、金属酸化物半導体電界効果トランジスタ）とされてもよく、スイッチングトランジスタは、ＳｉＣ型スイッチングトランジスタ又はＧａＮ型スイッチングトランジスタであってもよい。従って、スイッチングトランジスタのスイッチング周波数が一層向上し、負荷の運転のエネルギー効率を一層向上することができるものの、電磁干渉信号も強くなるため、フィルタモジュールを加えて電磁干渉信号を低減する必要がある。 Alternatively, the switching transistor in the totem-pole PFC module may be a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor), and the switching transistor may be SiC switching. It may be a transistor or a GaN type switching transistor. Therefore, although the switching frequency of the switching transistor can be further improved and the energy efficiency of the load operation can be further improved, the electromagnetic interference signal is also stronger, so it is necessary to add a filter module to reduce the electromagnetic interference signal.

また、選択的に、前記トーテムポール型ＰＦＣのスイッチングトランジスタのソース（エミッタ）とドレイン（コレクタ）との間に逆方向還流ダイオードが集積される。 Also, optionally, a reverse freewheeling diode is integrated between the source (emitter) and the drain (collector) of the switching transistor of the totem pole type PFC.

上記いずれかの技術的手段において、選択的に、前記第１ハーフブリッジ回路は、第１スイッチングトランジスタ及び第２スイッチングトランジスタを含み、前記第２ハーフブリッジ回路は、第３スイッチングトランジスタ及び第４スイッチングトランジスタを含み、前記第１スイッチングトランジスタと前記第２スイッチングトランジスタとの共通端子が前記給電信号の第１線路に接続され、前記第３スイッチングトランジスタと前記第４スイッチングトランジスタとの共通端子が前記給電信号の第２線路に接続され、及び、前記第１スイッチングトランジスタと前記第４スイッチングトランジスタとの共通端子が前記バス回路における高電圧バスに接続され、前記第２スイッチングトランジスタと前記第３スイッチングトランジスタとの共通端子が前記低電圧バスに接続され、前記給電信号が正の半波信号である場合、前記ドライバは、前記第３スイッチングトランジスタをオンになるように、且つ前記第４スイッチングトランジスタをカットオフになるように制御し、前記給電信号が負の半波信号である場合、前記ドライバは、前記第３スイッチングトランジスタをカットオフになるように、且つ前記第４スイッチングトランジスタをオンになるように制御する。 In any of the above technical means, optionally, the first half-bridge circuit includes a first switching transistor and a second switching transistor, and the second half-bridge circuit includes a third switching transistor and a fourth switching transistor. wherein a common terminal of the first switching transistor and the second switching transistor is connected to the first line of the power supply signal, and a common terminal of the third switching transistor and the fourth switching transistor is the power supply signal. connected to a second line, a common terminal of the first switching transistor and the fourth switching transistor being connected to a high voltage bus in the bus circuit, and a common terminal of the second switching transistor and the third switching transistor; When the terminal is connected to the low voltage bus and the supply signal is a positive half-wave signal, the driver turns on the third switching transistor and cuts off the fourth switching transistor. and when the feeding signal is a negative half-wave signal, the driver controls the third switching transistor to cut off and the fourth switching transistor to turn on.

上記いずれかの技術的手段において、選択的に、前記スイッチングトランジスタは、金属酸化物半導体電界効果トランジスタ又は絶縁ゲートバイポーラトランジスタであり、前記金属酸化物半導体電界効果トランジスタのゲートがコントローラのコマンド出力端子に接続され、前記金属酸化物半導体電界効果トランジスタのソースとドレインとの間に逆方向還流ダイオードが接続され、前記絶縁ゲートバイポーラトランジスタのベースがコントローラのコマンド出力端子に接続され、前記絶縁ゲートバイポーラトランジスタのエミッタとコレクタとの間に逆方向還流ダイオードが接続される。 In any of the above technical means, optionally, the switching transistor is a metal oxide semiconductor field effect transistor or an insulated gate bipolar transistor, and the gate of the metal oxide semiconductor field effect transistor is connected to a command output terminal of a controller. a reverse freewheeling diode connected between the source and drain of said metal oxide semiconductor field effect transistor; a base of said insulated gate bipolar transistor connected to a command output terminal of a controller; A reverse freewheeling diode is connected between the emitter and the collector.

金属酸化物半導体電界効果トランジスタは、ディプリーションモード電界効果トランジスタ又はエンハンスメントモード電界効果トランジスタであってもよく、ＳｉＣトランジスタ又はＧａＮトランジスタを選択してもよい。 The metal oxide semiconductor field effect transistor may be a depletion mode field effect transistor or an enhancement mode field effect transistor, and may be selected as a SiC transistor or a GaN transistor.

上記いずれかの技術的手段において、選択的に、前記力率補正モジュールの出力端子に設けられ、前記脈動直流信号を受信して直流信号に変換するように構成される電解コンデンサと、前記電解コンデンサの出力端子に接続され、前記直流信号から負荷に給電するように制御するように構成されるインバータとをさらに含む。 In any of the above technical means, optionally, an electrolytic capacitor provided at an output terminal of the power factor correction module and configured to receive the pulsating DC signal and convert it into a DC signal; and an inverter connected to the output terminal of and configured to control to power a load from the DC signal.

当該技術的手段において、ハーフブリッジ回路の出力端子に電解コンデンサを設けることにより、電解コンデンサは負荷の運転のための電力を提供するとともに、駆動制御回路に含まれるサージ信号を吸収することができるため、インバータに流れる電磁干渉信号とノイズを一層低減することができ、負荷の運転の信頼性を向上するのに役立つ。 In the technical means, by providing an electrolytic capacitor at the output terminal of the half-bridge circuit, the electrolytic capacitor can provide power for driving the load and absorb surge signals contained in the drive control circuit. , the electromagnetic interference signal and noise flowing through the inverter can be further reduced, which helps improve the reliability of the operation of the load.

インバータは並列に接続された２つのハーフブリッジ回路を含む場合、単相負荷の運転を駆動することができ、インバータは並列に接続された３つのハーフブリッジ回路を含む場合、三相負荷の運転を駆動することができる。 If the inverter contains two half-bridge circuits connected in parallel, it can drive a single-phase load, and if the inverter contains three half-bridge circuits connected in parallel, it can drive a three-phase load. can be driven.

上記いずれかの技術的手段において、選択的に、前記電解コンデンサの容量値の範囲は１０ｕＦ～２００００ｕＦである。 In any of the above technical means, optionally, the range of capacitance of the electrolytic capacitor is 10uF-20000uF.

本願の第２態様の技術的手段は、負荷と、本願の第１態様のいずれかの技術的手段に記載の、給電信号から負荷に給電するように制御するように構成される駆動制御回路とを含む、家電機器を提供する。 A technical means of the second aspect of the present application comprises a load and a drive control circuit configured to control power supply to the load from a power supply signal according to any one of the technical means of the first aspect of the present application. to provide home appliances, including:

当該技術的手段において、家電機器は上記技術的手段に記載の駆動制御回路を含むため、該家電機器は上記技術的手段に記載の駆動制御回路の全ての有益な効果を有し、ここでは説明を省略する。 In the technical means, the home appliance includes the drive control circuit described in the above technical means, so that the home appliance has all the beneficial effects of the drive control circuit described in the above technical means, and is described here. is omitted.

上記技術的手段において、選択的に、前記家電機器は、エアコン、冷蔵庫、扇風機、レンジフード、掃除機及びコンピュータ本体のうちの少なくとも１種を含む。 In the above technical means, optionally, the home appliances include at least one of air conditioners, refrigerators, fans, range hoods, vacuum cleaners, and computer main bodies.

本願の付加的な態様と利点は次の説明で明らかになり、あるいは本願の実施で把握される。 Additional aspects and advantages of the present application will become apparent from the ensuing description or may be learned by practice of the present application.

本願の上記の及び／又は付加的な態様及び利点は下記の図面を用いて実施例を説明することで明瞭で理解しやすくなる。 The above and/or additional aspects and advantages of the present application will become clearer and more comprehensible from the description of the embodiments with the aid of the following drawings.

図１は従来技術に係る一実施例の駆動制御回路の模式図である。FIG. 1 is a schematic diagram of a drive control circuit of one embodiment according to the prior art. 図２は本願の一実施例に係る駆動制御回路のタイミング図である。FIG. 2 is a timing diagram of a drive control circuit according to one embodiment of the present application. 図３は本願の一実施例に係る駆動制御回路の模式図である。FIG. 3 is a schematic diagram of a drive control circuit according to one embodiment of the present application. 図４は本願のもう１つの実施例に係る駆動制御回路の模式図である。FIG. 4 is a schematic diagram of a drive control circuit according to another embodiment of the present application. 図５は本願のもう１つの実施例に係る駆動制御回路の模式図である。FIG. 5 is a schematic diagram of a drive control circuit according to another embodiment of the present application. 図６は本願のもう１つの実施例に係る駆動制御回路の模式図である。FIG. 6 is a schematic diagram of a drive control circuit according to another embodiment of the present application. 図７は本願のもう１つの実施例に係る駆動制御回路の模式図である。FIG. 7 is a schematic diagram of a drive control circuit according to another embodiment of the present application.

本願の上記目的、特徴及び利点をより明確に理解できるようにするために、以下は図面及び具体的な実施形態を参照し、本願をより詳細に説明する。なお、矛盾がない場合、本願の実施例及び実施例の構成は、互いに組み合わせることができる。 In order to enable the above objects, features and advantages of the present application to be understood more clearly, the present application will now be described in more detail with reference to the drawings and specific embodiments. It should be noted that, where there is no contradiction, the embodiments and configurations of the embodiments of the present application can be combined with each other.

本願を十分に理解するために以下の説明において多くの具体的な詳細を説明するが、本願はまたここで説明した以外の他の形態を採用して実施することができ、従って、本願の範囲は以下に開示された具体的な実施例に限定されるものではない。 Although numerous specific details are set forth in the following description to provide a thorough understanding of the present application, the present application may also be practiced in other forms than those described herein and, thus, the scope of the present application. is not limited to the specific examples disclosed below.

以下、図１～図７を参照しながら、本願の実施例に係る駆動制御回路及び家電機器を具体的に説明する。 Hereinafter, drive control circuits and home appliances according to embodiments of the present application will be specifically described with reference to FIGS. 1 to 7. FIG.

図１に示すように、交流信号ＡＣが駆動制御回路に入力され、一般にインダクタＬ、トーテムポール型ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ、力率補正）モジュール、電解コンデンサＥ及びインバータによってモータ（負荷）の駆動制御回路が構成され、トーテムポール型ＰＦＣモジュールには一般に複数のスイッチングトランジスタ（第１スイッチングトランジスタＱ１、第２スイッチングトランジスタＱ２、第３スイッチングトランジスタＱ３及び第４スイッチングトランジスタＱ４）が設けられ、また、インダクタＬの充電回路にホールセンサＳが設けられ、ホールセンサＳにより電流を検出する。 As shown in FIG. 1, an alternating current signal AC is input to a drive control circuit, and generally an inductor L, a totem pole PFC (Power Factor Correction) module, an electrolytic capacitor E and an inverter drive and control a motor (load). A circuit is configured, and a plurality of switching transistors (first switching transistor Q 1 , second switching transistor Q 2 , third switching transistor Q 3 and fourth switching transistor Q 4 ) are generally provided in the totem pole type PFC module, A hall sensor S is provided in the charging circuit of the inductor L, and the hall sensor S detects current.

図１に示すように、第１スイッチングトランジスタＱ１のソースとドレインとの間に第１逆方向還流ダイオードＤ１が設けられ、第２スイッチングトランジスタＱ２のソースとドレインとの間に第２逆方向還流ダイオードＤ２が設けられ、第３スイッチングトランジスタＱ３のソースとドレインとの間に第３逆方向還流ダイオードＤ３が設けられ、第４スイッチングトランジスタＱ４のソースとドレインとの間に第４逆方向還流ダイオードＤ４が設けられる。 As shown in FIG. 1, a first reverse freewheeling diode D1 is provided between the source and drain of the first switching transistor Q1 , and a second reverse freewheeling diode D1 is provided between the source and drain of the second switching transistor Q2. A directional freewheeling diode D2 is provided, a third reverse freewheeling diode D3 is provided between the source and drain of the third switching transistor Q3 , and a third freewheeling diode D3 is provided between the source and drain of the fourth switching transistor Q4 . Four reverse freewheeling diodes D4 are provided.

図２に示すように、トーテムポール型ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ、力率補正）モジュールは一般に以下の方式で動作する。 As shown in FIG. 2, a totem-pole PFC (Power Factor Correction) module generally operates in the following manner.

（１）交流電圧ＵＳの正の半サイクル波形とするＴ０～Ｔ３期間に、コントローラが第１スイッチングトランジスタＱ１及び第２スイッチングトランジスタＱ２にパルス駆動信号を出力し、第１スイッチングトランジスタＱ１のデューティ比は可変値（漸増又は漸減する）又は予め設定された固定値であり、第１スイッチングトランジスタＱ１のオン時間と第２スイッチングトランジスタＱ２のオン時間は互いに補い合い、第３スイッチングトランジスタＱ３がオンになり、且つ第４スイッチングトランジスタＱ４がカットオフになる。 (1) The controller outputs a pulse drive signal to the first switching transistor Q1 and the second switching transistor Q2 during the period T0 to T3 , which is a positive half-cycle waveform of the AC voltage U S , and the first switching transistor The duty ratio of Q1 is variable (gradually increasing or decreasing) or a preset fixed value, the on-time of the first switching transistor Q1 and the on-time of the second switching transistor Q2 complement each other, and the third switching Transistor Q3 is turned on and fourth switching transistor Q4 is cut off.

（２）交流電圧ＵＳの負の半サイクル波形とするＴ３～Ｔ６期間に、コントローラが第１スイッチングトランジスタＱ１及び第２スイッチングトランジスタＱ２にパルス駆動信号を出力し、第１スイッチングトランジスタＱ１のデューティ比は可変値（漸増又は漸減する）又は予め設定された固定値であり、第１スイッチングトランジスタＱ１のオン時間と第２スイッチングトランジスタＱ２のオン時間は互いに補い、第３スイッチングトランジスタＱ３がカットオフになり、且つ第４スイッチングトランジスタＱ４がオンになる。 (2) The controller outputs a pulse driving signal to the first switching transistor Q1 and the second switching transistor Q2 during the period T3 to T6 , which is the negative half-cycle waveform of the AC voltage U S , and the first switching transistor The duty ratio of Q1 is variable (gradually increasing or decreasing) or a preset fixed value, the on-time of the first switching transistor Q1 and the on-time of the second switching transistor Q2 complement each other, and the third switching Transistor Q3 is cut off and fourth switching transistor Q4 is turned on.

図３に示すように、トーテムポール型ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ、力率補正）モジュールにおいて、スイッチングトランジスタはＮ型ＭＯＳＦＥＴで、寄生容量Ｃｄｇから発生されたスパイク電流Ｉｄｇの方向はゲートからドレインへ向かう方向であり、第２スイッチングトランジスタＱ２のスパイク電流により第１スイッチングトランジスタＱ１のゲートがスパイク電圧を発生する可能性があり、該スパイク電圧は第１スイッチングトランジスタＱ１をブレークダウンする可能性がある。 As shown in FIG. 3, in a totem-pole PFC (Power Factor Correction) module, the switching transistor is an N-type MOSFET, and the direction of the spike current Idg generated from the parasitic capacitance Cdg is from the gate to the drain. The spike current of the second switching transistor Q2 may cause the gate of the first switching transistor Q1 to generate a spike voltage, which may break down the first switching transistor Q1 . There is

コントローラがドライバに接続され、且つドライバによってスイッチングトランジスタを駆動してオン又はカットオフさせ、例えば、第１スイッチングトランジスタＱ１のゲートとドライバとの間に第１抵抗Ｒ１（主に電流制限と分圧のために用いられる）が接続され、第１スイッチングトランジスタＱ１のゲートとソースとの間に第２抵抗Ｒ２（主にオン駆動のために用いられる）が接続され、第２スイッチングトランジスタＱ２のゲートとドライバとの間に第３抵抗Ｒ３（主に電流制限と分圧のために用いられる）が接続され、第２スイッチングトランジスタＱ２のゲートとソースとの間に第４抵抗Ｒ４（主にオン駆動のために用いられる）が接続される。 A controller is connected to the driver, and the driver drives the switching transistor to turn on or cut off, for example, a first resistor R1 (mainly for current limiting and dividing) between the gate of the first switching transistor Q1 and the driver. is connected between the gate and source of the first switching transistor Q1 , and a second resistor R2 (mainly used for on-driving) is connected between the gate and source of the first switching transistor Q1. A third resistor R3 (mainly used for current limiting and voltage division) is connected between the gate of Q2 and the driver, and a fourth resistor R3 is connected between the gate and source of the second switching transistor Q2 . 4 (mainly used for on drive) is connected.

図４、図５、図６及び図７に示すように、本願の一実施例に係る駆動制御回路は、バス回路に接続され、かつ交流信号ＡＣに対して変換処理を行うように構成されるハーフブリッジ回路１００を含む。前記ハーフブリッジ回路１００は、具体的に、制御端子を有するように構成されるスイッチングトランジスタと、前記バス回路における低電圧バスに直列に接続されるサンプリング抵抗Ｒ０と、第１入力端子がバス基準信号Ｂ０を受信するように構成され、且つ第１入力端子が前記サンプリング抵抗Ｒ０の第１端子に接続され、第２入力端子が前記サンプリング抵抗Ｒ０の第２端子に接続されるように構成される第１比較モジュールＣ０とを含み、前記第１比較モジュールＣ０の出力端子は前記スイッチングトランジスタの制御端子に接続され、前記サンプリング抵抗Ｒ０の分圧値は前記バス基準信号Ｂ０よりも大きく、前記第１比較モジュールＣ０は前記スイッチングトランジスタにカットオフ信号を出力する。 As shown in FIGS. 4, 5, 6 and 7, a drive control circuit according to one embodiment of the present application is connected to a bus circuit and configured to perform conversion processing on an AC signal AC. A half bridge circuit 100 is included. Said half-bridge circuit 100 specifically comprises a switching transistor configured to have a control terminal, a sampling resistor R0 connected in series with a low voltage bus in said bus circuit, and a first input terminal being a bus reference. configured to receive a signal B0 and having a first input terminal connected to a first terminal of said sampling resistor R0 and a second input terminal connected to a second terminal of said sampling resistor R0 . a first comparison module C0 configured, the output terminal of said first comparison module C0 is connected to the control terminal of said switching transistor, and the divided voltage value of said sampling resistor R0 is applied to said bus reference signal B0 , the first comparison module C0 outputs a cutoff signal to the switching transistor.

当該技術的手段において、少なくとも２つのスイッチングトランジスタを有するハーフブリッジ回路１００の場合、スイッチングトランジスタの制御端子と出力端子との間に寄生容量Ｃｄｇがあるため、スイッチングトランジスタの増幅作用により寄生容量Ｃｄｇが２つのスイッチングトランジスタの間に電圧干渉を引き起こす。例えば、第２スイッチングトランジスタ（下方スイッチングトランジスタとする）がオンになった瞬間に、下方スイッチングトランジスタの寄生容量Ｃｄｇから１つのスパイク電圧が生成し、該スパイク電圧がスパイク電流の形で第１スイッチングトランジスタを衝撃すると、第１スイッチングトランジスタ（上方スイッチングトランジスタとする）がブレークダウンされる恐れがあり、さらにはハーフブリッジ回路１００が故障する恐れがある。 In the technical means, in the case of the half-bridge circuit 100 having at least two switching transistors, since there is a parasitic capacitance Cdg between the control terminal and the output terminal of the switching transistors, the parasitic capacitance Cdg is increased by the amplification action of the switching transistors. causes voltage interference between the two switching transistors. For example, at the moment when the second switching transistor (assumed to be the lower switching transistor) turns on, a spike voltage is generated from the parasitic capacitance Cdg of the lower switching transistor, and the spike voltage is in the form of a current spike in the first switching transistor. Shocking the transistors can cause the first switching transistor (assumed to be the upper switching transistor) to break down and can even cause the half-bridge circuit 100 to fail.

従って、第１比較モジュールＣ０を設置し、第１比較モジュールＣ０をサンプリング抵抗Ｒ０の両端に跨って接続することにより、ハーフブリッジ回路１００が貫通し、サンプリング抵抗Ｒ０の分圧値はバス基準信号Ｂ０よりも大きく、第１比較モジュールＣ０が出力する比較結果はカットオフ信号であり、ドライバによってスイッチングトランジスタのカットオフをトリガーする必要がないため、ハーフブリッジ回路１００の貫通の可能性を一層低減することができる。 Therefore, by installing the first comparison module C0 and connecting the first comparison module C0 across the sampling resistor R0 , the half bridge circuit 100 penetrates and the divided voltage value of the sampling resistor R0 is larger than the bus reference signal B0 , the comparison result output by the first comparison module C0 is a cut-off signal, which does not need to trigger the cut-off of the switching transistor by the driver, so that the half-bridge circuit 100 can be penetrated can be further reduced.

また、本願の上記実施例に係る駆動制御回路は、次の付加的な技術的構成を有してもよい。 Also, the drive control circuit according to the above embodiments of the present application may have the following additional technical configuration.

上記いずれかの技術的手段において、選択的に、前記ハーフブリッジ回路１００を流れる電気信号をサンプリングして、対応するサンプリング信号を取得するように構成されるホールセンサＳと、第１入力端子が基準信号を受信するように構成され、第２入力端子が前記サンプリング信号を受信するように構成される第２比較モジュールとをさらに含み、前記第２比較モジュールの出力端子は、前記スイッチングトランジスタの制御端子に接続され、前記サンプリング信号の絶対値は前記基準信号よりも大きく、前記第２比較モジュールは前記スイッチングトランジスタにカットオフ信号を出力する。 In any of the above technical means, optionally, a Hall sensor S configured to sample an electrical signal flowing through the half-bridge circuit 100 to obtain a corresponding sampling signal; a second comparison module configured to receive a signal, a second input terminal configured to receive the sampling signal, the output terminal of the second comparison module being a control terminal of the switching transistor; and the absolute value of the sampling signal is greater than the reference signal, the second comparison module outputs a cutoff signal to the switching transistor.

当該技術的手段において、ハーフブリッジ回路１００にホールセンサＳ及び第２比較モジュールを設置し、スイッチングトランジスタに過電流保護及び過電圧保護を行うことにより、寄生容量Ｃｄｇ及び給電信号がハーフブリッジ回路１００に与える衝撃を低減することができるだけでなく、ハーフブリッジ回路１００の消費電力を低減することができる。また、ハーフブリッジ回路１００に分離回路を設ける必要がないため、駆動制御回路のコストが低減され、さらには駆動制御回路の信頼性と安定性が向上している。 In this technical means, the half-bridge circuit 100 is provided with a Hall sensor S and a second comparison module, and the switching transistor is provided with overcurrent protection and overvoltage protection, so that the parasitic capacitance Cdg and the power supply signal are transferred to the half-bridge circuit 100. Not only can the applied impact be reduced, but the power consumption of the half bridge circuit 100 can also be reduced. Moreover, since it is not necessary to provide an isolation circuit in the half bridge circuit 100, the cost of the drive control circuit is reduced, and the reliability and stability of the drive control circuit are improved.

第２比較モジュールの出力端子は前記スイッチングトランジスタの制御端子に接続され、前記サンプリング信号の絶対値は前記基準信号よりも大きく、前記第２比較モジュールは前記スイッチングトランジスタにカットオフ信号を出力する。特に、過電流保護又は過電圧保護に関しては、ドライバによりスイッチングトランジスタのカットオフをトリガーする必要がなく、スイッチングトランジスタが焼損され又はブレークダウンされる可能性を一層低減することができる。 The output terminal of the second comparison module is connected to the control terminal of the switching transistor, the absolute value of the sampling signal is greater than the reference signal, and the second comparison module outputs a cutoff signal to the switching transistor. Especially for overcurrent protection or overvoltage protection, there is no need for the driver to trigger cutoff of the switching transistor, which can further reduce the possibility of the switching transistor being burned out or broken down.

また、ホールセンサＳを設置して前記ハーフブリッジ回路１００を流れる電気信号をサンプリングし、且つサンプリング結果をドライバに伝送し、且つ検出結果に基づいてスイッチング周波数を調整する。例えば、給電信号における電流に多くのスパイク信号が担持されることが検出された場合、スパイク信号がハーフブリッジ回路１００によって増幅又は重畳されることを避けるために、スイッチング周波数を低減して電磁干渉信号及びスパイク信号を低減することができる。 In addition, a Hall sensor S is installed to sample the electric signal flowing through the half bridge circuit 100, transmit the sampling result to the driver, and adjust the switching frequency according to the detection result. For example, if it is detected that the current in the feed signal carries many spike signals, the switching frequency is reduced to avoid the spike signals being amplified or superimposed by the half-bridge circuit 100, thereby reducing the electromagnetic interference signal. and spike signals can be reduced.

また、選択的に、ホールセンサＳのサンプリング周波数範囲は１ＫＨｚ～１０００ＭＨｚであり、サンプリング信号はカレントループの閉制御のためにも用いられる。 Also optionally, the sampling frequency range of the Hall sensor S is from 1 KHz to 1000 MHz, and the sampling signal is also used for current loop closing control.

上記いずれかの技術的手段において、選択的に、スイッチングトランジスタのオン電圧はゼロよりも大きく、前記第２比較モジュールは、正の入力端子が第１基準信号Ｂ１を受信し、負の入力端子が前記サンプリング信号を受信し、出力端子が前記スイッチングトランジスタの制御端子に接続される第１コンパレータＣ１、及び／又は、負の入力端子が第２基準信号Ｂ２を受信し、正の入力端子が前記サンプリング信号を受信し、出力端子が前記スイッチングトランジスタの制御端子に接続される第２コンパレータＣ２をさらに含み、前記基準信号は前記第１基準信号Ｂ１又は前記第２基準信号Ｂ２である。 In any of the above technical measures, optionally, the on-voltage of the switching transistor is greater than zero, the second comparison module has a positive input terminal receiving the first reference signal B1 and a negative input terminal. receives said sampling signal and a first comparator C 1 whose output terminal is connected to the control terminal of said switching transistor, and/or whose negative input terminal receives a second reference signal B 2 and whose positive input terminal receives said sampling signal and further comprises a second comparator C2 whose output terminal is connected to the control terminal of said switching transistor, said reference signal being said first reference signal B1 or said second reference signal B2. be.

当該技術的手段において、スイッチングトランジスタのオン電圧はゼロよりも大きく、つまり、スイッチングトランジスタは、Ｎ型金属酸化物半導体電界効果トランジスタ又はＮＰＮ型三極管で、その制御端子（ゲート又はベース）の駆動信号がハイレベルの時にオンにする。 In the technical means, the on-voltage of the switching transistor is greater than zero, that is, the switching transistor is an N-type metal oxide semiconductor field effect transistor or an NPN-type triode, and the drive signal at its control terminal (gate or base) is Turn on when high level.

さらに、第１コンパレータＣ１は、正の半軸のサンプリング信号と第１基準信号Ｂ１の大小関係を比較するために用いられ、上記の接続形態から分かるように、正のサンプリング信号が第１基準信号Ｂ１よりも大きい場合、第１コンパレータＣ１はローレベル信号を出力する。同様に、第２コンパレータＣ２は、負の半軸のサンプリング信号と第２基準信号Ｂ２の大小関係を比較するために用いられ、上記の接続形態から分かるように、負のサンプリング信号が第２基準信号Ｂ２よりも小さい場合、第２コンパレータＣ２はローレベル信号を出力する。ローレベル信号がスイッチングトランジスタ（Ｎ型金属酸化物半導体電界効果トランジスタ又はＮＰＮ型三極管）の制御端子に伝送され、カットオフ信号としてスイッチングトランジスタのカットオフを直接的に制御する。 Further, the first comparator C1 is used to compare the magnitude relationship between the positive semi-axis sampling signal and the first reference signal B1 . If it is greater than the reference signal B1 , the first comparator C1 outputs a low level signal. Similarly, the second comparator C2 is used to compare the magnitude relationship between the negative half-axis sampling signal and the second reference signal B2 . 2 less than the reference signal B2 , the second comparator C2 outputs a low level signal. A low-level signal is transmitted to the control terminal of the switching transistor (N-type metal oxide semiconductor field effect transistor or NPN-type triode) and directly controls the cutoff of the switching transistor as a cutoff signal.

上述したように、サンプリング信号の振幅が基準信号よりも大きい場合、第２比較モジュールはスイッチングトランジスタの制御端子にカットオフ信号を出力して、スイッチングトランジスタを直接的にオフにする。これにより、過電流保護（又は過電圧保護）の信頼性が向上され、過電流保護（又は過電圧保護）の応答時間が短縮される。 As mentioned above, when the amplitude of the sampling signal is greater than the reference signal, the second comparison module outputs a cutoff signal to the control terminal of the switching transistor to turn off the switching transistor directly. This improves the reliability of the overcurrent protection (or overvoltage protection) and shortens the response time of the overcurrent protection (or overvoltage protection).

上記いずれかの技術的手段において、選択的に、第１端子が前記スイッチングトランジスタの制御端子に接続され、第２端子が前記第１比較モジュールＣ０の出力端子に接続され、及び／又は、第２端子が前記第２比較モジュールの出力端子に接続される一方向導通素子Ｄ０をさらに含み、前記一方向導通素子Ｄ０は前記カットオフ信号を前記スイッチングトランジスタの制御端子に一方向に伝送するように構成される。 In any of the above technical means, optionally, the first terminal is connected to the control terminal of the switching transistor, the second terminal is connected to the output terminal of the first comparison module C0 , and/or the a unidirectional conduction element D0 having two terminals connected to the output terminal of the second comparison module, the unidirectional conduction element D0 unidirectionally transmitting the cutoff signal to the control terminal of the switching transistor; configured as

当該技術的手段において、前記一方向導通素子Ｄ０の第１端子が前記スイッチングトランジスタの制御端子に接続されるように設けることにより、比較モジュールがカットオフ信号を出力する場合に限って、一方向導通素子がオンにし、即ちスイッチングトランジスタを直接的にオフにし、カットオフ信号が出力されない場合に、スイッチングトランジスタの制御端子はドライバの制御信号を受信し、且つ制御信号に基づいてオン又はカットオフにする。 In the technical solution, the first terminal of the one-way conducting element D0 is connected to the control terminal of the switching transistor, so that only when the comparison module outputs a cut-off signal, the one-way The control terminal of the switching transistor receives the control signal of the driver and turns on or cuts off according to the control signal when the conducting element turns on, i.e. turns off the switching transistor directly, and no cutoff signal is output. do.

一方向導通素子Ｄ０の第２端子は、第１比較モジュールＣ０の出力端子及び第２比較モジュールの出力端子に同時に接続されてもよく、いずれかの比較モジュールがカットオフ信号を出力すれば、一方向導通素子Ｄ０によって制御端子をプルダウンして、一方向導通素子の電流Ｉが図６及び図７に示す方向に流れると、前記スイッチングトランジスタをオフにすることができる。 The second terminal of the unidirectional conduction element D0 may be connected to the output terminal of the first comparison module C0 and the output terminal of the second comparison module at the same time, and if either comparison module outputs a cutoff signal, , the control terminal is pulled down by the unidirectional conducting element D0 , and the switching transistor can be turned off when the current I of the unidirectional conducting element flows in the direction shown in FIGS.

図４及び図５に示すように、第１スイッチングトランジスタＱ１及び第３スイッチングトランジスタＱ３はドライバから送信されるオン信号を受信し、第２スイッチングトランジスタＱ２及び第４スイッチングトランジスタＱ４はドライバから送信されるカットオフ信号を受信し、且つ第１スイッチングトランジスタＱ１のオン時間と第２スイッチングトランジスタＱ２のオン時間との間にデッドタイムがあり、且つ、第３スイッチングトランジスタＱ３のオン時間と第４スイッチングトランジスタＱ４のオン時間との間にデッドタイムがある。 As shown in FIGS. 4 and 5, the first switching transistor Q1 and the third switching transistor Q3 receive the ON signal sent from the driver, the second switching transistor Q2 and the fourth switching transistor Q4 receive the driver signal. and there is a dead time between the ON time of the first switching transistor Q1 and the ON time of the second switching transistor Q2 , and the ON time of the third switching transistor Q3. There is a dead time between time and the ON time of the fourth switching transistor Q4 .

上記いずれかの技術的手段において、選択的に、並列に接続された２つの前記ハーフブリッジ回路１００を含み、２つの前記ハーフブリッジ回路１００を、それぞれ第１ハーフブリッジ回路１００、第２ハーフブリッジ回路１００とする力率補正モジュールと、前記ホールセンサＳの出力端子に接続され、前記給電信号がバス電圧よりも大きく、前記サンプリング信号が予め設定された電圧閾値以上であり、且つ前記第２ハーフブリッジ回路１００の入力電流が予め設定された電流閾値以上であると検出された場合、前記第１ハーフブリッジ回路１００にパルス駆動信号を出力するドライバとをさらに含み、前記パルス駆動信号は、前記第１ハーフブリッジ回路１００における２つのスイッチングトランジスタが交互にオンにするように制御する。 In any of the above technical means, optionally comprising two half-bridge circuits 100 connected in parallel, wherein the two half-bridge circuits 100 are respectively a first half-bridge circuit 100 and a second half-bridge circuit 100, a power factor correction module connected to the output terminal of the Hall sensor S, the power supply signal is greater than the bus voltage, the sampling signal is greater than a preset voltage threshold, and the second half bridge; a driver outputting a pulse driving signal to the first half bridge circuit 100 when an input current of the circuit 100 is detected to be greater than or equal to a preset current threshold, the pulse driving signal outputting the first half bridge circuit 100; The two switching transistors in the half-bridge circuit 100 are controlled to turn on alternately.

当該技術的手段において、ホールセンサＳにより給電信号における電流の大きさを収集して比較し、駆動給電信号がバス電圧よりも大きく、サンプリング信号が電圧閾値以上であり、且つ第２ハーフブリッジ回路１００の入力電流が予め設定された電流閾値以上であると判定された場合、第１ハーフブリッジ回路１００を動作させるように制御し、つまりパルス駆動信号により第１ハーフブリッジ回路１００の動作を制御する。通常、第１ハーフブリッジ回路１００は高周波モードで動作し、スイッチング周波数が１ＫＨｚよりも大きく、これにより回路の異常な状態によるスイッチングトランジスタへの衝撃を低減する。 In the technical means, the hall sensor S collects and compares the magnitude of the current in the power supply signal, the drive power supply signal is greater than the bus voltage, the sampling signal is greater than the voltage threshold, and the second half bridge circuit 100 is equal to or higher than a preset current threshold, the first half bridge circuit 100 is controlled to operate, that is, the operation of the first half bridge circuit 100 is controlled by the pulse drive signal. Normally, the first half-bridge circuit 100 operates in a high frequency mode, with a switching frequency greater than 1 KHz, which reduces the impact on the switching transistors due to abnormal conditions in the circuit.

また、図６に示すように、ドライバは３つの過電流保護信号を受信することができる。具体的には次のものである。
（１）第１コンパレータＣ１及び／又は第２コンパレータＣ２が出力する比較信号１０２、
（２）ホールセンサＳが出力する給電信号のサンプリング信号１０４、及び
（３）第１比較モジュールＣ０が出力するバス信号のサンプリング信号１０６である。 Also, as shown in FIG. 6, the driver can receive three overcurrent protection signals. Specifically:
(1) a comparison signal 102 output by the first comparator C1 and/or the second comparator C2 ;
(2) a sampling signal 104 of the power supply signal output by the hall sensor S; and (3) a sampling signal 106 of the bus signal output by the first comparison module C0.

力率補正モジュールは並列に接続された２つのハーフブリッジ回路１００を含み、且つ４つのブリッジアームにはいずれもスイッチングトランジスタが設けられるため、トーテムポール型ＰＦＣ（Ｐｏｗｅｒ Ｆａｃｔｏｒ Ｃｏｒｒｅｃｔｉｏｎ、力率補正）モジュールが構成され、選択的に、ハーフブリッジ回路１００における上方スイッチングトランジスタはＮＰＮ型三極管で、下方スイッチングトランジスタはＰＮＰ型三極管であり、且つ上方スイッチングトランジスタと下方スイッチングトランジスタは共通エミッタ接続であり、エミッタは前記トーテムポール型ＰＦＣモジュールの１つの出力端子でもある。 The power factor correction module includes two half-bridge circuits 100 connected in parallel, and the four bridge arms are all provided with switching transistors, so that a totem-pole PFC (Power Factor Correction) module is optionally, the upper switching transistor in the half-bridge circuit 100 is an NPN triode, the lower switching transistor is a PNP triode, and the upper and lower switching transistors are common emitter-connected, the emitter being the totem It is also one output terminal of the pole-type PFC module.

また、選択的に、電圧閾値の範囲は０～２００Ｖであり、電流閾値の範囲は０～１０Ａである。 Also optionally, the voltage threshold range is 0-200V and the current threshold range is 0-10A.

また、選択的に、トーテムポール型ＰＦＣモジュールにおけるスイッチングトランジスタはＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ、金属酸化物半導体電界効果トランジスタ）とされてもよく、スイッチングトランジスタはＳｉＣ型スイッチングトランジスタ又はＧａＮ型スイッチングトランジスタであってもよく、従って、スイッチングトランジスタのスイッチング周波数が一層向上し、負荷の運転のエネルギー効率を一層向上できるものの、電磁干渉信号も強くなるため、フィルタモジュールを加えて電磁干渉信号を低減する必要がある。 Alternatively, the switching transistor in the totem-pole PFC module may be a MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor), and the switching transistor may be a SiC switching transistor or It may be a GaN type switching transistor, so that the switching frequency of the switching transistor is further improved, and the energy efficiency of the operation of the load is further improved, but the electromagnetic interference signal is also stronger. Interfering signals need to be reduced.

また、選択的に、前記トーテムポール型ＰＦＣのスイッチングトランジスタのソース（エミッタ）とドレイン（コレクタ）との間に逆方向還流ダイオードが集積される。 Also, optionally, a reverse freewheeling diode is integrated between the source (emitter) and the drain (collector) of the switching transistor of the totem pole type PFC.

上記いずれかの技術的手段において、選択的に、前記第１ハーフブリッジ回路は、第１スイッチングトランジスタＱ１及び第２スイッチングトランジスタＱ２を含み、前記第２ハーフブリッジ回路は、第３スイッチングトランジスタＱ３及び第４スイッチングトランジスタＱ４を含み、前記第１スイッチングトランジスタＱ１と前記第２スイッチングトランジスタＱ２の共通端子が前記給電信号の第１線路に接続され、前記第３スイッチングトランジスタＱ３と前記第４スイッチングトランジスタＱ４の共通端子が前記給電信号の第２線路に接続され、及び、前記第１スイッチングトランジスタＱ１と前記第４スイッチングトランジスタＱ４の共通端子が前記バス回路における高電圧バスに接続され、前記第２スイッチングトランジスタＱ２と前記第３スイッチングトランジスタＱ３の共通端子が前記低電圧バスに接続され、前記給電信号が正の半波信号である場合、前記ドライバは、前記第３スイッチングトランジスタＱ３をオンになり、且つ前記第４スイッチングトランジスタＱ４をカットオフになるように制御し、前記給電信号が負の半波信号である場合、前記ドライバは、前記第３スイッチングトランジスタＱ３をカットオフになり、且つ前記第４スイッチングトランジスタＱ４をオンになるように制御する。 In any of the above technical means, optionally, the first half-bridge circuit includes a first switching transistor Q1 and a second switching transistor Q2 , and the second half-bridge circuit includes a third switching transistor Q 3 and a fourth switching transistor Q4 , wherein a common terminal of the first switching transistor Q1 and the second switching transistor Q2 is connected to the first line of the power supply signal, the third switching transistor Q3 and the A common terminal of the fourth switching transistor Q4 is connected to the second line of the supply signal, and a common terminal of the first switching transistor Q1 and the fourth switching transistor Q4 is connected to a high voltage bus in the bus circuit. connected, the common terminal of the second switching transistor Q2 and the third switching transistor Q3 is connected to the low voltage bus, and the supply signal is a positive half-wave signal, the driver When controlling the switching transistor Q3 to turn on and the fourth switching transistor Q4 to cut off, and the power supply signal is a negative half-wave signal, the driver controls the third switching transistor Q 3 is cut off and the fourth switching transistor Q4 is turned on.

上記いずれかの技術的手段において、選択的に、前記スイッチングトランジスタは金属酸化物半導体電界効果トランジスタ又は絶縁ゲートバイポーラトランジスタであり、前記金属酸化物半導体電界効果トランジスタのゲートがコントローラのコマンド出力端子に接続され、前記金属酸化物半導体電界効果トランジスタのソースとドレインとの間に逆方向還流ダイオードが接続され、前記絶縁ゲートバイポーラトランジスタのベースがコントローラのコマンド出力端子に接続され、前記絶縁ゲートバイポーラトランジスタのエミッタとコレクタとの間に逆方向還流ダイオードが接続される。 In any of the above technical means, optionally, the switching transistor is a metal oxide semiconductor field effect transistor or an insulated gate bipolar transistor, and the gate of the metal oxide semiconductor field effect transistor is connected to a command output terminal of a controller. a reverse freewheeling diode is connected between the source and the drain of the metal oxide semiconductor field effect transistor, the base of the insulated gate bipolar transistor is connected to the command output terminal of the controller, and the emitter of the insulated gate bipolar transistor is connected to the command output terminal of the controller. A reverse freewheeling diode is connected between and the collector.

金属酸化物半導体電界効果トランジスタはディプリーションモード電界効果トランジスタ又はエンハンスメントモード電界効果トランジスタであってもよく、ＳｉＣトランジスタ又はＧａＮトランジスタを選んでもよい。 The metal oxide semiconductor field effect transistor may be a depletion mode field effect transistor or an enhancement mode field effect transistor, and may be a SiC transistor or a GaN transistor.

上記いずれかの技術的手段において、選択的に、前記力率補正モジュールの出力端子に設けられ、前記脈動直流信号を受信して直流信号に変換するように構成される電解コンデンサＥと、前記電解コンデンサＥの出力端子に接続され、前記直流信号から負荷に給電するように制御するように構成されるインバータとをさらに含む。 In any of the above technical means, optionally, an electrolytic capacitor E installed at the output terminal of the power factor correction module and configured to receive the pulsating DC signal and convert it into a DC signal; and an inverter connected to the output terminal of the capacitor E and configured to control to power a load from the DC signal.

当該技術的手段において、ハーフブリッジ回路１００の出力端子に電解コンデンサＥを設けることによって、電解コンデンサＥは負荷の運転のための電力を提供するとともに、駆動制御回路に含まれるサージ信号を吸収することができるため、インバータに流れる電磁干渉信号とノイズを一層低減することができ、負荷の運転の信頼性を向上するのに役立つ。 In this technical means, by providing an electrolytic capacitor E at the output terminal of the half bridge circuit 100, the electrolytic capacitor E can provide power for driving the load and absorb surge signals contained in the drive control circuit. Therefore, the electromagnetic interference signal and noise flowing through the inverter can be further reduced, which helps improve the reliability of load operation.

インバータは並列に接続された２つのハーフブリッジ回路１００を含む場合に、単相負荷の運転を駆動することができ、インバータは並列に接続された３つのハーフブリッジ回路１００を含む場合に、三相負荷の運転を駆動することができる。 The inverter can drive a single-phase load when it contains two half-bridge circuits 100 connected in parallel, and a three-phase load when it contains three half-bridge circuits 100 connected in parallel. Can drive load operation.

上記いずれかの技術的手段において、選択的に、前記電解コンデンサＥの容量値の範囲は１０ｕＦ～２００００ｕＦである。 In any of the above technical means, optionally, the electrolytic capacitor E has a capacitance value range of 10uF to 20000uF.

本願は、従来技術における技術的課題に対して、駆動制御回路及び家電機器を提供し、第１比較モジュールを設け、第１比較モジュールをサンプリング抵抗の両端に跨って接続することによって、ハーフブリッジ回路が貫通し、サンプリング抵抗の分圧値はバス基準信号よりも大きく、第１比較モジュールが出力する比較結果はカットオフ信号であり、ドライバによりスイッチングトランジスタのカットオフをトリガーする必要がないため、ハーフブリッジ回路の貫通の可能性を一層低減することができる。 The present application addresses the technical problems in the prior art by providing a drive control circuit and a home appliance, providing a first comparison module, and connecting the first comparison module across the sampling resistor to form a half-bridge circuit. passes through, the divided voltage value of the sampling resistor is greater than the bus reference signal, the comparison result output by the first comparison module is the cutoff signal, and the driver does not need to trigger the cutoff of the switching transistor, so half The possibility of penetration of the bridge circuit can be further reduced.

当業者には明らかなように、本願の実施例は方法、システム、又はコンピュータプログラム製品として提供されてもよい。従って、本願はハードウェアだけからなる実施例、ソフトウェアだけからなる実施例、又はソフトウェアとハードウェアを組み合わせた実施例の形態とすることができる。さらに、本願は、コンピュータ利用可能なプログラムコードを含む１つ又は複数のコンピュータ利用可能な記憶媒体（磁気ディスクメモリ、ＣＤ－ＲＯＭ、光学メモリなどを含むが、それらに限定されない）において実施されるコンピュータプログラム製品の形態とすることもできる。 Embodiments of the present application may be provided as a method, system, or computer program product, as will be appreciated by those skilled in the art. Accordingly, the present application may take the form of an all-hardware embodiment, an all-software embodiment, or an embodiment combining software and hardware. Further, the present application describes a computer implemented on one or more computer-usable storage media (including, but not limited to, magnetic disk memories, CD-ROMs, optical memories, etc.) containing computer-usable program code. It can also be in the form of a program product.

本願の実施例に係る方法、機器（システム）、及びコンピュータプログラム製品のフローチャート及び／又はブロック図を参照して、本願が説明される。なお、コンピュータプログラムコマンドによってフローチャート及び／又はブロック図の各プロセス及び／又はブロック、及びフローチャート及び／又はブロック図のプロセス及び／又はブロックの組み合わせを実現できる。それらのコンピュータプログラムコマンドを汎用コンピュータ、専用コンピュータ、組み込みプロセッサ又は他のプログラマブルなデータ処理機器のコントローラに提供して機械を作ることで、コンピュータ又は他のプログラマブルなデータ処理機器のコントローラが実行するコマンドによって、フローチャートの１つのプロセスもしくは複数のプロセス及び／又はブロック図の１つのブロックもしくは複数のブロックにおいて指定された機能を実現する装置が生成する。 The present application is described with reference to flowchart illustrations and/or block diagrams of methods, apparatus (systems) and computer program products according to example embodiments of the application. It should be noted that each process and/or block of the flowchart illustrations and/or block diagrams, and combinations of the processes and/or blocks of the flowchart illustrations and/or block diagrams, can be implemented by computer program commands. by providing those computer program commands to a general purpose computer, special purpose computer, embedded processor or controller of other programmable data processing equipment to create a machine, by commands executed by the controller of the computer or other programmable data processing equipment , a device that implements the functionality specified in one or more of the flowchart process(es) and/or one or more block(s) of the block diagram(s).

それらのコンピュータプログラムコマンドはコンピュータ又は他のプログラマブルなデータ処理機器が特定の方式で動作するようガイドするコンピュータ可読メモリに記憶されてもよく、これにより該コンピュータ可読メモリに記憶されているコマンドによって、コマンド装置を含む製品が生成し、該コマンド装置はフローチャートの１つのプロセスもしくは複数のプロセス及び／又はブロック図の１つのブロックもしくは複数のブロックにおいて指定された機能を実現する。 These computer program commands may be stored in a computer readable memory that guide a computer or other programmable data processing apparatus to operate in a particular manner such that the commands stored in the computer readable memory cause command An article of manufacture containing the device is produced and the command device implements the functions specified in the process or processes of the flowcharts and/or the block or blocks of the block diagrams.

それらのコンピュータプログラムコマンドはコンピュータ又は他のプログラマブルなデータ処理機器にロードされてもよく、これによりコンピュータ又は他のプログラマブルデバイスにおいて一連の動作ステップが実行されてコンピュータによって実現される処理が生成され、これによりコンピュータ又は他のプログラマブルデバイスにおいて実行されるコマンドによって、フローチャートの１つのプロセスもしくは複数のプロセス及び／又はブロック図の１つのブロックもしくは複数のブロックにおいて指定された機能を実現するステップが提供される。 These computer program commands may be loaded into a computer or other programmable data processing apparatus, which causes a series of operational steps to be performed in the computer or other programmable device to produce a computer-implemented process, which Commands executed by on a computer or other programmable device to implement the functions specified in the process or processes of the flowcharts and/or the block or blocks of the block diagrams are provided.

なお、請求項では、括弧付けで記載した記号は、いずれも請求項を限定するものではない。用語「含む」は、請求項に記載されている部品又はステップを除外するものではない。部品の前に出現する用語「一」又は「１つ」は、該部品が複数存在する場合を除外するものではない。本願は、複数の異なる部品を含むハードウェア又は適切にプログラムされたコンピュータによって実現することができる。複数の装置が列挙された請求項において、それらの装置のうちのいくつかは同一のハードウェアによって具現化されてもよい。「第１」、「第２」、「第３」などの用語は順番を示すために使用するものではない。それらの用語は名称の一部として理解されてよい。 In the claims, any symbols in parentheses do not limit the claims. The term "comprising" does not exclude any parts or steps listed in a claim. The term "one" or "one" appearing before an item does not exclude the presence of a plurality of such items. The present application can be implemented by hardware comprising a plurality of different components or by a suitably programmed computer. In a claim enumerating several devices, several of these devices may be embodied by one and the same item of hardware. The terms "first", "second", "third" etc. are not used to indicate order. Those terms may be understood as part of the name.

本願の好ましい実施例を説明しているが、当業者が進歩性の原理を知れば、それらの実施例に変更及び修正を行うことができる。従って、特許請求の範囲は好ましい実施例及び本願の範囲に属する全ての変更及び修正を含むと解釈されたいものである。 Although preferred embodiments of the present application have been described, variations and modifications may be made to those embodiments by those skilled in the art once they become aware of the principles of inventive step. It is therefore intended that the appended claims be interpreted as covering the preferred embodiment and all such changes and modifications that fall within the scope of this application.

上述したのが本願の好ましい実施例に過ぎず、本願を限定するためのものではなく、当業者にとっては、本願には様々な変更や変化が行われてもよい。本願の趣旨を逸脱せず補正や、同等な置き換え、改善などが行われる場合、そのいずれも本願の保護範囲に含まれる。 What has been described above is only a preferred embodiment of the present application, and is not intended to limit the present application, and various modifications and changes may be made to the present application for those skilled in the art. Any amendment, equivalent replacement, or improvement that does not deviate from the spirit of the present application shall fall within the scope of protection of the present application.

Claims (11)

直列接続された二つのスイッチングトランジスタを有し、両端がバス回路に接続されるハーフブリッジ回路であって、前記スイッチングトランジスタが制御端子を有するように構成され、二つの前記スイッチングトランジスタの共通端子に交流の給電信号が入力され、前記給電信号に対して変換処理を行うように構成されるハーフブリッジ回路と、
前記バス回路における低電圧バスに直列に接続されるサンプリング抵抗と、
第１入力端子がバス基準信号を受信するように構成され、且つ前記第１入力端子が前記サンプリング抵抗の第１端子に接続され、第２入力端子が前記サンプリング抵抗の第２端子に接続されるように構成される第１比較モジュールとを含み、
前記第１比較モジュールの出力端子は前記スイッチングトランジスタの制御端子に接続され、前記サンプリング抵抗の前記第２端子の電圧は前記バス基準信号よりも大きい場合に、前記第１比較モジュールは前記スイッチングトランジスタにカットオフ信号を出力する、駆動制御回路。 1. A half-bridge circuit having two switching transistors connected in series, both ends of which are connected to a bus circuit, the switching transistors being configured to have control terminals, and an alternating current to a common terminal of the two switching transistors. a half-bridge circuit configured to receive a power supply signal of and perform conversion processing on the power supply signal ;
a sampling resistor connected in series with a low voltage bus in the bus circuit;
A first input terminal is configured to receive a bus reference signal, and the first input terminal is connected to the first terminal of the sampling resistor and the second input terminal is connected to the second terminal of the sampling resistor a first comparison module configured to:
The output terminal of the first comparison module is connected to the control terminal of the switching transistor, and when the voltage at the second terminal of the sampling resistor is greater than the bus reference signal, the first comparison module switches to the switching transistor. A drive control circuit that outputs a cutoff signal to 前記給電信号をサンプリングして、対応するサンプリング信号を取得するように構成されるホールセンサと、
第１入力端子が基準信号を受信するように構成され、第２入力端子が前記サンプリング信号を受信するように構成される第２比較モジュールとをさらに含み、
前記第２比較モジュールの出力端子は、前記スイッチングトランジスタの制御端子に接続され、前記サンプリング信号の絶対値は前記基準信号よりも大きい場合に、前記第２比較モジュールは、前記スイッチングトランジスタにカットオフ信号を出力する、請求項１に記載の駆動制御回路。 a Hall sensor configured to sample the power supply signal to obtain a corresponding sampling signal;
a second comparison module having a first input terminal configured to receive a reference signal and a second input terminal configured to receive the sampling signal;
The output terminal of the second comparison module is connected to the control terminal of the switching transistor, and the second comparison module cuts off the switching transistor when the absolute value of the sampling signal is greater than the reference signal. 2. The drive control circuit according to claim 1, which outputs a signal. スイッチングトランジスタのオン電圧はゼロよりも大きく、
前記第２比較モジュールは、
正の入力端子が第１基準信号を受信し、負の入力端子が前記サンプリング信号を受信し、出力端子が前記スイッチングトランジスタの制御端子に接続される第１コンパレータ、及び／又は、
負の入力端子が第２基準信号を受信し、正の入力端子が前記サンプリング信号を受信し、出力端子が前記スイッチングトランジスタの制御端子に接続される第２コンパレータをさらに含み、
前記基準信号は、前記第１基準信号又は前記第２基準信号である、請求項２に記載の駆動制御回路。 The on-voltage of the switching transistor is greater than zero,
The second comparison module includes:
a first comparator having a positive input terminal receiving a first reference signal, a negative input terminal receiving said sampling signal and an output terminal connected to a control terminal of said switching transistor; and/or
a second comparator having a negative input terminal receiving the second reference signal, a positive input terminal receiving the sampling signal, and an output terminal connected to the control terminal of the switching transistor;
3. The drive control circuit according to claim 2, wherein said reference signal is said first reference signal or said second reference signal. 第１端子が前記スイッチングトランジスタの制御端子に接続され、第２端子が前記第１比較モジュールの出力端子に接続される一方向導通素子をさらに含み、及び／又は、
前記一方向導通素子の第２端子が前記第２比較モジュールの出力端子に接続され、
前記一方向導通素子は、前記カットオフ信号を前記スイッチングトランジスタの制御端子に一方向に伝送するように構成される、請求項２に記載の駆動制御回路。 further comprising a unidirectional conducting element having a first terminal connected to the control terminal of the switching transistor and a second terminal connected to the output terminal of the first comparison module; and/or
a second terminal of the unidirectional conduction element is connected to an output terminal of the second comparison module;
3. The drive control circuit of claim 2 , wherein the unidirectional conduction element is configured to unidirectionally transmit the cutoff signal to a control terminal of the switching transistor. 並列に接続された２つの前記ハーフブリッジ回路を含み、２つの前記ハーフブリッジ回路を、それぞれ第１ハーフブリッジ回路、第２ハーフブリッジ回路とする力率補正モジュールと、
前記ホールセンサの出力端子に接続されるドライバであって、前記給電信号がバス電圧よりも大きく、前記サンプリング信号が予め設定された電圧閾値以上であり、且つ前記第２ハーフブリッジ回路の入力電流が予め設定された電流閾値以上であると検出された場合、前記第１ハーフブリッジ回路にパルス駆動信号を出力するドライバとをさらに含み、
前記パルス駆動信号は、前記第１ハーフブリッジ回路における２つのスイッチングトランジスタを交互にオンにするように制御する、請求項２に記載の駆動制御回路。 a power factor correction module comprising two half-bridge circuits connected in parallel, the two half-bridge circuits being a first half-bridge circuit and a second half-bridge circuit, respectively;
A driver connected to the output terminal of the Hall sensor, wherein the power supply signal is greater than the bus voltage, the sampling signal is greater than or equal to a preset voltage threshold, and the input current of the second half-bridge circuit is a driver that outputs a pulse drive signal to the first half-bridge circuit when detected to be equal to or greater than a preset current threshold;
3. The drive control circuit according to claim 2, wherein the pulse drive signal alternately turns on two switching transistors in the first half bridge circuit. 前記第１ハーフブリッジ回路は、第１スイッチングトランジスタ及び第２スイッチングトランジスタを含み、前記第２ハーフブリッジ回路は、第３スイッチングトランジスタ及び第４スイッチングトランジスタを含み、前記第１スイッチングトランジスタと前記第２スイッチングトランジスタとの共通端子が前記給電信号の第１線路に接続され、前記第３スイッチングトランジスタと前記第４スイッチングトランジスタとの共通端子が前記給電信号の第２線路に接続され、且つ、
前記第１スイッチングトランジスタと前記第４スイッチングトランジスタとの共通端子が前記バス回路における高電圧バスに接続され、前記第２スイッチングトランジスタと前記第３スイッチングトランジスタとの共通端子が前記低電圧バスに接続され、
前記給電信号が正の半波信号である場合、前記ドライバは、前記第３スイッチングトランジスタをオンになるように、且つ前記第４スイッチングトランジスタをカットオフになるように制御し、前記給電信号が負の半波信号である場合、前記ドライバは、前記第３スイッチングトランジスタをカットオフになるように、且つ前記第４スイッチングトランジスタをオンになるように制御する、請求項５に記載の駆動制御回路。 The first half bridge circuit includes a first switching transistor and a second switching transistor, the second half bridge circuit includes a third switching transistor and a fourth switching transistor, the first switching transistor and the second switching transistor. a common terminal of the transistor is connected to the first line of the power supply signal, a common terminal of the third switching transistor and the fourth switching transistor is connected to the second line of the power supply signal, and
A common terminal of the first switching transistor and the fourth switching transistor is connected to a high voltage bus in the bus circuit, and a common terminal of the second switching transistor and the third switching transistor is connected to the low voltage bus. ,
When the power supply signal is a positive half-wave signal, the driver controls the third switching transistor to turn on and the fourth switching transistor to cut off, and the power supply signal is negative. 6. The drive control circuit according to claim 5, wherein the driver controls the third switching transistor to cut off and the fourth switching transistor to turn on, when the half-wave signal of . 前記スイッチングトランジスタは、金属酸化物半導体電界効果トランジスタ又は絶縁ゲートバイポーラトランジスタであり、
前記金属酸化物半導体電界効果トランジスタのゲートがコントローラのコマンド出力端子に接続され、前記金属酸化物半導体電界効果トランジスタのソースとドレインとの間に逆方向還流ダイオードが接続され、前記絶縁ゲートバイポーラトランジスタのベースがコントローラのコマンド出力端子に接続され、前記絶縁ゲートバイポーラトランジスタのエミッタとコレクタとの間に逆方向還流ダイオードが接続される、請求項１～６のいずれか一項に記載の駆動制御回路。 the switching transistor is a metal oxide semiconductor field effect transistor or an insulated gate bipolar transistor;
A gate of the metal oxide semiconductor field effect transistor is connected to a command output terminal of a controller, a reverse freewheeling diode is connected between the source and the drain of the metal oxide semiconductor field effect transistor, and the insulated gate bipolar transistor A drive control circuit according to any one of claims 1 to 6, wherein the base is connected to the command output terminal of the controller, and a reverse freewheeling diode is connected between the emitter and collector of said insulated gate bipolar transistor. 前記力率補正モジュールの出力端子に設けられ、脈動直流信号を受信して直流信号に変換するように構成される電解コンデンサと、
前記電解コンデンサの出力端子に接続され、前記直流信号から負荷に給電するように制御するように構成されるインバータとをさらに含む、請求項５又は６に記載の駆動制御回路。 an electrolytic capacitor provided at the output terminal of the power factor correction module and configured to receive a pulsating DC signal and convert it to a DC signal;
7. The drive control circuit according to claim 5 or 6 , further comprising an inverter connected to the output terminal of the electrolytic capacitor and configured to control powering of a load from the DC signal. 前記電解コンデンサの容量値の範囲は１０ｕＦ～２００００ｕＦである、請求項８に記載の駆動制御回路。 9. The drive control circuit according to claim 8, wherein the range of capacitance of said electrolytic capacitor is 10uF to 20000uF. 負荷と、
請求項１～９のいずれか一項に記載の、給電信号から負荷に給電するように制御するように構成される駆動制御回路と、を含む、家電機器。 a load;
A home appliance, comprising: a drive control circuit configured to control powering of a load from a powering signal according to any one of claims 1 to 9 . エアコン、冷蔵庫、扇風機、レンジフード、掃除機及びコンピュータ本体のうちの少なくとも１種を含む、請求項１０に記載の家電機器。
11. The home appliance of claim 10 , comprising at least one of an air conditioner, refrigerator, fan, range hood, vacuum cleaner, and computer main body.
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