JP7314685B2 - 計時装置、電子機器及び移動体 - Google Patents

Description

本発明は、計時装置、電子機器及び移動体に関する。

特許文献１には、低消費電力化のために、秒、分、時、日、月、年を計時する計時カウンターとして非同期カウンターを用いた計時装置が記載されている。特許文献１に記載の計時装置では、計時カウンターは、秒、分、時、日、月、年をそれぞれカウントするカウンターを有し、秒をカウントするカウンターは、クロックパルス信号が１秒毎に入力され、クロックパルス信号が入力されている期間において計時動作を行って秒の計時データを更新し、１分毎に次段への桁上げ信号を発生させる。分をカウントするカウンターは、秒をカウントするカウンターからの桁上げ信号が１分毎に入力され、桁上げ信号が入力されている期間において計時動作を行って分の計時データを更新し、１時間毎に次段への桁上げ信号を発生させる。その他のカウンターも同様にして計時動作を行う。

特開２０１７－１０１９３２号公報

計時カウンターの桁上げのタイミングと、外部装置から計時データの読み出しや書き換えを要求するアクセス信号を受信するタイミングとが重なった場合、計時カウンターの計時動作とアクセス信号に対する処理のいずれか一方を優先し、他方を遅らせる必要がある。いずれの場合も、外部装置からの高速アクセスを可能にするためには、計時カウンターの計時動作を短時間で完了させる必要がある。そのため、特許文献１に記載の計時装置のような、計時カウンターを非同期カウンターで構成した従来の計時装置では、計時カウンターに入力されるクロックパルス信号のパルス幅を短くする必要があるが、クロックパルス信号のパルス幅が短すぎると計時装置の状態によっては計時カウンターが計時動作を完了できずに誤った計時データが生成されるおそれがある。

本発明に係る計時装置の一態様は、
計時データを生成する計時カウンターと、
前記計時カウンターを動作させるクロックパルス信号を生成するクロックパルス信号生成回路と、
アクセス信号を受信するインターフェース回路と、を備え、
前記計時カウンターは非同期カウンターであり、
前記クロックパルス信号生成回路は、
前記インターフェース回路が前記アクセス信号を受信する可能性がある場合、第１のパルス幅の前記クロックパルス信号を生成し、
前記インターフェース回路が前記アクセス信号を受信する可能性がない場合、前記第１のパルス幅よりも長い第２のパルス幅の前記クロックパルス信号を生成する。

前記計時装置の一態様において、
前記第１のパルス幅は、前記アクセス信号のサイクルタイムよりも短くてもよい。

前記計時装置の一態様において、
自然数Ｎに対して、前記第２のパルス幅は、源振クロック信号の周期の２のＮ乗倍であってもよい。

前記計時装置の一態様において、
前記クロックパルス信号生成回路は、
前記計時装置に供給される第１の電源電圧に基づいて、前記インターフェース回路が前記アクセス信号を受信する可能性があるか否かを判断してもよい。

前記計時装置の一態様は、
前記第１の電源電圧が所定の電圧値以上であるか否かを判定する電源電圧判定回路を備え、
前記クロックパルス信号生成回路は、
前記電源電圧判定回路により前記第１の電源電圧が前記所定の電圧値以上であると判定された場合は、前記インターフェース回路が前記アクセス信号を受信する可能性があると判断し、
前記電源電圧判定回路により前記第１の電源電圧が前記所定の電圧値未満であると判定された場合は、前記インターフェース回路が前記アクセス信号を受信する可能性がないと判断してもよい。

前記計時装置の一態様は、
前記電源電圧判定回路により前記第１の電源電圧が前記所定の電圧値以上であると判定された場合は、前記第１の電源電圧を選択し、前記電源電圧判定回路により前記第１の電源電圧が前記所定の電圧値未満であると判定された場合は、前記計時装置に供給される第２の電源電圧を選択する電源電圧選択回路を備えてもよい。

前記計時装置の一態様において、
前記クロックパルス信号生成回路は、
源振クロック信号が分周された信号に基づいて、パルス信号を生成するパルス信号生成回路と、
前記パルス信号を遅延させた信号を出力する遅延回路と、
前記遅延回路の出力信号又は一定電圧の信号を選択して出力するセレクターと、
前記セレクターの出力信号と前記パルス信号とが入力される論理回路と、を有し、
前記第１のパルス幅の前記クロックパルス信号は、前記セレクターが前記遅延回路から出力される信号を選択して出力する場合に前記論理回路から出力される信号であり、
前記第２のパルス幅の前記クロックパルス信号は、前記セレクターが前記一定電圧の信号を選択して出力する場合に前記論理回路から出力される信号であってもよい。

前記計時装置の一態様は、
前記計時カウンターが生成した前記計時データを所定のタイミングで取得して保持するリードバッファーを備え、
前記インターフェース回路は、
前記計時データの読み出しを要求する前記アクセス信号を受信した場合、前記リードバッファーが保持する前記計時データを出力し、
前記計時カウンターは、
前記インターフェース回路が前記アクセス信号を受信したか否かによらず、所定の周期で前記計時データを生成してもよい。

前記計時装置の一態様において、
前記計時データは、年、月、日、時、分及び秒の時間情報を含んでもよい。

本発明に係る電子機器の一態様は、
前記計時装置の一態様と、
前記計時装置からの出力信号に基づいて動作する処理回路と、を備えている。

本発明に係る移動体の一態様は、
前記計時装置の一態様と、
前記計時装置からの出力信号に基づいて動作する処理回路と、を備えている。

本実施形態の計時装置の機能ブロック図。 計時装置に供給される電源電圧についての説明図。 計時カウンターの構成例を示す図。 カウンターのカウント動作の一例を示す図。 クロックパルス信号生成回路の構成例を示す図。 遅延セルの構成例を示す図。 計時装置がメイン電源で計時動作を行うときの各種信号の波形の一例を示すタイミングチャート図。 計時装置がバックアップで計時動作を行うときの各種信号の波形の一例を示すタイミングチャート図。 電子機器の実施形態の機能ブロック図。 電子機器の実施形態の外観の一例を示す図。 移動体の実施形態の機能ブロック図。 移動体の実施形態の一例を示す図。

以下、本発明の好適な実施形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。

１．計時装置
１－１．計時装置の構成
図１は、本実施形態の計時装置１の機能ブロック図である。図１に示すように、計時装置１は、振動子２と、集積回路３とを備える。

計時装置１は、メイン電源４から集積回路３の端子Ｐ１を介して第１の電源電圧である電源電圧ＶＤＤが供給され、バックアップ電源５から集積回路３の端子Ｐ２を介して第２の電源電圧である電源電圧ＶＢＡＴが供給される。

振動子２は、音叉型水晶振動子、ＡＴカット水晶振動子、ＳＣカット水晶振動子等であってもよいし、ＳＡＷ（Surface Acoustic Wave）共振子や水晶振動子以外の圧電振動子であってもよい。また、振動子２は、シリコン半導体を材料とするＭＥＭＳ（Micro Electro Mechanical Systems）振動子であってもよい。振動子２は、圧電効果によって励振されてもよいし、クーロン力（静電気力）によって駆動されてもよい。

集積回路３は、発振回路１０、分周回路２０、レベルシフター３０、クロックパルス信号生成回路４０、計時カウンター５０、調停回路６０、リードバッファー７０、ライトバッファー７１、イベント時刻レジスター８０、インターフェース回路９０、電源電圧選択回路１００、電源電圧判定回路１１０及びレギュレーター１２０を備える。ただし、集積回路３は、これらの要素の一部を省略又は変更し、あるいは他の要素を追加した構成としてもよい。

電源電圧判定回路１１０は、電源電圧ＶＤＤを監視し、電源電圧ＶＤＤが所定の電圧値ＶＴ以上であるか否かを判定し、判定信号ＶＤＥＴを出力する。本実施形態では、電源電圧判定回路１１０は、電源電圧ＶＤＤが電圧値ＶＴ以上であると判定した場合はハイレベルの判定信号ＶＤＥＴを出力し、電源電圧ＶＤＤが電圧値ＶＴ未満であると判定した場合はローレベルの判定信号ＶＤＥＴを出力する。

電源電圧選択回路１００は、判定信号ＶＤＥＴに基づいて電源電圧ＶＤＤ又は電源電圧ＶＢＡＴを選択して電源電圧ＶＯＵＴとして出力する。具体的には、電源電圧選択回路１００は、判定信号ＶＤＥＴがハイレベルである場合、すなわち、電源電圧判定回路１１０により電源電圧ＶＤＤが電圧値ＶＴ以上であると判定された場合は、電源電圧ＶＤＤを選択する。また、電源電圧選択回路１００は、判定信号ＶＤＥＴがローレベルである場合、すなわち、電源電圧判定回路１１０により電源電圧ＶＤＤが電圧値ＶＴ未満であると判定された場合は、電源電圧ＶＢＡＴを選択する。

したがって、図２に示すように、メイン電源４から計時装置１に電源電圧ＶＤＤが供給されているときは、電源電圧ＶＯＵＴは、電源電圧ＶＤＤであり、ＶＴ以上ＶＭＡＸ以下の所定の電圧値である。メイン電源４から計時装置１への電源電圧ＶＤＤの供給が遮断されると、電源電圧ＶＯＵＴは、直ちに電源電圧ＶＢＡＴに切り替わり、ＶＭＩＮ以上ＶＴ以下の所定の電圧値となる。そのため、計時装置１は、メイン電源４からの電源電圧ＶＤＤの供給が遮断されている間も計時動作を継続することができる。これに対して、計時装置１の動作を制御するマスター制御装置６は、メイン電源４から電源電圧ＶＤＤが供給されて動作し、メイン電源４からの電源電圧ＶＤＤの供給が遮断されると動作を停止する。

レギュレーター１２０は、電源電圧ＶＯＵＴに基づいて、一定の電圧値の安定化された電源電圧ＶＯＳＣ及び電源電圧ＶＬＯＧＩＣを生成する。本実施形態では、電源電圧ＶＯＳＣは、電源電圧ＶＬＯＧＩＣよりも低い。ただし、電源電圧ＶＯＵＴが所定の電圧値よりも低い場合、レギュレーター１２０は所望の電圧値の電源電圧ＶＬＯＧＩＣを生成することができないため、電源電圧ＶＬＯＧＩＣは電源電圧ＶＯＵＴに追従する。

電源電圧ＶＯＳＣは、発振回路１０、分周回路２０及びレベルシフター３０に供給される。また、電源電圧ＶＬＯＧＩＣは、レベルシフター３０、クロックパルス信号生成回路４０、計時カウンター５０、調停回路６０、リードバッファー７０、イベント時刻レジスター８０及びインターフェース回路９０に供給される。

発振回路１０は、集積回路３の端子Ｐ３，Ｐ４を介して振動子２の両端と電気的に接続されており、振動子２の出力信号を増幅してフィードバックすることにより振動子２を発振させて源振クロック信号ＣＫ０を出力する。

分周回路２０は、源振クロック信号ＣＫ０を分周することにより、所望の周波数を有するクロック信号ＣＫ１を生成する。例えば、分周回路２０は、複数のフリップフロップが直列に接続されたリップルカウンターであってもよい。

本実施形態では、発振回路１０及び分周回路２０は、その他の回路と比較して相対的に高速で動作する。そのため、発振回路１０及び分周回路２０の消費電力が低減されるように、発振回路１０及び分周回路２０は、電源電圧ＶＬＯＧＩＣよりも低い電源電圧ＶＯＳＣで動作する。

レベルシフター３０は、クロック信号ＣＫ１が入力され、クロック信号ＣＫ１のハイレベルを電源電圧ＶＬＯＧＩＣに変換したクロック信号ＣＫ２を出力する。クロック信号Ｃ
Ｋ２の周波数は、クロック信号ＣＫ１の周波数と同じである。

クロックパルス信号生成回路４０は、クロック信号ＣＫ２に基づいて、計時カウンター５０を動作させるクロックパルス信号ＣＫＰを生成する。クロックパルス信号ＣＫＰの周期は１秒である。本実施形態では、クロックパルス信号生成回路４０は、インターフェース回路９０がマスター制御装置６からアクセス信号を受信する可能性がある場合、第１のパルス幅のクロックパルス信号ＣＫＰを生成する。また、クロックパルス信号生成回路４０は、インターフェース回路９０がマスター制御装置６からアクセス信号を受信する可能性がない場合、第１のパルス幅よりも長い第２のパルス幅のクロックパルス信号ＣＫＰを生成する。

前述の通り、本実施形態では、マスター制御装置６は、メイン電源４から電源電圧ＶＤＤが供給されて動作し、メイン電源４からの電源電圧ＶＤＤの供給が遮断されると動作を停止する。したがって、メイン電源４から電源電圧ＶＤＤが供給されているときはインターフェース回路９０がマスター制御装置６からアクセス信号を受信する可能性があるのに対して、メイン電源４からの電源電圧ＶＤＤの供給が遮断されているときはインターフェース回路９０がマスター制御装置６からアクセス信号を受信する可能性がない。そこで、本実施形態では、クロックパルス信号生成回路４０は、電源電圧ＶＤＤに基づいて、インターフェース回路９０がアクセス信号を受信する可能性があるか否かを判断する。具体的には、図２に示すように、クロックパルス信号生成回路４０は、判定信号ＶＤＥＴがハイレベルである場合、すなわち、電源電圧判定回路１１０により電源電圧ＶＤＤが電圧値ＶＴ以上であると判定された場合は、インターフェース回路９０がアクセス信号を受信する可能性があると判断する。また、クロックパルス信号生成回路４０は、判定信号ＶＤＥＴがローレベルである場合、すなわち、電源電圧判定回路１１０により電源電圧ＶＤＤが電圧値ＶＴ未満であると判定された場合は、インターフェース回路９０がアクセス信号を受信する可能性がないと判断する。

また、クロックパルス信号生成回路４０は、クロック信号ＣＫ２に基づいて、１秒未満の計時データＴ０を生成する。計時データＴ０は、例えば、１／１０００秒単位や１／１００秒単位の計時データであってもよい。

また、クロックパルス信号生成回路４０は、クロック信号ＣＫ２及びキャリー信号ＣＡ１～ＣＡ５に基づいて、計時カウンター５０によって計時データＴ１～Ｔ６が更新される期間を含む所定の期間にアクティブとなるガード信号ＧＵＡＲＤを生成する。本実施形態では、ガード信号ＧＵＡＲＤは、計時データＴ０及び後述する計時データＴ１～Ｔ６が更新される期間を含む所定の期間にハイレベルとなる。なお、クロックパルス信号生成回路４０の詳細については後述する。

計時カウンター５０は、計時データＴ１～Ｔ６を生成する。本実施形態では、計時カウンター５０が生成する計時データは、年、月、日、時、分及び秒の時間情報を含む。具体的には、計時カウンター５０は、秒単位で計時を行う秒カウンター、分単位で計時を行う分カウンター、時単位で計時を行う時カウンター、日単位で計時を行う日カウンター、月単位で計時を行う月カウンター及び年単位で計時を行う年カウンターを有し、各カウンターが、年、月、日、時、分、秒をそれぞれ表す計時データＴ１～Ｔ６を生成する。

本実施形態では、計時カウンター５０は、非同期カウンターであり、秒カウンターは、クロックパルス信号ＣＫＰに基づいて計時を行い、１分毎にキャリー信号ＣＡ１を発生する。分カウンターは、キャリー信号ＣＡ１に基づいて計時を行い、１時間毎にキャリー信号ＣＡ２を発生する。時カウンターは、キャリー信号ＣＡ２に基づいて計時を行い、１日毎にキャリー信号ＣＡ３を発生する。日カウンターは、キャリー信号ＣＡ３に基づいて計
時を行い、１月毎にキャリー信号ＣＡ４を発生する。月カウンターは、キャリー信号ＣＡ４に基づいて計時を行い、１年毎にキャリー信号ＣＡ５を発生する。年カウンターは、キャリー信号ＣＡ５に基づいて計時を行う。なお、計時カウンター５０の詳細については後述する。

リードバッファー７０は、計時カウンター５０が生成した計時データＴ１～Ｔ６を、読み出しクロック信号ＲＣＫが発生する所定のタイミングで取得して保持する。

ライトバッファー７１は、インターフェース回路９０から出力される書き込みデータＷＤＴ１～ＷＤＴ６を、書き込みクロック信号ＷＣＫ１～ＷＣＫ６がそれぞれ発生する所定のタイミングで取得して保持する。ライトバッファー７１が保持する書き込みデータＷＤＴ１～ＷＤＴ６は、時刻データＷＤＡＴとして計時カウンター５０に出力される。

調停回路６０は、書き込み要求信号ＷＲＥＱを受け取ると、書き込みアドレスＷＡＤＲに基づいて、ライトバッファー７１の書き込む対象のバイトを特定する。そして、調停回路６０は、書き込みクロック信号ＷＣＫ１～ＷＣＫ６の一部又は全部を順番に発生させて、書き込みの対象のバイトに書き込みデータＷＤＴ１～ＷＤＴ６の一部又は全部を順番に書き込む。そして、調停回路６０は、ガード信号ＧＵＡＲＤがローレベルであれば、書き込みクロック信号ＷＣＫを発生させて、計時カウンター５０の各カウンターに、ライトバッファー７１から出力される時刻データＷＤＡＴの各バイトを一括して書き込む。また、調停回路６０は、ガード信号ＧＵＡＲＤがハイレベルであれば、ガード信号ＧＵＡＲＤがローレベルに変化した後、書き込みクロック信号ＷＣＫを発生させて、計時カウンター５０の各カウンターに時刻データＷＤＡＴの各バイトを一括して書き込む。このように、調停回路６０は、ガード信号ＧＵＡＲＤがハイレベルのときは、計時カウンター５０が有する各カウンターが時刻データＷＤＡＴによって更新されないように調停する。

また、調停回路６０は、ガード信号ＧＵＡＲＤがハイレベルのときは、集積回路３の端子Ｐ５から入力されるイベント信号ＥＶＩＮによってイベント時刻レジスター８０が保持する時刻データＴＳＴＭＰが更新されるタイムスタンプが実行されないように調停する。具体的には、調停回路６０は、ガード信号ＧＵＡＲＤがローレベルのときにイベント信号ＥＶＩＮを受け取ると、書き込みクロック信号ＥＶＣＫを発生させて、イベント時刻レジスター８０に計時データＴ０～Ｔ６を書き込み、時刻データＴＳＴＭＰを更新する。また、調停回路６０は、ガード信号ＧＵＡＲＤがハイレベルのときにイベント信号ＥＶＩＮを受け取ると、ガード信号ＧＵＡＲＤがローレベルに変化した後に書き込みクロック信号ＥＶＣＫを発生させて、イベント時刻レジスター８０に計時データＴ０～Ｔ６を書き込み、時刻データＴＳＴＭＰを更新する。

また、調停回路６０は、ガード信号ＧＵＡＲＤがハイレベルのときは、リードバッファー７０が保持する時刻データＲＤＡＴが更新されないように調停する。具体的には、調停回路６０は、読み出し要求信号ＲＲＥＱを受け取ると、ガード信号ＧＵＡＲＤがローレベルであれば、読み出しクロック信号ＲＣＫを発生させて、リードバッファー７０に計時データＴ１～Ｔ６を書き込み、時刻データＲＤＡＴを更新する。また、調停回路６０は、ガード信号ＧＵＡＲＤがハイレベルであれば、読み出しクロック信号ＲＣＫを発生させず、時刻データＲＤＡＴを更新する。なお、調停回路６０は、例えば、計時データＴ０に基づいて、ガード信号ＧＵＡＲＤがローレベルからハイレベルに変化する直前に、読み出しクロック信号ＲＣＫを発生させて、リードバッファー７０に計時データＴ１～Ｔ６を書き込み、時刻データＲＤＡＴを更新する。したがって、調停回路６０が読み出し要求信号ＲＲＥＱを受け取ったときにガード信号ＧＵＡＲＤがハイレベルであった場合、リードバッファー７０は、桁上げにより更新される前の計時データＴ１～Ｔ６を時刻データＲＤＡＴとして保持することになる。

インターフェース回路９０は、計時装置１とマスター制御装置６との間の通信のインターフェース回路である。本実施形態では、インターフェース回路９０は、Ｉ^２Ｃ（Inter-Integrated Circuit）バス対応のインターフェース回路であり、集積回路３の端子Ｐ６を介して入力されるシリアルクロック信号ＳＣＬと、集積回路３の端子Ｐ７を介して入出力されるシリアルデータ信号ＳＤＡとに基づいて、マスター制御装置６と通信する。ただし、インターフェース回路９０は、ＳＰＩ（Serial Peripheral Interface）などの他のシリアルバス対応のインターフェース回路であってもよいし、パラレルバス対応のインターフェース回路であってもよい。

インターフェース回路９０は、マスター制御装置６から端子Ｐ６，Ｐ７を介してアクセス信号を受信し、受信したアクセス信号に応じた各種の処理を行う。

具体的には、インターフェース回路９０は、計時データＴ１～Ｔ６の読み出しを要求するアクセス信号を受信した場合、読み出し要求信号ＲＲＥＱを発生し、読み出し要求信号ＲＲＥＱを調停回路６０に出力する。そして、インターフェース回路９０は、リードバッファー７０が保持する時刻データＲＤＡＴである計時データＴ１～Ｔ６を読み出し、計時データＴ１～Ｔ６をシリアルデータ信号ＳＤＡに変換して端子Ｐ７を介してマスター制御装置６に出力する。

また、インターフェース回路９０は、時刻データＴＳＴＭＰの読み出しを要求するアクセス信号を受信した場合、イベント時刻レジスター８０が保持する時刻データＴＳＴＭＰである計時データＴ０～Ｔ６を読み出し、計時データＴ０～Ｔ６をシリアルデータ信号ＳＤＡに変換して端子Ｐ７を介してマスター制御装置６に出力する。

また、インターフェース回路９０は、計時データＴ１～Ｔ６の書き換えを要求するアクセス信号を受信した場合、書き込みアドレスＷＡＤＲ、書き込み要求信号ＷＲＥＱ及び書き込みデータＷＤＴ１～ＷＤＴ６を発生する。そして、インターフェース回路９０は、書き込みアドレスＷＡＤＲ及び書き込み要求信号ＷＲＥＱを調停回路６０に出力し、書き込みデータＷＤＴ１～ＷＤＴ６をライトバッファー７１に出力する。

このように、本実施形態では、計時カウンター５０が計時データＴ１～Ｔ６を更新するタイミングと、インターフェース回路９０がアクセス信号を受信するタイミングとが重なった場合に、調停回路６０やリードバッファー７０によって、計時データＴ１～Ｔ６の更新が優先される。したがって、計時カウンター５０は、インターフェース回路９０がアクセス信号を受信したか否かによらず、所定の周期で計時データＴ１～Ｔ６を生成する。その結果、常に計時データＴ０と計時データＴ１～Ｔ６とがずれることがなく、前述のタイムスタンプが実現される。

１－２．計時カウンターの構成
図３は、計時カウンター５０の構成例を示す図である。図３に示すように、計時カウンター５０は、カウンター５１～５６を備える。

カウンター５１は、秒カウンターであり、クロックパルス信号ＣＫＰに同期してカウント動作を行うことにより、秒単位の時刻を表すカウント値を生成する。例えば、カウンター５１は、６０進ＢＣＤ（Binary Coded Decimal）カウンターであり、クロックパルス信号ＣＫＰのパルスに同期して、十進数の０～５９を表すＢＣＤカウント値を順次生成する。カウント値が十進数の５９を表す値に等しくなると、カウンター５１は、クロックパルス信号ＣＫＰの次のパルスに同期して、カウント値を０にリセットすると共に、キャリー信号ＣＡ１を出力する。カウンター５１によって生成されるカウント値は、秒単位の時刻
を表す計時データＴ１として用いられる。すなわち、カウンター５１は、１秒単位で計時データＴ１を更新する。また、カウンター５１は、書き込みクロック信号ＷＣＫのパルスに同期して、カウント値、すなわち計時データＴ１を時刻データＷＤＡＴの０～７ビットの１バイトの値に更新する。

カウンター５２は、分カウンターであり、キャリー信号ＣＡ１に同期してカウント動作を行うことにより、分単位の時刻を表すカウント値を生成する。例えば、カウンター５２は、６０進ＢＣＤカウンターであり、キャリー信号ＣＡ１のパルスに同期して、十進数の０～５９を表すＢＣＤカウント値を順次生成する。カウント値が十進数の５９を表す値に等しくなると、カウンター５２は、キャリー信号ＣＡ１の次のパルスに同期して、カウント値を０にリセットすると共に、キャリー信号ＣＡ２を出力する。カウンター５２によって生成されるカウント値は、分単位の時刻を表す計時データＴ２として用いられる。すなわち、カウンター５２は、分単位で計時データＴ２を更新する。また、カウンター５２は、書き込みクロック信号ＷＣＫのパルスに同期して、カウント値、すなわち計時データＴ２を時刻データＷＤＡＴの８～１５ビットの１バイトの値に更新する。

カウンター５３は、時カウンターであり、キャリー信号ＣＡ２に同期してカウント動作を行うことにより、時単位の時刻を表すカウント値を生成する。例えば、カウンター５３は、２４進ＢＣＤカウンターであり、キャリー信号ＣＡ２のパルスに同期して、十進数の０～２３を表すＢＣＤカウント値を順次生成する。カウント値が十進数の２３を表す値に等しくなると、カウンター５３は、キャリー信号ＣＡ２の次のパルスに同期して、カウント値を０にリセットすると共に、キャリー信号ＣＡ３を出力する。カウンター５３によって生成されるカウント値は、時単位の時刻を表す計時データＴ３として用いられる。すなわち、カウンター５３は、時単位で計時データＴ３を更新する。また、カウンター５３は、書き込みクロック信号ＷＣＫのパルスに同期して、カウント値、すなわち計時データＴ３を時刻データＷＤＡＴの１６～２３ビットの１バイトの値に更新する。

カウンター５４は、日カウンターであり、キャリー信号ＣＡ３に同期してカウント動作を行うことにより、日単位の時刻を表すカウント値を生成する。例えば、カウンター５４は、１０進ＢＣＤカウンターであり、キャリー信号ＣＡ３のパルスに同期して、十進数の１～３１を表すＢＣＤカウント値を順次生成する。ただし、月によっては、月の最後の日のカウント値を２８又は３０とする必要があり、うるう年の２月の場合には、月の最後の日のカウント値を２９とする必要がある。そこで、カウンター５４は、日単位の時刻を表すカウント値を、月単位の時刻を表すカウント値及び年単位の時刻を表すカウント値に基づいて設定されたカウント上限値と比較する。カウント値がカウント上限値に等しくなると、カウンター５４は、キャリー信号ＣＡ３の次のパルスに同期して、カウント値を１にリセットすると共に、キャリー信号ＣＡ４を出力する。カウンター５４によって生成されるカウント値は、日単位の時刻を表す計時データＴ４として用いられる。すなわち、カウンター５４は、日単位で計時データＴ４を更新する。また、カウンター５４は、書き込みクロック信号ＷＣＫのパルスに同期して、カウント値、すなわち計時データＴ４を時刻データＷＤＡＴの２４～３１ビットの１バイトの値に更新する。

カウンター５５は、月カウンターであり、キャリー信号ＣＡ４に同期してカウント動作を行うことにより、月単位の時刻を表すカウント値を生成する。例えば、カウンター５５は、１２進ＢＣＤカウンターで構成され、キャリー信号ＣＡ４のパルスに同期して、十進数の１～１２を表すＢＣＤカウント値を順次生成する。カウント値が十進数の１２を表す値に等しくなると、カウンター５５は、キャリー信号ＣＡ４の次のパルスに同期して、カウント値を１にリセットすると共に、キャリー信号ＣＡ５を出力する。カウンター５５によって生成されるカウント値は、月単位の時刻を表す計時データＴ５として用いられる。すなわち、カウンター５５は、月単位で計時データＴ５を更新する。また、カウンター５
５は、書き込みクロック信号ＷＣＫのパルスに同期して、カウント値、すなわち計時データＴ５を時刻データＷＤＡＴの３２～３９ビットの１バイトの値に更新する。

カウンター５６は、年カウンターであり、キャリー信号ＣＡ５に同期してカウント動作を行うことにより、年単位の時刻を表すカウント値を生成する。例えば、カウンター５６は、１０進ＢＣＤカウンターで構成され、キャリー信号ＣＡ５のパルスに同期して、西暦年号の場合に、十進数の２０１５、２０１６、２０１７・・・の下２桁を表すＢＣＤカウント値を順次生成する。カウンター５６によって生成されるカウント値は、年単位の時刻を表す計時データＴ６として用いられる。すなわち、カウンター５６は、年単位で計時データＴ６を更新する。また、カウンター５６は、書き込みクロック信号ＷＣＫのパルスに同期して、カウント値、すなわち計時データＴ６を時刻データＷＤＡＴの４０～４７ビットの１バイトの値に更新する。

このように、本実施形態では、計時カウンター５０は非同期カウンターであり、カウンター５１は、クロックパルス信号ＣＫＰに基づいてカウント動作を行い、１分毎にキャリー信号ＣＡ１を発生する。カウンター５２は、キャリー信号ＣＡ１に基づいてカウント動作を行い、１時間毎にキャリー信号ＣＡ２を発生する。カウンター５３は、キャリー信号ＣＡ２に基づいてカウント動作を行い、１日毎にキャリー信号ＣＡ３を発生する。カウンター５４は、キャリー信号ＣＡ３に基づいてカウント動作を行い、１月毎にキャリー信号ＣＡ４を発生する。カウンター５５は、キャリー信号ＣＡ４に基づいてカウント動作を行い、１年毎にキャリー信号ＣＡ５を発生する。カウンター５６は、キャリー信号ＣＡ５に基づいてカウント動作を行う。

図４は、秒単位の時刻を表す計時データＴ１を出力するカウンター５１のカウント動作の一例を示す図である。図４に示すように、計時データＴ１の上位３ビットが００秒～５９秒の１０の桁に対応し、計時データＴ１の下位４ビットが００秒～５９秒の１の桁に対応する。図４の例では、計時データＴ１は、１６進の５０ｈの状態から１秒が経過する毎に５１ｈ～５９ｈまでの各値となる。そして、計時データＴ１が５９ｈのときにクロックパルス信号ＣＫＰがローレベルからハイレベルに変化すると、計時データＴ１は、例えば、５９ｈ→５８ｈ→５Ａｈの順に下位４ビットが変化する。次に、計時データＴ１の下位４ビットからの桁上げが発生するとともに下位４ビットが順次クリアされ、計時データＴ１は、例えば、５Ａｈ→４Ａｈ→４２ｈ→４０ｈ→６０ｈの順に変化する。次に、計時データＴ１の上位３ビットが順次クリアされ、計時データＴ１は、例えば、６０ｈ→２０ｈ→００ｈの順に変化する。このように、図４の例では、５９秒から００秒への遷移において、計時データＴ１は、５９ｈから８回変化して００ｈになる。なお、計時データＴ１が６０ｈから２０ｈに変化するときにキャリー信号ＣＡ１が発生する。

本実施形態では、クロックパルス信号ＣＫＰがハイレベルの期間において計時データＴ１の更新が許可される。図４に示すように、計時データＴ１の更新に要する時間は、桁上げやビットのクリア等が最も多く生じる５９ｈから００ｈへの計時データＴ１の更新において最も長い。そのため、クロックパルス信号ＣＫＰのパルス幅は、計時データＴ１の５９ｈから００ｈへの更新に要する時間よりも長いことが必要である。同様に、キャリー信号ＣＡ１～ＣＡ５のそれぞれのパルス幅は、計時データＴ２～Ｔ６のそれぞれの更新に要する最大時間よりも長いことが必要である。

１－３．クロックパルス信号生成回路の構成
図５は、クロックパルス信号生成回路４０の構成例を示す図である。図５に示すように、クロックパルス信号生成回路４０は、遅延回路１３１，１４０を備える。

遅延回路１３１は、クロック信号ＣＫ２を遅延させたクロック信号ＣＫ３，ＣＫ４，Ｃ
Ｋ５を出力する。また、遅延回路１４０は、パルス信号ＰＬＳを遅延させた信号を出力する。

遅延回路１３１，１４０は、それぞれ、複数の遅延セル１５０が直列に接続されて構成される。遅延回路１３１を構成する遅延セル１５０の数と遅延回路１４０を構成する遅延セル１５０の数とは同じであってもよいし、異なっていてもよい。図６に示すように、１つの遅延セル１５０は、例えば、複数のバッファー素子１５１が直列に接続されて構成される。遅延セル１５０に入力された信号が遅延セル１５０から出力されるまでの遅延時間は、例えば、数十ｎｓである。なお、遅延セル１５０は、入力された信号を遅延させて出力すればよいので、図６の構成に限らず、例えば、抵抗素子と容量素子を用いたＲＣ時定数回路であってもよい。

遅延回路１３１は、複数の遅延セル１５０が直列に接続されて構成されるので、遅延回路１３１に入力されたクロック信号ＣＫ２がクロック信号ＣＫ５として遅延回路１３１から出力されるまでの遅延時間は、例えば、数百ｎｓである。同様に、遅延回路１４０は、複数の遅延セル１５０が直列に接続されて構成されるので、遅延回路１４０に入力されたパルス信号ＰＬＳが遅延回路１４０から出力されるまでの遅延時間は、例えば、数百ｎｓである。

また、図５に示すように、クロックパルス信号生成回路４０は、フリップフロップ４１、サブセカンドカウンター４２、デコード回路４３、フリップフロップ４４、論理積回路４５、セレクター４６、論理回路４７、論理和回路４８及びガード信号生成回路４９を備える。

フリップフロップ４１は、クロック信号ＣＫ２のパルスの立ち上がり毎に、判定信号ＶＤＥＴを取り込んで保持する。フリップフロップ４１は、クロック信号ＣＫ２と非同期である判定信号ＶＤＥＴを、クロック信号ＣＫ２と同期化させる役割を果たす。

サブセカンドカウンター４２は、遅延回路１３１の２段目の遅延セル１５０から出力されるクロック信号ＣＫ４を１Ｈｚまで分周することによってＭビットのカウント値を出力する。このカウント値は、１秒未満の計時データＴ０としてクロックパルス信号生成回路４０から出力される。例えば、クロック信号ＣＫ４の周波数、すなわちクロック信号ＣＫ２の周波数が１０２４Ｈｚであれば、サブセカンドカウンター４２は、約１／１０００秒単位の１０ビットの計時データＴ０を出力する。

デコード回路４３は、計時データＴ０をデコードし、計時データＴ０が所定の値と一致したときにハイレベルとなり、計時データＴ０が所定の値と一致しないときにローレベルとなる信号を出力する。計時データＴ０が約１／１０００秒単位の１０ビットのデータである場合、例えば、計時データＴ０が１６進数の３ＦＦｈと一致したときにハイレベルとなり、計時データＴ０が１６進数の３ＦＦｈと一致しないときにローレベルとなる信号を出力する。デコード回路４３の出力信号がハイレベルとなる期間の長さは、クロック信号ＣＫ２の１周期の長さと一致する。

フリップフロップ４４は、遅延回路１３１の１段目の遅延セル１５０から出力されるクロック信号ＣＫ３のパルスの立ち上がり毎に、デコード回路４３の出力信号を取り込んで保持する。デコード回路４３の出力信号がハイレベルとなる期間の長さはクロック信号ＣＫ２の１周期の長さと一致するから、フリップフロップ４４の出力信号がハイレベルとなる期間の長さもクロック信号ＣＫ２の１周期の長さと一致する。したがって、例えば、クロック信号ＣＫ２の周波数が１０２４Ｈｚであれば、フリップフロップ４４の出力信号がハイレベルとなる期間の長さは、約１０００μｓである。

論理積回路４５は、フリップフロップ４４の出力信号と遅延回路１３１の最終段の遅延セル１５０から出力されるクロック信号ＣＫ５とが入力され、フリップフロップ４４の出力信号とクロック信号ＣＫ５との論理積信号であるパルス信号ＰＬＳを出力する。フリップフロップ４４の出力信号がハイレベルとなる期間の長さはクロック信号ＣＫ２の１周期の長さと一致し、クロック信号ＣＫ５がハイレベルとなる期間の長さはクロック信号ＣＫ２の半周期の長さと一致するから、パルス信号ＰＬＳがハイレベルとなる期間の長さ、すなわち、パルス信号ＰＬＳのパルス幅は、クロック信号ＣＫ２の半周期の長さと一致する。したがって、例えば、クロック信号ＣＫ２の周波数が１０２４Ｈｚであれば、パルス信号ＰＬＳのパルス幅は約５００μｓである。

以上の通り、サブセカンドカウンター４２、デコード回路４３、フリップフロップ４４、論理積回路４５及び遅延回路１３１は、源振クロック信号ＣＫ０が分周された信号であるクロック信号ＣＫ２に基づいて、パルス信号ＰＬＳを生成するパルス信号生成回路１３０を構成する。パルス信号ＰＬＳは遅延回路１４０に入力され、パルス信号ＰＬＳが数百ｎｓ遅延した信号が遅延回路１４０から出力される。

セレクター４６は、遅延回路１４０の出力信号と一定電圧の信号とが入力され、フリップフロップ４１の出力信号に基づいて、遅延回路１４０の出力信号又は一定電圧の信号を選択して出力する。本実施形態では、セレクター４６に入力される一定電圧の信号は、グラウンド電圧の信号、すなわち、ローレベルの信号である。そして、セレクター４６は、フリップフロップ４１の出力信号がローレベルのときは、一定電圧の信号、すなわちローレベルの信号を選択して出力する。また、セレクター４６は、フリップフロップ４１の出力信号がハイレベルのときは、遅延回路１４０の出力信号を選択して出力する。

論理回路４７は、セレクター４６の出力信号とパルス信号ＰＬＳとが入力され、セレクター４６の出力信号の論理反転信号とパルス信号ＰＬＳとの論理積信号を出力する。論理回路４７の出力信号は、クロックパルス信号ＣＫＰとして、クロックパルス信号生成回路４０から出力される。

ここで、フリップフロップ４１の出力信号は、判定信号ＶＤＥＴをクロック信号ＣＫ２に同期させた信号であるから、基本的には、判定信号ＶＤＥＴと同じ論理レベルである。そして、判定信号ＶＤＥＴがローレベルのときは、電源電圧ＶＯＵＴとして電源電圧ＶＢＡＴが選択されている状態であり、判定信号ＶＤＥＴがハイレベルのときは電源電圧ＶＯＵＴとして電源電圧ＶＤＤが選択されている状態である。

したがって、電源電圧ＶＯＵＴとして電源電圧ＶＢＡＴが選択されている状態においては、セレクター４６はローレベルの信号を選択して出力し、論理回路４７は第２のパルス幅のクロックパルス信号ＣＫＰとしてパルス信号ＰＬＳを出力する。換言すれば、第２のパルス幅のクロックパルス信号ＣＫＰは、セレクター４６が一定電圧の信号を選択して出力する場合に論理回路４７から出力される信号である。この第２のパルス幅は、パルス信号ＰＬＳのパルス幅によって決まり、例えば、約５００μｓである。

また、電源電圧ＶＯＵＴとして電源電圧ＶＤＤが選択されている状態においては、セレクター４６は遅延回路１４０の出力信号を選択して出力し、論理回路４７は第１のパルス幅のクロックパルス信号ＣＫＰとしてパルス信号ＰＬＳの微分信号を出力する。換言すれば、第１のパルス幅のクロックパルス信号ＣＫＰは、セレクター４６が遅延回路１４０から出力される信号を選択して出力する場合に論理回路４７から出力される信号である。この第１のパルス幅は、遅延回路１４０の遅延時間によって決まり、例えば、数百ｎｓである。前述の通り、クロックパルス信号ＣＫＰのパルス幅は、計時データＴ１の更新に要する最大時間よりも長いことが必要であるが、計時データＴ１の更新に要する最大時間は、例えば、１００ｎｓ以下であり、クロックパルス信号ＣＫＰのパルス幅が数百ｎｓであれば問題ない。

論理和回路４８は、キャリー信号ＣＡ１～ＣＡ６が入力され、キャリー信号ＣＡ１～ＣＡ６の論理和信号を出力する。本実施形態では、クロックパルス信号ＣＫＰ、キャリー信号ＣＡ１～ＣＡ５のそれぞれのハイレベルの期間が互いに重なっており、論理和回路４８の出力信号は、クロックパルス信号ＣＫＰがローレベルからハイレベルに変化することによってローレベルからハイレベルに変化した後、ハイレベルを保持し、キャリー信号ＣＡ５がハイレベルからローレベルに変化することによってハイレベルからローに変化する。

ガード信号生成回路４９は、クロック信号ＣＫ３及び論理和回路４８の出力信号に基づいてガード信号ＧＵＡＲＤを生成する。具体的には、クロック信号ＣＫ３がローレベルからハイレベルに変化するタイミングで、ガード信号ＧＵＡＲＤがローレベルからハイレベルに変化する。その後、ガード信号ＧＵＡＲＤはハイレベルを維持し、論理和回路４８の出力信号がハイレベルからローレベルに変化するタイミングで、ガード信号ＧＵＡＲＤがハイレベルからローレベルに変化する。すなわち、少なくとも、サブセカンドカウンター４２がカウント動作を開始してから計時カウンター５０がカウント動作を完了するまでの期間において、ガード信号ＧＵＡＲＤはハイレベルとなる。したがって、前述の通り、ガード信号ＧＵＡＲＤは、計時データＴ０～Ｔ６が更新される期間を含む所定の期間にハイレベルとなる。

１－４．計時装置の動作タイミング
図７は、計時装置１がメイン電源４で計時動作を行うときの各種信号の波形の一例を示すタイミングチャート図である。図７の例は、計時データＴ１～Ｔ６の更新タイミングとマスター制御装置６からのアクセス信号とが時間的に重なった場合を示している。

時刻ｔ１～時刻ｔ６において、インターフェース回路９０が計時データＴ１～Ｔ６の書き換えを要求するアクセス信号を受信し、時刻ｔ６において、書き込み要求信号ＷＲＥＱが発生する。

時刻ｔ６よりも前の時刻ｔ２において、クロック信号ＣＫ２がローレベルからハイレベルに変化し、時刻ｔ３において、クロック信号ＣＫ３がローレベルからハイレベルに変化し、ガード信号ＧＵＡＲＤがローレベルからハイレベルに変化する。

時刻ｔ４において、クロック信号ＣＫ４がローレベルからハイレベルに変化し、サブセカンドカウンター４２が計時動作を開始して計時データＴ０の値が変化し始める。

時刻ｔ５において、クロック信号ＣＫ５がローレベルからハイレベルに変化し、これにより、パルス信号ＰＬＳがローレベルからハイレベルに変化し、第１のパルス幅のクロックパルス信号ＣＫＰが発生する。

その後、キャリー信号ＣＡ１～ＣＡ５が順番に発生し、時刻ｔ７において、ガード信号ＧＵＡＲＤがハイレベルからローレベルに変化する。時刻ｔ６において、書き込み要求信号ＷＲＥＱが発生しているが、ガード信号ＧＵＡＲＤがハイレベルであるため、書き込みクロック信号ＷＣＫは発生せず、ガード信号ＧＵＡＲＤがハイレベルからローレベルに変化する時刻ｔ７において、書き込みクロック信号ＷＣＫの一部又は全部が発生する。すなわち、時刻ｔ５～時刻ｔ７における計時データＴ１～Ｔ６の更新が完了した後に、計時データＴ１～Ｔ６の書き換えが行われる。

また、時刻ｔ８～時刻ｔ１０において、インターフェース回路９０が計時データＴ１～
Ｔ６の読み出しを要求するアクセス信号を受信する。

時刻ｔ９において、読み出し要求信号ＲＲＥＱが発生し、これにより読み出しクロック信号ＲＣＫが発生し、リードバッファー７０に保持されている時刻データＲＤＡＴが、書き換えられた最新の計時データＴ１～Ｔ６に更新される。そして、時刻ｔ１０～時刻ｔ１１において、インターフェース回路９０がリードバッファー７０に保持されている時刻データＲＤＡＴを読み出し、時刻データＲＤＡＴをシリアルデータ信号ＳＤＡに変換してマスター制御装置６に送信する。

一般に、計時装置１のＡＣスペックの１つとして、計時装置１がアクセス信号を受信してから次のアクセス信号を受信するまでの最小時間であるサイクルタイムが規定される。図７の例では、サイクルタイムは、計時装置１が計時データＴ１～Ｔ６の書き換えを要求するアクセス信号の受信を開始する時刻ｔ１から、計時装置１が計時データＴ１～Ｔ６の読み出しを要求するアクセス信号の受信を開始する時刻ｔ８までの最小時間である。ガード信号ＧＵＡＲＤのハイレベルの期間であるパルス幅がアクセス信号のサイクルタイムよりも長い場合、図７の例とは逆に、インターフェース回路９０がマスター制御装置６に計時データＴ１～Ｔ６を送信した後に、計時データＴ１～Ｔ６の書き換えが行われ、マスター制御装置６が誤った計時データＴ１～Ｔ６を読み出す可能性がある。そのため、ガード信号ＧＵＡＲＤのパルス幅はアクセス信号のサイクルタイムよりも短い必要がある。クロックパルス信号ＣＫＰの第１のパルス幅はガード信号ＧＵＡＲＤのパルス幅よりも短いので、第１のパルス幅はアクセス信号のサイクルタイムよりも短い必要がある。なお、本実施形態では、ガード信号ＧＵＡＲＤのパルス幅がアクセス信号のサイクルタイムよりも短くなるように、キャリー信号ＣＡ１～ＣＡ５のパルス幅もアクセス信号のサイクルタイムよりも短くしている。

このように、図７の例では、判定信号ＶＤＥＴがハイレベルであり、インターフェース回路９０がマスター制御装置６からアクセス信号を受信する可能性があるため、クロックパルス信号生成回路４０は、アクセス信号のサイクルタイムよりも短い第１のパルス幅のクロックパルス信号ＣＫＰを生成する。また、計時カウンター５０は、第１のパルス幅のキャリー信号ＣＡ１～ＣＡ５を生成する。そして、クロックパルス信号生成回路４０は、クロックパルス信号ＣＫＰ及びキャリー信号ＣＡ１～ＣＡ５に基づいて、アクセス信号のサイクルタイムよりも短いパルス幅のガード信号ＧＵＡＲＤを生成する。したがって、計時カウンター５０の計時動作によって計時データＴ１～Ｔ６が更新された後に、計時データＴ１～Ｔ６の書き換えを要求するアクセス信号による計時データＴ１～Ｔ６の書き換えが行われ、計時データＴ１～Ｔ６の読み出しを要求するアクセス信号によって、書き換え後の計時データＴ１～Ｔ６がリードバッファー７０に保持され、リードバッファー７０から書き換え後の計時データＴ１～Ｔ６が正しく読み出される。

なお、図７の例において、マスター制御装置６からのアクセス信号との関係では、ガード信号ＧＵＡＲＤは、時刻ｔ３ではなく時刻ｔ５において、ローレベルからハイレベルに変化しても問題ないが、時刻ｔ３～時刻ｔ５において、計時データＴ０の値が遷移中にイベント信号ＥＶＩＮが発生してタイムスタンプが実行されると、イベント時刻レジスター８０が保持する時刻データＴＳＴＭＰが誤った計時データＴ０～Ｔ６に更新されるおそれがある。そのため、本実施形態では、計時データＴ０が更新される期間においてもガード信号ＧＵＡＲＤがハイレベルになるようにしており、ガード信号ＧＵＡＲＤがローレベルになった後にタイムスタンプが実行される。

図８は、計時装置１がバックアップ電源５で計時動作を行うときの各種信号の波形の一例を示すタイミングチャート図である。

時刻ｔ１において、クロック信号ＣＫ２がローレベルからハイレベルに変化し、時刻ｔ２において、クロック信号ＣＫ３がローレベルからハイレベルに変化し、ガード信号ＧＵＡＲＤがローレベルからハイレベルに変化する。

その後、クロック信号ＣＫ４がローレベルからハイレベルに変化し、サブセカンドカウンター４２が計時動作を開始して計時データＴ０の値が変化する。さらに、クロック信号ＣＫ５がローレベルからハイレベルに変化し、これにより、パルス信号ＰＬＳがローレベルからハイレベルに変化し、第１のパルス幅のクロックパルス信号ＣＫＰが発生する。

その後、キャリー信号ＣＡ１～ＣＡ５が順番に発生し、時刻ｔ３において、クロック信号ＣＫ５がハイレベルからローレベルに変化し、これにより、パルス信号ＰＬＳがハイレベルからローレベルに変化する。そして、時刻ｔ４において、ガード信号ＧＵＡＲＤがハイレベルからローレベルに変化する。

このように、図８の例では、判定信号ＶＤＥＴがローレベルであり、インターフェース回路９０がマスター制御装置６からアクセス信号を受信する可能性がないため、クロックパルス信号生成回路４０は、アクセス信号のサイクルタイムよりも長い第２のパルス幅のクロックパルス信号ＣＫＰを生成する。また、計時カウンター５０は、第２のパルス幅のキャリー信号ＣＡ１～ＣＡ５を生成する。

ここで、判定信号ＶＤＥＴがローレベルであるため、電源電圧ＶＯＵＴとしてバックアップ電源５から供給される電源電圧ＶＢＡＴが選択されており、前述の通り、電源電圧ＶＯＵＴが所定の電圧値よりも低い場合、計時カウンター５０に供給される電源電圧ＶＬＯＧＩＣは電源電圧ＶＯＵＴに追従する。したがって、電源電圧ＶＢＡＴが所定の電圧値よりも低い場合、計時カウンター５０は、所定の電圧値よりも低い電源電圧ＶＬＯＧＩＣが供給されるため、計時動作の速度が遅くなる。そのため、計時速度が遅くなっても計時カウンター５０が計時データＴ１～Ｔ６を確実に生成することができるように、第２のパルス幅は十分な長さである必要がある。本実施形態では、自然数Ｎに対して、第２のパルス幅は、源振クロック信号ＣＫ０の周期の２のＮ乗倍である。図８の例では、第２のパルス幅は、クロック信号ＣＫ２の半周期の長さと一致しており、例えば、源振クロック信号ＣＫ０が３２７６８Ｈｚであり、クロック信号ＣＫ２が１０２４Ｈｚであれば、第２のパルス幅は、源振クロック信号ＣＫ０の周期の２の４乗倍であり、約５００μｓである。そのため、計時カウンター５０は計時データＴ１～Ｔ６を確実に生成することができる。さらに、源振クロック信号ＣＫ０の周期の２のＮ乗倍である第２のパルス幅のクロックパルス信号ＣＫＰは、源振クロック信号ＣＫ０の分周信号を用いて容易に生成することができるので、クロックパルス信号生成回路４０の回路面積が低減される。

１－５．作用効果
以上に説明したように、本実施形態の計時装置１は、非同期カウンターであり、計時データＴ１～Ｔ６を生成する計時カウンター５０と、計時カウンター５０を動作させるクロックパルス信号ＣＫＰを生成するクロックパルス信号生成回路４０と、アクセス信号を受信するインターフェース回路９０と、を備える。クロックパルス信号生成回路４０は、インターフェース回路９０がアクセス信号を受信する可能性がある場合、第１のパルス幅のクロックパルス信号ＣＫＰを生成し、インターフェース回路９０がアクセス信号を受信する可能性がない場合、第１のパルス幅よりも長い第２のパルス幅のクロックパルス信号ＣＫＰを生成する。したがって、本実施形態の計時装置１によれば、インターフェース回路９０がアクセス信号を受信する可能性がある場合、計時カウンター５０は、第１のパルス幅のクロックパルス信号ＣＫＰに基づいて、短時間で計時動作を完了することができるので、外部装置であるマスター制御装置６からの高速アクセスに対応することができる。また、本実施形態の計時装置１によれば、インターフェース回路９０がアクセス信号を受信
する可能性がない場合、計時カウンター５０は、第１のパルス幅よりも長い第２のパルス幅のクロックパルス信号ＣＫＰに基づいて、確実に計時動作を完了することができるので、誤った計時データＴ１～Ｔ６が生成されるおそれを低減することができる。

また、本実施形態の計時装置１によれば、クロックパルス信号ＣＫＰの第１のパルス幅は、アクセス信号のサイクルタイムよりも短いことにより、インターフェース回路９０がアクセス信号を連続して受信した場合でも、１番目のアクセス信号による計時データＴ１～Ｔ６に対する処理と２番目のアクセス信号による計時データＴ１～Ｔ６に対する処理との順番が入れ替わることがないので、誤った計時データＴ１～Ｔ６が生成されるおそれを低減することができる。

また、本実施形態の計時装置１によれば、クロックパルス信号ＣＫＰの第２のパルス幅は、源振クロック信号ＣＫ０の周期の２のＮ乗倍であることにより、源振クロック信号ＣＫ０の分周信号を用いて容易に生成することができるので、クロックパルス信号生成回路４０の回路面積が低減される。

また、本実施形態の計時装置１では、クロックパルス信号生成回路４０は、計時装置１及びマスター制御装置６に共通に供給される電源電圧ＶＤＤに基づいて、インターフェース回路９０がアクセス信号を受信する可能性があるか否かを判断する。具体的には、クロックパルス信号生成回路４０は、電源電圧判定回路１１０により電源電圧ＶＤＤが所定の電圧値以上であると判定された場合は、インターフェース回路９０がアクセス信号を受信する可能性があると判断し、電源電圧判定回路１１０により電源電圧ＶＤＤが所定の電圧値未満であると判定された場合は、インターフェース回路９０がアクセス信号を受信する可能性がないと判断する。したがって、本実施形態の計時装置１によれば、クロックパルス信号生成回路４０は、メイン電源４から電源電圧ＶＤＤが供給されているか否かによってマスター制御装置６が動作中か否かを判断することができるので、インターフェース回路９０がマスター制御装置６からアクセス信号を受信する可能性があるか否かを判断することができる。

また、本実施形態の計時装置１は、電源電圧判定回路１１０により電源電圧ＶＤＤが所定の電圧値以上であると判定された場合は、電源電圧ＶＤＤを選択し、電源電圧判定回路１１０により電源電圧ＶＤＤが所定の電圧値未満であると判定された場合は、電源電圧ＶＢＡＴを選択する電源電圧選択回路１００を備える。したがって、本実施形態の計時装置１によれば、メイン電源４からの電源電圧ＶＤＤの供給が停止しても、計時カウンター５０は、バックアップ電源５から供給される電源電圧ＶＢＡＴに基づいて計時動作を継続することができる。また、計時カウンター５０は電源電圧ＶＤＤよりも低い電源電圧ＶＢＡＴが供給されるときは計時動作が遅くなるが、クロックパルス信号生成回路４０は、第１のパルス幅よりも長い第２のパルス幅のクロックパルス信号ＣＫＰを生成するので、誤った計時データＴ１～Ｔ６が生成されるおそれが低減される。また、クロックパルス信号生成回路４０は、計時カウンター５０が電源電圧ＶＢＡＴよりも高い電源電圧ＶＤＤで計時動作を行うときに第１のパルス幅のクロックパルス信号ＣＫＰを生成すればよいので、計時カウンター５０が電源電圧ＶＢＡＴで計時動作を行うことを想定して第１のパルス幅を過剰な長さにする必要がなく、遅延回路１４０を構成する遅延セル１５０の数を最低限に抑えることができる。その結果、集積回路３のチップ面積が低減されるとともに、パルス信号ＰＬＳが複数の遅延セル１５０を伝搬する際に生じる消費電流が低減される。また、消費電流が低減されることで電源電圧ＶＯＵＴの変動が低減され、集積回路３の安定動作につながる。さらに、遅延セル１５０の数が低減されることで、遅延セル１５０の個体ばらつきによる集積回路３の誤動作のリスクが低減されるとともに、集積回路３のテスト時間が短縮される。

また、本実施形態の計時装置１によれば、電源電圧ＶＤＤと電源電圧ＶＢＡＴとの切り替えを判断するために用いられる電源電圧判定回路１１０を、インターフェース回路９０がアクセス信号を受信する可能性がないと判断するために兼用することができるので、集積回路３のサイズを低減することができる。

また、本実施形態の計時装置１では、クロックパルス信号生成回路４０は、源振クロック信号ＣＫ０が分周された信号に基づいて、パルス信号ＰＬＳを生成するパルス信号生成回路１３０と、パルス信号ＰＬＳを遅延させた信号を出力する遅延回路１４０と、遅延回路１４０の出力信号又は一定電圧の信号を選択して出力するセレクター４６と、セレクター４６の出力信号とパルス信号ＰＬＳとが入力される論理回路４７と、を有する。そして、第１のパルス幅のクロックパルス信号ＣＫＰは、セレクター４６が遅延回路１４０から出力される信号を選択して出力する場合に論理回路４７から出力される信号であり、第２のパルス幅のクロックパルス信号ＣＫＰは、セレクター４６が一定電圧の信号を選択して出力する場合に論理回路４７から出力される信号である。したがって、本実施形態の計時装置１によれば、クロックパルス信号生成回路４０を簡単な回路で実現することができる。

また、本実施形態の計時装置１は、計時カウンター５０が生成した計時データＴ１～Ｔ６を所定のタイミングで取得して保持するリードバッファー７０を備える。そして、インターフェース回路９０は、計時データＴ１～Ｔ６の読み出しを要求するアクセス信号を受信した場合、リードバッファー７０が保持する計時データＴ１～Ｔ６を出力し、計時カウンター５０は、インターフェース回路９０がアクセス信号を受信したか否かによらず、所定の周期で計時データＴ１～Ｔ６を生成する。したがって、本実施形態の計時装置１によれば、計時カウンター５０が計時動作を停止することなく、マスター制御装置６がリードバッファー７０から計時データＴ１～Ｔ６を読み出すことができる。また、本実施形態の計時装置１によれば、クロックパルス信号生成回路４０によって生成される１秒未満の計時データＴ０と、計時カウンター５０によって生成される１秒以上の計時データＴ１～Ｔ６とがずれることがないので、イベント信号ＥＶＩＮが発生した時刻を記録するタイムスタンプ機能を実現することができる。

１－６．変形例
例えば、上記の各実施形態では、インターフェース回路９０がアクセス信号を受信した場合に、リードバッファー７０が保持する計時データＴ１～Ｔ６を読み出すリードバッファー方式が採用されているが、インターフェース回路９０がアクセス信号を受信した場合に、計時カウンター５０の計時動作を一時的に停止させて、計時カウンター５０から計時データＴ１～Ｔ６を読み出すアクセスホールド方式であってもよい。アクセスホールド方式が採用された場合でも、クロックパルス信号生成回路４０がアクセス信号のサイクルタイムよりも短い第１のパルス幅のクロックパルス信号ＣＫＰを生成することにより、計時データＴ１～Ｔ６の書き換えを要求するアクセス信号と計時データＴ１～Ｔ６の読み出しを要求するアクセス信号とが連続しても、書き換え後の計時データＴ１～Ｔ６が正しく読み出される。

また、上記の実施形態では、クロックパルス信号生成回路４０は、電源電圧ＶＤＤに基づいて、インターフェース回路９０がアクセス信号を受信する可能性があるか否かを判断しているが、他の方法によって判断してもよい。例えば、インターフェース回路９０は、シリアルクロック信号ＳＣＬとシリアルデータ信号ＳＤＡとに基づくスタートコンディションとストップコンディションとの間の期間は、アクセス信号を受信する可能性があると判断し、その他の期間はアクセス信号を受信する可能性がないと判断してもよい。また、インターフェース回路９０は、ＳＰＩバス対応のインターフェース回路であれば、チップイネーブル信号がアクティブの期間はアクセス信号を受信する可能性があると判断し、チ
ップイネーブル信号が非アクティブの期間はアクセス信号を受信する可能性がないと判断してもよい。また、例えば、計時装置１が、マスター制御装置６から、アクセス信号とは別にアクセス期間であるか否かを示す制御信号を受け取り、クロックパルス信号生成回路４０は、当該制御信号に基づいて、インターフェース回路９０がアクセス信号を受信する可能性があるか否かを判断してもよい。

２．電子機器
図９は、上述した本実施形態の計時装置１を用いた電子機器の実施形態の構成の一例を示す機能ブロック図である。また、図１０は、本実施形態の電子機器の一例であるスマートフォンの外観の一例を示す図である。

本実施形態の電子機器３００は、計時装置１、処理回路３２０、操作部３３０、記憶部３４０、通信部３５０、表示部３６０及び音出力部３７０を含んで構成されている。なお、本実施形態の電子機器３００は、図９の構成要素の一部を省略又は変更し、あるいは、他の構成要素を付加した構成としてもよい。

処理回路３２０は、記憶部３４０等に記憶されているプログラムに従い、各種の計算処理や制御処理を行う。具体的には、処理回路３２０は、操作部３３０からの操作信号に応じた各種の処理、他の機器とデータ通信を行うために通信部３５０を制御する処理、表示部３６０に各種の情報を表示させるための表示信号を送信する処理、音出力部３７０から各種の音を出力させるための音信号を送信する処理等を行う。また、処理回路３２０は、計時装置１からの出力信号に基づいて動作する。具体的には、処理回路３２０は、計時装置１から計時データ等を読み出して各種の計算処理や制御処理を行う。また、処理回路３２０は、計時装置１に対して計時データの書き換え等を行う。処理回路３２０は、例えば、ＭＣＵ（Micro Controller Unit）やＭＰＵ（Micro Processor Unit）によって実現される。なお、処理回路３２０は、上述したマスター制御装置６に対応する。

操作部３３０は、操作キーやボタンスイッチ等により構成される入力装置であり、ユーザーによる操作に応じた操作信号を処理回路３２０に出力する。処理回路３２０は、例えば、操作部３３０から入力される信号に応じて、計時装置１に時刻情報を設定することができる。

記憶部３４０は、処理回路３２０が各種の計算処理や制御処理を行うためのプログラムやデータ等を記憶している。また、記憶部３４０は、処理回路３２０の作業領域として用いられ、記憶部３４０から読み出されたプログラムやデータ、操作部３３０から入力されたデータ、処理回路３２０が各種プログラムに従って実行した演算結果等を一時的に記憶する。記憶部３４０は、ＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）を含んで構成され、例えば、ハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、各種のメモリー、ＣＤ－ＲＯＭ、又は、ＤＶＤ－ＲＯＭ等によって実現される。

通信部３５０は、処理回路３２０と外部装置との間のデータ通信を成立させるための各種制御を行う。

表示部３６０は、ＬＣＤ（Liquid Crystal Display）等により構成される表示装置であり、処理回路３２０から入力される表示信号に基づいて各種の情報を表示する。表示部３６０には操作部３３０として機能するタッチパネルが設けられていてもよい。

音出力部３７０は、スピーカー等によって構成され、処理回路３２０から入力される音信号に基づいて各種の情報を音や音声として出力する。

本実施形態の電子機器３００は、処理回路３２０からの高速アクセスに対応し、かつ、誤った計時データが生成されるおそれを低減することが可能な計時装置１を備えるので、高い信頼性を実現することができる。

このような電子機器３００としては種々の電子機器が考えられ、例えば、電子時計、モバイル型、ラップトップ型、タブレット型などのパーソナルコンピューター、スマートフォンや携帯電話機などの移動体端末、ディジタルカメラ、インクジェットプリンターなどのインクジェット式吐出装置、ルーターやスイッチなどのストレージエリアネットワーク機器、ローカルエリアネットワーク機器、移動体端末基地局用機器、テレビ、ビデオカメラ、ビデオレコーダー、カーナビゲーション装置、リアルタイムクロック装置、ページャー、電子手帳、電子辞書、電卓、電子ゲーム機器、ゲーム用コントローラー、ワードプロセッサー、ワークステーション、テレビ電話、防犯用テレビモニター、電子双眼鏡、ＰＯＳ端末、電子体温計、血圧計、血糖計、心電図計測装置、超音波診断装置、電子内視鏡等の医療機器、魚群探知機、各種測定機器、車両、航空機、船舶等の計器類、フライトシミュレーター、ヘッドマウントディスプレイ、モーショントレース、モーショントラッキング、モーションコントローラー、歩行者自立航法（ＰＤＲ：Pedestrian Dead Reckoning）装置等が挙げられる。

３．移動体
図１１は、上述した本実施形態の計時装置１を用いた移動体の実施形態の構成の一例を示す機能ブロック図である。また、図１２は、本実施形態の移動体の一例を示す図である。本実施形態の移動体４００は、計時装置１、処理回路４２０及びコントローラー４３０，４４０，４５０を含んで構成されている。なお、本実施形態の移動体は、図１１及び図１２の構成要素の一部を省略し、あるいは、他の構成要素を付加した構成としてもよい。

処理回路４２０は、不図示の記憶部等に記憶されているプログラムに従い、各種の計算処理や制御処理を行う。具体的には、処理回路４２０は、コントローラー４３０，４４０，４５０を制御する処理を行う。また、処理回路４２０は、計時装置１からの出力信号に基づいて動作する。具体的には、処理回路４２０は、計時装置１から計時データ等を読み出して各種の計算処理や制御処理を行う。また、処理回路４２０は、計時装置１に対して計時データの書き換え等を行う。処理回路４２０は、例えば、ＭＣＵやＭＰＵによって実現される。なお、処理回路４２０は、上述したマスター制御装置６に対応する。

コントローラー４３０，４４０，４５０は、例えば、移動体４００に対して、エンジンシステム、ブレーキシステム、キーレスエントリーシステム等の各種制御を行う。

本実施形態の移動体４００は、処理回路４２０からの高速アクセスに対応し、かつ、誤った計時データが生成されるおそれを低減することが可能な計時装置１を備えるので、高い信頼性を実現することができる。

このような移動体４００としては種々の移動体が考えられ、例えば、電気自動車等の自動車、ジェット機やヘリコプター等の航空機、船舶、ロケット、人工衛星等が挙げられる。

本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。

上述した実施形態および変形例は一例であって、これらに限定されるわけではない。例えば、各実施形態および各変形例を適宜組み合わせることも可能である。

本発明は、実施の形態で説明した構成と実質的に同一の構成（例えば、機能、方法及び結果が同一の構成、あるいは目的及び効果が同一の構成）を含む。また、本発明は、実施の形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施の形態で説明した構成と同一の作用効果を奏する構成又は同一の目的を達成することができる構成を含む。また、本発明は、実施の形態で説明した構成に公知技術を付加した構成を含む。

１…計時装置、２…振動子、３…集積回路、４…メイン電源、５…バックアップ電源、６…マスター制御装置、１０…発振回路、２０…分周回路、３０…レベルシフター、４０…クロックパルス信号生成回路、４１…フリップフロップ、４２…サブセカンドカウンター、４３…デコード回路、４４…フリップフロップ、４５…論理積回路、４６…セレクター、４７…論理回路、４８…論理和回路、４９…ガード信号生成回路、５０…計時カウンター、５１～５６…カウンター、６０…調停回路、７０…リードバッファー、７１…ライトバッファー、８０…イベント時刻レジスター、９０…インターフェース回路、１００…電源電圧選択回路、１１０…電源電圧判定回路、１２０…レギュレーター、１３０…パルス信号生成回路、１３１…遅延回路、１４０…遅延回路、１５０…遅延セル、１５１…バッファー素子、３００…電子機器、３２０…処理回路、３３０…操作部、３４０…記憶部、３５０…通信部、３６０…表示部、３７０…音出力部、４００…移動体、４２０…処理回路、４３０，４４０，４５０…コントローラー

Claims (11)

1. 計時装置であって、
   計時データを生成する計時カウンターと、
   前記計時カウンターを動作させるクロックパルス信号を生成するクロックパルス信号生成回路と、
   アクセス信号を受信するインターフェース回路と、を備え、
   前記計時カウンターは非同期カウンターであり、
   前記クロックパルス信号生成回路は、
   前記計時装置に供給される第１の電源電圧または前記インターフェース回路に入力される信号に基づいて、前記インターフェース回路が前記アクセス信号を受信する可能性があるか否かを判断し、
   前記インターフェース回路が前記アクセス信号を受信する可能性がある場合、第１のパルス幅の前記クロックパルス信号を生成し、
   前記インターフェース回路が前記アクセス信号を受信する可能性がない場合、前記第１のパルス幅よりも長い第２のパルス幅の前記クロックパルス信号を生成する、計時装置。
2. 前記第１のパルス幅は、前記アクセス信号のサイクルタイムよりも短い、請求項１に記載の計時装置。
3. 自然数Ｎに対して、前記第２のパルス幅は、源振クロック信号の周期の２のＮ乗倍である、請求項１又は２に記載の計時装置。
4. 前記クロックパルス信号生成回路は、
   前記第１の電源電圧に基づいて、前記インターフェース回路が前記アクセス信号を受信する可能性があるか否かを判断する、請求項１乃至３のいずれか一項に記載の計時装置。
5. 前記第１の電源電圧が所定の電圧値以上であるか否かを判定する電源電圧判定回路を備え、
   前記クロックパルス信号生成回路は、
   前記電源電圧判定回路により前記第１の電源電圧が前記所定の電圧値以上であると判定された場合は、前記インターフェース回路が前記アクセス信号を受信する可能性があると判断し、
   前記電源電圧判定回路により前記第１の電源電圧が前記所定の電圧値未満であると判定された場合は、前記インターフェース回路が前記アクセス信号を受信する可能性がないと判断する、請求項４に記載の計時装置。
6. 前記電源電圧判定回路により前記第１の電源電圧が前記所定の電圧値以上であると判定された場合は、前記第１の電源電圧を選択し、前記電源電圧判定回路により前記第１の電源電圧が前記所定の電圧値未満であると判定された場合は、前記計時装置に供給される第２の電源電圧を選択する電源電圧選択回路を備える、請求項５に記載の計時装置。
7. 前記クロックパルス信号生成回路は、
   源振クロック信号が分周された信号に基づいて、パルス信号を生成するパルス信号生成回路と、
   前記パルス信号を遅延させた信号を出力する遅延回路と、
   前記遅延回路の出力信号又は一定電圧の信号を選択して出力するセレクターと、
   前記セレクターの出力信号と前記パルス信号とが入力される論理回路と、を有し、
   前記セレクターは、
   前記インターフェース回路が前記アクセス信号を受信する可能性がある場合、前記遅延回路の出力信号を選択して出力し、前記インターフェース回路が前記アクセス信号を受信する可能性がない場合、前記一定電圧の信号を選択して出力し、
   前記第１のパルス幅の前記クロックパルス信号は、前記セレクターが前記遅延回路の出力信号を選択して出力する場合に前記論理回路から出力される信号であり、
   前記第２のパルス幅の前記クロックパルス信号は、前記セレクターが前記一定電圧の信号を選択して出力する場合に前記論理回路から出力される信号である、請求項１乃至６のいずれか一項に記載の計時装置。
8. 前記計時カウンターが生成した前記計時データを所定のタイミングで取得して保持するリードバッファーを備え、
   前記インターフェース回路は、
   前記計時データの読み出しを要求する前記アクセス信号を受信した場合、前記リードバッファーが保持する前記計時データを出力し、
   前記計時カウンターは、
   前記インターフェース回路が前記アクセス信号を受信したか否かによらず、所定の周期で前記計時データを生成する、請求項１乃至７のいずれか一項に記載の計時装置。
9. 前記計時データは、年、月、日、時、分及び秒の時間情報を含む、請求項１乃至８のいずれか一項に記載の計時装置。
10. 請求項１乃至９のいずれか一項に記載の計時装置と、
    前記計時装置からの出力信号に基づいて動作する処理回路と、を備えた、電子機器。
11. 請求項１乃至９のいずれか一項に記載の計時装置と、
    前記計時装置からの出力信号に基づいて動作する処理回路と、を備えた、移動体。

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