CN115428064A - 点矩阵型显示装置以及计时装置 - Google Patents

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Abstract

本公开的点矩阵型显示装置(1)具备显示部(3)、变换电路(5)以及控制电路(6)。显示部具有多条栅极信号线(31)、多条源极信号线(32)以及与多条栅极信号线和多条源极信号线的交叉部对应地配置的多个像素电路(33)。变换电路将从外部输入至串行的串行信号(SI)与从外部输入的第一时钟信号(SCK)同步地获取，并将获取到的串行信号变换为并行信号，该串行信号包括用于确定进行图像数据的改写的像素电路的地址数据和向像素电路供给的图像数据。控制电路基于频率比第一时钟信号低的第二时钟信号(ENB_V)，生成对变换电路的串行并行变换的定时进行控制的控制信号。

Description

点矩阵型显示装置以及计时装置
技术领域
本公开涉及点矩阵型显示装置以及使用了该点矩阵型显示装置的计时装置。
背景技术
以往，例如已知有专利文献1所记载的点矩阵型显示装置。
在先技术文献
专利文献
专利文献1：日本特开2015-87437号公报
发明内容
本公开的点矩阵型显示装置，具备：
显示部，具有：多条栅极信号线，在第一方向上延伸；多条源极信号线，在与所述第一方向交叉的第二方向上延伸；以及多个像素电路，与所述多条栅极信号线和所述多条源极信号线的交叉部对应地配置；
变换电路，将经由串行接口从外部输入的串行信号与从外部输入的第一时钟信号同步地获取，并将获取到的所述串行信号变换为并行信号，该串行信号包括用于确定进行图像数据的改写的像素电路的地址数据和向所述像素电路供给的所述图像数据；以及
控制电路，基于频率比所述第一时钟信号的频率低的第二时钟信号，生成对所述变换电路的串行并行变换的定时进行控制的控制信号。
本公开的计时装置是具备本公开的点矩阵型显示装置的计时装置，是具备控制经过时间的最小单位的经时控制部的结构。
附图说明
根据下述的详细的说明和附图，本发明的目的、特色以及优点将变得更加明确。
图1是表示本公开所涉及的点矩阵型显示装置的结构的一例的电路框图。
图2是用于说明图1的点矩阵型显示装置的整体动作的时序图的一部分。
图3是表示图1的点矩阵型显示装置中的像素电路的结构的一例的电路图。
图4是表示图1的点矩阵型显示装置中的分频电路的结构的一例的电路图。
图5A是表示图1的点矩阵型显示装置中的控制电路的结构的一例的电路图。
图5B是表示图1的点矩阵型显示装置中的控制电路的结构的一例的电路图。
图5C是表示图1的点矩阵型显示装置中的控制电路的结构的一例的电路图。
图6A是表示图1的点矩阵型显示装置中的变换电路的结构的一例的电路图。
图6B是表示图1的点矩阵型显示装置中的变换电路的结构的一例的电路图。
图6C是表示图1的点矩阵型显示装置中的变换电路的结构的一例的电路图。
图7A是表示图1的点矩阵型显示装置中的变换电路的结构的一例的电路图。
图7B是表示图1的点矩阵型显示装置中的变换电路的结构的一例的电路图。
图7C是表示图1的点矩阵型显示装置中的变换电路的结构的一例的电路图。
图8是表示图1的点矩阵型显示装置中的解码器电路的结构的一例的电路图。
图9A是表示图1的点矩阵型显示装置中的驱动器电路的结构的一例的电路图。
图9B是表示图1的点矩阵型显示装置中的驱动器电路的结构的一例的电路图。
图10是用于说明图1的点矩阵型显示装置中的计数器电路的动作的时序图的一部分。
图11是具备图1的点矩阵型显示装置的计时装置的示意性的主视图。
具体实施方式
对本公开的实施方式所涉及的点矩阵型显示装置为基础的结构进行说明。专利文献1所记载的点矩阵型显示装置具备多个像素部，该多个像素部与多条栅极信号线、多条源极信号线、以及多条栅极信号线和多条源极信号线的交叉部对应地配置，且各自具有存储电路。这样的点矩阵型显示装置针对基于栅极信号线和源极信号线而选择的像素部，执行改写图像数据的改写驱动，针对非选择的像素部，执行使用保持于存储电路的图像数据的静止图像驱动。
在以往的点矩阵型显示装置中，用于选择执行改写驱动的像素部的地址数据以及供给到所选择的像素部的图像数据被串联(串行)地输入。因此，地址数据以及图像数据的传输时间变长，有时动作变慢。此外，在以往的点矩阵型显示装置中，在为了缩短传输时间而提高了时钟频率的情况下，控制改写驱动的控制电路难以追随高速化后的时钟频率，因此有时无法正常地动作。
以下，参照附图，本公开的点矩阵型显示装置的实施方式进行说明。以下参照的各图表示本公开的实施方式所涉及的点矩阵型显示装置的主要的构成构件等。因此，本公开的实施方式所涉及的点矩阵型显示装置也可以具备未图示的电路基板、布线导体、控制IC、LSI等公知的结构。
图1是表示本公开所涉及的点矩阵型显示装置的结构的一例的电路框图，图2是用于说明图1的点矩阵型显示装置的整体动作的时序图的一部分。图3是表示图1的点矩阵型显示装置中的像素电路的结构的一例的电路图，图4是表示图1的点矩阵型显示装置中的分频电路的结构的一例的电路图。图5A～5C是表示图1的点矩阵型显示装置中的控制电路的结构的一例的电路图，图6A～6C、7A～7C是表示图1的点矩阵型显示装置中的变换电路的结构的一例的电路图，图8是表示图1的点矩阵型显示装置中的解码器电路的结构的一例的电路图，图9A、9B是表示图1的点矩阵型显示装置中的驱动器电路的结构的一例的电路图。图10是用于说明图1的点矩阵型显示装置中的计数器电路的动作的时序图的一部分。以下，对点矩阵型显示装置具有65536点(256×256点)的像素数的情况进行说明，但点矩阵型显示装置的像素数是任意的。此外，以下，对构成为进行白黑显示的像素电路进行说明，但像素电路能够构成为进行灰度显示或者全彩显示。
本实施方式的点矩阵型显示装置1也可以具备显示部3、分频电路4、变换电路5以及控制电路6。
显示部3配置在基板2的一个主面上。基板2例如是透明或者不透明的玻璃基板、塑料基板、陶瓷基板等。基板2例如可以具有矩形板状等多边形板状、圆形板状、椭圆形板状等形状，也可以具有其他形状。
显示部3具有多条栅极信号线31、多条源极信号线32以及多个像素电路33。多条栅极信号线31配置于第一方向(例如，行方向)，多条源极信号线32配置于与第一方向交叉的第二方向(例如，列方向)。多个像素电路33与多条栅极信号线31和多条源极信号线32的交叉部对应地配置成矩阵状。
进行多个像素电路33中的图像数据的改写、即被改写驱动的一个以上的像素电路33基于从外部的信号供给装置(未图示)输入的地址数据而被选择。对所选择的一个以上的像素电路33进行图像数据的改写。改写所使用的新的图像数据从信号供给装置输入。对于未被选择的像素电路33，执行使用保持在该像素电路33中的图像数据的静止图像驱动。
各像素电路33例如如图3所示，具有写入开关电路331、锁存电路332、像素电位生成电路333以及液晶元件334。液晶元件334具有像素电极334a、液晶334b以及对置电极334c。
写入开关电路331具有薄膜晶体管(Thin Film Transistor：TFT)元件。TFT元件例如具有由非晶硅(a-Si)、低温多晶硅(Low-Temperature Poly Silicon：LTPS)等构成的半导体膜、栅电极、源电极以及漏电极。栅电极与多条栅极信号线31中的1条连接，源电极与多条源极信号线32中的1条连接。漏电极与锁存电路332的输入端子连接。
锁存电路332例如如图3所示，由将第一CMOS(Complementary Metal OxideSemiconductor，互补金属氧化物半导体)反相器332a以及第二CMOS反相器332b连接成环状而成的静态随机存取存储器(Static Random Access Memory：SRAM)等构成。锁存电路332将第一CMOS反相器332a和第二CMOS反相器332b串联连接，使来自第二CMOS反相器332b的漏极公共连接点的输出反馈输入到第一CMOS反相器332a的栅极公共连接点。由此，当向第一CMOS反相器332a的栅极公共连接点输入高电平的信号(以下，也简称为H信号)时，从第一CMOS反相器332a的漏极公共连接点输出低电平的信号(以下，也简称为L信号)。当来自第一CMOS反相器332a的L信号被输入到第二CMOS反相器332b的栅极公共连接点时，从第二CMOS反相器332b的漏极公共连接点输出H信号，该H信号被反馈输入到第一CMOS反相器332a的栅极公共连接点。其结果，“H、L、H”的信号始终在环状的传输线上被保持。
例如，如图3所示，像素电位生成电路333由异或(EXOR)的逻辑门电路构成。像素电位生成电路333具有两个输入端子，在一个输入端子中输入保持在锁存电路332中的写入数据信号SIG，在另一个输入端子中输入从外部装置供给的公共电压VCOM。公共电压VCOM也可以使H(高)电平的电压(例如，3V)和L(低)电平的电压(例如，0V)周期性地反相。例如，在保持在锁存电路332中的写入数据信号SIG是L信号的情况下，在对置电极334c的电压与像素电极334a之间产生电位差，如果是常白模式则成为黑显示，如果是常黑模式，则成为白显示。此外，在保持在锁存电路332中的写入数据信号SIG是H信号的情况下，在对置电极334c的电压与像素电极334a之间不产生电位差，如果是常白模式则成为白显示，如果是常黑模式，则成为黑显示。在像素电路33的这样的驱动中，即使在使公共电压VCOM反相驱动的情况下，也能够保持对置电极334c的电压与像素电极334a之间的电位差，因此能够在保持像素电路33中的图像显示的状态下，对像素电路33进行交流驱动。由此，恩能够抑制像素电路33的液晶334b的劣化。
在改写像素电路33中的图像显示的情况下，使写入开关电路331接通。即，向栅极信号线31供给H信号，向源极信号线32供给图像数据信号。将供给至源极信号线32的图像数据信号向锁存电路332传输，并保持于锁存电路332。由此，对置电极334c的电压与像素电极334a之间的电位差根据图像数据信号而变化，例如在图像数据信号为L信号的情况下，如果是常白模式，则成为黑显示，如果是常黑模式，则成为白显示，在图像数据信号为H信号的情况下，如果是常白模式，则成为白显示，如果是常黑模式，则成为黑显示。
像素电路33也可以构成为锁存电路332保持多个比特，在这种情况下，像素电路33能够进行灰度显示。此外，像素电路33也可以构成为包含进行红色的灰度显示的副像素电路、进行绿色的灰度显示的副像素电路、进行蓝色的灰度显示的副像素电路。在这种情况下，像素电路33能够进行全彩显示。
在点矩阵型显示装置1中，能够按与一个栅极信号线31连接的每个像素电路33进行显示部3中的改写驱动，能够对除此以外的像素电路33进行静止图像驱动。因此，点矩阵型显示装置1的功耗低。
例如，如图4所示，分频电路4对从信号供给装置输入的移位时钟信号SCLK(以下，也称为第一时钟信号)进行分频，生成频率比第一时钟信号SCLK低的时钟信号(以下，也称为第二时钟信号)DIV_CLK。信号供给装置基于从TV接收机、个人计算机等外部装置输入的影像信号、同步信号、时钟信号等，生成第一时钟信号SCLK，并输出到点矩阵型显示装置1。此外，信号供给装置生成后述的串行信号SI以及芯片选择信号SCS，并将这些信号输出到点矩阵型显示装置1。
本实施方式的点矩阵型显示装置1也可以具备控制第一时钟信号SCLK的频率的时钟频率控制部。在这种情况下，容易使第一时钟信号SCLK的频率高速化。时钟频率控制部也可以包含在上述的信号供给装置中，也可以与信号供给装置分开设置。此外，时钟频率控制部也可以是保存在IC(Integrated Circuit)、LSI(Large Scale Integrated Circuit)等驱动元件的RAM(Random Access Memory)、ROM(Read Only Memory)中的程序软件，还可以是形成在电路基板上的频率控制电路等。
此外，本实施方式的点矩阵型显示装置1通过分频电路4对第一时钟信号SCLK进行分频，生成频率比第一时钟信号SCLK低的第二时钟信号DIV_CLK，但不限于该结构。例如，也可以具备：第一时钟信号产生部，生成第一时钟信号SCLK；第二时钟信号产生部，其与该第一时钟信号产生部分开设置，生成第二时钟信号DIV_CLK。在这种情况下，能够更精确地控制第一时钟信号SCLK的频率和第二时钟信号DIV_CLK的频率。
例如，如图4所示，分频电路4包括触发器电路41和反相器电路42。触发器电路41具有D端子、CK端子、Q端子以及XRST端子。向CK端子供给第一时钟信号SCLK。反相器电路42的输入端子与Q端子连接，反相器电路42的输出端子与D端子连接。此外，向XRST端子供给芯片选择信号SCS。芯片选择信号SCS是在对显示部3进行改写驱动时成为H(高)电平的信号。根据分频电路4，从Q端子输出的第二时钟信号DIVCLK的频率成为第一时钟信号SCLK的频率的二分之一。另外，分频电路4的分频数是任意的，分频电路例如可以对第一时钟信号SCLK进行3分频、4分频，也可以进行n分频(n为2以上的整数)。也可以使第一时钟信号SCLK的频率越高，则越增大n的值。
变换电路5将从信号供给装置输入的串行信号SI与第一时钟信号SCLK同步地获取。串行信号SI经由串行接口从信号供给装置输入至变换电路5。变换电路5将获取的串行信号SI变换为并行信号。
在本实施方式中，例如如图2所示，串行信号SI包括地址数据A0～A7(在统称的情况下，仅记载为“A”)以及图像数据DO～D255(在统称的情况下，仅记载为“D”)。地址数据A0～A7是用于确定(即，选择)多个像素电路33中的、进行图像数据的改写的一个以上的像素电路33的数据。图像数据D0～D255是表示向所选择的一个以上的像素电路33供给的、应该显示该一个以上的像素电路33的图像的数据。
串行信号SI也可以包括不用于改写驱动的虚拟数据DM。在本实施方式中，例如如图2所示，串行信号SI包括虚拟数据DM0～DM31(在统称的情况下，仅记载为“DM”)。
串行信号SI与第一时钟信号SCLK同步地被传输到变换电路5。串行信号SI例如如图2所示，也可以以前端的8个时钟传输地址数据A0～A7，以接下来的256个时钟传输图像数据D0～D255，接下来以32个时钟传输虚拟数据DM0～DM31。
在这种情况下，能够将虚拟数据DM的传输期间利用于执行改写驱动的改写执行期间等，从而有利于高速化。即，虚拟数据DM的传输期间也可以是基于地址数据A的栅极信号GATE被供给到栅极信号线31的栅极信号GATE的激活期间，并且是基于图像数据D的源极信号被供给到源极信号线32的源极信号的激活期间。
虚拟数据DM的传输期间也可以为地址数据A的传输期间以及图像数据D的传输期间的合计的同等以下。在这种情况下，有利于高速化。虚拟数据DM的传输期间可以为地址数据A的传输期间以及图像数据D的传输期间的合计的0.5倍以上且1倍以下，但不限于该范围。
此外，虚拟数据DM的传输期间也可以为与地址数据A的传输期间以及图像数据D的传输期间的至少一方同等以下。在这种情况下，有利于高速化。虚拟数据DM的传输期间可以为地址数据A的传输期间以及图像数据D的传输期间中的至少一方的0.7倍以上且1倍以下，但不限于该范围。
此外，虚拟数据DM的传输期间也可以为与地址数据A的传输期间以及图像数据D的传输期间的任一短的一方同等以下。在这种情况下，有利于高速化。虚拟数据DM的传输期间可以是地址数据A的传输期间以及图像数据D的传输期间中的任一短的一方的0.7倍以上且1倍以下，但不限于该范围。
控制电路6控制对显示部3的改写驱动。控制电路6与第二时钟信号DIV_CLK同步地进行动作。控制电路6生成用于对变换电路5中的串行_并行(串行到并行)变换进行控制的控制信号、特别是用于对变换电路5中的串行_并行变换的定时进行控制的控制信号。
控制电路6包括计数器电路(计数电路)61、垂直控制电路62以及水平控制电路63。
计数器电路61与第二时钟信号DIV_CLK同步地进行动作，生成计数器信号(计数信号)CNT[8：0]。计数器信号CNT[8：0]是对作为脉冲信号的第二时钟信号DIV_CLK的上升沿的数量进行计数而得到的信号。计数器信号CNT[8：0]用于生成控制由变换电路5进行的串行-并行变换的控制信号。
计数器电路61例如在图5A所示的同步式计数器电路的情况下，包括多个组合逻辑电路611和多个触发器电路612。
组合逻辑电路611包括多个逻辑门电路而构成。此外，各触发器电路612具有D端子、Q端子、CK端子以及XRST端子。各触发器电路612从Q端子输出计数器信号CNT[8：0]的各比特(图5A所示的CNT0～CNT8)。向D端子输入组合逻辑电路611基于计数器信号CNT[8：0]生成的下一个计数器信号NEXT_CNT[8：0]的各比特(图5A所示的NEXT_CNT0～NEXT_CNT8)。向CK端子输入第二时钟信号DIV_CLK，向XRST端子输入芯片选择信号SCS。
通常，组合逻辑电路是不具有由计算NOT、AND、OR等基本的逻辑函数的逻辑门和连接它们的布线构成的反馈环的电路。组合逻辑电路具有几个输入和输出(通常为一个)，各输入值以及输出值取0或者1的值。各输出值仅通过输入值的组合而唯一地决定。即，组合逻辑电路计算逻辑函数。任意的逻辑函数能够用乘积和公式表示。因此，能够使用NOT、AND、OR的各逻辑门并通过NOT-AND-OR的组合电路来实现任意的逻辑函数。将这样的电路通常称为AND-OR二级组合逻辑电路，但逻辑电路的级数一多，动作速度就会变慢，因此组合逻辑电路611容易成为第一时钟信号SCLK的上限频率(以往，1.5MHz左右)的限速部。
垂直控制电路62基于从计数器电路61输出的计数器信号CNT[8：0]来生成垂直开始脉冲信号SRIN_V以及栅极激活信号ENB_V。垂直开始脉冲信号SRIN_V是生成地址数据A0～A7的获取定时信号的移位寄存器的开始信号。垂直开始脉冲信号SRIN_V与地址数据A的前端相对应地进行激活。另外，在本说明书中，“信号激活”时意味着信号成为接通状态(即，H(高)的状态)，“信号非激活”时意味着信号成为截止状态(即，L(低)的状态)。栅极激活信号ENB_V是决定向栅极信号线31供给的栅极信号GATE的激活期间的信号。栅极激活信号ENB_V在传输地址数据A以及图像数据D之后，在传输虚拟数据DM时激活。
例如，如图5B所示，垂直控制电路62包括组合逻辑电路621、触发器电路622、第一单发脉冲电路623、第二单发脉冲电路624、第三单发脉冲电路625、或(OR)的逻辑门电路(以下，也称为OR电路)626以及RS锁存电路627。
组合逻辑电路621构成为包括多个逻辑门电路。组合逻辑电路621基于由计数器电路61生成的计数器信号CNT[8：0]生成第一控制信号CS1并将其输出到触发器电路622。
触发器电路622具有D端子、Q端子、CK端子以及XRST端子。向D端子输入由组合逻辑电路621生成的第一控制信号CS1。向CK端子输入第二时钟信号DIV_CLK。向XRST端子输入芯片选择信号SCS。Q端子与第一单发脉冲电路623连接。触发器电路622将第一控制信号CS1保持在第二时钟信号DIV_CLK的上升沿，将第一控制信号CS1输出到第一单发脉冲电路623。
第一单发脉冲电路623包括延迟电路及与(AND)的逻辑门电路。第一单发脉冲电路623与从触发器电路622输出的第一控制信号CS1的上升相应地生成第一触发信号TS1，并输出到OR电路626。
第二单发脉冲电路624包括延迟电路及与(AND)的逻辑门电路。第二单发脉冲电路624与芯片选择信号SCS的上升相应地生成第二触发信号TS2，并输出到OR电路626。
第三单发脉冲电路625包括延迟电路及或非(NOR)的逻辑门电路。第三单发脉冲电路625与第二时钟信号DIV_CLK的下降相应地生成第三触发信号TS3，并输出至RS锁存电路627。
OR电路626对从第一单发脉冲电路623输出的第一触发信号TS1以及从第二单发脉冲电路624输出的第二触发信号TS2的或进行运算，并输出至RS锁存电路627。
RS锁存电路627具有S端子、R端子以及Q端子。从OR电路626输出的第一触发信号TS1以及第二触发信号TS2的或被输入至S端子。从第三单发脉冲电路625输出的第三触发信号TS3被输入至R端子。RS锁存电路627从Q端子输出垂直开始脉冲信号SRIN_V。RS锁存电路627的动作是公知。例如，RS锁存电路627在向S端子输入L信号、向R端子输入H信号的情况下，只要从Q端子输出作为垂直开始脉冲信号SRIN_V的L信号，并且向S端子或者R端子输入的信号不产生迁移，或者S端子或者R端子均为L信号输入，就维持其输出状态。此外，RS锁存电路向S端子输入H信号、向R端子输入L信号的情况下，只要从Q端子输出作为垂直开始脉冲信号SRIN_V的H信号，并且输入至S端子或者R端子的信号不会产生迁移，或者S端子或者R端子均为L信号输入，就维持其输出状态。
例如，如图5B所示，垂直控制电路62包括组合逻辑电路628和触发器电路629。
组合逻辑电路628包括多个逻辑门电路而构成。组合逻辑电路628基于由计数器电路61生成的计数器信号CNT[8：0]生成第二控制信号CS2，并将其输出至触发器电路629。
触发器电路629具有D端子、Q端子、CK端子以及XRST端子。向D端子输入由组合逻辑电路628生成的第二控制信号CS2。向CK端子输入第二时钟信号DIV_CLK。向XRST端子输入芯片选择信号SCS。触发器电路629从Q端子输出栅极激活信号ENB_V。触发器电路629将第二控制信号CS2保持在第二时钟信号DIV_CLK的上升沿，并且输出作为栅极激活信号ENB_V的第二控制信号CS2。
例如，如图5C所示，水平控制电路63包括组合逻辑电路631、触发器电路632、第四单发脉冲电路633、第五单发脉冲电路634以及RS锁存电路635。
组合逻辑电路631包括多个逻辑门电路而构成。组合逻辑电路631基于由计数器电路61生成的计数器信号CNT[8：0]生成第三控制信号CS3，并将其输出至触发器电路632。
触发器电路632具有D端子、Q端子、CK端子以及XRST端子。向D端子输入由组合逻辑电路631生成的第三控制信号CS3。向CK端子输入第二时钟信号DIV_CLK。向XRST端子输入芯片选择信号SCS。Q端子与第四单发脉冲电路633连接。触发器电路632将第三控制信号CS3保持在第二时钟信号DIV_CLK的上升沿，将第三控制信号CS3输入至第四单发脉冲电路633。
第四单发脉冲电路633包括延迟电路及与(AND)的逻辑门电路。第四单发脉冲电路633与从触发器电路632输出的第三控制信号CS3的上升相应地生成第四触发信号TS4，并输出至RS锁存电路635。
第五单发脉冲电路634包括延迟电路及或非(NOR)的逻辑门电路。第五单发脉冲电路634与芯片选择信号SCS的下降相应地生成第五触发信号TS5，并输出至RS锁存电路635。
RS锁存电路635具有S端子、R端子以及Q端子。从第四单发脉冲电路633输出的第四触发信号TS4被输入至S端子。从第五单发脉冲电路634输出的第五触发信号TS5被输入至R端子。RS锁存电路635从Q端子输出水平开始脉冲信号SRIN_H。RS锁存电路635的动作是公知的。例如，RS锁存电路635在向S端子输入L信号，向R端子输入了H信号的情况下，只要从Q端子输出作为水平开始脉冲信号SRIN_H的L信号，并且向S端子或者R端子输入的信号不产生迁移，或者S端子或者R端子均为L信号输入，就维持其输出状态。此外，RS锁存电路在向S端子输入了H信号、向R端子输入了L信号的情况下，只要从Q端子输出作为水平开始脉冲信号SRIN_H的H信号，并且输入至S端子或者R端子的信号不产生迁移，或者S端子或者R端子均为L信号输入，就维持其输出状态。
例如，如图5C所示，水平控制电路63包括组合逻辑电路636和触发器电路637。
组合逻辑电路636包括多个逻辑门电路而构成。组合逻辑电路636基于由计数器电路61生成的计数器信号CNT[8：0]生成第四控制信号CS4，并输出至触发器电路637。
触发器电路637具有D端子、Q端子、CK端子以及XRST端子。向D端子输入由组合逻辑电路636生成的第四控制信号CS4。向CK端子输入第二时钟信号DIV_CLK。向XRST端子输入芯片选择信号SCS。触发器电路637从Q端子输出数据激活信号ENB_H。触发器电路637将第四控制信号CS4保持在第二时钟信号DIV_CLK的上升沿，输出作为数据激活信号ENB_H的第四控制信号CS4。
接下来，本实施方式的点矩阵型显示装置1中的变换电路5的电路结构的一例进行说明。变换电路5包括垂直变换电路51和水平变换电路55。
垂直变换电路51基于从垂直控制电路62输出的垂直开始脉冲信号SRIN_V，对串行信号SI中包括的地址数据A0～A7进行并行变换。例如，如图1所示，垂直变换电路51包括移位寄存器电路52、多个锁存激活信号电路53以及多个锁存电路54。
移位寄存器电路52与第一时钟信号SCLK同步地进行动作。从垂直控制电路62输出的垂直开始脉冲信号SRIN_V被输入至移位寄存器电路52。
例如，如图6A所示，移位寄存器电路52包括串联连接的多级的触发器电路521。多级触发器电路521分别具有D端子、CK端子以及Q端子。向CK端子输入第一时钟信号SCLK。从垂直控制电路62输出的垂直开始脉冲信号SRIN_V被输入至第一级的触发器电路521的D端子。多级触发器电路521分别输出垂直移位信号SRV1～SRVn(在统称的情况下，仅记载为“SRV”)。在此，n是根据栅极信号线31的条数决定的正整数，在本实施方式中，n＝8。前级的触发器电路521的Q端子与第二级以后的触发器电路521的D端子连接。多级触发器电路521的Q端子分别与多个锁存激活信号电路53连接。
例如，如图1所示，多级触发器电路521与多个锁存激活信号电路53分别连接，多个锁存激活信号电路53分别与多个锁存电路54连接。
例如，如图6B所示，多个锁存激活信号电路53分别包括反相器电路531及与非(NAND)的逻辑门电路(以下，也称为NAND电路)532。NAND电路532具有两个输入端子，从触发器电路521输出的垂直移位信号SRV被输入至一方的输入端子，由反相器电路531反相的第一时钟信号SCLK被输入至另一方的输入端子。多个锁存激活信号电路53分别向多个锁存电路54输出垂直锁存激活信号LTV1～LTVn(在统称的情况下，仅记载为“LTV”)。
多个锁存电路54分别具有D端子、CK端子以及Q端子，向CK端子输入从与该锁存电路54连接的锁存激活信号电路53输出的垂直锁存激活信号LTV。此外，从信号供给装置供给的串行信号SI被输入至D端子。多个锁存电路54在锁存激活信号LTV为H信号的期间，分别获取串行信号SI中包括的地址数据A0～A7，保持锁存激活信号LTV为L信号的期间。例如，如图2所示，多个锁存电路54分别从Q端子输出作为地址信号GS0～GS7的地址数据A0～A7。另外，在图2中，仅示出作为GS0输出的地址数据A0以及作为GS7输出的地址数据A7。在图2所示的GS0、GS7中，标注了阴影线的区域表示可以是高电平或者低电平中的任一个的状态。
点矩阵型显示装置1具备解码器电路7和驱动器电路8。驱动器电路8包括垂直驱动器电路81和水平驱动器电路82。
解码器电路7基于从控制电路6输出的栅极激活信号ENB_V，对从垂直变换电路51输出的地址信号GS0～GS7进行解码(decode)，生成用于选择多条栅极信号线31中的任一个的地址解码信号DEC1～DEC256(在统称的情况下，仅记载为“DEC”)。从解码器电路7输出的地址解码信号DEC被输入至垂直驱动器电路81。
例如，如图8所示，解码器电路7具有多个或非(NOR)的逻辑门电路(以下，也称为NOR电路)71。在本实施方式中，解码器电路7具有与栅极信号线31的条数(256条)相等数量的NOR电路71，各NOR电路71具有8个输入端子。各NOR电路71在所输入的信号的全部为L信号的情况下输出H信号，在所输入的信号中的至少一个为H信号的情况下输出L信号。
向各NOR电路71输入从垂直变换电路51输出的地址信号GS0～GS7以及地址信号GS0～GS7各自的反相信号XGS0～XGS7所构成的16个信号中的8个信号。对多个NOR电路71分别输入不同组合的8个信号。从地址信号GS0～GS7以及反相信号XGS0～XGS7的16个信号选出不同的8个信号的组合为28＝256种，因此能够通过输入至解码器电路7的8个信号，从多个NOR电路71中的一个NOR电路71输出H信号，从其他NOR电路71使L信号输出。在本实施方式中，例如，如图8所示，通过在各NOR电路71的8个输入端子的前级配置k个(k为0以上且8以下的整数)反相器电路72，从而使地址信号GS反相。对于多个NOR电路71中的一个NOR电路71，不配置反相器电路72，直接输入地址信号GS。
垂直驱动器电路81配置在解码器电路7的后级。例如，如图9A所示，垂直驱动器电路81包括多个与(AND)的逻辑门电路(以下，也称为AND电路)811，多个AND电路811分别配置在解码器电路7的多个NOR电路71的后级。
各AND电路811具有两个输入端子，从与该AND电路811连接的NOR电路71输出的地址解码信号DEC被输入至一方的输入端子，从控制电路6输出的栅极激活信号ENB V被输入至另一方的输入端子。多个AND电路811的输出端子分别与多条栅极信号线31连接。
例如，如图9A所示，在多个AND电路811和多条栅极信号线31之间可以配置缓冲电路812。各AND电路811在地址解码信号DEC以及栅极激活信号ENB_V双方为H信号的情况下输出H信号，在地址解码信号DEC以及栅极激活信号ENB_V中的至少一方为L信号的情况下输出L信号。例如，如图2所示，在栅极激活信号ENB_V正在激活(为H信号)的情况下，垂直驱动器电路81能够输出对多条栅极信号线31中的1条进行激活的栅极信号GATE。
在图9A所示的垂直驱动器电路81中，通过由与非(NAND)的逻辑门电路和使该逻辑门电路的输出反相的反相器电路构成AND电路811，来抑制电路规模的增大。
水平变换电路55基于从水平控制电路63输出的水平开始脉冲信号SRIN_H，对串行信号SI中包括的图像数据D0～D255进行并行变换。例如，如图7A所示，水平变换电路55包括移位寄存器电路56、多个锁存激活信号电路57和多个锁存电路58。
移位寄存器电路56与第一时钟信号SCLK同步地进行动作。从水平控制电路63输出的水平开始脉冲信号SRIN_H被输入至移位寄存器电路56。
例如，如图7A所示，移位寄存器电路56包括串联连接的多级触发器电路561。此外，例如，如图1所示，多级触发器电路561分别与多个锁存激活信号电路57连接，多个锁存激活信号电路57分别与多个锁存电路58连接。
移位寄存器电路56的多级触发器电路561分别具有D端子、CK端子以及Q端子。向CK端子输入第一时钟信号SCLK。从水平控制电路63输出的水平开始脉冲信号SRIN_H被输入至第一级的触发器电路561的D端子。多级触发器电路561分别输出水平移位信号SRH1～SRHm(在统称的情况下，仅记载为“SRH”)。在此，m是与源极信号线32的条数相等的正整数，在本实施方式中，m＝256。前级的触发器电路561的Q端子与第二级以后的触发器电路561的D端子连接。多级触发器电路561的Q端子分别与多个锁存激活信号电路57连接。
例如，如图7B所示，多个锁存激活信号电路57分别包括反相器电路571、与非(NAND)的逻辑门电路(以下，也称为NAND电路)572。NAND电路572具有两个输入端子，从触发器电路561输出的水平移位信号SRH被输入至一方的输入端子，由反相器电路571反相的第一时钟信号SCLK被输入至另一方的输入端子。多个锁存激活信号电路57分别向多个锁存电路58输出水平锁存激活信号LTH1～LTHm(在统称的情况下，仅记载为“LTH”)。
多个锁存电路58分别具有D端子、CK端子以及Q端子，向CK端子输入从与该锁存电路58连接的锁存激活信号电路57输出的水平锁存激活信号LTH。此外，向D端子输入从信号供给装置供给的串行信号SI。多个锁存电路58在锁存激活信号LTH为H信号的期间，分别获取串行信号SI中包括的图像数据D0～D255，保持锁存激活信号LTH为L信号的期间。例如，如图2所示，多个锁存电路58分别从Q端子输出作为数据信号DATA1～DATA256的图像数据D0～D255。另外，在图2中，仅表示作为DATA1输出的图像数据D0以及作为DATA256输出的图像数据D255。在图2所示的DATA1、DATA256中，标注了阴影线的区域表示可以是高电平或者低电平中的任一个的状态。
水平驱动器电路82配置在水平变换电路55的后级。例如，如图9B所示，水平驱动器电路82包括多个与(AND)的逻辑门电路(以下，也称为AND电路)821，多个AND电路821分别配置在水平变换电路55的多个锁存电路58的后级。
各AND电路821具有两个输入端子，从与该AND电路821连接的锁存电路58输出的数据信号DATA被输入至一方的输入端子，从控制电路6输出的数据激活信号ENB_H被输入至另一方的输入端子。多个AND电路821的输出端子分别与多条源极信号线32连接。
例如，如图9B所示，也可以在多个AND电路821与多条源极信号线32之间配置缓冲电路822。各AND电路821在数据信号DATA以及数据激活信号ENB_H双方为H信号的情况下输出H信号，在数据信号DATA以及数据激活信号ENB_H中的至少一方为L信号的情况下输出L信号。例如，如图2所示，在数据激活信号ENB_H正在激活(为H信号)的情况下，水平驱动器电路82能够向多条源极信号线32分别输出写入数据信号SIG1～SIG256(在统称的情况下，仅记载为“SIG”)。
在图9B所示的水平驱动器电路中，通过由与非(NAND)的逻辑门电路和使该逻辑门电路的输出反相的反相器电路构成AND电路821，来抑制电路规模的增大。
在本实施方式的点矩阵型显示装置1中，控制电路6特别是计数器电路61与对第一时钟信号SCLK进行2分频而得到的第二时钟信号DIV_CLK同步地进行动作。计数器电路61包括规定其动作速度的组合逻辑电路611(图5A中记载)。因此，计数器电路61中的延迟时间T_delay不依赖于第二时钟信号DIV_CLK的时钟周期T2，而仅由计数器电路61的电路结构决定。即，以往，计数器电路61中的组合逻辑电路611成为第一时钟信号SCLK的上限频率的限速部。例如，以往，第一时钟信号SCLK的上限频率为1.5MHz左右，难以使第一时钟信号SCLK的频率比1.5MHz左右高速化。因此，本发明人想到即使使第一时钟信号SCLK的频率高速化，只要使计数器电路61以与以往相同程度的频率进行动作即可。为了使计数器电路61与第二时钟信号DIV_CLK同步地正常进行动作，需要满足组合逻辑电路611从接收计数器信号CNT[8：0]到生成下一个计数器信号NEXT_CNT[8：0]为止的延迟时间T_delay为时钟周期T2以下的条件，根据该条件，决定时钟周期T2的最小值T2_min即可。在本实施方式的点矩阵型显示装置1中，例如如图10所示，能够设为Tdelay≤T2_min。由于第二时钟信号DIV_CLK是对第一时钟信号SCLK进行2分频而得到的信号，因此第一时钟信号SCLK能够使该时钟周期T1的最小值T1_min高速化至T_delay/2。例如，能够将第一时钟信号SCLK的频率设为3.0MHz左右，将第二时钟信号DIV_CLK的频率设为1.5MHz左右。
在以往的点矩阵型显示装置中，计数器电路与从外部装置供给的外部时钟信号(相当于第一时钟信号SCLK)同步地进行动作，因此为了使计数器电路正常地动作，外部时钟信号的周期的最小值与计数器电路的延迟时间相等。
由此可知，在本实施方式的点矩阵型显示装置1中，与以往的点矩阵型显示装置相比，能够使第一时钟信号SCLK的频率为2倍。根据本实施方式的点矩阵型显示装置1，能够提高第一时钟信号SCLK的频率，因此能够缩短串行信号SI的传输时间等，使显示控制高速化。
此外，在本实施方式的点矩阵型显示装置1中，垂直变换电路51基于垂直开始脉冲信号SRIN_V和串行输入的串行信号SI中包括的地址数据A，生成作为并行信号的地址信号GS。因此，能够简化用于从外部输入地址数据A的布线构造。此外，由于垂直变换电路51将串行输入的地址数据A变换为作为并行信号的地址信号GS并输出，因此能够将地址信号GS的传输时间维持得较短。
解码器电路7基于地址信号GS0～GS7生成被供给至多条(256条)栅极信号线31的地址解码信号DEC1～DEC256。由此，能够通过数量少于栅极信号线31的条数的地址信号GS0～GS7来驱动多条栅极信号线31。因此，能够简化用于从外部输入地址数据A的布线构造，减少垂直变换电路51的电路规模。
本公开的计时装置是具备本公开的点矩阵型显示装置1的计时装置，是具备控制经过时间的最小单位的经时控制部的结构。根据该结构，由于具备能够进行高速驱动的本公开的点矩阵型显示装置1，因此能够以1秒单位、0.1秒单位、0.01秒单位、0.001秒单位等那样对经过时间的最小单位进行广泛地控制。因此，本公开的计时装置能够应用于体育运动等运动竞技、汽车赛车以及飞机比赛等速度比赛中使用的秒表、高速摄影设备中使用的时间显示部等。
经时控制部也可以是保存在点矩阵型显示装置1的内部或者外部所具备的IC、LSI等驱动元件的RAM、ROM等存储部中的程序软件。此外，经时控制部也可以是在点矩阵型显示装置1的内部或者外部所具备的电路基板上形成的经时控制电路等。
图11是具备本公开的点矩阵型显示装置1的计时装置200的示意性的主视图。点矩阵型显示装置1被组装于计时装置200的显示部201。显示部201具有显示区域202、203、204。计时装置200可以是秒表、具有秒表功能的数字手表、具有秒表功能的智能手表等，图11的例子是具有秒表功能的数字手表。计时装置200在周边部具备计时开始按钮205、计时停止按钮206以及经过时间的最小单位变更按钮207。每当按压按钮207时，经过时间的最小单位经由经时控制部208以1秒单位、0.1秒单位、0.01秒单位、0.001秒单位循环地变更。经时控制部208内置于计时装置200。计时定时由计时开始按钮205以及计时停止按钮206控制，但也可以使用光传感器、红外线传感器等人体感应传感器，电气地控制计时定时。在这种情况下，能够以更高的精度进行计时。
根据本公开的点矩阵型显示装置，能够缩短地址数据以及图像数据的传输时间，并且能够使控制改写驱动的控制电路正常地动作。即，即使为了缩短图像数据的传输时间而提高第一时钟信号的时钟频率，控制电路也能够基于频率比第一时钟信号的频率低的第二时钟信号、例如与以往相同程度的时钟频率的第二时钟信号，控制由变换电路进行的串行并行变换的定时。其结果，能够使控制电路正常地动作。
根据本公开的计时装置，由于具备能够高速驱动的本公开的点矩阵型显示装置，因此能够以1秒单位、0.1秒单位、0.01秒单位、0.001秒单位等那样对经过时间的最小单位进行广泛的控制。
以上，对本公开的各实施方式进行了详细说明，此外，本公开并不限定于上述的实施方式，在不脱离本公开的主旨的范围内，能够进行各种变更、改良等。当然能够将分别构成上述各实施方式的全部或者一部分适当地在不矛盾的范围内组合。
-工业可用性-
本公开的点矩阵型显示装置能够应用于各种电子设备。作为该电子设备，例如有汽车路径引导***(汽车导航***)、船舶路径引导***、飞机路径引导***、汽车等交通工具的仪表用指示器、隔离面板、智能手机终端、移动电话、平板终端、个人数字助理(PDA)、摄影机、数码相机、电子手册、电子书、电子词典、个人计算机、复印机、游戏设备的终端装置、电视、商品显示标签、价格显示标签、产业用的可编程显示装置、汽车音响、数字音频播放器、传真机、打印机、现金自动存取款机(ATM)、自动售货机、医疗用显示装置、数字显示式手表、智能手表、车站以及设置于机场等的引导显示装置等。
-符号说明-
1 点矩阵型显示装置
2 基板
3 显示部
31 栅极信号线
32 源极信号线
33 像素电路
331 写入开关电路
332 锁存电路
332a，332b CMOS反相器
333 像素电位生成电路
334 液晶元件
334a 像素电极
334b 液晶
334c 对置电极
4 分频电路
41 触发器电路
42 反相器电路
5 变换电路
51 垂直变换电路
52 移位寄存器电路
521 触发器电路
53 锁存激活信号电路
531 反相器电路
532 逻辑门电路(NAND电路)
54 锁存电路
55 水平变换电路
56 移位寄存器电路
561 触发器电路
57 锁存激活信号电路
571 反相器电路
572 逻辑门电路(NAND电路)
58 锁存电路
6 控制电路
61 计数器电路
611 组合逻辑电路
612 触发器电路
62 垂直控制电路
621 组合逻辑电路
622 触发器电路
623 第一单发脉冲电路
624 第二单发脉冲电路
625 第三单发脉冲电路
626 逻辑门电路(OR电路)
627 RS锁存电路
628 组合逻辑电路
629 触发器电路
63 水平控制电路
631 组合逻辑电路
632 触发器电路
633 第四单发脉冲电路
634 第五单发脉冲电路
635 RS锁存电路
636 组合逻辑电路
637 触发器电路
7 解码器电路
71 逻辑门电路(NOR电路)
72 反相器电路
8 驱动器电路
81 垂直驱动器电路
811 逻辑门电路(AND电路)
812 缓冲电路
82 水平驱动器电路
821 逻辑门电路(AND电路)
822 缓冲电路
200 计时装置
201 显示部
202、203、204 显示区域
205 计时开始按钮
206 计时停止按钮
207 最小单位变更按钮
208 计时控制部。

Claims (15)

1.一种点矩阵型显示装置，具备：
显示部，具有：多条栅极信号线，在第一方向上延伸；多条源极信号线，在与所述第一方向交叉的第二方向上延伸；及多个像素电路，与所述多条栅极信号线和所述多条源极信号线的交叉部对应地配置；
变换电路，将经由串行接口从外部输入的串行信号与从外部输入的第一时钟信号同步地获取，并将获取到的所述串行信号变换为并行信号，该串行信号包括用于确定进行图像数据的改写的像素电路的地址数据和向所述像素电路供给的所述图像数据；以及
控制电路，基于频率比所述第一时钟信号的频率低的第二时钟信号，生成对所述变换电路的串行并行变换的定时进行控制的控制信号。
2.根据权利要求1所述的点矩阵型显示装置，其中，
具备：时钟频率控制部，控制所述第一时钟信号的频率。
3.根据权利要求1或2所述的点矩阵型显示装置，其中，
具备：分频电路，基于所述第一时钟信号，生成对该第一时钟信号进行分频后的所述第二时钟信号。
4.根据权利要求1所述的点矩阵型显示装置，其中，
具备：
第一时钟信号产生部，生成所述第一时钟信号；以及
第二时钟信号产生部，生成所述第二时钟信号。
5.根据权利要求1～4中任一项所述的点矩阵型显示装置，其中，
所述控制电路基于对所述第二时钟信号的上升沿的数量进行计数而得到的计数信号，生成所述控制信号。
6.根据权利要求5所述的点矩阵型显示装置，其中，
所述控制电路包括计数电路，该计数电路与所述第二时钟信号同步地生成所述计数信号。
7.根据权利要求1～6中任一项所述的点矩阵型显示装置，其中，
所述变换电路具有垂直变换电路，
所述垂直变换电路基于所述控制信号，将所述串行信号中包括的所述地址数据变换为并行信号，生成用于确定进行所述图像数据的改写的所述像素电路的地址信号。
8.根据权利要求7所述的点矩阵型显示装置，其中，
所述垂直变换电路具有解码器电路，
所述解码器电路基于所述地址信号，生成向所述多条栅极信号线供给的地址解码信号。
9.根据权利要求1～8中任一项所述的点矩阵型显示装置，其中，
所述变换电路具有水平变换电路，
所述水平变换电路基于所述控制信号，将所述串行信号中包括的所述图像数据变换为并行信号，生成向所述多条源极信号线供给的数据信号。
10.根据权利要求1～9中任一项所述的点矩阵型显示装置，其中，
所述串行信号包括不用于改写驱动的虚拟数据，
所述虚拟数据继所述地址数据以及所述图像数据后而被传输至所述变换电路。
11.根据权利要求10所述的点矩阵型显示装置，其中，
所述虚拟数据的传输期间为所述地址数据的传输期间以及所述图像数据的传输期间的合计的同等以下。
12.根据权利要求10或11所述的点矩阵型显示装置，其中，
所述虚拟数据的传输期间是基于所述地址信号的栅极信号被供给至所述栅极信号线的所述栅极信号的激活期间，并且是基于所述图像数据的源极信号被供给至所述源极信号线的所述源极信号的激活期间。
13.根据权利要求1～12中任一项所述的点矩阵型显示装置，其中，
所述多个像素电路分别具备保持所述图像数据的锁存电路，
不进行所述图像数据的改写的所述像素电路使用保持于所述锁存电路的所述图像数据来执行静止图像驱动。
14.根据权利要求13所述的点矩阵型显示装置，其中，
所述锁存电路保持多个比特，由此所述像素电路进行灰度显示。
15.一种计时装置，
具备权利要求1～14中任一项所述的点矩阵型显示装置，
具备对经过时间的最小单位进行控制的经时控制部。
CN202180029097.7A 2020-04-24 2021-04-06 点矩阵型显示装置以及计时装置 Pending CN115428064A (zh)

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