JP2001004692A - 半導体試験装置 - Google Patents
半導体試験装置Info
- Publication number
- JP2001004692A JP2001004692A JP11241135A JP24113599A JP2001004692A JP 2001004692 A JP2001004692 A JP 2001004692A JP 11241135 A JP11241135 A JP 11241135A JP 24113599 A JP24113599 A JP 24113599A JP 2001004692 A JP2001004692 A JP 2001004692A
- Authority
- JP
- Japan
- Prior art keywords
- dut
- current
- power supply
- vdd
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】
【課題】 電流変動が非常に大きいＣＭＯＳ構造のＬＳ
Ｉであっても、ＤＵＴ電源電圧の変動を非常に少なくし
た半導体試験装置。 【解決手段】 ＤＵＴ電源部の演算増幅器から伝送ケ
ーブルを介してテストヘッドのＤＵＴに電源電圧ＶDDを
供給し、ＤＵＴの電源電圧ＶDDを帰還回路を介して演算
増幅器の反転入力端子に帰還させて電源電圧ＶDDの変動
を抑制し、ＤＵＴ電源と並列にバイパスコンデンサを接
続した電圧・電流供給手段を有し、ＤＵＴの所定の諸特
性を測定する半導体試験装置であって、ＤＵＴの電源
伝送ケーブルラインに設置され、制御信号でオン・オフ
制御可能なスイッチング部と定電流源部とを有する負荷
電流補正手段と、ＤＵＴの消費電流の増減のタイミン
グに同期させて負荷電流補正手段のスイッチング部のオ
ン・オフを制御する制御手段とを具備している。
Ｉであっても、ＤＵＴ電源電圧の変動を非常に少なくし
た半導体試験装置。 【解決手段】 ＤＵＴ電源部の演算増幅器から伝送ケ
ーブルを介してテストヘッドのＤＵＴに電源電圧ＶDDを
供給し、ＤＵＴの電源電圧ＶDDを帰還回路を介して演算
増幅器の反転入力端子に帰還させて電源電圧ＶDDの変動
を抑制し、ＤＵＴ電源と並列にバイパスコンデンサを接
続した電圧・電流供給手段を有し、ＤＵＴの所定の諸特
性を測定する半導体試験装置であって、ＤＵＴの電源
伝送ケーブルラインに設置され、制御信号でオン・オフ
制御可能なスイッチング部と定電流源部とを有する負荷
電流補正手段と、ＤＵＴの消費電流の増減のタイミン
グに同期させて負荷電流補正手段のスイッチング部のオ
ン・オフを制御する制御手段とを具備している。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＣＭＯＳ
構造のＬＳＩ（大規模集積回路）のように、静止時と動
作時とで流れる電流の比が非常に大きいＩＣ（半導体集
積回路）の直流特性（ＤＣテスト）や動作特性（ファン
クショナル・テスト）の所定の諸特性を測定する場合に
用いるＤＵＴ電源電圧の安定化を図った半導体試験装置
に関する。
構造のＬＳＩ（大規模集積回路）のように、静止時と動
作時とで流れる電流の比が非常に大きいＩＣ（半導体集
積回路）の直流特性（ＤＣテスト）や動作特性（ファン
クショナル・テスト）の所定の諸特性を測定する場合に
用いるＤＵＴ電源電圧の安定化を図った半導体試験装置
に関する。
【０００２】
【従来の技術】一般に、半導体試験装置のＤＵＴ電源部
は本体に設けられ、ＤＵＴ（ DeviceUnder Test：被測
定デバイス）はテストヘッドで半導体試験装置と接続す
るようにしている。そこでＤＵＴ電源部はＤＵＴから数
メートル以上離れており、主に伝送ケーブルにより電圧
を供給している。ＣＭＯＳ構造のＤＵＴでは、動作時に
電源電流に大きな変動が生じるので、半導体試験装置の
ＤＵＴ電源部とＤＵＴのＶDD電源端子との間の伝送ケー
ブルのインダクタンスに起因する電圧変動が発生し、測
定に悪影響を与える。この影響を避けるために、従来か
ら種々の提案がなされている。
は本体に設けられ、ＤＵＴ（ DeviceUnder Test：被測
定デバイス）はテストヘッドで半導体試験装置と接続す
るようにしている。そこでＤＵＴ電源部はＤＵＴから数
メートル以上離れており、主に伝送ケーブルにより電圧
を供給している。ＣＭＯＳ構造のＤＵＴでは、動作時に
電源電流に大きな変動が生じるので、半導体試験装置の
ＤＵＴ電源部とＤＵＴのＶDD電源端子との間の伝送ケー
ブルのインダクタンスに起因する電圧変動が発生し、測
定に悪影響を与える。この影響を避けるために、従来か
ら種々の提案がなされている。
【０００３】図５に、一例として半導体試験装置に用い
られている基本的な電圧・電流供給手段の構成を示す。
ＤＵＴ５はテストヘッド２０で半導体試験装置と接続さ
れている。ＤＵＴ電源に並列にバイパスコンデンサ２１
を接続している。ＤＵＴ５のＶDD電源端子には、ＤＵＴ
電源部１０の演算増幅器１２から伝送ケーブル１５を介
して電源電圧を与えている。演算増幅器１２の非反転入
力端子には基準電圧源１１からの基準電圧を入力し、反
転入力端子には帰還回路１６を介してＤＵＴ５に与えて
いる電源電圧ＶDDを帰還させ、ＤＵＴ５に与える電源電
圧ＶDDの変動を抑制する構成としている。
られている基本的な電圧・電流供給手段の構成を示す。
ＤＵＴ５はテストヘッド２０で半導体試験装置と接続さ
れている。ＤＵＴ電源に並列にバイパスコンデンサ２１
を接続している。ＤＵＴ５のＶDD電源端子には、ＤＵＴ
電源部１０の演算増幅器１２から伝送ケーブル１５を介
して電源電圧を与えている。演算増幅器１２の非反転入
力端子には基準電圧源１１からの基準電圧を入力し、反
転入力端子には帰還回路１６を介してＤＵＴ５に与えて
いる電源電圧ＶDDを帰還させ、ＤＵＴ５に与える電源電
圧ＶDDの変動を抑制する構成としている。
【０００４】ＤＵＴ電源と並列にバイパスコンデンサ２
１を接続しているのは、ＤＵＴ５に流れる消費電流Ｉ1
がＤＵＴ５の静止時には数μＡ（マイクロアンペア：１
０-6Ａ）であるのに対し、反転動作時には数Ａ（アンペ
ア）も流れ、電流変動が約１０6 倍と非常に大きいた
めである。このような大きな電流変動を数メートル以上
のケーブルを介して演算増幅器１２が検知し応答するま
でに時間の遅れがあり、その期間中はバイパスコンデン
サ２１の蓄積電荷を放出し、その放電電流ＩＣがＤＵＴ
５に流れる電流変動を補償する動作を行っている。
１を接続しているのは、ＤＵＴ５に流れる消費電流Ｉ1
がＤＵＴ５の静止時には数μＡ（マイクロアンペア：１
０-6Ａ）であるのに対し、反転動作時には数Ａ（アンペ
ア）も流れ、電流変動が約１０6 倍と非常に大きいた
めである。このような大きな電流変動を数メートル以上
のケーブルを介して演算増幅器１２が検知し応答するま
でに時間の遅れがあり、その期間中はバイパスコンデン
サ２１の蓄積電荷を放出し、その放電電流ＩＣがＤＵＴ
５に流れる電流変動を補償する動作を行っている。
【０００５】つまり、ＤＵＴ５に流れる消費電流Ｉ1 が
急増する場合にはバイパスコンデンサ２１から放電電流
ＩＣ を放出させ、演算増幅器１２の遅れを補償する。
またＤＵＴ５に流れる消費電流Ｉ1 が急減する場合は、
バイパスコンデンサ２１は演算増幅器１２の遅れ動作に
よって流れ続ける大きい電流を充電電流として吸収し、
演算増幅器１２の遅れを補償する。
急増する場合にはバイパスコンデンサ２１から放電電流
ＩＣ を放出させ、演算増幅器１２の遅れを補償する。
またＤＵＴ５に流れる消費電流Ｉ1 が急減する場合は、
バイパスコンデンサ２１は演算増幅器１２の遅れ動作に
よって流れ続ける大きい電流を充電電流として吸収し、
演算増幅器１２の遅れを補償する。
【０００６】図６に、この場合のタイミングチャートを
示す。図６（Ａ）のように、ＤＵＴ５が反転動作しＤＵ
Ｔ５の消費電流Ｉ1 が数μＡから数Ａに変化したとす
る。すると、ＤＵＴ電源部１０は供給電流Ｉ3 を増やそ
うとするが遅れが生じ、図６（Ｂ）のようになる。この
遅れ分をバイパスコンデンサ２１の放電電流ＩＣ で補
充するが、どうしてもＶDDの電圧は、図６（Ｃ）に示す
ように、電圧変動を生じる。
示す。図６（Ａ）のように、ＤＵＴ５が反転動作しＤＵ
Ｔ５の消費電流Ｉ1 が数μＡから数Ａに変化したとす
る。すると、ＤＵＴ電源部１０は供給電流Ｉ3 を増やそ
うとするが遅れが生じ、図６（Ｂ）のようになる。この
遅れ分をバイパスコンデンサ２１の放電電流ＩＣ で補
充するが、どうしてもＶDDの電圧は、図６（Ｃ）に示す
ように、電圧変動を生じる。
【０００７】ＤＵＴ５のＶDD電源端子の電圧変動値を△
Ｖとし、ＤＵＴ電源部１０の供給電流変動値を△Ｉ3 、
ＤＵＴ電源部の出力電流変動遷移時間を△Ｔ、ＤＵＴ電
源部とＶDD電源端子間のインダクタンス値をＬとする
と、次式が成り立つ。△Ｖ＝Ｌ・△Ｉ3 ／△Ｔ、
△Ｔの値はμＳのオーダーであり、△Ｖの値は100ｍＶ
から 200ｍＶ程度である。正確な測定を行うには、この
△Ｖの値を小さくしたい。
Ｖとし、ＤＵＴ電源部１０の供給電流変動値を△Ｉ3 、
ＤＵＴ電源部の出力電流変動遷移時間を△Ｔ、ＤＵＴ電
源部とＶDD電源端子間のインダクタンス値をＬとする
と、次式が成り立つ。△Ｖ＝Ｌ・△Ｉ3 ／△Ｔ、
△Ｔの値はμＳのオーダーであり、△Ｖの値は100ｍＶ
から 200ｍＶ程度である。正確な測定を行うには、この
△Ｖの値を小さくしたい。
【０００８】△Ｖの値を小さくするには、バイパスコン
デンサ２１の容量を大きくして△Ｔを大きくすることで
もよいが、バイパスコンデンサ２１の容量の大きさに比
例してセットリング時間が長くなり、オーバシュートや
アンダーシュートの問題があるのであまり大きくできな
い。また、電流供給源の電流容量を大きくするためにＤ
ＵＴ電源部１０の演算増幅器１２を並列運転させて、１
つの演算増幅器１２の△Ｉ3 を小さくさせ△Ｖを小さく
させることも考えられるが、装置の規模が大きくなる。
デンサ２１の容量を大きくして△Ｔを大きくすることで
もよいが、バイパスコンデンサ２１の容量の大きさに比
例してセットリング時間が長くなり、オーバシュートや
アンダーシュートの問題があるのであまり大きくできな
い。また、電流供給源の電流容量を大きくするためにＤ
ＵＴ電源部１０の演算増幅器１２を並列運転させて、１
つの演算増幅器１２の△Ｉ3 を小さくさせ△Ｖを小さく
させることも考えられるが、装置の規模が大きくなる。
【０００９】
【発明が解決しようとする課題】上述したように、ＣＭ
ＯＳ構造のＤＵＴ５は消費電力が動作周波数に依存し、
駆動条件による消費電流Ｉ1 の変化が大きい。正確なＤ
ＵＴ５の所定の諸特性測定のためには、半導体試験装置
の電圧・電流供給手段には急激な電流変動時にもＶDDの
電圧変動が小さいことが求められている。
ＯＳ構造のＤＵＴ５は消費電力が動作周波数に依存し、
駆動条件による消費電流Ｉ1 の変化が大きい。正確なＤ
ＵＴ５の所定の諸特性測定のためには、半導体試験装置
の電圧・電流供給手段には急激な電流変動時にもＶDDの
電圧変動が小さいことが求められている。
【００１０】近年、ＤＵＴ５の高速化、大容量化に伴い
電流変化は益々大きくなっている。一方、電源電圧は低
くなってきていることもあり、許容電圧変動は小さくな
ってきている。このために半導体試験装置のＤＵＴ電源
部１０の電圧変動をより小さくすることが求められてい
る。この発明は、簡単な回路でもって、ＤＵＴ電源部１
０及びＤＵＴ５の電源電圧ＶDDの電圧変動を押さえるこ
とを目的としている。
電流変化は益々大きくなっている。一方、電源電圧は低
くなってきていることもあり、許容電圧変動は小さくな
ってきている。このために半導体試験装置のＤＵＴ電源
部１０の電圧変動をより小さくすることが求められてい
る。この発明は、簡単な回路でもって、ＤＵＴ電源部１
０及びＤＵＴ５の電源電圧ＶDDの電圧変動を押さえるこ
とを目的としている。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、この発明はＤＵＴのＶDD電源端子の近傍に制御信号
でオン・オフ制御可能な負荷電流補正手段を設ける。こ
の負荷電流補正手段はスイッチング部と定電流源部とか
ら成り、ＤＵＴの消費電流Ｉ1 が少ないとき、つまりＤ
ＵＴの静止時にはスイッチをオンして定電流である補正
電流Ｉ2 を流し続け、ＤＵＴの消費電流Ｉ1 が大きいと
き、つまりＤＵＴの動作時にはスイッチをオフする。こ
れにより半導体試験装置のＤＵＴ電源部の供給電流Ｉ3
を常に一定にするようにする。仮に供給電流Ｉ3 の変動
があったとしても変化量を小さくして、その結果として
ＤＵＴ電源部及びＤＵＴのＶDD電源端子の電圧の変動を
低減させる。
に、この発明はＤＵＴのＶDD電源端子の近傍に制御信号
でオン・オフ制御可能な負荷電流補正手段を設ける。こ
の負荷電流補正手段はスイッチング部と定電流源部とか
ら成り、ＤＵＴの消費電流Ｉ1 が少ないとき、つまりＤ
ＵＴの静止時にはスイッチをオンして定電流である補正
電流Ｉ2 を流し続け、ＤＵＴの消費電流Ｉ1 が大きいと
き、つまりＤＵＴの動作時にはスイッチをオフする。こ
れにより半導体試験装置のＤＵＴ電源部の供給電流Ｉ3
を常に一定にするようにする。仮に供給電流Ｉ3 の変動
があったとしても変化量を小さくして、その結果として
ＤＵＴ電源部及びＤＵＴのＶDD電源端子の電圧の変動を
低減させる。
【００１２】ＤＵＴの電流変動のタイミングは予め判っ
ている場合が多い。例えば、入力ピンへのパターン信号
印加時とか、出力ゲートのイネーブル信号印加時等であ
る。従ってこの変動タイミングに合わせたスイッチの制
御信号の作成は容易にできる。そこで、既存の制御部門
に新たに、ＤＵＴの消費電流の増減のタイミングに同期
させてスイッチング部のオン・オフを制御する制御手段
を追加して設ける。
ている場合が多い。例えば、入力ピンへのパターン信号
印加時とか、出力ゲートのイネーブル信号印加時等であ
る。従ってこの変動タイミングに合わせたスイッチの制
御信号の作成は容易にできる。そこで、既存の制御部門
に新たに、ＤＵＴの消費電流の増減のタイミングに同期
させてスイッチング部のオン・オフを制御する制御手段
を追加して設ける。
【００１３】また、ＤＵＴの電流変動量も一定範囲内で
判明している場合が多い。測定して求めることもでき
る。よって、電流補正量も決めることができるので、一
定の定電流源部を作成するのも容易である。例えば、図
１の定電流源部３２の構成でよい。
判明している場合が多い。測定して求めることもでき
る。よって、電流補正量も決めることができるので、一
定の定電流源部を作成するのも容易である。例えば、図
１の定電流源部３２の構成でよい。
【００１４】電流補正量はＤＵＴの種類によって異なる
こともある。そこで、負荷電流補正手段の定電流値、つ
まり補正電流Ｉ2 をＤＵＴの種類毎に変えなければなら
ないことがある。よって、プログラマブル電源を用い
て、定電流値を変更可能にした可変定電流源部とすると
利用価値が向上する。
こともある。そこで、負荷電流補正手段の定電流値、つ
まり補正電流Ｉ2 をＤＵＴの種類毎に変えなければなら
ないことがある。よって、プログラマブル電源を用い
て、定電流値を変更可能にした可変定電流源部とすると
利用価値が向上する。
【００１５】更に、同一のＤＵＴであっても異なる入力
パターン信号が印加されたときに、ＤＵＴの消費電流Ｉ
1 が入力パターン信号毎に異なることもある。そこで、
このような複雑な電流変動にリアルタイムに対応させる
ために、複数の負荷電流補正手段を設けることにより、
より電源電圧変動を低減させることができる。次に、発
明の構成について述べる。
パターン信号が印加されたときに、ＤＵＴの消費電流Ｉ
1 が入力パターン信号毎に異なることもある。そこで、
このような複雑な電流変動にリアルタイムに対応させる
ために、複数の負荷電流補正手段を設けることにより、
より電源電圧変動を低減させることができる。次に、発
明の構成について述べる。
【００１６】第１発明は基本的な発明である。図１の構
成図に相当する。つまりＤＵＴ電源部の演算増幅器か
ら伝送ケーブルを介してテストヘッドのＤＵＴに電源電
圧ＶDDを供給し、ＤＵＴの電源電圧ＶDDを帰還回路を介
して上記演算増幅器の反転入力端子に帰還させて電源電
圧ＶDDの変動を抑制し、上記ＤＵＴ電源と並列にバイパ
スコンデンサを接続した電圧・電流供給手段を有し、Ｄ
ＵＴの所定の諸特性を測定する半導体試験装置であっ
て、ＤＵＴの電源伝送ケーブルラインに設置され、制
御信号でオン・オフ制御可能なスイッチング部と定電流
源部とを有する負荷電流補正手段と、ＤＵＴの消費電
流の増減のタイミングに同期させて負荷電流補正手段の
スイッチング部のオン・オフを制御する制御手段とを具
備している半導体試験装置である。
成図に相当する。つまりＤＵＴ電源部の演算増幅器か
ら伝送ケーブルを介してテストヘッドのＤＵＴに電源電
圧ＶDDを供給し、ＤＵＴの電源電圧ＶDDを帰還回路を介
して上記演算増幅器の反転入力端子に帰還させて電源電
圧ＶDDの変動を抑制し、上記ＤＵＴ電源と並列にバイパ
スコンデンサを接続した電圧・電流供給手段を有し、Ｄ
ＵＴの所定の諸特性を測定する半導体試験装置であっ
て、ＤＵＴの電源伝送ケーブルラインに設置され、制
御信号でオン・オフ制御可能なスイッチング部と定電流
源部とを有する負荷電流補正手段と、ＤＵＴの消費電
流の増減のタイミングに同期させて負荷電流補正手段の
スイッチング部のオン・オフを制御する制御手段とを具
備している半導体試験装置である。
【００１７】第２発明は多種のＤＵＴに適用できるよう
に定電流源の定電流値を可変できるようにしたものであ
る。図３の構成図に相当する。つまり、ＤＵＴ電源部
の演算増幅器から伝送ケーブルを介してテストヘッドの
ＤＵＴに電源電圧ＶDDを供給し、ＤＵＴの電源電圧ＶDD
を帰還回路を介して上記演算増幅器の反転入力端子に帰
還させて電源電圧ＶDDの変動を抑制し、上記ＤＵＴ電源
と並列にバイパスコンデンサを接続した電圧・電流供給
手段を有し、ＤＵＴの所定の諸特性を測定する半導体試
験装置であって、ＤＵＴの電源伝送ケーブルラインに
設置され、制御信号でオン・オフ制御可能なスイッチン
グ部とプログラマブル電源で定電流値を変更可能な可変
定電流源部とを有する負荷電流補正手段と、ＤＵＴの
消費電流の増減のタイミングに同期させて負荷電流補正
手段のスイッチング部のオン・オフを制御し、可変電流
源部のプログラマブル電源を制御する制御手段とを具備
する半導体試験装置である。
に定電流源の定電流値を可変できるようにしたものであ
る。図３の構成図に相当する。つまり、ＤＵＴ電源部
の演算増幅器から伝送ケーブルを介してテストヘッドの
ＤＵＴに電源電圧ＶDDを供給し、ＤＵＴの電源電圧ＶDD
を帰還回路を介して上記演算増幅器の反転入力端子に帰
還させて電源電圧ＶDDの変動を抑制し、上記ＤＵＴ電源
と並列にバイパスコンデンサを接続した電圧・電流供給
手段を有し、ＤＵＴの所定の諸特性を測定する半導体試
験装置であって、ＤＵＴの電源伝送ケーブルラインに
設置され、制御信号でオン・オフ制御可能なスイッチン
グ部とプログラマブル電源で定電流値を変更可能な可変
定電流源部とを有する負荷電流補正手段と、ＤＵＴの
消費電流の増減のタイミングに同期させて負荷電流補正
手段のスイッチング部のオン・オフを制御し、可変電流
源部のプログラマブル電源を制御する制御手段とを具備
する半導体試験装置である。
【００１８】第３発明は同一ＤＵＴであっても、入力パ
ターン信号が異なると、ＤＵＴの消費電流がそれぞれ異
なる場合に、リアルタイムに対応させるものである。図
４の構成図に相当する。つまり、第１発明あるいは第２
発明において、複数の負荷電流補正手段をＤＵＴの電源
伝送ケーブルラインに設けた半導体試験装置である。
ターン信号が異なると、ＤＵＴの消費電流がそれぞれ異
なる場合に、リアルタイムに対応させるものである。図
４の構成図に相当する。つまり、第１発明あるいは第２
発明において、複数の負荷電流補正手段をＤＵＴの電源
伝送ケーブルラインに設けた半導体試験装置である。
【００１９】
【発明の実施の形態】発明の実施の形態を実施例に基づ
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に本発明のタイミングチャートを、図３
に他の実施例の構成図を、図４にその他の実施例の構成
図を示す。先ず、図１及び図２から説明する。
き図面を参照して説明する。図１に本発明の一実施例の
構成図を、図２に本発明のタイミングチャートを、図３
に他の実施例の構成図を、図４にその他の実施例の構成
図を示す。先ず、図１及び図２から説明する。
【００２０】図１に示すように、ＤＵＴ５はテストヘッ
ド２０で半導体試験装置と接続される。ＤＵＴ５のＶDD
電源端子には、本体のＤＵＴ電源部１０から伝送ケーブ
ル１５を介して電源電圧ＶDDが供給されている。その電
源電圧ＶDDは帰還回路１６を経てＤＵＴ電源部１０に帰
還されて電圧ＶDDの変動を抑制している。ＤＵＴ５のＶ
SS端子は接地されている。そして、入力ピン６にパター
ン信号が印加されるとＤＵＴ５は駆動され、出力イネー
ブル信号が印加されると出力ピン７から出力信号が出力
される。
ド２０で半導体試験装置と接続される。ＤＵＴ５のＶDD
電源端子には、本体のＤＵＴ電源部１０から伝送ケーブ
ル１５を介して電源電圧ＶDDが供給されている。その電
源電圧ＶDDは帰還回路１６を経てＤＵＴ電源部１０に帰
還されて電圧ＶDDの変動を抑制している。ＤＵＴ５のＶ
SS端子は接地されている。そして、入力ピン６にパター
ン信号が印加されるとＤＵＴ５は駆動され、出力イネー
ブル信号が印加されると出力ピン７から出力信号が出力
される。
【００２１】ＤＵＴ電源部１０及び制御手段１４は、半
導体試験装置の本体に設置されている。従って、電圧・
電流供給手段のＤＵＴ電源部１０とテストヘッド２０の
ＤＵＴ５との間は数メートル以上離れている。そこで、
ＤＵＴ５の消費電流Ｉ1 が大きく変動すると電圧・電流
供給手段の応答が追いつかずに電源電圧ＶDDも大きく変
動する。この電流変動を補償するためにバイパスコンデ
ンサ２１がＤＵＴ電源と並列に接続されている。それで
も、前述したように電圧変動がある。そこで、本発明
は、負荷電流補正手段３０を発明してＤＵＴ５の電源伝
送ケーブルラインに設けることにした。
導体試験装置の本体に設置されている。従って、電圧・
電流供給手段のＤＵＴ電源部１０とテストヘッド２０の
ＤＵＴ５との間は数メートル以上離れている。そこで、
ＤＵＴ５の消費電流Ｉ1 が大きく変動すると電圧・電流
供給手段の応答が追いつかずに電源電圧ＶDDも大きく変
動する。この電流変動を補償するためにバイパスコンデ
ンサ２１がＤＵＴ電源と並列に接続されている。それで
も、前述したように電圧変動がある。そこで、本発明
は、負荷電流補正手段３０を発明してＤＵＴ５の電源伝
送ケーブルラインに設けることにした。
【００２２】負荷電流補正手段３０は、差動アンプを使
用したスイッチング部３１と一定電流を常に流している
定電流源部３２とで構成する。定電流源部３２の定電流
値は図１に示す回路で、（Ｖ3 ーＶ4 ）／Ｒ5 とな
り、この値はＤＵＴ５消費電流Ｉ1 の電流変動量とほぼ
同一値に設定する。
用したスイッチング部３１と一定電流を常に流している
定電流源部３２とで構成する。定電流源部３２の定電流
値は図１に示す回路で、（Ｖ3 ーＶ4 ）／Ｒ5 とな
り、この値はＤＵＴ５消費電流Ｉ1 の電流変動量とほぼ
同一値に設定する。
【００２３】差動アンプで構成されたスイッチング部３
１では、ＤＵＴ５の消費電流Ｉ1 が少ないときはトラン
ジスタTR1 をオンさせる。当然、トランジスタTR2 はオ
フとなる。ＤＵＴ５の消費電流Ｉ1 が大きいときはトラ
ンジスタTR1 をオフさせ、トランジスタTR2 はオンとな
る。つまり、ＣＭＯＳ構造のＤＵＴ５が静止状態であっ
ても反転動作状態であっても、ＤＵＴ電源部１０からの
供給電流Ｉ3 を、常にＤＵＴ５の電流Ｉ1 と負荷電流補
正手段３０の補正電流Ｉ2 との和を一定電流にするよう
にする。
１では、ＤＵＴ５の消費電流Ｉ1 が少ないときはトラン
ジスタTR1 をオンさせる。当然、トランジスタTR2 はオ
フとなる。ＤＵＴ５の消費電流Ｉ1 が大きいときはトラ
ンジスタTR1 をオフさせ、トランジスタTR2 はオンとな
る。つまり、ＣＭＯＳ構造のＤＵＴ５が静止状態であっ
ても反転動作状態であっても、ＤＵＴ電源部１０からの
供給電流Ｉ3 を、常にＤＵＴ５の電流Ｉ1 と負荷電流補
正手段３０の補正電流Ｉ2 との和を一定電流にするよう
にする。
【００２４】そこで、負荷電流補正手段３０をオン・オ
フさせる制御信号のタイミングをＤＵＴ５の電流変動タ
イミングと一致させるように、制御手段１４で生成して
負荷電流補正手段３０に与える。両者のタイミングは完
全一致が望ましいが、多少のズレはバイパスコンデンサ
２１を併用することにより回避できる。
フさせる制御信号のタイミングをＤＵＴ５の電流変動タ
イミングと一致させるように、制御手段１４で生成して
負荷電流補正手段３０に与える。両者のタイミングは完
全一致が望ましいが、多少のズレはバイパスコンデンサ
２１を併用することにより回避できる。
【００２５】制御手段１４は既存の制御部門に追加して
設ける。ＤＵＴ５の電流変動タイミングは、既存の制御
部門で生成しているＤＵＴ５へのパターン信号印加時や
出力ゲートのイネーブル信号印加時等である。従って、
これらの信号印加時のタイミングを用いることにより、
負荷電流補正手段３０への制御信号は容易に生成でき
る。
設ける。ＤＵＴ５の電流変動タイミングは、既存の制御
部門で生成しているＤＵＴ５へのパターン信号印加時や
出力ゲートのイネーブル信号印加時等である。従って、
これらの信号印加時のタイミングを用いることにより、
負荷電流補正手段３０への制御信号は容易に生成でき
る。
【００２６】図２は、図１におけるタイミングチャート
である。図２（Ａ）に示すように、ＤＵＴの消費電流Ｉ
1 が、例えば数μＡから数Ａに大きく変動したとする。
制御手段１４はその電流変動のタイミングと同一タイミ
ングで、図２（Ｂ）に示すような制御信号を負荷電流補
正手段３０に供給する。この制御信号を受けて負荷電流
補正手段３０はスイッチをオフし、図２（Ｃ）に示すよ
うに補正電流Ｉ2 を遮断する。
である。図２（Ａ）に示すように、ＤＵＴの消費電流Ｉ
1 が、例えば数μＡから数Ａに大きく変動したとする。
制御手段１４はその電流変動のタイミングと同一タイミ
ングで、図２（Ｂ）に示すような制御信号を負荷電流補
正手段３０に供給する。この制御信号を受けて負荷電流
補正手段３０はスイッチをオフし、図２（Ｃ）に示すよ
うに補正電流Ｉ2 を遮断する。
【００２７】ＤＵＴ電源部１０の供給電流Ｉ3 は、Ｉ3
＝（Ｉ1 ＋Ｉ2 ）が常に一定のときには電流変動は生じ
ないが、現実では若干の変動が生じる。例えば、図２
（Ｄ）に示すように、非常に小さい変動電流△Ｉ3 の電
流値Ｉ3 となる。従って、ＤＵＴ電源部１０やＤＵＴ５
のＶDD電源端子の電圧変動は非常に小さくなり、１０ｍ
Ｖ以下となった。
＝（Ｉ1 ＋Ｉ2 ）が常に一定のときには電流変動は生じ
ないが、現実では若干の変動が生じる。例えば、図２
（Ｄ）に示すように、非常に小さい変動電流△Ｉ3 の電
流値Ｉ3 となる。従って、ＤＵＴ電源部１０やＤＵＴ５
のＶDD電源端子の電圧変動は非常に小さくなり、１０ｍ
Ｖ以下となった。
【００２８】図３に他の実施例の構成図を示す。図３の
構成図は、ＤＵＴ５の種類によって電流の変化量が異な
る場合が多いので、これに対応した構成である。つま
り、図１との相違点は、図１では補正電流値Ｉ2 を定電
流源部３２の抵抗Ｒ3 とＲ4 とで決まる電圧Ｖ3 で一定
値に設定していたが、この電圧Ｖ3 をプログラマブル電
源（ＰＰＳ）３４で設定するものである。図１の抵抗抵
抗Ｒ3 やＲ4 をプログラマブル可変抵抗としてプログラ
マブル電源（ＰＰＳ）３４としてもよい。その他の動作
は図１の場合と同様である。つまり、定電流源部３２を
可変定電流源部３３とした負荷電流補正手段３０とし
た。従って、制御手段１４にてプログラマブル電源（Ｐ
ＰＳ）３４のプログラマブル信号を生成させる。
構成図は、ＤＵＴ５の種類によって電流の変化量が異な
る場合が多いので、これに対応した構成である。つま
り、図１との相違点は、図１では補正電流値Ｉ2 を定電
流源部３２の抵抗Ｒ3 とＲ4 とで決まる電圧Ｖ3 で一定
値に設定していたが、この電圧Ｖ3 をプログラマブル電
源（ＰＰＳ）３４で設定するものである。図１の抵抗抵
抗Ｒ3 やＲ4 をプログラマブル可変抵抗としてプログラ
マブル電源（ＰＰＳ）３４としてもよい。その他の動作
は図１の場合と同様である。つまり、定電流源部３２を
可変定電流源部３３とした負荷電流補正手段３０とし
た。従って、制御手段１４にてプログラマブル電源（Ｐ
ＰＳ）３４のプログラマブル信号を生成させる。
【００２９】図４にその他の実施例の構成図を示す。こ
れは、同一のＤＵＴ５であっても、入力パターン信号が
異なるとＤＵＴ５の消費電流Ｉ1 が異なる場合に対応し
た構成である。つまり、図１又は図３の負荷電流補正手
段３０を複数段、並列に設けて、複雑な電流変動量に対
してリアルタイムに対応させたものである。ＤＵＴ電源
部１０からの供給電流Ｉ3 は増加するが、きめ細かい電
流変動量に対応できるために、電圧変動を更に低減する
ことができる。
れは、同一のＤＵＴ５であっても、入力パターン信号が
異なるとＤＵＴ５の消費電流Ｉ1 が異なる場合に対応し
た構成である。つまり、図１又は図３の負荷電流補正手
段３０を複数段、並列に設けて、複雑な電流変動量に対
してリアルタイムに対応させたものである。ＤＵＴ電源
部１０からの供給電流Ｉ3 は増加するが、きめ細かい電
流変動量に対応できるために、電圧変動を更に低減する
ことができる。
【００３０】
【発明の効果】以上詳細に説明したように、ＣＭＯＳ構
造のＤＵＴ５の消費電流は、静止時の数μＡから動作時
には数Ａと約１０6 倍の電流変動がある。従って、半
導体試験装置の電圧・電流供給手段では、ＤＵＴ電源部
１０においてもＤＵＴ５のＶDD電源端子においても数１
００ｍＶ程度の電圧変動があった。
造のＤＵＴ５の消費電流は、静止時の数μＡから動作時
には数Ａと約１０6 倍の電流変動がある。従って、半
導体試験装置の電圧・電流供給手段では、ＤＵＴ電源部
１０においてもＤＵＴ５のＶDD電源端子においても数１
００ｍＶ程度の電圧変動があった。
【００３１】近年のＤＵＴ５の高速化や大容量化によっ
て、この電流変動は益々大きくなる一方、電源電圧は低
くなってきており、この許容電圧変動は更に小さくなっ
てきている。正確なＤＵＴ５の所定の諸特性測定におい
ては、特にこの電圧変動は零が望ましい。
て、この電流変動は益々大きくなる一方、電源電圧は低
くなってきており、この許容電圧変動は更に小さくなっ
てきている。正確なＤＵＴ５の所定の諸特性測定におい
ては、特にこの電圧変動は零が望ましい。
【００３２】この発明によると、ＤＵＴ５の電流変動時
のタイミングが入力ピンへのパターン信号印加時とか出
力ゲートのイネーブル信号印加時等であることが予め判
っていること、及び電流変動量も予め判明していること
から、これに合わせた負荷電流補正手段３０とこの負荷
電流補正手段３０を制御する制御手段１４を設けた。
のタイミングが入力ピンへのパターン信号印加時とか出
力ゲートのイネーブル信号印加時等であることが予め判
っていること、及び電流変動量も予め判明していること
から、これに合わせた負荷電流補正手段３０とこの負荷
電流補正手段３０を制御する制御手段１４を設けた。
【００３３】この負荷電流補正手段３０と制御手段１４
を設けることにより、理論的には、ＤＵＴ電源部１０か
らの供給電流Ｉ3 を一定にすることができ、従って、電
圧変動を零にすることができる。しかしながら、現実に
は、タイミングのズレや電流変動量の差から零にするこ
とはできないが、１０ｍＶ以下にはすることはできた。
つまり、１桁以上の改善結果を得た。この発明は、実用
に際しての技術的効果は大である。
を設けることにより、理論的には、ＤＵＴ電源部１０か
らの供給電流Ｉ3 を一定にすることができ、従って、電
圧変動を零にすることができる。しかしながら、現実に
は、タイミングのズレや電流変動量の差から零にするこ
とはできないが、１０ｍＶ以下にはすることはできた。
つまり、１桁以上の改善結果を得た。この発明は、実用
に際しての技術的効果は大である。
【図１】本発明の一実施例の構成図である。
【図２】本発明のタイミングチャートである。
【図３】本発明の他の実施例の構成図である。
【図４】本発明のその他の実施例の構成図である。
【図５】半導体試験装置の基本的な電圧供給手段の構成
図である。
図である。
【図６】図５のタイミングチャートである。
５ ＤＵＴ（被測定デバイス） ６ 入力ピン ７ 出力ピン １０ ＤＵＴ電源部 １１ 基準電圧源 １２ 演算増幅器 １４ 制御手段 １５ 伝送ケーブル １６ 帰還回路 ２０ テストヘッド ２１ バイパスコンデンサ ３０、３０ｉ（ｉ＝１〜ｎ） 負荷電流補正手段 ３１、３１ｉ（ｉ＝１〜ｎ） スイッチング部 ３２、３２ｉ（ｉ＝１〜ｎ） 定電流源部 ３３、３３ｉ（ｉ＝１〜ｎ） 可変定電流源部 ３４ プログラマブル電源（ＰＰＳ） ＴＲ トランジスタ Ｒ 抵抗 Ｖ 電圧 Ｉ 電流
Claims (3)
- 【請求項１】 ＤＵＴ電源部の演算増幅器から伝送ケー
ブルを介してテストヘッドのＤＵＴに電源電圧（ＶDD）
を供給し、ＤＵＴの電源電圧（ＶDD）を帰還回路を介し
て上記演算増幅器の反転入力端子に帰還させて電源電圧
（ＶDD）の変動を抑制し、上記ＤＵＴ電源と並列にバイ
パスコンデンサを接続した電圧・電流供給手段を有し、
ＤＵＴの所定の諸特性を測定する半導体試験装置におい
て、 ＤＵＴの電源伝送ケーブルラインに設置され、制御信号
でオン・オフ制御可能なスイッチング部と定電流源部と
を有する負荷電流補正手段と、 ＤＵＴの消費電流の増減のタイミングに同期させて負荷
電流補正手段のスイッチング部のオン・オフを制御する
制御手段と、 を具備することを特徴とする半導体試験装置。 - 【請求項２】 ＤＵＴ電源部の演算増幅器から伝送ケー
ブルを介してテストヘッドのＤＵＴに電源電圧（ＶDD）
を供給し、ＤＵＴの電源電圧（ＶDD）を帰還回路を介し
て上記演算増幅器の反転入力端子に帰還させて電源電圧
（ＶDD）の変動を抑制し、上記ＤＵＴ電源と並列にバイ
パスコンデンサを接続した電圧・電流供給手段を有し、
ＤＵＴの所定の諸特性を測定する半導体試験装置におい
て、 ＤＵＴの電源伝送ケーブルラインに設置され、制御信号
でオン・オフ制御可能なスイッチング部とプログラマブ
ル電源で定電流値を変更可能な可変定電流源部とを有す
る負荷電流補正手段と、 ＤＵＴの消費電流の増減のタイミングに同期させて負荷
電流補正手段のスイッチング部のオン・オフを制御し、
可変電流源部のプログラマブル電源を制御する制御手段
と、 を具備することを特徴とする半導体試験装置。 - 【請求項３】 複数の負荷電流補正手段をＤＵＴの電源
伝送ケーブルラインに設けたことを特徴とする請求項１
又は２記載の半導体試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11241135A JP2001004692A (ja) | 1999-01-01 | 1999-08-27 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11241135A JP2001004692A (ja) | 1999-01-01 | 1999-08-27 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001004692A true JP2001004692A (ja) | 2001-01-12 |
Family
ID=17069808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11241135A Withdrawn JP2001004692A (ja) | 1999-01-01 | 1999-08-27 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001004692A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002354664A (ja) * | 2001-05-23 | 2002-12-06 | Advantest Corp | 電力容量設定方法、電源装置、半導体デバイス試験装置用電源装置 |
| WO2003065064A2 (en) * | 2002-01-30 | 2003-08-07 | Formfactor, Inc. | Predictive, adaptive power supply for an integrated circuit under test |
| WO2004104605A1 (ja) * | 2003-05-21 | 2004-12-02 | Advantest Corporation | 電流測定装置及び試験装置 |
| WO2006019006A1 (ja) * | 2004-08-16 | 2006-02-23 | Advantest Corporation | 終端回路、試験装置、テストヘッド、及び通信デバイス |
| WO2007049476A1 (ja) * | 2005-10-27 | 2007-05-03 | Advantest Corporation | 試験装置、及び試験方法 |
| WO2010029709A1 (ja) * | 2008-09-10 | 2010-03-18 | 株式会社アドバンテスト | 試験装置、試験方法、回路システム、ならびに電源装置、電源評価装置、電源環境のエミュレート方法 |
| KR101243385B1 (ko) | 2012-11-13 | 2013-03-15 | 주식회사 아이티엔티 | 정확도를 향상시킨 반도체 시험 장치 |
| TWI395956B (zh) * | 2005-09-06 | 2013-05-11 | Advantest Corp | 測試裝置以及測試方法 |
| EP2804007A1 (en) * | 2013-04-12 | 2014-11-19 | Keithley Instruments, Inc. | High performance current source power supply |
| KR20210096992A (ko) * | 2020-01-29 | 2021-08-06 | 주식회사 아도반테스토 | 전원 모듈 |
-
1999
- 1999-08-27 JP JP11241135A patent/JP2001004692A/ja not_active Withdrawn
Cited By (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7714603B2 (en) | 2000-01-18 | 2010-05-11 | Formfactor, Inc. | Predictive, adaptive power supply for an integrated circuit under test |
| US7245120B2 (en) | 2000-01-18 | 2007-07-17 | Formfactor, Inc. | Predictive, adaptive power supply for an integrated circuit under test |
| JP2002354664A (ja) * | 2001-05-23 | 2002-12-06 | Advantest Corp | 電力容量設定方法、電源装置、半導体デバイス試験装置用電源装置 |
| WO2003065064A2 (en) * | 2002-01-30 | 2003-08-07 | Formfactor, Inc. | Predictive, adaptive power supply for an integrated circuit under test |
| WO2003065064A3 (en) * | 2002-01-30 | 2003-10-16 | Formfactor Inc | Predictive, adaptive power supply for an integrated circuit under test |
| KR101024872B1 (ko) | 2002-01-30 | 2011-03-31 | 폼팩터, 인크. | 피시험 집적 회로용 예측, 적응성 전력 공급기 |
| WO2004104605A1 (ja) * | 2003-05-21 | 2004-12-02 | Advantest Corporation | 電流測定装置及び試験装置 |
| US7362104B2 (en) | 2003-05-21 | 2008-04-22 | Advantest Corporation | Current measurement device and test device |
| WO2006019006A1 (ja) * | 2004-08-16 | 2006-02-23 | Advantest Corporation | 終端回路、試験装置、テストヘッド、及び通信デバイス |
| US7459897B2 (en) | 2004-08-16 | 2008-12-02 | Advantest Corporation | Terminator circuit, test apparatus, test head, and communication device |
| TWI395956B (zh) * | 2005-09-06 | 2013-05-11 | Advantest Corp | 測試裝置以及測試方法 |
| KR100977415B1 (ko) | 2005-10-27 | 2010-08-24 | 가부시키가이샤 어드밴티스트 | 시험 장치 및 시험 방법 |
| JP4939429B2 (ja) * | 2005-10-27 | 2012-05-23 | 株式会社アドバンテスト | 試験装置、及び試験方法 |
| WO2007049476A1 (ja) * | 2005-10-27 | 2007-05-03 | Advantest Corporation | 試験装置、及び試験方法 |
| US7979218B2 (en) | 2005-10-27 | 2011-07-12 | Advantest Corporation | Test apparatus, test method and computer readable medium |
| TWI407131B (zh) * | 2008-09-10 | 2013-09-01 | Advantest Corp | 測試裝置 |
| JPWO2010029709A1 (ja) * | 2008-09-10 | 2012-02-02 | 株式会社アドバンテスト | 試験装置、試験方法、回路システム、ならびに電源装置、電源評価装置、電源環境のエミュレート方法 |
| CN102150054A (zh) * | 2008-09-10 | 2011-08-10 | 株式会社爱德万测试 | 测试装置、测试方法、电路***、以及电源装置、电源评价装置、电源环境的仿真方法 |
| KR101231366B1 (ko) | 2008-09-10 | 2013-03-27 | 가부시키가이샤 어드밴티스트 | 시험 장치, 시험 방법, 회로 시스템 및 전원 장치, 전원 평가 장치, 전원 환경의 에뮬레이트 방법 |
| WO2010029709A1 (ja) * | 2008-09-10 | 2010-03-18 | 株式会社アドバンテスト | 試験装置、試験方法、回路システム、ならびに電源装置、電源評価装置、電源環境のエミュレート方法 |
| WO2010029597A1 (ja) * | 2008-09-10 | 2010-03-18 | 株式会社アドバンテスト | 試験装置および回路システム |
| US8933716B2 (en) | 2008-09-10 | 2015-01-13 | Advantest Corporation | Test apparatus and testing method |
| KR101243385B1 (ko) | 2012-11-13 | 2013-03-15 | 주식회사 아이티엔티 | 정확도를 향상시킨 반도체 시험 장치 |
| EP2804007A1 (en) * | 2013-04-12 | 2014-11-19 | Keithley Instruments, Inc. | High performance current source power supply |
| US10802520B2 (en) | 2013-04-12 | 2020-10-13 | Keithley Instruments, Llc | High performance current source power supply |
| KR20210096992A (ko) * | 2020-01-29 | 2021-08-06 | 주식회사 아도반테스토 | 전원 모듈 |
| KR102292231B1 (ko) | 2020-01-29 | 2021-08-20 | 주식회사 아도반테스토 | 전원 모듈 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6118293A (en) | High resolution (quiescent) supply current system (IDD monitor) | |
| JP4630764B2 (ja) | ハイ側のスイッチにおいて正および負のピークインダクタ電流を損失無くセンスする方法及び装置 | |
| US9465086B2 (en) | On-chip test technique for low drop-out regulators | |
| US7330024B2 (en) | Power supply device, test apparatus, and power supply voltage stabilizing device | |
| US20080224679A1 (en) | Regulator With Improved Load Regulation | |
| JP3072880B2 (ja) | Ｉｃ試験用電圧発生回路 | |
| WO2006090752A1 (ja) | 電流測定装置、試験装置、電流測定方法、および試験方法 | |
| US7979218B2 (en) | Test apparatus, test method and computer readable medium | |
| JP2001004692A (ja) | 半導体試験装置 | |
| KR100422031B1 (ko) | 복수의기준전압을발생하는기준전압발생회로 | |
| JPH06215600A (ja) | ストレスモード回路 | |
| US7102338B2 (en) | Multi-sense voltage regulator | |
| US7675310B2 (en) | Device under test power supply | |
| US6628147B2 (en) | Comparator having reduced sensitivity to offset voltage and timing errors | |
| US7402984B1 (en) | Oscillation sensor for linear regulation circuit | |
| JP2005539220A (ja) | Ｉｄｄｑ測定のための装置及び方法 | |
| US20070262778A1 (en) | Dc test apparatus | |
| JP4412917B2 (ja) | 電流測定装置及び試験装置 | |
| JP2009140957A (ja) | レギュレータ回路、集積回路、及び集積回路のテスト方法 | |
| US20110095798A1 (en) | High Speed Fully Differential Resistor-Based Level Formatter | |
| US6975163B2 (en) | Precision margining circuitry | |
| US8618869B2 (en) | Fast power-on bias circuit | |
| US11803203B2 (en) | Current sensor with multiple channel low dropout regulator | |
| US10620237B2 (en) | Power supply | |
| JP2000304815A (ja) | 半導体試験装置のデバイス電源供給装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060626 |
|
| A072 | Dismissal of procedure [no reply to invitation to correct request for examination] |
Free format text: JAPANESE INTERMEDIATE CODE: A072 Effective date: 20061121 |
|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20061205 |