JP7289797B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関し、具体的には、ナノワイヤー構造又はナノシート構造を有する電界効果トランジスタに関する。
２０１２年以降の先端ＭＯＳトランジスタのスケーリング動向に関しては、２０ｎｍ世代までは、バルク・プレーナー構造のＭＯＳＦＥＴが主流であったが、１４ｎｍ世代以降では、Ｆｉｎ構造を有するＦＥＴ（便宜上、『Ｆｉｎ・ＦＥＴ』と呼ぶ）あるいはＦＤ－ＳＯＩ（Fully Depleted-Silicon On Insulator）構造を有するＦＥＴ（便宜上、『ＦＤ－ＳＯＩ・ＦＥＴ』と呼ぶ）が全面的に採用される動向となっている。ところで、ゲート長のスケーリングと密接な関係にあるシリコン層の厚さ、即ち、Ｆｉｎ・ＦＥＴにおけるＦｉｎ構造の厚さ、ＦＤ－ＳＯＩ・ＦＥＴにおけるシリコン層の厚さは、ＦＥＴの縮小化において重要な要素となるが、シリコン層の厚さは５ｎｍが限界であると考えられている。
このようなＦＥＴのチャネル形成領域を構成するシリコン層の厚さの限界を打破するための技術として、ナノワイヤー構造を有するＦＥＴ（便宜上、『ナノワイヤー・ＦＥＴ』と呼ぶ）を挙げることができる（例えば、特開２０１５－１９５４０５号公報参照）。
ところで、チャネル形成領域にバックバイアスを加えることで、トランジスタの動作に合わせて性能の向上を図ることができると共に、低リーク電流を達成することができる。具体的には、例えば、チャネル形成領域を挟んでいる一方のゲート電極に＋Ｖddを印加し、チャネル形成領域を挟んでいる他方のゲート電極に＋Ｖddを印加することで、トランジスタの駆動能力の向上を図ることができる。また、例えば、チャネル形成領域を挟んでいる一方のゲート電極に０ボルトを印加し、チャネル形成領域を挟んでいる他方のゲート電極に－Ｖddを印加することで、トランジスタがオフの状態におけるリーク電流の低減を図ることができる。
特開２０１５－１９５４０５号公報
しかしながら、上記の特許公開公報に開示されたナノワイヤー・ＦＥＴにあっては、ナノワイヤーから成るチャネル形成領域の周囲をゲート電極が囲んでいるので、チャネル形成領域にバックバイアスを加えることができない。即ち、上記の特許公開公報に開示されたナノワイヤー・ＦＥＴにあっては、トランジスタの動作に合わせた性能の向上を図りつつ、低リーク電流を達成することができない。
従って、本開示の目的は、トランジスタの動作に合わせた性能の向上を図りつつ、低リーク電流を達成することができる半導体装置を提供することにある。
上記の目的を達成するための本開示の半導体装置は、
基体上に、チャネル形成領域層及びゲート電極層が交互に積層されて成る積層構造体を有し、
積層構造体の最下層は、第１層目のゲート電極層が占めており、
積層構造体の最上層は、第Ｎ層目（但し、Ｎ≧３）のゲート電極層が占めており、
各ゲート電極層は、第１の端面、第２の端面、第３の端面及び第４の端面を有しており、
第１の端面と第３の端面とは対向しており、第２の端面と第４の端面とは対向しており、
奇数番目のゲート電極層の第１の端面は、第１コンタクト部に接続されており、
偶数番目のゲート電極層の第３の端面は、第２コンタクト部に接続されている。
図１Ａ、図１Ｂ及び図１Ｃは、それぞれ、実施例１の半導体装置を上方から眺めた図、図１Ａの矢印Ｂ－Ｂに沿った模式的な断面図、及び、図１Ａの矢印Ｃ－Ｃに沿った模式的な断面図である。 図２Ａ、図２Ｂ及び図２Ｃは、それぞれ、実施例１の半導体装置の製造方法を説明するための基体等の模式的な部分平面図、図１Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図、及び、図１Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。 図３Ａ、図３Ｂ及び図３Ｃは、それぞれ、図２Ａ、図２Ｂ及び図２Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な部分平面図、図１Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図、及び、図１Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。 図４Ａ、図４Ｂ及び図４Ｃは、それぞれ、図３Ａ、図３Ｂ及び図３Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な部分平面図、図１Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図、及び、図１Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。 図５Ａ、図５Ｂ及び図５Ｃは、それぞれ、図４Ａ、図４Ｂ及び図４Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な部分平面図、図１Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図、及び、図１Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。 図６Ａ、図６Ｂ及び図６Ｃは、それぞれ、図５Ａ、図５Ｂ及び図５Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な部分平面図、図１Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図、及び、図１Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。 図７Ａ、図７Ｂ及び図７Ｃは、それぞれ、図６Ａ、図６Ｂ及び図６Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な部分平面図、図１Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図、及び、図１Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。 図８Ａ、図８Ｂ及び図８Ｃは、それぞれ、図７Ａ、図７Ｂ及び図７Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な部分平面図、図１Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図、及び、図１Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。 図９Ａ、図９Ｂ及び図９Ｃは、それぞれ、図８Ａ、図８Ｂ及び図８Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な部分平面図、図１Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図、及び、図１Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。 図１０Ａ、図１０Ｂ及び図１０Ｃは、それぞれ、図９Ａ、図９Ｂ及び図９Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な部分平面図、図１Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図、及び、図１Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。 図１１Ａ、図１１Ｂ及び図１１Ｃは、それぞれ、図１０Ａ、図１０Ｂ及び図１０Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な部分平面図、図１Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図、及び、図１Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。 図１２Ａ、図１２Ｂ及び図１２Ｃは、それぞれ、図１１Ａ、図１１Ｂ及び図１１Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な部分平面図、図１Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図、及び、図１Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。 図１３Ａ、図１３Ｂ及び図１３Ｃは、それぞれ、図１２Ａ、図１２Ｂ及び図１２Ｃに引き続き、実施例１の半導体装置の製造方法を説明するための基体等の模式的な部分平面図、図１Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図、及び、図１Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。 図１４Ａ、図１４Ｂ及び図１４Ｃは、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１５Ａ、図１５Ｂ及び図１５Ｃは、それぞれ、図１４Ａ、図１４Ｂ及び図１４Ｃに引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１６Ａ、図１６Ｂ及び図１６Ｃは、それぞれ、図１５Ａ、図１５Ｂ及び図１５Ｃに引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１７Ａ、図１７Ｂ及び図１７Ｃは、それぞれ、図１６Ａ、図１６Ｂ及び図１６Ｃに引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１８Ａ、図１８Ｂ及び図１８Ｃは、それぞれ、図１７Ａ、図１７Ｂ及び図１７Ｃに引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図１９Ａ、図１９Ｂ及び図１９Ｃは、それぞれ、図１８Ａ、図１８Ｂ及び図１８Ｃに引き続き、実施例２の半導体装置の製造方法を説明するための基体等の模式的な一部端面図である。 図２０は、チャネル形成領域にバックバイアスを加えることで、半導体装置の動作に合わせて性能の向上を図ることができると共に、低リーク電流を達成することができることを説明するための図である。
以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。尚、説明は、以下の順序で行う。
１．本開示の半導体装置、全般に関する説明
２．実施例１（本開示の半導体装置）
３．実施例２（実施例１の変型）
４．その他
〈本開示の半導体装置、全般に関する説明〉
本開示の半導体装置において、チャネル形成領域層は、ナノワイヤー構造又はナノシート構造から成るチャネル構造部から構成されている形態とすることができる。具体的には、１層のチャネル形成領域層を構成するチャネル構造部は、１又は複数のナノワイヤー構造又はナノシート構造から構成されている。ナノワイヤー構造の外周部（具体的には、ナノワイヤー構造から構成された各チャネル形成領域層の次に述べる第１の端面及び第３の端面）は、絶縁層で覆われている。ナノシート構造の間は絶縁層によって埋め込まれている。１層のチャネル形成領域層の幅方向に沿って、１又は複数のナノワイヤー構造又はナノシート構造が並置されている。
上記の好ましい形態を含む本開示の半導体装置において、
各チャネル形成領域層は、ゲート電極層の第１の端面に隣接した第１の端面、ゲート電極層の第２の端面に隣接した第２の端面、ゲート電極層の第３の端面に隣接した第３の端面、及び、ゲート電極層の第４の端面に隣接した第４の端面を有しており、
各チャネル形成領域層の第２の端面におけるチャネル構造部は、チャネル形成領域層に共通の一方のソース／ドレイン領域に接続されており、
各チャネル形成領域層の第４の端面におけるチャネル構造部は、チャネル形成領域層に共通の他方のソース／ドレイン領域に接続されている形態とすることができる。そして、この場合、
各ゲート電極層の第２の端面は、絶縁材料層を介して一方のソース／ドレイン領域と対向しており、
各ゲート電極層の第４の端面は、絶縁材料層を介して他方のソース／ドレイン領域と対向している形態とすることができる。
更には、以上に説明した各種の好ましい形態を含む本開示の半導体装置において、奇数番目のゲート電極層の第３の端面及び偶数番目のゲート電極層の第１の端面は、絶縁材料層によって覆われている形態とすることができる。更には、ゲート電極層の第２の端面及び第４の端面も、絶縁材料層によって覆われている形態とすることができる。
更には、以上に説明した各種の好ましい形態を含む本開示の半導体装置において、
奇数番目のゲート電極層の第１の端面は、チャネル形成領域層の第１の端面から突出しており、
偶数番目のゲート電極層の第３の端面は、チャネル形成領域層の第３の端面から突出している形態とすることができる。
更には、以上に説明した各種の好ましい形態を含む本開示の半導体装置において、第１コンタクト部及び第２コンタクト部のいずれか一方は第１の配線（具体的には、例えば、信号線として機能する配線。以下においても同様）に接続されており、他方は第２の配線（具体的には、例えば、リバース・バックバイアスあるいはフォワード・バックバイアスといったバックバイアスを印加するバックバイアス電位電源線として機能する配線、あるいは又、電源線Ｖddや電源線Ｖssとして機能する配線。以下においても同様）に接続されている形態とすることができる。
以上に説明した各種の好ましい形態を含む本開示の半導体装置（以下、『本開示の半導体装置等』と呼ぶ）において、基体として、シリコン半導体基板やＳＯＩ（Si On Insulator）基板、ＳＧＯＩ（SiGe On Insulator）基板を挙げることができる。チャネル構造部を構成する材料として、ＳｉあるいはＳｉＧｅ、Ｇｅ、ＩｎＧａＡｓを挙げることができる。本開示の半導体装置等は、ｎチャネル型とすることもできるし、ｐチャネル型とすることもできる。ｎチャネル型とする場合、チャネル構造部はＳｉから成り、ｐチャネル型とする場合、チャネル構造部はＳｉＧｅから成る形態とすることができる。本開示の半導体装置等が、ｎチャネル型であるかｐチャネル型であるかは、それぞれに最適な仕事関数を得るといった観点から、専ら、ゲート電極層を構成する材料の選択によって決定される。チャネル構造部をＳｉから構成し、半導体装置をｎチャネル型とする場合、ゲート電極層を構成する材料としてＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ、Ｗを挙げることができる。一方、チャネル構造部をＳｉＧｅから構成し、半導体装置をｐチャネル型とする場合、ゲート電極層を構成する材料としてＴｉＮ、Ｗを挙げることができる。ゲート絶縁膜を構成する材料として、ＳｉＯ2、ＳｉＮ、ＳｉＯＮを挙げることができるし、高誘電率材料（所謂Ｈｉｇｈ－ｋ材料）、例えば、Ｈｆ０2、ＨｆＡｌＯＮ、Ｙ2Ｏ3を挙げることもできる。
ナノワイヤー構造にあっては、直径が、例えば、５ｎｍ乃至１０ｎｍの、例えばＳｉやＳｉＧｅから成るワイヤーの両端が、一方及び他方のソース／ドレイン領域に接続され、あるいは又、一方及び他方のソース／ドレイン領域によって支持されている。また、ナノシート構造にあっては、幅×厚さが、例えば、（１０ｎｍ乃至５０ｎｍ）×（５ｎｍ乃至１０ｎｍ）の、例えばＳｉやＳｉＧｅから成る断面形状が略矩形の材料の両端が、一方及び他方のソース／ドレイン領域に接続され、あるいは又、一方及び他方のソース／ドレイン領域によって支持されている。尚、ナノワイヤー構造となるか、ナノシート構造となるかは、これらを構成する材料の厚さ、幅に依存する。ソース／ドレイン領域を構成する材料として、例えば、シリコン（Ｓｉ）、ＳｉＧｅ、Ｇｅを挙げることができる。また、第１コンタクト部、第２コンタクト部を構成する材料として、例えば、シリコン（Ｓｉ）、アルミニウムあるいはアルミニウム系合金（例えば、純アルミニウム、Ａｌ－Ｓｉ、Ａｌ－Ｃｕ、Ａｌ－Ｓｉ－Ｃｕ、Ａｌ－Ｇｅ、Ａｌ－Ｓｉ－Ｇｅ）、ポリシリコン、銅、銅合金、タングステン、タングステン合金、チタン、チタン合金（ＴｉＷ、ＴｉＮＷ、ＴｉＮ、ＴｉＡｌを含む）、ＷＳｉ2、ＭｏＳｉ2、ＴａＮを挙げることができる。更には、絶縁材料層を構成する材料として、ＳｉＯ2、ＮＳＧ（ノンドープ・シリケート・ガラス）、ＢＰＳＧ（ホウ素・リン・シリケート・ガラス）、ＰＳＧ、ＢＳＧ、ＡｓＳＧ、ＳｂＳＧ、ＰｂＳＧ、ＳＯＧ（スピンオングラス）、ＬＴＯ（Low Temperature Oxide、低温ＣＶＤ－ＳｉＯ2）、低融点ガラス、ガラスペースト等のＳｉＯX系材料（シリコン系酸化膜を構成する材料）；ＳｉＮやＳｉＯＮといったＳｉＯＮ系材料を含むＳｉＮ系材料；ＳｉＯＣ；ＳｉＯＦ；ＳｉＣＮを挙げることができるし、あるいは又、酸化チタン（ＴｉＯ2）、酸化タンタル（Ｔａ2Ｏ5）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化マグネシウム（ＭｇＯ）、酸化クロム（ＣｒＯx）、酸化ジルコニウム（ＺｒＯ2）、酸化ニオブ（Ｎｂ2Ｏ5）、酸化スズ（ＳｎＯ2）、酸化バナジウム（ＶＯx）といった無機絶縁材料を挙げることができるし、あるいは又、ポリイミド系樹脂、エポキシ系樹脂、アクリル樹脂といった各種樹脂や、ＳｉＯＣＨ、有機ＳＯＧ、フッ素系樹脂といった低誘電率絶縁材料（例えば、誘電率ｋ（＝ε／ε0）が例えば３．５以下の材料であり、具体的には、例えば、フルオロカーボン、シクロパーフルオロカーボンポリマー、ベンゾシクロブテン、環状フッ素樹脂、ポリテトラフルオロエチレン、アモルファステトラフルオロエチレン、ポリアリールエーテル、フッ化アリールエーテル、フッ化ポリイミド、アモルファスカーボン、パリレン（ポリパラキシリレン）、フッ化フラーレン）を挙げることができるし、Ｓｉｌｋ（The Dow Chemical Co. の商標であり、塗布型低誘電率層間絶縁膜材料）、Ｆｌａｒｅ（Honeywell Electronic Materials Co. の商標であり、ポリアリルエーテル（ＰＡＥ）系材料）を例示することもできる。そして、これらを、単独あるいは適宜組み合わせて使用することができる。絶縁層や後述する層間絶縁層も、上記の材料から構成することができる。絶縁材料層や絶縁層、層間絶縁層は、各種ＣＶＤ法、各種塗布法、スパッタリング法や真空蒸着法を含む各種ＰＶＤ法、スクリーン印刷法といった各種印刷法、メッキ法、電着法、浸漬法、ゾル－ゲル法等の公知の方法に基づき形成することができる。
尚、ＳｉＧｅ層は、下層のＳｉ層の上に上層のＳｉＧｅ層を形成し、酸化処理を行うことで、上層のＳｉＧｅ層をＳｉＯ2とし、下層のＳｉ層をＳｉＧｅ層とするプロセスによって得ることもできる。
実施例１は、本開示の半導体装置（電界効果トランジスタ、ナノワイヤー・ＦＥＴ）に関する。実施例１の半導体装置を上方から眺めた図（模式的な部分平面図）を図１Ａに示し、図１Ａの矢印Ｂ－Ｂに沿った模式的な断面図を図１Ｂに示し、図１Ａの矢印Ｃ－Ｃに沿った模式的な断面図を図１Ｃに示す。
実施例１あるいは後述する実施例２の半導体装置は、
基体５０上に、チャネル形成領域層ＣＨ1，ＣＨ2及びゲート電極層Ｇ1，Ｇ2，Ｇ3が交互に積層されて成る積層構造体を有し、
積層構造体の最下層は、第１層目のゲート電極層Ｇ1が占めており、
積層構造体の最上層は、第Ｎ層目（但し、Ｎ≧３）のゲート電極層Ｇ3が占めており、
各ゲート電極層Ｇ1，Ｇ2，Ｇ3は、第１の端面１１、第２の端面１２、第３の端面１３及び第４の端面１４を有しており、
第１の端面１１と第３の端面１３とは対向しており、第２の端面１２と第４の端面１４とは対向しており、
奇数番目のゲート電極層Ｇ1，Ｇ3の第１の端面１１は、第１コンタクト部４１に接続されており、
偶数番目のゲート電極層Ｇ2の第３の端面１３は、第２コンタクト部４２に接続されている。
そして、実施例１あるいは後述する実施例２の半導体装置において、チャネル形成領域層ＣＨ1，ＣＨ2は、ナノワイヤー構造又はナノシート構造（実施例１にあってはナノシート構造）から成るチャネル構造部２５から構成されている。具体的には、実施例１にあっては、１層のチャネル形成領域層を構成するチャネル構造部２５は、複数（具体的には、２つ）のナノシート構造から構成されており、これらのナノシート構造の外周部（具体的には、次に述べる各チャネル形成領域層ＣＨ1，ＣＨ2の第１の端面２１及び第３の端面２３）は、絶縁層２７，２８で覆われている。ナノシート構造の間は、絶縁層２７，２８によって埋め込まれている。
また、実施例１あるいは後述する実施例２の半導体装置において、各チャネル形成領域層ＣＨ1，ＣＨ2は、ゲート電極層Ｇ1，Ｇ2，Ｇ3の第１の端面１１に隣接した第１の端面２１、ゲート電極層Ｇ1，Ｇ2，Ｇ3の第２の端面１２に隣接した第２の端面２２、ゲート電極層Ｇ1，Ｇ2，Ｇ3の第３の端面１３に隣接した第３の端面２３、及び、ゲート電極層Ｇ1，Ｇ2，Ｇ3の第４の端面１４に隣接した第４の端面２４を有している。そして、各チャネル形成領域層ＣＨ1，ＣＨ2の第２の端面２２におけるチャネル構造部２５は（具体的には、チャネル構造部２５の延在部２０11，２０12を介して）、チャネル形成領域層ＣＨ1，ＣＨ2に共通の一方のソース／ドレイン領域３１に接続されており、各チャネル形成領域層ＣＨ1，ＣＨ2の第４の端面２４におけるチャネル構造部２５は（具体的には、チャネル構造部２５の延在部２０21，２０22を介して）、チャネル形成領域層ＣＨ1，ＣＨ2に共通の他方のソース／ドレイン領域３２に接続されている。更には、各ゲート電極層Ｇ1，Ｇ2，Ｇ3の第２の端面１２は、一種のゲートサイドウォールに相当する絶縁材料層６１，６２，６３を介して一方のソース／ドレイン領域３１と対向しており、各ゲート電極層Ｇ1，Ｇ2，Ｇ3の第４の端面１４は、一種のゲートサイドウォールに相当する絶縁材料層６１，６２，６３を介して他方のソース／ドレイン領域３２と対向している。
更には、奇数番目のゲート電極層Ｇ1，Ｇ3の第３の端面１３、偶数番目のゲート電極層Ｇ2の第１の端面１１、及び、各チャネル形成領域層ＣＨ1，ＣＨ2の第１の端面２１及び第３の端面２３は、絶縁材料層６１，６２，６３及び絶縁層２７，２８によって覆われている。更には、ゲート電極層Ｇ1，Ｇ2，Ｇ3の第２端面１２及び第４の端面１４も、絶縁材料層６１，６２，６３によって覆われている。
ここで、奇数番目のゲート電極層Ｇ1，Ｇ3の第１の端面１１は、チャネル形成領域層ＣＨ1，ＣＨ2の第１の端面２１から突出しており（突出部を参照番号１５で示す）、偶数番目のゲート電極層Ｇ2の第３の端面１３は、チャネル形成領域層ＣＨ1，ＣＨ2の第３の端面２３から突出している（突出部を参照番号１６で示す）。第１コンタクト部４１及び第２コンタクト部４２のいずれか一方４１は第１の配線（具体的には、例えば、信号線として機能する配線）に接続されており、他方４２は第２の配線（具体的には、例えば、バックバイアス電位電源線として機能する配線）に接続されている。
基体５０はシリコン半導体基板から成り、チャネル構造部２５はシリコン（Ｓｉ）から成る。実施例１あるいは後述する実施例２の半導体装置の半導体装置はｎチャネル型である。ゲート電極層Ｇ1，Ｇ2，Ｇ3を構成する材料としてＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ、Ｗを挙げることができる。ゲート絶縁膜２６はＳｉＯ2やＳｉＮ、ＳｉＯＮ、高誘電率材料（所謂Ｈｉｇｈ－ｋ材料）、例えば、Ｈｆ０2、ＨｆＡｌＯＮ、Ｙ2Ｏ3から成る。ソース／ドレイン領域３１，３２はシリコンから成る。第１コンタクト部４１、第２コンタクト部４２は、例えば、ＴｉＮ、ＴａＮ、Ａｌ、ＴｉＡｌ、Ｗから成り、絶縁層２７，２８や絶縁材料層６１，６２，６３はＳｉＯ2やＳｉＮ、ＳｉＯＮから成る。
以下、図２Ａ、図２Ｂ、図２Ｃ、図３Ａ、図３Ｂ、図３Ｃ、図４Ａ、図４Ｂ、図４Ｃ、図５Ａ、図５Ｂ、図５Ｃ、図６Ａ、図６Ｂ、図６Ｃ、図７Ａ、図７Ｂ、図７Ｃ、図８Ａ、図８Ｂ、図８Ｃ、図９Ａ、図９Ｂ、図９Ｃ、図１０Ａ、図１０Ｂ、図１０Ｃ、図１１Ａ、図１１Ｂ、図１１Ｃ、図１２Ａ、図１２Ｂ、図１２Ｃ、図１３Ａ、図１３Ｂ及び図１３Ｃを参照して、実施例１の半導体装置の製造方法を説明するが、図２Ａ、図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ、図１０Ａ、図１１Ａ、図１２Ａ及び図１３Ａは、基体等の模式的な部分平面図であり、図２Ｂ、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ、図１０Ｂ、図１１Ｂ、図１２Ｂ及び図１３Ｂは、図１Ａの矢印Ｂ－Ｂに沿ったと同様の模式的な一部断面図であり、図２Ｃ、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ、図１０Ｃ、図１１Ｃ、図１２Ｃ及び図１３Ｃは、図１Ａの矢印Ｃ－Ｃに沿ったと同様の模式的な一部断面図である。
［工程－１００］
先ず、シリコン半導体基板から成る基体５０に図示しない素子分離領域を形成する。そして、活性領域を形成すべき基体５０の領域に、スパッタリング法、フォトリソグラフィ技術及びエッチング技術に基づき、ゲート電極層Ｇ1を形成する。次いで、ゲート電極層Ｇ1が除去された基体５０の領域の上に絶縁材料層６１をＣＶＤ法に基づき形成し、絶縁材料層６１の平坦化処理を行う。こうして、図２Ａ、図２Ｂ及び図２Ｃに示す構造を得ることができる。
尚、以下の実施例１の半導体装置の製造方法の説明において、ゲート電極層Ｇ1，Ｇ2，Ｇ3といった表現を用いている。ところで、［工程－１００］～［工程－１８０］にあっては、実際には、ゲート電極層Ｇ1，Ｇ2，Ｇ3として機能する前の導電材料層が形成され、これらの導電材料層は「ゲート電極構成層」とも呼ぶべき層であるが、説明の簡素化のため、ゲート電極層Ｇ1，Ｇ2，Ｇ3といった表現を用いることとする。
［工程－１１０］
次に、スマートカット法に基づき、ゲート電極層Ｇ1及び絶縁材料層６１の上に、予め下方ゲート絶縁膜２６が形成されたシリコン層２０1を設ける。こうして、図３Ａ、図３Ｂ及び図３Ｃに示す構造を得ることができる。
［工程－１２０］
その後、チャネル形成領域層ＣＨ1を得るために、シリコン層２０1にチャネル構造部２５及び絶縁層２７を形成する。具体的には、シリコン層２０1が不要の領域をフォトリソグラフィ技術及びエッチング技術に基づき除去し、露出した面に絶縁層２７をＣＶＤ法に基づき形成し、絶縁層２７の平坦化処理を行う。こうして、図４Ａ、図４Ｂ及び図４Ｃに示す構造を得ることができる。尚、ナノシート構造とナノシート構造との間に位置するシリコン層２０1も除去されており、このシリコン層２０1が除去された領域にも絶縁層２７が埋め込まれている。絶縁層２７が埋め込まれた領域の両側に位置するシリコン層２０1がチャネル形成領域層ＣＨ1（チャネル構造部２５）に相当する。
［工程－１３０］
次いで、スパッタリング法、フォトリソグラフィ技術及びエッチング技術に基づき、チャネル形成領域層ＣＨ1の上を含む全面に上方ゲート絶縁膜２６を形成し（図５Ａ、図５Ｂ及び図５Ｃ参照）、更に、その上にゲート電極層Ｇ2を形成する。そして、ゲート電極層Ｇ2が除去された領域の上に絶縁材料層６２をＣＶＤ法に基づき形成し、絶縁材料層６２の平坦化処理を行う。こうして、図６Ａ、図６Ｂ及び図６Ｃに示す構造を得ることができる。
［工程－１４０］
次に、スマートカット法に基づき、ゲート電極層Ｇ2及び絶縁材料層６２の上に、予め下方ゲート絶縁膜２６が形成されたシリコン層２０2を設ける。こうして、図７Ａ、図７Ｂ及び図７Ｃに示す構造を得ることができる。
［工程－１５０］
その後、チャネル形成領域層ＣＨ2を得るために、シリコン層２０2にチャネル構造部２５及び絶縁層２８を形成する。具体的には、シリコン層２０2が不要の領域をフォトリソグラフィ技術及びエッチング技術に基づき除去し、露出した面に絶縁層２８をＣＶＤ法に基づき形成し、絶縁層２８の平坦化処理を行う。こうして、図８Ａ、図８Ｂ及び図８Ｃに示す構造を得ることができる。尚、ナノシート構造とナノシート構造との間に位置するシリコン層２０2も除去されており、このシリコン層２０2が除去された領域にも絶縁層２８が埋め込まれている。絶縁層２８が埋め込まれた領域の両側に位置するシリコン層２０2がチャネル形成領域層ＣＨ2（チャネル構造部２５）に相当する。
［工程－１６０］
次いで、スパッタリング法、フォトリソグラフィ技術及びエッチング技術に基づき、チャネル形成領域層ＣＨ2の上を含む全面に上方ゲート絶縁膜２６を形成し（図９Ａ、図９Ｂ及び図９Ｃ参照）、更に、その上にゲート電極層Ｇ3を形成する。そして、ゲート電極層Ｇ3が除去された領域の上に絶縁材料層６３をＣＶＤ法に基づき形成し、絶縁材料層６３の平坦化処理を行う。こうして、図１０Ａ、図１０Ｂ及び図１０Ｃに示す構造を得ることができる。
［工程－１７０］
次に、ソース／ドレイン領域３１，３２を形成する。具体的には、所望の領域を覆うようにゲート電極層Ｇ3等の上にエッチング用レジスト層を形成する。そして、このエッチング用レジスト層をエッチング用マスクとして、絶縁材料層６３、シリコン層２０2、絶縁材料層６２、シリコン層２０1及び絶縁材料層６１をエッチングした後、エッチング用レジスト層を除去する。こうして、図１１Ａ、図１１Ｂ及び図１１Ｃに示す構造を得ることができる。各チャネル形成領域層ＣＨ1，ＣＨ2の第２の端面２２においては、チャネル構造部２５の延在部２０11，２０12が残され、各チャネル形成領域層ＣＨ1，ＣＨ2の第４の端面２４においては、チャネル構造部２５の延在部２０21，２０22が残される。そして、ソース／ドレイン領域３１，３２を形成すべき基体５０の領域を囲むようにマスク層７１を形成し、露出した基体５０の上に、エピタキシャル成長法に基づき、シリコンから成るソース／ドレイン領域３１，３２を形成する。こうして、図１２Ａ、図１２Ｂ及び図１２Ｃに示す構造を得ることができる。
［工程－１８０］
次いで、マスク層７１を除去し、奇数番目のゲート電極層Ｇ1，Ｇ3の第１の端面１１に接続された第１コンタクト部４１、及び、偶数番目のゲート電極層Ｇ2の第３の端面１３に接続された第２コンタクト部４２を、周知の方法に基づき形成する。こうして、図１３Ａ、図１３Ｂ及び図１３Ｃ、並びに、図１Ａ、図１Ｂ及び図１Ｃに示す構造を得ることができる。
［工程－１９０］
次に、全面に層間絶縁層（図示せず）を形成し、第１コンタクト部４１、第２コンタクト部４２、ソース／ドレイン領域３１，３２の上方に位置する層間絶縁層に開口部を形成し、開口部内から層間絶縁層上に亙り、ソース／ドレイン領域３１，３２に接続された接続孔及び配線、並びに、第１コンタクト部４１、第２コンタクト部４２に接続された接続孔及び第１の配線、第２の配線を形成すればよい。
実施例１の半導体装置にあっては、チャネル形成領域層及びゲート電極層が交互に積層されて成る積層構造体を有し、奇数番目のゲート電極層の第１の端面は第１コンタクト部に接続されており、偶数番目のゲート電極層の第３の端面は第２コンタクト部に接続されているので、奇数番目のゲート電極層と偶数番目のゲート電極層に異なる電圧を印加することができる結果、即ち、ゲート電位とは異なるバックバイアスを印加できるので、半導体装置の動作に合わせた性能の向上を図りつつ、低リーク電流を達成することができる。具体的には、スタンドバイ電流を５０％削減可能であるし、最高周波数が３０％向上することが期待される。
ゲート電極層に印加する電位Ｖgsと、チャネル形成領域層を流れる電流Ｉdsとの関係を、模式的に図２０に示す。例えば、第１コンタクト部４１が第１の配線（具体的には、例えば、信号線として機能する配線）に接続されており、第２コンタクト部４２が第２の配線（具体的には、例えば、バックバイアス電位電源線として機能する配線）に接続されているとし、第１の配線に０ボルト乃至Ｖddボルト、第２の配線にもＶddボルト固定（あるいは、例えば、２Ｖdd固定）を印加したときのＶgs－Ｉds曲線は「Ａ」に示すとおりとなるので、半導体装置の動作に合わせた性能の向上を図ることができる。一方、第１の配線に０ボルト乃至Ｖddボルト、第２の配線に－Ｖdd固定（あるいは、例えば、－２Ｖdd固定）を印加したときのＶgs－Ｉds曲線は「Ｂ」に示すとおりとなる。尚、従来のバックバイアスを印加できない構造の半導体装置における電位Ｖgsと電流Ｉdsとの関係を模式的に「Ｃ」で示す。
通常、ロジック回路の信号線の配線長は短く、チャネル形成領域層の上下に、信号線に接続されたゲート電極層を形成した場合、チャネル形成領域層で発生した熱の伝達先が限られてしまい、放熱効果が期待できない。一方、実施例１の半導体装置にあっては、チャネル形成領域層の上下に形成されたゲート電極層の一方は、配線長が非常に長いバックバイアスを印加するための配線（第２の配線）に接続されている。その結果、チャネル形成領域層で発生した熱を効果的に放熱することが可能となり、結果としてセルフヒーティング効果が弱められ、性能劣化を最小に抑えることができる。セルフヒーティング効果による劣化の程度は、多数の要因で決定されるので一概に求められないが、従来の半導体装置にあっては、２０％程度の性能劣化が生じるケースが十分考えられる。即ち、実施例１の半導体装置にあっては、２０％程度のセルフヒーティング効果による性能劣化を抑制できる効果が得られると考えられる。
実施例２は、実施例１の変形であり、チャネル形成領域層ＣＨ1，ＣＨ2は、ナノワイヤー構造から成るチャネル構造部２５から構成されている。実施例２にあっては、１層のチャネル形成領域層を構成するチャネル構造部２５は、複数（具体的には、３つ）のナノワイヤー構造から構成されている。
実施例２の半導体装置の構成、構造は、チャネル構造部２５がナノワイヤー構造から成る点を除き、実質的に、実施例１の半導体装置の構成、構造と同様とすることができるので、詳細な説明は省略する。尚、実施例２の半導体装置にあっては、絶縁層２７，２８の形成は不要である。
以下、図１５Ａ、図１５Ｂ、図１５Ｃ、図１６Ａ、図１６Ｂ、図１６Ｃ、図１７Ａ、図１７Ｂ、図１７Ｃ、図１８Ａ、図１８Ｂ、図１８Ｃ、図１９Ａ、図１９Ｂ及び図１９Ｃの模式的な一部端面図を参照して、実施例２の半導体装置の製造方法を説明する。尚、図１５Ａ、図１６Ａ、図１７Ａ、図１８Ａ及び図１９Ａは、図１４Ｃの矢印Ａ－Ａに沿った模式的な一部端面図であり、図１５Ｂ、図１６Ｂ、図１７Ｂ、図１８Ｂ及び図１９Ｂは、図１４Ｃの矢印Ｂ－Ｂに沿った模式的な一部端面図であり、図１５Ｃ、図１６Ｃ、図１７Ｃ、図１８Ｃ及び図１９Ｃは、図１４Ａの矢印Ｃ－Ｃ及び図１４Ｂの矢印Ｃ－Ｃに沿った模式的な一部端面図である。
［工程－２００］
先ず、実施例１の［工程－１００］及び［工程－１１０］と同様の工程を実行する。
［工程－２１０］
次いで、チャネル形成領域層ＣＨ1を得るために、チャネル形成領域層ＣＨ1の両端部を覆い、チャネル形成領域層ＣＨ1においてナノワイヤー構造を形成すべきシリコン層２０1の部分を覆うエッチング用レジスト層８１を設ける（図１４Ａ、図１４Ｂ及び図１４Ｃ参照）。そして、このエッチング用レジスト層８１をエッチング用マスクとしてシリコン層２０1をエッチングした後（図１５Ａ、図１５Ｂ及び図１５Ｃ参照）、エッチング用レジスト層８１を除去する（図１６Ａ、図１６Ｂ及び図１６Ｃ参照）。こうして、絶縁材料層６１の上に、ソース／ドレイン領域を形成すべき領域に位置するシリコン層２０1を得ることができるし、ゲート電極層Ｇ1の上に、ナノワイヤー構造を形成するためのシリコン層２０1を得ることができる。
［工程－２２０］
次いで、ナノワイヤー構造のシリコン層２０1に熱酸化処理を行うことで、ゲート絶縁膜の一部２６Ａ（ＳｉＯＮから成る）を形成する（図１７Ａ、図１７Ｂ及び図１７Ｃ参照）。熱酸化処理を行うことで、ナノワイヤー構造のシリコン層２０1の断面形状は略半円形となる。その後、ＳｉＯＮから成るゲート絶縁膜の一部２６Ａの上に、ＡＬＤ（Atomic Layer Deposition）法に基づき、ＨｆＯ2から成るゲート絶縁膜の残部２６Ｂを形成する（図１８Ａ、図１８Ｂ及び図１８Ｃ参照）。こうして、第１層目のナノワイヤー構造を得ることができる。
［工程－２３０］
その後、活性領域を形成すべき基体５０の領域に、スパッタリング法、フォトリソグラフィ技術及びエッチング技術に基づき、ゲート電極層Ｇ2を形成する。次いで、ゲート電極層Ｇ2が除去された領域の上に絶縁材料層６２をＣＶＤ法に基づき形成し、絶縁材料層６２の平坦化処理を行う。こうして、図１９Ａ、図１９Ｂ及び図１９Ｃに示す構造を得ることができる。尚、以降の［工程－２４０］から［工程－２６０］の図示は省略した。
［工程－２４０］
次に、スマートカット法に基づき、ゲート電極層Ｇ2及び絶縁材料層６２の上に、予め下方ゲート絶縁膜２６が形成されたシリコン層２０2を設ける。そして、［工程－２１０］～［工程－２３０］を実行することで、第２層目のナノワイヤー構造を得ることができる。
［工程－２５０］
その後、活性領域を形成すべき基体５０の領域に、スパッタリング法、フォトリソグラフィ技術及びエッチング技術に基づき、ゲート電極層Ｇ3を形成する。次いで、ゲート電極層Ｇ3が除去された領域の上に絶縁材料層６３をＣＶＤ法に基づき形成し、絶縁材料層６３の平坦化処理を行う。
［工程－２６０］
その後、実施例１の［工程－１７０］～［工程－１９０］と同様の工程を実行することで、実施例２の半導体装置を得ることができる。
以上、本開示を好ましい実施例に基づき説明したが、実施例において説明した半導体装置の構成、構造、半導体装置を構成する材料、半導体装置の製造方法は例示であり、適宜、変更することができる。また、実施例における半導体装置の製造方法における工程順序は、所望に応じて、適宜、変更することができる。実施例においては、チャネル構造部を専らナノシート構造に基づき説明したが、ナノワイヤー構造とすることもできる。また、実施例１においては、半導体装置をｎチャネル型としたが、ｐチャネル型としてもよく、この場合、半導体装置を構成する材料を、適宜、変更すればよい。基体として、シリコン半導体基板の代わりにＳＯＩ基板を用いることもできる。実施例においては、２層のチャネル形成領域層及び３層のゲート電極層が交互に積層されて成る積層構造体を説明したが、積層構造体はこのような構造に限定されるものではなく、（Ｎ－１）層（但し、Ｎ＝３，４，５・・・）のチャネル形成領域層及びＮ層のゲート電極層が交互に積層されて成る構成とすることができる。第２の配線は、半導体装置毎に設けられていてもよいし、複数の半導体装置毎に設けられていてもよい。即ち、第２の配線を複数の半導体装置で共通化してもよい。このような構造とすることで、放熱面積を拡大することができ、第２の配線による放熱を一層高めることができる結果、セルフヒーティング効果の一層の抑制を図ることができる。
実施例においては、奇数番目のゲート電極層（第１ゲート電極層）が第１の配線に接続され、偶数番目のゲート電極層（第２ゲート電極層）が第２の配線に接続される形態としたが、これとは逆に、奇数番目のゲート電極層（第１ゲート電極層）が第２の配線に接続され、偶数番目のゲート電極層（第２ゲート電極層）が第１の配線に接続される形態とすることもできる。
また、［工程－１７０］において、図１１Ａ、図１１Ｂ及び図１１Ｃに示す構造を得た後、絶縁材料層６３、チャネル構造部２５の延在部２０21，２０22、絶縁材料層６２、チャネル構造部２５の延在部２０11，２０12に貫通孔を形成し、貫通孔内に導電材料を埋め込むことで、ソース／ドレイン領域３１，３２を形成してもよい。
尚、本開示は、以下のような構成を取ることもできる。
［Ａ０１］《半導体装置》
基体上に、チャネル形成領域層及びゲート電極層が交互に積層されて成る積層構造体を有し、
積層構造体の最下層は、第１層目のゲート電極層が占めており、
積層構造体の最上層は、第Ｎ層目（但し、Ｎ≧３）のゲート電極層が占めており、
各ゲート電極層は、第１の端面、第２の端面、第３の端面及び第４の端面を有しており、
第１の端面と第３の端面とは対向しており、第２の端面と第４の端面とは対向しており、
奇数番目のゲート電極層の第１の端面は、第１コンタクト部に接続されており、
偶数番目のゲート電極層の第３の端面は、第２コンタクト部に接続されている半導体装置。
［Ａ０２］チャネル形成領域層は、ナノシート構造又はナノワイヤー構造から成るチャネル構造部から構成されている［Ａ０１］に記載の半導体装置。
［Ａ０３］各チャネル形成領域層は、ゲート電極層の第１の端面に隣接した第１の端面、ゲート電極層の第２の端面に隣接した第２の端面、ゲート電極層の第３の端面に隣接した第３の端面、及び、ゲート電極層の第４の端面に隣接した第４の端面を有しており、
各チャネル形成領域層の第２の端面におけるチャネル構造部は、チャネル形成領域層に共通の一方のソース／ドレイン領域に接続されており、
各チャネル形成領域層の第４の端面におけるチャネル構造部は、チャネル形成領域層に共通の他方のソース／ドレイン領域に接続されている［Ａ０１］又は［Ａ０２］に記載の半導体装置。
［Ａ０４］各ゲート電極層の第２の端面は、第１の絶縁膜を介して一方のソース／ドレイン領域と対向しており、
各ゲート電極層の第４の端面は、第２の絶縁膜を介して他方のソース／ドレイン領域と対向している［Ａ０３］に記載の半導体装置。
［Ａ０５］奇数番目のゲート電極層の第３の端面、偶数番目のゲート電極層の第１の端面、及び、各チャネル形成領域層の第１の端面及び第３の端面は、絶縁材料層によって覆われている［Ａ０１］乃至［Ａ０４］のいずれか１項に記載の半導体装置。
［Ａ０６］奇数番目のゲート電極層の第１の端面は、チャネル形成領域層の第１の端面から突出しており、
偶数番目のゲート電極層の第３の端面は、チャネル形成領域層の第３の端面から突出している［Ａ０１］乃至［Ａ０５］のいずれか１項に記載の半導体装置。
［Ａ０７］第１コンタクト部及び第２コンタクト部のいずれか一方は第１の配線に接続されており、他方は第２の配線に接続されている［Ａ０１］乃至［Ａ０６］のいずれか１項に記載の半導体装置。
１１，１２，１３，１４・・・ゲート電極層の端面、１５，１６・・・ゲート電極層の端面からの突出部、２０1，２０2・・・シリコン層、２０11，２０12，２０21，２０22・・・チャネル形成領域層の延在部、２１，２２，２３，２４・・・チャネル形成領域層の端面、２５・・・チャネル構造部、２６・・・ゲート絶縁膜、２６Ａ・・・ゲート絶縁膜の一部、２７，２８・・・絶縁層、３１，３２・・・ソース／ドレイン領域、４１・・・第１コンタクト部、４２・・・第２コンタクト部、５０・・・基体、６１，６２，６３・・・絶縁材料層、７１・・・マスク層、８１・・・エッチング用レジスト層、８２・・・レジスト層、ＣＨ1，ＣＨ2・・・チャネル形成領域層、Ｇ1，Ｇ2，Ｇ3・・・ゲート電極層

Claims (6)

  1. 基体上に、チャネル形成領域層及びゲート電極層が交互に積層されて成る積層構造体を有し、
    前記積層構造体の最下層は、第１層目のゲート電極層が占めており、
    前記積層構造体の最上層は、第Ｎ層目（但し、Ｎ≧３）のゲート電極層が占めており、
    前記各ゲート電極層は、第１の端面、第２の端面、第３の端面及び第４の端面を有しており、
    前記第１の端面と前記第３の端面とは対向しており、前記第２の端面と前記第４の端面とは対向しており、
    奇数番目の前記ゲート電極層の前記第１の端面は、第１コンタクト部に接続されており、
    偶数番目の前記ゲート電極層の前記第３の端面は、第２コンタクト部に接続されており、
    前記各チャネル形成領域層は、前記第２の端面と前記第４の端面とを結ぶ線と平行に延伸する複数のナノシート構造を含むチャネル構造部を有し、
    前記各チャネル構造部において、前記ナノシート構造は互いに離隔するように配置されており、
    前記第１コンタクト部及び前記第２コンタクト部のいずれか一方は第１の配線に接続されており、他方は第２の配線に接続されており、
    前記第１の配線は、信号線であり、前記第２の配線は、バックバイアス電位電源線であり、前記第１の配線と前記第２の配線には互いに異なる電位が印加され、
    前記第２の配線は、前記第１の配線に比べて配線長が長い、
    半導体装置。
  2. 前記各チャネル形成領域層は、前記ゲート電極層の前記第１の端面に隣接した第１の端面、前記ゲート電極層の前記第２の端面に隣接した第２の端面、前記ゲート電極層の前記第３の端面に隣接した第３の端面、及び、前記ゲート電極層の前記第４の端面に隣接した第４の端面を有しており、
    前記各チャネル形成領域層の前記第２の端面における前記チャネル構造部は、第１の延在部を介して、前記チャネル形成領域層に共通の一方のソース／ドレイン領域に接続されており、
    前記各チャネル形成領域層の前記第４の端面における前記チャネル構造部は、第２の延在部を介して、前記チャネル形成領域層に共通の他方のソース／ドレイン領域に接続されている請求項１に記載の半導体装置。
  3. 前記各ゲート電極層の前記第２の端面は、第１の絶縁膜を介して前記一方のソース／ドレイン領域と対向しており、
    前記各ゲート電極層の前記第４の端面は、第２の絶縁膜を介して前記他方のソース／ドレイン領域と対向している請求項２に記載の半導体装置。
  4. 前記奇数番目のゲート電極層の前記第３の端面、前記偶数番目のゲート電極層の前記第１の端面、及び、前記各チャネル形成領域層の前記第１の端面及び前記第３の端面は、絶縁材料層によって覆われている請求項１～３のいずれか１項に記載の半導体装置。
  5. 前記奇数番目のゲート電極層の前記第１の端面は、前記チャネル形成領域層の第１の端面から突出しており、
    前記偶数番目のゲート電極層の前記第３の端面は、前記チャネル形成領域層の第３の端面から突出している請求項１に記載の半導体装置。
  6. 前記積層構造体は、前記各チャネル形成領域層と前記各ゲート電極層との間にそれぞれ設けられた複数のゲート絶縁膜を有し、
    前記各ゲート絶縁膜は、前記第１及び第２の延在部と重なるように設けられている、
    請求項２に記載の半導体装置。
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