JP2014131073A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】シリコン層3の上面上には、シリコン酸化膜6が部分的に形成されている。シリコン酸化膜6上には、ポリシリコンから成るゲート電極7が部分的に形成されている。ゲート電極7の下方に存在する部分のシリコン酸化膜6は、ゲート絶縁膜として機能する。ゲート電極7の側面には、シリコン酸化膜8を挟んで、シリコン窒化膜9が形成されている。シリコン酸化膜8及びシリコン窒化膜9は、シリコン酸化膜6上に形成されている。ゲート長方向に関するシリコン酸化膜8の幅W1は、シリコン酸化膜6の膜厚T1よりも大きい。
【選択図】図1
Description
図1は、本発明の実施の形態1に係る半導体装置の構造を示す断面図である。SOI基板4は、シリコン基板1、BOX層2、及び単結晶のシリコン層3がこの順に積層された構造を有している。但し、単結晶のシリコン層3ではなく、多結晶又は非結晶のシリコン層が形成されていてもよい。シリコン層3内には、シリコン酸化膜から成る完全分離型の素子分離絶縁膜5が部分的に形成されている。素子分離絶縁膜5は、シリコン層3の上面からBOX層2の上面にまで到達して形成されている。
図13は、本発明の実施の形態2に係る半導体装置の構造を示す断面図である。図1に示した完全分離型の素子分離絶縁膜5の代わりに、部分分離型の素子分離絶縁膜30が形成されている。本実施の形態2に係る半導体装置のその他の構造は、図1に示した上記実施の形態1に係る半導体装置の構造と同様である。また、本実施の形態2に係る半導体装置は、図3に示した工程で素子分離絶縁膜5の代わりに素子分離絶縁膜30を形成することにより、図3〜12に示した工程を経て形成することができる。
本実施の形態3では、ゲート電極7のゲート長と、ゲート長方向に関するシリコン酸化膜8の幅W1との関係について説明する。
図18〜22は、本発明の実施の形態4に係る半導体装置の製造方法を工程順に示す断面図である。図18を参照して、まず、上記実施の形態1と同様にゲート電極7を形成した後、CVD法によって、シリコン酸化膜16を全面的に形成する。
図2に示した上記実施の形態1に係る半導体装置では、NMOSFETが有するシリコン酸化膜8aの幅と、PMOSFETが有するシリコン酸化膜8bの幅とが互いに同一であった。本実施の形態5では、目的に応じてこれらの幅が異なる半導体装置について説明する。
図17では、オフセット用絶縁膜としてのシリコン酸化膜8の幅W1と、遮断周波数ft及び最大発振周波数fmaxとの関係を示したが、これらの遮断周波数ft及び最大発振周波数fmaxは、アナログ回路や高周波(Radio frequency)回路の性能を示す指標として用いられる。但し以下では、代表的にアナログ回路について述べる。アナログ回路の例としては、PLL(Phase-locked loop)回路やセンスアンプ等が挙げられる。これに対し、ディジタル回路の性能を示す指標としては、インバータの遅延時間tpdがよく用いられる。遅延時間tpdは、以下の式(3)で表される。
上記の式(2)より、ゲート抵抗Rgを下げることによって最大発振周波数fmaxを増大できることが分かる。本実施の形態7では、ゲート抵抗を低減できるゲート構造について説明する。本実施の形態7に係るゲート構造は、上記実施の形態1〜6のいずれの半導体装置についても適用可能である。
Claims (8)
- 基板と、
(a)ゲート絶縁膜を挟んで前記基板の主面上に形成され、所定方向に沿って延在するゲート電極、(b)前記ゲート電極の側面に形成された第1のサイドウォール、(c)前記ゲート電極の下方において、前記基板内に形成されたボディ領域、及び(d)前記基板内に形成され、前記ボディ領域を挟んで対を成すソース・ドレイン領域を有する半導体素子と、
前記半導体素子を覆って前記基板上に形成された層間絶縁膜と、
前記ゲート電極の上面に接触しつつ前記所定方向に延在して前記層間絶縁膜内に形成され、前記ゲート電極のゲート長方向に関する寸法が前記ゲート電極の前記ゲート長よりも大きいゲート配線と
を備える半導体装置。 - 前記第1のサイドウォールを挟んで前記ゲート電極の前記側面に形成された第2のサイドウォールをさらに備える、請求項1に記載の半導体装置。
- 前記ゲート長方向に関する前記第2のサイドウォールの寸法は、前記ゲート長方向に関する前記第1のサイドウォールの寸法よりも大きい、請求項2に記載の半導体装置。
- 前記ソース・ドレイン領域に繋がって前記層間絶縁膜内に形成されたコンタクトプラグをさらに備え、
前記ゲート長方向に関する前記ゲート配線の寸法は、前記ゲート長方向に関する前記コンタクトプラグの寸法よりも小さい、請求項1〜請求項3のいずれか一つに記載の半導体装置。 - (a)基板を準備する工程と、
(b)ゲート絶縁膜を挟んで所定方向に沿って延在するゲート電極を、前記基板の主面上に形成する工程と、
(c)前記ゲート電極の側面に第1のサイドウォールを形成する工程と、
(d)前記ゲート電極及び前記第1のサイドウォールを覆って、前記基板上に層間絶縁膜を形成する工程と、
(e)前記ゲート電極のゲート長方向に関する寸法が前記ゲート電極の前記ゲート長よりも大きく、前記ゲート電極の上面に接触しつつ前記所定方向に延在するゲート配線を、前記層間絶縁膜内に形成する工程と
を備える半導体装置の製造方法。 - (f)前記工程(d)よりも前に実行され、前記第1のサイドウォールを挟んで前記ゲート電極の前記側面に第2のサイドウォールを形成する工程をさらに備える、請求項5に記載の半導体装置の製造方法。
- 前記工程(f)においては、前記ゲート長方向に関する寸法が、前記ゲート長方向に関する前記第1のサイドウォールの寸法よりも大きい前記第2のサイドウォールが形成される、請求項6に記載の半導体装置の製造方法。
- (s)前記ゲート電極の下方におけるボディ領域を挟んで対を成すソース・ドレイン領域を、前記基板内に形成する工程と、
(t)前記工程(e)と同一の工程によって実行され、前記ソース・ドレイン領域に繋がり、前記ゲート長方向に関する寸法が、前記ゲート長方向に関する前記ゲート配線の寸法よりも大きいコンタクトプラグを、前記層間絶縁膜内に形成する工程と
をさらに備える、請求項5〜請求項7のいずれか一つに記載の半導体装置の製造方法。
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