JP7286635B2 - 半導体装置 - Google Patents

Description

本発明は、半導体装置に関する。

特許文献１は、半導体装置の一例としてのＲＣ－ＩＧＢＴ（Reverse Conducting - Insulated Gate Bipolar Transistor）を開示している。ＲＣ－ＩＧＢＴは、共通の半導体層に作り込まれたＩＧＢＴおよびダイオードを含む。

特開２０１０－１１８６４２号公報

従来の半導体装置では、ダイオードの逆回復動作時において、半導体層におけるＩＧＢＴ領域およびダイオード領域の間の境界領域にキャリアが滞留する。そのため、逆回復電流の増加に起因して逆回復損失が増大する。

本発明の一実施形態は、逆回復損失の低減を図ることができる半導体装置を提供する。

本発明の一実施形態は、一方側の第１主面および他方側の第２主面を含む第１導電型の半導体層と、前記第１主面の表層部に形成された第２導電型のボディ領域、前記ボディ領域の表層部に形成された第１導電型のエミッタ領域、および、ゲート絶縁層を介して前記ボディ領域および前記エミッタ領域に対向するゲート電極を含むＦＥＴ構造、ならびに、前記第２主面の表層部に形成された第２導電型のコレクタ領域を含むＩＧＢＴ領域と、前記第１主面の表層部に形成された第２導電型の第１不純物領域、および、前記第２主面の表層部に形成された第１導電型の第２不純物領域を含むダイオード領域と、前記ＩＧＢＴ領域および前記ダイオード領域の間の領域において前記第１主面の表層部に形成された第２導電型のウェル領域を含む境界領域と、前記第１主面の上において前記エミッタ領域、前記第１不純物領域および前記ウェル領域に電気的に接続された第１主面電極と、を含む、半導体装置を提供する。

この半導体装置によれば、ダイオードの逆回復動作時において境界領域に存するキャリアをウェル領域によって速やかに排出できる。これにより、境界領域におけるキャリアの滞留を抑制できるから、逆回復電流を抑制できる。その結果、逆回復損失の低減を図ることができる。

本発明における上述の、またはさらに他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。

図１は、本発明の第１実施形態に係る半導体装置を示す上面図である。 図２は、図１に示す領域IIの拡大図である。 図３は、図２に示す領域IIIの拡大図である。 図４は、図３に示す領域IVの拡大図である。 図５は、図３に示す領域Vの拡大図である。 図６は、図３に示す領域VIの拡大図である。 図７は、図３に示すVII-VII線に沿う断面図である。 図８は、図４に示すVIII-VIII線に沿う断面図である。 図９は、図５に示すIX-IX線に沿う断面図である。 図１０は、図６に示すX-X線に沿う断面図である。 図１１は、図４に示すXI-XI線に沿う断面図である。 図１２は、図５に示すXII-XII線に沿う断面図である。 図１３は、図６に示すXIII-XIII線に沿う断面図である。 図１４は、図１に示す領域XIVの拡大図である。 図１５は、図１４に示す領域の電気的構造を示す回路図である。 図１６は、図１４に示すXVI-XVI線に沿う断面図である。 図１７は、図１４に示すXVII-XVII線に沿う断面図である。 図１８は、図１に示す領域XVIIIの拡大図である。 図１９は、図１８に示すXIX-XIX線に沿う断面図である。 図２０は、ｐｎ接合ダイオードの順方向特性をシミュレーションによって調べたグラフである。 図２１Ａは、参考例に係る半導体装置の正孔密度をシミュレーションによって調べた図である。 図２１Ｂは、参考例に係る半導体装置の正孔電流密度をシミュレーションによって調べた図である。 図２２Ａは、図１に示す半導体装置の正孔密度をシミュレーションによって調べた図である。 図２２Ｂは、図１に示す半導体装置の正孔電流密度をシミュレーションによって調べた図である。 図２３は、ｐｎ接合ダイオードの逆回復特性をシミュレーションによって調べたグラフである。 図２４Ａは、参考例に係る半導体装置の正孔電流密度をシミュレーションによって調べた図である。 図２４Ｂは、参考例に係る半導体装置の正孔電流密度をシミュレーションによって調べた図である。 図２４Ｃは、参考例に係る半導体装置の正孔電流密度をシミュレーションによって調べた図である。 図２５Ａは、図１に示す半導体装置の正孔電流密度をシミュレーションによって調べた図である。 図２５Ｂは、図１に示す半導体装置の正孔電流密度をシミュレーションによって調べた図である。 図２５Ｃは、図１に示す半導体装置の正孔電流密度をシミュレーションによって調べた図である。 図２６は、図９に対応する部分の断面図であって、本発明の第２実施形態に係る半導体装置を示す断面図である。 図２７は、図９に対応する部分の断面図であって、本発明の第３実施形態に係る半導体装置を示す断面図である。 図２８は、図７に対応する部分の断面図であって、本発明の第４実施形態に係る半導体装置を示す断面図である。 図２９は、図７に対応する部分の断面図であって、本発明の第５実施形態に係る半導体装置を示す断面図である。 図３０は、図１０に対応する部分の断面図であって、本発明の第６実施形態に係る半導体装置を示す断面図である。 図３１は、図７に対応する部分の断面図であって、本発明の第７実施形態に係る半導体装置を示す断面図である。 図３２は、図７に対応する部分の断面図であって、本発明の第８実施形態に係る半導体装置を示す断面図である。 図３３は、図７に対応する部分の断面図であって、本発明の第９実施形態に係る半導体装置を示す断面図である。 図３４は、図９に対応する部分の断面図であって、本発明の第１０実施形態に係る半導体装置を示す断面図である。 図３５は、図９に対応する部分の断面図であって、本発明の第１１実施形態に係る半導体装置を示す断面図である。 図３６は、図２に対応する部分の平面図であって、本発明の第１２実施形態に係る半導体装置を示す平面図である。 図３７は、図９に対応する部分の断面図であって、図３６に示す半導体装置の構造を説明するための断面図である。 図３８は、ｐｎ接合ダイオードの逆回復特性をシミュレーションによって調べたグラフである。 図３９Ａは、重なり幅Ｗを０μｍとした場合の正孔電流密度をシミュレーションによって調べた図である。 図３９Ｂは、重なり幅Ｗを１００μｍとした場合の正孔電流密度をシミュレーションによって調べた図である。 図３９Ｃは、重なり幅Ｗを１５０μｍとした場合の正孔電流密度をシミュレーションによって調べた図である。 図４０は、図２に対応する部分の平面図であって、本発明の第１３実施形態に係る半導体装置を示す平面図である。 図４１は、図９に対応する部分の断面図であって、図４０に示す半導体装置の構造を説明するための断面図である。 図４２は、半導体装置が組み込まれた半導体モジュールの一形態例を示す斜視図である。 図４３は、図４２に示す半導体モジュールの電気的構造を示す回路図である。

図１は、本発明の第１実施形態に係る半導体装置１を示す上面図である。図２は、図１に示す領域IIの拡大図である。図３は、図２に示す領域IIIの拡大図である。図４は、図３に示す領域IVの拡大図である。図５は、図３に示す領域Vの拡大図である。図６は、図３に示す領域VIの拡大図である。

半導体装置１は、ＩＧＢＴおよびダイオードを一体的に備えたＲＣ－ＩＧＢＴ（Reverse Conducting - Insulated Gate Bipolar Transistor）を有する電子部品である。

図１～図６を参照して、半導体装置１は、チップ状の半導体層２を含む。半導体層２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する側面５Ａ，５Ｂ，５Ｃ，５Ｄを有している。

第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。側面５Ａおよび側面５Ｃは、第１方向Ｘに沿って延び、第１方向Ｘに交差する第２方向Ｙに対向している。側面５Ｂおよび側面５Ｄは、第２方向Ｙに沿って延び、第１方向Ｘに対向している。第２方向Ｙは、より具体的には、第１方向Ｘに直交している。

半導体装置１は、半導体層２に形成されたアクティブ領域６および外側領域７を含む。アクティブ領域６および外側領域７は、第１主面３に形成されている。アクティブ領域６は、ＲＣ－ＩＧＢＴを含む領域である。

アクティブ領域６は、平面視において半導体層２の側面５Ａ～５Ｄから内方領域に間隔を空けて半導体層２の中央部に形成されている。アクティブ領域６は、平面視において側面５Ａ～５Ｄに平行な４辺を有する四角形状に形成されていてもよい。

外側領域７は、アクティブ領域６外の領域である。外側領域７は、平面視においてアクティブ領域６の周縁に沿って帯状に延びている。外側領域７は、より具体的には、平面視においてアクティブ領域６を取り囲む無端状（四角環状）に形成されている。

アクティブ領域６は、ＩＧＢＴ領域８、ダイオード領域９、境界領域１０およびセンサ領域１１を含む。ＩＧＢＴ領域８は、ＩＧＢＴを含む領域である。ダイオード領域９は、ダイオードを含む領域である。境界領域１０は、ＩＧＢＴ領域８およびダイオード領域９の間の領域である。センサ領域１１は、感温デバイスを含む領域である。

ＩＧＢＴ領域８は、第１方向Ｘおよび第２方向Ｙに間隔を空けて複数形成されている。複数のＩＧＢＴ領域８は、この形態では、平面視において行列状に配列されている。ダイオード領域９は、第１方向Ｘおよび第２方向Ｙに間隔を空けて複数形成されている。複数のダイオード領域９は、この形態では、平面視において行列状に配列されている。複数のダイオード領域９は、より具体的には、第１方向Ｘに隣り合う２つのＩＧＢＴ領域８の間の領域にそれぞれ形成されている。

境界領域１０は、ＩＧＢＴ領域８およびダイオード領域９の間の領域に介在している。境界領域１０は、第１方向Ｘおよび第２方向Ｙに沿って間隔を空けて複数形成されている。複数の境界領域１０は、この形態では、平面視において行列状に配列されている。

アクティブ領域６は、ＲＣ－ＩＧＢＴ配列１２（デバイス領域）を含む。ＲＣ－ＩＧＢＴ配列１２は、第１方向Ｘに沿って配列されたＩＧＢＴ領域８、ダイオード領域９および境界領域１０を含む。ＲＣ－ＩＧＢＴ配列１２は、より具体的には、第１方向Ｘに沿って一列に配列されたＩＧＢＴ領域８、境界領域１０、ダイオード領域９、境界領域１０、ＩＧＢＴ領域８、境界領域１０、ダイオード領域９・・・を繰り返し含むループ配列を有している。

アクティブ領域６は、第２方向Ｙに間隔を空けて形成された複数（この形態では６つ）のＲＣ－ＩＧＢＴ配列１２を含む。ＲＣ－ＩＧＢＴ配列１２は、側面５Ｂ側に位置する始点および側面５Ｄ側に位置する終点を有している。

ＲＣ－ＩＧＢＴ配列１２の始点は、この形態では、ＩＧＢＴ領域８によって形成されている。ＲＣ－ＩＧＢＴ配列１２の始点は、ＩＧＢＴ領域８に限定されない。ＲＣ－ＩＧＢＴ配列１２の始点は、ダイオード領域９または境界領域１０であってもよい。ＲＣ－ＩＧＢＴ配列１２の終点は、この形態では、ＩＧＢＴ領域８によって形成されている。ＲＣ－ＩＧＢＴ配列１２の終点は、ＩＧＢＴ領域８に限定されない。ＲＣ－ＩＧＢＴ配列１２の終点は、ダイオード領域９または境界領域１０であってもよい。

ＩＧＢＴ領域８の幅ＷＩは、１０μｍ以上１０００μｍ以下であってもよい。幅ＷＩは、ＩＧＢＴ領域８の第１方向Ｘの幅である。幅ＷＩは、１０μｍ以上１００μｍ以下、１００μｍ以上２００μｍ以下、２００μｍ以上３００μｍ以下、３００μｍ以上４００μｍ以下、４００μｍ以上５００μｍ以下、５００μｍ以上６００μｍ以下、６００μｍ以上７００μｍ以下、７００μｍ以上８００μｍ以下、８００μｍ以上９００μｍ以下、または、９００μｍ以上１０００μｍ以下であってもよい。

ダイオード領域９の幅ＷＤは、１０μｍ以上１０００μｍ以下であってもよい。幅ＷＤは、ダイオード領域９の第１方向Ｘの幅である。幅ＷＤは、１０μｍ以上１００μｍ以下、１００μｍ以上２００μｍ以下、２００μｍ以上３００μｍ以下、３００μｍ以上４００μｍ以下、４００μｍ以上５００μｍ以下、５００μｍ以上６００μｍ以下、６００μｍ以上７００μｍ以下、７００μｍ以上８００μｍ以下、８００μｍ以上９００μｍ以下、または、９００μｍ以上１０００μｍ以下であってもよい。幅ＷＤは、１００μｍ以上であることが好ましい。幅ＷＤは、２００μｍ以上であることがさらに好ましい。

境界領域１０の幅ＷＢは、１μｍ以上１００μｍ以下であってもよい。幅ＷＢは、境界領域１０の第１方向Ｘの幅である。幅ＷＢは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、４０μｍ以上５０μｍ以下、５０μｍ以上６０μｍ以下、６０μｍ以上７０μｍ以下、７０μｍ以上８０μｍ以下、８０μｍ以上９０μｍ以下、または、９０μｍ以上１００μｍ以下であってもよい。

センサ領域１１は、第２方向Ｙに隣り合う２つのＲＣ－ＩＧＢＴ配列１２の間の領域に形成されている。センサ領域１１は、この形態では、アクティブ領域６の中央部に形成されている。つまり、感温デバイスは、アクティブ領域６の中央部において隣り合う２つのＲＣ－ＩＧＢＴ配列１２の間の領域に形成されている。アクティブ領域６の中央部は、温度が上昇しやすい。アクティブ領域６の中央部に感温デバイスを配置することによって、アクティブ領域６の温度を適切に検出できる。

半導体装置１は、アクティブ領域６において第１主面３の上に形成されたエミッタ端子電極１３（図１の破線部参照）を含む。エミッタ端子電極１３は、アクティブ領域６（ＩＧＢＴ領域８）にエミッタ信号を伝達する。エミッタ信号は、基準電圧（たとえばグランド電圧）であってもよい。

外側領域７において第１主面３の上には、複数（この形態では５つ）の端子電極１４，１５，１６，１７，１８が形成されている。複数の端子電極１４～１８は、平面視において側面５Ｄ側の領域にそれぞれ配置されている。複数の端子電極１４～１８は、側面５Ｄに沿って間隔を空けて配置されている。複数の端子電極１４～１８は、平面視において四角形状に形成されている。

複数の端子電極１４～１８は、ゲート端子電極１４、第１センス端子電極１５、第２センス端子電極１６、電流検出端子電極１７および開放端子電極１８を含む。ゲート端子電極１４は、アクティブ領域６（ＩＧＢＴ領域８）にゲート信号を伝達する。第１センス端子電極１５および第２センス端子電極１６は、センサ領域１１（感温デバイス）に電気信号を伝達する。電流検出端子電極１７は、アクティブ領域６の電流を検出し、外部に取り出すための電極である。開放端子電極１８は、電気的に浮遊状態に形成されている。

ゲート端子電極１４、第１センス端子電極１５、第２センス端子電極１６、電流検出端子電極１７および開放端子電極１８の配置は任意である。この形態では、開放端子電極１８、電流検出端子電極１７、ゲート端子電極１４、第１センス端子電極１５および第２センス端子電極１６が、側面５Ａ側から側面５Ｃ側に向けてこの順に配置されている。

ゲート端子電極１４には、ゲート配線１９が電気的に接続されている。ゲート配線１９は、ゲートフィンガーとも称される。ゲート配線１９は、外側領域７からアクティブ領域６に向けて延びている。ゲート配線１９は、ゲート端子電極１４に印加されたゲート信号をアクティブ領域６（ＩＧＢＴ領域８）に伝達する。

ゲート配線１９は、より具体的には、外側領域７に位置する第１領域１９ａおよびアクティブ領域６に位置する第２領域１９ｂを含む。第１領域１９ａは、ゲート端子電極１４に電気的に接続されている。第１領域１９ａは、この形態では、外側領域７の側面５Ｄ側の領域に選択的に引き回されている。

第２領域１９ｂは、アクティブ領域６に複数（この形態では５つ）形成されている。複数の第２領域１９ｂは、第１方向Ｘに沿って帯状に延び、第２方向Ｙに間隔を空けて形成されている。複数の第２領域１９ｂは、隣り合う２つのＲＣ－ＩＧＢＴ配列１２の間の領域にそれぞれ形成されている。

複数の第２領域１９ｂは、外側領域７の側面５Ｄ側の領域から側面５Ｂ側の領域に向けて延びている。複数の第２領域１９ｂは、アクティブ領域６および外側領域７の境界を横切っていてもよい。複数の第２領域１９ｂは、外側領域７において第１領域１９ａに連なっている。

ゲート端子電極１４に印加されたゲート信号は、第１領域１９ａを介して第２領域１９ｂに伝達される。これにより、第２領域１９ｂを介してアクティブ領域６（ＩＧＢＴ領域８）にゲート信号が伝達される。

第１センス端子電極１５には、第１センス配線２０が電気的に接続されている。第１センス配線２０は、外側領域７からセンサ領域１１に向けて延びている。第１センス配線２０は、第１センス端子電極１５に印加された電気信号をセンサ領域１１に伝達する。

第１センス配線２０は、より具体的には、外側領域７に位置する第１領域２０ａおよびアクティブ領域６に位置する第２領域２０ｂを含む。第１領域２０ａは、第１センス端子電極１５に電気的に接続されている。第１領域２０ａは、この形態では、外側領域７の側面５Ｄ側の領域に選択的に引き回されている。

第２領域２０ｂは、センサ領域１１が形成された隣り合う２つのＲＣ－ＩＧＢＴ配列１２の間の領域に形成されている。第２領域２０ｂは、外側領域７からセンサ領域１１に向けて第１方向Ｘに沿って帯状に延びている。第２領域２０ｂは、センサ領域１１において感温デバイスに電気的に接続されている。第２領域２０ｂは、外側領域７において第１領域２０ａに連なっている。

第１センス端子電極１５に印加された電気信号は、第１領域２０ａを介して第２領域２１ｂに伝達される。これにより、第２領域２１ｂを介してセンサ領域１１に電気信号が伝達される。

第２センス端子電極１６には、第２センス配線２１が電気的に接続されている。第２センス配線２１は、外側領域７からセンサ領域１１に向けて延びている。第２センス配線２１は、第２センス端子電極１６に印加された電気信号をセンサ領域１１に伝達する。

第２センス配線２１は、より具体的には、外側領域７に位置する第１領域２１ａおよびアクティブ領域６に位置する第２領域２１ｂを含む。第１領域２１ａは、第２センス端子電極１６に電気的に接続されている。第１領域２１ａは、この形態では、外側領域７の側面５Ｄ側の領域に選択的に引き回されている。

第２領域２１ｂは、センサ領域１１が形成された隣り合う２つのＲＣ－ＩＧＢＴ配列１２の間の領域に形成されている。第２領域２１ｂは、外側領域７からセンサ領域１１に向けて第１方向Ｘに沿って帯状に延びている。第２領域２１ｂは、センサ領域１１において感温デバイスに電気的に接続されている。第２領域２１ｂは、外側領域７において第１領域２１ａに連なっている。

第２センス端子電極１６に印加された電気信号は、第１領域２１ａを介して第２領域２１ｂに伝達される。これにより、第２領域２１ｂを介してセンサ領域１１に電気信号が伝達される。

センサ領域１１が形成された隣り合う２つのＲＣ－ＩＧＢＴ配列１２の間の領域には、ゲート配線１９、第１センス配線２０および第２センス配線２１が形成されている。ゲート配線１９、第１センス配線２０および第２センス配線２１は、隣り合う２つのＲＣ－ＩＧＢＴ配列１２の間の領域を平行に延びている。

このような構造によれば、センサ領域１１を含むアクティブ領域６において、配線形成面積の低減を図ることができる。つまり、配線形成面積の低減によって、アクティブ領域６の拡張を図ることができる。

図７は、図３に示すVII-VII線に沿う断面図である。図８は、図４に示すVIII-VIII線に沿う断面図である。図９は、図５に示すIX-IX線に沿う断面図である。図１０は、図６に示すX-X線に沿う断面図である。

図１１は、図４に示すXI-XI線に沿う断面図である。図１２は、図５に示すXII-XII線に沿う断面図である。図１３は、図６に示すXIII-XIII線に沿う断面図である。以下では、必要に応じて、図１～図６も参照する。

図７～図１３を参照して、半導体層２は、ｎ^－型の半導体基板３１を含む単層構造を有している。半導体基板３１は、ＦＺ(Floating Zone)法を経て形成されたシリコン製のＦＺ基板であってもよい。半導体基板３１は、ドリフト層として形成されている。

半導体基板３１のｎ型不純物濃度は、４×１０^１３ｃｍ^－３以上２×１０^１４ｃｍ^－３以下であってもよい。半導体基板３１の厚さは、５０μｍ以上２００μｍ以下であってもよい。半導体基板３１の厚さは、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、または、１５０μｍ以上２００μｍ以下であってもよい。

半導体装置１は、第２主面４の上に形成されたコレクタ端子電極３２を含む。コレクタ端子電極３２は、第２主面４に電気的に接続されている。コレクタ端子電極３２は、第２主面４との間でオーミック接触を形成している。コレクタ端子電極３２は、アクティブ領域６にコレクタ信号を伝達する。

半導体装置１は、第２主面４の表層部に形成されたｎ型のバッファ層３３を含む。バッファ層３３は、第２主面４の表層部の全域に形成されていてもよい。バッファ層３３のｎ型不純物濃度は、半導体基板３１のｎ型不純物濃度を超えている。バッファ層３３のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であってもよい。

バッファ層３３の厚さは、０．５μｍ以上３０μｍ以下であってもよい。バッファ層３３の厚さは、０．５μｍ以上５μｍ以下、５μｍ以上１０μｍ以下、１０μｍ以上１５μｍ以下、１５μｍ以上２０μｍ以下、２０μｍ以上２５μｍ以下、または、２５μｍ以上３０μｍ以下であってもよい。

図３、図４、図７および図８を参照して、各ＩＧＢＴ領域８は、第２主面４の表層部に形成されたｐ型のコレクタ領域３４を含む。コレクタ領域３４は、より具体的には、バッファ層３３において第２主面４側の表層部に形成されている。コレクタ領域３４は、第２主面４から露出している。コレクタ領域３４は、コレクタ端子電極３２との間でオーミック接触を形成している。コレクタ領域３４のｐ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。

各ＩＧＢＴ領域８は、第１主面３に形成されたＦＥＴ構造３５を含む。各ＩＧＢＴ領域８は、この形態では、トレンチゲート型のＦＥＴ構造３５を含む。ＦＥＴ構造３５は、第１主面３に形成されたトレンチゲート構造３６を含む。図３および図４では、トレンチゲート構造３６がハッチングによって示されている。

この形態では、複数のトレンチゲート構造３６が、ＩＧＢＴ領域８において第１方向Ｘに間隔を空けて形成されている。複数のトレンチゲート構造３６は、平面視において第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数のトレンチゲート構造３６は、全体としてストライプ状に形成されている。各トレンチゲート構造３６は、第２方向Ｙに関して、一方側の一端部および他方側の他端部を有している。

第１方向Ｘに隣り合う２つのトレンチゲート構造３６の間の距離は、１μｍ以上８μｍ以下であってもよい。トレンチゲート構造３６の間の距離は、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、６μｍ以上７μｍ以下、または、７μｍ以上８μｍ以下であってもよい。

ＦＥＴ構造３５は、第１主面３に形成された第１外側トレンチゲート構造３７および第２外側トレンチゲート構造３８を含む。第１外側トレンチゲート構造３７は、第１方向Ｘに沿って延びている。第１外側トレンチゲート構造３７は、各トレンチゲート構造３６の一端部に接続されている。第２外側トレンチゲート構造３８は、第１方向Ｘに沿って延びている。第２外側トレンチゲート構造３８は、各トレンチゲート構造３６の他端部に接続されている。

第１外側トレンチゲート構造３７および第２外側トレンチゲート構造３８は、複数のトレンチゲート構造３６との間で、１つのトレンチゲート構造を形成している。第１外側トレンチゲート構造３７および第２外側トレンチゲート構造３８は、延びる方向が異なる点を除いてトレンチゲート構造３６と同一の構造を有している。以下、トレンチゲート構造３６について説明し、第１外側トレンチゲート構造３７の構造および第２外側トレンチゲート構造３８についての説明は省略する。

図８を参照して、各トレンチゲート構造３６は、ゲートトレンチ３９、ゲート絶縁層４０およびゲート電極４１を含む。ゲートトレンチ３９は、第１主面３に形成されている。ゲートトレンチ３９は、側壁および底壁を含む。ゲートトレンチ３９の側壁は、第１主面３に対して垂直に形成されていてもよい。

ゲートトレンチ３９の側壁は、第１主面３から底壁に向かって下り傾斜していてもよい。つまり、ゲートトレンチ３９は、開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。ゲートトレンチ３９の底壁は、第１主面３に対して平行に形成されていてもよい。ゲートトレンチ３９の底壁は、第２主面４に向かう湾曲状に形成されていてもよい。

ゲートトレンチ３９は、開口エッジ部および底壁エッジ部を含む。ゲートトレンチ３９の開口エッジ部は、ゲートトレンチ３９の側壁および第１主面３を接続している。ゲートトレンチ３９の底壁エッジ部は、ゲートトレンチ３９の側壁および底壁を接続している。

ゲートトレンチ３９の開口エッジ部は、第１主面３からゲートトレンチ３９の側壁に向かって下り傾斜した傾斜部を有している。ゲートトレンチ３９の開口エッジ部は、第２主面４に向かって窪んだ湾曲状に形成されている。これにより、ゲートトレンチ３９の開口側には、底壁側の開口幅よりも広い開口幅を有する幅広部が形成されている。

ゲートトレンチ３９の開口エッジ部は、ゲートトレンチ３９の内方に向かう湾曲状に形成されていてもよい。ゲートトレンチ３９の底壁エッジ部は、第２主面４に向かう湾曲状に形成されていてもよい。

ゲートトレンチ３９の深さは、３μｍ以上７μｍ以下であってもよい。ゲートトレンチ３９の深さは、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、または、６μｍ以上７μｍ以下であってもよい。

ゲートトレンチ３９の幅は、０．５μｍ以上３μｍ以下であってもよい。ゲートトレンチ３９の幅は、ゲートトレンチ３９の第１方向Ｘの幅である。ゲートトレンチ３９の幅は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。

ゲート絶縁層４０は、ゲートトレンチ３９の内壁に沿って膜状に形成されている。ゲート絶縁層４０は、ゲートトレンチ３９内においてリセス空間を区画している。ゲート絶縁層４０は、酸化シリコン層を含む。ゲート絶縁層４０は、酸化シリコン層に代えてまたはこれに加えて、窒化シリコン層を含んでいてもよい。

ゲート絶縁層４０は、第１領域４０ａ、第２領域４０ｂおよび第３領域４０ｃを含む。第１領域４０ａは、ゲートトレンチ３９の側壁を被覆している。第２領域４０ｂは、ゲートトレンチ３９の底壁を被覆している。第３領域４０ｃは、ゲートトレンチ３９の開口エッジ部を被覆している。

第２領域２０ｂの厚さは、第１領域４０ａの厚さ以上であってもよい。第２領域４０ｂの厚さは、第１領域４０ａの厚さを超えていてもよい。第３領域４０ｃの厚さは、第１領域４０ａの厚さ以上であってもよい。第３領域４０ｃの厚さは、第１領域４０ａの厚さを超えていてもよい。

第３領域４０ｃは、ゲートトレンチ３９の開口エッジ部においてゲートトレンチ３９の内方に向けて膨出した膨出部を含む。第３領域４０ｃは、ゲートトレンチ３９の内方に向かう湾曲状に張り出している。第３領域４０ｃは、ゲートトレンチ３９の開口エッジ部においてゲートトレンチ３９の開口を狭めている。むろん、一様な厚さを有するゲート絶縁層４０が、ゲートトレンチ３９の内壁に形成されていてもよい。

ゲート電極４１は、ゲート絶縁層４０を挟んでゲートトレンチ３９に埋め込まれている。ゲート電極４１は、より具体的には、ゲートトレンチ３９においてゲート絶縁層４０によって区画されたリセス空間に埋め込まれている。ゲート電極４１は、ゲート信号によって制御される。

ゲート電極４１は、断面視において法線方向Ｚに沿って延びる壁状に形成されている。ゲート電極４１は、ゲートトレンチ３９の開口側に位置する上端部を有している。ゲート電極４１の上端部は、第１主面３に対してゲートトレンチ３９の底壁側に位置している。

ゲート電極４１の上端部は、ゲート絶縁層４０の第３領域４０ｃに沿って括れた括れ部を有している。ゲート電極４１の上端部には、ゲートトレンチ３９の底壁に向かう窪みが形成されている。ゲート電極４１の上端部の窪みは、ゲートトレンチ３９の底壁に向かう先細り形状に形成されている。

ＦＥＴ構造３５は、第１主面３の表層部に形成されたｐ型のボディ領域４５を含む。ボディ領域４５のｐ型不純物濃度は、１×１０^１７ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。この形態では、複数のボディ領域４５が、トレンチゲート構造３６の両サイドにそれぞれ形成されている。

ボディ領域４５は、平面視においてトレンチゲート構造３６に沿って延びる帯状に形成されている。ボディ領域４５は、ゲートトレンチ３９の側壁から露出している。ボディ領域４５の底部は、法線方向Ｚに関して、第１主面３およびゲートトレンチ３９の底壁の間の深さ位置に形成されている。

ＦＥＴ構造３５は、ボディ領域４５の表層部に形成されたｎ^＋型のエミッタ領域４６を含む。エミッタ領域４６のｎ型不純物濃度は、半導体層２のｎ型不純物濃度を超えている。エミッタ領域４６のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

この形態では、複数のエミッタ領域４６が、トレンチゲート構造３６の両サイドにそれぞれ形成されている。エミッタ領域４６は、平面視においてトレンチゲート構造３６に沿って延びる帯状に形成されている。エミッタ領域４６は、第１主面３から露出している。エミッタ領域４６は、ゲートトレンチ３９の側壁から露出している。エミッタ領域４６の底部は、法線方向Ｚに関して、ゲート電極４１の上端部およびボディ領域４５の底部の間の深さ位置に形成されている。

ＦＥＴ構造３５は、この形態では、半導体層２においてボディ領域４５に対して第２主面４側の領域に形成されたｎ^＋型のキャリアストレージ領域４７を含む。キャリアストレージ領域４７のｎ型不純物濃度は、半導体層２のｎ型不純物濃度を超えている。キャリアストレージ領域４７のｎ型不純物濃度は、エミッタ領域４６のｎ型不純物濃度未満である。キャリアストレージ領域４７のｎ型不純物濃度は、１×１０^１５ｃｍ^－３以上１×１０^１７ｃｍ^－３以下であってもよい。

この形態では、複数のキャリアストレージ領域４７が、トレンチゲート構造３６の両サイドにそれぞれ形成されている。キャリアストレージ領域４７は、平面視においてトレンチゲート構造３６に沿って延びる帯状に形成されている。キャリアストレージ領域４７は、ゲートトレンチ３９の側壁から露出している。キャリアストレージ領域４７の底部は、法線方向Ｚに関して、ボディ領域４５の底部およびゲートトレンチ３９の底壁の間の深さ位置に形成されている。

キャリアストレージ領域４７は、半導体層２に供給された正孔（キャリア）がボディ領域４５に引き戻される（排出）されるのを抑制する。これにより、半導体層２においてＦＥＴ構造３５の直下の領域に正孔が蓄積され、オン抵抗の低減およびオン電圧の低減が図られる。

ＦＥＴ構造３５は、この形態では、第１主面３に形成されたエミッタトレンチ４８を含む。この形態では、複数のエミッタトレンチ４８が、トレンチゲート構造３６の両サイドにそれぞれ形成されている。エミッタトレンチ４８は、トレンチゲート構造３６から第１方向Ｘに間隔を空けて形成されている。エミッタトレンチ４８は、平面視においてトレンチゲート構造３６に沿って帯状に延びている。

エミッタトレンチ４８は、エミッタ領域４６を露出させている。エミッタトレンチ４８は、エミッタ領域４６を貫通していてもよい。第２方向Ｙに関して、エミッタトレンチ４８の長さは、トレンチゲート構造３６の長さ以下である。エミッタトレンチ４８の長さは、トレンチゲート構造３６の長さ未満であることが好ましい。

ＦＥＴ構造３５は、ボディ領域４５においてエミッタトレンチ４８の底壁に沿う領域に形成されたｐ^＋型のコンタクト領域４９を含む。コンタクト領域４９のｐ型不純物濃度は、ボディ領域４５のｐ型不純物濃度を超えている。コンタクト領域４９のｐ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

コンタクト領域４９は、エミッタトレンチ４８の底壁から露出している。コンタクト領域４９は、平面視においてエミッタトレンチ４８に沿って帯状に延びている。コンタクト領域４９の底部は、法線方向Ｚに関して、エミッタトレンチ４８の底壁およびボディ領域４５の底部の間の深さ位置に形成されている。

ＦＥＴ構造３５では、ゲート電極４１が、ゲート絶縁層４０を挟んでボディ領域４５およびエミッタ領域４６に対向している。ゲート電極４１は、この形態では、ゲート絶縁層４０を挟んでキャリアストレージ領域４７にも対向している。ボディ領域４５においてエミッタ領域４６およびキャリアストレージ領域４７の間の領域に、ＩＧＢＴのチャネルが形成される。チャネルのオンオフは、ゲート信号によって制御される。

図４および図８を参照して、半導体装置１は、ＩＧＢＴ領域８において第１主面３に形成された領域分離構造５０を含む。領域分離構造５０は、ＦＥＴ構造３５を他の領域から区画している。領域分離構造５０は、第１主面３においてＦＥＴ構造３５に隣り合う領域に形成されている。

この形態では、複数の領域分離構造５０が、ＦＥＴ構造３５の両サイドにそれぞれ形成されている。領域分離構造５０は、より具体的には、隣り合う複数のＦＥＴ構造３５の間の領域にそれぞれ形成されている。これにより、複数のＦＥＴ構造３５は、領域分離構造５０によってそれぞれ分離されている。

領域分離構造５０は、この形態では、ＦＥＴ構造３５との間でＩＥ（Injection Enhanced：キャリア注入促進）構造５１を形成している。ＩＥ構造５１では、複数のＦＥＴ構造３５が領域分離構造５０によって離間させられた態様で配置される。領域分離構造５０は、半導体層２に注入された正孔は、領域分離構造５０を迂回してＦＥＴ構造３５に流れ込む。すなわち、領域分離構造５０は、正孔の移動を制限する。これにより、半導体層２においてＦＥＴ構造３５の直下の領域に正孔が蓄積され、正孔の密度が高められる。その結果、オン抵抗の低減およびオン電圧の低減が図られる。

各領域分離構造５０は、より具体的には、第１主面３の表層部においてＦＥＴ構造３５に隣り合う領域に形成されたｐ^＋型のフローティング領域５２を含む。フローティング領域５２は、電気的に浮遊状態に形成されている。

フローティング領域５２のｐ型不純物濃度は、ボディ領域４５のｐ型不純物濃度以上であってもよい。フローティング領域５２のｐ型不純物濃度は、ボディ領域４５のｐ型不純物濃度を超えていてもよい。フローティング領域５２のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。フローティング領域５２のｐ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であることが好ましい。

フローティング領域５２は、平面視においてＦＥＴ構造３５に沿って延びる帯状に形成されている。第２方向Ｙに関して、フローティング領域５２の長さは、ゲートトレンチ３９の長さ未満であることが好ましい。

フローティング領域５２の底部は、法線方向Ｚに関して、ボディ領域４５の底部および第２主面４の間の深さ位置に形成されている。フローティング領域５２の底部は、より具体的には、キャリアストレージ領域４７の底部および第２主面４の間の深さ位置に形成されている。フローティング領域５２の底部は、この形態では、ゲートトレンチ３９の底壁および第２主面４の間の深さ位置に形成されている。

各領域分離構造５０は、フローティング領域５２をＦＥＴ構造３５から区画する領域分離トレンチ構造５３を含む。領域分離トレンチ構造５３は、平面視においてフローティング領域５２を取り囲む環状（この形態では四角環状）に形成されている。

領域分離トレンチ構造５３は、領域分離トレンチ５４、領域分離絶縁層５５および領域分離電極層５６を含む。領域分離トレンチ５４は、第１主面３に形成されている。領域分離トレンチ５４は、側壁および底壁を含む。領域分離トレンチ５４の側壁は、第１主面３に対して垂直に形成されていてもよい。領域分離トレンチ５４の側壁は、第１主面３から底壁に向かって下り傾斜していてもよい。つまり、領域分離トレンチ５４は、開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。

領域分離トレンチ５４の側壁は、ＦＥＴ構造３５に面する外壁およびフローティング領域５２に面する内壁を含む。領域分離トレンチ５４の外壁は、エミッタ領域４６、ボディ領域４５およびキャリアストレージ領域４７を露出させている。領域分離トレンチ５４の内壁は、フローティング領域５２を露出させている。

領域分離トレンチ５４の底壁は、第１主面３に対して平行に形成されていてもよい。領域分離トレンチ５４の底壁は、第２主面４に向かう湾曲状に形成されていてもよい。領域分離トレンチ５４の底壁は、フローティング領域５２の底部によって被覆されている。つまり、フローティング領域５２は、領域分離トレンチ５４の底壁を被覆する被覆部を有している。

領域分離トレンチ５４は、開口エッジ部および底壁エッジ部を含む。領域分離トレンチ５４の開口エッジ部は、領域分離トレンチ５４の側壁および第１主面３を接続している。領域分離トレンチ５４の底壁エッジ部は、領域分離トレンチ５４の側壁および底壁を接続している。

領域分離トレンチ５４の開口エッジ部は、第１主面３から領域分離トレンチ５４の側壁に向かって下り傾斜した傾斜部を有している。領域分離トレンチ５４の開口エッジ部は、第２主面４に向かって窪んだ湾曲状に形成されている。これにより、領域分離トレンチ５４の開口側には、底壁側の開口幅よりも広い開口幅を有する幅広部が形成されている。

領域分離トレンチ５４の開口エッジ部は、領域分離トレンチ５４の内方に向かう湾曲状に形成されていてもよい。領域分離トレンチ５４の底壁エッジ部は、第２主面４に向かう湾曲状に形成されていてもよい。

領域分離トレンチ５４の深さは、３μｍ以上７μｍ以下であってもよい。領域分離トレンチ５４の深さは、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、または、６μｍ以上７μｍ以下であってもよい。領域分離トレンチ５４の深さは、ゲートトレンチ３９の深さと等しくてもよい。

領域分離トレンチ５４の幅は、０．５μｍ以上３μｍ以下であってもよい。領域分離トレンチ５４の幅は、領域分離トレンチ５４の第１方向Ｘの幅である。領域分離トレンチ５４の幅は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。領域分離トレンチ５４の幅は、ゲートトレンチ３９の幅と等しくてもよい。

領域分離絶縁層５５は、領域分離トレンチ５４の内壁に沿って膜状に形成されている。領域分離絶縁層５５は、領域分離トレンチ５４内においてリセス空間を区画している。領域分離絶縁層５５は、この形態では、酸化シリコン層を含む。領域分離絶縁層５５は、酸化シリコン層に代えてまたはこれに加えて、窒化シリコン層を含んでいてもよい。

領域分離絶縁層５５は、第１領域５５ａ、第２領域５５ｂおよび第３領域５５ｃを含む。第１領域５５ａは、領域分離トレンチ５４の側壁を被覆している。第２領域５５ｂは、領域分離トレンチ５４の底壁を被覆している。第３領域５５ｃは、領域分離トレンチ５４の開口エッジ部を被覆している。

第２領域２０ｂの厚さは、第１領域５５ａの厚さ以上であってもよい。第２領域５５ｂの厚さは、第１領域５５ａの厚さを超えていてもよい。第３領域５５ｃの厚さは、第１領域５５ａの厚さ以上であってもよい。第３領域５５ｃの厚さは、第１領域５５ａの厚さを超えていてもよい。

第３領域５５ｃは、領域分離トレンチ５４の開口エッジ部において領域分離トレンチ５４の内方に向けて膨出した膨出部を含む。第３領域５５ｃは、領域分離トレンチ５４の内方に向かう湾曲状に張り出している。第３領域５５ｃは、領域分離トレンチ５４の開口エッジ部において領域分離トレンチ５４の開口を狭めている。むろん、一様な厚さを有する領域分離絶縁層５５が、領域分離トレンチ５４の内壁に形成されていてもよい。

領域分離電極層５６は、領域分離絶縁層５５を挟んで領域分離トレンチ５４に埋め込まれている。領域分離電極層５６は、より具体的には、領域分離トレンチ５４において領域分離絶縁層５５によって区画されたリセス空間に埋め込まれている。領域分離電極層５６は、エミッタ信号によって制御される。

領域分離電極層５６は、断面視において法線方向Ｚに沿って延びる壁状に形成されている。領域分離電極層５６は、領域分離トレンチ５４の開口側に位置する上端部を有している。領域分離電極層５６の上端部は、第１主面３に対して領域分離トレンチ５４の底壁側に位置している。

領域分離電極層５６の上端部は、領域分離絶縁層５５の第３領域５５ｃに沿って括れた括れ部を有している。領域分離電極層５６の上端部には、領域分離トレンチ５４の底壁に向かう窪みが形成されている。領域分離電極層５６の上端部の窪みは、領域分離トレンチ５４の底壁に向かう先細り形状に形成されている。

図３、図５、図７および図９を参照して、各ダイオード領域９は、第２主面４の表層部に形成されたｎ^＋型のカソード領域６１を含む。カソード領域６１は、より具体的には、バッファ層３３において第２主面４側の表層部に形成されている。カソード領域６１は、第２主面４から露出している。カソード領域６１は、コレクタ端子電極３２との間でオーミック接触を形成している。

カソード領域６１のｎ型不純物濃度は、半導体層２のｎ型不純物濃度を超えている。カソード領域６１のｎ型不純物濃度は、さらにバッファ層３３のｎ型不純物濃度を超えている。カソード領域６１のｎ型不純物濃度は、１×１０^１９ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。

カソード領域６１は、第２方向Ｙに沿う辺においてコレクタ領域３４に電気的に接続されている。カソード領域６１は、この形態では、コレクタ領域３４に取り囲まれている。つまり、カソード領域６１は、第１方向Ｘに沿う辺および第２方向Ｙに沿う辺においてコレクタ領域３４に電気的に接続されている。コレクタ領域３４は、第２主面４の表層部においてカソード領域６１以外の領域の全域に形成されていてもよい。

各ダイオード領域９は、第１主面３の表層部に形成されたｐ型のアノード領域６２を含む。アノード領域６２は、エミッタ信号によって制御される。アノード領域６２のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^１８ｃｍ^－３以下であってもよい。アノード領域６２のｐ型不純物濃度は、ボディ領域４５のｐ型不純物濃度と等しくてもよい。アノード領域６２のｐ型不純物濃度は、ボディ領域４５のｐ型不純物濃度未満であってもよい。

この形態では、複数のアノード領域６２が、平面視において第１方向Ｘに沿って間隔を空けて形成されている。複数のアノード領域６２は、平面視において第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数のアノード領域６２は、全体としてストライプ状に形成されている。アノード領域６２は、法線方向Ｚにカソード領域６１に重なる領域に形成されている。この形態では、全てのアノード領域６２が、法線方向Ｚにカソード領域６１に重なっている。

アノード領域６２は、半導体層２との間でｐｎ接合を形成する。これにより、アノード領域６２をアノードとし、半導体層２（カソード領域６１）をカソードとするｐｎ接合ダイオードＤが形成されている。

第２方向Ｙに関して、アノード領域６２の長さは、トレンチゲート構造３６の長さ以下であってもよい。アノード領域６２の長さは、トレンチゲート構造３６の長さ未満であることが好ましい。

第１方向Ｘに隣り合う２つのアノード領域６２の間の距離は、０．５μｍ以上３μｍ以下であってもよい。アノード領域６２の間の距離は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。

各ダイオード領域９は、アノード領域６２を他の領域から区画するアノード分離構造６３を含む。各ダイオード領域９は、より具体的には、複数のアノード領域６２をそれぞれ区画する複数のアノード分離構造６３を含む。図３および図５では、アノード分離構造６３がハッチングによって示されている。

複数のアノード分離構造６３は、隣り合う複数のアノード領域６２の間の領域にそれぞれ形成されている。複数のアノード分離構造６３は、より具体的には、平面視においてアノード領域６２を取り囲む環状（この形態では四角環状）にそれぞれ形成されている。

一方のアノード領域６２を区画するアノード分離構造６３および他方のアノード領域６２を区画するアノード分離構造６３は、隣り合う複数のアノード領域６２の間の領域において一体的に形成されている。

各アノード分離構造６３は、アノード分離トレンチ６４、アノード分離絶縁層６５およびアノード分離電極層６６を含む。アノード分離トレンチ６４は、第１主面３に形成されている。アノード分離トレンチ６４は、側壁および底壁を含む。アノード分離トレンチ６４の側壁は、第１主面３に対して垂直に形成されていてもよい。アノード分離トレンチ６４の側壁は、第１主面３から底壁に向かって下り傾斜していてもよい。アノード分離トレンチ６４は、開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。

アノード分離トレンチ６４の底壁は、第１主面３に対して平行に形成されていてもよい。アノード分離トレンチ６４の底壁は、第２主面４に向かう湾曲状に形成されていてもよい。

アノード分離トレンチ６４は、開口エッジ部および底壁エッジ部を含む。アノード分離トレンチ６４の開口エッジ部は、アノード分離トレンチ６４の側壁および第１主面３を接続している。アノード分離トレンチ６４の底壁エッジ部は、アノード分離トレンチ６４の側壁および底壁を接続している。

アノード分離トレンチ６４の開口エッジ部は、第１主面３からアノード分離トレンチ６４の側壁に向かって下り傾斜した傾斜部を有している。アノード分離トレンチ６４の開口エッジ部は、第２主面４に向かって窪んだ湾曲状に形成されている。これにより、アノード分離トレンチ６４の開口側には、底壁側の開口幅よりも広い開口幅を有する幅広部が形成されている。

アノード分離トレンチ６４の開口エッジ部は、アノード分離トレンチ６４の内方に向かう湾曲状に形成されていてもよい。アノード分離トレンチ６４の底壁エッジ部は、第２主面４に向かう湾曲状に形成されていてもよい。

アノード分離トレンチ６４の深さは、３μｍ以上７μｍ以下であってもよい。アノード分離トレンチ６４の深さは、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、または、６μｍ以上７μｍ以下であってもよい。アノード分離トレンチ６４の深さは、ゲートトレンチ３９の深さと等しくてもよい。アノード分離トレンチ６４の深さは、領域分離トレンチ５４の深さと等しくてもよい。

アノード分離トレンチ６４の幅は、０．５μｍ以上３μｍ以下であってもよい。アノード分離トレンチ６４の幅は、アノード分離トレンチ６４の第１方向Ｘの幅である。アノード分離トレンチ６４の幅は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。アノード分離トレンチ６４の幅は、ゲートトレンチ３９の幅と等しくてもよい。アノード分離トレンチ６４の幅は、領域分離トレンチ５４の幅と等しくてもよい。

アノード分離絶縁層６５は、アノード分離トレンチ６４の内壁に沿って膜状に形成されている。アノード分離絶縁層６５は、アノード分離トレンチ６４内においてリセス空間を区画している。アノード分離絶縁層６５は、この形態では、酸化シリコン層を含む。アノード分離絶縁層６５は、酸化シリコン層に代えてまたはこれに加えて、窒化シリコン層を含んでいてもよい。

アノード分離絶縁層６５においてアノード分離トレンチ６４の側壁を被覆する部分は、アノード分離トレンチ６４の開口側に位置する上端部を含む。アノード分離絶縁層６５の上端部は、第１主面３に対してアノード分離トレンチ６４の底壁側に位置している。

アノード分離絶縁層６５は、第１領域６５ａ、第２領域６５ｂおよび第３領域６５ｃを含む。第１領域６５ａは、アノード分離トレンチ６４の側壁を被覆している。第２領域６５ｂは、アノード分離トレンチ６４の底壁を被覆している。第２領域６５ｂは、アノード分離絶縁層６５の上端部を形成している。第３領域６５ｃは、この形態では、アノード分離トレンチ６４における第２方向Ｙの両端部において、アノード分離トレンチ６４の開口エッジ部を被覆している（図１２も併せて参照）。

第２領域６５ｂの厚さは、第１領域６５ａの厚さ以上であってもよい。第２領域６５ｂの厚さは、第１領域６５ａの厚さを超えていてもよい。第３領域６５ｃの厚さは、第１領域６５ａの厚さを超えていてもよい。第１領域６５ａにおいてアノード分離トレンチ６４の開口側に位置する部分は、アノード分離トレンチ６４の内方に向かって膨出していてもよい。

第３領域６５ｃは、アノード分離トレンチ６４の開口エッジ部においてアノード分離トレンチ６４の内方に向けて膨出した膨出部を含む。第３領域６５ｃは、アノード分離トレンチ６４の内方に向かって湾曲状に張り出している。第３領域６５ｃは、ゲートトレンチ３９の開口エッジ部においてアノード分離トレンチ６４の開口を狭めている。むろん、一様な厚さを有するアノード分離絶縁層６５が、アノード分離トレンチ６４の内壁に形成されていてもよい。

アノード分離電極層６６は、アノード分離絶縁層６５を挟んでアノード分離トレンチ６４に埋め込まれている。アノード分離電極層６６は、より具体的には、アノード分離トレンチ６４においてアノード分離絶縁層６５によって区画されたリセス空間に埋め込まれている。アノード分離電極層６６は、エミッタ信号によって制御される。

アノード分離電極層６６は、断面視において法線方向Ｚに沿って延びる壁状に形成されている。アノード分離電極層６６は、アノード分離トレンチ６４の開口側に位置する上端部を有している。アノード分離電極層６６の上端部は、第１主面３に対してアノード分離トレンチ６４の底壁側に位置している。

アノード分離電極層６６の上端部は、第１主面３側に向かう先細り形状に形成されている。アノード分離電極層６６の上端部には、アノード分離トレンチ６４の底壁に向かう窪みが形成されている。アノード分離電極層６６の窪みは、アノード分離トレンチ６４の底壁に向かう先細り形状に形成されている。

アノード分離トレンチ６４の開口側には、アノード分離トレンチ６４、アノード分離電極層６６およびアノード分離絶縁層６５によってリセス６７が区画されている。リセス６７は、より具体的には、アノード分離トレンチ６４内において、アノード分離トレンチ６４の側壁、アノード分離電極層６６の上端部およびアノード分離絶縁層６５の上端部によって区画されている。アノード分離トレンチ６４の幅広部は、リセス６７によって形成されている。アノード分離トレンチ６４の側壁（リセス６７の側壁）は、アノード領域６２を露出させている。

アノード領域６２の底部は、法線方向Ｚに関して、第１主面３およびアノード分離トレンチ６４の底壁の間の深さ位置に形成されている。つまり、アノード領域６２の底部は、法線方向Ｚに関して、第１主面３およびゲートトレンチ３９の底壁の間の深さ位置に形成されている。また、アノード領域６２の底部は、法線方向Ｚに関して、キャリアストレージ領域４７の底部に対して第１主面３側の領域に形成されている。

図３、図６、図７、図９および図１０を参照して、各境界領域１０は、第２主面４の表層部に形成されたコレクタ領域３４を含む。つまり、コレクタ領域３４は、第２主面４の表層部においてＩＧＢＴ領域８から境界領域１０に引き出され、カソード領域６１に接続されている。

各境界領域１０は、第１主面３の表層部に形成されたｐ^＋型のウェル領域７１を含む。ウェル領域７１は、エミッタ信号によって制御される。ウェル領域７１のｐ型不純物濃度は、１×１０^１６ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であってもよい。ウェル領域７１のｐ型不純物濃度は、１×１０^１８ｃｍ^－３以上１×１０^２０ｃｍ^－３以下であることが好ましい。

ウェル領域７１のｐ型不純物濃度は、ボディ領域４５のｐ型不純物濃度以上であってもよい。ウェル領域７１のｐ型不純物濃度は、ボディ領域４５のｐ型不純物濃度を超えていてもよい。ウェル領域７１のｐ型不純物濃度は、フローティング領域５２のｐ型不純物濃度と等しくてもよい。

この形態では、複数のウェル領域７１が、平面視において第１方向Ｘに沿って間隔を空けて形成されている。複数のウェル領域７１は、平面視において第２方向Ｙに沿って延びる帯状にそれぞれ形成されている。複数のウェル領域７１は、全体としてストライプ状に形成されている。複数のウェル領域７１は、法線方向Ｚに関して、コレクタ領域３４と重なる領域に形成されている。この形態では、全てのウェル領域７１が、法線方向Ｚにコレクタ領域３４に重なっている。

ウェル領域７１の底部は、法線方向Ｚに関して、キャリアストレージ領域４７の底部および第２主面４の間の深さ位置に形成されている。ウェル領域７１の底部は、この形態では、法線方向Ｚに関して、ゲートトレンチ３９の底壁および第２主面４の間の深さ位置に形成されている。

各ウェル領域７１は、第２方向Ｙに関して、一方側の一端部および他方側の他端部を有している。第２方向Ｙに関して、ウェル領域７１の長さは、トレンチゲート構造３６の長さ以下である。ウェル領域７１の長さは、トレンチゲート構造３６の長さ未満であることが好ましい。

第１方向Ｘに隣り合う２つのウェル領域７１の間の距離は、１μｍ以上１０μｍ以下であってもよい。ウェル領域７１の間の距離は、１μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、６μｍ以上７μｍ以下、７μｍ以上８μｍ以下、８μｍ以上９μｍ以下、または、９μｍ以上１０μｍ以下であってもよい。

各境界領域１０は、ウェル領域７１を区画するウェル分離構造７２を含む。図３、図５および図６では、ウェル分離構造７２がハッチングによって示されている。この形態では、複数のウェル領域７１をそれぞれ区画する複数のウェル分離構造７２が形成されている。複数のウェル分離構造７２は、平面視においてウェル領域７１を取り囲む環状（この形態では四角環状）にそれぞれ形成されている。

ウェル分離構造７２は、ウェル分離トレンチ７３、ウェル分離絶縁層７４およびウェル分離電極層７５を含む。ウェル分離トレンチ７３は、第１主面３に形成されている。ウェル分離トレンチ７３は、側壁および底壁を含む。

ウェル分離トレンチ７３の側壁は、第１主面３に対して垂直に形成されていてもよい。ウェル分離トレンチ７３の側壁は、第１主面３から底壁に向かって下り傾斜していてもよい。ウェル分離トレンチ７３は、開口面積が底面積よりも大きいテーパ形状に形成されていてもよい。

ウェル分離トレンチ７３の底壁は、第１主面３に対して平行に形成されていてもよい。ウェル分離トレンチ７３の底壁は、第２主面４に向かう湾曲状に形成されていてもよい。ウェル分離トレンチ７３の底壁は、ウェル領域７１の底部によって被覆されている。つまり、ウェル領域７１は、ウェル分離トレンチ７３の底壁を被覆する被覆部を有している。

ウェル分離トレンチ７３は、開口エッジ部および底壁エッジ部を含む。ウェル分離トレンチ７３の開口エッジ部は、ウェル分離トレンチ７３の側壁および第１主面３を接続している。ウェル分離トレンチ７３の底壁エッジ部は、ウェル分離トレンチ７３の側壁および底壁を接続している。

ウェル分離トレンチ７３の開口エッジ部は、第１主面３からウェル分離トレンチ７３の側壁に向かって下り傾斜した傾斜部を有している。ウェル分離トレンチ７３の開口エッジ部は、第２主面４に向かって窪んだ湾曲状に形成されている。これにより、ウェル分離トレンチ７３の開口側には、底壁側の開口幅よりも広い開口幅を有する幅広部が形成されている。

ウェル分離トレンチ７３の開口エッジ部は、ウェル分離トレンチ７３の内方に向かう湾曲状に形成されていてもよい。ウェル分離トレンチ７３の底壁エッジ部は、第２主面４に向かう湾曲状に形成されていてもよい。

ウェル分離トレンチ７３の深さは、３μｍ以上７μｍ以下であってもよい。ウェル分離トレンチ７３の深さは、３μｍ以上４μｍ以下、４μｍ以上５μｍ以下、５μｍ以上６μｍ以下、または、６μｍ以上７μｍ以下であってもよい。ウェル分離トレンチ７３の深さは、ゲートトレンチ３９の深さと等しくてもよい。ウェル分離トレンチ７３の深さは、領域分離トレンチ５４の深さと等しくてもよい。ウェル分離トレンチ７３の深さは、アノード分離トレンチ６４の深さと等しくてもよい。

ウェル分離トレンチ７３の幅は、０．５μｍ以上３μｍ以下であってもよい。ウェル分離トレンチ７３の幅は、ウェル分離トレンチ７３の第１方向Ｘの幅である。ウェル分離トレンチ７３の幅は、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、または、２．５μｍ以上３μｍ以下であってもよい。ウェル分離トレンチ７３の幅は、ゲートトレンチ３９の幅と等しくてもよい。ウェル分離トレンチ７３の幅は、領域分離トレンチ５４の幅と等しくてもよい。ウェル分離トレンチ７３の幅は、アノード分離トレンチ６４の幅と等しくてもよい。

ウェル分離絶縁層７４は、ウェル分離トレンチ７３の内壁に沿って膜状に形成されている。ウェル分離絶縁層７４は、ウェル分離トレンチ７３内においてリセス空間を区画している。ウェル分離絶縁層７４は、この形態では、酸化シリコン層を含む。ウェル分離絶縁層７４は、酸化シリコン層に代えてまたはこれに加えて、窒化シリコン層を含んでいてもよい。

ウェル分離絶縁層７４は、第１領域７４ａ、第２領域７４ｂおよび第３領域７４ｃを含む。第１領域７４ａは、ウェル分離トレンチ７３の側壁を被覆している。第２領域７４ｂは、ウェル分離トレンチ７３の底壁を被覆している。第３領域７４ｃは、ウェル分離トレンチ７３の開口エッジ部を被覆している。

第２領域７４ｂの厚さは、第１領域７４ａの厚さ以上であってもよい。第２領域７４ｂの厚さは、第１領域７４ａの厚さを超えていてもよい。第３領域７４ｃの厚さは、第１領域７４ａの厚さ以上であってもよい。第３領域７４ｃの厚さは、第１領域７４ａの厚さを超えていてもよい。

第３領域７４ｃは、ウェル分離トレンチ７３の開口エッジ部においてウェル分離トレンチ７３の内方に向けて膨出した膨出部を含む。第３領域７４ｃは、ウェル分離トレンチ７３の内方に向かう湾曲状に張り出している。第３領域７４ｃは、ウェル分離トレンチ７３の開口エッジ部においてウェル分離トレンチ７３の開口を狭めている。むろん、一様な厚さを有するウェル分離絶縁層７４が、ウェル分離トレンチ７３の内壁に形成されていてもよい。

ウェル分離電極層７５は、ウェル分離絶縁層７４を挟んでウェル分離トレンチ７３に埋め込まれている。ウェル分離電極層７５は、より具体的には、ウェル分離トレンチ７３においてウェル分離絶縁層７４によって区画されたリセス空間に埋め込まれている。ウェル分離電極層７５は、エミッタ信号によって制御される。

ウェル分離電極層７５は、断面視において法線方向Ｚに沿って延びる壁状に形成されている。ウェル分離電極層７５は、ウェル分離トレンチ７３の開口側に位置する上端部を有している。ウェル分離電極層７５の上端部は、第１主面３に対してウェル分離トレンチ７３の底壁側に位置している。

ウェル分離電極層７５の上端部は、ウェル分離絶縁層７４の第３領域７４ｃに沿って括れた括れ部を有している。ウェル分離電極層７５の上端部には、ウェル分離トレンチ７３の底壁に向かう窪みが形成されている。ウェル分離電極層７５の窪みは、ウェル分離トレンチ７３の底壁に向かう先細り形状に形成されている。

図７を参照して、各境界領域１０において、複数のウェル領域７１は、第１近接ウェル領域７１Ａおよび第２近接ウェル領域７１Ｂを含む。第１近接ウェル領域７１Ａは、ＩＧＢＴ領域８に最近接するウェル領域７１である。第２近接ウェル領域７１Ｂは、ダイオード領域９に最近接するウェル領域７１である。第２近接ウェル領域７１Ｂは、第１近接ウェル領域７１Ａとの間で境界領域１０を画定している。

第２近接ウェル領域７１Ｂは、この形態では、アノード分離構造６３を利用してアノード領域６２から区画されている。つまり、ダイオード領域９に最近接する領域に形成された境界領域分離構造７６は、この形態では、第２近接ウェル領域７１Ｂおよびアノード分離構造６３を含む。第２近接ウェル領域７１Ｂの全域は、法線方向Ｚにコレクタ領域３４と重なっている。むろん、第２近接ウェル領域７１Ｂは、ウェル分離構造７２によって他の領域から区画されていてもよい。

このように、各境界領域１０は、ウェル領域７１およびウェル分離構造７２を含む境界領域分離構造７６を含む。境界領域分離構造７６は、フローティング領域５２に代えてウェル領域７１を含む点を除いて、領域分離構造５０に対応した構造を有している。

各境界領域１０は、境界領域分離構造７６に隣り合う領域に形成された境界ＦＥＴ構造７７を含む。この形態では、複数の境界ＦＥＴ構造７７が、境界領域分離構造７６の両サイドにそれぞれ形成されている。複数の境界ＦＥＴ構造７７は、複数の境界領域分離構造７６の間の領域にそれぞれ形成されている。これにより、複数の境界ＦＥＴ構造７７は、境界領域分離構造７６によって分離されている。

境界ＦＥＴ構造７７は、ＦＥＴ構造３５に対応した構造を有している。つまり、境界ＦＥＴ構造７７は、ＦＥＴ構造３５と同様に、トレンチゲート構造３６、ボディ領域４５、エミッタ領域４６、キャリアストレージ領域４７、エミッタトレンチ４８およびコンタクト領域４９を含む。境界ＦＥＴ構造７７の具体的な説明については、ＦＥＴ構造３５の説明が準用されるものとする。境界ＦＥＴ構造７７においてＦＥＴ構造３５に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

ウェル分離トレンチ７３は、境界ＦＥＴ構造７７に面する外壁およびウェル領域７１に面する内壁を含む。ウェル分離トレンチ７３の外壁は、エミッタ領域４６、ボディ領域４５およびキャリアストレージ領域４７を露出させている。ウェル分離トレンチ７３の内壁は、ウェル領域７１を露出させている。

図７～図１０を参照して、半導体装置１は、第１主面３の上に形成された主面絶縁層７９を含む。主面絶縁層７９は、第１主面３に沿って膜状に形成されている。主面絶縁層７９は、第１主面３を選択的に被覆している。主面絶縁層７９は、より具体的には、ＩＧＢＴ領域８、ダイオード領域９および境界領域１０を選択的に被覆している。

主面絶縁層７９は、この形態では、酸化シリコン層を含む。主面絶縁層７９は、酸化シリコン層に代えてまたはこれに加えて、窒化シリコン層を含んでいてもよい。主面絶縁層７９は、ゲート絶縁層４０、領域分離絶縁層５５、アノード分離絶縁層６５およびウェル分離絶縁層７４に連なっている。

図１１を参照して、ＩＧＢＴ領域８のゲート電極４１は、ゲートトレンチ３９から第１主面３の上に引き出されたゲート引き出し部４１ａを有している。ゲート引き出し部４１ａは、より具体的には、第１外側トレンチゲート構造３７（第２外側トレンチゲート構造３８）のゲートトレンチ３９から主面絶縁層７９の上に引き出されている。ゲート引き出し部４１ａは、第２方向Ｙに沿って引き出されている。

ゲート引き出し部４１ａは、ゲート配線１９に電気的に接続される。ゲート端子電極１４に印加されたゲート信号は、ゲート配線１９およびゲート引き出し部４１ａを介してゲート電極４１に伝達される。

図１１を参照して、領域分離構造５０の領域分離電極層５６は、領域分離トレンチ５４から第１主面３の上に引き出された分離引き出し部５６ａを有している。分離引き出し部５６ａは、より具体的には、領域分離トレンチ５４から主面絶縁層７９の上に引き出されている。分離引き出し部５６ａは、第２方向Ｙに沿って引き出されている。

分離引き出し部５６ａは、エミッタ端子電極１３に電気的に接続される。分離引き出し部５６ａに印加されたエミッタ信号は、分離引き出し部５６ａを介して領域分離電極層５６に伝達される。

図１２を参照して、アノード分離構造６３のアノード分離電極層６６は、アノード分離トレンチ６４から第１主面３の上に引き出されたアノード引き出し部６６ａを有している。アノード引き出し部６６ａは、より具体的には、アノード分離トレンチ６４から主面絶縁層７９の上に引き出されている。アノード引き出し部６６ａは、第２方向Ｙに沿って引き出されている。

アノード引き出し部６６ａは、エミッタ端子電極１３に電気的に接続される。アノード引き出し部６６ａに印加されたエミッタ信号は、アノード引き出し部６６ａを介してアノード分離電極層６６に伝達される。

図１３を参照して、ウェル分離構造７２のウェル分離電極層７５は、ウェル分離トレンチ７３から第１主面３の上に引き出されたウェル引き出し部７５ａを有している。ウェル引き出し部７５ａは、より具体的には、ウェル分離トレンチ７３から主面絶縁層７９の上に引き出されている。ウェル引き出し部７５ａは、第２方向Ｙに沿って引き出されている。

ウェル引き出し部７５ａは、エミッタ端子電極１３に電気的に接続される。ウェル引き出し部７５ａに印加されたエミッタ信号は、ウェル引き出し部７５ａを介してウェル分離電極層７５に伝達される。

図７～図１０を参照して、半導体装置１は、第１主面３の上に形成された層間絶縁層８０を含む。層間絶縁層８０は、より具体的には、主面絶縁層７９の上に形成されている。層間絶縁層８０は、第１主面３に沿って膜状に形成されている。層間絶縁層８０は、第１主面３を選択的に被覆している。層間絶縁層８０は、より具体的には、ＩＧＢＴ領域８、ダイオード領域９および境界領域１０を選択的に被覆している。

層間絶縁層８０は、酸化シリコンまたは窒化シリコンを含んでいてもよい。層間絶縁層８０は、酸化シリコンの一例としてのＰＳＧ（Phosphor Silicate Glass）および／またはＢＰＳＧ（Boron Phosphor Silicate Glass）を含んでいてもよい。

層間絶縁層８０は、この形態では、第１主面３側からこの順に積層された第１層間絶縁層８１および第２層間絶縁層８２を含む積層構造を有している。第１層間絶縁層８１は、ＰＳＧまたはＢＰＳＧを含んでいてもよい。第２層間絶縁層８２は、第１層間絶縁層８１とは異なる絶縁材料を含む。第２層間絶縁層８２は、ＰＳＧまたはＢＰＳＧを含んでいてもよい。

図８～図１０を参照して、層間絶縁層８０は、エミッタ開口８３、アノード開口８４およびウェル開口８５を含む。また、図１１～図１３を参照して、層間絶縁層８０は、第１開口８６、第２開口８７および第３開口８８を含む。

図８を参照して、エミッタ開口８３は、エミッタトレンチ４８を露出させている。エミッタトレンチ４８は、この形態では、第１層間絶縁層８１および主面絶縁層７９を貫通して第１主面３に形成されている。エミッタ開口８３は、第２層間絶縁層８２を貫通してエミッタトレンチ４８に連通している。エミッタ開口８３は、エミッタトレンチ４８の開口幅を超える開口幅を有している。エミッタ開口８３の開口エッジ部は、層間絶縁層８０の内方に向かう湾曲状に形成されている。

図９を参照して、アノード開口８４は、ダイオード領域９を露出させている。アノード開口８４は、より具体的には、層間絶縁層８０および主面絶縁層７９を貫通し、アノード分離構造６３およびアノード領域６２を露出させている。

アノード開口８４は、さらに、第２近接ウェル領域７１Ｂを露出させている。アノード開口８４は、この形態では、第２近接ウェル領域７１Ｂの一部を露出させている。アノード開口８４の内壁の一部は、第２近接ウェル領域７１Ｂの直上に位置している。

アノード開口８４は、開口側から底壁側に向かって開口幅が狭まるように形成されている。アノード開口８４は、より具体的には、幅広部および幅狭部を有している。アノード開口８４の幅広部は、第２層間絶縁層８２に形成されている。アノード開口８４の幅狭部は、幅広部よりも小さい開口幅を有している。アノード開口８４の幅狭部は、第１層間絶縁層８１に形成されている。

図１０を参照して、ウェル開口８５は、ウェル領域７１を露出させている。この形態では、複数のウェル開口８５が層間絶縁層８０に形成されている。複数のウェル開口８５は、一対一対応の関係で複数のウェル領域７１を露出させている。

各ウェル開口８５は、より具体的には、層間絶縁層８０および主面絶縁層７９を貫通してウェル領域７１を露出させている。各ウェル開口８５は、開口側から底壁側に向かって開口幅が狭まるように形成されている。各ウェル開口８５は、より具体的には、幅広部および幅狭部を有している。各ウェル開口８５の幅広部は、第２層間絶縁層８２に形成されている。各ウェル開口８５の幅狭部は、幅広部よりも小さい開口幅を有している。各ウェル開口８５の幅狭部は、第１層間絶縁層８１に形成されている。

図１１～図１３を参照して、第１開口８６は、ＩＧＢＴ領域８の分離引き出し部５６ａを露出させている。第１開口８６は、開口側から底壁側に向かって開口幅が狭まるように形成されている。第２開口８７は、ダイオード領域９のアノード引き出し部６６ａを露出させている。第２開口８７は、開口側から底壁側に向かって開口幅が狭まるように形成されている。第３開口８８は、境界領域１０のウェル引き出し部７５ａを露出させている。第３開口８８は、開口側から底壁側に向かって開口幅が狭まるように形成されている。

図８～図１０を参照して、半導体装置１は、エミッタトレンチ４８に埋設されたエミッタプラグ電極９１を含む。エミッタプラグ電極９１は、エミッタトレンチ４８内においてエミッタ領域４６およびコンタクト領域４９に電気的に接続されている。

エミッタプラグ電極９１は、この形態では、バリア電極層９２および主電極層９３を含む積層構造を有している。バリア電極層９２は、エミッタトレンチ４８の内壁に沿って膜状に形成されている。バリア電極層９２は、エミッタトレンチ４８内においてリセス空間を区画している。

バリア電極層９２は、チタン層または窒化チタン層を含む単層構造を有していてもよい。バリア電極層９２は、チタン層および窒化チタン層を含む積層構造を有していてもよい。この場合、窒化チタン層は、チタン層の上に積層されていてもよい。

主電極層９３は、バリア電極層９２を挟んでエミッタトレンチ４８に埋め込まれている。主電極層９３は、より具体的には、エミッタトレンチ４８においてバリア電極層９２によって区画されたリセス空間に埋め込まれている。主電極層９３は、タングステンを含んでいてもよい。

図１１を参照して、半導体装置１は、第１開口８６に埋設された第１プラグ電極９４を含む。第１プラグ電極９４は、第１開口８６内においてＩＧＢＴ領域８の分離引き出し部５６ａに電気的に接続されている。

第１プラグ電極９４は、エミッタプラグ電極９１に対応した構造を有している。第１プラグ電極９４についての説明は、エミッタプラグ電極９１の説明が準用されるものとする。第１プラグ電極９４においてエミッタプラグ電極９１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図１２を参照して、半導体装置１は、第２開口８７に埋設された第２プラグ電極９５を含む。第２プラグ電極９５は、第２開口８７内においてダイオード領域９のアノード引き出し部６６ａに電気的に接続されている。

第２プラグ電極９５は、エミッタプラグ電極９１に対応した構造を有している。第２プラグ電極９５についての説明は、エミッタプラグ電極９１の説明が準用されるものとする。第２プラグ電極９５においてエミッタプラグ電極９１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図１３を参照して、半導体装置１は、第３開口８８に埋設された第３プラグ電極９６を含む。第３プラグ電極９６は、第３開口８８内において境界領域１０のウェル引き出し部７５ａに電気的に接続されている。

第３プラグ電極９６は、エミッタプラグ電極９１に対応した構造を有している。第３プラグ電極９６についての説明は、エミッタプラグ電極９１の説明が準用されるものとする。第３プラグ電極９６においてエミッタプラグ電極９１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

図７～図１３を参照して、層間絶縁層８０の上には、前述のエミッタ端子電極１３が形成されている。エミッタ端子電極１３は、アルミニウム、銅、ＡｌＳｉＣｕ（アルミニウムシリコン銅）合金、ＡｌＳｉ（アルミニウムシリコン）合金およびＡｌＣｕ（アルミニウム銅）合金のうちの少なくとも一種を含んでいてもよい。

エミッタ端子電極１３は、これらの導電材料のうちのいずれか一種からなる単層構造を有していてもよい。エミッタ端子電極１３は、これらの導電材料のうちの少なくとも２種を任意の順序で積層させた積層構造を有していてもよい。エミッタ端子電極１３は、層間絶縁層８０の上からエミッタ開口８３、アノード開口８４およびウェル開口８５に入り込んでいる。

図８を参照して、エミッタ端子電極１３は、エミッタ開口８３においてエミッタ領域４６およびコンタクト領域４９に電気的に接続されている。エミッタ端子電極１３は、より具体的には、エミッタ開口８３内においてエミッタプラグ電極９１に電気的に接続されている。エミッタ端子電極１３は、エミッタプラグ電極９１を介してエミッタ領域４６およびコンタクト領域４９に電気的に接続されている。

図９を参照して、エミッタ端子電極１３は、アノード開口８４においてアノード領域６２およびアノード分離電極層６６に電気的に接続されている。エミッタ端子電極１３は、より具体的には、アノード開口８４内において第１主面３の上からリセス６７に入り込んでいる。

エミッタ端子電極１３は、リセス６７内においてアノード分離電極層６６に電気的に接続されている。また、エミッタ端子電極１３は、第１主面３およびリセス６７の側壁においてアノード領域６２に電気的に接続されている。エミッタ端子電極１３は、アノード領域６２との間でオーミック接触を形成している。

また、エミッタ端子電極１３は、アノード開口８４において、第２近接ウェル領域７１Ｂに電気的に接続されている。エミッタ端子電極１３は、第２近接ウェル領域７１Ｂとの間でオーミック接触を形成している。つまり、アノード領域６２、アノード分離電極層６６および第２近接ウェル領域７１Ｂは、それぞれエミッタ接地されている。エミッタ端子電極１３は、ダイオード領域９においては、アノード端子電極として機能している。

図８および図１０を参照して、エミッタ端子電極１３は、複数のウェル開口８５において複数のウェル領域７１に電気的に接続されている。つまり、複数のウェル領域７１は、エミッタ接地されている。

一方、エミッタ端子電極１３は、ＩＧＢＴ領域８において層間絶縁層８０を介してフローティング領域５２に対向している。フローティング領域５２は、エミッタ端子電極１３から絶縁されている。つまり、フローティング領域５２は、電気的に浮遊状態に形成されている点においてウェル領域７１とは異なっている。ＩＧＢＴ領域８においてダイオード領域９に近接し、かつ、エミッタ端子電極１３に電気的に接続された１つまたは複数のフローティング領域５２を備える領域が、境界領域１０であると見なすこともできる。

図１１～図１３を参照して、エミッタ端子電極１３は、第１プラグ電極９４、第２プラグ電極９５および第３プラグ電極９６にそれぞれ電気的に接続されている。これにより、分離引き出し部５６ａ、ウェル分離電極層７５およびアノード分離電極層６６は、それぞれ、エミッタ接地されている。つまり、領域分離構造５０、ウェル分離構造７２およびアノード分離構造６３は、それぞれ、エミッタ接地されている。

エミッタ端子電極１３が、導線（たとえばボンディングワイヤ）に接続される場合、エミッタ端子電極１３の上には、ニッケル層および金層のいずれか一方または双方を含むパッド電極が形成されていることが好ましい。パッド電極がニッケル層および金層を含む場合、金層はニッケル層の上に形成されていることが好ましい。

具体的な図示は省略されるが、ゲート端子電極１４、第１センス端子電極１５、第２センス端子電極１６、電流検出端子電極１７および開放端子電極１８も、エミッタ端子電極１３と同様に、層間絶縁層８０の上に形成されている。

複数の端子電極１４～１８は、アルミニウム、銅、ＡｌＳｉＣｕ（アルミニウムシリコン銅）合金、ＡｌＳｉ（アルミニウムシリコン）合金およびＡｌＣｕ（アルミニウム銅）合金のうちの少なくとも一種をそれぞれ含んでいてもよい。

複数の端子電極１４～１８は、これらの導電材料のうちのいずれか一種からなる単層構造をそれぞれ有していてもよい。複数の端子電極１４～１８は、これらの導電材料のうちの少なくとも２種を任意の順序で積層させた積層構造をそれぞれ有していてもよい。

複数の端子電極１４～１８が、導線（たとえばボンディングワイヤ）で接続される場合、複数の端子電極１４～１８の上には、ニッケル層および金層のいずれか一方または双方を含むパッド電極が形成されていることが好ましい。パッド電極がニッケル層および金層を含む場合、金層はニッケル層の上に形成されていることが好ましい。

図１４は、図１に示す領域XIVの拡大図である。図１５は、図１４に示す領域の電気的構造を示す回路図である。図１６は、図１４に示すXVI-XVI線に沿う断面図である。図１７は、図１４に示すXVII-XVII線に沿う断面図である。

図１４および図１５を参照して、半導体装置１は、センサ領域１１に形成された感温デバイスの一例としての感温ダイオードセンサ１００を含む。感温ダイオードセンサ１００は、第１ダイオード１０１および第２ダイオード１０２を含む並列回路１０３を有している。第１ダイオード１０１のカソードは、第２ダイオード１０２のアノードに接続されている。第１ダイオード１０１のアノードは、第２ダイオード１０２のカソードに接続されている。

並列回路１０３は、より具体的には、順方向直列接続された複数（この形態では４つ）の第１ダイオード１０１を含む第１直列回路１０４、および、順方向直列接続された複数（この形態では４つ）の第２ダイオード１０２を含む第２直列回路１０５が逆方向並列接続された形態を有している。

図１６および図１７を参照して、感温ダイオードセンサ１００は、第１主面３の上に形成されたポリシリコン層１０６を含む。感温ダイオードセンサ１００は、ポリシリコン層１０６にｎ型不純物およびｐ型不純物を選択的に導入することによって形成されている。ポリシリコン層１０６は、不純物無添加であってもよい。

ポリシリコン層１０６は、より具体的には、主面絶縁層７９の上に形成されている。ポリシリコン層１０６は、一方側の第１面１０７、他方側の第２面１０８、ならびに、第１面１０７および第２面１０８を接続する側面１０９を有している。第１面１０７および第２面１０８は、平面視において四角形状（この形態では長方形状）に形成されている。ポリシリコン層１０６の第２面１０８は、主面絶縁層７９に接続されている。ポリシリコン層１０６は、主面絶縁層７９によって半導体層２から電気的に絶縁されている。

ポリシリコン層１０６の厚さは、０．２μｍ以上１μｍ以下であってもよい。ポリシリコン層１０６の厚さは、０．２μｍ以上０．４μｍ以下、０．４μｍ以上０．６μｍ以下、０．６μｍ以上０．８μｍ以下、または、０．８μｍ以上１μｍ以下であってもよい。

感温ダイオードセンサ１００は、ポリシリコン層１０６に形成された第１回路領域１１１および第２回路領域１１２を含む。第１回路領域１１１および第２回路領域１１２は、ポリシリコン層１０６の短手方向に間隔を空けて形成されている。

第１回路領域１１１は、この形態では、複数（この形態では４つ）の第１ダイオード領域１１３を含む。第１ダイオード領域１１３は、第１ダイオード１０１が形成される領域である。複数の第１ダイオード領域１１３は、ポリシリコン層１０６の長手方向（この形態では第１方向Ｘ）に間隔を空けて形成されている。

各第１ダイオード領域１１３は、この形態では、平面視において四角形状に形成されている。各第１ダイオード領域１１３は、ポリシリコン層１０６に形成されたスリットによって他の領域からセル状に区画されている。各第１ダイオード領域１１３は、ポリシリコン層１０６の不純物無添加領域によって他の領域からセル状に区画されていてもよい。

第２回路領域１１２は、この形態では、複数（この形態では４つ）の第２ダイオード領域１１４を含む。第２ダイオード領域１１４は、第２ダイオード１０２が形成される領域である。複数の第２ダイオード領域１１４は、ポリシリコン層１０６の長手方向（この形態では第１方向Ｘ）に間隔を空けて形成されている。

各第２ダイオード領域１１４は、この形態では平面視において四角形状に形成されている。各第２ダイオード領域１１４は、ポリシリコン層１０６に形成されたスリットによって他の領域からセル状に区画されている。各第２ダイオード領域１１４は、ポリシリコン層１０６の不純物無添加領域によって他の領域からセル状に区画されていてもよい。

各第１ダイオード領域１１３は、ｐ型の第１アノード領域１１５およびｎ型の第１カソード領域１１６を含む。第１アノード領域１１５は、第１ダイオード領域１１３の中央部に形成されている。第１アノード領域１１５は、この形態では、ポリシリコン層１０６の第１面１０７および第２面１０８から露出している。

第１アノード領域１１５は、平面視において円形状に形成されている。第１アノード領域１１５の平面形状は任意である。第１アノード領域１１５は、平面視において三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。

第１カソード領域１１６は、第１アノード領域１１５の周縁に沿って形成されている。第１カソード領域１１６は、この形態では、平面視において第１カソード領域１１６を取り囲む環状に形成されている。第１カソード領域１１６は、この形態では、ポリシリコン層１０６の第１面１０７および第２面１０８から露出している。

第１カソード領域１１６は、第１アノード領域１１５に電気的に接続されている。第１カソード領域１１６は、ポリシリコン層１０６の厚さ方向全域に亘って第１アノード領域１１５に電気的に接続されている。第１カソード領域１１６は、第１アノード領域１１５との間でｐｎ接合部を形成している。これにより、各第１ダイオード領域１１３は、第１アノード領域１１５をアノードとし、第１カソード領域１１６をカソードとする１つの第１ダイオード１０１を含む。

各第２ダイオード領域１１４は、ｐ型の第２アノード領域１１７およびｎ型の第２カソード領域１１８を含む。第２アノード領域１１７は、第２ダイオード領域１１４の中央部に形成されている。第２アノード領域１１７は、この形態では、ポリシリコン層１０６の第１面１０７および第２面１０８から露出している。

第２アノード領域１１７は、平面視において円形状に形成されている。第２アノード領域１１７の平面形状は任意である。第２アノード領域１１７は、平面視において三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。

第２カソード領域１１８は、第２アノード領域１１７の周縁に沿って形成されている。第２カソード領域１１８は、この形態では、平面視において第２カソード領域１１８を取り囲む環状に形成されている。第２カソード領域１１８は、この形態では、ポリシリコン層１０６の第１面１０７および第２面１０８から露出している。

第２カソード領域１１８は、第２アノード領域１１７に電気的に接続されている。第２カソード領域１１８は、ポリシリコン層１０６の厚さ方向全域に亘って第２アノード領域１１７に電気的に接続されている。第２カソード領域１１８は、第２アノード領域１１７との間でｐｎ接合部を形成している。これにより、各第２ダイオード領域１１４は、第２アノード領域１１７をアノードとし、第２カソード領域１１８をカソードとする１つの第２ダイオード１０２を含む。

図１６および図１７を参照して、前述の層間絶縁層８０は、ポリシリコン層１０６を被覆している。層間絶縁層８０において各第１ダイオード領域１１３を被覆する部分は、第１アノード開口１２１および第１カソード開口１２２を含む。また、層間絶縁層８０において各第２ダイオード領域１１４を被覆する部分は、第２アノード開口１２３および第２カソード開口１２４を含む。

第１アノード開口１２１は、この形態では、各第１ダイオード領域１１３に１つずつ形成されている。第１アノード開口１２１の個数は任意である。したがって、複数の第１アノード開口１２１が各第１ダイオード領域１１３に間隔を空けて形成されていてもよい。

第１アノード開口１２１は、第１アノード領域１１５を露出させている。第１アノード開口１２１は、層間絶縁層８０を貫通し、ポリシリコン層１０６の表層部を掘り下げることによって形成されている。第１アノード開口１２１の底部は、第１アノード領域１１５内に位置している。

第１アノード開口１２１は、平面視において第１アノード領域１１５の周縁に沿って帯状に延びている。第１アノード開口１２１は、より具体的には、平面視において円環状に形成されている。第１アノード開口１２１の平面形状は任意である。第１アノード開口１２１は、平面視において三角環状、四角環状、六角環状等の多角環状または楕円環状に形成されていてもよい。第１アノード開口１２１は、平面視において三角形状、四角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。

第１カソード開口１２２は、この形態では、各第１ダイオード領域１１３に１つずつ形成されている。第１カソード開口１２２の個数は任意である。したがって、複数の第１カソード開口１２２が各第１ダイオード領域１１３に間隔を空けて形成されていてもよい。

第１カソード開口１２２は、第１カソード領域１１６を露出させている。第１カソード開口１２２は、層間絶縁層８０を貫通し、ポリシリコン層１０６の表層部を掘り下げることによって形成されている。第１カソード開口１２２の底部は、第１カソード領域１１６内に位置している。

第１カソード開口１２２は、平面視において第１アノード領域１１５の周縁に沿って帯状に延びている。第１カソード開口１２２は、平面視においてＣ字状に形成されている。第１カソード開口１２２の平面形状は任意である。第１カソード開口１２２は、平面視において三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。

第２アノード開口１２３は、この形態では、各第２ダイオード領域１１４に１つずつ形成されている。第２アノード開口１２３の個数は任意である。したがって、複数の第２アノード開口１２３が各第２ダイオード領域１１４に間隔を空けて形成されていてもよい。

第２アノード開口１２３は、第２アノード領域１１７を露出させている。第２アノード開口１２３は、層間絶縁層８０を貫通し、ポリシリコン層１０６の表層部を掘り下げることによって形成されている。第２アノード開口１２３の底部は、第２アノード領域１１７内に位置している。

第２アノード開口１２３は、平面視において第２アノード領域１１７の周縁に沿って帯状に延びている。第２アノード開口１２３は、より具体的には、平面視において円環状に形成されている。第２アノード開口１２３の平面形状は任意である。第２アノード開口１２３は、平面視において三角環状、四角環状、六角環状等の多角環状または楕円環状に形成されていてもよい。第２アノード開口１２３は、平面視において三角形状、四角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。

第２カソード開口１２４は、この形態では、各第２ダイオード領域１１４に１つずつ形成されている。第２カソード開口１２４の個数は任意である。したがって、複数の第２カソード開口１２４が各第２ダイオード領域１１４に間隔を空けて形成されていてもよい。

第２カソード開口１２４は、第２カソード領域１１８を露出させている。第２カソード開口１２４は、層間絶縁層８０を貫通し、ポリシリコン層１０６の表層部を掘り下げることによって形成されている。第２カソード開口１２４の底部は、第２カソード領域１１８内に位置している。

第２カソード開口１２４は、平面視において第２アノード領域１１７の周縁に沿って帯状に延びている。第２カソード開口１２４は、平面視においてＣ字状に形成されている。第２カソード開口１２４の平面形状は任意である。第２カソード開口１２４は、平面視において三角形状、四角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。

感温ダイオードセンサ１００は、層間絶縁層８０において第１回路領域１１１を被覆する部分の上に形成された第１ダイオード配線１３１を含む。第１ダイオード配線１３１は、第１センス配線２０および第２センス配線２１の間において複数の第１ダイオード１０１を順方向直列接続する。第１ダイオード配線１３１は、第１センス配線２０に接続された一端部、および、第２センス配線２１に接続された他端部を有している。

第１ダイオード配線１３１は、より具体的には、複数の第１アノード電極１３３、複数の第１カソード電極１３４、および、複数の第１接続電極１３５を含む。各第１アノード電極１３３は、層間絶縁層８０において対応する第１ダイオード領域１１３を被覆する部分の上に形成されている。

各第１アノード電極１３３は、平面視において円形状に形成されている。各第１アノード電極１３３の平面形状は任意である。各第１アノード電極１３３は、平面視において三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。

各第１アノード電極１３３は、層間絶縁層８０の上から対応する第１アノード開口１２１に入り込んでいる。各第１アノード電極１３３は、対応する第１アノード開口１２１内において第１アノード領域１１５に電気的に接続されている。

各第１カソード電極１３４は、層間絶縁層８０において対応する第１ダイオード領域１１３を被覆する部分の上に形成されている。各第１カソード電極１３４は、平面視において対応する第１アノード電極１３３に沿って帯状に延びている。

各第１カソード電極１３４は、この形態では、平面視においてＣ字状に形成されている。各第１カソード電極１３４の平面形状は任意である。第１カソード電極１３４は、平面視において三角形状、四角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。

各第１カソード電極１３４は、層間絶縁層８０の上から対応する第１カソード開口１２２に入り込んでいる。各第１カソード電極１３４は、対応する第１カソード開口１２２内において第１カソード領域１１６に電気的に接続されている。

各第１接続電極１３５は、層間絶縁層８０において隣り合う複数の第１ダイオード領域１１３の間の領域を被覆する部分の上に形成されている。各第１接続電極１３５は、対応する第１アノード電極１３３および第１カソード電極１３４を接続させている。つまり、各第１接続電極１３５は、一方の第１ダイオード領域１１３の第１カソード電極１３４から引き出され、他方の第１ダイオード領域１１３の第１アノード電極１３３に接続されている。

各第１接続電極１３５は、この形態では、平面視においてポリシリコン層１０６の長手方向（この形態では第１方向Ｘ）に沿って延びる帯状に形成されている。各第１接続電極１３５は、隣り合う複数の第１ダイオード領域１１３の間の領域をライン状に引き回されていてもよい。

ポリシリコン層１０６の長手方向一端部側に位置する１つの第１接続電極１３５は、第２センス配線２１に接続されている。ポリシリコン層１０６の長手方向他端部側に位置する１つの第１接続電極１３５は、第１センス配線２０に接続されている。

これにより、第１センス配線２０および第２センス配線２１の間の領域に、第１センス配線２０に対して順方向直列接続された複数（この形態では４つ）の第１ダイオード１０１を含む第１直列回路１０４が形成されている。

第１ダイオード配線１３１は、アルミニウム、銅、ＡｌＳｉＣｕ（アルミニウムシリコン銅）合金、ＡｌＳｉ（アルミニウムシリコン）合金およびＡｌＣｕ（アルミニウム銅）合金のうちの少なくとも一種を含んでいてもよい。

感温ダイオードセンサ１００は、層間絶縁層８０において第２回路領域１１２を被覆する部分の上に形成された第２ダイオード配線１３２を含む。第２ダイオード配線１３２は、第１センス配線２０および第２センス配線２１の間において複数の第２ダイオード１０２を順方向直列接続する。第２ダイオード配線１３２は、第１センス配線２０に接続された一端部、および、第２センス配線２１に接続された他端部を有している。

第２ダイオード配線１３２は、より具体的には、複数の第２アノード電極１３６、複数の第２カソード電極１３７、および、複数の第２接続電極１３８を含む。各第２アノード電極１３６は、層間絶縁層８０において対応する第２ダイオード領域１１４を被覆する部分の上に形成されている。

各第２アノード電極１３６は、平面視において円形状に形成されている。第２アノード電極１３６の平面形状は任意である。各第２アノード電極１３６は、平面視において三角形状、四角形状、六角形状等の多角形状、または、楕円形状に形成されていてもよい。

各第２アノード電極１３６は、層間絶縁層８０の上から対応する第２アノード開口１２３に入り込んでいる。各第２アノード電極１３６は、対応する第２アノード開口１２３内において第２アノード領域１１７に電気的に接続されている。

各第２カソード電極１３７は、層間絶縁層８０において対応する第２ダイオード領域１１４を被覆する部分の上に形成されている。各第２カソード電極１３７は、平面視において第２アノード電極１３６に沿って帯状に延びている。

各第２カソード電極１３７は、この形態では、平面視においてＣ字状に形成されている。各第２カソード電極１３７の平面形状は任意である。各第２カソード電極１３７は、平面視において三角形状、四角形状、六角形状等の多角形状、もしくは、円形状または楕円形状に形成されていてもよい。

各第２カソード電極１３７は、層間絶縁層８０の上から対応する第２カソード開口１２４に入り込んでいる。各第２カソード電極１３７は、対応する第２カソード開口１２４内において第２カソード領域１１８に電気的に接続されている。

各第２接続電極１３８は、層間絶縁層８０において隣り合う複数の第２ダイオード領域１１４の間の領域を被覆する部分の上に形成されている。各第２接続電極１３８は、対応する第２アノード電極１３６および第２カソード電極１３７を接続させている。つまり、各第２接続電極１３８は、一方の第２ダイオード領域１１４の第２カソード電極１３７から引き出され、他方の第２ダイオード領域１１４の第２アノード電極１３６に接続されている。

各第２接続電極１３８は、この形態では、平面視においてポリシリコン層１０６の長手方向（この形態では第１方向Ｘ）に沿って延びる帯状に形成されている。各第２接続電極１３８は、隣り合う複数の第２ダイオード領域１１４の間の領域をライン状に引き回されていてもよい。

ポリシリコン層１０６の長手方向一端部側に位置する１つの第２接続電極１３８は、第２センス配線２１に接続されている。ポリシリコン層１０６の長手方向他端部側に位置する１つの第２接続電極１３８は、第１センス配線２０に接続されている。

これにより、第１センス配線２０および第２センス配線２１の間の領域に、第２センス配線２１に対して順方向直列接続された複数（この形態では４つ）の第２ダイオード１０２を含む第２直列回路１０５が形成される。

第２ダイオード配線１３２は、アルミニウム、銅、ＡｌＳｉＣｕ（アルミニウムシリコン銅）合金、ＡｌＳｉ（アルミニウムシリコン）合金およびＡｌＣｕ（アルミニウム銅）合金のうちの少なくとも一種を含んでいてもよい。

図１８は、図１に示す領域XVIIIの拡大図である。図１９は、図１８に示すXIX-XIX線に沿う断面図である。

図１８および図１９を参照して、ゲート配線１９は、この形態では、低抵抗配線部１５０、第１高抵抗配線部１５１および第２高抵抗配線部１５２を含む。

低抵抗配線部１５０は、比較的低い抵抗値を有しており、ゲート配線１９の主たる電流経路を形成する。低抵抗配線部１５０は、ゲート端子電極１４から間隔を空けて第１主面３（層間絶縁層８０）の上に形成されている。低抵抗配線部１５０は、ゲート端子電極１４の周囲に沿って形成され、第１主面３（層間絶縁層８０）の上を選択的に引き回されている。

低抵抗配線部１５０は、アルミニウム、銅、ＡｌＳｉＣｕ（アルミニウムシリコン銅）合金、ＡｌＳｉ（アルミニウムシリコン）合金およびＡｌＣｕ（アルミニウム銅）合金のうちの少なくとも一種を含んでいてもよい。低抵抗配線部１５０は、ゲート端子電極１４と同一の金属材料によって形成されていてもよい。

第１高抵抗配線部１５１は、低抵抗配線部１５０の抵抗値を超えている抵抗値を有している。第１高抵抗配線部１５１は、導電性ポリシリコンを含んでいてもよい。第１高抵抗配線部１５１は、ゲート端子電極１４および低抵抗配線部１５０の間に介装され、ゲート端子電極１４および低抵抗配線部１５０に電気的に接続されている。ゲート端子電極１４に入力されたゲート信号は、第１高抵抗配線部１５１を介して低抵抗配線部１５０に伝達される。

第１高抵抗配線部１５１は、より具体的には、ゲート端子電極１４および低抵抗配線部１５０の下層領域に形成されている。第１高抵抗配線部１５１は、第１主面３および層間絶縁層８０の間の領域に形成されている。第１高抵抗配線部１５１は、主面絶縁層７９の上に形成されている。

第１高抵抗配線部１５１は、第１引き出し部１５１ａおよび第２引き出し部１５１ｂを含む。第１引き出し部１５１ａは、主面絶縁層７９の上からゲート端子電極１４の直下の領域に引き出されている。第２引き出し部１５１ｂは、主面絶縁層７９の上から低抵抗配線部１５０の直下の領域に引き出されている。

層間絶縁層８０において第１高抵抗配線部１５１を被覆する領域は、第１開口１５３および第２開口１５４を含む。第１開口１５３は、第１高抵抗配線部１５１の第１引き出し部１５１ａを露出させている。第２開口１５４は、第２高抵抗配線部１５２の第２引き出し部１５１ｂを露出させている。

第１開口１５３には、第１プラグ電極１５５が埋め込まれている。第１引き出し部１５１ａは、第１プラグ電極１５５を介してゲート端子電極１４に電気的に接続されている。第１プラグ電極１５５の説明は、エミッタプラグ電極９１の説明が準用される。第１プラグ電極１５５においてエミッタプラグ電極９１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

第２開口１５４には、第２プラグ電極１５６が埋め込まれている。第２引き出し部１５１ｂは、第２プラグ電極１５６を介して低抵抗配線部１５０に電気的に接続されている。第２プラグ電極１５６の説明は、エミッタプラグ電極９１の説明が準用される。第２プラグ電極１５６においてエミッタプラグ電極９１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

第２高抵抗配線部１５２は、低抵抗配線部１５０の抵抗値を超える抵抗値を有している。第２高抵抗配線部１５２は、導電性ポリシリコンを含んでいてもよい。第２高抵抗配線部１５２は、ゲート引き出し部４１ａおよび低抵抗配線部１５０の間の領域に介装され、ゲート引き出し部４１ａおよび低抵抗配線部１５０に電気的に接続されている。低抵抗配線部１５０に伝達されたゲート信号は、第２高抵抗配線部１５２を介してゲート引き出し部４１ａに伝達される。

第２高抵抗配線部１５２は、より具体的には、低抵抗配線部１５０の下層領域に形成されている。第２高抵抗配線部１５２は、ゲート引き出し部４１ａと同一の層に形成されている。第２高抵抗配線部１５２は、第１主面３および層間絶縁層８０の間の領域に形成されている。第２高抵抗配線部１５２は、主面絶縁層７９の上に形成されている。

第２高抵抗配線部１５２は、主面絶縁層７９の上から低抵抗配線部１５０の直下の領域に引き出された引き出し部１５２ａを有している。また、第２高抵抗配線部１５２は、図示しない領域においてゲート引き出し部４１ａに連なる接続部を有している。

層間絶縁層８０において第２高抵抗配線部１５２を被覆する領域は、第３開口１５７を含む。第３開口１５７は、第２高抵抗配線部１５２の引き出し部１５２ａを露出させている。

第３開口１５７には、第３プラグ電極１５８が埋め込まれている。引き出し部１５２ａは、第３プラグ電極１５８を介して低抵抗配線部１５０に電気的に接続されている。第３プラグ電極１５８の説明は、エミッタプラグ電極９１の説明が準用される。第３プラグ電極１５８においてエミッタプラグ電極９１に対して述べた構造に対応する構造については、同一の参照符号を付して説明を省略する。

低抵抗配線部１５０およびゲート引き出し部４１ａの間の距離が短くなる程、配線抵抗を低減できる。引き出し部１５２ａおよび低抵抗配線部１５０の接続位置は任意であるが、低抵抗配線部１５０およびゲート引き出し部４１ａの間の配線抵抗を考慮して設定されることが好ましい。

このように、ゲート配線１９は、低抵抗配線部１５０およびゲート端子電極１４の間に介在する第１高抵抗配線部１５１を含む。ゲート端子電極１４に入力されたゲート信号は、第１高抵抗配線部１５１、低抵抗配線部１５０および第２高抵抗配線部１５２を介して、ゲート引き出し部４１ａに伝達される。ゲート引き出し部４１ａに伝達されたゲート信号は、ゲート電極４１に伝達される。

第１高抵抗配線部１５１は、ゲート端子電極１４から低抵抗配線部１５０に突入電流が流れ込むことを抑制する。その一方で、低抵抗配線部１５０は、ゲート信号の電圧降下を抑制しながら、ゲート信号をＦＥＴ構造３５に伝達する。これにより、突入電流に起因するＦＥＴ構造３５の誤動作を抑制できる。また、ＦＥＴ構造３５の誤動作を抑制できるから、スイッチングノイズの低減を図ることもできる。

一方、第２高抵抗配線部１５２は、低抵抗配線部１５０からゲート引き出し部４１ａに突入電流が流れ込むことを抑制する。これにより、突入電流に起因するＦＥＴ構造３５の誤動作を適切に抑制できる。また、ＦＥＴ構造３５の誤動作を適切に抑制できるから、スイッチングノイズの低減を適切に図ることができる。

図２０は、ｐｎ接合ダイオードＤの順方向特性をシミュレーションによって調べたグラフである。図２０において、縦軸は電流密度［Ａ・ｃｍ^－２］を示し、横軸は電圧［Ｖ］を示している。

図２０には、第１特性Ａおよび第２特性Ｂが示されている。第１特性Ａは、参考例に係る半導体装置の順方向特性を示している。第２特性Ｂは、半導体装置１の順方向特性を示している。参考例に係る半導体装置は、境界領域１０を有していない点を除いて、半導体装置１と同様の構造を有している。参考例に係る半導体装置の具体的な説明は省略する。

第１特性Ａおよび第２特性Ｂを参照して、参考例に係る半導体装置の順方向特性と比較して、半導体装置１の順方向特性が向上した。

図２１Ａは、参考例に係る半導体装置の正孔密度をシミュレーションによって調べた図である。図２１Ｂは、参考例に係る半導体装置の正孔電流密度をシミュレーションによって調べた図である。

図２１Ａおよび図２１Ｂには、ｐｎ接合ダイオードＤを順方向動作させた場合の正孔密度および正孔電流密度がそれぞれ示されている。また、図２１Ａおよび図２１Ｂでは、密度の高い領域がハッチングによって示されている。

図２１Ａを参照して、参考例に係る半導体装置では、正孔が、ＩＧＢＴ領域８およびダイオード領域９に比較的高い密度で分布している。正孔密度は、ＩＧＢＴ領域８のＦＥＴ構造３５近傍の領域において特に高くなっている。

図２１Ｂを参照して、参考例に係る半導体装置では、ＩＧＢＴ領域８およびダイオード領域９の間で、正孔電流密度に大きな偏りが形成されている。より具体的には、ダイオード領域９の正孔電流密度が、ＩＧＢＴ領域８の正孔電流密度よりも大きくなっている。ＩＧＢＴ領域８では、ＦＥＴ構造３５近傍の領域において正孔電流密度が比較的高くなっているが、それ以外の領域の正孔電流密度は比較的低い。

図２２Ａは、半導体装置１の正孔密度をシミュレーションによって調べた図である。図２２Ｂは、半導体装置１の正孔電流密度をシミュレーションによって調べた図である。図２２Ａおよび図２２Ｂには、ｐｎ接合ダイオードＤを順方向動作させた場合の正孔密度および正孔電流密度がそれぞれ示されている。また、図２２Ａおよび図２２Ｂでは、密度の高い領域がハッチングによって示されている。

図２２Ａを参照して、半導体装置１では、ダイオード領域９における正孔密度の増加が抑制されている。また、半導体装置１では、境界領域１０における境界ＦＥＴ構造７７近傍の領域における正孔密度の増加が抑制されている。

図２２Ｂを参照して、半導体装置１では、境界領域１０およびダイオード領域９の間で、正孔電流密度の偏りが抑制されている。このような正孔密度および正孔電流密度になるのは、エミッタ接地されたウェル領域７１から半導体層２に正孔が注入されたためである。

このように、半導体装置１では、エミッタ接地されたウェル領域７１によって、正孔密度の偏りおよび正孔電流密度の偏りを抑制できる。また、ｐｎ接合ダイオードＤを順方向動作させた場合、ウェル領域７１からも正孔が注入されるので、正孔電流密度を高めることができる。これにより、半導体装置１の順方向特性を向上できる。

図２３は、ｐｎ接合ダイオードＤの逆回復特性をシミュレーションによって調べたグラフである。図２３において、左側縦軸は電流密度［Ａ・ｃｍ^－２］を示し、右側縦軸は電圧［Ｖ］を示し、横軸は時間［μｓ］を示している。

ｐｎ接合ダイオードＤがオン状態からオフ状態に切り換ると、ｐｎ接合ダイオードＤに逆回復電流が流れ、逆回復電圧が生じる。図２３では、第１逆回復電流特性ＩＡおよび第１逆回復電圧特性ＶＡが破線によってそれぞれ示され、第２逆回復電流特性ＩＢおよび第２逆回復電圧特性ＶＢが実線によってそれぞれ示されている。

第１逆回復電流特性ＩＡおよび第１逆回復電圧特性ＶＡは、参考例に係る半導体装置のｐｎ接合ダイオードＤの特性を示している。第２逆回復電流特性ＩＢおよび第２逆回復電圧特性ＶＢは、半導体装置１のｐｎ接合ダイオードＤの特性を示している。

第１逆回復電流特性ＩＡおよび第２逆回復電流特性ＩＢを参照して、半導体装置１の逆回復電流は、参考例に係る半導体装置の逆回復電流よりも低下した。また、半導体装置１の逆回復時間は、参考例に係る半導体装置の逆回復時間よりも短くなった。

第１逆回復電圧特性ＶＡおよび第２逆回復電圧特性ＶＢを参照して、半導体装置１の逆回復電圧は、逆回復電流の低減に伴って、参考例に係る半導体装置の逆回復電圧よりも小さくなった。つまり、半導体装置１の逆回復損失は、参考例に係る半導体装置の逆回復損失よりも小さくなった。

図２４Ａ～図２４Ｃは、それぞれ、図２３に示す第１測定点Ｐ１、第２測定点Ｐ２および第３測定点Ｐ３にける参考例に係る半導体装置の正孔電流密度をシミュレーションによって調べた図である。図２４Ａ～図２４Ｃでは、密度の高い領域がハッチングによって示されている。

第１測定点Ｐ１は、ｐｎ接合ダイオードＤがオン状態からオフ状態に切り換わった後、ｐｎ接合ダイオードＤに順方向電流が流れているフェイズである。第２測定点Ｐ２は、ｐｎ接合ダイオードＤに逆方向電流が流れているフェイズである。第３測定点Ｐ３は、逆方向電流がピークとなるフェイズである。

図２４Ａを参照して、第１測定点Ｐ１では、ｐｎ接合ダイオードＤに順方向電圧が流れる一方で、ＩＧＢＴ領域８およびダイオード領域９に分布していた正孔が、ＦＥＴ構造３５およびアノード領域６２に引き戻される。ＩＧＢＴ領域８では、引き戻される正孔がＦＥＴ構造３５の近傍で滞留するため、比較的高い正孔密度が形成される。特に、ＩＥ構造５１が導入されたＩＧＢＴ領域８では、引き戻される正孔に起因する正孔密度の増加が顕著に観られる。

図２４Ｂを参照して、第２測定点Ｐ２では、ＩＧＢＴ領域８に正孔が滞留している。正孔は、半導体層２においてＦＥＴ構造３５およびコレクタ領域３４の間の領域に滞留している。また、第２測定点Ｐ２では、ＩＧＢＴ領域８およびダイオード領域９において空乏層の形成が観られる。しかし、ＩＧＢＴ領域８側の空乏層の形成は、滞留した正孔によって阻害されている。そのため、ＩＧＢＴ領域８側の空乏層は、ダイオード領域９側の空乏層よりも小さい。

図２４Ｃを参照して、第３測定点Ｐ３では、ＩＧＢＴ領域８に滞留した正孔は引き戻され、半導体層２の深さ方向途中部まで空乏層が広がっている。

図２５Ａ～図２５Ｃは、それぞれ、図２３に示す第１測定点Ｐ１、第２測定点Ｐ２および第３測定点Ｐ３にける半導体装置１の正孔電流密度をシミュレーションによって調べた図である。図２５Ａ～図２５Ｃでは、密度の高い領域がハッチングによって示されている。

図２５Ａを参照して、半導体装置１において第１測定点Ｐ１では、参考例に係る半導体装置と比較して正孔の滞留が抑制されている。これは、ｐｎ接合ダイオードＤがオン状態からオフ状態に切り換わると、境界領域１０およびダイオード領域９に分布していた正孔が、境界ＦＥＴ構造７７、ウェル領域７１およびアノード領域６２に引き戻されるためである。

半導体装置１の境界領域１０では、ウェル領域７１が導入されているため、正孔密度が増加するとも考えられる。しかし、境界領域１０におけるウェル領域７１は、エミッタ接地されている。したがって、ｐｎ接合ダイオードＤの逆回復動作時には、このウェル領域７１によって半導体層２に滞留する正孔が速やかに排出されるため、正孔密度の増加は抑制される。

図２５Ｂを参照して、第２測定点Ｐ２では、境界領域１０およびダイオード領域９における正孔の滞留は殆どない。半導体装置１では、正孔の排出に伴って境界領域１０およびダイオード領域９において空乏層が速やかに形成される。境界領域１０に形成された空乏層およびダイオード領域９に形成された空乏層のばらつきは抑制されている。

図２５Ｃを参照して、第３測定点Ｐ３では、半導体層２の深さ方向途中部まで空乏層が広がっている。

以上、半導体装置１によれば、半導体層２にＩＧＢＴ領域８、ダイオード領域９および境界領域１０が形成されている。ＩＧＢＴ領域８およびダイオード領域９は、隣り合っている。境界領域１０は、ＩＧＢＴ領域８およびダイオード領域９の間の領域に形成されている。

ＩＧＢＴ領域８は、ＦＥＴ構造３５およびコレクタ領域３４を含む。ＦＥＴ構造３５は、ボディ領域４５、エミッタ領域４６、ゲート絶縁層４０およびゲート電極４１を含む。ダイオード領域９は、カソード領域６１およびアノード領域６２を含む。境界領域１０は、ウェル領域７１を含む。

ＩＧＢＴ領域８のエミッタ領域４６、ダイオード領域９のアノード領域６２、および、境界領域１０のウェル領域７１は、エミッタ端子電極１３に電気的に接続されている。
ＩＧＢＴ領域８のエミッタ領域４６およびダイオード領域９のカソード領域６１は、コレクタ端子電極３２に電気的に接続されている。

これにより、ｐｎ接合ダイオードＤの逆回復動作時において、境界領域１０に存する正孔をウェル領域７１によって速やかに排出できる。その結果、境界領域１０における正孔の滞留を抑制できるから、逆回復電流を抑制できる。よって、逆回復損失の低減を図ることができる。

また、半導体装置１によれば、境界領域１０は、平面視においてコレクタ領域３４と重なる領域に形成されたウェル領域７１を含む。これにより、半導体層２においてウェル領域７１およびコレクタ領域３４の間の領域における正孔の蓄積を適切に抑制できる。よって、逆回復損失の低減を適切に図ることができる。

また、半導体装置１によれば、複数のウェル領域７１が、第１主面３の表層部に形成されている。複数のウェル領域７１は、エミッタ端子電極１３に電気的にそれぞれ接続されている。これにより、境界領域１０に存する正孔を複数のウェル領域７１によって効率的に排出できる。よって、逆回復損失の低減を効率的に図ることができる。

また、半導体装置１によれば、境界領域１０は、第１主面３においてウェル領域７１に隣り合う領域に形成された境界ＦＥＴ構造７７を含む。境界領域１０は、より具体的には、複数の境界ＦＥＴ構造７７を含む。複数の境界ＦＥＴ構造７７は、複数のウェル領域７１の間の領域にそれぞれ形成されている。各境界ＦＥＴ構造７７は、ＩＧＢＴ領域８のＦＥＴ構造３５に対応した構造を有している。これにより、境界領域１０において、境界ＦＥＴ構造７７によるＩＧＢＴ特性、および、ウェル領域７１による正孔排出効果を得ることができる。

また、半導体装置１によれば、ＩＧＢＴ領域８は、第１主面３の表層部においてＦＥＴ構造３５に隣り合うフローティング領域５２を含む。フローティング領域５２は、エミッタ端子電極１３から電気的に絶縁されている。

フローティング領域５２の底部は、法線方向Ｚに関して、ボディ領域４５の底部に対して第２主面４側の領域に形成されている。ボディ領域４５よりも深いフローティング領域５２を形成することによって、耐圧を向上できる。この一方で、ボディ領域４５を深く形成せずに済むので、チャネル長の短縮によってオン電圧の低減を図ることができる。

また、半導体装置１によれば、ＩＧＢＴ領域８は、領域分離構造５０を含む。領域分離構造５０は、フローティング領域５２および領域分離トレンチ構造５３を含む。領域分離トレンチ構造５３は、フローティング領域５２をＦＥＴ構造３５から区画している。

これにより、ＦＥＴ構造３５および領域分離構造５０を含むＩＥ構造５１が、ＩＧＢＴ領域８に形成されている。ＩＥ構造５１では、複数のＦＥＴ構造３５が領域分離構造５０によって分離された態様で形成される。ＦＥＴ構造３５および領域分離構造５０は、この形態では、第１方向Ｘに沿って交互に形成されている。

領域分離構造５０は、半導体層２に注入された正孔の移動を制限する。すなわち、正孔は、領域分離構造５０を迂回して境界ＦＥＴ構造７７に流れ込む。これにより、半導体層２においてＦＥＴ構造３５の直下の領域の正孔密度が高められる。その結果、ＩＧＢＴ領域８において、オン抵抗の低減およびオン電圧の低減を図ることができる。

この一方、境界領域１０は、ＩＥ構造５１と同様の態様で形成されたウェル領域７１およびウェル分離構造７２を含む。このような構造によれば、半導体層２におけるウェル領域７１の直下の領域で正孔密度が増加するとも考えられる。

しかし、ウェル領域７１は、フローティング領域５２とは異なり、エミッタ接地されている。したがって、ｐｎ接合ダイオードＤの逆回復動作時には、このウェル領域７１によって半導体層２に滞留する正孔を速やかに半導体層２外に排出させることができる。これにより、半導体層２における正孔密度の増加を抑制できる。

また、半導体装置１では、第１方向Ｘに沿って配列されたＩＧＢＴ領域８、ダイオード領域９および境界領域１０によってＲＣ－ＩＧＢＴ配列１２（デバイス領域）が形成されている。ＲＣ－ＩＧＢＴ配列１２は、より具体的には、ＩＧＢＴ領域８、境界領域１０、ダイオード領域９、境界領域１０、ＩＧＢＴ領域８、境界領域１０、ダイオード領域９・・・を繰り返し含むループ配列を有している。

半導体装置１では、複数のＲＣ－ＩＧＢＴ配列１２が、第２方向Ｙに沿って間隔を空けて形成されている。これにより、半導体層２の限られた領域に複数の異なる領域を適切に形成できると同時に、半導体層２の異なる領域において前記効果を奏することができる。

また、半導体装置１では、第２方向Ｙに隣り合う２つのＲＣ－ＩＧＢＴ配列１２の間の領域に感温ダイオードセンサ１００が形成されている。隣り合うＲＣ－ＩＧＢＴ配列１２の間の領域には、ゲート配線１９、第１センス配線２０および第２センス配線２１が形成されている。

ゲート配線１９、第１センス配線２０および第２センス配線２１は、ＲＣ－ＩＧＢＴ配列１２に沿って並走している。ゲート配線１９は、第２方向Ｙに隣り合う２つのＲＣ－ＩＧＢＴ配列１２のＩＧＢＴ領域８にそれぞれゲート信号を伝達する。第１センス配線２０および第２センス配線２１は、感温ダイオードセンサ１００に電気信号を伝達する。この構造によれば、配線形成面積を適切に低減できる。つまり、配線形成面積の低減によって、アクティブ領域６の拡張を図ることができる。

図２６は、図９に対応する部分の断面図であって、本発明の第２実施形態に係る半導体装置１６１を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図２６を参照して、半導体装置１６１に係る境界領域１０は、平面視においてダイオード領域９のカソード領域６１と重なる領域に形成されたウェル領域７１を含む。より具体的には、複数のウェル領域７１のうちの第２近接ウェル領域７１Ｂの一部が、平面視においてカソード領域６１と重なる領域に形成されている。第２近接ウェル領域７１Ｂの一部は、平面視においてコレクタ領域３４と重なる領域に形成されている。

以上、半導体装置１６１によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。

図２７は、図９に対応する部分の断面図であって、本発明の第３実施形態に係る半導体装置１６２を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図２７を参照して、半導体装置１６２に係る境界領域１０は、平面視においてダイオード領域９のカソード領域６１と重なる領域に形成されたウェル領域７１を含む。より具体的には、複数のウェル領域７１のうちの第２近接ウェル領域７１Ｂの全域が、平面視においてカソード領域６１と重なる領域に形成されている。第２近接ウェル領域７１Ｂは、平面視においてコレクタ領域３４とは重なっていない。

以上、半導体装置１６２によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。

図２８は、図７に対応する部分の断面図であって、本発明の第４実施形態に係る半導体装置１６３を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図２８を参照して、半導体装置１６３に係る境界領域１０は、平面視においてダイオード領域９のカソード領域６１と重なる領域に形成されたウェル領域７１を含む。より具体的には、複数のウェル領域７１のうちの第２近接ウェル領域７１Ｂの全域が、平面視においてカソード領域６１と重なる領域に形成されている。第２近接ウェル領域７１Ｂは、平面視においてコレクタ領域３４とは重なっていない。

また、第２近接ウェル領域７１Ｂに隣り合うウェル領域７１の一部が、平面視においてカソード領域６１と重なる領域に形成されている。第２近接ウェル領域７１Ｂに隣り合うウェル領域７１の一部は、平面視においてコレクタ領域３４と重なる領域に形成されている。

以上、半導体装置１６３によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。

図２９は、図７に対応する部分の断面図であって、本発明の第５実施形態に係る半導体装置１６４を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図２９を参照して、半導体装置１６４に係る境界領域１０は、平面視においてダイオード領域９のカソード領域６１と重なる領域に形成されたウェル領域７１を含む。境界領域１０は、平面視においてカソード領域６１と重なる領域に形成された複数（２個以上）のウェル領域７１を含んでいてもよい。

この形態では、複数のウェル領域７１のうちの第２近接ウェル領域７１Ｂの全域が、平面視においてカソード領域６１と重なる領域に形成されている。第２近接ウェル領域７１Ｂは、平面視においてコレクタ領域３４とは重なっていない。

また、この形態では、第２近接ウェル領域７１Ｂに隣り合うウェル領域７１の全域が、平面視においてカソード領域６１と重なる領域に形成されている。第２近接ウェル領域７１Ｂに隣り合うウェル領域７１は、平面視においてコレクタ領域３４とは重なっていない。

以上、半導体装置１６４によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。

図３０は、図１０に対応する部分の断面図であって、本発明の第６実施形態に係る半導体装置１６５を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図３０を参照して、半導体装置１６５に係る各ウェル開口８５は、対応するウェル領域７１において第１主面３から露出する部分の全域を露出させている。各ウェル開口８５は、より具体的には、対応するウェル領域７１に加えて、当該対応するウェル領域７１を区画するウェル分離構造７２を露出させている。各ウェル開口８５は、対応するウェル領域７１を含む境界領域分離構造７６を１対１対応の関係で露出させている。

各ウェル開口８５は、境界領域分離構造７６の両サイドに形成されたエミッタプラグ電極９１を露出させていてもよい。各ウェル開口８５は、エミッタプラグ電極９１の上面、および、エミッタプラグ電極９１において境界領域分離構造７６に面する側面を露出させていてもよい。

エミッタ端子電極１３は、各ウェル開口８５内において、ウェル領域７１において第１主面３から露出する部分の全域を被覆し、当該ウェル領域７１に電気的に接続されている。エミッタ端子電極１３は、各ウェル開口８５内において、ウェル分離電極層７５を被覆し、当該ウェル分離電極層７５に電気的に接続されている。エミッタ端子電極１３は、各ウェル開口８５内において、エミッタプラグ電極９１の上面および側面を被覆し、当該エミッタプラグ電極９１に電気的に接続されている。

以上、半導体装置１６５によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。

図３１は、図７に対応する部分の断面図であって、本発明の第７実施形態に係る半導体装置１６６を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図３１を参照して、半導体装置１６６に係る境界領域１０は、エミッタ端子電極１３から電気的に絶縁された１つまたは複数のウェル領域７１を含む。つまり、境界領域１０は、複数のウェル領域７１および１つまたは複数のフローティング領域５２を含む。境界領域１０は、第１近接ウェル領域７１Ａおよび第２近接ウェル領域７１Ｂの間の領域に形成された１つまたは複数のフローティング領域５２を含んでいてもよい。

以上、半導体装置１６６によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。

図３２は、図７に対応する部分の断面図であって、本発明の第８実施形態に係る半導体装置１６７を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図３２を参照して、半導体装置１６７に係る境界領域１０は、この形態では、ウェル分離構造７２を有していない。ウェル領域７１は、この形態では、平面視において第１方向Ｘに沿って間隔を空けて複数形成されている。複数のウェル領域７１は、半導体層２の一部の領域を挟んで、第１主面３に平行な横方向に対向している。

以上、半導体装置１６７によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。

図３３は、図７に対応する部分の断面図であって、本発明の第９実施形態に係る半導体装置１６８を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図３３を参照して、半導体装置１６８に係る境界領域１０は、１つのウェル領域７１を含む。１つのウェル領域７１は、領域分離構造５０によってＩＧＢＴ領域８およびダイオード領域９から区画されている。つまり、境界領域１０は、第１近接ウェル領域７１Ａおよび第２近接ウェル領域７１Ｂが一体的に形成された構造を有している。

１つのウェル領域７１の全域は、平面視においてコレクタ領域３４に重なっている。１つのウェル領域７１は、平面視においてコレクタ領域３４に重なる部分、および、カソード領域６１に重なる部分を有していてもよい。

アノード開口８４は、この形態では、アノード領域６２およびウェル領域７１を露出させている。エミッタ端子電極１３は、アノード開口８４においてアノード領域６２およびウェル領域７１に電気的に接続されている。

以上、半導体装置１６８によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。

図３４は、図９に対応する部分の断面図であって、本発明の第１０実施形態に係る半導体装置１６９を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図３４を参照して、半導体装置１６９に係るダイオード領域９は、この形態では、アノード分離構造６３を有していない。アノード領域６２は、この形態では、平面視において第１方向Ｘに沿って間隔を空けて複数形成されている。

複数のアノード領域６２は、半導体層２の一部の領域を挟んで、第１主面３に平行な横方向に対向している。この形態では、複数のアノード開口８４が層間絶縁層８０に形成されている。複数のアノード開口８４は、一対一対応の関係で複数のアノード領域６２を露出させている。

各アノード開口８４は、より具体的には、層間絶縁層８０および主面絶縁層７９を貫通し、アノード領域６２を露出させている。各アノード開口８４は、開口側から底壁側に向かって開口幅が狭まるように形成されている。

各アノード開口８４は、より具体的には、幅広部および幅狭部を有している。各アノード開口８４の幅広部は、第２層間絶縁層８２に形成されている。各アノード開口８４の幅狭部は、幅広部よりも小さい開口幅を有している。各アノード開口８４の幅狭部は、第１層間絶縁層８１に形成されている。エミッタ端子電極１３は、複数のアノード開口８４において複数のアノード領域６２に電気的に接続されている。

以上、半導体装置１６９によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。

図３５は、図９に対応する部分の断面図であって、本発明の第１１実施形態に係る半導体装置１７０を示す断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。

図３５を参照して、半導体装置１７０に係るダイオード領域９は、１つのアノード領域６２を含む。１つのアノード領域６２は、アノード分離構造６３によって隣り合う境界領域１０から区画されている。

以上、半導体装置１７０によっても半導体装置１に対して述べた効果と同様の効果を奏することができる。

図３６は、図２に対応する部分の平面図であって、本発明の第１２実施形態に係る半導体装置１７１を示す平面図である。図３７は、図９に対応する部分の断面図であって、図３６に示す半導体装置１７１の構造を説明するための断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。図３６では、第２主面４の表層部に形成されたコレクタ領域３４が、ドット状のハッチングによって示されている。

図３６～図３８を参照して、半導体装置１７１は、この形態では、境界領域１０を備えていない。つまり、ＲＣ－ＩＧＢＴ配列１２は、この形態では、第１方向Ｘに沿って配列されたＩＧＢＴ領域８およびダイオード領域９を含む。

ＲＣ－ＩＧＢＴ配列１２は、より具体的には、第１方向Ｘに沿って一列に配列されたＩＧＢＴ領域８、ダイオード領域９、ＩＧＢＴ領域８、ダイオード領域９・・・を繰り返し含むループ配列を有している。

アクティブ領域６では、このような構造を有する複数（この形態では６つ）のＲＣ－ＩＧＢＴ配列１２が第２方向Ｙに間隔を空けて形成されている（図１も併せて参照）。ＲＣ－ＩＧＢＴ配列１２は、側面５Ｂ側に位置する始点および側面５Ｄ側に位置する終点を有している。ＲＣ－ＩＧＢＴ配列１２の始点は、ＩＧＢＴ領域８またはダイオード領域９であってもよい。ＲＣ－ＩＧＢＴ配列１２の終点は、ＩＧＢＴ領域８またはダイオード領域９であってもよい。

図３７を参照して、各ＩＧＢＴ領域８は、第２主面４の表層部に形成されたコレクタ領域３４を含む。コレクタ領域３４は、この形態では、ＩＧＢＴ領域８およびダイオード領域９の間の境界を横切ってＩＧＢＴ領域８からダイオード領域９に引き出されている。つまり、コレクタ領域３４は、第１方向Ｘに沿ってＩＧＢＴ領域８からダイオード領域９に引き出された引き出しコレクタ領域１７２を含む。

引き出しコレクタ領域１７２は、この形態では、平面視においてダイオード領域９の周縁に沿って延びる帯状に形成されている。引き出しコレクタ領域１７２は、より具体的には、平面視においてダイオード領域９の内方領域を取り囲む環状に形成されている。引き出しコレクタ領域１７２は、さらに具体的には、平面視においてダイオード領域９の内方領域を取り囲む無端状に形成されている。

ダイオード領域９における第２主面４の表層部において、引き出しコレクタ領域１７２以外の領域にカソード領域６１が形成されている。つまり、カソード領域６１は、この形態では、ダイオード領域９においてコレクタ領域３４（引き出しコレクタ領域１７２）によって取り囲まれている。

引き出しコレクタ領域１７２は、平面視において所定の重なり幅Ｗでダイオード領域９に重なっている。重なり幅Ｗの始点は、ＩＧＢＴ領域８およびダイオード領域９の境界に設定される。重なり幅Ｗの始点は、この形態では、ＩＧＢＴ領域８に最近接し、アノード領域６２に接するアノード分離トレンチ６４の中央部に設定されている。重なり幅Ｗの終点は、引き出しコレクタ領域１７２およびカソード領域６１の境界に設定される。

ダイオード領域９の幅ＷＤに対する重なり幅Ｗの比Ｗ／ＷＤは、０．００１以上０．５以下であってもよい。比Ｗ／ＷＤは、０．００１以上０．０１以下、０．０１以上０．０５以下、０．０５以上０．１以下、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、０．３５以上０．４以下、０．４以上０．４５以下、または、０．４５以上０．５以下であってもよい。

重なり幅Ｗは、１μｍ以上２００μｍ以下であってもよい。重なり幅Ｗは、１μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ、または、１５０μｍ以上２００μｍであってもよい。重なり幅Ｗは、１μｍ以上２０μｍ以下、２０μｍ以上４０μｍ以下、４０μｍ以上６０μｍ以下、６０μｍ以上８０μｍ以下、８０μｍ以上１００μｍ以下、１００μｍ以上１２０μｍ以下、１２０μｍ以上１４０μｍ以下、１４０μｍ以上１６０μｍ以下、１６０μｍ以上１８０μｍ以下、または、１８０μｍ以上２００μｍ以下であってもよい。

重なり幅Ｗは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、４０μｍ以上５０μｍ以下、５０μｍ以上６０μｍ以下、６０μｍ以上７０μｍ以下、７０μｍ以上８０μｍ以下、８０μｍ以上９０μｍ以下、９０μｍ以上１００μｍ以下、１００μｍ以上１１０μｍ以下、１１０μｍ以上１２０μｍ以下、１２０μｍ以上１３０μｍ以下、１３０μｍ以上１４０μｍ以下、１４０μｍ以上１５０μｍ以下、１５０μｍ以上１６０μｍ以下、１６０μｍ以上１７０μｍ以下、１７０μｍ以上１８０μｍ以下、１８０μｍ以上１９０μｍ以下、または、１９０μｍ以上２００μｍ以下であってもよい。

引き出しコレクタ領域１７２は、法線方向Ｚに関して、少なくとも１つのアノード領域６２に対向していることが好ましい。引き出しコレクタ領域１７２は、１個、２個、３個、４個、５個、６個、７個、８個、９個、１０個、１１個、１２個、１３個、１４個、１５個、１６個、１７個、１８個、１９個または２０個のアノード領域６２に対向していてもよい。

引き出しコレクタ領域１７２は、法線方向Ｚに関して、少なくとも１つのアノード分離トレンチ６４に対向していることが好ましい。引き出しコレクタ領域１７２は、１個、２個、３個、４個、５個、６個、７個、８個、９個、１０個、１１個、１２個、１３個、１４個、１５個、１６個、１７個、１８個、１９個または２０個のアノード分離トレンチ６４に対向していてもよい。

図３８は、ｐｎ接合ダイオードＤの逆回復特性をシミュレーションによって調べたグラフである。図３８において、縦軸は電流密度［Ａ・ｃｍ^－２］を示し、横軸は時間［μｓ］を示している。

図３８には、第１特性α、第２特性βおよび第３特性γが示されている。第１特性αは、重なり幅Ｗを０μｍとした場合のｐｎ接合ダイオードＤの逆回復電流特性を示している。第２特性βは、重なり幅Ｗを１００μｍとした場合のｐｎ接合ダイオードＤの逆回復電流特性を示している。第３特性γは、重なり幅Ｗを１５０μｍとした場合のｐｎ接合ダイオードＤの逆回復電流特性を示している。

第１特性α、第２特性βおよび第３特性γを参照して、ｐｎ接合ダイオードＤの逆回復電流は、重なり幅Ｗの増加に伴って低下した。また、ｐｎ接合ダイオードＤの逆回復時間は、重なり幅Ｗの増加に伴って短くなった。つまり、逆回復損失は、重なり幅Ｗの増加に伴って低下した。

図３９Ａ～図３９Ｃは、重なり幅Ｗをそれぞれ０μｍ、１００μｍおよび１５０μｍとした場合の図３６に示す測定点Ｐにける正孔電流密度をシミュレーションによって調べた図である。図３９Ａ～図３９Ｃでは、密度の高い領域がハッチングによって示されている。

図３９Ａを参照して、重なり幅Ｗを０μｍとした場合、ｐｎ接合ダイオードＤの逆方向動作時では、引き戻される正孔がＩＧＢＴ領域８およびダイオード領域９の境界近傍において滞留する。そのため、ＩＧＢＴ領域８およびダイオード領域９の境界近傍において比較的高い正孔電流密度が形成される。特に、ＩＥ構造５１が導入されたＩＧＢＴ領域８では、ＩＧＢＴ領域８およびダイオード領域９の境界近傍において、引き戻される正孔に起因する正孔電流密度の増加が顕著に観られる。

図３９Ｂを参照して、重なり幅Ｗを１００μｍとした場合、ＩＧＢＴ領域８およびダイオード領域９の境界近傍における正孔電流密度は、重なり幅Ｗを０μｍとした場合に比べて減少する。これは、ＩＧＢＴ領域８およびダイオード領域９の境界近傍において、半導体層２に注入される正孔が減少したためである。

図３９Ｃを参照して、重なり幅Ｗを１５０μｍとした場合、ＩＧＢＴ領域８およびダイオード領域９の境界近傍における正孔電流密度は、重なり幅Ｗを１００μｍとした場合に比べてさらに減少した。

以上、半導体装置１７１によれば、各ＩＧＢＴ領域８が、第２主面４の表層部において、ＩＧＢＴ領域８およびダイオード領域９の間の境界を横切って、ＩＧＢＴ領域８からダイオード領域９に引き出されたコレクタ領域３４を含む。つまり、コレクタ領域３４は、第１方向Ｘに沿ってＩＧＢＴ領域８からダイオード領域９に引き出された引き出しコレクタ領域１７２を含む。ダイオード領域９のカソード領域６１は、第２主面４の表層部において、引き出しコレクタ領域１７２以外の領域に形成されている。

これにより、ｐｎ接合ダイオードＤの逆回復動作時において、ダイオード領域９および境界領域１０の境界近傍における正孔の密度を低減させることができる。その結果、ダイオード領域９および境界領域１０の境界近傍における正孔の滞留を抑制できるから、ｐｎ接合ダイオードＤの逆回復電流を抑制できる。よって、逆回復損失の低減を図ることができる。

また、半導体装置１７１によれば、引き出しコレクタ領域１７２は、平面視においてＩＧＢＴ領域８およびダイオード領域９の境界近傍においてダイオード領域９の周縁に沿う帯状に形成されている。これにより、ＩＧＢＴ領域８およびダイオード領域９の境界近傍における正孔電流密度を適切に低減させることができる。

また、引き出しコレクタ領域１７２は、平面視においてダイオード領域９の内方領域を取り囲む環状に形成されている。これにより、ダイオード領域９の周縁における正孔電流密度の不所望な増加を適切に抑制できる。

図４０は、図２に対応する部分の平面図であって、本発明の第１３実施形態に係る半導体装置１７３を示す平面図である。図４１は、図９に対応する部分の断面図であって、図４０に示す半導体装置１７３の構造を説明するための断面図である。以下では、半導体装置１に対して述べた構造に対応する構造については同一の参照符号を付して説明を省略する。図４０では、第２主面４の表層部に形成されたコレクタ領域３４が、ドット状のハッチングによって示されている。

図４０および図４１を参照して、半導体装置１７３は、第１実施形態に係る半導体装置１および第１２実施形態に係る半導体装置１７１が組み合わされた構造を有している。

コレクタ領域３４は、この形態では、第１方向Ｘに沿ってＩＧＢＴ領域８から境界領域１０を横切ってダイオード領域９に引き出された引き出しコレクタ領域１７２を含む。

引き出しコレクタ領域１７２は、境界領域１０において法線方向Ｚに全てのウェル領域７１に対向している。また、引き出しコレクタ領域１７２は、法線方向Ｚに全てのウェル分離トレンチ７３に対向している。また、引き出しコレクタ領域１７２は、法線方向Ｚに全ての境界ＦＥＴ構造７７に対向している。

引き出しコレクタ領域１７２は、平面視においてダイオード領域９の周縁に沿う帯状に形成されている。引き出しコレクタ領域１７２は、より具体的には、平面視においてダイオード領域９の内方領域を取り囲む環状に形成されている。引き出しコレクタ領域１７２は、さらに具体的には、平面視においてダイオード領域９の内方領域を取り囲む無端状に形成されている。

ダイオード領域９における第２主面４の表層部において、引き出しコレクタ領域１７２以外の領域にカソード領域６１が形成されている。つまり、カソード領域６１は、この形態では、ダイオード領域９においてコレクタ領域３４（引き出しコレクタ領域１７２）によって取り囲まれている。

引き出しコレクタ領域１７２は、平面視において所定の重なり幅Ｗでダイオード領域９に重なっている。重なり幅Ｗの始点は、この形態では、境界領域１０およびダイオード領域９の境界に設定される。重なり幅Ｗの始点は、この形態では、境界領域１０に最近接し、アノード領域６２に接するアノード分離トレンチ６４の中央部に設定されている。重なり幅Ｗの終点は、引き出しコレクタ領域１７２およびカソード領域６１の境界に設定される。

ダイオード領域９の幅ＷＤに対する重なり幅Ｗの比Ｗ／ＷＤは、０．００１以上０．５以下であってもよい。比Ｗ／ＷＤは、０．００１以上０．０１以下、０．０１以上０．０５以下、０．０５以上０．１以下、０．１以上０．１５以下、０．１５以上０．２以下、０．２以上０．２５以下、０．２５以上０．３以下、０．３以上０．３５以下、０．３５以上０．４以下、０．４以上０．４５以下、または、０．４５以上０．５以下であってもよい。

重なり幅Ｗは、１μｍ以上２００μｍ以下であってもよい。重なり幅Ｗは、１μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ、または、１５０μｍ以上２００μｍであってもよい。重なり幅Ｗは、１μｍ以上２０μｍ以下、２０μｍ以上４０μｍ以下、４０μｍ以上６０μｍ以下、６０μｍ以上８０μｍ以下、８０μｍ以上１００μｍ以下、１００μｍ以上１２０μｍ以下、１２０μｍ以上１４０μｍ以下、１４０μｍ以上１６０μｍ以下、１６０μｍ以上１８０μｍ以下、または、１８０μｍ以上２００μｍ以下であってもよい。

重なり幅Ｗは、１μｍ以上１０μｍ以下、１０μｍ以上２０μｍ以下、２０μｍ以上３０μｍ以下、３０μｍ以上４０μｍ以下、４０μｍ以上５０μｍ以下、５０μｍ以上６０μｍ以下、６０μｍ以上７０μｍ以下、７０μｍ以上８０μｍ以下、８０μｍ以上９０μｍ以下、９０μｍ以上１００μｍ以下、１００μｍ以上１１０μｍ以下、１１０μｍ以上１２０μｍ以下、１２０μｍ以上１３０μｍ以下、１３０μｍ以上１４０μｍ以下、１４０μｍ以上１５０μｍ以下、１５０μｍ以上１６０μｍ以下、１６０μｍ以上１７０μｍ以下、１７０μｍ以上１８０μｍ以下、１８０μｍ以上１９０μｍ以下、または、１９０μｍ以上２００μｍ以下であってもよい。

引き出しコレクタ領域１７２は、法線方向Ｚに少なくとも１つのアノード領域６２に対向していることが好ましい。引き出しコレクタ領域１７２は、１個、２個、３個、４個、５個、６個、７個、８個、９個、１０個、１１個、１２個、１３個、１４個、１５個、１６個、１７個、１８個、１９個または２０個のアノード領域６２に対向していてもよい。

引き出しコレクタ領域１７２は、法線方向Ｚに少なくとも１つのアノード分離トレンチ６４に対向していることが好ましい。引き出しコレクタ領域１７２は、１個、２個、３個、４個、５個、６個、７個、８個、９個、１０個、１１個、１２個、１３個、１４個、１５個、１６個、１７個、１８個、１９個または２０個のアノード分離トレンチ６４に対向していてもよい。

以上、半導体装置１７３によれば、第１実施形態に係る半導体装置１に対して述べた効果を奏することができる。また、半導体装置１７３によれば、第１２実施形態に係る半導体装置１７１に対して述べた効果を奏することもできる。

つまり、半導体装置１７３によれば、ｐｎ接合ダイオードＤの逆回復動作時において、境界領域１０に存する正孔をウェル領域７１によって速やかに排出できる。これにより、境界領域１０における正孔の滞留を抑制できるから、逆回復電流を抑制できる。その結果、逆回復損失の低減を図ることができる。

また、半導体装置１７３によれば、コレクタ領域３４は、第１方向Ｘに沿ってＩＧＢＴ領域８から境界領域１０を横切ってダイオード領域９に引き出された引き出しコレクタ領域１７２を含む。これにより、ｐｎ接合ダイオードＤの逆回復動作時において、ダイオード領域９および境界領域１０の境界近傍における正孔の密度を低減させることができる。その結果、ダイオード領域９および境界領域１０の境界近傍における正孔の滞留を抑制できるから、逆回復電流を抑制できる。よって、逆回復損失の低減を図ることができる。

この形態では、第１実施形態に係る半導体装置１に対して引き出しコレクタ領域１７２が組み合わされた構造について説明した。しかし、第６実施形態に係る半導体装置１６５に対して引き出しコレクタ領域１７２が組み合わされてもよい。また、第７実施形態に係る半導体装置１６６に対して引き出しコレクタ領域１７２が組み合わされてもよい。

また、第８実施形態に係る半導体装置１６７に対して引き出しコレクタ領域１７２が組み合わされてもよい。また、第９実施形態に係る半導体装置１６８に対して引き出しコレクタ領域１７２が組み合わされてもよい。

また、第１０実施形態に係る半導体装置１６９に対して引き出しコレクタ領域１７２が組み合わされてもよい。また、第１１実施形態に係る半導体装置１７０に対して引き出しコレクタ領域１７２が組み合わされてもよい。

図４２は、半導体モジュール２０１の一形態例を示す斜視図である。

図４２を参照して、半導体モジュール２０１には、１つまたは２つ以上の半導体チップ２０２が組み込まれる。半導体モジュール２０１は、この形態では、２つの半導体チップ２０２が組み込まれた構造を有している。以下では、便宜的に、２つの半導体チップ２０２をそれぞれ第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂという。

第１半導体チップ２０２Ａには、前述の第１～第１３実施形態に係る半導体装置１，１６１，１６２，１６３，１６４，１６５，１６６，１６７，１６８，１６９，１７０，１７１，１７３のいずれか１つが適用される。第２半導体チップ２０２Ｂには、前述の第１～第１３実施形態に係る半導体装置１，１６１，１６２，１６３，１６４，１６５，１６６，１６７，１６８，１６９，１７０，１７１，１７３のいずれか１つが適用される。

半導体モジュール２０１は、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂを収容する筐体２０３を含む。筐体２０３は、樹脂ケース２０４および支持基板２０５を含む。支持基板２０５は、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂを支持するための基板である。

樹脂ケース２０４は、底壁２０６および側壁２０７Ａ，２０７Ｂ，２０７Ｃ，２０７Ｄを含む。底壁２０６は、その法線方向から見た平面視において四角形状（この形態では長方形状）に形成されている。

底壁２０６には、貫通孔２０８が形成されている。貫通孔２０８は、底壁２０６において周縁から内方領域に間隔を空けた領域に形成されている。貫通孔２０８は、この形態では、平面視において四角形状（この形態では長方形状）に形成されている。

側壁２０７Ａ～２０７Ｄは、底壁２０６の周縁から底壁２０６とは反対側に向けて立設されている。側壁２０７Ａおよび側壁２０７Ｃは、底壁２０６の短手方向に沿って延び、底壁２０６の長手方向に対向している。側壁２０７Ｂおよび側壁２０７Ｄは、底壁２０６の長手方向に沿って延び、底壁２０６の短手方向に対向している。側壁２０７Ａ～２０７Ｄは、底壁２０６とは反対側において開口２０９を区画している。側壁２０７Ａ～２０７Ｄは、底壁２０６との間で内部空間２１０を区画している。

内部空間２１０の四隅には、ボルト挿通孔２１１，２１２，２１３，２１４がそれぞれ形成されている。内部空間２１０は、図示しない蓋部材によって閉塞される。蓋部材は、ボルトによって、ボルト挿通孔２１１，２１２，２１３，２１４にボルト止めされる。

樹脂ケース２０４は、複数の端子支持部２１５，２１６，２１７，２１８を含む。複数の端子支持部２１５～２１８は、この形態では、第１端子支持部２１５、第２端子支持部２１６、第３端子支持部２１７および第４端子支持部２１８を含む。

第１端子支持部２１５および第２端子支持部２１６は、側壁２０７Ａの外壁に取り付けられている。第１端子支持部２１５および第２端子支持部２１６は、この形態では、側壁２０７Ａの外壁と一体的に形成されている。第１端子支持部２１５および第２端子支持部２１６は、短手方向に間隔を空けて形成されている。第１端子支持部２１５および第２端子支持部２１６は、ブロック状に形成されている。第１端子支持部２１５および第２端子支持部２１６は、側壁２０７Ａの外壁から長手方向外側に向かって突出している。

第３端子支持部２１７および第４端子支持部２１８は、側壁２０７Ｃの外壁に取り付けられている。第３端子支持部２１７および第４端子支持部２１８は、この形態では、側壁２０７Ｃの外壁と一体的に形成されている。第３端子支持部２１７および第４端子支持部２１８は、短手方向に間隔を空けて形成されている。第３端子支持部２１７および第４端子支持部２１８は、ブロック状に形成されている。第３端子支持部２１７および第４端子支持部２１８は、側壁２０７Ｃの外壁から長手方向外側に向かって突出している。

第１端子支持部２１５、第２端子支持部２１６、第３端子支持部２１７および第４端子支持部２１８は、支持壁２１９をそれぞれ有している。支持壁２１９は、底壁２０６よりも開口２０９側の領域に位置している。各支持壁２１９は、平面視において四角形状に形成されている。

第１端子支持部２１５および第２端子支持部２１６の間の領域には、第１ボルト挿通孔２２１が形成されている。第３端子支持部２１７および第４端子支持部２１８の間の領域には、第２ボルト挿通孔２２２が形成されている。

支持基板２０５は、放熱板２２５、絶縁材２２６および回路部２２７を含む。支持基板２０５は、底壁２０６の貫通孔２０８から回路部２２７が露出するように樹脂ケース２０４の外面に取り付けられている。支持基板２０５は、放熱板２２５が樹脂ケース２０４の外面に接着されることにより、樹脂ケース２０４の外面に取り付けられていてもよい。

放熱板２２５は、金属板であってもよい。放熱板２２５は、金属膜によって被覆された絶縁板であってもよい。放熱板２２５は、その法線方向から見た平面視において四角形状（この形態では長方形状）に形成されている。

絶縁材２２６は、放熱板２２５の上に形成されている。絶縁材２２６は、絶縁材料を含む実装基板であってもよい。絶縁材２２６は、放熱板２２５の上に膜状に形成された絶縁膜であってもよい。

回路部２２７は、絶縁材２２６を介して放熱板２２５の上に形成されている。回路部２２７は、複数の配線２３１，２３２，２３３、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂを含む。配線２３１～２３３は、この形態では、第１コレクタ配線２３１、第２コレクタ配線２３２およびエミッタ配線２３３を含む。

第１コレクタ配線２３１は、板状または膜状に形成されている。第１コレクタ配線２３１は、平面視において四角形状に形成されている。第１コレクタ配線２３１は、放熱板２２５において長手方向一方側（側壁２０７Ａ側）および短手方向一方側（側壁２０７Ｄ側）の領域に配置されている。

第２コレクタ配線２３２は、板状または膜状に形成されている。第２コレクタ配線２３２は、平面視において四角形状に形成されている。第２コレクタ配線２３２は、第１コレクタ配線２３１から間隔を空けて、放熱板２２５において長手方向他方側（側壁２０７Ｃ側）および短手方向一方側（側壁２０７Ｄ側）の領域に配置されている。

エミッタ配線２３３は、板状または膜状に形成されている。エミッタ配線２３３は、平面視において四角形状に形成されている。エミッタ配線２３３は、第１コレクタ配線２３１および第２コレクタ配線２３２から間隔を空けて、放熱板２２５において短手方向他方側（側壁２０７Ｂ側）の領域に配置されている。エミッタ配線２３３は、この形態では、放熱板２２５の長手方向に沿って延びる長方形状に形成されている。

第１半導体チップ２０２Ａは、コレクタ端子電極３２を放熱板に対向させた姿勢で、第１コレクタ配線２３１の上に配置されている。第１半導体チップ２０２Ａのコレクタ端子電極３２は、導電性接合材を介して第１コレクタ配線２３１に接合されている。第１半導体チップ２０２Ａのコレクタ端子電極３２は、第１コレクタ配線２３１に電気的に接続されている。導電性接合材は、半田または導電性ペーストを含んでいてもよい。

第２半導体チップ２０２Ｂは、コレクタ端子電極３２を放熱板に対向させた姿勢で、第２コレクタ配線２３２の上に配置されている。第２半導体チップ２０２Ｂのコレクタ端子電極３２は、導電性接合材を介して第２コレクタ配線２３２に接合されている。第２半導体チップ２０２Ｂのコレクタ端子電極３２は、第２コレクタ配線２３２に電気的に接続されている。導電性接合材は、半田または導電性ペーストを含んでいてもよい。

半導体モジュール２０１は、複数の端子２３４，２３５，２３６，２３７を含む。複数の端子２３４～２３７は、コレクタ端子２３４、第１エミッタ端子２３５、共通端子２３６および第２エミッタ端子２３７を含む。

コレクタ端子２３４は、第１端子支持部２１５に配置されている。コレクタ端子２３４は、第１コレクタ配線２３１に電気的に接続される。コレクタ端子２３４は、第１領域２３８および第２領域２３９を含む。コレクタ端子２３４の第１領域２３８は、内部空間２１０外に位置している。コレクタ端子２３４の第２領域２３９は、内部空間２１０内に位置している。

コレクタ端子２３４の第１領域２３８は、第１端子支持部２１５の支持壁２１９によって支持されている。コレクタ端子２３４の第２領域２３９は、第１領域２３８から側壁２０７Ａを貫通して内部空間２１０内に引き出されている。コレクタ端子２３４の第２領域２３９は、第１コレクタ配線２３１に電気的に接続される。

第１エミッタ端子２３５は、第２端子支持部２１６に配置されている。第１エミッタ端子２３５は、エミッタ配線２３３に電気的に接続される。第１エミッタ端子２３５は、第１領域２４０および第２領域２４１を含む。第１エミッタ端子２３５の第１領域２４０は、内部空間２１０外に位置している。第１エミッタ端子２３５の第２領域２４１は、内部空間２１０内に位置している。

第１エミッタ端子２３５の第１領域２４０は、第２端子支持部２１６の支持壁２１９によって支持されている。第１エミッタ端子２３５の第２領域２４１は、第１領域２４０から側壁２０７Ａを貫通して内部空間２１０内に引き出されている。第１エミッタ端子２３５の第２領域２４１は、エミッタ配線２３３に電気的に接続される。

共通端子２３６は、第３端子支持部２１７に配置されている。共通端子２３６は、第２コレクタ配線２３２に電気的に接続される。共通端子２３６は、第１領域２４２および第２領域２４３を含む。共通端子２３６の第１領域２４２は、内部空間２１０外に位置している。共通端子２３６の第２領域２４３は、内部空間２１０内に位置している。

共通端子２３６の第１領域２４２は、第２端子支持部２１６の支持壁２１９によって支持されている。共通端子２３６の第２領域２４３は、第１領域２４０から側壁２０７Ｃを貫通して内部空間２１０内に引き出されている。共通端子２３６の第２領域２４３は、第２コレクタ配線２３２に電気的に接続される。

第２エミッタ端子２３７は、第４端子支持部２１８に配置されている。第２エミッタ端子２３７は、エミッタ配線２３３に電気的に接続される。第２エミッタ端子２３７は、第１領域２４４および第２領域２４５を含む。第２エミッタ端子２３７の第１領域２４４は、内部空間２１０外に位置している。第２エミッタ端子２３７の第２領域２４５は、内部空間２１０内に位置している。

第２エミッタ端子２３７の第１領域２４４は、第４端子支持部２１８の支持壁２１９によって支持されている。第２エミッタ端子２３７の第２領域２４５は、第１領域２４４から側壁２０７Ｃを貫通して内部空間２１０内に引き出されている。第２エミッタ端子２３７の第２領域２４５は、エミッタ配線２３３に電気的に接続される。

半導体モジュール２０１は、複数（この形態では６個）の側壁端子２４６Ａ～２４６Ｈを含む。複数の側壁端子２４６Ａ～２４６Ｈは、内部空間２１０において側壁２０７Ｄに沿って間隔を空けて配置されている。

複数の側壁端子２４６Ａ～２４６Ｈは、内部接続部２４７および外部接続部２４８をそれぞれ含む。内部接続部２４７は、底壁２０６に配置されている。外部接続部２４８は、内部接続部２４７から側壁２０７Ｄに沿ってライン状に延び、内部空間２１０外に引き出されている。

複数の側壁端子２４６Ａ～２４６Ｈは、第１半導体チップ２０２Ａ用の３個の側壁端子２４６Ａ～２４６Ｄ、および、第２半導体チップ２０２Ｂ用の３個の側壁端子２４６Ｅ～２４６Ｈを含む。

側壁端子２４６Ａ～２４６Ｄは、短手方向に沿って第１コレクタ配線２３１と対向している。側壁端子２４６Ａは、第１半導体チップ２０２Ａのゲート端子電極１４に接続されるゲート端子として形成されている。

側壁端子２４６Ｂ～２４６Ｄは、第１半導体チップ２０２Ａの第１センス端子電極１５、第２センス端子電極１６および電流検出端子電極１７に接続される端子としてそれぞれ形成されている。側壁端子２４６Ｂ～２４６Ｄのうちの少なくとも１つは、開放端子であってもよい。

側壁端子２４６Ｅ～２４６Ｈは、短手方向に沿って第２コレクタ配線２３２と対向している。側壁端子２４６Ｅは、第２半導体チップ２０２Ｂのゲート端子電極１４に接続されるゲート端子として形成されている。

側壁端子２４６Ｆ～２４６Ｈは、第２半導体チップ２０２Ｂの第１センス端子電極１５、第２センス端子電極１６、電流検出端子電極１７に接続される端子としてそれぞれ形成されている。側壁端子２４６Ｆ～２４６Ｈのうちの少なくとも１つは、開放端子であってもよい。

半導体モジュール２０１は、複数の導線２４９Ａ～２４９Ｊを含む。複数の導線２４９Ａ～２４９Ｊは、金、銀、銅またはアルミニウムのうちの少なくとも１種をそれぞれ含んでいてもよい。導線２４９Ａ～２４９Ｊは、ボンディングワイヤをそれぞれ含んでいてもよい。導線２４９Ａ～２４９Ｊは、導電板をそれぞれ含んでいてもよい。

複数の導線２４９Ａ～２４９Ｊは、第１導線２４９Ａ、第２導線２４９Ｂ、第３導線２４９Ｃ、第４導線２４９Ｄ、第５導線２４９Ｅ、第６導線２４９Ｆ、第７導線２４９Ｇ、第８導線２４９Ｈ、第９導線２４９Ｉおよび第１０導線２４９Ｊを含む。

第１導線２４９Ａは、コレクタ端子２３４および第１コレクタ配線２３１を接続している。第２導線２４９Ｂは、第１エミッタ端子２３５およびエミッタ配線２３３を接続している。第３導線２４９Ｃは、共通端子２３６および第２コレクタ配線２３２を接続している。

第４導線２４９Ｄは、第２エミッタ端子２３７およびエミッタ配線２３３を接続している。第５導線２４９Ｅは、第１半導体チップ２０２Ａのエミッタ端子電極１３および第２コレクタ配線２３２を接続している。第６導線２４９Ｆは、第２半導体チップ２０２Ｂのエミッタ端子電極１３およびエミッタ配線２３３を接続している。

第７導線２４９Ｇは、第１半導体チップ２０２Ａのゲート端子電極１４および側壁端子２４６Ａを接続している。第８導線２４９Ｈは、第２半導体チップ２０２Ｂのゲート端子電極１４および側壁端子２４６Ｅを接続している。

第９導線２４９Ｉは、第１半導体チップ２０２Ａの第１センス端子電極１５、第２センス端子電極１６および電流検出端子電極１７と、側壁端子２４６Ｂ～２４６Ｄとを接続している。第１０導線２４９Ｊは、第２半導体チップ２０２Ｂの第１センス端子電極１５、第２センス端子電極１６および電流検出端子電極１７と、側壁端子２４６Ｆ～２４６Ｈとを接続している。

図４３は、図４２に示す半導体モジュール２０１の電気的構造を示す回路図である。

図４３を参照して、半導体モジュール２０１は、ハーフブリッジ回路２５０を含む。ハーフブリッジ回路２５０は、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂを含む。第１半導体チップ２０２Ａは、ハーフブリッジ回路２５０の高電圧側アームを構成している。第２半導体チップ２０２Ｂは、ハーフブリッジ回路２５０の低電圧側アームを構成している。

第１半導体チップ２０２Ａのゲート端子電極１４には、ゲート端子（側壁端子２４６Ａ）が接続されている。第１半導体チップ２０２Ａのコレクタ端子電極３２には、コレクタ端子２３４が接続されている。

第１半導体チップ２０２Ａのエミッタ端子電極１３には、第２半導体チップ２０２Ｂのコレクタ端子電極３２が接続されている。第１半導体チップ２０２Ａのエミッタ端子電極１３および第２半導体チップ２０２Ｂのコレクタ端子電極３２の接続部には、共通端子２３６が接続されている。

第２半導体チップ２０２Ｂのゲート端子電極１４には、ゲート端子（側壁端子２４６Ｄ）が接続されている。第２半導体チップ２０２Ｂのエミッタ端子電極１３には、第１エミッタ端子２３５（第２エミッタ端子２３７）が接続されている。

第１半導体チップ２０２Ａのゲート端子電極１４には、ゲート端子（側壁端子２４６Ａ）を介してゲートドライバＩＣ等が接続されてもよい。第２半導体チップ２０２Ｂのゲート端子電極１４には、ゲート端子（側壁端子２４６Ｄ）を介してゲートドライバＩＣ等が接続されてもよい。

半導体モジュール２０１は、Ｕ相、Ｖ相およびＷ相を有する三相モータにおいて、Ｕ相、Ｖ相およびＷ相のいずれか一相を駆動させるインバータモジュールであってもよい。三相モータのＵ相、Ｖ相およびＷ相に対応する３個の半導体モジュール２０１によって、三相モータを駆動するインバータ装置が構成されてもよい。

この場合、各半導体モジュール２０１のコレクタ端子２３４および第１エミッタ端子２３５（第２エミッタ端子２３７）に直流電源が接続される。また、各半導体モジュール２０１の共通端子２３６に三相モータのＵ相、Ｖ相およびＷ相のいずれか一相が負荷として接続される。インバータ装置では、第１半導体チップ２０２Ａおよび第２半導体チップ２０２Ｂが所定のスイッチングパターンで駆動制御される。これにより、直流電圧が三相交流電圧に変換されて、三相モータが正弦波駆動される。

本発明はさらに他の形態で実施することもできる。

前述の各実施形態において、半導体層２は、ｎ^－型の半導体基板３１に代えて、ｐ型の半導体基板と、半導体基板の上に形成されたｎ^－型エピタキシャル層とを含む積層構造を有していてもよい。

ｐ型の半導体基板およびｎ^－型のエピタキシャル層は、いずれもシリコン製であってもよい。ｎ^－型のエピタキシャル層は、ｐ型の半導体基板の主面からシリコンをエピタキシャル成長して形成される。この場合、ｐ型の半導体基板が、コレクタ領域３４に対応する。また、ｎ^－型のエピタキシャル層が、ドリフト領域に対応する。

前述各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型に形成され、ｎ型の部分がｐ型に形成されてもよい。

この明細書および図面から抽出される特徴の例を以下に示す。

［項１］一方側の第１主面および他方側の第２主面を含む第１導電型の半導体層と、前記第１主面の表層部に形成された第２導電型の第１不純物領域、および、前記第２主面の表層部に形成された第１導電型の第２不純物領域を含むダイオード領域と、前記第１主面に形成された第２導電型のボディ領域、前記ボディ領域の表層部に形成された第１導電型のエミッタ領域、および、ゲート絶縁層を介して前記ボディ領域および前記エミッタ領域に対向するゲート電極を含むＦＥＴ構造、ならびに、前記第２主面の表層部に形成され、前記ダイオード領域に引き出された引き出し領域を有する第２導電型のコレクタ領域を含むＩＧＢＴ領域と、を含む、半導体装置。

この半導体装置によれば、ダイオードの逆回復動作時において、ＩＧＢＴ領域およびダイオード領域の境界近傍におけるキャリアの密度を低減させることができる。これにより、ＩＧＢＴ領域およびダイオード領域の境界近傍におけるキャリアの滞留を抑制できるから、逆回復電流を抑制できる。その結果、逆回復損失の低減を図ることができる。

［項２］前記第１主面の上において前記エミッタ領域および前記第１不純物領域に電気的に接続された第１主面電極と、前記第２主面の上において前記コレクタ領域および前記第２不純物領域に電気的に接続された第２主面電極と、をさらに含む、項１に記載の半導体装置。

［項３］前記コレクタ領域の前記引き出し領域は、前記第１主面の法線方向に前記ダイオード領域の前記第１不純物領域に対向している、項１または２に記載の半導体装置。

［項４］前記ダイオード領域は、複数の前記第１不純物領域を含み、前記コレクタ領域の前記引き出し領域は、前記第１主面の法線方向に少なくとも１つの前記第１不純物領域に対向している、項１～３のいずれか一項に記載の半導体装置。

［項５］前記ダイオード領域は、前記第１不純物領域を区画するように複数の前記第１不純物領域の間の領域に形成されたトレンチを含み、前記コレクタ領域の前記引き出し領域は、前記第１主面の法線方向に前記トレンチに対向している、項４に記載の半導体装置。

［項６］前記ダイオード領域は、複数の前記トレンチを含み、前記コレクタ領域の前記引き出し領域は、前記第１主面の法線方向に少なくとも１つの前記トレンチに対向している、項５に記載の半導体装置。

［項７］平面視において前記ダイオード領域に対する前記コレクタ領域の前記引き出し領域の重なり幅は、１μｍ以上２００μｍ以下である、項１～６のいずれか一項に記載の半導体装置。

［項８］前記ＩＧＢＴ領域および前記ダイオード領域の間の領域において前記半導体層の前記第１主面の表層部に形成され、前記エミッタ領域に電気的に接続された第２導電型のウェル領域を有する境界領域をさらに含む、項１～７のいずれか一項に記載の半導体装置。

この半導体装置によれば、ダイオードの逆回復動作時において、境界領域に存するキャリアをウェル領域によって速やかに排出できる。これにより、境界領域におけるキャリアの滞留を抑制できるから、逆回復電流を抑制できる。その結果、逆回復損失の低減を図ることができる。

［項９］前記コレクタ領域の前記引き出し領域は、前記境界領域を横切って前記ダイオード領域に引き出されており、前記第１主面の法線方向に前記ウェル領域に対向している、項８に記載の半導体装置。

この半導体装置によれば、ダイオードの逆回復動作時において、境界領域およびダイオード領域の境界近傍におけるキャリアの密度を低減させることができる。これにより、境界領域およびダイオード領域の境界近傍におけるキャリアの滞留を抑制できるから、逆回復電流を抑制できる。その結果、逆回復損失の低減を図ることができる。

［項１０］前記境界領域は、前記第１主面の表層部に形成された第２導電型の境界ボディ領域、前記境界ボディ領域の表層部に形成された第１導電型の境界エミッタ領域、および、境界ゲート絶縁層を介して前記境界ボディ領域および前記境界エミッタ領域に対向する境界ゲート電極を有し、前記第１主面において前記ウェル領域に隣り合う領域に形成された境界ＦＥＴ構造を含み、前記コレクタ領域の前記引き出し領域は、前記第１主面の法線方向に前記境界ＦＥＴ構造に対向している、項８または９に記載の半導体装置。

［項１１］前記境界領域において前記ウェル領域は、前記第１主面に形成されたウェル分離トレンチによって前記境界ＦＥＴ構造から区画されており、前記コレクタ領域の前記引き出し領域は、前記第１主面の法線方向に沿って前記ウェル分離トレンチに対向している、項１０に記載の半導体装置。

［項１２］複数の前記ウェル領域が、前記第１主面の表層部に形成されており、前記コレクタ領域の前記引き出し領域は、前記第１主面の法線方向に複数の前記ウェル領域に対向している、項８または９に記載の半導体装置。

［項１３］前記境界領域は、前記第１主面の表層部に形成された第２導電型の境界ボディ領域、前記境界ボディ領域の表層部に形成された第１導電型の境界エミッタ領域、および、境界ゲート絶縁層を介して前記境界ボディ領域および前記境界エミッタ領域に対向する境界ゲート電極を有し、前記第１主面において複数の前記ウェル領域の間の領域に形成された境界ＦＥＴ構造を含み、前記コレクタ領域の前記引き出し領域は、前記第１主面の法線方向に前記境界ＦＥＴ構造に対向している、項１２に記載の半導体装置。

［項１４］前記ウェル領域は、前記第１主面に形成されたウェル分離トレンチによって前記境界ＦＥＴ構造から区画されており、前記コレクタ領域の前記引き出し領域は、前記第１主面の法線方向に前記ウェル分離トレンチに対向している、項１３に記載の半導体装置。

［項１５］前記ＩＧＢＴ領域、前記境界領域、前記ダイオード領域、前記境界領域および前記ＩＧＢＴ領域が、平面視において一方方向に沿ってこの順に形成されている、項８～１４のいずれか一項に記載の半導体装置。

［項１６］前記ダイオード領域、前記境界領域、前記ＩＧＢＴ領域、前記境界領域および前記ダイオード領域が、平面視において一方方向に沿ってこの順に形成されている、項７～１５のいずれか一項に記載の半導体装置。

［項１７］前記ＩＧＢＴ領域は、前記第１主面の表層部において前記ＦＥＴ構造に隣り合う領域に形成された第２導電型のフローティング領域を含む、項１～１６のいずれか一項に記載の半導体装置。

［項１８］前記ＩＧＢＴ領域は、複数の前記ＦＥＴ構造、および、前記第１主面の表層部において複数の前記ＦＥＴ構造の間の領域に形成された前記フローティング領域を含む、項１７に記載の半導体装置。

［項１９］前記フローティング領域は、電気的に浮遊状態に形成されている、項１７または１８に記載の半導体装置。

［項２０］前記フローティング領域は、前記第１主面に形成された領域分離トレンチによって前記ＦＥＴ構造から区画されている、項１７～１９のいずれか一項に記載の半導体装置。

［項２１］前記ゲート電極は、前記第１主面に形成されたゲートトレンチ内において前記ゲート絶縁を挟んで前記ボディ領域および前記エミッタ領域に対向している、項１～２０のいずれか一項に記載の半導体装置。

この出願は、２０１８年５月３０日に日本国特許庁に提出された特願２０１８－１０３９００号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によってのみ限定される。

１ 半導体装置
２ 半導体層
３ 第１主面
４ 第２主面
８ ＩＧＢＴ領域
９ ダイオード領域
１０ 境界領域
３４ コレクタ領域
３５ ＦＥＴ構造
３９ ゲートトレンチ
４０ ゲート絶縁層
４１ ゲート電極
４５ ボディ領域
４６ エミッタ領域
５２ フローティング領域
５４ 領域分離トレンチ
７１ ウェル領域
７７ 境界ＦＥＴ構造
１６１ 半導体装置
１６２ 半導体装置
１６３ 半導体装置
１６４ 半導体装置
１６５ 半導体装置
１６６ 半導体装置
１６７ 半導体装置
１６８ 半導体装置
１６９ 半導体装置
１７０ 半導体装置
１７１ 半導体装置
１７３ 半導体装置
Ｚ 法線方向

Claims (19)

1. 一方側の第１主面および他方側の第２主面を含む第１導電型の半導体層と、
   前記第１主面の表層部に形成された第２導電型のボディ領域、前記ボディ領域の表層部に形成された第１導電型のエミッタ領域、および、ゲート絶縁層を介して前記ボディ領域および前記エミッタ領域に対向するゲート電極を含むＦＥＴ構造、ならびに、前記第２主面の表層部に形成された第２導電型のコレクタ領域を含むＩＧＢＴ領域と、
   前記第１主面の表層部に形成された第２導電型の第１不純物領域、および、前記第２主面の表層部に形成された第１導電型の第２不純物領域を含むダイオード領域と、
   前記ＩＧＢＴ領域および前記ダイオード領域の間の領域において前記第１主面の表層部に形成された第２導電型のウェル領域を含む境界領域と、
   前記第１主面の上において前記エミッタ領域、前記第１不純物領域および前記ウェル領域に電気的に接続された第１主面電極と、を含み、
   前記ダイオード領域と前記境界領域とを区画するトレンチが設けられ、前記トレンチの一端には前記ダイオード領域が接しており、前記トレンチの他端には前記境界領域のうちの前記第２導電型のウエル領域のみが接している、半導体装置。
2. 前記第２主面の上において前記コレクタ領域および前記第２不純物領域に電気的に接続された第２主面電極をさらに含む、請求項１に記載の半導体装置。
3. 前記境界領域は、平面視において前記コレクタ領域と重なる領域に形成された前記ウェル領域を含む、請求項１または２に記載の半導体装置。
4. 前記境界領域は、平面視において前記第２不純物領域とは重ならない領域に形成された前記ウェル領域を含む、請求項１～３のいずれか一項に記載の半導体装置。
5. 前記境界領域は、前記第１主面の表層部に形成された第２導電型の境界ボディ領域、前記境界ボディ領域の表層部に形成された第１導電型の境界エミッタ領域、および、境界ゲート絶縁層を介して前記境界ボディ領域および前記境界エミッタ領域に対向する境界ゲート電極を含み、前記第１主面において前記ウェル領域に隣り合う領域に形成された境界ＦＥＴ構造を含む、請求項１～４のいずれか一項に記載の半導体装置。
6. 複数の前記ウェル領域が、前記第１主面の表層部に形成されており、
   前記境界ＦＥＴ構造は、前記第１主面の表層部において複数の前記ウェル領域の間の領域に形成されている、請求項５に記載の半導体装置。
7. 前記ウェル領域は、前記第１主面に形成された領域分離トレンチによって前記境界ＦＥＴ構造から区画されている、請求項５または６に記載の半導体装置。
8. 前記ＩＧＢＴ領域は、前記第１主面の表層部において前記ＦＥＴ構造に隣り合うように形成された第２導電型のフローティング領域を含む、請求項５～７のいずれか一項に記載の半導体装置。
9. 前記ＩＧＢＴ領域は、間隔を空けて形成された複数の前記ＦＥＴ構造、および、前記第１主面の表層部において複数の前記ＦＥＴ構造の間の領域に形成された前記フローティング領域を含む、請求項８に記載の半導体装置。
10. 前記フローティング領域は、前記第１主面電極から電気的に分離されている、請求項８または９に記載の半導体装置。
11. 前記ゲート電極は、前記第１主面に形成されたゲートトレンチ内において前記ゲート絶縁層を介して前記ボディ領域および前記エミッタ領域に対向している、請求項８～１０のいずれか一項に記載の半導体装置。
12. 前記フローティング領域は、前記第１主面に形成された領域分離トレンチによって前記ＦＥＴ構造から区画されている、請求項８～１１のいずれか一項に記載の半導体装置。
13. 前記ＩＧＢＴ領域は、前記第１主面の表層部において前記ＦＥＴ構造に隣り合うように形成された第２導電型のフローティング領域を含む、請求項１～４のいずれか一項に記載の半導体装置。
14. 前記ＩＧＢＴ領域は、間隔を空けて形成された複数の前記ＦＥＴ構造、および、前記第１主面の表層部において複数の前記ＦＥＴ構造の間の領域に形成された前記フローティング領域を含む、請求項１３に記載の半導体装置。
15. 前記フローティング領域は、前記第１主面電極から電気的に分離されている、請求項１３または１４に記載の半導体装置。
16. 前記ゲート電極は、前記第１主面に形成されたゲートトレンチ内において前記ゲート絶縁層を介して前記ボディ領域および前記エミッタ領域に対向している、請求項１３～１５のいずれか一項に記載の半導体装置。
17. 前記フローティング領域は、前記第１主面に形成された領域分離トレンチによって前記ＦＥＴ構造から区画されている、請求項１３～１６のいずれか一項に記載の半導体装置。
18. 前記ＩＧＢＴ領域、前記境界領域、前記ダイオード領域、前記境界領域および前記ＩＧＢＴ領域が、平面視において一方方向に沿ってこの順に形成されている、請求項１～１７のいずれか一項に記載の半導体装置。
19. 前記ダイオード領域、前記境界領域、前記ＩＧＢＴ領域、前記境界領域および前記ダイオード領域が、平面視において一方方向に沿ってこの順に形成されている、請求項１～１８のいずれか一項に記載の半導体装置。

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