JP7280325B2 - 高速、低歪み受信機回路 - Google Patents

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Description

本発明は、外部ソースからデータを受信するための入力バッファで使用されるような、集積回路で利用される高速、低歪み受信機に関する。
集積回路は、多くの場合、毎秒ギガビットを超えるダブルデータレートＤＤＲ信号などの高速データ信号を受信するように構成されている。例えば、高速受信機は、チップ間でデータを通信するための伝送路に結合された集積回路の入力／出力ピンに接続することができる。
データレートが高くなるにつれ、入力信号のパルス幅は、狭くなる。パルス幅は、立ち上がりエッジと立ち下がりエッジの両方が検出されるＤＤＲ信号などの一部のデータ信号の非常に重要な特性である。図１に、基本的な受信機回路を示す。図１の例では、受信機１１は、基本的に比較器として構成されている。受信機１１は、例えば、４００ピコ秒（ｐｓ）のパルス幅を有する入力パルスを受信し、入力パルスを基準電圧Ｖｒｅｆと比較する。理想的には、受信機１１の出力も４００ピコ秒（ｐｓ）のパルス幅を有する。しかしながら、受信機の歪みにより、出力信号のパルス幅が異なる場合があり、例えば、本例では３００ｐｓである。また、低い入力電圧ＶＩＬおよび高い入力電圧ＶＩＨで表されるパルスの大きさは、データレートが高くなるにつれて小さくなり、受信機の動作をより複雑にする。
集積回路での使用に適した、高速動作が可能な、低歪みの受信機回路を提供することが望ましい。
受信機の歪みにより、出力信号のパルス幅が異なる場合があり、例えば、本例では３００ｐｓである。また、低い入力電圧ＶＩＬおよび高い入力電圧ＶＩＨで表されるパルスの大きさは、データレートが高くなるにつれて小さくなり、受信機の動作をより複雑にする。集積回路での使用に適した、高速動作が可能な、低歪みの受信機回路を提供することが望ましい。
第１段の入力および第１段の出力を有する第１段の回路であって、第１段の出力が第１段のコモンモード電圧を設定する、第１段の回路と、第１段の出力に接続された第２段の入力、および第２段のコモンモード電圧を設定する第２段の出力を有する第２段の回路と、第２段の出力に接続された、トリップポイント電圧を有するバッファ回路と、を有する受信機回路が説明される。第１段の回路は、第２段のコモンモード電圧がトリップポイント電圧と一致するように、第１段のコモンモード電圧を確立するように構成された回路素子を有することができる。
本回路は、第１段の入力上でシングルエンド信号を受信し、第１段の出力を差動対の信号として提供することができる。
第１段の回路は、第１のパワードメインに配置することができ、第２段の回路は、第１のパワードメインとは異なる第２のパワードメインに配置することができる。
第２段の回路は、自己バイアス増幅器を有することができる。
第１の差動対のトランジスタ、基準電流回路、第２の差動対のトランジスタ、およびバッファ回路を有する受信機回路が説明される。本例では、第１の差動対のトランジスタは、第１および第２の整合抵抗器を介して第１のドレイン側電源電圧に接続されたドレインと、電流源トランジスタに接続されたソースとを有する。第１の差動対の第１のトランジスタは、基準電圧に接続されたゲートを有し、第１の差動対の第２のトランジスタは、第１段の入力に接続されたゲートを有する。第１の差動対のトランジスタのドレインは、第１段の出力として差動対の信号を提供する。
本例の基準電流回路は、ドレイン側電源電圧とソース側電源電圧との間に、基準抵抗器、第１のトランジスタおよび第２のトランジスタを直列状態で有する。第１のトランジスタは、基準電圧に接続されたゲートを有し、第２のトランジスタは、基準抵抗器と基準電流回路の第１のトランジスタとの間のノードに接続され、かつ第１の差動対のトランジスタに接続された電流源トランジスタのゲートに接続された、ゲートを有する。
本例では、第２の差動対のトランジスタは、第１および第２のカレントミラートランジスタを介して第２のドレイン側電源電圧に接続されたドレイン、差動対の信号のそれぞれに接続されたゲート、および第２の電流源トランジスタに接続されたソースを有する。
本例のバッファ回路は、第２の差動対のトランジスタの第１のトランジスタのドレインに接続されている。
第２の電流源トランジスタは、第２の差動対のトランジスタの第２のトランジスタのドレインに接続されたゲートを有することができる。
電圧レギュレータを用いて、第２のドレイン側電源電圧を生成することができる。
基準電圧および第１段の入力信号を受信し、基準電圧および第１段の入力信号に基づいて制御電圧を出力するように構成された第１の増幅器回路（第１段）を含むデータ受信機が説明される。本例では、自己バイアス増幅器回路は、第１の増幅器回路から制御電圧を受け取り、自己バイアス電圧および出力信号を提供するように構成され、自己バイアス電圧が自己バイアス増幅器回路のカレントミラーに接続されている。
本発明は、集積回路での使用に適した、高速動作が可能な、低歪みの受信機回路を提供する。
本発明の他の態様および利点は、以下の図面、詳細な説明、および特許請求の範囲を検討することで理解することができる。
従来の受信機の歪みを示すヒューリスティックな図である。
従来の受信機回路の一例の回路図である。
プロセス、電圧、および温度のＰＶＴ変動に対する、図２と同様の回路のパルス幅歪みを示すプロセスコーナグラフである。
ＰＶＴ変動に対する、図２と同様の受信機回路のコモンモード電圧と、インバータトリガポイントを比較したプロセスコーナグラフである。
図５Ｂと組み合わされて、本技術による２段受信機の回路図を提供する図である。 図５Ａと組み合わされて、本技術による２段受信機の回路図を提供する図である。
図５Ａおよび図５Ｂの回路の第２段と同様の自己バイアス増幅器のコモンモード電圧のモデリングを示す図である。 図５Ａおよび図５Ｂの回路の第２段と同様の自己バイアス増幅器のコモンモード電圧のモデリングを示す図である。 図５Ａおよび図５Ｂの回路の第２段と同様の自己バイアス増幅器のコモンモード電圧のモデリングを示す図である。
本明細書で説明されるような受信機で使用可能な代替の抵抗器技術を示す図である。 本明細書で説明されるような受信機で使用可能な代替の抵抗器技術を示す図である。 本明細書で説明されるような受信機で使用可能な代替の抵抗器技術を示す図である。 本明細書で説明されるような受信機で使用可能な代替の抵抗器技術を示す図である。
図８Ｂと組み合わされて、差動対にｐチャネルＭＯＳトランジスタを使用する本技術による２段受信機の回路図である。 図８Ａと組み合わされて、差動対にｐチャネルＭＯＳトランジスタを使用する本技術による２段受信機の回路図である。
ＰＶＴ変動に対する、図５Ａ～図５Ｂと同様の受信機回路のコモンモード電圧とインバータトリガポイントを比較するプロセスコーナグラフである。
ＰＶＴ変動に対する、図５Ａ～図５Ｂと同様の回路のパルス幅歪みと、図２と同様の回路のパルス幅歪みを比較するプロセスコーナグラフである。
本明細書に記載の受信機の一部の実施形態で使用することができる代替の第２段の回路の回路図である。
ＰＶＴ変動に対する、図５Ａ－１１と同様の回路のパルス幅歪みと、図５Ａ～図５Ｂの回路のパルス幅歪みおよび図２の回路のパルス幅歪みを比較したプロセスコーナグラフである。
図２は、１段演算増幅器で構成された例示的な受信機回路の回路図である。この回路は、ノード２０７における約１．３Ｖのドレイン側基準電圧ＶＤＤＩＯが低ドロップアウトＬＤＯ電圧レギュレータ２０５によって供給され、ソース側基準電圧がＶＳＳノード２０１によって供給されるパワードメインに配備されている。ＬＤＯ電圧レギュレータ２０５の電力は、本例では約２．３５Ｖ～約３．６Ｖの間で変動することがある外部ドレイン側電圧基準ＶＤＤ＿ＥＸＴによって提供される。
パワードメインは、ドレイン側基準ノード（または等価的にコレクタ側）において従来ＶＤＤまたはＶＣＣと呼ばれている第１の電源電圧と、ソース側基準ノード（または等価的にエミッタ側）において従来ＶＳＳまたはＶＥＥと呼ばれている第２の電源電圧と、を有する電圧源によって電力供給されるように構成された回路を含む。多くの場合、ＶＳＳまたはＶＥＥ電圧は、ＤＣ接地電圧である。一部のパワードメインでは、ソース側基準ノードをＡＣ接地または他の電圧基準に接続することができる。集積回路によっては、複数のパワードメインを有するものもある。
図２の回路は、カレントミラーとして構成された第１および第２のｐチャネルＭＯＳトランジスタ２２３および２２４を介してノード２０７に接続されたドレインを有する、第１の差動対のｎチャネルＭＯＳトランジスタ２２１、２２２を有する。第１および第２のｐチャネルＭＯＳトランジスタ２２３および２２４は、それらのゲートが互いに接続され、第１の差動対のトランジスタ２２１のドレインに接続されている。
トランジスタ２２１のゲートは、基準電圧ＲＥＦに接続されている。トランジスタ２２２のゲートは、高速データ信号を受信することができる入力ノードＩＮに接続されている。
トランジスタ２２１、２２２のソースは、互いに接続され、電流源トランジスタ２２５のドレインに接続されている。電流源トランジスタ２２５は、本例ではｎチャネルＭＯＳトランジスタであり、バイアス電圧ＢＩＡＳに接続されたゲートと、ＶＳＳノード２０１に接続されたソースとを有する。
図２に、代表的なトランジスタ幅を示す。全体に、本例では、差動対のトランジスタ２２１および２２２のサイズ（例えば３μ）は同じであり、カレントミラートランジスタ２２３および２２４のサイズ（例えば３μ）は同じである。電流源トランジスタ２２５のサイズ（例えば６μ）は、差動対のトランジスタ２２１、２２２の幅の和に等しい。
信号は、コモンモード電圧ＶＣＯＭを有するノード２０９で生成される。コモンモード電圧ＶＣＯＭは、入力データ信号の変動および他の回路要因の関数である。一般に、ノードＩＮの入力データ信号が基準電圧ＲＥＦよりも大きい場合、ノード２０９の信号はローであり、ノードＩＮの入力データ信号が基準電圧ＲＥＦよりも小さい場合、ノード２０９の信号はハイである。ノード２０９は、インバータ２１０の入力に接続され、その出力は、ノードＯＵＴに出力信号を提供する第２のインバータ２１１に接続されている。インバータ２１０および２１１は、インバータを実装するために使用されるｐチャネルおよびｎチャネルのＭＯＳトランジスタの幅を表す代表的なトランジスタサイズ（２μ／１μ）でラベル付けされている。
上述したように、ノードＯＵＴの出力信号は、ノードＩＮの入力信号を表す。しかしながら、出力信号が歪むことがある。
図３は、約－５０℃～約１０５℃の温度範囲および約１．１５Ｖ～約１．６Ｖの電源電圧範囲にわたって図２と同様の回路のパルス幅歪みを示すプロセスコーナグラフである。本例の最大歪みは、４００ｐｓのパルス幅を有する第１段の入力信号の場合、約２１９ｐｓである。
図４は、約－５０℃～約１０５℃の温度範囲および約１．１５Ｖ～約１．６Ｖの電源電圧範囲にわたって、図２の回路と同様のインバータ２１０のトリガポイントに対するコモンモード電圧ＶＣＯＭを比較したプロセスコーナグラフである。これから明らかなように差は大幅に変化しており、プロセスコーナによっては０．４Ｖにもなる。
図５Ａおよび図５Ｂは、低歪みの高速入力信号用の２段データ受信機を示す。第１段を図５Ａに示す。
図５Ａの回路は前置増幅器であり、出力の電圧レベルを第１段の入力信号に対してシフトさせることができる。前置増幅器は、差動対のｎチャネルＭＯＳトランジスタ５０２、５０３を有する。トランジスタ５０２は、抵抗Ｒ２を有する抵抗器５１２を介してノード５００においてドレイン側基準電圧ＶＣＣＱに接続されたドレインを有する。トランジスタ５０３は、抵抗Ｒ２を有する抵抗５１３を介してノード５００においてドレイン側基準電圧ＶＣＣＱに接続されたドレインを有する。トランジスタ５０２および５０３のソースは、ｎチャネルＭＯＳ電流源トランジスタ５０４のドレインに接続されている。電流源トランジスタ５０４のゲートは、ノード５３０で生成されたバイアス電圧に接続されている。
トランジスタ５０２のゲートは、基準電圧Ｖｒｅｆに接続されている。トランジスタ５０３のゲートは、シングルエンド入力信号を受信する第１段の入力ノードＶＩＮに接続されている。
前置増幅器はまた、ドレイン側電源ノード５００とソース側電源ノード５０１との間に、抵抗Ｒ１を有する抵抗器５３１、ｎチャネルトランジスタ５１０、およびｎチャネルトランジスタ５１１を直列状態で有する基準電流回路を含む。トランジスタ５１０は、そのゲートが基準電圧Ｖｒｅｆに接続されている。また、トランジスタ５１０は、トランジスタ５０２および５０３と同じ幅（例えば１０μｍ）を有することができる。トランジスタ５１１は、そのゲートがノード５３０に接続されており、トランジスタ５０４とカレントミラー方式で配置されている。本例では、トランジスタ５１１は、第１の幅を有し、トランジスタ５０４は、第１の幅の２倍の第２の幅を有し、したがってトランジスタ５１１の２倍の電流を流す。
前置増幅器は、ノードＯＵＴＡおよびＯＵＴＢにおいて第１段の出力を提供する。本例の出力は、抵抗Ｒ１とＲ２の比の関数であるコモンモード電圧を有する差動対の信号である。抵抗器５１２および５１３の抵抗は、同じ値Ｒ２であり、トランジスタ５０２、５０３は、同じサイズを有するため、ノードＯＵＴＡおよびＯＵＴＢ上の信号のコモンモード電圧はほぼ同じである。抵抗器５３１の値Ｒ１は、ノード５３０の電圧を制御し、したがって、トランジスタ５１１を流れる電流の大きさを制御し、カレントミラー構成によって、電流源トランジスタ５０４の電流を制御する。ノードＯＵＴＡおよびＯＵＴＢにおける前置増幅器段のコモンモード電圧は、電流源トランジスタ５０４を流れる電流の関数である。したがって、前置増幅器段のコモンモード電圧は、抵抗Ｒ１とＲ２の比を調整することによって調整することができる。別の実施形態では、コモンモード電圧は、トランジスタ５１１と５０４の相対的なサイズを調整することによって調整することができる。別の実施形態では、コモンモード電圧は、トランジスタ５１１および５０４のサイズ、ならびに抵抗Ｒ１およびＲ２の調整を組み合わせることによって調整することができる。他の回路では、異なる回路素子を用いてコモンモード電圧を調整することがある。
図５Ａの前置増幅器回路は、第１のパワードメインに配備され、本例では、ノードＶＩＮ上の第１段の入力信号の電圧振幅に基づいて設定することができるドレイン側電源電圧ＶＣＣＱを有する。
図５Ａに示される前置増幅器は、第２段のコモンモード電圧に影響を及ぼすことができるやり方で、第１段の入力信号に対してＤＣレベルをシフトさせることができる増幅器またはレベルシフタの一例であり、一部の実施形態では第２段のための第２段の入力信号のＤＣレベルを持ち上げることができる。
図５Ｂは、高速受信機の第２段の回路図であり、図５Ａに示される第１段のノードＯＵＴＡおよびＯＵＴＢの出力は、第２段の第２段入力に接続されている。
第２段の回路は、第１および第２のｐチャネルＭＯＳカレントミラートランジスタ６２１、６２２を介してドレイン側電源ノード６０７に接続されたドレインを有する、第２の差動対のｎチャネルＭＯＳトランジスタ６２３、６２４を備える。トランジスタ６２３および６２４のゲートは、図５Ａの第１段の回路のノードＯＵＴＡおよびＯＵＴＢからの差動対の信号のそれぞれに接続されている。トランジスタ６２３および６２４のソースは、ソース側電源ノード６０１に接続されたソースを有する、ｎチャネルＭＯＳ電流源トランジスタ６２５のドレインに共通に接続されている。カレントミラートランジスタ６２１および６２２ならびにそれらのゲートは、ノード６３０において互いに接続され、本例では、カレントミラートランジスタ６２３のドレインにも接続されている。本回路は、ノード６３０において自己バイアス電圧を設定する。さらに、ノード６３０は、電流源トランジスタ６２５のゲートに接続されている。
本例では、ノード６０７におけるドレイン側電源電圧ＶＤＤＩＯは、約１．３Ｖであり、ドレイン側ノード６０７とソース側ノード６０１との間の電圧差を設定する低ドロップアウト電圧レギュレータなどの電圧レギュレータ６０５によって供給される。低ドロップアウト電圧レギュレータ６０５は、本例では、約２．３５Ｖ～約３．６Ｖの範囲であってもよいＶＤＤ＿ＥＸＴを受け取る。
したがって、図５Ｂの第２段の回路は、一部の実施形態では、図５Ａの第１段の回路とは異なるパワードメインに配備されている。
トランジスタ６２４のドレイン上のノード６３１は、インバータ６１０への入力として接続されている。インバータ６１０の出力は、インバータ６１１の入力に印加され、インバータ６１１は、図５Ａの増幅器段のノードＶＩＮに印加される電圧を表す出力電圧ＯＵＴを提供する。また、ノード６３１は、トランジスタ６２１および６２２を含むカレントミラーのｐチャネルトランジスタ６２２のドレインに接続されており、これが第２段の回路の自己バイアスに寄与する。
インバータ６１０および６１１は、ノード６３１に対する出力負荷の影響を回避するためのバッファを提供する。バッファは、ＮＯＲゲート、ＮＡＮＤゲート、ラッチなどの他のタイプの回路を使用して実装することができる。
図では、差動対のトランジスタ６２３、６２４の代表的なトランジスタ幅（例えば３μｍ）、カレントミラートランジスタ６２１、６２２の代表的なトランジスタ幅（例えば３μｍ）、および電流源トランジスタ６２５の代表的なトランジスタ幅（例えば６μｍ）が示されている。また、インバータ６１０および６１１は、インバータを実装するために使用されるｐチャネルおよびｎチャネルのＭＯＳトランジスタの幅を表す代表的なトランジスタサイズ（２μ／１μ）でラベル付けされている。
図５Ｂの第２段の回路は、電流源トランジスタ６２５のゲートをノード６３０に接続することによる自己バイアス増幅器である。自己バイアスの結果として、ノード６３１のコモンモード電圧ＶＣＯＭは、ＰＶＴの変動に対してインバータ（または他のバッファ入力）のトリガポイントに自然に追従する。インバータのトリガポイントに追従することによって、立ち上がり時間遅延と立ち下がり時間遅延の不一致に関連する歪みを低減することができる。すなわち、トリガポイントが変化すると、ノード６３１上の信号がトリガポイントに到達するのにかかる時間も変化し、立ち上がりエッジの場合には増加し、立ち下がりエッジの場合には減少する。したがって、これらのトリガの変動は、インバータの出力のパルス幅の変動という形で歪みを引き起こす。
本例示的な回路では、第１段の回路は、第２段の回路のノード６３１においてコモンモード電圧ＶＣＯＭを調整するために使用することができる回路素子を有する。図５Ａの例におけるこれらの素子は、値Ｒ２を有する抵抗器５１２および５１３、ならびに値Ｒ１を有する抵抗器５３１を有する。値Ｒ２およびＲ１は、ノード６３１のＶＣＯＭがインバータ６１０のトリガポイントと一致するように設定することができる。値Ｒ２およびＲ１は、シミュレーション、または集積回路設計のための電子設計自動化技術で知られている他の技術を使用して決定することができる。
図６Ａ～図６Ｃは、図５Ｂの自己バイアス増幅器が、ＰＶＴの変動に対してインバータ６１０のトリガポイントに追従するコモンモード電圧をどのように有することができるかを説明するために参照される。図６Ａでは、図５Ｂの回路の回路素子は、同じ参照番号で示され、コモンモード電圧ＶＣＯＭがトランジスタ６２４のドレインのノード６３１に対してラベル付けされている。信号ＯＵＴＡのＤＣレベルが信号ＯＵＴＢのＤＣレベルと等しい場合、この説明の目的で、回路を図６Ｂに示す回路に縮小することができ、トランジスタ６２３／６２４は、２倍の幅を有する単一のトランジスタに合体され、トランジスタ６２１／６２２は、２倍の幅を有する単一のトランジスタに合体される。図５Ｂの第２段の回路のコモンモード電圧ＶＣＯＭが、図５Ａの前置増幅器回路の素子を設定することによって上記のように調整され、したがって、ＯＵＴＡのコモンモードがＶＣＯＭと一致する場合、この説明の目的のために、回路を、幅６μｍのｐチャネルトランジスタ６２１／６２２および幅３μｍのｎチャネルトランジスタ６２３／６２４／６２５を含む図６Ｃに示す回路に縮小することができる。結果として得られる回路は、その入力と出力が接続され、ｐチャネル幅とｎチャネル幅の比が、インバータ６１０の比と一致し、それによってインバータのトリガポイントと一致する、２：１に等しいインバータである。このようにして、図５Ｂの自己バイアス増幅器段のコモンモード電圧ＶＣＯＭは、ＰＶＴの変動に対してインバータ６１０のトリガポイントに追従するはずである。
図５Ａの抵抗Ｒ１およびＲ２は、拡散抵抗、ポリシリコン抵抗、またはその他の受動抵抗部品を使用して実装することができる。図７Ａ～図７Ｄは、代替の抵抗器の実施形態を示す。図７Ａに示すように、抵抗は、高電圧バイアスに接続されたゲートを有するｎチャネルＭＯＳトランジスタを使用して実装することができる。図７Ｂに示すように、抵抗は、ＶＳＳに接続されたゲートを有するｐチャネルトランジスタを使用して実装することができる。図７Ｃに示すように、抵抗は、ゲートとドレインが接続されたダイオード構成のｐチャネルトランジスタを使用して実装することができる。図７Ｄに示すように、抵抗は、ゲートとドレインが接続されたダイオード構成のｎチャネルトランジスタを使用して実装することができる。
図８Ａおよび図８Ｂは、ｐチャネル差動対を用いた低歪みの高速入力信号用の２段データ受信機を示す。第１段を図８Ａに示す。
図８Ａの回路は、前置増幅器である。前置増幅器は、差動対のｐチャネルＭＯＳトランジスタ８２２、８２３を有する。トランジスタ８２２は、抵抗Ｒ２を有する抵抗器を介してノード８０１のドレイン側基準電圧（本例では接地）に接続されたドレインを有する。トランジスタ８２３は、抵抗Ｒ２を有する抵抗器を介してノード８０１のドレイン側基準電圧に接続されたドレインを有する。トランジスタ８２２および８２３のソースは、ｐチャネルＭＯＳ電流源トランジスタ８２４のドレインに接続されている。電流源トランジスタ８２４のゲートは、ノード８３０で生成されたバイアス電圧に接続されている。
トランジスタ８２２のゲートは、基準電圧Ｖｒｅｆに接続されている。トランジスタ８２３のゲートは、シングルエンド入力信号を受信する第１段の入力ノードＶＩＮに接続されている。
前置増幅器はまた、ノード８０１の第１のドレイン側電源電圧（本例では接地）とノード８００の第１のソース側電源電圧（本例ではＶＣＣＱ）との間に、抵抗Ｒ１を有する抵抗器、ｐチャネルトランジスタ８３２、およびｐチャネルトランジスタ８３１を直列状態で有する基準電流回路を含む。トランジスタ８３１は、そのゲートが基準電圧Ｖｒｅｆに接続されている。また、トランジスタ８３２は、トランジスタ８２２および８２３と同じ幅を有することができる。トランジスタ８３２は、そのゲートがノード８３０に接続されており、トランジスタ８２４とカレントミラー方式で配置されている。本例では、トランジスタ８３２とトランジスタ８２４は、同じトランジスタ幅を有する。
前置増幅器は、ノードＯＵＴＡおよびＯＵＴＢにおいて第１段の出力を提供する。本例の出力は、抵抗Ｒ１とＲ２の比の関数であるコモンモード電圧を有する差動対の信号である。トランジスタ８２２および８２３のドレイン上の抵抗は、同じ値Ｒ２であり、トランジスタ８２２および８２３は、同じサイズであるため、ノードＯＵＴＡおよびＯＵＴＢ上の信号のコモンモード電圧は、ほぼ同じである。値Ｒ１は、ノード８３０の電圧を制御し、したがって、トランジスタ８３２を流れる電流の大きさを制御し、カレントミラー関係を介して、電流源トランジスタ８２４を流れる電流の大きさを制御する。ノードＯＵＴＡおよびＯＵＴＢにおける前置増幅器段のコモンモード電圧は、電流源トランジスタ８２４を流れる電流の関数である。したがって、前置増幅器段のコモンモード電圧は、抵抗Ｒ１とＲ２の比を調整することによって調整することができる。別の実施形態では、コモンモード電圧は、トランジスタ８３２および８２４の相対的なサイズを調整することによって調整することができる。別の実施形態では、コモンモード電圧は、トランジスタ８３２および８２４のサイズ、ならびに抵抗Ｒ１およびＲ２の調整を組み合わせることによって調整することができる。他の回路では、異なる回路素子を用いてコモンモード電圧を調整することがある。
図８Ａの前置増幅器回路は、第１のパワードメインに配備され、本例では、ノードＶＩＮ上の第１段の入力信号の電圧振幅に従って設定することができる第１のソース側電源電圧ＶＣＣＱを有する。
図８Ｂは、高速受信機の第２段の回路図であり、図８Ａに示す第１段のノードＯＵＴＡおよびＯＵＴＢの出力は、第２段の第２段入力に接続されている。
第２段の回路は、第１および第２のｎチャネルＭＯＳカレントミラートランジスタ９２６、９２７を介してノード９０１においてドレイン側電源電圧（本例では接地）に接続されたドレインを有する第２の差動対のｐチャネルＭＯＳトランジスタ９２２、９２３を備える。トランジスタ９２２および９２３のゲートは、図８Ａの第１段の回路のノードＯＵＴＡおよびＯＵＴＢからの差動対の信号のそれぞれに接続されている。トランジスタ９２２および９２３のソースは、ノード９０２において第２のソース側電源電圧に接続されたソースを有するｐチャネルＭＯＳ電流源トランジスタ９２４に共通に接続されている。Ｎチャネルカレントミラートランジスタ９２６および９２７は、それらのゲートがノード９３０において互いに接続されており、本例では、トランジスタ９２２のドレインにも接続されている。本回路は、ノード９３０において自己バイアス電圧を設定する。さらに、ノード９３０は、電流源トランジスタ９２４のゲートに接続されている。
本例では、ノード９０２のソース側電源電圧ＶＤＤＩＯは、約１．３Ｖであり、ソース側ノード９０２とドレイン側ノード９０１との間の電圧差を設定する低ドロップアウト電圧レギュレータなどの電圧レギュレータ９１０によって供給される。低ドロップアウト電圧レギュレータ９１０は、本例では、約２．３５Ｖ～約３．６Ｖの範囲であってもよいドレイン側電源電圧ＶＤＤ＿ＥＸＴを受け取る。
したがって、図８Ｂの第２段の回路は、図８Ａの第１段の回路とは異なるパワードメインに配備されている。
トランジスタ９２３のドレイン上のノード９３１は、インバータ９１１への入力として接続されている。インバータ９１１の出力は、インバータ９１２の入力に印加され、インバータ９１２は、図８Ａの増幅器段のノードＶＩＮに印加される電圧を表す出力電圧ＯＵＴを提供する。また、ノード９３１は、トランジスタ９２６および９２７を有するカレントミラーのｎチャネルトランジスタ９２７のドレインに接続されており、これが第２段の回路の自己バイアスに寄与する。
インバータ９１１および９１２は、ノード９３１に対する出力負荷の影響を回避するためのバッファを提供する。バッファは、ＮＯＲゲート、ＮＡＮＤゲート、ラッチなどの他のタイプの回路を使用して実装することができる。
データ受信機回路は、図５Ａ～図５Ｂに示され、図８Ａ～図８Ｂに示される代替形態は、基準電圧および第１段の入力信号を受信し、基準電圧および第１段の入力信号に基づいて、制御電圧（ＯＵＴＡ、ＯＵＴＢ）を出力するように構成された第１の増幅器回路と、第１の増幅器回路から制御電圧を受け取り、インバータ（６１０、６１１または９１１、９１２）への出力信号として、出力用の自己バイアス電圧（ノード６３１、９３１）を提供するように構成された自己バイアス増幅器回路であって、自己バイアス電圧が自己バイアス増幅器回路のカレントミラー（トランジスタ６２２、６２１または９２６、９２７）に接続されている、自己バイアス増幅器回路と、を備える。
図９は、約－５０℃～約１０５℃の温度範囲、および約１．１５Ｖ～約１．６Ｖの電源電圧範囲にわたって、図５Ａ～図５Ｂの回路のインバータ６１０についてトリガポイントに対するコモンモード電圧ＶＣＯＭを比較したプロセスコーナグラフである。見ての通り、その差は、極めて小さく、最大差は約０．１Ｖである。これは、図４に見られるような約０．４Ｖの変動に比べて驚くほど優れている。
図１０は、図５Ａ～図５Ｂと同様の回路のパルス幅歪みと図２と同様の回路のパルス幅歪みをＰＶＴ変動に対して比較したプロセスコーナグラフである。見ての通り、図５Ａ～図５Ｂの回路のパルス幅歪みは、図２の回路よりもはるかに小さい。このテストにおける図５Ａ～図５Ｂの回路の最大歪みは、図２の回路の最大約２１９ｐｓと比較して、わずか９．８ｐｓであった。
図１１は、第２段が自己バイアスを行わない、図５Ａ～図５Ｂと同様の回路の第２段の代替実施態様（図５Ａ－１１）の回路図である。図１１の図では、図５Ｂに対して利用されたものと同じ参照番号がまた使用されており、再度説明されない。しかしながら、図１１の回路の電流源トランジスタ６２５のゲートは、図５Ａの前置増幅器段のノード５３０に接続されている。その結果、第２段の電流は、第１段の回路の基準電流回路（トランジスタ５１１を含む）の電流の関数として設定される。
図１２は、ＰＶＴ変動に対する、図５Ａ－１１と同様の回路、図５Ａ～図５Ｂの回路、および図２と同様の回路のパルス幅歪みを比較したプロセスコーナグラフである。見ての通り、図５Ａ－１１の回路のパルス幅歪みは、図２の回路よりもはるかに小さい。
本明細書に記載の高速データ受信機は、ＤＲＡＭ、ＳＲＡＭ、フラッシュメモリ、ＲＲＡＭ、ＭＲＡＭ、ＰＣＲＡＭなどを有する多くのタイプのメモリ集積回路で使用することができる。
毎秒ギガビットを超える高速回路に適した、入力信号の歪みが非常に低い高感度の入力受信機が説明されている。本明細書では、受信機の出力における増幅器に、インバータなどの出力バッファのトリガポイントに追従するコモンモード電圧を持たせることができる２段増幅器について説明している。これにより、立ち上がり遅延と立ち下がり遅延の不一致を低減して、入力信号の歪みを回避することができる。
本発明は、上記に詳述された好ましい実施形態および例を参照することによって開示されているが、これらの例は、限定的な意味ではなく例示的な意味で意図されていることを理解されたい。当業者であれば、本発明の精神および以下の特許請求の範囲内にある修正および組合せを容易に想到することが企図される。
本発明の受信機回路は、高速動作が可能な、低歪みの集積回路での使用に適している。
201、207、209、500、501、530、601、607、630、631、800、801、830、901、902、930、931、OUTA、OUTB：ノード
２０５：電圧レギュレータ
２２５：電流源トランジスタ
221、222、223、224、502、503、504、510、511、621、622、623、624、625、822、823、824、832、831、922、923、924、926、927：トランジスタ
512、513、531：抵抗器
605、910：電圧レギュレータ
210、211、610、611、911、912：インバータ
REF、Vref：基準電圧
IN、OUT：入力ノード
ＯＵＴ：出力電圧
ＶＩＮ：段入力ノード
ＢＩＡＳ：バイアス電圧
Ｒ１、Ｒ２：抵抗

Claims (17)

  1. 第１段の入力および第１段の出力を有する第１段の回路であって、前記第１段の出力が第１段のコモンモード電圧を設定する、第１段の回路と、
    前記第１段の出力に接続された第２段の入力、および第２段のコモンモード電圧を設定する第２段の出力を有する第２段の回路と、
    トリップポイント電圧を有し、前記第２段の出力に接続されたバッファ回路と、を備え、
    前記第１段の回路が、
    第１および第２の整合抵抗器を介してドレイン側電源電圧ノードに接続されたドレイン、および電流源トランジスタに接続されたソースを有する差動対のトランジスタであって、前記差動対の第１のトランジスタが基準電圧に接続されたゲートを有し、前記差動対の第２のトランジスタが前記第１段の入力に接続されたゲートを有し、前記ドレインが前記第１段の出力として使用される、差動対のトランジスタと、
    前記ドレイン側電源電圧ノードとソース側電源電圧ノードとの間に、基準抵抗器、第１のトランジスタ、および第２のトランジスタを直列状態で有する基準電流回路であって、前記第１のトランジスタが前記基準電圧に接続されたゲートを有し、前記第２のトランジスタが、前記基準抵抗器と前記第１のトランジスタとの間のノードに接続され、かつ前記電流源トランジスタのゲートに接続されたゲートを有する、基準電流回路と、
    を有し、
    前記基準抵抗器と、前記第１および第２の整合抵抗器は、前記第２段のコモンモード電圧が前記トリップポイント電圧と一致するように、前記第１段のコモンモード電圧を設定するように抵抗値が調整される、
    受信機回路。
  2. 前記第１段の入力上でシングルエンド信号を受信し、前記第１段の出力が差動対の信号である、請求項１に記載の受信機回路。
  3. 前記第１段の回路が第１のパワードメインに配置され、前記第２段の回路が前記第１のパワードメインとは異なる第２のパワードメインに配置されている、請求項１に記載の受信機回路。
  4. 前記第２段の回路が自己バイアス増幅器を有する、請求項１に記載の受信機回路。
  5. 前記バッファ回路が、前記トリップポイント電圧を有するインバータを有し、前記第２段の出力に接続されている請求項１に記載の受信機回路。
  6. 前記第２段の回路が自己バイアス増幅器を有する、請求項１に記載の受信機回路。
  7. 前記第１段の出力が差動対の信号であり、前記第２段の回路が、
    第１および第２のカレントミラートランジスタを介して第２のドレイン側電源電圧ノードに接続されたドレインを有し、前記第１段の出力の前記差動対の信号のそれぞれに接続されたゲートを有し、第２の電流源トランジスタに接続されたソースを有する、第２の差動対のトランジスタ、
    を備える、請求項１に記載の受信機。
  8. 前記第２の電流源トランジスタが、前記第２の差動対のトランジスタの前記トランジスタのうちの一方の前記ドレインに接続されたゲートを有する、請求項７に記載の受信機。
  9. 前記第２のドレイン側電源電圧ノードと第２のソース側電源電圧ノードとの間の電圧差を設定するための電圧レギュレータを有する、請求項７に記載の受信機。
  10. 前記第１段の出力が差動対の信号であり、前記第２段の回路が、
    第１および第２のカレントミラートランジスタを介してドレイン側電源電圧に接続されたドレインを有し、前記第１段の出力の前記差動対の信号のそれぞれに接続されたゲートを有し、電流源トランジスタに接続されたソースを有する、差動対のトランジスタ、
    を備える、請求項１に記載の受信機。
  11. 前記電流源トランジスタが、前記差動対のトランジスタの前記トランジスタのうちの一方の前記ドレインに接続されたゲートを有する、請求項１０に記載の受信機。
  12. 前記ドレイン側電源電圧を生成するための電圧レギュレータを有する、請求項１０に記載の受信機。
  13. 第１および第２の整合抵抗器を介して第１のドレイン側電源電圧ノードに接続されたドレイン、および電流源トランジスタに接続されたソースを有する第１の差動対のトランジスタであって、前記第１の差動対の第１のトランジスタが基準電圧に接続されたゲートを有し、前記第１の差動対の第２のトランジスタが第１段の入力に接続されたゲートを有し、前記第１の差動対のトランジスタのドレインが第１段の出力として差動対の信号を提供する、前記第１の差動対のトランジスタと、
    基準抵抗器、第１のトランジスタ、および第２のトランジスタを直列状態で有する、前記第１のドレイン側電源電圧ノードに接続された基準電流回路であって、前記第１のトランジスタが前記基準電圧に接続されたゲートを有し、前記第２のトランジスタが、前記基準抵抗器と前記基準電流回路の前記第１のトランジスタとの間のノードに接続され、かつ、前記第１の差動対のトランジスタに接続された前記電流源トランジスタのゲートに接続された、ゲートを有する、基準電流回路と、
    第１および第２のカレントミラートランジスタを介して第２のドレイン側電源電圧ノードに接続されたドレインを有し、前記差動対の信号のそれぞれに接続されたゲートを有し、第２の電流源トランジスタに接続されたソースを有する、第２の差動対のトランジスタと、
    前記第２の差動対のトランジスタのうちの一方の前記ドレインに接続されたバッファ回路と、を備え、
    前記バッファ回路がトリップポイント電圧を有し、前記第２の差動対のトランジスタが前記トリップポイント電圧と一致するコモンモード電圧を有し、
    前記基準抵抗器と、前記第１および第２の整合抵抗器は、前記第２の差動対のトランジスタのうちの前記一方の前記ドレイン上の信号が前記トリップポイント電圧に一致する前記コモンモード電圧を有するように、前記差動対の信号の第１段のコモンモード電圧を確立するために抵抗値が調整される、
    受信機回路。
  14. 前記第２の電流源トランジスタが、前記第２の差動対のトランジスタの第２のトランジスタの前記ドレインに接続されたゲートを有する、請求項１３に記載の受信機回路。
  15. 前記第２のドレイン側電源電圧ノードと第２のソース側電源電圧ノードとの間の電圧差を設定するための電圧レギュレータを有する、請求項１３に記載の受信機回路。
  16. 前記第１の差動対のトランジスタが第１のパワードメインに配置され、前記第２の差動対のトランジスタが前記第１のパワードメインとは異なる第２のパワードメインに配置されている、請求項１３に記載の受信機回路。
  17. 基準電圧および第１段の入力信号を受信し、前記基準電圧および前記第１段の入力信号に基づいて制御電圧を出力するように構成された第１の増幅器回路と、
    前記第１の増幅器回路から前記制御電圧を受け取り、自己バイアス電圧を設定し、出力信号を提供するように構成された自己バイアス増幅器回路であって、前記自己バイアス電圧が前記自己バイアス増幅器回路のカレントミラーに接続される自己バイアス増幅器回路と、
    トリップポイント電圧を有し、前記出力信号を受信するバッファ回路と、を備え、
    前記第１の増幅器回路が、
    第１および第２の整合抵抗器を介してドレイン側電源電圧ノードに接続されたドレイン、および電流源トランジスタに接続されたソースを有する差動対のトランジスタであって、前記差動対の第１のトランジスタが前記基準電圧に接続されたゲートを有し、前記差動対の第２のトランジスタが前記第１段の入力信号に接続されたゲートを有し、前記ドレインが前記制御電圧を出力する、差動対のトランジスタと、
    前記ドレイン側電源電圧ノードとソース側電源電圧ノードとの間に、基準抵抗器、第１のトランジスタ、および第２のトランジスタを直列状態で有する基準電流回路であって、前記第１のトランジスタが前記基準電圧に接続されたゲートを有し、前記第２のトランジスタが、前記基準抵抗器と前記第１のトランジスタとの間のノードに接続され、かつ前記電流源トランジスタのゲートに接続されたゲートを有する、基準電流回路と、
    を有し、
    前記基準抵抗器と、前記第１および第２の整合抵抗器は、前記出力信号が前記トリップポイント電圧と一致するように、前記制御電圧を設定するように抵抗値が調整される、
    データ受信機。
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