JP7279356B2 - 半導体装置 - Google Patents
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Description
トレンチゲート構造では、ゲートトレンチの間隔を狭くしてチャネル密度を高くすることによってもIE効果が高くなる。例えば、ゲート比100%のIGBTでは、トレンチを配置する間隔(以下、メサ幅とする)は2.8μm以下程度である。蓄積領域を形成するためのイオン注入のドーズ量は6×1012/cm2程度であり、蓄積領域の不純物濃度は5×1016/cm3程度となる。
実施の形態1にかかる半導体装置の構造について説明する。図1は、実施の形態1にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図2は、図1の矩形枠A1で囲む部分を拡大して示す平面図である。図3は、図2の矩形枠A2で囲む部分を拡大して示す平面図である。図4,5は、それぞれ図3の切断線B1-B1’および切断線B2-B2’における断面構造を示す断面図である。図6,7は、それぞれ図2の切断線C1-C1’および切断線C2-C2’における断面構造を示す断面図である。
次に、ダミーゲート22によるホール密度低減効果について検証した。図8は、参考例1の少数キャリア密度分布を示す斜視図である。図9は、実施例1の少数キャリア密度分布を示す斜視図である。上述したトレンチゲート21およびダミーゲート22を有するトレンチゲート構造と、不純物濃度5×1016/cm3の蓄積領域33と、を備えた2つのIGBT(以下、参考例1および実施例1とする)単体について、それぞれターンオン時のコレクタ・エミッタ間電流ICEの電流波形の立ち上がり初期(図18の符号101b’に相当する期間)のデバイス内部(半導体基板10の内部)のホール密度をシミュレーションした結果を図8,9に示す。
次に、上述した実施例1(「ゲート比67%・蓄積領域有」)について、第1ゲート絶縁膜37aの周りの、ゲートトレンチ36aの側壁に沿った部分61bのホール密度をシミュレーションした結果を図10,11に示す。図10は、実施例1のホール密度分布を示す特性図である。図11は、実施例1のホール密度の積分値を示す図表である。
次に、トレンチ36の総数に対するゲートトレンチ36aの個数の比率(以下、トレンチゲート21の比率とする)について検証した。図12は、実施例1のトレンチゲートの比率とホール密度との関係を示す特性図である。図12には、上述した実施例1(「ゲート比67%・蓄積領域有」)の、第1ゲート絶縁膜37aの、ゲートトレンチ36aの側壁に沿った部分61bのホール密度の積分値をシミュレーションしたデータ点を図示する。
次に、ゲート抵抗の抵抗値とターンオン時のコレクタ・エミッタ間電流のdi/dtとの関係について、シミュレーションにより得られたデータ点に基づく近似曲線を図13に示す。図13は、実施例1,4のターンオン時のコレクタ・エミッタ間電流のdi/dtとゲート抵抗の抵抗値との関係を示す特性図である。図13の横軸はゲート抵抗の抵抗値であり、縦軸はターンオン時のコレクタ・エミッタ間電流のdi/dtの最大電流値である。
次に、ターンオン時の導通損失Eonとターンオン時のコレクタ・エミッタ間電圧のdV/dtとの関係について、シミュレーションにより得られたデータ点に基づく近似曲線を図14に示す。図14は、実施例5のターンオン時の導通損失Eonとターンオン時のコレクタ・エミッタ間電圧のdV/dtとの関係を示す特性図である。図14には、実施例5および上述した参考例1についてシミュレーションした結果を示す。実施例5は、実施例1においてトレンチゲート21の比率を60%としたものである。図14の注釈の括弧内は、トレンチゲート21の比率である。
次に、実施の形態2にかかる半導体装置の構造について説明する。図15,16は、実施の形態2にかかる半導体装置の構造の一例を示す断面図である。図15,16には、図3の切断線B1-B1’に相当する箇所の断面構造を示す。図3の切断線B2-B2’、図2の切断線C1-C1’および図2の切断線C2-C2’に相当する箇所の断面構造は、それぞれ図5~7において蓄積領域33、ゲートトレンチ36aおよびダミートレンチ36bの配置を図15,16と同じ構成にしたものである。
次に、実施の形態3にかかる半導体装置の構造について説明する。図17は、実施の形態3にかかる半導体装置の構造を示す断面図である。実施の形態3にかかる半導体装置80は、実施の形態1にかかる半導体装置20をRC-IGBTのIGBT部81に適用したものである。実施の形態3においては、実施の形態1にかかる半導体装置20の構成を有するIGBTと同一の半導体基板10の活性領域1に、当該IGBTに逆並列に接続されたダイオードが設けられている。
2 エッジ終端領域
10 半導体基板
11 エミッタパッド
12 ゲートパッド
13 エミッタポリシリコン層
15 ゲートランナー
20,20’,30,80 半導体装置
21 トレンチゲート
22 ダミーゲート
23~25 メサ領域
31 n-型ドリフト領域
32 p-型ベース領域
33,33’ 蓄積領域
34 n+型エミッタ領域
35 p+型コンタクト領域
36 トレンチ
36a ゲートトレンチ
36b ダミートレンチ
37a,37b ゲート絶縁膜
38a,38b ゲート電極
39 層間絶縁膜
40,50 コンタクトホール
41 バリアメタル
42 コンタクトプラグ
43 エミッタ電極
44 n+型バッファ領域
45 p+型コレクタ領域
46 コレクタ電極
47 n+型カソード領域
50 コンタクトホール
51 p+型領域
52 フィールド酸化膜
61a n-型ドリフト領域の内部の、蓄積領域の直下の部分
61b ゲート絶縁膜の、ゲートトレンチの側壁に沿った部分
81 IGBT部
82 ダイオード部
d1 トレンチの底面の深さ
d2 p-型ベース領域の深さ
d3 p+型領域の深さ
t1 n+型バッファ領域、n-型ドリフト領域および蓄積領域が順に積層されてなるn型領域の厚さ
w1 メサ幅
X 半導体基板のおもて面に平行にトレンチが延在する方向(第1方向)
Y 半導体基板のおもて面に平行でかつ第1方向と直交する方向(第2方向)
Z 厚さ方向
Claims (8)
- 半導体基板の内部に設けられた第1導電型の第1半導体領域と、
前記半導体基板の内部の、前記第1半導体領域よりも前記半導体基板のおもて面側に設けられた第2導電型の第2半導体領域と、
前記第2半導体領域に接するように前記第1半導体領域の内部に設けられた、前記第1半導体領域よりも不純物濃度の高い第1導電型の第3半導体領域と、
前記第2半導体領域の内部に選択的に設けられた第1導電型の第4半導体領域と、
前記第2半導体領域の内部に選択的に設けられた、前記第2半導体領域よりも不純物濃度の高い第2導電型の第5半導体領域と、
前記半導体基板の内部の、前記第1半導体領域よりも前記半導体基板の裏面側に、前記第1半導体領域に接して設けられた第2導電型の第6半導体領域と、
前記第5半導体領域、前記第4半導体領域および前記第2半導体領域と接して前記第1半導体領域に達するトレンチと、
前記トレンチの内部に絶縁膜を介して設けられた第1電極と、
前記第2半導体領域、前記第4半導体領域および前記第5半導体領域に接して電気的に接続された第2電極と、
前記第6半導体領域に電気的に接続された第3電極と、
を備え、
前記トレンチは所定の間隔で複数配置され、
前記トレンチは、ゲートトレンチおよびダミートレンチを含み、
前記第1電極は、ゲート電位のゲート電極と、前記第2電極に電気的に接続されたダミーゲート電極と、を含み、
前記ゲートトレンチは、前記ゲート電極を内部に有し、
前記ダミートレンチは、前記ダミーゲート電極を内部に有し、
前記所定の間隔は0.7μm~2μmであり、
前記ゲートトレンチの個数の比率は、前記トレンチの総数に対して60%以上84%以下であることを特徴とする半導体装置。 - 前記トレンチは、前記半導体基板のおもて面に平行な第1方向に直線状に延在し、
前記第4半導体領域と前記第5半導体領域とが前記第1方向に交互に繰り返し互いに離れて配置され、
前記第4半導体領域と前記第5半導体領域との間に、前記第4半導体領域および前記第5半導体領域に接して前記第2半導体領域が配置されていることを特徴とする請求項1に記載の半導体装置。 - 前記第3半導体領域の不純物濃度は、2×10 14 /cm 3 以上5×10 16 /cm 3 以下であることを特徴とする請求項1または2に記載の半導体装置。
- 前記ゲートトレンチの個数の比率は、前記トレンチの総数に対して75%以上であり、
前記第3半導体領域は、第1の第3半導体領域と、前記第1の第3半導体領域よりも不純物濃度の低い第2の第3半導体領域と、を含み、
前記ゲートトレンチと前記ダミートレンチとの間には前記第1の第3半導体領域が配置され、
少なくとも1組の隣り合う前記ゲートトレンチの間に、前記第2の第3半導体領域が配置されていることを特徴とする請求項1~3のいずれか一つに記載の半導体装置。 - 前記ゲートトレンチの個数の比率は、前記トレンチの総数に対して75%以上であり、
隣り合う前記ダミートレンチの間において、少なくとも1組の隣り合う前記ゲートトレンチの間に前記第3半導体領域が配置されていないことを特徴とする請求項1~3のいずれか一つに記載の半導体装置。 - 前記第3半導体領域は、前記第2半導体領域の深さから、前記トレンチの深さの間に設けられていることを特徴とする請求項1~5のいずれか一つに記載の半導体装置。
- 前記半導体基板に、
第1素子が配置された第1素子領域と、
前記第1素子領域に隣接して第2素子が配置された第2素子領域と、を有し、
前記第1素子は、前記第1半導体領域、前記第2半導体領域、前記第3半導体領域、前記第4半導体領域、前記第6半導体領域、前記ゲートトレンチ、前記ダミートレンチ、前記ゲート電極、前記ダミーゲート電極、前記第2電極および前記第3電極を備え、
前記第2素子は、
前記第1半導体領域、前記第2半導体領域、前記第3半導体領域、前記ダミートレンチ、前記ダミーゲート電極、前記第2電極および前記第3電極と、
前記半導体基板の内部の、前記第1半導体領域よりも前記半導体基板の裏面側に、前記第1半導体領域に接して設けられ、前記第3電極に電気的に接続された、前記第1半導体領域よりも不純物濃度の高い第1導電型の第7半導体領域と、を備えることを特徴とする請求項1~6のいずれか一つに記載の半導体装置。 - 前記第5半導体領域に接するように前記第1半導体領域の内部に設けられた、前記第1半導体領域よりも不純物濃度の高い第1導電型の第8半導体領域をさらに備えることを特徴とする請求項1~7のいずれか一つに記載の半導体装置。
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