JP7241737B2 - 半導体装置の製造方法および半導体装置 - Google Patents
半導体装置の製造方法および半導体装置 Download PDFInfo
- Publication number
- JP7241737B2 JP7241737B2 JP2020512987A JP2020512987A JP7241737B2 JP 7241737 B2 JP7241737 B2 JP 7241737B2 JP 2020512987 A JP2020512987 A JP 2020512987A JP 2020512987 A JP2020512987 A JP 2020512987A JP 7241737 B2 JP7241737 B2 JP 7241737B2
- Authority
- JP
- Japan
- Prior art keywords
- contact metal
- metal film
- region
- contact
- drift layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 150
- 238000004519 manufacturing process Methods 0.000 title claims description 53
- 229910052751 metal Inorganic materials 0.000 claims description 245
- 239000002184 metal Substances 0.000 claims description 245
- 239000010410 layer Substances 0.000 claims description 147
- 239000012535 impurity Substances 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 45
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims description 44
- 229910010271 silicon carbide Inorganic materials 0.000 claims description 43
- 239000000758 substrate Substances 0.000 claims description 35
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 31
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 31
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 31
- 239000010936 titanium Substances 0.000 claims description 31
- 229910052719 titanium Inorganic materials 0.000 claims description 31
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 29
- 229910052782 aluminium Inorganic materials 0.000 claims description 27
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 27
- 229910045601 alloy Inorganic materials 0.000 claims description 17
- 239000000956 alloy Substances 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 8
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 239000010949 copper Substances 0.000 claims description 8
- 239000002356 single layer Substances 0.000 claims 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 39
- 238000000137 annealing Methods 0.000 description 23
- 229910052759 nickel Inorganic materials 0.000 description 19
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 17
- 229910052799 carbon Inorganic materials 0.000 description 17
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- MTPVUVINMAGMJL-UHFFFAOYSA-N trimethyl(1,1,2,2,2-pentafluoroethyl)silane Chemical compound C[Si](C)(C)C(F)(F)C(F)(F)F MTPVUVINMAGMJL-UHFFFAOYSA-N 0.000 description 11
- 238000000206 photolithography Methods 0.000 description 8
- 238000001312 dry etching Methods 0.000 description 5
- 229910052757 nitrogen Inorganic materials 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 239000002344 surface layer Substances 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000005566 electron beam evaporation Methods 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 238000003763 carbonization Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 125000004433 nitrogen atom Chemical group N* 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
- H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
- H01L21/0465—Making n or p doped regions or layers, e.g. using diffusion using ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
- H01L21/048—Making electrodes
- H01L21/0485—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
- H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0856—Source regions
- H01L29/086—Impurity concentration or distribution
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
Description
炭化珪素からなる半導体基板と、
前記半導体基板の一方の主面に設けられた第一導電型のドリフト層と、
前記ドリフト層に設けられた第二導電型のウェル領域と、
前記ウェル領域に設けられ、前記ウェル領域よりも不純物濃度が高い前記第二導電型の高濃度領域と、
前記高濃度領域に隣接して設けられた前記第一導電型のソース領域と、
前記ドリフト層に設けられた絶縁膜と、
前記絶縁膜に設けられた第一開口部を介して前記ソース領域および前記高濃度領域と接触する第一コンタクトメタル膜と、
前記第一コンタクトメタル膜の表面に形成され、前記第一コンタクトメタル膜に設けられた第二開口部を介して前記高濃度領域と接触する第二コンタクトメタル膜と、
前記第一コンタクトメタル膜と、前記第二コンタクトメタル膜と、を含むコンタクトメタル層の表面に形成されたソース電極膜と、
を備え、
前記第一コンタクトメタル膜は、窒化チタンを含み、
前記第二コンタクトメタル膜は、チタンを含んでもよい。
炭化珪素からなる半導体基板の一方の主面に、第一導電型のドリフト層を形成する、ドリフト層形成工程と、
前記ドリフト層に、前記ドリフト層の表面に露出する、前記第一導電型とは反対の第二導電型のウェル領域を形成する、ウェル領域形成工程と、
前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出し、かつ、前記ウェル領域よりも不純物濃度が高い、前記第二導電型の高濃度領域を形成する、高濃度領域形成工程と、
前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出し、かつ、前記高濃度領域に隣接して、前記第一導電型のソース領域を形成する、ソース領域形成工程と、
前記半導体基板の前記一方の主面側から見た平面視において、前記高濃度領域と、前記ソース領域の少なくとも一部と、が露出する第一開口部を有する絶縁膜を、前記ドリフト層の表面に形成する、絶縁膜形成工程と、
前記高濃度領域の一部が露出する第二開口部を有する第一コンタクトメタル膜を、前記第一開口部において前記ソース領域の少なくとも一部に接触するように形成する、第一コンタクトメタル膜形成工程と、
前記第二開口部において前記高濃度領域と接触するように、第二コンタクトメタル膜を前記第一コンタクトメタル膜の表面に形成する、第二コンタクトメタル膜形成工程と、
前記第一コンタクトメタル膜と、前記第二コンタクトメタル膜と、を含むコンタクトメタル層の表面に、ソース電極膜を形成する、ソース電極膜形成工程と、
を備え、
前記第一コンタクトメタル膜は、窒化チタンを含み、
前記第二コンタクトメタル膜は、チタンを含んでもよい。
以下、図1から図5を参照して、本発明の第一の実施形態について説明する。
以下、図1を参照して、本実施形態に係る半導体装置の構成について説明する。本実施形態に係る半導体装置は、プレーナ型のMOSFETである。なお、本実施形態に係る半導体装置では、複数の半導体素子が互いに隣接して配置されているが、図1では、これら半導体素子のうち1つのみを示している。
以下、図2から図5を参照して、本実施形態に係る半導体装置1の製造方法について説明する。
まず、図3Aに示すドリフト層形成工程S1を行う。ドリフト層形成工程S1では、n+型炭化珪素単結晶基板の上面に、n-型炭化珪素エピタキシャル層を、化学的気相成長法(CVD)により形成する。これにより、炭化珪素からなるn型の半導体基板11の一方の主面F1に、n-型炭化珪素エピタキシャル層からなるドリフト層12が形成される。
次に、図3Bに示すように、ウェル領域形成工程S2と、高濃度領域形成工程S3とを順番に行う。ウェル領域形成工程S2では、まず、ドリフト層12の表面を清浄化する。次いで、ドリフト層12の表面に、二酸化珪素(SiO2)からなる酸化膜(不図示)を形成する。次いで、公知のフォトリソグラフィ技術を用いて、p型不純物を導入しない箇所のみにレジストパターン(不図示)を形成する。次いで、レジストパターンで保護されない部分の酸化膜を反応性イオンエッチング(RIE)によりエッチングして、ウェル領域13に対応する部分に開口を有するマスク(不図示)を形成する。その後、レジストパターンを除去する。この状態において、ドリフト層12に、p型不純物(例えば、アルミニウム)を、イオン注入を用いて導入する。p型不純物導入後、マスクを除去する。これにより、ドリフト層12の一部に露出する、p型のウェル領域13が形成される。
高濃度領域形成工程S3では、ウェル領域形成工程S2と同様に、ウェル領域13のうち高濃度領域14に対応する部分に開口を有するマスク(不図示)を形成する。この状態において、ウェル領域13に、ウェル領域13よりも高濃度のp型不純物イオンを、イオン注入を用いて導入する。p型不純物導入後、マスクを除去する。これにより、ドリフト層12の表面に露出し、かつ、ウェル領域13よりも不純物濃度が高い、p型の高濃度領域14が形成される。高濃度領域14は、例えばソース領域形成工程S4と、絶縁膜形成工程S5との間に形成されても良い。
次に、図3Cに示すソース領域形成工程S4を行う。ソース領域形成工程S4では、まず、ウェル領域形成工程S2と同様に、第一ソース領域15aに対応する部分に開口を有するマスク(不図示)を形成する。この状態において、ドリフト層12のうちウェル領域13の一部に、n型不純物(例えば、リン(P)または窒素(N))を、イオン注入を用いて導入する。n型不純物導入後、マスクを除去する。これにより、ウェル領域13の表面の一部に露出する、第一ソース領域15aが形成される。また、第二ソース領域15bについても、同様の手順でウェル領域13の表面の一部に形成される。
次に、図4A~Cに示す絶縁膜形成工程S5を行う。絶縁膜形成工程S5では、まず、図4Aに示すように、ドリフト層12の表面に、酸化膜16aを形成する。次いで、酸化膜16aの上に、ポリシリコン膜を化学的気相成長法により形成する。ポリシリコン膜形成後、ポリシリコン膜にn型不純物(例えばリン)を導入する。不純物導入後、公知のフォトリソグラフィ技術を用いて、ゲート電極18に対応する部分を保護するレジストパターン(不図示)を形成する。その後、レジストパターンで保護されない部分を、ドライエッチングにより除去する。その後、レジストパターンを除去する。これにより、図4Bに示すように、ゲート電極18が形成される。次いで、ゲート電極18を覆うように、二酸化珪素を化学的気相成長法により成膜し、酸化膜16b(図4C参照)を形成する。その後、公知のフォトリソグラフィ技術を用いて、開口部H1に対応する部分に開口を有するレジストパターン(不図示)を形成する。その後、酸化膜16a,16bのうち、レジストパターンで保護されない部分を、ドライエッチングにより除去する。その後、レジストパターンを除去する。これにより、図4Cに示すように、酸化膜16a,16bからなり、平面視において、高濃度領域14と、ソース領域15の少なくとも一部と、が露出するように形成された第一開口部H1を有する絶縁膜16が、ドリフト層12の表面に形成される。
次に、図5Aに示す第一コンタクトメタル膜形成工程S6を行う。第一コンタクトメタル膜形成工程S6では、まず、窒素(N2)とアルゴン(Ar)との混合雰囲気または窒素(N2)雰囲気下、例えば基板温度150℃~350℃において、スパッタリングにより、絶縁膜16の表面に窒化チタンを成膜する。次いで、公知のフォトリソグラフィ技術を用いて、第二開口部H2に対応する開口部を有し、第一コンタクトメタル膜101に対応する部分を保護するレジストパターン(不図示)を形成する。その後、レジストパターンで保護されない部分を、ドライエッチングにより除去する。その後、レジストパターンを除去する。第一コンタクトメタル膜形成工程S6では、例えば半導体基板11の他方の主面F2にも窒化チタンを成膜してもよい。
次いで、アニールを行う。アニール温度は、たとえば800~1000℃が好ましく、950℃がより好ましい。1050℃以上になると、窒素原子が、コンタクトメタル101を形成する窒化チタンからp型炭化珪素へと拡散するとされていることから、p型炭化珪素部分の接触抵抗が増大するため、好ましくない。アニールの雰囲気は、窒素、アルゴン等の不活性ガス、またはこれらの混合ガスが好ましい。これにより、高濃度領域14の一部が露出する第二開口部H2に対応するパターンを有する第一コンタクトメタル膜101が、第一開口部H1において、ソース領域15と、高濃度領域14と、に接触するように形成される。同時に、半導体基板11の他方の主面F2に、半導体基板11を介してドリフト層12とオーミックに接続されるドレイン電極17が形成される。
なお、本実施形態では、第一コンタクトメタル膜形成工程S6においてドレイン電極17を形成したが、別途工程を設けて形成してもよい。
次に、図5Bに示す第二コンタクトメタル膜形成工程S7を行う。第二コンタクトメタル膜形成工程S7では、まず、スパッタリングまたは電子ビーム蒸着により、第一コンタクトメタル膜101および第二開口部H2において露出する高濃度領域14の表面にチタンを成膜する。その後、公知のフォトリソグラフィ技術を用いて、第二コンタクトメタル102に対応する部分を保護するレジストパターン(不図示)を形成する。その後、レジストパターンで保護されない部分を、ドライエッチングにより除去する。その後、レジストパターンを除去する。その後、マスクを除去する。次いで、第一コンタクトメタル膜形成工程S6と同様に、アニールを行う。これにより、第二開口部H2において高濃度領域14と接触するように、第二コンタクトメタル膜102が第一コンタクトメタル膜101の表面に形成される。
なお、アニール雰囲気が窒素を含んでいる場合、第二コンタクトメタル102の少なくとも表層部に窒化チタンが形成される。
最後に、図5Cに示すソース電極膜形成工程S8を行う。ソース電極膜形成工程S8では、スパッタリングにより、アルミニウムとシリコンとを含む合金、アルミニウムと銅とを含む合金またはアルミニウムを、コンタクトメタル層100の表面に成膜する。これにより、複数の半導体素子のソース領域15に接続されるソース電極膜19が、コンタクトメタル層100の表面に形成される。なお、ソース電極膜19のうち、ソース領域15の接続に不要な箇所は、適宜エッチングで除去する。このとき、ドライエッチを用いるようにすれば、コンタクトメタル膜100のうち、デバイスの周辺部と不要な箇所とを同時に除去することができる。以上により、半導体装置1の製造が完了する。
以下、図6から図9を参照して、本発明の第二の実施形態について説明する。第一の実施形態と共通する部分は、説明を省略する。
図6に示すように、本実施形態の半導体装置2は、コンタクトメタル層100が、高濃度領域14との接触面に設けられた粒子状のニッケルシリサイド205を含有している。コンタクトメタル層100は炭化チタンを含有してもよい。
以下、図7から図9を参照して、本実施形態に係る半導体装置2の製造方法について説明する。
図8Aに示すように、第一コンタクトメタル膜形成工程S6では、第一の実施形態と同様に、第一コンタクトメタル膜201が窒化チタンで形成される。
図8Bに示すように、第二コンタクトメタル膜下層部形成工程S7では、第一の実施形態と同様に、第二コンタクトメタル膜202の下層部がチタンで形成される。ただし、本実施形態では、ここでアニールは行わない。
次に、第二コンタクトメタル膜上層部形成工程S7bを行う。第二コンタクトメタル膜形成上層部工程S7bでは、まず、スパッタリングまたは電子ビーム蒸着により、第二コンタクトメタル膜202の下層部であるチタンおよび第二開口部H2において露出する高濃度領域14の表面にニッケルを成膜する。その後、公知のフォトリソグラフィ技術を用いて、第二コンタクトメタル202に対応する部分を保護するレジストパターン(不図示)を形成してもよい。その後、レジストパターンで保護されない部分を、ウェットエッチングにより除去し、その後、レジストパターンを除去してもよい。その後、マスクを除去してもよい。次いで、第一コンタクトメタル膜形成工程S6と同様に、アニールを行う。この際、窒化チタンはニッケルおよびチタンと実質的に反応しないが、ニッケルとチタンが混合するとともに、ニッケルはチタン層を突き抜け、高濃度領域14を構成する炭化珪素と反応してニッケルシリサイド205となり(図9A参照)、遊離した炭素はチタンと反応して炭化チタンとなる。特に、少なくとも高濃度領域14と接触する部分の一部には、ニッケルシリサイド205が形成される。また、ニッケルシリサイド205に含まれることとなったシリコンは、チタンと混合した部分のニッケルにも拡散し、当該部分のニッケルもニッケルシリサイド205となる。これにより、第二開口部H2において高濃度領域14と接触するように、第二コンタクトメタル膜202が第一コンタクトメタル膜201の表面に形成される。
なお、アニール雰囲気が窒素を含んでいる場合、第一の実施形態と同様に、第二コンタクトメタル膜202の少なくとも表層部に窒化チタンが形成される。
以下、図10から図12を参照して、本発明の第三の実施形態について説明する。第一および第二の実施形態と共通する部分は、説明を省略する。
図10に示すように、本実施形態の半導体装置3は、コンタクトメタル層100が、高濃度領域14との接触面に設けられたニッケルシリサイド層305を含有している。コンタクトメタル層100は炭化チタンを含有してもよい。
以下、図11および図12を参照して、本実施形態に係る半導体装置3の製造方法について説明する。
図11Aに示すように、第一コンタクトメタル膜形成工程S6では、第二の実施形態と同様に、第一コンタクトメタル膜301が窒化チタンで形成される。
図11Bに示すように、第二コンタクトメタル膜形成工程S7では、第二コンタクトメタル膜302がチタンで形成される。第二コンタクトメタル膜302は、高濃度領域14の一部が露出するように形成された第三開口部H3を有するように形成される。
また、上記実施形態では、ソース領域15は平面視においてウェル領域13によって囲まれ、環状に形成されるとともに、高濃度領域14に隣接して形成され、平面視において高濃度領域14を囲んでいる「スクエアセル構造」としたが、この構成に限られない。本発明の半導体装置は、例えば図1,6,または10で示される断面を有する「ストライプセル構造」であってもよい。この場合、ウェル領域13は、平面視において、該半導体装置の断面に実質的に垂直な方向に延在する領域である。高濃度領域14は、平面視においてウェル領域13に含まれ、ウェル領域13と同じ方向に延在する領域である。ソース領域15は、平面視においてウェル領域13に含まれ、高濃度領域14の両側に隣接して延在する、一対の領域である。
また、第一開口部H1は、平面視においてソース領域15の少なくとも一部および高濃度第二導電型領域14の少なくとも一部が露出するように形成されている構成としたが、この構成に限らず、第一開口部H1は、平面視においてソース領域15を露出することなく、高濃度第二導電型領域14の少なくとも一部が露出するように形成されている構成としてもよい。
その他、特許請求の範囲に記載された事項の範囲で、種々の設計変更を施すことが可能である。
11…半導体基板
12…ドリフト層
13…ウェル領域
14…高濃度領域
15…ソース領域
16…絶縁膜
19…ソース電極膜
100,200,300…コンタクトメタル層
101,201,301…第一コンタクトメタル膜
102,202,302…第二コンタクトメタル膜
305…ニッケルシリサイド層
F1…一方の主面
H1…第一開口部
H2…第二開口部
H3…第三開口部
S1…ドリフト層形成工程
S2…ウェル領域形成工程
S3…高濃度領域形成工程
S4…ソース領域形成工程
S5…絶縁膜形成工程
S6…第一コンタクトメタル膜形成工程
S7…第二コンタクトメタル膜形成工程
S7a…第二コンタクトメタル膜下層部形成工程
S7b…第二コンタクトメタル膜上層部形成工程
S8…ソース電極膜形成工程
Claims (6)
- 炭化珪素からなる半導体基板と、
前記半導体基板の一方の主面に設けられた第一導電型のドリフト層と、
前記ドリフト層に設けられた第二導電型のウェル領域と、
前記ウェル領域に設けられ、前記ウェル領域よりも不純物濃度が高い前記第二導電型の高濃度領域と、
前記高濃度領域に隣接して設けられた前記第一導電型のソース領域と、
前記ドリフト層に設けられた絶縁膜と、
前記絶縁膜に設けられた第一開口部を介して前記ソース領域および前記高濃度領域と接触する第一コンタクトメタル膜と、
前記第一コンタクトメタル膜の表面に形成され、前記第一コンタクトメタル膜に設けられた第二開口部を介して前記高濃度領域と接触する第二コンタクトメタル膜と、
前記第一コンタクトメタル膜と、前記第二コンタクトメタル膜と、を含むコンタクトメタル層の表面に形成されたソース電極膜と、
を備え、
前記第一コンタクトメタル膜は、窒化チタンを含み、
前記第二コンタクトメタル膜は、チタンを含み、
前記ソース電極膜は前記第二コンタクトメタル膜の表面に設けられ、
前記第二コンタクトメタル膜は単一層からなる、
半導体装置。 - 炭化珪素からなる半導体基板と、
前記半導体基板の一方の主面に設けられた第一導電型のドリフト層と、
前記ドリフト層に設けられた第二導電型のウェル領域と、
前記ウェル領域に設けられ、前記ウェル領域よりも不純物濃度が高い前記第二導電型の高濃度領域と、
前記高濃度領域に隣接して設けられた前記第一導電型のソース領域と、
前記ドリフト層に設けられた絶縁膜と、
前記絶縁膜に設けられた第一開口部を介して前記ソース領域および前記高濃度領域と接触する第一コンタクトメタル膜と、
前記第一コンタクトメタル膜の表面に形成され、前記第一コンタクトメタル膜に設けられた第二開口部を介して前記高濃度領域と接触する第二コンタクトメタル膜と、
前記第一コンタクトメタル膜と、前記第二コンタクトメタル膜と、を含むコンタクトメタル層の表面に形成されたソース電極膜と、
前記第二コンタクトメタル膜に設けられた第三開口部を介して前記高濃度領域と接触するニッケルシリサイド層と、
を備え、
前記第一コンタクトメタル膜は、窒化チタンを含み、
前記第二コンタクトメタル膜は、チタンを含む、
半導体装置。 - 前記ソース電極膜は、アルミニウムとシリコンとを含む合金、アルミニウムと銅とを含む合金またはアルミニウムで形成される、
請求項1または2に記載の半導体装置。 - 炭化珪素からなる半導体基板の一方の主面に、第一導電型のドリフト層を形成する、ドリフト層形成工程と、
前記ドリフト層に、前記ドリフト層の表面に露出する、前記第一導電型とは反対の第二導電型のウェル領域を形成する、ウェル領域形成工程と、
前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出し、かつ、前記ウェル領域よりも不純物濃度が高い、前記第二導電型の高濃度領域を形成する、高濃度領域形成工程と、
前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出し、かつ、前記高濃度領域に隣接して、前記第一導電型のソース領域を形成する、ソース領域形成工程と、
前記半導体基板の前記一方の主面側から見た平面視において、前記高濃度領域と、前記ソース領域の少なくとも一部と、が露出する第一開口部を有する絶縁膜を、前記ドリフト層の表面に形成する、絶縁膜形成工程と、
前記高濃度領域の一部が露出する第二開口部を有する第一コンタクトメタル膜を、前記第一開口部において前記ソース領域の少なくとも一部に接触するように形成する、第一コンタクトメタル膜形成工程と、
前記第二開口部において前記高濃度領域と接触するように、第二コンタクトメタル膜を前記第一コンタクトメタル膜の表面に形成する、第二コンタクトメタル膜形成工程と、
前記第一コンタクトメタル膜と、前記第二コンタクトメタル膜と、を含むコンタクトメタル層の表面に、ソース電極膜を形成する、ソース電極膜形成工程と、
を備え、
前記第一コンタクトメタル膜は、窒化チタンを含み、
前記第二コンタクトメタル膜は、チタンを含み、
前記ソース電極膜は前記第二コンタクトメタル膜の表面に設けられ、
前記第二コンタクトメタル膜は単一層からなる、
半導体装置の製造方法。 - 炭化珪素からなる半導体基板の一方の主面に、第一導電型のドリフト層を形成する、ドリフト層形成工程と、
前記ドリフト層に、前記ドリフト層の表面に露出する、前記第一導電型とは反対の第二導電型のウェル領域を形成する、ウェル領域形成工程と、
前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出し、かつ、前記ウェル領域よりも不純物濃度が高い、前記第二導電型の高濃度領域を形成する、高濃度領域形成工程と、
前記ドリフト層の前記ウェル領域に、前記ドリフト層の表面に露出し、かつ、前記高濃度領域に隣接して、前記第一導電型のソース領域を形成する、ソース領域形成工程と、
前記半導体基板の前記一方の主面側から見た平面視において、前記高濃度領域と、前記ソース領域の少なくとも一部と、が露出する第一開口部を有する絶縁膜を、前記ドリフト層の表面に形成する、絶縁膜形成工程と、
前記高濃度領域の一部が露出する第二開口部を有する第一コンタクトメタル膜を、前記第一開口部において前記ソース領域の少なくとも一部に接触するように形成する、第一コンタクトメタル膜形成工程と、
前記第二開口部において前記高濃度領域と接触するように、第二コンタクトメタル膜を前記第一コンタクトメタル膜の表面に形成する、第二コンタクトメタル膜形成工程と、
前記第一コンタクトメタル膜と、前記第二コンタクトメタル膜と、を含むコンタクトメタル層の表面に、ソース電極膜を形成する、ソース電極膜形成工程と、
前記第二コンタクトメタル膜に設けられた第三開口部を介して前記高濃度領域と接触するニッケルシリサイド層を設けるニッケルシリサイド層形成工程と、
を備え、
前記第一コンタクトメタル膜は、窒化チタンを含み、
前記第二コンタクトメタル膜は、チタンを含む、
半導体装置の製造方法。 - 前記ソース電極膜形成工程において、前記ソース電極膜を、アルミニウムとシリコンとを含む合金、アルミニウムと銅とを含む合金またはアルミニウムで形成する、
請求項4または5に記載の半導体装置の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2018/015166 WO2019198168A1 (ja) | 2018-04-11 | 2018-04-11 | 半導体装置の製造方法および半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2019198168A1 JPWO2019198168A1 (ja) | 2020-12-03 |
JP7241737B2 true JP7241737B2 (ja) | 2023-03-17 |
Family
ID=68164047
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020512987A Active JP7241737B2 (ja) | 2018-04-11 | 2018-04-11 | 半導体装置の製造方法および半導体装置 |
Country Status (5)
Country | Link |
---|---|
US (1) | US11393911B2 (ja) |
EP (1) | EP3780117A4 (ja) |
JP (1) | JP7241737B2 (ja) |
CN (1) | CN111937158A (ja) |
WO (1) | WO2019198168A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20220278205A1 (en) | 2019-08-01 | 2022-09-01 | Hitachi Energy Switzerland Ag | Silicon Carbide Transistor Device |
IT202100001895A1 (it) * | 2021-01-29 | 2022-07-29 | St Microelectronics Srl | Dispositivo mosfet a conduzione verticale in carburo di silicio per applicazioni di potenza e relativo processo di fabbricazione |
TWI830380B (zh) * | 2022-09-15 | 2024-01-21 | 國立陽明交通大學 | 立體式源極接觸結構之製程方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2015115569A (ja) | 2013-12-16 | 2015-06-22 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP2016058657A (ja) | 2014-09-11 | 2016-04-21 | 国立研究開発法人産業技術総合研究所 | 炭化珪素半導体素子及び炭化珪素半導体素子の製造方法 |
JP2016092038A (ja) | 2014-10-29 | 2016-05-23 | 富士電機株式会社 | 半導体装置の製造方法 |
JP2017059720A (ja) | 2015-09-17 | 2017-03-23 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP2017147471A (ja) | 2017-05-30 | 2017-08-24 | 株式会社東芝 | 半導体装置 |
JP2017157851A (ja) | 2013-03-29 | 2017-09-07 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106796956B (zh) * | 2015-01-16 | 2020-11-27 | 富士电机株式会社 | 碳化硅半导体装置及碳化硅半导体装置的制造方法 |
-
2018
- 2018-04-11 EP EP18914473.6A patent/EP3780117A4/en active Pending
- 2018-04-11 CN CN201880091637.2A patent/CN111937158A/zh active Pending
- 2018-04-11 JP JP2020512987A patent/JP7241737B2/ja active Active
- 2018-04-11 WO PCT/JP2018/015166 patent/WO2019198168A1/ja unknown
- 2018-04-11 US US17/046,762 patent/US11393911B2/en active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2017157851A (ja) | 2013-03-29 | 2017-09-07 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP2015115569A (ja) | 2013-12-16 | 2015-06-22 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
JP2016058657A (ja) | 2014-09-11 | 2016-04-21 | 国立研究開発法人産業技術総合研究所 | 炭化珪素半導体素子及び炭化珪素半導体素子の製造方法 |
JP2016092038A (ja) | 2014-10-29 | 2016-05-23 | 富士電機株式会社 | 半導体装置の製造方法 |
JP2017059720A (ja) | 2015-09-17 | 2017-03-23 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
JP2017147471A (ja) | 2017-05-30 | 2017-08-24 | 株式会社東芝 | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
EP3780117A4 (en) | 2021-12-08 |
US20210119008A1 (en) | 2021-04-22 |
WO2019198168A1 (ja) | 2019-10-17 |
EP3780117A1 (en) | 2021-02-17 |
US11393911B2 (en) | 2022-07-19 |
CN111937158A (zh) | 2020-11-13 |
JPWO2019198168A1 (ja) | 2020-12-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5525940B2 (ja) | 半導体装置および半導体装置の製造方法 | |
US8754422B2 (en) | Semiconductor device and process for production thereof | |
JP5564890B2 (ja) | 接合型電界効果トランジスタおよびその製造方法 | |
JP2011040675A (ja) | 半導体装置 | |
JP5728954B2 (ja) | 炭化珪素半導体装置の製造方法 | |
JP2018082114A (ja) | 半導体装置の製造方法 | |
JP5687128B2 (ja) | 半導体装置およびその製造方法 | |
JP7241737B2 (ja) | 半導体装置の製造方法および半導体装置 | |
CN108604600B (zh) | 碳化硅半导体装置及其制造方法 | |
JP2019004078A (ja) | 半導体装置および半導体装置の製造方法 | |
JP6861365B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
JP2006339508A (ja) | 半導体装置およびその製造方法 | |
JP2012064741A (ja) | 半導体装置およびその製造方法 | |
JP3759145B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
WO2013190907A1 (ja) | 炭化珪素半導体装置 | |
JP2009188100A (ja) | 炭化珪素半導体装置の製造方法 | |
TWI591828B (zh) | Semiconductor device and method of manufacturing the same | |
JP2008135447A (ja) | 炭化珪素半導体装置の製造方法 | |
JP5239254B2 (ja) | 絶縁ゲート型半導体素子の製造方法 | |
WO2019198167A1 (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2011199306A (ja) | 半導体装置およびその製造方法 | |
JP5181710B2 (ja) | 半導体装置の製造方法 | |
US20200251564A1 (en) | Silicon carbide semiconductor device | |
JP5991629B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2023005683A (ja) | 炭化珪素半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200611 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20200611 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20210824 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20211022 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220308 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220506 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20220913 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20221209 |
|
C60 | Trial request (containing other claim documents, opposition documents) |
Free format text: JAPANESE INTERMEDIATE CODE: C60 Effective date: 20221209 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20221219 |
|
C21 | Notice of transfer of a case for reconsideration by examiners before appeal proceedings |
Free format text: JAPANESE INTERMEDIATE CODE: C21 Effective date: 20221220 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230221 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230307 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7241737 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |