JP2015050536A - Dll回路 - Google Patents
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Abstract
【解決手段】少なくとも、2入力信号の位相周波数を比較し充放電信号を出力する位相周波数比較回路2と、充放電信号に対応して充放電電源を供給するチャージポンプ20と、充放電電源を供給され定電圧の制御電圧を出力するローパスフィルタ3と、制御電圧により遅延時間を制御する電圧制御遅延回路4とで構成されたDLL回路において、ロックアップ後に、充放電信号の両パルス幅の差からチャージポンプ20の充放電電源の大きさを等しくする補正回路5を有する。
【選択図】図1
Description
DLL回路100は一般に、位相周波数比較回路(PFD)21と、チャージポンプ(CP)200と、ローパスフィルタ(LF)30と、電圧制御遅延回路(VCDL)40より構成されている。位相周波数比較回路21には外部からの基準信号CLK−IN1と電圧制御遅延回路(VCDL)40からの帰還信号CLK−IN2(CLK−OUT)が入力している。この位相周波数比較回路21によりその位相差が充放電信号UP、DNとしてチャージポンプ200に出力する。チャージポンプ200はこの充放電信号UP、DNに対応して、ローパスフィルタ30を充電、あるいは放電する電源を出力する。ローパスフィルタ30では充電、放電に応じた定電圧の制御電圧を出力し、電圧制御遅延回路40に駆動入力する。この電圧制御遅延回路40では、入力信号CLK−IN1が入力しており、この信号をローパスフィルタ30で出力された制御電圧で遅延を制御して出力し、これがDLL回路100の出力CLK−OUTとなる。又この出力は、入力信号CLK−IN2として位相周波数比較回路21に入力している。
問題点1
低耐圧MOSデバイスのみで設計した場合、電源電圧を下げるため低消費電力化の効果がある一方で、低耐圧MOSトランジスタの電流静特性バラツキ、及び電圧ダイナミックレンジが狭くなることにより、DLL回路の定常位相誤差が大きくなり問題となっていた。そのため、要求特性が必須である場合は、高耐圧MOSデバイスへの変更、及び高電圧化をおこなうことで、その問題を回避していた。
DLL回路を構成する要素回路のチャージポンプ回路については、電圧ダイナミックレンジを狭くした場合、有効となる遅延制御電圧レンジも同じように狭くなる。このとき必要とする遅延可変レンジを環境条件・製造バラツキを含めて補償するためには、遅延制御感度を高くすることで、単位あたりの電圧範囲の遅延可変レンジを広くする必要がある。しかしこれは出力ジッタ(Jitter)増加の原因となっていた。また制御感度を高くできない場合は、DLL定常位相誤差が大きくなることを許容トレードオフとして遅延制御レンジを可能な限り広げていた。
少なくとも、2入力信号の位相周波数を比較し充放電信号を出力する位相周波数比較回路と、充放電信号に対応して充放電電流を供給するチャージポンプと、充放電電流を供給され定電圧の制御電圧を出力するローパスフィルタと、制御電圧により遅延時間を制御する電圧制御遅延回路とで構成されたDLL回路において、
ロックアップ後に、充放電信号の両パルス幅の差からチャージポンプの充放電電流の大きさを等しくする補正回路を有することを特徴とするDLL回路としたものである。
補正回路は、充放電信号をそれぞれ積分する積分回路と、充放電信号の積分値と放電信号の積分値とを比較し補正電圧を出力する比較回路と、補正電圧で充放電電流を補正する補正電流源と、を有することを特徴とする請求項1に記載のDLL回路としたものである。
図6は、従来のDLL回路の定常位相誤差を示した説明図である。図6(a)のように、DLL回路に信号CLK−INが入力し、CLK−OUTを出力した場合、回路がループしてロックアップし、正常であれば、図6(b)のように、両信号の立ち上がりが同時間となり、定常位相誤差は発生しない。しかし、異常があれば、図6(c)のように、両信号の立ち上がりがズレてしまい、定常位相誤差が発生してしまう。
図7は、従来の定常位相誤差の原因を示す説明図である。図7(a)は、位相周波数比較回路と、チャージポンプと、ローパスフィルタとの接続を示す。位相周波数比較回路から出力された充放電信号UP、DNは、それぞれスイッチを駆動する。充電信号UPは、ローパスフィルタと、それを充電する電源(ソース電流(+)を供給する)とを接続、切断する。放電信号DNは、ローパスフィルタと、放電する電源(シンク電流(−)を供給する)とを、それぞれ接続、切断する。
積分回路の積分値は、それぞれの定電流源を充放電信号が入力されている時間で積分された電荷量が容量素子にチャージして得られる。例えば、図7(c)で例示した充放電信号のパルス幅で積分される。充電信号(反転UP)の積分値は、比較回路の反転入力端子へ、放電信号(反転DN)の積分値は、非反転入力端子へそれぞれ入力される。積分回路への入力は、充放電信号の反転信号であるから、充放電信号が高電圧(H)の時に容量素子をチャージし、低電圧(L)のときに放電する。
場合、容量素子は放電する。したがって積分値は、充電期間と放電期間の比率に応じた積分電圧値となるが、上記の動作に変わりは無い。
2・・・・位相周波数比較回路
20・・・チャージポンプ
3・・・・ローパスフィルタ
4・・・・電圧制御遅延回路
5・・・・補正回路
6・・・・ロックアップ検出回路
21・・・位相周波数比較回路
30・・・ローパスフィルタ
40・・・電圧制御遅延回路
50・・・補正回路
51・・・積分回路
52・・・積分回路
53・・・静電容量
54・・・静電容量
55・・・比較回路
56・・・補正電流源
57・・・スイッチ
58・・・プルアップ素子
60・・・補正電流源
61・・・スイッチ
62・・・プルダウン素子
100・・・DLL回路
200・・・チャージポンプ
201・・・チャージポンプ
211・・・Pチャンネルトランジスタ
212・・・Nチャンネルトランジスタ
213・・・定電流源
214・・・定電流源
Claims (2)
- 少なくとも、2入力信号の位相周波数を比較し充放電信号を出力する位相周波数比較回路と、充放電信号に対応して充放電電流を供給するチャージポンプと、充放電電流を供給され定電圧の制御電圧を出力するローパスフィルタと、制御電圧により遅延時間を制御する電圧制御遅延回路とで構成されたDLL回路において、
ロックアップ後に、充放電信号の両パルス幅の差からチャージポンプの充放電電流の大きさを等しくする補正回路を有することを特徴とするDLL回路。 - 補正回路は、充放電信号をそれぞれ積分する積分回路と、充放電信号の積分値と放電信号の積分値とを比較し補正電圧を出力する比較回路と、補正電圧で充放電電流を補正する補正電流源と、を有することを特徴とする請求項1に記載のDLL回路。
Priority Applications (1)
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JP2013179494A JP2015050536A (ja) | 2013-08-30 | 2013-08-30 | Dll回路 |
Applications Claiming Priority (1)
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JP2013179494A JP2015050536A (ja) | 2013-08-30 | 2013-08-30 | Dll回路 |
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JP2015050536A true JP2015050536A (ja) | 2015-03-16 |
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ID=52700225
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2020167462A (ja) * | 2019-03-28 | 2020-10-08 | ラピスセミコンダクタ株式会社 | 高電圧クロック生成回路 |
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