以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量又は部材等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量又は部材等の名称を省略又は略記することがある。例えば、後述の“TrH”によって参照されるハイサイドトランジスタは、ハイサイドトランジスタTrHと表記されることもあるし、トランジスタTrHと略記されることもあるが、それらは全て同じものを指す。
図1は、本発明の実施形態に係るブリッジ出力回路BBの構成図である。ブリッジ出力回路BBは、電圧制御型のトランジスタであるハイサイドトランジスタTrH及びローサイドトランジスタTrLと、ハイサイドトランジスタTrHに対して設けられるトランジスタHon及びHoff並びに定電流回路IHon及びIHoffと、ローサイドトランジスタTrLに対して設けられるトランジスタLon及びLoff並びに定電流回路ILon及びILoffと、入力端子IN及び出力端子OUTと、出力制御回路1と、ハイサイドオフセンサ31、(VPWR+Vth1)センサ32、Vth2センサ33、ローサイドオフセンサ34及び(VPWR-Vth3)センサ35と、を備える。LDは、ブリッジ出力回路BBに接続される負荷を表す。入力端子INにはブリッジ出力回路BBの外部から矩形波状の入力信号SINが供給され、入力信号SINに応じた矩形波状のスイッチング電圧が出力電圧VOUTとして出力端子OUTに加わる(即ち負荷LDに出力電圧VOUTが供給される)。
ブリッジ出力回路BBの構成の説明に先立ち、幾つかの用語について説明を設ける。
本実施形態において、レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。グランドは0V(ゼロボルト)の基準電位を有する導電部を指す又は基準電位そのものを指す。本実施形態において、特に基準を設けずに示される電圧は、グランドから見た電位を表す。
トランジスタTrH及びTrLを含むFET(電界効果トランジスタ)として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通状態となっていることを指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通状態(遮断状態)となっていることを指す。但し、当然であるが、トランジスタTrHのオン状態について、導通状態とは言っても、ゲート-ソース間電圧に応じドレイン-ソース間抵抗は変化する(トランジスタTrL等についても同様)。トランジスタTrH及びTrLを含むFETとして構成された任意のトランジスタについて、ゲート-ソース間電圧はソースの電位から見たゲートの電位であり、ドレイン-ソース間抵抗はドレインとソースとの間の抵抗を指す。ゲート-ソース間電圧を、記号“VGS”で表すことがあり、ゲート-ソース間電圧VGS又は電圧VGSと表記することがある。後述の任意のスイッチは1以上のFET(電界効果トランジスタ)にて構成され、或るスイッチがオン状態のときには当該スイッチの両端子間が導通する一方で或るスイッチがオフ状態のときには当該スイッチの両端子間が非導通となる。オン状態、オフ状態を、単にオン、オフと表現することもある。
図1の構成を説明する。トランジスタTrH及びTrLの夫々はNチャネル型のMOSFET(Metal Oxide Semiconductor Field effect transistor)として構成されており、トランジスタTrH及びTrLが直列接続されることでハーフブリッジ回路が形成される。具体的には、トランジスタTrHのドレインは、電源電圧VPWRが印加される第1電源端子に接続されて電源電圧VPWRの供給を受け、トランジスタTrHのソースとトランジスタTrLのドレインはノードNDにて共通接続されている。ノードNDは出力端子OUTに接続される。電源電圧VPWRは所定の正の直流電圧であり、ここでは12Vであるとする。電圧における“V”はボルトを意味する。トランジスタTrLのソースは第2電源端子として機能するグランドに接続されている。トランジスタTrHのゲート電圧をHGにて表し、トランジスタTrLのゲート電圧をLGにて表す。
出力端子OUTは負荷LDの一端に接続され、負荷LDの他端は図示されない他の回路又はグランドに接続される。ノードNDと負荷LDとの間に出力端子OUTが介在することになる。出力端子OUTを介して負荷LDに供給される電流をIOUTにて表す。電流IOUTは、ノードNDから出力端子OUTを通じて負荷LDに向かう向きに流れる場合と、負荷LD側から出力端子OUTを通じてノードNDに向かう向きに流れる場合と、がある。ここでは、ノードNDから出力端子OUTを通じて負荷LDに向かう向きの電流IOUTの極性を正とし、負荷LD側から出力端子OUTを通じてノードNDに向かう向きの電流IOUTの極性を負とする。
トランジスタHon及びLonはPチャネル型のMOSFETとして構成され、トランジスタHoff及びLoffはNチャネル型のMOSFETとして構成されている。トランジスタHon、Hoff、Lon及びLoffは、出力制御回路1によりゲート電圧が制御されることで個別にオン/オフ制御される。トランジスタHon、Hoff、Lon及びLoffのゲート電圧を制御する信号として、出力制御回路1から、トランジスタHon、Hoff、Lon及びLoffのゲートに対し、夫々、トランジスタS_Hon、S_Hoff、S_Lon及びS_Loffが供給される。
トランジスタHon及びHoffの各ドレインはトランジスタTrHのゲートに共通接続され、トランジスタHoffのソースはトランジスタTrHのソースと共通接続される。トランジスタHonのソースには電源電圧Vreg1が印加される。電源電圧Vreg1は、電源電圧VPWRよりも高い電圧値を有する所定の正の直流電圧であり、ここでは17Vであるとする。
トランジスタLon及びLoffの各ドレインはトランジスタTrLのゲートに共通接続され、トランジスタLoffのソースはトランジスタTrLのソースと共通接続される。トランジスタLonのソースには電源電圧Vreg2が印加される。電源電圧Vreg2は、所定の正の直流電圧であり、ここでは5Vであるとする。
定電流回路IHon及びIHoffは電源電圧Vreg1に基づき駆動するスイッチ機能付きの定電流回路である。詳細には、
定電流回路IHonは出力制御回路1からの制御信号S_IHonに応じてオン状態及びオフ状態の何れかをとり、オン状態においてのみ所定の定電流をトランジスタTrHのゲートに向けて供給し、オフ状態において当該定電流はトランジスタTrHのゲートに供給されずに定電流回路IHon及びトランジスタTrH間が遮断された状態と等価となる。但し、定電流回路IHonのオン状態によるトランジスタTrHのゲート電位の上昇は電源電圧Vreg1までに制限される。
定電流回路IHoffは出力制御回路1からの制御信号S_IHoffに応じてオン状態及びオフ状態の何れかをとり、オン状態においてのみ所定の定電流をトランジスタTrHのゲートから引き込むように動作し、オフ状態において当該定電流はトランジスタTrHのゲート及び定電流回路IHoff間に流れずに定電流回路IHoff及びトランジスタTrH間が遮断された状態と等価となる。但し、定電流回路IHoffのオン状態によるトランジスタTrHのゲート電位の低下はグランドの電位までに制限される。
定電流回路ILon及びILoffは電源電圧Vreg2に基づき駆動するスイッチ機能付きの定電流回路である。詳細には、
定電流回路ILonは出力制御回路1からの制御信号S_ILonに応じてオン状態及びオフ状態の何れかをとり、オン状態においてのみ所定の定電流をトランジスタTrLのゲートに向けて供給し、オフ状態において当該定電流はトランジスタTrLのゲートに供給されずに定電流回路ILon及びトランジスタTrL間が遮断された状態と等価となる。但し、定電流回路ILonのオン状態によるトランジスタTrLのゲート電位の上昇は電源電圧Vreg2までに制限される。
定電流回路ILoffは出力制御回路1からの制御信号S_ILoffに応じてオン状態及びオフ状態の何れかをとり、オン状態においてのみ所定の定電流をトランジスタTrLのゲートから引き込むように動作し、オフ状態において当該定電流はトランジスタTrLのゲート及び定電流回路ILoff間に流れずに定電流回路ILoff及びトランジスタTrL間が遮断された状態と等価となる。但し、定電流回路ILoffのオン状態によるトランジスタTrLのゲート電位の低下はグランドの電位までに制限される。
図2はセンサ31~35の機能説明図である。センサ31~35の各出力信号は“1”又は“0”の値を有する二値信号である。
ハイサイドオフセンサ31は、ゲート電圧HGに基づき(詳細にはトランジスタTrHのゲート-ソース間電圧VGSに基づき)トランジスタTrHがオフ状態であるか否かを検出する。具体的にはセンサ31は、トランジスタTrHのゲート-ソース間電圧VGSをトランジスタTrHの特性に応じた所定のゲート閾値電圧VTHH(ゲート遮断電圧)と比較して、比較結果に応じた信号SNS_TrH_OFFを出力する(VTHH>0)。トランジスタTrHの電圧VGSがゲート閾値電圧VTHH未満であるときトランジスタTrHはオフ状態となり、トランジスタTrHの電圧VGSがゲート閾値電圧VTHH以上であるときトランジスタTrHはオン状態となる。故に、センサ31は、トランジスタTrHの電圧VGSがゲート閾値電圧VTHH未満であるとき、トランジスタTrHがオフ状態であることを示す信号として“1”の信号SNS_TrH_OFFを出力し、トランジスタTrHの電圧VGSがゲート閾値電圧VTHH以上であるとき、トランジスタTrHがオフ状態ではないことを示す信号(換言すればトランジスタTrHがオン状態であることを示す信号)として“0”の信号SNS_TrH_OFFを出力する。
(VPWR+Vth1)センサ32は、トランジスタTrHのゲート電圧を電源電圧VPWRよりも所定電圧Vth1だけ高い電圧(VPWR+Vth1)と比較して、比較結果に応じた信号SNS_(VPWR+Vth1)を出力する(Vth1>0)。ここでは、所定電圧Vth1はトランジスタTrHのゲート閾値電圧VTHHと同じであるとする。センサ32は、トランジスタTrHのゲート電圧が電圧(VPWR+Vth1)を上回るとき、“1”の信号SNS_(VPWR+Vth1)を出力し、トランジスタTrHのゲート電圧が電圧(VPWR+Vth1)未満であるとき、“0”の信号SNS_(VPWR+Vth1)を出力する。トランジスタTrHのゲート電圧が電圧(VPWR+Vth1)と一致するとき、信号SNS_(VPWR+Vth1)は“1”でも“0”でもありうるが、ここでは“1”であるとする。
Vth2センサ33は、出力端子OUTに加わる出力電圧VOUTを所定電圧Vth2と比較して、比較結果に応じた信号SNS_Vth2を出力する(Vth2>0)。センサ33は、出力電圧VOUTが電圧Vth2を上回るとき、“1”の信号SNS_Vth2を出力し、出力電圧VOUTが電圧Vth2未満であるとき、“0”の信号SNS_Vth2を出力する。出力電圧VOUTが電圧Vth2と一致するとき、信号SNS_Vth2は“1”でも“0”でもありうるが、ここでは“1”であるとする。電圧Vth2は、正の電圧であるが電源電圧VPWR(ここでは12V)よりも随分と小さく、例えば0.5Vである。少なくとも電圧Vth2は電源電圧VPWRの半分の電圧よりも小さい。
ローサイドオフセンサ34は、ゲート電圧LGに基づき(詳細にはトランジスタTrLのゲート-ソース間電圧VGSに基づき)トランジスタTrLがオフ状態であるか否かを検出する。具体的にはセンサ34は、トランジスタTrLのゲート-ソース間電圧VGSをトランジスタTrLの特性に応じた所定のゲート閾値電圧VTHL(ゲート遮断電圧)と比較して、比較結果に応じた信号SNS_TrL_OFFを出力する(VTHL>0)。トランジスタTrLの電圧VGSがゲート閾値電圧VTHL未満であるときトランジスタTrLはオフ状態となり、トランジスタTrLの電圧VGSがゲート閾値電圧VTHL以上であるときトランジスタTrLはオン状態となる。故に、センサ34は、トランジスタTrLの電圧VGSがゲート閾値電圧VTHL未満であるとき、トランジスタTrLがオフ状態であることを示す信号として“1”の信号SNS_TrL_OFFを出力し、トランジスタTrLの電圧VGSがゲート閾値電圧VTHL以上であるとき、トランジスタTrLがオフ状態ではないことを示す信号(換言すればトランジスタTrLがオン状態であることを示す信号)として“0”の信号SNS_TrL_OFFを出力する。
(VPWR-Vth3)センサ35は、出力端子OUTに加わる出力電圧VOUTを電源電圧VPWRよりも所定電圧Vth3だけ低い正の電圧(VPWR-Vth3)と比較して、比較結果に応じた信号SNS_(VPWR-Vth3)を出力する(Vth3>0)。センサ35は、出力電圧VOUTが電圧(VPWR-Vth3)を上回るとき、“1”の信号SNS_(VPWR-Vth3)を出力し、出力電圧VOUTが電圧(VPWR-Vth3)未満であるとき、“0”の信号SNS_(VPWR-Vth3)を出力する。出力電圧VOUTが電圧(VPWR-Vth3)と一致するとき、信号SNS_(VPWR-Vth3)は“1”でも“0”でもありうるが、ここでは“1”であるとする。電圧Vth3は、正の電圧であるが電源電圧VPWR(ここでは12V)よりも随分と小さく、例えば0.5Vである。少なくとも電圧Vth3は電源電圧VPWRの半分の電圧よりも小さく、“VPWR>VPWR-Vth3>Vth2>0”が成立する。
出力制御回路1は、入力信号SINと、センサ31~35からの信号SNS_TrH_OFF、信号SNS_(VPWR+Vth1)、信号SNS_Vth2、信号SNS_TrL_OFF及び信号SNS_(VPWR-Vth3)とに基づき、信号S_Hon、S_Hoff、S_Lon、S_Loff、S_IHon、S_IHoff、S_ILon及びS_ILoffを生成及び出力することを通じて、トランジスタTrH及びTrLのオン/オフ制御を行う。
図3に示す如く、入力信号SINはローレベルとハイレベルを交互にとる矩形波状の信号であり、出力電圧VOUTは入力信号SINのレベルに応じてローレベルとハイレベルを交互にとる矩形波状の電圧となる。但し、詳細には、ブリッジ出力回路BBにおいては、出力電圧VOUTを緩やかに上昇及び下降させるスルーレート制御が行われる。出力電圧VOUTを急峻に変化させると、その急峻な電圧変化における高周波成分が、ブリッジ出力回路BBを含む装置(例えば後述のHDD装置)全体の騒音を増大させることが知られているが、スルーレート制御は、このような騒音に低減に寄与するものとして必要とされる。
図4に、100kHz(キロヘルツ)のPWM周波数を有するパルス幅変調信号(PWM信号)が入力信号SINとして出力制御回路1に供給されたときの出力電圧VOUTの波形例を示す。図4の例では、出力電圧VOUTの変化のスルーレートが100V/μsec(ボルト/マイクロ秒)となっている。
尚、以下では、記述の簡略化上、トランジスタだけでなく、スイッチ機能付きの定電流回路(上述の定電流回路IHon、IHoff、ILon、ILoffを含み、後述の図7及び図14における定電流回路121、122、221及び222も含む)についても、ターンオン、ターンオフという表現を用いる。即ち、トランジスタについて、ターンオンは当該トランジスタのオフ状態からオン状態への切り替わりを指すと共にターンオフは当該トランジスタのオン状態からオフ状態への切り替わりを指し、これと同様に、スイッチ機能付きの定電流回路について、ターンオンは当該定電流回路のオフ状態からオン状態への切り替わりを指すと共にターンオフは当該定電流回路のオン状態からオフ状態への切り替わりを指すものとする。
上述の内容を基本とするブリッジ出力回路BBについての詳細な構成例、動作例、応用例及び変形例を、以下の第1~第5実施例の中で説明する。特に記述無き限り且つ矛盾無き限り、本実施形態において上述した事項が後述の第1~第5実施例に適用され、第1~第5実施例において上述の内容と矛盾する事項については、第1~第5実施例での記載が優先される。また矛盾無き限り、以下に述べる第1~第5実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる(即ち第1~第5実施例の内の任意の2以上の実施例を組み合わせることも可能である)。
[第1実施例]
第1実施例を説明する。ノードNDから出力端子OUTを通じて負荷LDに向かう向きに電流IOUTが流れる状態をソース状態と称する。ソース状態において電流IOUTの極性は正である(図1参照)。第1実施例ではソース状態であることを前提とし、ソース状態に関わるブリッジ出力回路BBの動作及び構成を説明する。
図5に、入力信号SINが“0”から“1”に切り替わるときのゲート電圧HG及びLG並びに出力電圧VOUTの波形を、幾つかの信号の状態等と共に示す。出力制御回路1内で入力信号SINに基づき駆動信号DRVが生成される(生成方法については後述)。入力信号SIN及び駆動信号DRVは二値信号であり、各々に、“1”又は“0”の値を持つ。入力信号SIN及び駆動信号DRVはハイレベル又はローレベルの電位をとり、入力信号SIN及び駆動信号DRVにおいて、ハイレベルは“1”の値を持ち、ローレベルは“0”の値を持つ。“1”の入力信号SINは、トランジスタTrHをオン状態とし且つトランジスタTrLをオフ状態とすべきことを指示する信号として機能し、“0”の入力信号SINは、トランジスタTrHをオフ状態とし且つトランジスタTrLをオン状態とすべきことを指示する信号として機能する。
図5において、実線波形1111及び1112は夫々ゲート電圧HG及びLGの波形を表し、破線波形1113は出力電圧VOUTの波形を表す。時間の進行につれて、タイミングTA1、TA2、TA3、TA4が、この順番で訪れる。図5において、タイミングTA3近辺に至るまでの部分では、波形1111及び1113が重なり合っている(実際にはそれらが多少相違するが図面の煩雑化の防止のため当該相違を図示しない)。
タイミングTA1直前において、信号SIN及びDRVは共に“0”であり、ゲート電圧LGがハイレベル(Vreg2;5V)となっていてトランジスタTrLはオン状態であり、ゲート電圧HGがローレベル(0V)となっていてトランジスタTrHはオフ状態であり、出力電圧VOUTは実質的に0Vとなっている。また、タイミングTA1直前において、信号SNS_TrL_OFF及びSNS_(VPWR+Vth1)は“0”であり、定電流回路IHon、IHoff、ILon、ILoffは、夫々、オフ状態、オフ状態、オン状態、オフ状態であり、トランジスタHon、Hoff、Lon、Loffは、夫々、オフ状態、オン状態、オン状態、オフ状態である。
タイミングTA1にて入力信号SINが“0”から“1”に変化し、この変化を受けてタイミングTA1にて駆動信号DRVも“0”から“1”に変化する。タイミングTA1において、出力制御回路1は、駆動信号DRVの“0”から“1”への遷移を契機に、スイッチ機能付きの定電流回路ILon及びトランジスタLonをターンオフすると共にスイッチ機能付きの定電流回路ILoff及びトランジスタLoffをターンオンする。そうすると、タイミングTA1を起点にして、トランジスタTrLのゲート-ソース間容量の蓄積電荷が定電流回路ILoff及びトランジスタLoffを通じて放電されてゆき、ゲート電圧LGが低下してゆく。
そして、タイミングTA2にてゲート電圧LGがゲート閾値電圧VTHLを下回ることで信号SNS_TrL_OFFが“0”から“1”に変化する。タイミングTA2において、出力制御回路1は、信号SNS_TrL_OFFの“0”から“1”への遷移を契機に、スイッチ機能付きの定電流回路IHonをターンオンする一方で、トランジスタHoff及びスイッチ機能付きの定電流回路ILoffをターンオフする。そうすると、タイミングTA2を起点にして、トランジスタTrHのゲート-ソース間容量が定電流回路IHonからの電流にて充電されてゆく。この充電によりトランジスタTrHが徐々にオン状態に向かうことになる。
但し、タイミングTA3までは(又はタイミングTA3近辺までは)トランジスタTrHが未だオフ状態にあり、トランジスタTrHのドレイン-ソース間抵抗が相当に大きいことから一時的に出力電圧VOUTが0Vよりも下回る。第1実施例に係る負荷LDは、一定の電流を出力電流IOUTとして引き込む定電流負荷であっても良く(ここでは、そのように考える)、この場合、トランジスタTrH及びTrLの双方がオフ状態となっている期間(タイミングTA2及びTA3間の期間)では、グランドからトランジスタTrLの寄生ダイオードを通じて負荷LDに向け電流IOUTが流れるため、当該寄生ダイオードの電圧降下分だけ、電圧VOUTが0Vよりも低くなる。
タイミングTA3近辺からゲート電圧HGが0V近辺より電源電圧Vreg1に向けて徐々に上昇してゆくと共に出力電圧VOUTが0V近辺より電源電圧VPWRに向けて徐々に上昇してゆく。即ち、タイミングTA3から後述のタイミングTA4までにおいてスルーレート制御SRAが実行される。
スルーレート制御SRAの実行期間では、定電流回路IHonからトランジスタTrHのゲートに向けて定電流が供給されることで、トランジスタTrHのゲート電圧HGが徐々に上昇してゆき、ゲート電圧HGの上昇に伴ってトランジスタTrHのドレイン-ソース間抵抗が徐々に低下してゆく結果、出力電圧VOUTが徐々に上昇していく。スルーレート制御SRAの実行期間を含むタイミングTA2及びTA4間の期間では、定電流回路IHon、IHoff、ILon及びILoffの内、定電流回路IHonのみがオン状態とされ、且つ、トランジスタHon、Hoff、Lon及びLoffの内、トランジスタLoffのみがオン状態とされる。
スルーレート制御SRAの実行を通じて上昇するゲート電圧HGがタイミングTA4にて電圧(VPWR+Vth1)に達して、信号SNS_(VPWR+Vth1)が“0”から“1”に変化する。タイミングTA4において、出力制御回路1は、信号SNS_(VPWR+Vth1)の“0”から“1”への遷移を契機にトランジスタHonをターンオンする。そうすると、タイミングTA4を起点に、速やかにゲート電圧HGが電源電圧Vreg1に向けて上昇してゆく。
タイミングTA4直後において、トランジスタTrHはオン状態且つトランジスタTrLはオフ状態であり、定電流回路IHon、IHoff、ILon、ILoffは、夫々、オン状態、オフ状態、オフ状態、オフ状態であり、且つ、トランジスタHon、Hoff、Lon、Loffは、夫々、オン状態、オフ状態、オフ状態、オン状態である。タイミングTA4直後における、それらの状態は、次回、駆動信号DRVが“1”から“0”に変化するまで維持される。
図6に、入力信号SINの値が“1”から“0”に切り替わるときのゲート電圧HG及びLG並びに出力電圧VOUTの波形を、幾つかの信号の状態等と共に示す。図6において、実線波形1121及び1122は夫々ゲート電圧HG及びLGの波形を表し、破線波形1123は出力電圧VOUTの波形を表す。時間の進行につれて、タイミングTB1、TB2、TB3、TB4が、この順番で訪れる。図6において、タイミングTB4近辺の後の部分では、波形1121及び1123が重なり合っている(実際にはそれらが多少相違するが図面の煩雑化の防止のため当該相違を図示しない)。ここでは、図5のタイミングTA1にて入力信号SINが“0”から“1”に変化した後、タイミングTA4を経て、次に入力信号SINが“1”から“0”に変化するタイミングがタイミングTB1であると考える。尚、タイミングTB2の意義は後述の図9を参照した説明から明らかとなる。
タイミングTB1直前において、信号SIN及びDRVは共に“1”であり、ゲート電圧HGがハイレベル(Vreg1;17V)となっていてトランジスタTrHはオン状態であり、ゲート電圧LGがローレベル(0V)となっていてトランジスタTrLはオフ状態であり、出力電圧VOUTは実質的に電源電圧VPWR(12V)と同じとなっている。また、タイミングTB1直前において、定電流回路IHon、IHoff、ILon、ILoffは、夫々、オン状態、オフ状態、オフ状態、オフ状態であり、且つ、トランジスタHon、Hoff、Lon、Loffは、夫々、オン状態、オフ状態、オフ状態、オン状態である。
タイミングTB1にて入力信号SINが“1”から“0”に変化し、この変化から、或る程度の時間が経過したタイミングTB2にて駆動信号DRVが“1”から“0”に変化する(駆動信号DRVの生成方法は後述)。タイミングTB2において、出力制御回路1は、駆動信号DRVの“1”から“0”への遷移を契機に、スイッチ機能付きの定電流回路IHon及びトランジスタHonをターンオフすると共にスイッチ機能付きの定電流回路IHoff及びトランジスタHoffをターンオンする。そうすると、タイミングTB2を起点にして、トランジスタTrHのゲート-ソース間容量の蓄積電荷が定電流回路IHoff及びトランジスタHoffを通じて放電されてゆき、ゲート電圧HGが低下してゆく。
そして、タイミングTB3にてゲート電圧HGが所定電圧(VPWR+Vth1)を下回ることで信号SNS_(VPWR+Vth1)が“1”から“0”に変化する。タイミングTB3において、出力制御回路1は、信号SNS_(VPWR+Vth1)の“1”から“0”への遷移を契機にトランジスタHoffをターンオフする。そうすると、タイミングTB3を起点にして、トランジスタTrHのゲート-ソース間容量の蓄積電荷が定電流回路IHoffによる定電流にて放電されていくため、ゲート電圧HGが0Vに向けて徐々に低下してゆく。そして、ゲート電圧HGの低下に伴ってトランジスタTrHのドレイン-ソース間抵抗が徐々に増加してゆく結果、出力電圧VOUTが徐々に低下していく。即ち、タイミングTB3から後述のタイミングTB4までにおいて、出力電圧VOUTが徐々に低下していくスルーレート制御SRBが実行される。スルーレート制御SRBの実行期間では、定電流回路IHon、IHoff、ILon及びILoffの内、定電流回路IHoffのみがオン状態とされ、且つ、トランジスタHon、Hoff、Lon及びLoffの内、トランジスタLoffのみがオン状態とされる。
スルーレート制御SRBの実行を通じ、タイミングTB4にてトランジスタTrHのゲート-ソース間電圧VGSが所定のゲート閾値電圧VTHHを下回ると、信号SNS_TrH_OFFが“0”から“1”に変化する。タイミングTB4において、出力制御回路1は、信号SNS_TrH_OFFの“0”から“1”への遷移を契機に、スイッチ機能付きの定電流回路IHoffをターンオフすると共にトランジスタHoffをターンオンし、且つ、スイッチ機能付きの定電流回路ILonをターンオンすると共にトランジスタLonをターンオン及びトランジスタLoffをターンオフする。そうすると、タイミングTB4を起点に、速やかにゲート電圧LGが電源電圧Vreg2に向けて上昇してゆき、トランジスタTrLがオン状態へ向かう。
タイミングTB4直後、定電流回路IHon、IHoff、ILon、ILoffは、夫々、オフ状態、オフ状態、オン状態、オフ状態であり、且つ、トランジスタHon、Hoff、Lon、Loffは、夫々、オフ状態、オン状態、オン状態、オフ状態である。タイミングTB4直後における、それらの状態は、次回、駆動信号DRVが“0”から“1”に変化するまで維持される。タイミングTB4以降、ゲート電圧LGがゲート閾値電圧VTHL以上となった後において、トランジスタTrHはオフ状態且つトランジスタTrLはオン状態である。
図7を参照し、タイミングTB2を定めるための回路を説明する。図7は、出力制御回路1に設けられたサンプルホールド回路10の構成図である。サンプルホールド回路10は、Nチャネル型のMOSFETとして構成されたトランジスタ111及び112と、S/H用コンデンサ113と、定電流回路121及び122と、定電流回路123と、スイッチ制御回路124と、駆動信号生成回路125と、スイッチ126と、ゲートライン127と、を備える。ゲートライン127はトランジスタ112のゲートに接続される配線である。
トランジスタ111のドレイン及びゲートはスイッチ126の一端に共通接続され、スイッチ126の他端はゲートライン127に接続される。トランジスタ111のソースはグランドに接続される。S/H用コンデンサ113の一端はゲートライン127に接続され、S/H用コンデンサ113の他端はグランドに接続される。トランジスタ112のドレインは定電流回路123に接続され、トランジスタ112のソースはグランドに接続される。
定電流回路121及び122は電源電圧Vreg3に基づき駆動するスイッチ機能付きの定電流回路であり、定電流回路121はコンデンサ113の充電用定電流回路として、定電流回路122はコンデンサ113の放電用定電流回路として機能する。電源電圧Vreg3は、所定の正の直流電圧であり、ここでは1.5Vであるとする。詳細には、
充電用定電流回路121は信号SNS_Vth2に応じてオン状態及びオフ状態の何れかをとり、オン状態においてのみ所定の定電流IP1をゲートライン127に向けて供給し、オフ状態において当該定電流IP1はゲートライン127に供給されずに充電用定電流回路121及びゲートライン127間が遮断された状態と等価となる。但し、充電用定電流回路121のオン状態によるゲートライン127の電位の上昇は電源電圧Vreg3までに制限される。
放電用定電流回路122はスイッチ制御回路124の制御の下でオン状態及びオフ状態の何れかをとり、オン状態においてのみ所定の定電流IP2をゲートライン127から引き込むように動作し、オフ状態において定電流IP2はゲートライン127及び放電用定電流回路122間に流れずに放電用定電流回路122及びゲートライン127間が遮断された状態と等価となる。但し、放電用定電流回路122のオン状態によるゲートライン127の電位の低下はグランドの電位までに制限される。
定電流回路123は、電源電圧Vreg3に基づき、所定の定電流IP3をトランジスタ112に向けて供給する。但し、定電流IP3はトランジスタ112がオン状態であるときにのみトランジスタ112のドレイン電流として流れ、トランジスタ112がオフ状態であるときには、トランジスタ112のドレインの電圧を電源電圧Vreg3まで上昇させるように作用する。
具体的な数値例としては、定電流IP1、IP2及びIP3の電流値は20μA(マイクロアンペア)であり、S/H用コンデンサ113の静電容量値は4pF(ピコファラッド)である。これらの数値は変形可能であるが、定電流IP1及びIP2の電流値は互いに一致している。定電流IP3の電流値は定電流IP1及びIP2のそれらと一致していても良いし、不一致でも良い。
また、トランジスタ111及び112は互いに同じ構造を有するMOSFETであって、トランジスタ111及び112のゲート閾値電圧は電圧VTHにて互いに一致しているものとする。従って、トランジスタ111のゲート-ソース間電圧が電圧VTH以上であればトランジスタ111はオン状態となる一方でトランジスタ111のゲート-ソース間電圧が電圧VTH未満であればトランジスタ111はオフ状態となり、トランジスタ112のゲート-ソース間電圧が電圧VTH以上であればトランジスタ112はオン状態となる一方でトランジスタ112のゲート-ソース間電圧が電圧VTH未満であればトランジスタ112はオフ状態となる。トランジスタ112のゲート-ソース間電圧と一致する、ゲートライン127における電圧をVSHPにて表す。
図8(a)に示す如く、充電用定電流回路121は、信号SNS_Vth2が“0”であるとき(即ち“VOUT<Vth2”であるとき)にオン状態となり、信号SNS_Vth2が“1”であるとき(即ち“VOUT≧Vth2”であるとき)にオフ状態となる。スイッチ制御回路124は、信号SIN及びSNS_Vth2に基づき、放電用定電流回路122の状態を制御する。図8(b)に示す如く、スイッチ制御回路124は、信号SINが“0”であって且つ信号SNS_Vth2が“1”であるときにのみ放電用定電流回路122をオン状態とし、それ以外では放電用定電流回路122をオフ状態とする。
駆動信号生成回路125には、信号SINと共にトランジスタ112のドレインの電圧を表す信号128が入力され、当該回路125は、それらの信号に基づく信号を駆動信号DRVとして生成及び出力する。トランジスタ112がオン状態であるときには信号128がローレベルとなり、トランジスタ112がオフ状態であるときには信号128がハイレベルとなる。故に、駆動信号生成回路125は、信号128に基づいて、トランジスタ112のオン/オフ状態を認識できる。詳細は図9を参照して後述されるが、ソース状態において、駆動信号生成回路125は、入力信号SINの“0”から“1”の変化に同期して駆動信号DRVも“0”から“1”に変化させ、その後、入力信号SINの“1”から“0”への変化を経て、トランジスタ112がオン状態からオフ状態に遷移したことを契機に駆動信号DRVを“1”から“0”に変化させる。
スイッチ126は、“1”又は“0”の値をとる信号HIONsigに基づきオン状態及びオフ状態の何れかとなる。図8(c)に示す如く、スイッチ126は、信号HIONsigが“1”のときにオン状態となり、信号HIONsigが“0”のときにオフ状態となる。信号HIONsigは、定電流回路IHonを制御するための信号S_IHonに基づいて、出力制御回路1内にて生成される信号である。定電流回路IHonがオフ状態からオン状態に切り替わるタイミング(即ちタイミングTA2;図5及び後述の図9参照)において、信号HIONsigは“1”から“0”に変化し、その後、定電流回路IHonがオン状態からオフ状態に切り替わるタイミング(タイミングTB2;図6参照)又は、定電流回路IHonがオン状態からオフ状態に切り替わるタイミングよりも後のタイミング(例えばタイミングTB3若しくはTB4;図6参照)において、信号HIONsigは“0”から“1”に変化する。
スイッチ126がオフ状態であるときにおいて、充電用定電流回路121がオン状態且つ放電用定電流回路122がオフ状態であれば定電流IP1によりS/H用コンデンサ113が充電されて電圧VSHPが電源電圧Vreg3を上限に上昇してゆき、充電用定電流回路121がオフ状態且つ放電用定電流回路122がオン状態であればS/H用コンデンサ113の蓄積電荷が定電流IP2により放電されて電圧VSHPが0Vを下限に低下してゆく。
図9を参照し、サンプルホールド回路10を利用した駆動信号DRVの生成動作を説明する。図9は、各信号及び各回路の状態についてのタイミングチャートである。図9には出力電圧VOUTの概略的な波形も示されている。
タイミングTA1直前において、信号SIN及びDRVは“0”である。タイミングTA1直前において、信号HIONsigは“1”であってスイッチ126はオン状態であり且つ信号SNS_Vth2は“0”であって充電用定電流回路121はオン状態であり且つスイッチ制御回路124の働きにより放電用定電流回路122はオフ状態となっている。故に、タイミングTA1直前において、電圧VSHPはトランジスタ111のゲート閾値電圧VTHと一致している。スイッチ126がオン状態となっているとき、トランジスタ112はオン状態とオフ状態の境界における不定状態となるが、駆動制御生成回路125は、タイミングTA1以前において“0”の入力信号SINに基づき駆動信号DRVも“0”に維持する。
タイミングTA1にて入力信号SINが“0”から“1”に変化する。駆動信号生成回路125は、信号128に関わらず(即ちトランジスタ112の状態に関わらず)、入力信号SINが“0”から“1”に変化したときには、その変化に同期して駆動信号DRVも“0”から“1”に変化させる。故に、タイミングTA1にて駆動信号DRVが“0”から“1”に変化する。
タイミングTA1を起点にしてゲート電圧LGが低下してゆき(図5参照)、タイミングTA2において、スイッチ機能付きの定電流回路IHonのターンオンに同期して信号HIONsigが“1”から“0”に変化し、その変化に応答してスイッチ126がオン状態からオフ状態に切り替わる。その後、出力電圧VOUTが上昇してきて、タイミングTA3にて信号SNS_Vth2が“0”から“1”に変化し、信号SNS_Vth2の“0”から“1”への変化に応答して充電用定電流回路121がオン状態からオフ状態に切り替わる。そうすると、タイミングTA2及びTA3間では、スイッチ126がオフ状態、充電用定電流回路121がオン状態且つ放電用定電流回路122がオフ状態となるため、定電流IP1によりS/H用コンデンサ113が充電されて電圧VSHPが上昇してゆき、タイミングTA3に至った時点で電圧VSHPの上昇は停止する。その後、タイミングTB1に至るまでは、スイッチ126、定電流回路121及び122の全てがオフ状態に維持されるため、タイミングTA3における電圧VSHPの値は、タイミングTB1まで維持されることになる。
トランジスタ112は、タイミングTA2以降、ゲート閾値電圧VTHより高い電圧VSHPをゲートにて受けて安定的にオン状態となり、トランジスタ112のオン状態は、後述されるようにタイミングTB2まで維持される。
タイミングTB1にて入力信号SINが“1”から“0”に変化する。タイミングTB1において、信号SNS_Vth2は“1”であるので、入力信号SINが“1”から“0”に変化すると、“0”の入力信号SINと“1”の信号SNS_Vth2を受けて放電用定電流回路122がオフ状態からオン状態に切り替わる。また、タイミングTB1において、信号HIONsigは“0”であるが故にスイッチ126はオフ状態であり、且つ、信号SNS_Vth2は“1”であるが故に充電用定電流回路121はオフ状態である。従って、タイミングTB1を起点にして、定電流IP2によりS/H用コンデンサ113の蓄積電荷が放電されて電圧VSHPが低下してゆく。この低下は、次回、信号SNS_Vth2が“1”から“0”に変化するタイミング1141まで継続する。図9の例では、タイミング1141よりも後のタイミング1142において信号HIONsigが“0”から“1”に変化し、これに同期してスイッチ126がオフ状態からオン状態に切り替わっている。
即ち、タイミングTB1から次回に入力信号SINが“0”から“1”に変化するまでの期間に注目した場合、
信号HIONsigはタイミングTB1及び1142間で“0”であって且つタイミング1142以降で“1”であり、
スイッチ126はタイミングTB1及び1142間でオフ状態であって且つタイミング1142以降でオン状態であり、
信号SNS_Vth2はタイミングTB1及び1141間で“1”であって且つタイミング1141以降で“0”であり、
充電用定電流回路121はタイミングTB1及び1141間でオフ状態であって且つタイミング1141以降でオン状態であり、
放電用定電流回路122はタイミングTB1及び1141間でオン状態であって且つタイミング1141以降でオフ状態である。
タイミング1141を境に充電用定電流回路121がオン状態へ且つ放電用定電流回路122がオフ状態へと切り替わるため、電圧VSHPはタイミング1141を境に下降から上昇に転じ、タイミング1142以降ではスイッチ126がオン状態となるため電圧VSHPが電圧VTHと一致するようになる。
タイミングTB1とタイミング1141との間に存在するタイミングTB2は、電圧VSHPが電圧VTHより高い状態から電圧VTHより低い状態へと遷移するタイミングである。故に、トランジスタ112はタイミングTB2を境にオン状態からオフ状態へと切り替わり、その後、トランジスタ112のオフ状態は少なくともタイミング1142まで維持される。ソース状態において、駆動信号生成回路125は、入力信号SINの“0”から“1”の変化に同期して駆動信号DRVも“0”から“1”に変化させ、その後、入力信号SINの“1”から“0”への変化を経て、トランジスタ112がオン状態からオフ状態に遷移したことを契機に駆動信号DRVを“1”から“0”に変化させるよう構成されている。故に、タイミングTB2にて駆動信号DRVが“1”から“0”に変化することになる。
今、タイミングTA2及びTA3間の期間をサンプリング期間P1と称し、タイミングTB1及びTB2間の期間を調整期間P2と称する。定電流IP1の値と定電流IP2の値は等しいため、サンプリング期間P1と調整期間P2の長さは等しくなる。
サンプリング期間P1は、入力信号SINが“1”であって且つ定電流回路IHonによりトランジスタTrHをオフ状態からオン状態へ向かわせているが、トランジスタTrHが未だ十分にオン状態になっていない期間であり、トランジスタTrH及びTrLが共にオフ状態となるデッドタイム期間(以下単にデッドタイムとも称されうる)を含む又はデッドタイム期間に相当する。デッドタイムは貫通電流の防止のために必要なものであるが、デッドタイムの存在を無視してトランジスタTrH及びTrLから成るハーフブリッジ回路を駆動制御すると、ハーフブリッジ回路の出力デューティが、入力信号SINが示すものから大きく乖離することがある。これを考慮し、出力制御回路1は、サンプルホールド回路10を用いて、デッドタイムの長さの情報を保持し、入力信号SINが“1”から“0”に変化した後、デッドタイムに相当する時間分だけ、駆動信号DRVが“1”から“0”に変化するのを遅らせる。遅らせる長さ分の期間が調整期間P2に相当し、入力信号SINの“0”への切り替わりを受けてハイサイドトランジスタTrHをターンオフさせる動作を開始する前に調整期間P2が挿入されることになる。
図10等を参照し、これについて説明を加える。今、入力信号SINが“1”である期間、“0”である期間を、夫々、指定オン期間、指定オフ期間と称する。指定オン期間の長さTonと指定オフ期間の長さToffの合計に対する指定オン期間の長さTonの比を指定出力デューティと称し、記号“DUTYIDEAL”で表す。即ち、DUTYIDEAL=Ton/(Ton+Toff)、である。また、出力電圧VOUTが電源電圧VPWRの半分(ここでは6V)以上となっている期間を実オン期間と称し、出力電圧VOUTが電源電圧VPWRの半分未満となっている期間を実オフ期間と称する。実オン期間の長さTon’と実オフ期間の長さToff’の合計に対する実オン期間の長さTon’の比を、実出力デューティと称し、記号“DUTYREAL”で表す。即ち、DUTYREAL=Ton’/(Ton’+Toff’)、である。
入力信号SINが“0”から“1”に変化してから出力電圧VOUTの上昇により出力電圧VOUTが電源電圧VPWRの半分に達するまでの時間を“don”で表す。入力信号SINが“1”から“0”に変化してから出力電圧VOUTの低下により出力電圧VOUTが電源電圧VPWRの半分以下となるまでの時間を“doff”で表す。更に、“ΔTon=|don-doff|”と定義する。
仮に時間ΔTonがゼロであるならば“DUTYIDEAL=DUTYREAL”となる。即ち、入力信号SINにて指示された通りの出力デューティが得られる。しかしながら、時間ΔTonがゼロでなければ“DUTYIDEAL≠DUTYREAL”となり、DUTYIDEAL及びDUTYREAL間のずれは入力信号SINの周波数の増大に伴って増大する。
便宜上、入力信号SINをそのまま駆動信号DRVとして用いるブリッジ出力回路(以下、対比用ブリッジ出力回路と称する)を想定し、対比用ブリッジ出力回路における上記ずれの数値例を説明する(ソース状態において、対比用ブリッジ出力回路では“don>doff”となる)。即ち例えば、対比用ブリッジ出力回路に関し、時間ΔTonが0.2μs(マイクロ秒)であって且つ“DUTYIDEAL=0.66”である条件下において、
入力信号SINの周波数が50kHz(キロヘルツ)であるならば、Tonは13.2μs(=20μs×0.66)且つTon’は13.0μs(=20μs×0.66-0.2μs)となるので、“DUTYIDEAL=0.65”となり、DUTYIDEAL及びDUTYREAL間のずれはそれほど大きくは無いが、
入力信号SINの周波数が200kHz(キロヘルツ)であるならば、Tonは3.3μs(=5μs×0.66)且つTon’は3.1μs(=5μs×0.66-0.2μs)となるので、“DUTYIDEAL=0.62”となって、DUTYIDEAL及びDUTYREAL間のずれが顕著となる。
入力信号SINにてDUTYIDEALによる負荷LDの駆動が指定されているときに、DUTYIDEALから大きくずれたDUTYREALにて負荷LDを駆動するのは、当然に好ましくない。
一方で、第1実施例で想定されるソース状態において対比用ブリッジ出力回路にて“don>doff”となる原因は、トランジスタTrHをオフ状態からオン状態に切り替える際にデッドタイムが存在することにあり、このデッドタイム(デッドタイム期間)は図9のサンプリング期間P1に相当すると考えることができる。これを考慮し、上述の如く、出力制御回路1は、サンプルホールド回路10を用いて、デッドタイムの長さの情報を取得して保持し、入力信号SINが“1”から“0”に変化した後、デッドタイムに相当する時間分だけ駆動信号DRVが“1”から“0”に変化するのを遅らせる。遅らせる長さ分の期間が調整期間P2に相当し、入力信号SINの“0”への切り替わりを受けてハイサイドトランジスタTrHをターンオフさせる動作を開始する前に調整期間P2が挿入されることになる。
図11(a)に、入力信号SINをそのまま駆動信号DRVとして用いる対比用ブリッジ出力回路での信号SIN及びDRV並びに出力電圧VOUTの概略波形を表し、図11(b)に、第1実施例に係るブリッジ出力回路BBでの信号SIN及びDRV並びに出力電圧VOUTの概略波形を表す。
図11(a)及び(b)において、期間1161は、入力信号SINの“1”への変化を受けてローサイドトランジスタTrLをターンオフさせる期間(タイミングTA1及びTA2間の期間に相当;図5及び図9参照)であり、期間1162は、トランジスタTrLのターンオフ後、トランジスタTrH及びTrLが共にオフ状態となっているデッドタイム期間(タイミングTA2及びTA3間の期間、即ちサンプリング期間P1に相当;図5及び図9参照)であり、期間1163は、スルーレート制御SRAが行われる期間(タイミングTA4及びTA4間の期間に相当;図5参照)である。期間1166は、入力信号SINの“0”への変化を受けてハイサイドトランジスタTrHをターンオフさせる期間(タイミングTB2及びTB3間の期間に相当;図6参照)であり、期間1167は、スルーレート制御SRBが行われる期間(タイミングTB3及びTB4間の期間に相当;図6参照)である。但し、詳細には、期間1166及び1167の双方を用いてハイサイドトランジスタTrHをターンオフされることになる。
対比用ブリッジ出力回路では、デッドタイム期間1162分の時間が、時間don及びdoff間の差(ΔTon)として現れる。これに対し、第1実施例に係るブリッジ出力回路BBでは、デッドタイム期間1162と同じ長さを有する調整期間P2が設けられ、入力信号SINが“1”から“0”に変化したとき、調整期間P2分の時間の経過を待ってから駆動信号が“1”から“0”に変化するため、ΔTonがゼロ又はゼロ近辺に抑えられる。より具体的には例えば(図5及び図6も適宜参照)、タイミングTA1及びTA2間の長さに相当する期間1161の長さとタイミングTB2及びTB3間の長さに相当する期間1166の長さとが互いに同じとなるように、且つ、タイミングTA3及びTA4間の長さに相当する期間1163の長さとタイミングTB3及びTB4間の長さに相当する期間1167の長さとが互いに同じとなるように、ブリッジ出力回路BBを構成しておくことができ、そのような構成を前提として、デッドタイム期間1162(タイミングTA2及びTA3間の期間に相当)の長さと同じ長さを有する調整期間P2(タイミングTB1及びTB2間の期間に相当)を設けておくことにより、ΔTonをゼロ又はゼロ近辺に抑えることが可能となる。尚、ここにおける同じとは、実質的に同じであることを包含する概念であり、多少の誤差を含み得る。
ソース状態について以下のことが言える。
ソース状態において、出力制御回路1は、入力信号SINにおける“0”から“1”への信号変化に応答してトランジスタTrLをターンオフさせてからトランジスタTrHをターンオンさせる第1ソース用遷移動作を行った後、入力信号SINにおける“1”から“0”への信号変化に応答してトランジスタTrHをターンオフさせてからトランジスタTrLをターンオンさせる第2ソース用遷移動作を行う。図11(b)の期間1161~1163(図5のタイミングTA1及びTA4間に相当)において第1ソース用遷移動作が行われる。図11(b)の期間1166及び1167(図6のタイミングTB2及びTB4間に相当)において、第2ソース用遷移動作の一部であるトランジスタTrHのターンオフが実現され、その後において(図6のタイミングTB4以降において)第2ソース用遷移動作の残部であるトランジスタTrLのターンオンが実現される。
出力制御回路1は、第1ソース用遷移動作の過程でトランジスタTrH及びTrLが共にオフ状態となるデッドタイムの長さに応じたアナログ信号を取得し、その後、入力信号SINが“1”から“0”に変化したとき、取得したアナログ信号に基づく時間の経過を待ってから第2ソース用遷移動作を開始する。上記アナログ信号は、トランジスタTrHをターンオンさせるための定電流回路IHonによる電流の供給開始タイミングTA2から出力電圧VOUTが所定電圧Vth2に達するタイミングTA3までの時間に応じた信号であり、S/H用コンデンサ113を用いて取得及び保持される。
即ち、出力制御回路1に設けられたサンプルホールド回路10は、トランジスタTrHをターンオンさせるための定電流回路IHonによる電流の供給開始タイミングTA2から出力電圧VOUTが閾値電圧Vth2に達するタイミングTA3までコンデンサ113に対し定電流IP1を流すことでコンデンサ113の端子電圧(即ちコンデンサ113の両端子間電圧に相当する電圧VSHP)を初期電圧(VTH)から変化させ、この変化分をアナログ信号として保持する。その後、サンプルホールド回路10は入力信号SINの“1”から“0”への変化タイミングTB1より定電流IP1とは逆向きの定電流IP2をコンデンサ113に流し、出力制御回路1はコンデンサ113の端子電圧(電圧VSHP)が初期電圧(VTH)に戻ることを受けて第2ソース用遷移動作を開始する。第2ソース用遷移動作は、タイミングTB2におけるトランジスタ112のターンオフを契機に開始されることになる。
ソース状態において、サンプルホールド回路10は、デッドタイムに相当するタイミングTA2及びTA3間の時間長さをサンプリングし、サンプリング結果を、タイミングTA2及びTA3間におけるコンデンサ113の端子電圧変化量として保持する機能を持つ。保持されたサンプリング結果を用いれば、入力信号SINが“1”から“0”に変化したときに調整期間P2の挿入が可能となる。
[第2実施例]
第2実施例を説明する。負荷LDから出力端子OUTを介してノードNDに向かう向きに電流IOUTが流れる状態をシンク状態と称する。シンク状態において電流IOUTの極性は負である(図1参照)。第2実施例ではシンク状態であることを前提とし、シンク状態に関わるブリッジ出力回路BBの動作及び構成を説明する。
図12に、入力信号SINが“1”から“0”に切り替わるときのゲート電圧HG及びLG並びに出力電圧VOUTの波形を、幾つかの信号の状態等と共に示す。出力制御回路1内で入力信号SINに基づき駆動信号DRVが生成される(生成方法については後述)。第1実施例でも述べたが、入力信号SIN及び駆動信号DRVは二値信号であり、各々に、“1”又は“0”の値を持つ。入力信号SIN及び駆動信号DRVはハイレベル又はローレベルの電位をとり、入力信号SIN及び駆動信号DRVにおいて、ハイレベルは“1”の値を持ち、ローレベルは“0”の値を持つ。“1”の入力信号SINは、トランジスタTrHをオン状態とし且つトランジスタTrLをオフ状態とすべきことを指示する信号として機能し、“0”の入力信号SINは、トランジスタTrHをオフ状態とし且つトランジスタTrLをオン状態とすべきことを指示する信号として機能する。
図12において、実線波形1211及び1212は夫々ゲート電圧HG及びLGの波形を表し、破線波形1213は出力電圧VOUTの波形を表す。時間の進行につれて、タイミングTC1、TC2、TC3、TC4が、この順番で訪れる。図12において、タイミングTC2近辺以降では、波形1211及び1213が重なり合っている(実際にはそれらが多少相違するが図面の煩雑化の防止のため当該相違を図示しない)。
タイミングTC1直前において、信号SIN及びDRVは共に“1”であり、ゲート電圧LGがローレベル(0V)となっていてトランジスタTrLはオフ状態であり、ゲート電圧HGがハイレベル(Vreg1;17V)となっていてトランジスタTrHはオン状態であり、出力電圧VOUTは実質的に電源電圧VPWRと一致している。また、タイミングTC1直前において、信号SNS_TrH_OFF、SNS_Vth2は夫々“0”、“1”であり、定電流回路IHon、IHoff、ILon、ILoffは、夫々、オン状態、オフ状態、オフ状態、オフ状態であり、トランジスタHon、Hoff、Lon、Loffは、夫々、オン状態、オフ状態、オフ状態、オン状態である。
タイミングTC1にて入力信号SINが“1”から“0”に変化し、この変化を受けてタイミングTC1にて駆動信号DRVも“1”から“0”に変化する。タイミングTC1において、出力制御回路1は、駆動信号DRVの“1”から“0”への遷移を契機に、スイッチ機能付きの定電流回路IHon及びトランジスタHonをターンオフすると共にスイッチ機能付きの定電流回路IHoff及びトランジスタHoffをターンオンする。そうすると、タイミングTC1を起点にして、トランジスタTrHのゲート-ソース間容量の蓄積電荷が定電流回路IHoff及びトランジスタHoffを通じて放電されてゆき、ゲート電圧HGが低下してゆく。
そして、タイミングTC2にてゲート電圧HGがゲート閾値電圧VTHHを下回ることで信号SNS_TrH_OFFが“0”から“1”に変化する。タイミングTC2において、出力制御回路1は、信号SNS_TrH_OFFの“0”から“1”への遷移を契機に、スイッチ機能付きの定電流回路ILonをターンオンする一方で、トランジスタLoff及びスイッチ機能付きの定電流回路IHoffをターンオフする。そうすると、タイミングTC2を起点にして、トランジスタTrLのゲート-ソース間容量が定電流回路ILonからの電流にて充電されてゆく。この充電によりトランジスタTrLが徐々にオン状態に向かうことになる。
但し、タイミングTC3までは(又はタイミングTC3近辺までは)トランジスタTrLが未だオフ状態にあり、トランジスタTrLのドレイン-ソース間抵抗が相当に大きいことから一時的に出力電圧VOUTが上昇する(出力電圧VOUTが電源電圧VPWRよりも高くなることもある)。第2実施例に係る負荷LDは、一定の電流を出力電流IOUTとして出力端子OUTに向けて吐き出す定電流負荷であっても良く(ここでは、そのように考える)、この場合、トランジスタTrH及びTrLの双方がオフ状態となっている期間では、負荷LDからトランジスタTrHの寄生ダイオードを通じ電源電圧VPWRが加わるラインに電流IOUTが流れ込むため、当該寄生ダイオードの電圧降下分だけ、電圧VOUTが電源電圧VPWRよりも高くなる。
タイミングTC3近辺からゲート電圧HGが電源電圧VPWR近辺より0Vに向けて徐々に低下してゆくと共に出力電圧VOUTが電源電圧VPWR近辺より0Vに向けて徐々に低下してゆく。即ち、タイミングTC3から後述のタイミングTC4までにおいてスルーレート制御SRCが実行される。
スルーレート制御SRCの実行期間では、定電流回路ILonからトランジスタTrLのゲートに向けて定電流が供給されることで、トランジスタTrLのゲート電圧LGが徐々に上昇してゆき、ゲート電圧LGの上昇に伴ってトランジスタTrLのドレイン-ソース間抵抗が徐々に低下してゆく結果、出力電圧VOUTが徐々に低下していく。スルーレート制御SRCの実行期間を含むタイミングTC2及びTC4間の期間では、定電流回路IHon、IHoff、ILon及びILoffの内、定電流回路ILonのみがオン状態とされ、且つ、トランジスタHon、Hoff、Lon及びLoffの内、トランジスタHoffのみがオン状態とされる。
スルーレート制御SRCの実行を通じて低下する出力電圧VOUTがタイミングTC4にて電圧Vth2を下回ることで、信号SNS_Vth2が“1”から“0”に変化する。タイミングTC4において、出力制御回路1は、信号SNS_Vth2の“1”から“0”への遷移を契機にトランジスタLonをターンオンする。そうすると、タイミングTC4を起点に、速やかにゲート電圧LGが電源電圧Vreg2に向けて上昇してゆく。
タイミングTC4直後において、トランジスタTrHはオフ状態且つトランジスタTrLはオン状態であり、定電流回路IHon、IHoff、ILon、ILoffは、夫々、オフ状態、オフ状態、オン状態、オフ状態であり、且つ、トランジスタHon、Hoff、Lon、Loffは、夫々、オフ状態、オン状態、オン状態、オフ状態である。タイミングTC4直後における、それらの状態は、次回、駆動信号DRVが“0”から“1”に変化するまで維持される。
図13に、入力信号SINの値が“0”から“1”に切り替わるときのゲート電圧HG及びLG並びに出力電圧VOUTの波形を、幾つかの信号の状態等と共に示す。図13において、実線波形1221及び1222は夫々ゲート電圧HG及びLGの波形を表し、破線波形1223は出力電圧VOUTの波形を表す。時間の進行につれて、タイミングTD1、TD2、TD3、TD4、TD5が、この順番で訪れる。図13において、タイミングTD4近辺より前の部分では、波形1221及び1223が重なり合っている(実際にはそれらが多少相違するが図面の煩雑化の防止のため当該相違を図示しない)。ここでは、図12のタイミングTC1にて入力信号SINが“1”から“0”に変化した後、タイミングTC4を経て、次に入力信号SINが“0”から“1”に変化するタイミングがタイミングTD1であると考える。尚、タイミングTD2の意義は後述の図16を参照した説明から明らかとなる。
タイミングTD1直前において、信号SIN及びDRVは共に“0”であり、ゲート電圧HGがローレベル(0V)となっていてトランジスタTrHはオフ状態であり、ゲート電圧LGがハイレベル(Vreg2;5V)となっていてトランジスタTrLはオン状態であり、出力電圧VOUTは実質的に0Vとなっている。また、タイミングTD1直前において、定電流回路IHon、IHoff、ILon、ILoffは、夫々、オフ状態、オフ状態、オン状態、オフ状態であり、且つ、トランジスタHon、Hoff、Lon、Loffは、夫々、オフ状態、オン状態、オン状態、オフ状態である。
タイミングTD1にて入力信号SINが“0”から“1”に変化し、この変化から、或る程度の時間が経過したタイミングTD2にて駆動信号DRVが“0”から“1”に変化する(駆動信号DRVの生成方法は後述)。タイミングTD2において、出力制御回路1は、駆動信号DRVの“0”から“1”への遷移を契機に、スイッチ機能付きの定電流回路ILon及びトランジスタLonをターンオフすると共にスイッチ機能付きの定電流回路ILoff及びトランジスタLoffをターンオンする。そうすると、タイミングTD2を起点にして、トランジスタTrLのゲート-ソース間容量の蓄積電荷が定電流回路ILoff及びトランジスタLoffを通じて放電されてゆき、ゲート電圧LGが低下してゆく。
ゲート電圧LGの低下により、トランジスタTrLのドレイン-ソース間抵抗の増大を伴ってトランジスタTrLがオン状態からオフ状態に向かうことになるが、まずタイミングTD3を境に出力電圧VOUTが閾値電圧Vth2以上に達し、タイミングTD3にて信号SNS_Vth2が“0”から“1”に変化する。タイミングTD3における信号SNS_Vth2の“0”から“1”への変化は、トランジスタTrLのドレイン-ソース間抵抗が出力電圧VOUTを0V近辺に維持できない程度に増加してきて出力電圧VOUTが上昇し始めたことを示す。これを受けて、出力制御回路1は、出力電圧VOUTを徐々に上昇させるべくスルーレート制御SRDを実行する。
トランジスタLoffがオン状態であるとトランジスタTrLのゲート-ソース間容量の蓄積電荷の放電速度が速く、結果、出力電圧VOUTの上昇速度が速くなりすぎるため、タイミングTD3において、出力制御回路1は、信号SNS_Vth2の“0”から“1”への遷移を契機にトランジスタLoffをターンオフする。そうすると、タイミングTD3を起点にして、トランジスタTrLのゲート-ソース間容量の蓄積電荷が定電流回路ILoffによる定電流にて放電されてゆき、ゲート電圧LGが0Vに向けて徐々に低下してゆくと共に、その低下に伴うトランジスタTrLのドレイン-ソース間抵抗の増大に沿って出力電圧VOUTが電源電圧VPWRに向けて徐々に上昇してゆく。
即ち、タイミングTD3から後述のタイミングTD4までにおいて出力電圧VOUTを徐々に上昇させるスルーレート制御SRDが実行される。スルーレート制御SRDの実行期間では、定電流回路IHon、IHoff、ILon及びILoffの内、定電流回路ILoffのみがオン状態とされ、且つ、トランジスタHon、Hoff、Lon及びLoffの内、トランジスタHoffのみがオン状態とされる。
スルーレート制御SRDの実行を通じ、タイミングTD4にてトランジスタTrLのゲート-ソース間電圧VGSが所定のゲート閾値電圧VTHLを下回ると、信号SNS_TrL_OFFが“0”から“1”に変化する。タイミングTD4において、出力制御回路1は、信号SNS_TrL_OFFの“0”から“1”への遷移を契機に、スイッチ機能付きの定電流回路ILoffをターンオフすると共にトランジスタLoffをターンオンし、且つ、スイッチ機能付きの定電流回路IHonをターンオンすると共にトランジスタHoffをターンオフする。そうすると、タイミングTD4を起点に、ゲート電圧HGが電源電圧Vreg1に向けて上昇してゆき、トランジスタTrHがオン状態へ向かう。また、ゲート電圧HGの上昇過程において、信号SNS_(VPWR+Vth1)がタイミングTD5にて“0”から“1”に変化し、この変化を契機に、出力制御回路1はトランジスタHonをターンオンする。
尚、タイミングTD4近辺では、トランジスタTrLのドレイン-ソース間抵抗が相当に大きくなる結果、負荷LDからの電流の一部又は全部がトランジスタTrHの寄生ダイオードを通じ電源電圧VPWRが加わるラインに流れ込むため、当該寄生ダイオードの電圧降下分だけ、電圧VOUTが電源電圧VPWRよりも高くなる。
タイミングTD5直後、定電流回路IHon、IHoff、ILon、ILoffは、夫々、オン状態、オフ状態、オフ状態、オフ状態であり、且つ、トランジスタHon、Hoff、Lon、Loffは、夫々、オン状態、オフ状態、オフ状態、オン状態である。タイミングTD5直後における、それらの状態は、次回、駆動信号DRVが“1”から“0”に変化するまで維持される。タイミングTD5以降、トランジスタTrHはオン状態且つトランジスタTrLはオフ状態である。
図14を参照し、タイミングTD2を定めるための回路を説明する。図14は、出力制御回路1に設けられたサンプルホールド回路20の構成図である。サンプルホールド回路20は、Nチャネル型のMOSFETとして構成されたトランジスタ211及び212と、S/H用コンデンサ213と、定電流回路221及び222と、定電流回路223と、スイッチ制御回路224と、駆動信号生成回路225と、スイッチ226と、ゲートライン227と、を備える。ゲートライン227はトランジスタ212のゲートに接続される配線である。
トランジスタ211のドレイン及びゲートはスイッチ226の一端に共通接続され、スイッチ226の他端はゲートライン227に接続される。トランジスタ211のソースはグランドに接続される。S/H用コンデンサ213の一端はゲートライン227に接続され、S/H用コンデンサ213の他端はグランドに接続される。トランジスタ212のドレインは定電流回路223に接続され、トランジスタ212のソースはグランドに接続される。
定電流回路221及び222は電源電圧Vreg3に基づき駆動するスイッチ機能付きの定電流回路であり、定電流回路221はコンデンサ213の充電用定電流回路として、定電流回路222はコンデンサ213の放電用定電流回路として機能する。電源電圧Vreg3は、所定の正の直流電圧であり、ここでは1.5Vであるとする。詳細には、
充電用定電流回路221は信号SNS_(VPWR-Vth3)に応じてオン状態及びオフ状態の何れかをとり、オン状態においてのみ所定の定電流IQ1をゲートライン227に向けて供給し、オフ状態において当該定電流IQ1はゲートライン227に供給されずに充電用定電流回路221及びゲートライン227間が遮断された状態と等価となる。但し、充電用定電流回路221のオン状態によるゲートライン227の電位の上昇は電源電圧Vreg3までに制限される。
放電用定電流回路222はスイッチ制御回路224の制御の下でオン状態及びオフ状態の何れかをとり、オン状態においてのみ所定の定電流IQ2をゲートライン227から引き込むように動作し、オフ状態において定電流IQ2はゲートライン227及び放電用定電流回路222間に流れずに放電用定電流回路222及びゲートライン227間が遮断された状態と等価となる。但し、放電用定電流回路222のオン状態によるゲートライン227の電位の低下はグランドの電位までに制限される。
定電流回路223は、電源電圧Vreg3に基づき、所定の定電流IQ3をトランジスタ212に向けて供給する。但し、定電流IQ3はトランジスタ212がオン状態であるときにのみトランジスタ212のドレイン電流として流れ、トランジスタ212がオフ状態であるときには、トランジスタ212のドレインの電圧を電源電圧Vreg3まで上昇させるように作用する。
具体的な数値例としては、定電流IQ1、IQ2及びIQ3の電流値は20μA(マイクロアンペア)であり、S/H用コンデンサ213の静電容量値は4pF(ピコファラッド)である。これらの数値は変形可能であるが、定電流IQ1及びIQ2の電流値は互いに一致している。定電流IQ3の電流値は定電流IQ1及びIQ2のそれらと一致していても良いし、不一致でも良い。
また、トランジスタ211及び212は互いに同じ構造を有するMOSFETであって、トランジスタ211及び212のゲート閾値電圧は電圧VTHにて互いに一致しているものとする。従って、トランジスタ211のゲート-ソース間電圧が電圧VTH以上であればトランジスタ211はオン状態となる一方でトランジスタ211のゲート-ソース間電圧が電圧VTH未満であればトランジスタ211はオフ状態となり、トランジスタ212のゲート-ソース間電圧が電圧VTH以上であればトランジスタ212はオン状態となる一方でトランジスタ212のゲート-ソース間電圧が電圧VTH未満であればトランジスタ212はオフ状態となる。トランジスタ212のゲート-ソース間電圧と一致する、ゲートライン227における電圧をVSHQにて表す。
図15(a)に示す如く、充電用定電流回路221は、信号SNS_(VPWR-Vth3)が“0”であるとき(即ち“VOUT<(VPWR-Vth3)”であるとき)にオフ状態となり、信号SNS_(VPWR-Vth3)が“1”であるとき(即ち“VOUT≧(VPWR-Vth3)”であるとき)にオン状態となる。スイッチ制御回路224は、信号SIN及びSNS_(VPWR-Vth3)に基づき、放電用定電流回路222の状態を制御する。図15(b)に示す如く、スイッチ制御回路224は、信号SINが“1”であって且つ信号SNS_(VPWR-Vth3)が“0”であるときにのみ放電用定電流回路222をオン状態とし、それ以外では放電用定電流回路222をオフ状態とする。
駆動信号生成回路225には、信号SINと共にトランジスタ212のドレインの電圧を表す信号228が入力され、当該回路225は、それらの信号に基づく信号を駆動信号DRVとして生成及び出力する。トランジスタ212がオン状態であるときには信号228がローレベルとなり、トランジスタ212がオフ状態であるときには信号228がハイレベルとなる。故に、駆動信号生成回路225は、信号228に基づいて、トランジスタ212のオン/オフ状態を認識できる。詳細は図16を参照して後述されるが、シンク状態において、駆動信号生成回路225は、入力信号SINの“1”から“0”の変化に同期して駆動信号DRVも“1”から“0”に変化させ、その後、入力信号SINの“0”から“1”への変化を経て、トランジスタ212がオン状態からオフ状態に遷移したことを契機に駆動信号DRVを“0”から“1”に変化させる。
スイッチ226は、“1”又は“0”の値をとる信号LOONsigに基づきオン状態及びオフ状態の何れかとなる。図15(c)に示す如く、スイッチ226は、信号LOONsigが“1”のときにオン状態となり、信号LOONsigが“0”のときにオフ状態となる。信号LOONsigは、定電流回路ILonを制御するための信号S_ILonに基づいて、出力制御回路1内にて生成される信号である。定電流回路ILonがオフ状態からオン状態に切り替わるタイミング(即ちタイミングTC2;図12及び後述の図16参照)において、信号LOONsigは“1”から“0”に変化し、その後、定電流回路ILonがオン状態からオフ状態に切り替わるタイミング(タイミングTD2;図13参照)又は、定電流回路ILonがオン状態からオフ状態に切り替わるタイミングよりも後のタイミング(例えばタイミングTD3若しくはTD4;図13参照)において、信号LOONsigは“0”から“1”に変化する。
スイッチ226がオフ状態であるときにおいて、充電用定電流回路221がオン状態且つ放電用定電流回路222がオフ状態であれば定電流IQ1によりS/H用コンデンサ213が充電されて電圧VSHQが電源電圧Vreg3を上限に上昇してゆき、充電用定電流回路221がオフ状態且つ放電用定電流回路222がオン状態であればS/H用コンデンサ213の蓄積電荷が定電流IQ2により放電されて電圧VSHQが0Vを下限に低下してゆく。
図16を参照し、サンプルホールド回路20を利用した駆動信号DRVの生成動作を説明する。図16は、各信号及び各回路の状態についてのタイミングチャートである。図16には出力電圧VOUTの概略的な波形も示されている。
タイミングTC1直前において、信号SIN及びDRVは“1”である。タイミングTC1直前において、信号LOONsigは“1”であってスイッチ226はオン状態であり且つ信号SNS_(VPWR-Vth3)は“1”であって充電用定電流回路221はオン状態であり且つスイッチ制御回路224の働きにより放電用定電流回路222はオフ状態となっている。故に、タイミングTC1直前において、電圧VSHQはトランジスタ211のゲート閾値電圧VTHと一致している。スイッチ226がオン状態となっているとき、トランジスタ212はオン状態とオフ状態の境界における不定状態となるが、駆動制御生成回路225は、タイミングTC1以前において“1”の入力信号SINに基づき駆動信号DRVも“1”に維持する。
タイミングTC1にて入力信号SINが“1”から“0”に変化する。駆動信号生成回路225は、信号228に関わらず(即ちトランジスタ212の状態に関わらず)、入力信号SINが“1”から“0”に変化したときには、その変化に同期して駆動信号DRVも“1”から“0”に変化させる。故に、タイミングTC1にて駆動信号DRVが“1”から“0”に変化する。
タイミングTC1を起点にしてゲート電圧HGが低下してゆき(図12参照)、タイミングTC2において、スイッチ機能付きの定電流回路ILonのターンオンに同期して信号LOONsigが“1”から“0”に変化し、その変化に応答してスイッチ226がオン状態からオフ状態に切り替わる。その後、出力電圧VOUTが低下してきて、タイミングTC3にて信号SNS_(VPWR-Vth3)が“1”から“0”に変化し、信号SNS_(VPWR-Vth3)の“1”から“0”への変化に応答して充電用定電流回路221がオン状態からオフ状態に切り替わる。そうすると、タイミングTC2及びTC3間では、スイッチ226がオフ状態、充電用定電流回路221がオン状態且つ放電用定電流回路222がオフ状態となるため、定電流IQ1によりS/H用コンデンサ213が充電されて電圧VSHQが上昇してゆき、タイミングTC3に至った時点で電圧VSHQの上昇は停止する。その後、タイミングTD1に至るまでは、スイッチ226、定電流回路221及び222の全てがオフ状態に維持されるため、タイミングTC3における電圧VSHQの値は、タイミングTD1まで維持されることになる。
トランジスタ212は、タイミングTC2以降、ゲート閾値電圧VTHより高い電圧VSHQをゲートにて受けて安定的にオン状態となり、トランジスタ212のオン状態は、後述されるようにタイミングTD2まで維持される。
タイミングTD1にて入力信号SINが“0”から“1”に変化する。タイミングTD1において、信号SNS_(VPWR-Vth3)は“0”であるので、入力信号SINが“0”から“1”に変化すると、“1”の入力信号SINと“0”の信号SNS_(VPWR-Vth3)を受けて放電用定電流回路222がオフ状態からオン状態に切り替わる。また、タイミングTD1において、信号LOONsigは“0”であるが故にスイッチ226はオフ状態であり、且つ、信号SNS_(VPWR-Vth3)は“0”であるが故に充電用定電流回路221はオフ状態である。従って、タイミングTD1を起点にして、定電流IQ2によりS/H用コンデンサ213の蓄積電荷が放電されて電圧VSHQが低下してゆく。この低下は、次回、信号SNS_(VPWR-Vth3)が“0”から“1”に変化するタイミング1241まで継続する。図16の例では、タイミング1241よりも後のタイミング1242において信号LOONsigが“0”から“1”に変化し、これに同期してスイッチ226がオフ状態からオン状態に切り替わっている。
即ち、タイミングTD1から次回に入力信号SINが“1”から“0”に変化するまでの期間に注目した場合、
信号LOONsigはタイミングTD1及び1242間で“0”であって且つタイミング1242以降で“1”であり、
スイッチ226はタイミングTD1及び1242間でオフ状態であって且つタイミング1242以降でオン状態であり、
信号SNS_(VPWR-Vth3)はタイミングTD1及び1241間で“0”であって且つタイミング1241以降で“1”であり、
充電用定電流回路221はタイミングTD1及び1241間でオフ状態であって且つタイミング1241以降でオン状態であり、
放電用定電流回路222はタイミングTD1及び1241間でオン状態であって且つタイミング1241以降でオフ状態である。
タイミング1241を境に充電用定電流回路221がオン状態へ且つ放電用定電流回路222がオフ状態へと切り替わるため、電圧VSHQはタイミング1241を境に下降から上昇に転じ、タイミング1242以降ではスイッチ226がオン状態となるため電圧VSHQが電圧VTHと一致するようになる。
タイミングTD1とタイミング1241との間に存在するタイミングTD2は、電圧VSHQが電圧VTHより高い状態から電圧VTHより低い状態へと遷移するタイミングである。故に、トランジスタ212はタイミングTD2を境にオン状態からオフ状態へと切り替わり、その後、トランジスタ212のオフ状態は少なくともタイミング1242まで維持される。シンク状態において、駆動信号生成回路225は、入力信号SINの“1”から“0”の変化に同期して駆動信号DRVも“1”から“0”に変化させ、その後、入力信号SINの“0”から“1”への変化を経て、トランジスタ212がオン状態からオフ状態に遷移したことを契機に駆動信号DRVを“0”から“1”に変化させるよう構成されている。故に、タイミングTD2にて駆動信号DRVが“0”から“1”に変化することになる。
今、タイミングTC2及びTC3間の期間をサンプリング期間Q1と称し、タイミングTD1及びTD2間の期間を調整期間Q2と称する。定電流IQ1の値と定電流IQ2の値は等しいため、サンプリング期間Q1と調整期間Q2の長さは等しくなる。
サンプリング期間Q1は、入力信号SINが“0”であって且つ定電流回路ILonによりトランジスタTrLをオフ状態からオン状態へ向かわせているが、トランジスタTrLが未だ十分にオン状態になっていない期間であり、トランジスタTrH及びTrLが共にオフ状態となるデッドタイム期間(単にデッドタイムとも称されうる)を含む又はデッドタイム期間に相当する。デッドタイムは貫通電流の防止のために必要なものであるが、デッドタイムの存在を無視してトランジスタTrH及びTrLから成るハーフブリッジ回路を駆動制御すると、ハーフブリッジ回路の出力デューティが、入力信号SINが示すものから大きく乖離することがある。これを考慮し、出力制御回路1は、サンプルホールド回路20を用いて、デッドタイムの長さの情報を取得して保持し、入力信号SINが“0”から“1”に変化した後、デッドタイムに相当する時間分だけ駆動信号DRVが“0”から“1”に変化するのを遅らせる。遅らせる長さ分の期間が調整期間Q2に相当し、入力信号SINの“1”への切り替わりを受けてローサイドトランジスタTrLをターンオフさせる動作を開始する前に調整期間Q2が挿入されることになる。
調整期間Q2が挿入されないとき、入力信号SINによる指定出力デューティDUTYIDEALと、出力電圧VOUTによる指定出力デューティDUTYREALとの間にずれが生じ、そのずれが入力信号SINの周波数増大に伴って増大する点に関しては、第1実施例にて述べた通りである。入力信号SINにてDUTYIDEALによる負荷LDの駆動が指定されているときに、DUTYIDEALから大きくずれたDUTYREALにて負荷LDを駆動するのは、当然に好ましくない。
図17(a)に、入力信号SINをそのまま駆動信号DRVとして用いる対比用ブリッジ出力回路での信号SIN及びDRV並びに出力電圧VOUTの概略波形を表し、図17(b)に、第2実施例に係るブリッジ出力回路BBでの信号SIN及びDRV並びに出力電圧VOUTの概略波形を表す。
図17(a)及び(b)において、期間1261は、入力信号SINの“0”への変化を受けてハイサイドトランジスタTrHをターンオフさせる期間(タイミングTC1及びTC2間の期間に相当;図12及び図16参照)であり、期間1262は、トランジスタTrHのターンオフ後、トランジスタTrH及びTrLが共にオフ状態となっているデッドタイム期間(タイミングTC2及びTC3間の期間、即ちサンプリング期間Q1に相当;図12及び図16参照)であり、期間1263は、スルーレート制御SRCが行われる期間(タイミングTC4及びTC4間の期間に相当;図12参照)である。期間1266は、入力信号SINの“1”への変化を受けてローサイドトランジスタTrLをターンオフさせる期間(タイミングTD2及びTD3間の期間に相当;図13参照)であり、期間1267は、スルーレート制御SRDが行われる期間(タイミングTD3及びTD4間の期間に相当;図13参照)である。但し、詳細には、期間1266及び1267の双方を用いてローサイドトランジスタTrLがターンオフされることになる。
対比用ブリッジ出力回路では、デッドタイム期間1262分の時間が、時間don及びdoff間の差(ΔTon)として現れる。これに対し、第2実施例に係るブリッジ出力回路BBでは、デッドタイム期間1262と同じ長さを有する調整期間Q2が設けられ、入力信号SINが“0”から“1”に変化したとき、調整期間Q2分の時間の経過を待ってから駆動信号が“0”から“1”に変化するため、ΔTonがゼロ又はゼロ近辺に抑えられる。尚、対比用ブリッジ出力回路において、シンク状態では、ソース状態とは逆に“doff>don”となる。より具体的には例えば(図12及び図13も適宜参照)、タイミングTC1及びTC2間の長さに相当する期間1261の長さとタイミングTD2及びTD3間の長さに相当する期間1266の長さとが互いに同じとなるように、且つ、タイミングTC3及びTC4間の長さに相当する期間1263の長さとタイミングTD3及びTD4間の長さに相当する期間1267の長さとが互いに同じとなるように、ブリッジ出力回路BBを構成しておくことができ、そのような構成を前提として、デッドタイム期間1262(タイミングTC2及びTC3間の期間に相当)の長さと同じ長さを有する調整期間Q2(タイミングTD1及びTD2間の期間に相当)を設けておくことにより、ΔTonをゼロ又はゼロ近辺に抑えることが可能となる。尚、ここにおける同じとは、実質的に同じであることを包含する概念であり、多少の誤差を含み得る。
シンク状態について以下のことが言える。
シンク状態において、出力制御回路1は、入力信号SINにおける“1”から“0”への信号変化に応答してトランジスタTrHをターンオフさせてからトランジスタTrLをターンオンさせる第1シンク用遷移動作を行った後、入力信号SINにおける“0”から“1”への信号変化に応答してトランジスタTrLをターンオフさせてからトランジスタTrHをターンオンさせる第2シンク用遷移動作を行う。図17(b)の期間1261~1263(図12のタイミングTC1及びTC4間に相当)において第1シンク用遷移動作が行われる。図17(b)の期間1266及び1267(図13のタイミングTD2及びTD4間に相当)において、第2シンク用遷移動作の一部であるトランジスタTrLのターンオフが実現され、その後において(図13のタイミングTD4以降において)第2シンク用遷移動作の残部であるトランジスタTrHのターンオンが実現される。
出力制御回路1は、第1シンク用遷移動作の過程でトランジスタTrH及びTrLが共にオフ状態となるデッドタイムの長さに応じたアナログ信号を取得し、その後、入力信号SINが“0”から“1”に変化したとき、取得したアナログ信号に基づく時間の経過を待ってから第2シンク用遷移動作を開始する。上記アナログ信号は、トランジスタTrLをターンオンさせるための定電流回路ILonによる電流の供給開始タイミングTC2から出力電圧VOUTが所定電圧(VPWR-Vth3)を下回るタイミングTC3までの時間に応じた信号であり、S/H用コンデンサ213を用いて取得及び保持される。
即ち、出力制御回路1に設けられたサンプルホールド回路20は、トランジスタTrLをターンオンさせるための定電流回路ILonによる電流の供給開始タイミングTC2から出力電圧VOUTが所定電圧(VPWR-Vth3)を下回るタイミングTC3までコンデンサ213に対し定電流IQ1を流すことでコンデンサ213の端子電圧(即ちコンデンサ213の両端子間電圧に相当する電圧VSHQ)を初期電圧(VTH)から変化させ、この変化分をアナログ信号として保持する。その後、サンプルホールド回路20は入力信号SINの“0”から“1”への変化タイミングTD1より定電流IQ1とは逆向きの定電流IQ2をコンデンサ213に流し、出力制御回路1はコンデンサ213の端子電圧(電圧VSHQ)が初期電圧(VTH)に戻ることを受けて第2シンク用遷移動作を開始する。第2シンク用遷移動作は、タイミングTD2におけるトランジスタ212のターンオフを契機に開始されることになる。
シンク状態において、サンプルホールド回路20は、デッドタイムに相当するタイミングTC2及びTC3間の時間長さをサンプリングし、サンプリング結果を、タイミングTC2及びTC3間におけるコンデンサ213の端子電圧変化量として保持する機能を持つ。保持されたサンプリング結果を用いれば、入力信号SINが“0”から“1”に変化したときに調整期間Q2の挿入が可能となる。
[第3実施例]
第3実施例を説明する。第1実施例に示す方法はソース状態であることを前提とし、第2実施例に示す方法はシンク状態であることを前提とする。第3実施例では、ソース状態及びシンク状態の双方に適用可能な出力制御回路1の構成を説明する。
ソース状態及びシンク状態はブリッジ出力回路BBの状態であると考えることができる。この場合、負荷LDに電流が流れない期間の存在を無視すれば、ブリッジ出力回路BBは、ソース状態及びシンク状態の何れかをとることになる。但し、ソース状態及びシンク状態は負荷LDの状態であると考えるようにしても良い。この場合、負荷LDに電流が流れない期間の存在を無視すれば、負荷LDはソース状態及びシンク状態の何れかをとることになる。以下では特に記述無き限り、ソース状態及びシンク状態はブリッジ出力回路BBの状態であると考える。
図18は、第3実施例に係る出力制御回路1Aのブロック図である。第3実施例では出力制御回路1Aが図1の出力制御回路1として用いられる。出力制御回路1Aは、サンプルホールド回路10A及び20Aを備えると共に、ソース判定回路51、シンク判定回路52及び選択回路53を備える。
ソース判定回路51には信号SNS_Vth2及びSNS_TrL_OFFが入力される。ソース判定回路51は、信号SNS_Vth2及びSNS_TrL_OFFに基づき、ブリッジ出力回路BBの状態がソース状態であるか否かを判定し、その判定結果を示すソース判定結果信号Sig51をサンプルホールド回路10A及び選択回路53に出力する。ソース状態であると判定されたとき、信号Sig51は“1”の値を持ち、そうでないとき、信号Sig51は“0”の値を持つ。
具体的には、ソース判定回路51は、トランジスタTrLがオフ状態であるときに出力電圧VOUTが所定電圧Vth2より低くなるタイミングが存在する場合にソース状態であると判定して“1”の信号Sig51を出力する。シンク状態ではトランジスタTrLがオフ状態であるときに出力電圧VOUTが十分に高くなるので、トランジスタTrLがオフ状態であるときに出力電圧VOUTが閾値電圧Vth2より低ければ、シンク状態の逆、即ちソース状態であると考えられる。
より具体的には、ソース判定回路51は、フリップフロップ回路から成り、信号SNS_TrL_OFFが“1”であることを条件に(即ちトランジスタTrLがオフ状態であることを条件に)、“0”の信号SNS_Vth2が入力されたとき(即ち“VOUT<Vth2”を示す信号が入力されたとき)、その入力をトリガにして信号Sig51を“1”とし且つ信号Sig51を“1”にてラッチする(即ち保持する)。“1”の信号Sig51のラッチは、信号SNS_TrL_OFFの値が“1”から“0”に変化したときに(即ちトランジスタTrLのオフ状態の解消が検知されたときに)リセットされる、即ち信号Sig51は“0”となる。尚、信号Sig51の初期値は“0”である。
シンク判定回路52には信号SNS_(VPWR-Vth3)及びSNS_TrH_OFFが入力される。シンク判定回路52は、信号SNS_(VPWR-Vth3)及びSNS_TrH_OFFに基づき、ブリッジ出力回路BBの状態がシンク状態であるか否かを判定し、その判定結果を示すシンク判定結果信号Sig52をサンプルホールド回路20A及び選択回路53に出力する。シンク状態であると判定されたとき、信号Sig52は“1”の値を持ち、そうでないとき、信号Sig52は“0”の値を持つ。
具体的には、シンク判定回路52は、トランジスタTrHがオフ状態であるときに出力電圧VOUTが所定電圧(VPWR-Vth3)以上となるタイミングが存在する場合にシンク状態であると判定して“1”の信号Sig52を出力する。シンク状態では、トランジスタTrHがオフ状態であっても負荷LD側からの電流の流れにより出力電圧VOUTが所定電圧(VPWR-Vth3)以上となるタイミングが存在するからである。
より具体的には、シンク判定回路52は、フリップフロップ回路から成り、信号SNS_TrH_OFFが“1”であることを条件に(即ちトランジスタTrHがオフ状態であることを条件に)、“1”の信号SNS_(VPWR-Vth3)が入力されたとき(即ち“VOUT≧(VPWR-Vth3)”を示す信号が入力されたとき)、その入力をトリガにして信号Sig52を“1”とし且つ信号Sig52を“1”にてラッチする(即ち保持する)。“1”の信号Sig52のラッチは、信号SNS_TrH_OFFの値が“1”から“0”に変化したときに(即ちトランジスタTrHのオフ状態の解消が検知されたときに)リセットされる、即ち信号Sig52は“0”となる。尚、信号Sig52の初期値は“0”である。
サンプルホールド回路10Aには信号SIN及びSNS_Vth2が入力され、サンプルホールド回路20Aには信号SIN及びSNS_(VPWR-Vth3)が入力される。サンプルホールド回路10Aは第1実施例で示した図7のサンプルホールド回路10と同じ構成を有し、基本的には第1実施例で示したものと同じ動作を行う。同様に、サンプルホールド回路20Aは第2実施例で示した図14のサンプルホールド回路20と同じ構成を有し、基本的には第2実施例で示したものと同じ動作を行う。
但し、出力制御回路1Aにおいて、サンプルホールド回路10Aから出力される信号DRV1は選択回路53から出力されるべき駆動信号DRVの第1候補として機能する一方で、サンプルホールド回路20Aから出力される信号DRV2は選択回路53から出力されるべき駆動信号DRVの第2候補として機能し、選択回路53は、信号Sig51及びSig52に基づき回路10Aからの信号DRV1及び回路20Aからの信号DRV2の何れかを選択的に駆動信号DRVとして出力する。
即ち、信号Sig51が“1”であるとき、ソース状態であるため、図7の駆動信号生成回路125の出力信号がサンプルホールド回路10Aから信号DRV1として出力され、その信号DRV1が選択回路53から駆動信号DRVとして出力される。
逆に、信号Sig52が“1”であるとき、シンク状態であるため、図14の駆動信号生成回路225の出力信号がサンプルホールド回路20Aから信号DRV2として出力され、その信号DRV2が選択回路53から駆動信号DRVとして出力される。
信号Sig51が“0”であるときにはソース状態ではないため、サンプルホールド回路10Aは入力信号SINをそのまま信号DRV1として出力し、信号Sig52が“0”であるときにはシンク状態ではないため、サンプルホールド回路20Aは入力信号SINをそのまま信号DRV2として出力する。
状況によっては信号Sig51及びSig52の双方が“0”となることもある。信号Sig51及びSig52の双方が“0”となる場合には、ソース状態であるのかシンク状態であるのかが不明となるが駆動信号DRVは必要であるので、信号DRV1及びDRV2の内の任意の一方を駆動信号DRVとして出力すれば良い。即ち、信号Sig51及びSig52の双方が“0”であるとき、選択回路53は、信号DRV1及び信号DRV2の内、予め定められた一方を駆動信号DRVとして出力する。原理的に信号Sig51及びSig52の双方が“1”になることは無いが、仮に、信号Sig51及びSig52の双方が“1”であった場合には、信号Sig51及びSig52の双方が“0”である場合と同様に取り扱えば良い。以下では、信号Sig51及びSig52の双方が“1”になることは無いものとする。
出力制御回路1Aは、選択回路53から出力される駆動信号DRVに基づいて、定電流回IHon、IHoff、ILon及びILoff並びにトランジスタHon、Hoff、Lon及びLoffの状態制御を行い、これによってトランジスタTrH及びTrLを駆動制御する。
即ち、信号Sig51が“1”であるときには、回路10Aからの信号DRV1(即ち図7の駆動信号生成回路125の出力信号)が駆動信号DRVとなり、結果、図5、図6及び図9に示した動作を含む、第1実施例に係るブリッジ出力回路BBの動作と同じ動作が実現される。信号Sig52が“1”であるときには、回路10Bからの信号DRV2(即ち図14の駆動信号生成回路225の出力信号)が駆動信号DRVとなり、結果、図12、図13及び図16に示した動作を含む、第2実施例に係るブリッジ出力回路BBの動作と同じ動作が実現される。信号Sig51及びSig52の双方が“0”であるときには、入力信号SINそのものが駆動信号DRVとなるので、上述の調整期間P2及びQ2の挿入が行われない。
入力信号SINの周期毎にソース状態であるかシンク状態であるかの判定が行われて、入力信号SINの周期毎に、その判定結果に応じた制御が行われることになる。
[第4実施例]
第4実施例を説明する。第4実施例では、上述のブリッジ出力回路BBを磁気ディスク装置に適用した構成を説明する。
図19は、第4実施例に係る磁気ディスク装置としてのハードディスク装置(以下HDD装置と称する)500の機構に関わる概略構成図である。
HDD装置500は、記録媒体である磁気ディスク510と、磁気ディスク510に対して情報の書き込み及び読み込みを行う磁気ヘッド511(以下ヘッド511とも称されうる)と、磁気ヘッド511を磁気ディスク510の半径方向に対して移動自在に支持するアーム512と、磁気ディスク510を支持及び回転させるスピンドルモータ513(以下SPM513とも称されうる)と、アーム512を回転駆動及び位置決めすることで磁気ヘッド511を磁気ディスク510の半径方向に対して移動させ且つ位置決めするボイスコイルモータ514(以下VCM514とも称されうる)と、を備える。
HDD装置500は、更に、一対の圧電素子515と、ロードビーム516と、磁気ヘッド511を磁気ディスク510から離間した所定の退避位置に保持するランプ部517と、を備える。アーム512の先端にロードビーム516が取り付けられ、ロードビーム516の先端に磁気ヘッド511が取り付けられる。アーム512の先端部におけるロードビーム516の取り付け部付近に一対の圧電素子515が配置される。一対の圧電素子515に対して互いに逆位相の電圧を加えることで、一対の圧電素子515が互いに逆位相で伸縮し、ロードビーム516の先端の磁気ヘッド511を磁気ディスク510の半径方向において変位させることができる。
このように、HDD装置500では、いわゆる2段アクチュエータ方式が採用されている。VCM514は、アーム512を駆動することで磁気ディスク510上において磁気ヘッド511を荒く位置決めする(相対的に荒い分解能で位置決めする)粗動アクチュエータとして機能し、一対の圧電素子515は、アーム512の位置を基準にして磁気ヘッド511の位置を調整することで磁気ディスク510上において磁気ヘッド511を精密に位置決めする(VCM514よりも細かい分解能で位置決めする)微動アクチュエータとして機能する。以下では、一対の圧電素子515から成るアクチュエータを、マイクロアクチュエータの略称“MA”を用い、MA515と称する。
磁気ディスク510と、磁気ヘッド511と、MA515及びロードビーム516が取り付けられたアーム512と、SPM513と、VCM514と、ランプ部517は、HDD装置500の筐体内に収められる。尚、VCM514又はMA515による磁気ヘッド511の移動、変位に関し、磁気ディスク510の半径方向における移動、変位とは、円盤形状を有する磁気ディスク510の外周と中心とを結ぶ方向における移動、変位を意味するが、VCM514又はMA515による磁気ヘッド511の移動、変位が、磁気ディスク510の半径方向における移動、変位に加えて、他の方向(例えば磁気ディスク510の外周の接線方向)における移動、変位の成分を含むこともある。
図20は、HDD装置500の電気的な概略ブロック図である。HDD装置500には、電気的な構成部品として、ドライバIC600、信号処理回路520、MPU(micro-processing unit)530及び電源回路540が設けられている。電源回路540は、ドライバIC600、信号処理回路520及びMPU530を駆動するための電源電圧を、それらに供給する。MPU530は、信号処理回路520及びドライバIC600の夫々に対し、双方向通信が可能な形態で接続されている。
信号処理回路520は、磁気ディスク510への情報の書き込み時には、当該情報を書き込むための記録信号を磁気ヘッド511に出力し、磁気ディスク510から情報を読み出す時には、磁気ディスク510から読み出された信号に対して必要な信号処理を施し、これによって得られた信号をMPU530に送る。MPU530は、信号処理回路520の制御を通じて磁気ヘッド511による情報の書き込み動作及び読み込み動作を制御する。
ドライバIC600は、図21に示すような、半導体集積回路を、樹脂にて構成された筐体(パッケージ)内に封入することで形成された電子部品(ドライバ装置)である。尚、図21に示されるドライバIC600のピン数(外部端子の数)は例示に過ぎない。ドライバIC600には、SPM513を駆動制御するためのSPMドライバ630、VCM514を駆動制御するためのVCMドライバ640及びMA515を駆動制御するためのMAドライバ650が設けられる他、MPU530及びドライバIC600間の双方向通信を可能とするためのIF回路(インターフェース回路)620や、IF回路620を通じてMPU530から受けた制御データに基づきドライバ630、640及び650の動作を制御する制御回路610などが設けられる。
MPU530は、ドライバIC600のSPMドライバ630を制御することによりSPM513の駆動制御を通じて磁気ディスク510の回転制御を行い、ドライバIC600のVCMドライバ640及びMAドライバ650を制御することによりVCM514及びMA515の駆動制御を通じて磁気ヘッド511の移動制御及び位置決めを行う。磁気ディスク510の各箇所には磁気ディスク510上の各々の位置を示す位置情報が記録されており、磁気ディスク510上に磁気ヘッド511が位置しているとき、この位置情報は磁気ヘッド511により読み取られて、信号処理回路520を通じてMPU530に伝達される。MPU530は当該位置情報に基づいてVCMドライバ640及びMAドライバ650を制御でき、この制御を通じて、VCMドライバ640がVCM514に必要な駆動電流を供給することで磁気ヘッド511の第1段階の位置決めが実現され且つMAドライバ650がMA515に必要な電圧を供給することで磁気ヘッド511の第2段階の位置決めが実現される。尚、磁気ヘッド511が磁気ディスク510上に位置しているとは、磁気ヘッド511が微小な空間を隔てて磁気ディスク510の上方に位置していることを意味する。
磁気ヘッド511が磁気ディスク510の外周の外側に位置している場合など、磁気ヘッド511にて位置情報が読み出されていない状態においては、MPU530は、位置情報に頼らずにVCMドライバ640及びMAドライバ650を制御できる。例えば、磁気ヘッド511をランプ部517における退避位置から磁気ディスク510上に移動させる場合、MPU530は、その移動に適した所定の駆動電流をVCM514に供給することを指示する信号をドライバIC600に出力すれば良く、これによりVCMドライバ640は当該信号に基づく所定の駆動電流をVCM514に供給する。磁気ヘッド511にて位置情報が読み出されていない状態において、磁気ヘッド511の精密な位置制御は不要となるため、一対の圧電素子515に対する供給電圧はゼロとされて良い又は固定電圧とされて良い。
図22に、SPM513及びSPMドライバ630の内部構成とそれらの接続関係を示す。SPM513は、スター結線されたU相のコイル513u、V相のコイル513v及びW相のコイル513wから成る三相直流モータである。コイル513uの一端、コイル513vの一端、コイル513wの一端は、夫々、ドライバIC600に設けられた外部端子OUTu、OUTv、OUTwに接続され、コイル513u、513v及び513wの他端同士は中性点513nにて共通接続されている。
SPMドライバ630は、U相用のブリッジ出力回路BBuと、V相用のブリッジ出力回路BBvと、W相用のブリッジ出力回路BBwと、SPM制御回路631と、を備える。ブリッジ出力回路BBu、BBv及びBBwの夫々は、図1のブリッジ出力回路BBと同じものである。但し、ブリッジ出力回路BBu、BBv及びBBwの夫々において、出力制御回路1には第3実施例に係る出力制御回路1Aが用いられる。尚、図面の煩雑化防止のため、図22では各ブリッジ出力回路の内部構成の一部のみを示している。
ブリッジ出力回路BBu、BBv、BBwにおけるノードNDが、夫々、U相用の出力端子OUTとして機能する出力端子OUTu、V相用の出力端子OUTとして機能する出力端子OUTv、W相用の出力端子OUTとして機能する出力端子OUTwに接続され、SPM513はブリッジ出力回路BBu、BBv及びBBwにとっての負荷LDに相当する(図1も適宜参照)。
SPM制御回路631は、出力端子OUTu、OUTv及びOUTwの電位、並びに、中性点513nの電位などに基づいて、U相用のPWM信号、V相用のPWM信号及びW相用のPWM信号を生成する。U相用のPWM信号が信号SINuとしてブリッジ出力回路BBuの出力制御回路1Aに入力され、V相用のPWM信号が信号SINvとしてブリッジ出力回路BBvの出力制御回路1Aに入力され、W相用のPWM信号が信号SINwとしてブリッジ出力回路BBwの出力制御回路1Aに入力される。
入力信号SINu、SINv、SINwは、夫々、ブリッジ出力回路BBu、BBv、BBwの出力制御回路1Aにとっての入力信号SINに相当する。故に、ブリッジ出力回路BBu、BBv、BBwでは、夫々、入力信号SINu、SINv、SINwに基づき、第3実施例に示した方法によりソース状態及びシンク状態の是非判定を伴いながら駆動信号DRVが生成される。
第1実施例に係るブリッジ出力回路BBの動作をソース動作と称し、第2実施例に係るブリッジ出力回路BBの動作をシンク動作と称する。そうすると、ブリッジ出力回路BBuにおいて、ソース状態であると判定されたときにはブリッジ出力回路BBuにてソース動作が実現され、シンク状態であると判定されたときにはブリッジ出力回路BBuにてシンク動作が実現される。ブリッジ出力回路BBv及びBBwについても同様である。SPM513が回転駆動される際、コイル513u、513v及び513wに流れる電流の向きは周期的に変化してゆくため、ブリッジ出力回路BBu、BBv及びBBwにて行われる動作はソース動作及びシンク動作間で次々と切り替わることになる(但し、回路BBu、BBv及びBBw間で120°又は240°の位相ずれがある)。
ブリッジ出力回路BBu、BBv、BBwの出力制御回路1Aは、SPM制御回路631から供給されるPWM信号としての入力信号(SINu、SINv、SINw)に基づいて、第3実施例に示した方法によりソース状態及びシンク状態の是非判定を伴いながら駆動信号DRVを生成する。ブリッジ出力回路BBu、BBv、BBwは、駆動信号DRVを用いて、対応する出力トランジスタTrH及びTrLのオン/オフすることにより、電源電圧VPWRをパルス幅変調して得られる電圧であるU相用、V相用、W相用のスイッチング電圧を生成し、U相用、V相用、W相用のスイッチング電圧を夫々コイル513u、513v、513wに供給する。出力端子OUTu、OUTv、OUTwに加わるU相用、V相用、W相用のスイッチング電圧が、夫々、ブリッジ出力回路BBu、BBv、BBwについての出力電圧VOUTに相当する。SPM制御回路631は、例えば、コイル513u、513v及び513wに流れる電流が夫々に正弦波状になるように各相のPWM信号を生成して良い。
入力信号SINuにて指定される出力デューティDUTYIDEALが一定であるとの仮定の下、入力信号SINuの周波数(PWM周波数)を変化させることを考える。この際、仮に、ブリッジ出力回路BBuとして対比用ブリッジ出力回路が用いられたとしたならば、TonとTon’が一致せずに“DUTYIDEAL>DUTYREAL”となることから(図10参照)、U相のコイル513uの電流振幅が入力信号SINuに基づく電流振幅よりずれ(小さくなり)、また、当該ずれはPWM周波数が高くなるほど大きくなる(図23(a)参照)。本発明に係るブリッジ出力回路を用いれば、PWM周波数が高い範囲でも当該ずれを低く抑えることができる(図23(b)参照)。V相及びW相についても同様である。
図24に、VCM514及びVCMドライバ640の内部構成とそれらの接続関係を示す。ドライバIC600に設けられた外部端子には外部端子OUTa及びOUTbが含まれ、外部端子OUTaはセンス抵抗Rsを介してVCM514の一端に接続され、外部端子OUTbはVCM514の他端に直接接続されている。
VCMドライバ640は、外部端子OUTaに接続されるブリッジ出力回路BBaと、外部端子OUTbに接続されるブリッジ出力回路BBbと、VCM制御回路641と、を備える。ブリッジ出力回路BBa及びBBbの夫々は、図1のブリッジ出力回路BBと同じものである。但し、ブリッジ出力回路BBa及びBBbの夫々において、出力制御回路1には第3実施例に係る出力制御回路1Aが用いられる。尚、図面の煩雑化防止のため、図24では各ブリッジ出力回路の内部構成の一部のみを示している。
ブリッジ出力回路BBaにおけるノードNDがブリッジ出力回路BBaの出力端子OUTとして機能する出力端子OUTaに接続される一方で、ブリッジ出力回路BBbにおけるノードNDがブリッジ出力回路BBbの出力端子OUTとして機能する出力端子OUTbに接続され、VMC514はブリッジ出力回路BBa及びBBbにとっての負荷LDに相当する(図1も適宜参照)。
VCM制御回路641は、例えば、出力端子OUTa及びOUTbを介してVCM514に流れる電流の大きさ及び向きを表す抵抗Rsの電圧降下の信号と、VCM514に供給されるべき電流の大きさ及び向きを指定する電流指令信号とに基づいて、VCM514に流れる電流が電流指令信号に従ったものとなるように、VCMドライバ640内の各ハーフブリッジ回路に対するPWM信号を生成及び出力する。電流指令信号は例えばMPU530からドライバIC600に供給される。ブリッジ出力回路BBa内のハーフブリッジ回路に対するPWM信号が入力信号SINaとしてVCM制御回路641からブリッジ出力回路BBaに入力され、ブリッジ出力回路BBb内のハーフブリッジ回路に対するPWM信号が入力信号SINbとしてVCM制御回路641からブリッジ出力回路BBbに入力される。
入力信号SINa、SINbは、夫々、ブリッジ出力回路BBa、BBbの出力制御回路1Aにとっての入力信号SINに相当する。故に、ブリッジ出力回路BBa、BBbでは、夫々、入力信号SINa、SINbに基づき、第3実施例に示した方法によりソース状態及びシンク状態の是非判定を伴いながら駆動信号DRVが生成される。
即ち、ブリッジ出力回路BBa、BBbの出力制御回路1Aは、VCM制御回路641から供給されるPWM信号としての入力信号(SINa、SINb)に基づき、第3実施例に示した方法によりソース状態及びシンク状態の是非判定を伴いながら駆動信号DRVを生成する。ブリッジ出力回路BBa、BBbは、駆動信号DRVを用いて、対応する出力トランジスタTrH及びTrLのオン/オフすることにより、パルス幅変調を利用しつつ、VCM514に流れる電流を電流指令信号に従ったものに制御する。この際、出力端子OUTaから出力端子OUTbに向けて流れる電流をVCM514に供給することでヘッド111は磁気ディスク110の外周側から磁気ディスク110の中心に向けて移動し、出力端子OUTbから出力端子OUTaに向けて流れる電流をVCM514に供給することでヘッド111は磁気ディスク110の中心から磁気ディスク110の外周側に向けて移動する。
入力信号SINa及びSINbによりVCM514にて発生されるべきトルクが指定されることになるが、本発明に係るブリッジ出力回路を用いれば、入力信号SINa及びSINbに基づく指定出力デューティDUTYIDEALと、実出力デューティDUTYREALとのずれを低く抑えることができるため、理想通りに又は理想に近い態様でVCM514を駆動することが可能となる。
尚、SPM513又はVCM514をPWM駆動する際、SPM513又はVCM514に繋がる出力端子(OUTu、OUTa等)での電圧を急峻に変化させると、その急峻な電圧変化における高周波成分が、HDD装置500全体の騒音を増大させることが知られている。このため、このような騒音をなるだけ小さくすべく、HDD装置では、一般に、パワートランジスタ(TrH、TrL)のターンオン動作及びターンオフ動作において出力端子の電圧を所望のスルーレートでなだらかに変化させるスルーレート制御が要求される。
また、HDD装置に限らず、出力端子(OUT)での電圧を急峻に変化させると、その急峻な電圧変化における高周波成分がノイズとして他の回路動作に悪影響を及ぼすことがあり、これを考慮して上述のスルーレート制御が要求されることもある。
[第5実施例]
第5実施例を説明する。
ソース状態について、サンプリング期間P1では、コンデンサ113に第1の向きの定電流を流すことでコンデンサ113の端子電圧(VSHP)を初期電圧(VTH)から変化させ、その後、調整期間P2では、コンデンサ113に第2の向きの定電流を流すことでコンデンサ113の端子電圧(VSHP)を初期電圧(VTH)に戻す。図7の構成において、第1の向きはコンデンサ113の端子電圧(VSHP)が増大させる向きと一致し、第2の向きはコンデンサ113の端子電圧(VSHP)が低下させる向きと一致するが、それらを逆にしても良い。この場合、ソース状態について、サンプリング期間P1では、コンデンサ113の端子電圧を初期電圧から定電流にて低下させてゆき、その後、入力信号SINの“1”から“0”の変化タイミングTB1よりコンデンサ113の端子電圧を定電流にて増加させていってコンデンサ113の端子電圧が初期電圧に戻ったタイミングをタイミングTB2として機能させる。そして、ソース状態において、駆動信号生成回路125の出力信号(DRV)がタイミングTB2にて“1”から“0”に変化するよう、図7のサンプルホールド回路10を変形すれば良い。
シンク状態について、サンプリング期間Q1では、コンデンサ213に第1の向きの定電流を流すことでコンデンサ213の端子電圧(VSHQ)を初期電圧(VTH)から変化させ、その後、調整期間Q2では、コンデンサ213に第2の向きの定電流を流すことでコンデンサ213の端子電圧(VSHQ)を初期電圧(VTH)に戻す。図14の構成において、第1の向きはコンデンサ213の端子電圧(VSHQ)が増大させる向きと一致し、第2の向きはコンデンサ213の端子電圧(VSHQ)が低下させる向きと一致するが、それらを逆にしても良い。この場合、シンク状態について、サンプリング期間Q1では、コンデンサ213の端子電圧を初期電圧から定電流にて低下させてゆき、その後、入力信号SINの“0”から“1”の変化タイミングTD1よりコンデンサ213の端子電圧を定電流にて増加させていってコンデンサ213の端子電圧が初期電圧に戻ったタイミングをタイミングTD2として機能させる。そして、シンク状態において、駆動信号生成回路225の出力信号(DRV)がタイミングTD2にて“0”から“1”に変化するよう、図14のサンプルホールド回路20を変形すれば良い。
ドライバIC600の各構成要素は半導体集積回路の形態で形成され、当該半導体集積回路を、樹脂にて構成された筐体(パッケージ)内に封入することで半導体装置が構成される。但し、複数のディスクリート部品を用いてドライバIC600内の回路と同等の回路を構成するようにしても良い。
また、ブリッジ出力回路BB単体を半導体集積回路の形態で形成し、当該半導体集積回路を、樹脂にて構成された筐体(パッケージ)内に封入することで半導体装置を構成するようにいても良い。
ブリッジ出力回路BBの負荷LDとしてコイルを含む誘導性負荷が考えられるが、任意の負荷LDに対しソース状態又はシンク状態で電流を流す任意のブリッジ出力回路について本発明を適用することができる。
ブリッジ出力回路BBがソース状態にて駆動されることが分かっている場合には、第3実施例にて示したソース状態であるか否かの判定及びシンク状態であるか否かの判定は不要であり、単に第1実施例に係るブリッジ出力回路BBを用いて負荷LDを駆動すれば良い。同様に、ブリッジ出力回路BBがシンク状態にて駆動されることが分かっている場合には、単に第2実施例に係るブリッジ出力回路BBを用いて負荷LDを駆動すれば良い。
トランジスタTrH及びTrLから成るハーフブリッジ回路において、トランジスタTrHのドレインは第1電源端子に接続され、トランジススタTrLのソースは第2電源端子に接続されることになるが、第1電源端子及び第2電源端子は固定された電位を有する端子であれば任意である。但し、第1電源端子における電位は第2電源端子における電位よりも高い。
論理値を示す任意の信号又は電圧に関して、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係を逆にしても良い(即ち論理値“1”にハイレベルを割り当てるのかローレベルを割り当てるのかは任意であって良い)。
トランジスタTrHをPチャネル型のMOSFETにて構成するようにしても良く、この場合には、上述のスイッチング制御が実現されるように、トランジスタTrHのゲートに供給される電圧レベルが上述のものから変形される。トランジスタTrLをPチャネル型のMOSFETにすることも可能ではある。
トランジスタTrH及びTrLは電圧制御型のトランジスタであれば任意の種類のトランジスタであって良い。図7のトランジスタ111及び112並びに図14のトランジスタ211及び212についても同様である。それら以外の上述の各トランジスタは、任意の種類のトランジスタであって良い。例えば、MOSFETとして上述されたトランジスタを、接合型FET、IGBT(Insulated Gate Bipolar Transistor)又はバイポーラトランジスタに置き換えることも可能である。任意のトランジスタは第1電極、第2電極及び制御電極を有する。FETにおいては、第1及び第2電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートである。IGBTにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートである。IGBTに属さないバイポーラトランジスタにおいては、第1及び第2電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がベースである。
<<本発明の考察>>
上述の実施形態にて具体化された本発明について考察する。
本発明に係る一側面に係るブリッジ出力回路WAは、矩形波状の入力信号(SIN)の供給を受けて前記入力信号に応じた出力電圧(VOUT)を出力端子に接続された負荷に供給するブリッジ出力回路において、所定の電源電圧が加わる第1電源端子と前記出力端子との間に設けられた電圧制御型の第1トランジスタ(TrH)と、前記出力端子と、前記第1電源端子よりも低い電位を有する第2電源端子との間に設けられた電圧制御型の第2トランジスタ(TrL)と、前記第1トランジスタのゲート電圧に基づき前記第1トランジスタがオフ状態であるか否かを検出する第1オフ検出回路(31)と、前記第2トランジスタのゲート電圧に基づき前記第2トランジスタがオフ状態であるか否かを検出する第2オフ検出回路(34)と、前記第1トランジスタ及び前記第2トランジスタ間の接続ノードから前記出力端子を介して前記負荷に向かう向きに電流が流れるソース状態において、前記入力信号、前記第1オフ検出回路の検出結果及び前記第2オフ検出回路の検出結果に基づき、前記入力信号での第1信号変化(0→1)に応答して前記第2トランジスタをターンオフさせてから前記第1トランジスタをターンオンさせる第1ソース用遷移動作(図11(b)の1161~1163を含む期間に対応)を行った後、前記入力信号での第2信号変化(1→0)に応答して前記第1トランジスタをターンオフさせてから前記第2トランジスタをターンオンさせる第2ソース用遷移動作(図11(b)の1166~1167を含む期間に対応)を行う出力制御回路と、を備え、前記出力制御回路は、前記第1ソース用遷移動作の過程で前記第1トランジスタ及び前記第2トランジスタが共にオフ状態となるデッドタイムの長さに応じたアナログ信号を取得し、その後、前記入力信号に前記第2信号変化があったとき、取得した前記アナログ信号に基づく時間の経過を待ってから前記第2ソース用遷移動作を開始することを特徴とする。
具体的には例えば、ブリッジ出力回路WAは、前記第1ソース用遷移動作において、前記第2トランジスタがオフ状態であることが検出された後(TA2)、前記第1トランジスタをターンオンさせるために前記第1トランジスタのゲートに電流を供給するオン用電流供給回路(IHon)と、前記出力電圧を所定の対比用電圧(Vth2)と比較する電圧比較回路(33)と、を更に備えており、前記出力制御回路は、前記電圧比較回路の比較結果を示す比較結果信号(SNS_Vth2)を用い、前記オン用電流供給回路による電流の供給開始タイミング(TA2)から前記出力電圧が前記対比用電圧に達するタイミング(TA3)までの時間に応じた信号を前記アナログ信号として取得すると良い。
更に具体的には例えばブリッジ出力回路WAにおいて、前記出力制御回路は、前記アナログ信号を取得するためのコンデンサを有し、前記オン用電流供給回路(IHon)による電流の供給開始タイミング(TA2)から前記出力電圧が前記対比用電圧に達するタイミング(TA3)まで前記コンデンサに対し第1定電流(IP1)を流すことで前記コンデンサの端子電圧(VSHP)を初期電圧(VTH)から変化させ、この変化分を前記アナログ信号として保持した後、前記入力信号に前記第2信号変化(1→0)があったタイミング(TB1)から前記第1定電流とは逆向きの第2定電流(IP2)を前記コンデンサに流し、前記コンデンサの端子電圧が前記初期電圧に戻ることを受けて前記第2ソース用遷移動作を開始すると良い。
本発明に係る一側面に係るブリッジ出力回路WBは、矩形波状の入力信号(SIN)の供給を受けて前記入力信号に応じた出力電圧(VOUT)を出力端子に接続された負荷に供給するブリッジ出力回路において、所定の電源電圧が加わる第1電源端子と前記出力端子との間に設けられた電圧制御型の第1トランジスタ(TrH)と、前記出力端子と、前記第1電源端子よりも低い電位を有する第2電源端子との間に設けられた電圧制御型の第2トランジスタ(TrL)と、前記第1トランジスタのゲート電圧に基づき前記第1トランジスタがオフ状態であるか否かを検出する第1オフ検出回路(31)と、前記第2トランジスタのゲート電圧に基づき前記第2トランジスタがオフ状態であるか否かを検出する第2オフ検出回路(34)と、前記負荷から前記出力端子を介して前記接続ノードに向かう向きに電流が流れるシンク状態において、前記入力信号、前記第1オフ検出回路の検出結果及び前記第2オフ検出回路の検出結果に基づき、前記入力信号での第1信号変化(1→0)に応答して前記第1トランジスタをターンオフさせてから前記第2トランジスタをターンオンさせる第1シンク用遷移動作(図17(b)の1261~1263を含む期間に対応)を行った後、前記入力信号での第2信号変化(0→1)に応答して前記第2トランジスタをターンオフさせてから前記第1トランジスタをターンオンさせる第2シンク用遷移動作(図17(b)の1266~1267を含む期間に対応)を行う出力制御回路と、を備え、前記出力制御回路は、前記第1シンク用遷移動作の過程で前記第1トランジスタ及び前記第2トランジスタが共にオフ状態となるデッドタイムの長さに応じたアナログ信号を取得し、その後、前記入力信号に前記第2信号変化があったとき、取得した前記アナログ信号に基づく時間の経過を待ってから前記第2シンク用遷移動作を開始することを特徴とする。
具体的には例えば、ブリッジ出力回路WBは、前記第1シンク用遷移動作において、前記第1トランジスタがオフ状態であることが検出された後(TC2)、前記第2トランジスタをターンオンさせるために前記第2トランジスタのゲートに電流を供給するオン用電流供給回路(ILon)と、前記出力電圧を所定の対比用電圧(VPWR-Vth3)と比較する電圧比較回路(35)と、を更に備え、前記出力制御回路は、前記電圧比較回路の比較結果を示す比較結果信号(SNS_(VPWR-Vth3))を用い、前記オン用電流供給回路による電流の供給開始タイミング(TC2)から前記出力電圧が前記対比用電圧を下回るタイミング(TC3)までの時間に応じた信号を前記アナログ信号として取得すると良い。
更に具体的には例えばブリッジ出力回路WBにおいて、前記出力制御回路は、前記アナログ信号を取得するためのコンデンサを有し、前記オン用電流供給回路(ILon)による電流の供給開始タイミング(TC2)から前記出力電圧が前記対比用電圧を下回るタイミング(TC3)まで前記コンデンサに対し第1定電流(IQ1)を流すことで前記コンデンサの端子電圧(VSHQ)を初期電圧(VTH)から変化させ、この変化分を前記アナログ信号として保持した後、前記入力信号に前記第2信号変化(0→1)があったタイミング(TD1)から前記第1定電流とは逆向きの第2定電流(IQ2)を前記コンデンサに流し、前記コンデンサの端子電圧が前記初期電圧に戻ることを受けて前記第2シンク用遷移動作を開始すると良い。
本発明に係る一側面に係るブリッジ出力回路WCは、矩形波状の入力信号(SIN)の供給を受けて前記入力信号に応じた出力電圧を出力端子に接続された負荷に供給するブリッジ出力回路において、所定の電源電圧が加わる第1電源端子と前記出力端子との間に設けられた電圧制御型の第1トランジスタと、前記出力端子と、前記第1電源端子よりも低い電位を有する第2電源端子との間に設けられた電圧制御型の第2トランジスタと、前記第1トランジスタのゲート電圧に基づき前記第1トランジスタがオフ状態であるか否かを検出する第1オフ検出回路と、前記第2トランジスタのゲート電圧に基づき前記第2トランジスタがオフ状態であるか否かを検出する第2オフ検出回路と、前記出力電圧を複数の対比用電圧(Vth2、VPWR-Vth3)と比較する電圧比較回路(33、35)と、前記入力信号、前記第1オフ検出回路の検出結果及び前記第2オフ検出回路の検出結果に基づき、前記第1トランジスタ及び前記第2トランジスタのオン/オフ状態を制御する出力制御回路と、を備え、前記出力制御回路は、
前記第1トランジスタ及び前記第2トランジスタ間の接続ノードから前記出力端子を介して前記負荷に向かう向きに電流が流れるソース状態において、前記入力信号での第1信号変化(0→1)に応答して前記第2トランジスタをターンオフさせてから前記第1トランジスタをターンオンさせる第1ソース用遷移動作(図11(b)の1161~1163)を含む期間に対応)を行った後、前記入力信号での第2信号変化(1→0)に応答して前記第1トランジスタをターンオフさせてから前記第2トランジスタをターンオンさせる第2ソース用遷移動作(図11(b)の1166~1167を含む期間に対応)を行い、
前記負荷から前記出力端子を介して前記接続ノードに向かう向きに電流が流れるシンク状態において、前記入力信号での前記第2信号変化(1→0)に応答して前記第1トランジスタをターンオフさせてから前記第2トランジスタをターンオンさせる第1シンク用遷移動作(図17(b)の1261~1263を含む期間に対応)を行った後、前記入力信号での前記第1信号変化(0→1)に応答して前記第2トランジスタをターンオフさせてから前記第1トランジスタをターンオンさせる第2シンク用遷移動作(図17(b)の1266~1267を含む期間に対応)を行い、
前記出力制御回路には、前記第1オフ検出回路の検出結果、前記第2オフ検出回路の検出結果及び前記電圧比較回路の比較結果に基づき、前記ソース状態であるか否か及び前記シンク状態であるか否かを判定する判定回路(51、52)が設けられ、
前記判定回路により前記ソース状態であると判定される状況において、前記出力制御回路は、前記第1ソース用遷移動作の過程で前記第1トランジスタ及び前記第2トランジスタが共にオフ状態となるデッドタイムの長さに応じた第1アナログ信号を取得し、その後、前記入力信号に前記第2信号変化(1→0)があったとき、取得した前記第1アナログ信号に基づく時間の経過を待ってから前記第2ソース用遷移動作を開始し、
前記判定回路により前記シンク状態であると判定される状況において、前記出力制御回路は、前記第1シンク用遷移動作の過程で前記第1トランジスタ及び前記第2トランジスタが共にオフ状態となるデッドタイムの長さに応じた第2アナログ信号を取得し、その後、前記入力信号に前記第1信号変化(0→1)があったとき、取得した前記第2アナログ信号に基づく時間の経過を待ってから前記第2シンク用遷移動作を開始することを特徴とする。
具体的には例えば、ブリッジ出力回路WCは、前記第1トランジスタをターンオンさせる際に前記第1トランジスタのゲートに電流を供給する第1オン用電流供給回路(IHon)と、前記第2トランジスタをターンオンさせる際に前記第2トランジスタのゲートに電流を供給する第2オン用電流供給回路(ILon)と、を更に備え、前記電圧比較回路は、前記出力電圧を所定の第1対比用電圧(Vth2)と比較する第1電圧比較回路(33)と、前記出力電圧を前記第1対比用電圧よりも高い所定の第2対比用電圧(VPWR-Vth3)と比較する第2電圧比較回路(35)と、を有し、
前記出力制御回路は、前記第1ソース用遷移動作の過程において、前記第1電圧比較回路の比較結果を示す比較結果信号(SNS_Vth2)を用い、前記第1オン用電流供給回路(IHon)による電流の供給開始タイミング(TA2)から前記出力電圧が前記第1対比用電圧に達するタイミング(TA3)までの時間に応じた信号を前記第1アナログ信号として取得する第1アナログ信号取得回路(10、10A)と、前記第1シンク用遷移動作の過程において、前記第2電圧比較回路の比較結果を示す比較結果信号(SNS_(VPWR-Vth3))を用い、前記第2オン用電流供給回路(ILon)による電流の供給開始タイミング(TC2)から前記出力電圧が前記第2対比用電圧を下回るタイミング(TC3)までの時間に応じた信号を前記第2アナログ信号として取得する第2アナログ信号取得回路(20、20A)と、を有し、
前記判定回路により前記ソース状態であると判定される状況において、前記第1ソース用遷移動作を行った後、前記入力信号に前記第2信号変化(1→0)があったとき、前記第1アナログ信号に基づく時間の経過を待ってから前記第2ソース用遷移動作を開始し、
前記判定回路により前記シンク状態であると判定される状況において、前記第1シンク用遷移動作を行った後、前記入力信号に前記第1信号変化(0→1)があったとき、前記第2アナログ信号に基づく時間の経過を待ってから前記第2シンク用遷移動作を開始すると良い。
更に具体的には例えばブリッジ出力回路WCにおいて、
前記第1アナログ信号取得回路は、前記第1アナログ信号を取得するための第1コンデンサを有し、前記第1オン用電流供給回路による電流の供給開始タイミング(TA2)から前記出力電圧が前記第1対比用電圧に達するタイミング(TA3)まで前記第1コンデンサに対し第1定電流(IP1)を流すことで前記第1コンデンサの端子電圧(VSHP)を第1初期電圧(VTH)から変化させ、この変化分を前記第1アナログ信号として保持し、前記出力制御回路は、前記判定回路により前記ソース状態であると判定される状況において、前記第1ソース用遷移動作を行った後、前記入力信号に前記第2信号変化(1→0)があったタイミング(TB1)から前記第1定電流とは逆向きの第2定電流(IP2)を前記第1コンデンサに流し、前記第1コンデンサの端子電圧が前記第1初期電圧に戻ることを受けて前記第2ソース用遷移動作を開始し、
前記第2アナログ信号取得回路は、前記第2アナログ信号を取得するための第2コンデンサを有し、前記第2オン用電流供給回路による電流の供給開始タイミング(TC2)から前記出力電圧が前記第2対比用電圧を下回るタイミング(TC3)まで前記第2コンデンサに対し第3定電流(IQ1)を流すことで前記第2コンデンサの端子電圧(VSHQ)を第2初期電圧(VTH)から変化させ、この変化分を前記第2アナログ信号として保持し、前記出力制御回路は、前記判定回路により前記シンク状態であると判定される状況において、前記第1シンク用遷移動作を行った後、前記入力信号に前記第1信号変化(0→1)があったタイミング(TD1)から前記第3定電流とは逆向きの第4定電流(IQ2)を前記第2コンデンサに流し、前記第2コンデンサの端子電圧が前記第2初期電圧に戻ることを受けて前記第2シンク用遷移動作を開始すると良い。
ブリッジ出力回路WA、WB及びWCによれば、入力信号にて指定される出力デューティと実際の出力デューティとのずれを低く抑えることが可能となる。
本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。