JP7318335B2 - 集積回路、半導体装置 - Google Patents
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Description
<<パワーモジュール10の概要>>
図1は、本発明の一実施形態であるパワーモジュール10の構成を示す図である。パワーモジュール10は、電力変換用のパワー半導体及び駆動回路を含み、例えばインダクタ11を駆動する半導体装置であり、ハーフブリッジ回路20、HVIC21、LVIC22、端子IN1,IN2,COM,P,U,Nを含む。
ここで、図2、図3を参照しつつ、FWD32の逆バイアス電圧の変化について説明する。なお、本実施形態では、上アームのFWD32のアノード電極を基準としたカソード電極の電圧、つまり、端子Pの電圧から、端子Uの電圧を減算した電圧を“電圧VR”とする。このため、電圧VRが、“正”の電圧となると、FWD32には、逆バイアス電圧が印加されることになる。
図6は、LVIC22の構成の一例を示す図である。LVIC22は、FWD32の逆バイアスの電圧VRが急峻になるのを防ぎつつ、駆動信号Vdr2に基づいて、IGBT31をオン、オフする集積回路であり、フィルタ50、検出回路51、及び駆動回路52を含んで構成される。
図7は、検出回路51の構成の一例を示す図である。検出回路51は、駆動信号Vdr2に基づいて、電圧Vaをサンプリングして保持するサンプルホールド回路であり、遅延回路60、エッジ検出回路61、スイッチ62、コンデンサ63、及びユニティゲインバッファ64を含んで構成される。
駆動回路52は、IGBT31をオンする際には、インダクタ電流ILの大きさに応じた“ソース流Is”(後述)でIGBT31のゲート容量を充電し、IGBT31をオフする際には所定の電圧をIGBT31のゲート電極に印加する回路である。つまり、駆動回路52は、IGBT31をオンする際は、IGBT31を電流で駆動し、IGBT31をオフする際は、IGBT31を電圧で駆動する。なお、IGBT31のゲート電極は、「制御電極」に相当し、IGBT31のゲート容量は、「第2スイッチング素子のゲート容量」に相当する。
図9は、IGBT31が“オン”される際の主要なノードの波形の一例を示す図である。なお、図8において、“破線”は、LVIC22の代わりに、図4で示したLVIC25が用いられ、IGBT31が“オン”された際の波形の一例であり、“実線”は、LVIC22によりIGBT31が“オン”された際の波形の一例である。
まず、IGBT30,31がともに“オフ”された状態から、一般的な電圧駆動型のLVIC25が、時刻t40にIGBT31を“オン”した際の主要なノードの波形(ここでは、“破線”の波形)を説明する。
つぎに、IGBT30,31がともに“オフ”された状態から、LVIC22が、時刻t51にIGBT31を“オン” した際の主要なノードの波形(ここでは、“実線”の波形)を説明する。
図10は、インダクタ電流ILと、電圧VRの変化率との関係を示す図である。なお、図10の“実線”は、LVIC22がIGBT31を“オン”した際の一例であり、“破線”は、LVIC25がIGBT31を“オン”した際の一例である。
==設定回路の他の実施例==
図11は、設定回路70bの一例を示す図である。設定回路70bも、設定回路70aと同様に、検出回路51の検出結果に基づいて、電流生成回路71が生成するソース電流Isの電流値を設定する回路である。具体的には、設定回路70bは、検出回路51でサンプリングされ、保持された電圧Vbと、次のサンプリング期間の電圧Vaとを比較し、比較結果に基づいてソース電流Isを変化させる。
図12は、パワーモジュール200の一例を示す図である。パワーモジュール200では、図1のパワーモジュール10のIGBT31の代わりに、IGBT35を用い、抵抗13の代わりに、抵抗36を用いている。なお、図1と、図12とでは、同じ符号が付されたブロックは同じである。
図13は、パワーモジュール210の一例を示す図である。パワーモジュール210は、三相モータ220を駆動する半導体装置であり、電力変換用のブリッジ回路300、HVIC301~303、LVIC304、端子HU,HV,HW,LU,LV,LW,P,U,V,W,NU,NV,NWを含む。
以上、本実施形態のパワーモジュール10,200,210について説明した。一般に、インダクタ電流ILが減少すると、上アームのFWD32の逆バイアスの電圧VRの変化は急激になる。しかしながら、駆動回路52は、インダクタ電流ILの大きさに応じて、IGBT31のゲート容量を充電する電流の大きさを制御する。具体的には、駆動回路52は、インダクタ電流ILの減少に応じて、ソース電流Isを小さくするため、IGBT31のゲート容量が充電される期間は長くなる。この結果、駆動回路52は、インダクタ電流ILが大きい場合よりも長い期間(例えば、図9の時刻t52~t53)をかけて、IGBT31をオンする。したがって、インダクタ電流ILが減少した場合であっても、電圧VRが急激に変化することを防ぐことができ、ノイズの抑制が可能となる。
11 インダクタ
12,63,221 コンデンサ
13,36,120~122,Ru,Rv,Rw 抵抗
20 ハーフブリッジ回路
21,301~303 HVIC
22,25,304 LVIC
30,31,35,400~405 IGBT
32,33,410~415 FWD
50 フィルタ
51 検出回路
52 駆動回路
60 遅延回路
61,150 エッジ検出回路
62,72,110~112,SW1,SW2 スイッチ
64 ユニティゲインバッファ
70 設定回路
71 電流生成回路
73 NMOSトランジスタ
100 電流源
101~104 PNPトランジスタ
151 コンパレータ
152 Dフリップフロップ
153 カウンタ
220 三相モータ
300 ブリッジ回路
Claims (6)
- 直列接続される電源側の第1スイッチング素子及び接地側の第2スイッチング素子と、前記第1スイッチング素子に並列接続される第1還流ダイオードと、前記第2スイッチング素子に並列接続される第2還流ダイオードとを、含み、前記第1スイッチング素子に並列接続される負荷を駆動するスイッチ回路の前記第2スイッチング素子をスイッチングする集積回路であって、
前記第2スイッチング素子がオンの際に、前記スイッチ回路の負荷に流れる負荷電流を検出する検出回路と、
駆動信号が一方の論理レベルの時、前記負荷電流の大きさに応じて前記第2スイッチング素子のゲート容量を充電する電流の大きさを制御し、前記駆動信号が他方の論理レベルの時、前記第2スイッチング素子をオフする駆動回路と、
を含み、
前記検出回路は、
前記負荷電流に応じた電圧を、第1タイミングでサンプリングして保持するサンプルホールド回路であり、
前記駆動回路は、
前記負荷電流に応じた第1電圧と、前記サンプルホールド回路に保持された第2電圧との大小を比較する比較回路と、
前記比較回路の比較結果を、第2タイミングで保持する保持回路と、
前記第1電圧が前記第2電圧より大きいことを示す前記比較結果が前記保持回路に保持される際に大きくなり、前記第1電圧が前記第2電圧より小さいことを示す前記比較結果が前記保持回路に保持される際に小さくなるソース電流を生成する電流生成回路と、
前記駆動信号が前記一方の論理レベルの時、前記ソース電流を前記第2スイッチング素子の制御電極に供給するスイッチと、
を含むこと、
を特徴とする集積回路。 - 請求項1に記載の集積回路であって、
前記駆動信号が前記他方の論理レベルになると、前記第2スイッチング素子の制御電極に接地電圧を印加する第2スイッチを含むこと、
を特徴とする集積回路。 - 請求項1又は請求項2に記載の集積回路であって、
前記負荷電流に応じた電圧のノイズを抑制して前記検出回路に出力するフィルタを更に含むこと、
を特徴とする集積回路。 - 請求項1~3の何れか一項に記載の集積回路であって、
前記第1スイッチング素子及び前記第2スイッチング素子の夫々は、絶縁ゲート型バイボーラトランジスタであること、
を特徴とする集積回路。 - 請求項1~3の何れか一項に記載の集積回路であって、
前記第1スイッチング素子及び前記第2スイッチング素子の夫々は、MOSトランジスタであり、
前記第1還流ダイオード及び前記第2還流ダイオードの夫々は、前記MOSトランジスタのボディダイオードであること、
を特徴とする集積回路。 - 直列接続される電源側の第1スイッチング素子及び接地側の第2スイッチング素子と、前記第1スイッチング素子に並列接続される第1還流ダイオードと、前記第2スイッチング素子に並列接続される第2還流ダイオードとを、含み、前記第1スイッチング素子に並列接続される負荷を駆動するスイッチ回路と、
前記スイッチ回路の前記第2スイッチング素子をスイッチングする集積回路と、を含む半導体装置であって、
前記集積回路は、
前記第2スイッチング素子がオンの際に、前記スイッチ回路の負荷に流れる負荷電流を検出する検出回路と、
駆動信号が一方の論理レベルの時、前記負荷電流の大きさに応じて前記第2スイッチング素子のゲート容量を充電する電流の大きさを制御し、前記駆動信号が他方の論理レベルの時、前記第2スイッチング素子をオフする駆動回路と、
を含み、
前記検出回路は、
前記負荷電流に応じた電圧を、第1タイミングでサンプリングして保持するサンプルホールド回路であり、
前記駆動回路は、
前記負荷電流に応じた第1電圧と、前記サンプルホールド回路に保持された第2電圧との大小を比較する比較回路と、
前記比較回路の比較結果を、第2タイミングで保持する保持回路と、
前記第1電圧が前記第2電圧より大きいことを示す前記比較結果が前記保持回路に保持される際に大きくなり、前記第1電圧が前記第2電圧より小さいことを示す前記比較結果が前記保持回路に保持される際に小さくなるソース電流を生成する電流生成回路と、
前記駆動信号が前記一方の論理レベルの時、前記ソース電流を前記第2スイッチング素子の制御電極に供給するスイッチと、
を含むこと、
を特徴とする半導体装置。
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