JP7178121B2 - 半導体デバイスの製造方法、及びその使用 - Google Patents
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Description
いくつかの実施例では、以下のステップを含む半導体デバイスの製造方法を提供し、
半導体デバイスの製造方法であって、
エッチング変換層がその間に設けられた、積層して設けられる2つの半導体層を含む半導体材料層を製作するステップと、
そのうち一方の半導体層の所定領域内の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、半導体材料層内にミゾ構造を形成するステップと、を含む。
第1半導体層及び第2半導体層で形成され且つ内部に二次元電子ガスが形成されたヘテロ接合を主に含む半導体材料層を製作するステップと、
前記半導体材料層と嵌合するソース、ドレイン及びゲートを製作するステップと、を含む半導体デバイスの製造方法をさらに提供し、
さらに、前記製造方法は、
第1半導体層上に第3半導体層、第4半導体層を順に成長させることにより、第2半導体層を形成し、第3半導体層と第4半導体層との間にエッチング変換層を設けるステップと、
ゲート、ソース、ドレインのうちの少なくとも1つに対応する所定領域内の前記第4半導体層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、ゲート、ソース、ドレインのうちの少なくとも1つと嵌合するミゾ構造を少なくとも第2半導体層内に形成するステップと、をさらに含む。
エッチング変換層がその間に設けられた、積層して設けられる2つの半導体層を含む半導体材料層を製作するステップと、
そのうち一方の半導体層の所定領域内の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、半導体材料層内にミゾ構造を形成するステップと、を含む。
前記所定領域内のエッチング変換層の部分を熱処理によって熱分解して完全に除去し、他方の半導体層の表面で熱分解を終了させることにより、半導体材料層内にミゾ構造を正確に形成するステップを含む。
第1半導体層及び第2半導体層で形成され且つ内部に二次元電子ガスが形成されたヘテロ接合を主に含む半導体材料層を製作するステップと、
前記半導体材料層と嵌合するソース、ドレイン及びゲートを製作するステップと、を含み、
前記製造方法は、
第1半導体層上に第3半導体層、第4半導体層を順に成長させることにより、第2半導体層を形成し、第3半導体層と第4半導体層との間にエッチング変換層を設けるステップと、
ゲート、ソース、ドレインのうちの少なくとも1つに対応する所定領域内の前記第4半導体層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって熱分解して完全に除去し、第3半導体層で熱分解を終了させることにより、ゲート、ソース、ドレインのうちの少なくとも1つと嵌合するミゾ構造を少なくとも第2半導体層内に形成するステップと、をさらに含む、ことを特徴とする。
ソース、ドレイン、ゲートに対応する領域内の前記半導体材料層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、ソース、ドレイン、ゲートに対応する領域内の前記エッチング変換層の部分を熱処理によって完全に除去することにより、それぞれソース、ドレイン、ゲートと嵌合するミゾ構造を第2半導体層内に形成するステップと、
前記誘電体層がソース、ドレイン、ゲートと嵌合する前記ミゾ構造の溝壁を少なくとも連続的に被覆するように、誘電体層を前記半導体材料層上に覆設するステップと、
ソース、ドレインが通過可能な窓を前記誘電体層に開設するステップと、
ソース、ドレイン及びゲートを製作するステップと、をさらに含むようにしてもよい。
ゲートに対応する領域内の前記半導体材料層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、ゲートに対応する領域内の前記エッチング変換層の部分を熱処理によって熱分解して完全に除去し、第3半導体層で熱分解を終了させることにより、ゲートと嵌合するミゾ構造を第2半導体層内に形成するステップと、
第5半導体層の一部がゲートと嵌合する前記ミゾ構造に充填されるように、前記半導体材料層上に第5半導体層を成長させて形成するステップと、
前記第5半導体層の残りの部分を除去し、ゲートと嵌合する領域内の前記第5半導体層の部分を残すステップと、
前記半導体材料層上に連続的な不活性化層を覆設するステップと、
ソース、ドレイン、ゲートが通過可能な窓を前記不活性化層に開設するステップと、
前記不活性化層に開設された、ソース、ドレインが通過可能な窓から、前記半導体材料層をエッチング変換層に到達する又は入るまでエッチングし、その後、ソース、ドレインに対応する領域内の前記エッチング変換層の部分を熱処理によって熱分解して完全に除去し、第3半導体層で熱分解を終了させることにより、それぞれソース、ドレインと嵌合するミゾ構造を第2半導体層内に形成するステップと、
ソース、ドレイン及びゲートを製作するステップと、をさらに含むようにしてもよい。
該実施例によるMIS構造に基づくエンハンスメント型HEMTの製造方法は、以下のステップを含む。
1)複合バリア層ヘテロ接合に基づくHEMTをMOCVDエピタキシャル成長させる。そのうち、上バリア層は、厚さ約35nmのAl0.2Ga0.8Nであり、エッチング変換層は、厚さ約10nmのGaNであり、下バリア層は、厚さ約2~4nmのAl0.3Ga0.7Nであり、GaNキャップ層は、約2nmであり、AlN挿入層は、約1nmであり、GaNチャネル層は、50~200nmである。HEMTエピタキシャル構造は、図5に示される。
該実施例によるp型ゲート構造に基づくエンハンスメント型HEMTの製造方法は、以下のステップを含む。
1)複合バリア層ヘテロ接合に基づくHEMTをMOCVDエピタキシャル成長させる。そのうち、上バリア層は、厚さ約35nmのAl0.2Ga0.8Nであり、エッチング変換層は、厚さ約10nmのGaNであり、下バリア層は、厚さ約15nmのAl0.25Ga0.75Nであり、GaNキャップ層は、約2nmであり、AlN挿入層は、約1nmであり、GaNチャネル層は、50~200nmである。HEMTエピタキシャル構造は、図13に示される。
[付記1]
エッチング変換層がその間に設けられた、積層して設けられる2つの半導体層を含む半導体材料層を製作するステップと、
そのうち一方の半導体層の所定領域内の部分をエッチング変換層に到達するか又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、半導体材料層内にミゾ構造を形成するステップと、を含む、半導体デバイスの製造方法。
具体的には、前記所定領域内のエッチング変換層の部分を熱処理によって熱分解して完全に除去し、他方の半導体層の表面で熱分解を終了させることにより、半導体材料層内にミゾ構造を正確に形成するステップを含む、ことを特徴とする付記1に記載の製造方法。
第1半導体層及び第2半導体層で形成され且つ内部に二次元電子ガスが形成されたヘテロ接合を主に含む半導体材料層を製作するステップと、
前記半導体材料層と嵌合するソース、ドレイン及びゲートを製作するステップと、を含む半導体デバイスの製造方法であって
第1半導体層上に第3半導体層、第4半導体層を順に成長させることにより、第2半導体層を形成し、第3半導体層と第4半導体層との間にエッチング変換層を設けるステップと、
ゲート、ソース、ドレインのうちの少なくとも1つに対応する所定領域内の前記第4半導体層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、ゲート、ソース、ドレインのうちの少なくとも1つと嵌合するミゾ構造を少なくとも第2半導体層内に形成するステップと、をさらに含む、ことを特徴とする半導体デバイスの製造方法。
ゲートと嵌合するミゾ構造を前記第2半導体層内に形成した後、少なくともゲートと嵌合する前記ミゾ構造の内側壁に誘電体層を覆設し、その後、ゲートと第3半導体との間に誘電体層が介在しているようにゲートを製作するステップをさらに含む、ことを特徴とする付記3に記載の製造方法。
ソース、ドレイン、ゲートに対応する領域内の前記半導体材料層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、ソース、ドレイン、ゲートに対応する領域内の前記エッチング変換層の部分を熱処理によって完全に除去することにより、それぞれソース、ドレイン、ゲートと嵌合するミゾ構造を第2半導体層内に形成するステップと、
ソース、ドレイン、ゲートと嵌合する前記ミゾ構造の溝壁を少なくとも連続的に被覆するように、誘電体層を前記半導体材料層上に覆設するステップと、
ソース、ドレインが通過可能な窓を前記誘電体層に開設するステップと、
ソース、ドレイン及びゲートを製作するステップと、をさらに含む、ことを特徴とする付記4に記載の製造方法。
ゲートと嵌合する前記ミゾ構造を形成した後、前記半導体材料層上に第5半導体層を直接二次エピタキシャル成長させて形成するステップをさらに含む、ことを特徴とする付記3に記載の製造方法。
ゲートと嵌合する前記ミゾ構造を形成した後、少なくともゲートと嵌合する前記ミゾ構造内に、前記ヘテロ接合内のゲート下領域に位置する二次元電子ガスを消耗し尽くすことができる第5半導体層を成長させ、その後、ゲートと第3半導体層との間に第5半導体層が介在しているようにゲートを製作するステップをさらに含む、ことを特徴とする付記6に記載の製造方法。
ゲートに対応する領域内の前記半導体材料層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、ゲートに対応する領域内の前記エッチング変換層の部分を熱処理によって熱分解して完全に除去し、第3半導体層で熱分解を終了させることにより、ゲートと嵌合するミゾ構造を第2半導体層内に形成するステップと、
第5半導体層の一部がゲートと嵌合する前記ミゾ構造に充填されるように、前記半導体材料層上に第5半導体層を成長させて形成するステップと、
前記第5半導体層の残りの部分を除去し、ゲートと嵌合する領域内の前記第5半導体層の部分を残すステップと、
前記半導体材料層上に連続的な不活性化層を覆設するステップと、
ソース、ドレイン、ゲートが通過可能な窓を前記不活性化層に開設するステップと、
前記不活性化層に開設された、ソース、ドレインが通過可能な窓から、前記半導体材料層をエッチング変換層に到達する又は入るまでエッチングし、その後、ソース、ドレインに対応する領域内の前記エッチング変換層の部分を熱処理によって熱分解して完全に除去し、第3半導体層で熱分解を終了させることにより、それぞれソース、ドレインと嵌合するミゾ構造を第2半導体層内に形成するステップと、
ソース、ドレイン及びゲートを製作するステップと、をさらに含むことを特徴とする付記7に記載の製造方法。
ソース、ドレイン及び第3半導体層にオーミックコンタクトを形成させるステップをさらに含む、ことを特徴とする付記3乃至8のいずれか1つに記載の製造方法。
前記半導体材料層は、第4半導体層上に形成されるキャップ層をさらに含む、ことを特徴とする付記3乃至8のいずれか1つに記載の製造方法。
付記1乃至10のいずれか1つに記載の方法で製造される半導体デバイス。
トレンチゲート構造を含むデバイスの製造における、付記1乃至10のいずれか1つに記載の方法の使用。
付記11に記載の半導体デバイスを備える、ことを特徴とするデバイス。
MIS構造、p-GaNゲートに基づくエンハンスメント型HEMTデバイス、ディプリーション型HEMTとエンハンスメント型HEMTのモノリシック集積デバイス、ハイブリッド陽極に基づくMIS型ダイオード、p-GaNゲートに基づくダイオード、垂直構造ダイオード、ジャンクションダバリアショットキーダイオード、エンハンスメント型RF/ミリ波デバイス、垂直型Trench MOSFET又は水平型Trench MOSFETを含み、前記垂直構造ダイオードは、好ましくはショットキーダイオード又はp-nダイオードである、ことを特徴とする付記13に記載のデバイス。
Claims (8)
- 第1半導体層及び第2半導体層で形成され且つ内部に二次元電子ガスが形成されたヘテロ接合を主に含む半導体材料層を製作するステップと、
前記半導体材料層と嵌合するソース、ドレイン及びゲートを製作するステップと、を含む半導体デバイスの製造方法であって、
第1半導体層上に第3半導体層、第4半導体層を順に成長させることにより、第2半導体層を形成し、第3半導体層と第4半導体層との間にエッチング変換層を設けるステップと、
ゲート、ソース、ドレインのうちの少なくとも1つに対応する所定領域内の前記第4半導体層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、ゲート、ソース、ドレインのうちの少なくとも1つと嵌合するミゾ構造を少なくとも第2半導体層内に形成するステップと、をさらに含み、
ゲートと嵌合するミゾ構造を前記第2半導体層内に形成した後、少なくともゲートと嵌合する前記ミゾ構造の内側壁に誘電体層を覆設し、その後、ゲートと第3半導体との間に誘電体層が介在しているようにゲートを製作するステップをさらに含み、
前記熱処理は、雰囲気がN2/NH3混合雰囲気、温度範囲が500~1200℃、熱処理時間が1~15minであり、
前記エッチング変換層は厚さ10nmのGaNからなり、前記第3半導体層は、厚さ2~4nmのAl 0.3 Ga 0.7 Nからなり、
前記熱処理後におけるゲートと嵌合する前記ミゾ構造の溝深さの差Δが1.5nmである、
ことを特徴とする半導体デバイスの製造方法。 - ソース、ドレイン、ゲートに対応する領域内の前記半導体材料層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、ソース、ドレイン、ゲートに対応する領域内の前記エッチング変換層の部分を熱処理によって完全に除去することにより、それぞれソース、ドレイン、ゲートと嵌合するミゾ構造を第2半導体層内に形成するステップと、
ソース、ドレイン、ゲートと嵌合する前記ミゾ構造の溝壁を少なくとも連続的に被覆するように、誘電体層を前記半導体材料層上に覆設するステップと、
ソース、ドレインが通過可能な窓を前記誘電体層に開設するステップと、
ソース、ドレイン及びゲートを製作するステップと、をさらに含む、ことを特徴とする請求項1に記載の製造方法。 - 第1半導体層及び第2半導体層で形成され且つ内部に二次元電子ガスが形成されたヘテロ接合を主に含む半導体材料層を製作するステップと、
前記半導体材料層と嵌合するソース、ドレイン及びゲートを製作するステップと、を含む半導体デバイスの製造方法であって、
第1半導体層上に第3半導体層、第4半導体層を順に成長させることにより、第2半導体層を形成し、第3半導体層と第4半導体層との間にエッチング変換層を設けるステップと、
ゲート、ソース、ドレインのうちの少なくとも1つに対応する所定領域内の前記第4半導体層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、前記所定領域内のエッチング変換層の部分を熱処理によって完全に除去することにより、ゲート、ソース、ドレインのうちの少なくとも1つと嵌合するミゾ構造を少なくとも第2半導体層内に形成するステップと、をさらに含み、
ゲートと嵌合する前記ミゾ構造を形成した後、前記半導体材料層上に第5半導体層を直接二次エピタキシャル成長させて形成するステップをさらに含み、
前記熱処理は、雰囲気がN2/NH3混合雰囲気、温度範囲が500~1200℃、熱処理時間が1~15minであり、
前記エッチング変換層は厚さ10nmのGaNからなり、前記第3半導体層は、厚さ15nmのAl 0.25 Ga 0.75 Nからなり、
前記熱処理後におけるゲートと嵌合する前記ミゾ構造の溝深さの差Δが1.7nmである、
ことを特徴とする半導体デバイスの製造方法。 - ゲートと嵌合する前記ミゾ構造を形成した後、少なくともゲートと嵌合する前記ミゾ構造内に、前記ヘテロ接合内のゲート下領域に位置する二次元電子ガスを消耗し尽くすことができる第5半導体層を成長させ、その後、ゲートと第3半導体層との間に第5半導体層が介在しているようにゲートを製作するステップをさらに含む、ことを特徴とする請求項3に記載の製造方法。
- ゲートに対応する領域内の前記半導体材料層の部分をエッチング変換層に到達する又は入るまでエッチングし、その後、ゲートに対応する領域内の前記エッチング変換層の部分を熱処理によって熱分解して完全に除去し、第3半導体層で熱分解を終了させることにより、ゲートと嵌合するミゾ構造を第2半導体層内に形成するステップと、
第5半導体層の一部がゲートと嵌合する前記ミゾ構造に充填されるように、前記半導体材料層上に第5半導体層を成長させて形成するステップと、
前記第5半導体層の残りの部分を除去し、ゲートと嵌合する領域内の前記第5半導体層の部分を残すステップと、
前記半導体材料層上に連続的な不活性化層を覆設するステップと、
ソース、ドレイン、ゲートが通過可能な窓を前記不活性化層に開設するステップと、
前記不活性化層に開設された、ソース、ドレインが通過可能な窓から、前記半導体材料層をエッチング変換層に到達する又は入るまでエッチングし、その後、ソース、ドレインに対応する領域内の前記エッチング変換層の部分を熱処理によって熱分解して完全に除去し、第3半導体層で熱分解を終了させることにより、それぞれソース、ドレインと嵌合するミゾ構造を第2半導体層内に形成するステップと、
ソース、ドレイン及びゲートを製作するステップと、をさらに含むことを特徴とする請求項4に記載の製造方法。 - ソース、ドレイン及び第3半導体層にオーミックコンタクトを形成させるステップをさらに含む、ことを特徴とする請求項1乃至5のいずれか1項に記載の製造方法。
- 前記半導体材料層は、第4半導体層上に形成されるキャップ層をさらに含む、ことを特徴とする請求項1乃至5のいずれか1項に記載の製造方法。
- トレンチゲート構造を含むデバイスの製造における、請求項1乃至7のいずれか1項に記載の方法の使用。
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