JP7137927B2 - 半導体装置の製造方法 - Google Patents

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Description

本発明の実施形態は、半導体装置の製造方法に関する。
近年、３次元半導体メモリを製造する場合などに、高アスペクト比の穴を加工することが多い。この場合、加工時間の増加と共に穴の形状が弓形（bowing）になることが問題となる。そこで、穴を加工する際に、穴の側面に側壁保護膜を形成することが考えられる。しかしながら、側壁保護膜の質や量に問題があると、穴の側面を十分に保護できないことが問題となる。これは、穴以外の凹部（例えば溝）を加工する場合にも同様である。
特開２００６－１９４８０号公報
高アスペクト比の構造を適切に実現することが可能な半導体装置の製造方法を提供する。
一の実施形態によれば、半導体装置の製造方法は、基板上に第１膜を形成することを含む。さらに、前記方法は、炭素元素とフッ素元素とを含有する第１ガスを用いて、前記第１膜に凹部を形成し、かつ前記凹部に露出した前記第１膜の表面に第２膜を形成する複数の第１処理と、水素元素を含有する第２ガスを用いて、前記第２膜を改質する複数の第２処理とを交互に実行することを含む。
第１実施形態の半導体装置の製造方法を示す断面図(1/2)である。 第１実施形態の半導体装置の製造方法を示す断面図(2/2)である。 第１実施形態の半導体装置の構造を示す断面図である。
以下、本発明の実施形態を、図面を参照して説明する。
（第１実施形態）
図１および図２は、第１実施形態の半導体装置の製造方法を示す断面図である。本実施形態の半導体装置は、３次元半導体メモリである。
まず、図１(ａ)に示すように、基板１上に下部層２を形成する。次に、下部層２上に、複数の第１絶縁層３と複数の第２絶縁層４とを交互に含む積層膜を形成する。この積層膜は、第１膜の一例である。次に、この積層膜上に上部層５を形成する。次に、上部層５上にハードマスク層６を形成する。
基板１の例は、シリコン（Ｓｉ）基板などの半導体基板である。図１(ａ)は、基板１の表面に平行で互いに垂直なＸ方向およびＹ方向と、基板１の表面に垂直なＺ方向を示している。本明細書においては、＋Ｚ方向を上方向として取り扱い、－Ｚ方向を下方向として取り扱う。－Ｚ方向は、重力方向と一致していてもよいし、重力方向と一致していなくてもよい。
下部層２の例は、シリコン酸化膜（ＳｉＯ２）やシリコン窒化膜（ＳｉＮ）などの絶縁膜や、絶縁膜間に形成された導電層である。第１絶縁層３の例はシリコン窒化膜であり、第２絶縁層４の例はシリコン酸化膜である。上部層５の例は、シリコン酸化膜やシリコン窒化膜などの絶縁膜や、絶縁膜間に形成された導電層である。ハードマスク層６の例は、有機ハードマスク層である。
次に、図１(ａ)に示すように、リソグラフィおよびエッチングにより、メモリホールＭを形成するための開口パターンをハードマスク層６に形成する。次に、ハードマスク層６を利用して、第１絶縁層３、第２絶縁層４、および上部層５をエッチングする第１処理を行う。その結果、第１絶縁層３、第２絶縁層４、および上部層５にメモリホールＭが途中まで形成される。メモリホールＭは、凹部の一例である。
第１処理は、炭素元素とフッ素元素とを含有する第１ガスＧ１を用いて行われる。本実施形態の第１ガスＧ１は、ＣｘＨｙＦｚガスを含有している。ただし、Ｃは炭素元素、Ｈは水素元素、Ｆはフッ素元素を表し、ｘは１以上の整数、ｙは０以上の整数、ｚは１以上の整数である（ｘ≧１、ｙ≧０、ｚ≧１）。ｙ＝０の場合、ＣｘＨｙＦｚはフルオロカーボンであり、ｙ≠０の場合、ＣｘＨｙＦｚはハイドロフルオロカーボンである。ＣｘＨｙＦｚガスの例は、Ｃ４Ｆ６ガス、Ｃ４Ｆ８ガス、ＣＨ２Ｆ２ガスなどである。
第１処理では、ＣｘＨｙＦｚプラズマによりエッチングが行われると共に、メモリホールＭに露出した第１絶縁層３、第２絶縁層４、および上部層５の表面等に側壁膜１１が形成される（図１(ａ)）。本実施形態の側壁膜１１は、炭素元素とフッ素元素とを含有するフルオロカーボン膜である。側壁膜１１は、第２膜の一例である。
次に、側壁膜１１を改質する第２処理を行う（図１(ｂ)）。図１(ｂ)は、側壁膜１１の改質により得られた改質側壁膜１２を示している。
第２処理は、水素元素を含有する第２ガスＧ２を用いて行われる。本実施形態の第２ガスＧ２は、Ｈ２Ｓ（硫化水素）ガスを含有している。ただし、Ｓは硫黄元素を表す。第２処理では、側壁膜１１をＨ２Ｓプラズマに晒すことで、側壁膜１１を改質する。
以下、側壁膜１１の改質について詳細に説明する。
上述のように、本実施形態の側壁膜１１は、炭素元素とフッ素元素とを含有するフルオロカーボン膜である。側壁膜１１はエッチング時の保護膜として機能するが、例えば、側壁膜１１に高エネルギーのイオンが入射した際に、側壁膜１１がエッチングに寄与する場合がある。つまり、側壁膜１１がメモリホールＭ内腔のエッチングを促進するおそれがある。これは、次の化学式（１）におけるＣＦａの供給源として、側壁膜１１が寄与するためである。
ＳｉＯ２＋ＣＦａ→ＳｉＦｂ↑＋ＣＯｃ↑ ・・・（１）
ただし、ａ、ｂ、ｃは組成比を表す。
式（１）によれば、側壁膜１１中のフッ素原子の量を減少させると、ＣＦａの供給量を減らすことができ、メモリホールＭ内腔のエッチングを抑えることができる。そのため、第２処理では、側壁膜１１を改質しており、具体的には、側壁膜１１中のフッ素を第２ガス中の水素と反応させて、フッ化水素として脱離させている。これにより、側壁膜１１よりもカーボンリッチな改質側壁膜１２を得ることができ、改質側壁膜１２中のフッ素濃度を側壁膜１１中のフッ素濃度よりも低減することができる。したがって、例えば、高エネルギーのイオンが改質側壁膜１２に入射しても、化学式（１）の反応が起きにくくなり、メモリホールＭ内腔のエッチングが抑制される。
よって、本実施形態によれば、側壁膜１１がエッチングに寄与することを抑制することができ、かつ、改質側壁膜１２を保護膜として機能させることができる。これにより、メモリホールＭの形状が弓形になることを抑制することが可能となる。
第２ガスＧ２は、Ｈ２Ｓガスのみを含有していてもよいし、Ｈ２Ｓガスとその他のガスとを含有していてもよい。後者の場合、第２ガスＧ２の流量（または圧力）に占めるＨ２Ｓガスの流量（または圧力）は、８０％以上とすることが望ましい。これにより、第２ガスＧ２により側壁膜１１を十分に改質することが可能となる。
第２ガスＧ２は、Ｈ２Ｓガスに加えて、原子量が小さく、スパッタレートが低く、化学反応性が乏しいＨｅ（ヘリウム）ガスを含有していてもよい。この場合、第２ガスＧ２の流量（または圧力）に占めるＨ２Ｓガスの流量（または圧力）とＨｅガスの流量（または圧力）との合計は、８０％以上とすることが望ましい。この場合の第２ガスＧ２は、Ｈ２ＳガスおよびＨｅガスのみを含有していてもよいし、さらにその他のガスを含有していてもよい。
その後、本実施形態では、第１処理と第２処理とを交互に実行することで、メモリホールＭを完成させる。別言すると、本実施形態のメモリホールＭは、第１ガスＧ１と第２ガスＧ２とを交互に供給することで形成される。本実施形態では、複数の第１処理と複数の第２処理が、同じ反応室内で交互に実行される。以下、これらの処理の詳細について説明する。
第２処理後、第１ガスＧ１を用いて、第１絶縁層３および第２絶縁層４をエッチングする第１処理を再び行う（図１(ｃ)）。その結果、メモリホールＭを形成する処理が進展し、メモリホールＭの底面が低下する。この第１処理では、ＣｘＨｙＦｚプラズマによりエッチングが行われると共に、メモリホールＭに露出した第１絶縁層３および第２絶縁層４の表面に側壁膜１３が形成される。側壁膜１３は、上述の側壁膜１１と同様の性質を有し、改質側壁膜１２の下方に形成される。側壁膜１３も、第２膜の一例である。
次に、第２ガスＧ２を用いて、側壁膜１３を改質する第２処理を再び行う（図２(ａ)）。図２(ａ)は、側壁膜１３の改質により得られた改質側壁膜１４を示している。この第２処理では、側壁膜１３をＨ２Ｓプラズマに晒すことで、側壁膜１３を改質する。改質側壁膜１４は、上述の改質側壁膜１２と同様の性質を有する。
次に、第１ガスＧ１を用いて、第１絶縁層３および第２絶縁層４をエッチングする第１処理を再び行う（図２(ｂ)）。その結果、メモリホールＭを形成する処理が進展し、メモリホールＭの底面が低下する。この第１処理では、ＣｘＨｙＦｚプラズマによりエッチングが行われると共に、メモリホールＭに露出した第１絶縁層３および第２絶縁層４の表面に側壁膜１５が形成される。側壁膜１５は、上述の側壁膜１１、１３と同様の性質を有し、改質側壁膜１４の下方に形成される。図２(ｂ)では、メモリホールＭの底面が基板１に到達しており、メモリホールＭが完成している。図２(ｂ)でメモリホールＭが完成しない場合には、その後に第２処理を再び行う。
次に、改質側壁膜１２、１４と側壁膜１５とを除去した後、メモリホールＭ内にメモリ絶縁膜７とチャネル半導体層８とを順に形成する（図２(ｃ)）。メモリ絶縁膜７は、後述するように、メモリホールＭ内に第１絶縁膜（ブロック絶縁膜）、電荷蓄積層、および第２絶縁膜（トンネル絶縁膜）を順に形成することで形成される。
以上のようにして、本実施形態の半導体装置が製造される。
以下、図１(ａ)～図２(ｃ)の工程の詳細を説明する。
第２ガスＧ２は、Ｈ２Ｓガスに加えて、ＳＦ６（六フッ化硫黄）ガスを含有していてもよい。これにより、メモリホールＭの形状が弓形になることをより効果的に抑制することが可能となる。第２ガスＧ２の流量（または圧力）に占めるＳＦ６ガスの流量（または圧力）は、２０％未満とすることが望ましい。この場合の第２ガスＧ２は、Ｈ２ＳガスおよびＳＦ６ガスのみを含有していてもよいし、さらにその他のガス（例えばＨｅガス）を含有していてもよい。
Ｈ２ＳガスとＳＦ６ガスの作用は、次のように考えられる。側壁膜１１、１３であるフルオロカーボン膜にＨ２Ｓ／ＳＦ６プラズマを当てると、フルオロカーボン膜中のＦがＨにより引き抜かれる。これにより、フルオロカーボン膜中のＣの含有量が増え、フルオロカーボン膜中のＣ－Ｃ結合が増える。この際、Ｈ２Ｓ／ＳＦ６プラズマ中のＳがフルオロカーボン膜中に取り込まれて、Ｃ－Ｓ－Ｃ結合も形成される。Ｃ－Ｃ結合やＣ－Ｓ結合はＣ－Ｆ結合やＣ－Ｈ結合よりもエネルギー的に安定なため、フルオロカーボン膜はより強固になる。その結果、側壁膜１１、１３が改質側壁膜１２、１４に変化することでエッチング耐性が上がり、メモリホールＭの加工中のメモリホールの径の広がりを抑制できる。
このような作用のため、上述の第１および第２処理は、第１および第２絶縁層３、４の積層膜以外の膜の加工にも適用可能である。例えば、上述の第１および第２処理は、層間絶縁膜にコンタクトホールを形成する場合や、複数の電極層（例えばポリシリコン層）と複数の絶縁層（例えばシリコン酸化膜）とを含む積層膜にメモリホールを形成する場合にも適用可能である。さらに、上述の第１および第２処理は、基板１や基板１上の層にシャロートレンチを形成す場合にも適用可能である。また、ハードマスク層６は、カーボン層などの炭素含有膜でもよいし、タングステン層などの金属含有層でもよい。
Ｈ２Ｓ／ＳＦ６プラズマのプラズマ条件は、任意に設定可能である。
本実施形態では、各第１処理は５秒以上実施されると共に、各第２処理も５秒以上実施される。ただし、第２処理の実施時間はある程度確保すれば十分なため、本実施形態の各第２処理は５秒以上１００秒未満実施される。本実施形態では、２回～２０回程度の第１処理と、２回～２０回程度の第２処理が実施される。
第１および第２絶縁層３、４の積層膜に関し、第１絶縁層３（シリコン窒化膜）は、図１(ａ)～図２(ｃ)の工程以降に行われるリプレイス工程により、電極層に置き換えられる。リプレイス工程では、第１絶縁層３の除去により第１絶縁層４間等に空洞が形成され、空洞内に電極層が埋め込まれる。電極層の例については、図３において説明する。
図３は、第１実施形態の半導体装置の構造を示す断面図である。
図３は、本実施形態の方法で製造される半導体装置の一例を示している。図３は、３次元半導体メモリのメモリセル部と階段コンタクト部とを示している。図３では、下部層２が、下部絶縁膜２ａ、ソース側導電層２ｂ、および上部絶縁膜２ｃにより構成され、上部層５が、保護絶縁膜５ａ、ドレイン側導電層５ｂ、第１層間絶縁膜５ｃ、および第２層間絶縁膜５ｄにより構成されている。第１絶縁層３は、タングステン層等を含む電極層３’に置き換えられている。複数の電極層３’および複数の第２絶縁層４を交互に含む積層膜は、第３膜の一例である。
図３はさらに、メモリ絶縁膜７を構成する第１絶縁膜７ａ、電荷蓄積層７ｂ、および第２絶縁膜７ｃを示している。メモリ絶縁膜７とチャネル半導体層８は例えば、メモリホールＭの表面に第１絶縁膜７ａ、電荷蓄積層７ｂ、および第２絶縁膜７ｃを順に形成し、メモリホールＭの底部から第１絶縁膜７ａ、電荷蓄積層７ｂ、および第２絶縁膜７ｃを除去し、その後、メモリホールＭ内にチャネル半導体層８を埋め込むことで形成される。チャネル半導体層８は、基板１内の拡散層Ｌに電気的に接続されている。メモリ絶縁膜７およびチャネル半導体層８は、第４膜の一例である。メモリホールＭにはさらに、コア材と呼ばれる絶縁膜を埋め込んでもよい。本実施形態のメモリホールＭは、例えば図３(ｃ)に示す形状を有している。
図３はさらに、上部層５のコンタクトホールＨ内に形成されたコンタクトプラグ９を示している。各コンタクトプラグ９は、対応する電極層３’に電気的に接続されるように形成されている。
以上のように、本実施形態のメモリホールＭは、炭素元素とフッ素元素とを含有する第１ガスＧ１を用いた複数の第１処理と、水素元素を含有する第２ガスＧ２を用いた複数の第２処理とを交互に実行することで形成される。よって、本実施形態によれば、メモリホールＭの形状が弓形になることを抑制することが可能となり、高アスペクト比のメモリホールＭを適切に実現することが可能となる。
本実施形態においてはメモリホールＭの形成を例に説明したが、本プロセスの適用対象はメモリホールＭに限定されるものではなく、例えばラインアンドスペース用の溝の形成などにおいても本プロセスを適用できる。
なお、第１ガスＧ１や第２ガスＧ２は、上述のガス以外でもよい。例えば、第２ガスＧ２中のＨ２Ｓガスは、ＮＨ３（アンモニア）ガス、Ｈ２Ｏ（水）ガス、Ｈ２（水素）ガスなどに置き換えてもよい。Ｈ２Ｓガス、ＮＨ３ガス、Ｈ２Ｏガス、およびＨ２ガスはＳ、Ｎ、Ｏ、Ｈのうちの１つ以上の元素を含んでいるが、Ｓ２ガス、Ｎ２ガス、Ｏ２ガス、Ｈ２ガスはいずれも、蒸気圧が１５０℃で１０Ｐａ以上である。よって、Ｈ２Ｓガス、ＮＨ３ガス、Ｈ２Ｏガス、またはＨ２ガスを使用する場合に、プラズマによるＨの脱離により生成されるＳ２ガス、Ｎ２ガス、Ｏ２ガス、およびＨ２ガスなどの単体ガスは、メモリホールＭを閉塞させにくい。そのため、Ｈ２Ｓガス、ＮＨ３ガス、Ｈ２Ｏガス、およびＨ２ガスは、反応室内で使用するのに適している。同様に、第２ガスＧ２中のＨ２Ｓガスは、水素元素と何らかの元素αとを有する化合物のガスであって、元素αの単体ガスの蒸気圧が１５０℃で１０Ｐａ以上となるようなガスに置き換えてもよい。このようなガスの例はＰＨ３ガスやＨＩガスであり、Ｐ２ガスやＩ２ガスの蒸気圧は１５０℃で１０Ｐａ以上である。Ｓ、Ｎ、Ｏや元素αは、第１元素の例である。また、第２ガスＧ２中のＨｅガスは、Ａｒ（アルゴン）ガス、Ｋｒ（クリプトン）ガス、またはＸｅ（キセノン）ガスに置き換えてもよい。また、第２ガスＧ２中のＳＦ６ガスは、ＣＯＳ（硫化カルボニル）ガスに置き換えてもよい。ＳＦ６ガスやＣＯＳガスは、硫黄元素を含有するガスの例である。
以上、いくつかの実施形態を説明したが、これらの実施形態は、例としてのみ提示したものであり、発明の範囲を限定することを意図したものではない。本明細書で説明した新規な装置および方法は、その他の様々な形態で実施することができる。また、本明細書で説明した装置および方法の形態に対し、発明の要旨を逸脱しない範囲内で、種々の省略、置換、変更を行うことができる。添付の特許請求の範囲およびこれに均等な範囲は、発明の範囲や要旨に含まれるこのような形態や変形例を含むように意図されている。
１：基板、２：下部層、２ａ：下部絶縁膜、２ｂ：ソース側導電層、
２ｃ：上部絶縁膜、３：第１絶縁層、３’：電極層、４：第２絶縁層、５：上部層、
５ａ：保護絶縁膜、５ｂ：ドレイン側導電層、５ｃ：第１層間絶縁膜、
５ｄ：第２層間絶縁膜、６：ハードマスク層、７：メモリ絶縁膜、
７ａ：第１絶縁膜、７ｂ：電荷蓄積層、７ｃ：第２絶縁膜、
８：チャネル半導体層、９：コンタクトプラグ、１１：側壁膜、
１２：改質側壁膜、１３：側壁膜、１４：改質側壁膜、１５：側壁膜

Claims (10)

  1. 基板上に第１膜を形成し、
    炭素元素とフッ素元素とを含有する第１ガスを用いて、前記第１膜に凹部を形成し、かつ前記凹部に露出した前記第１膜の表面に第２膜を形成する第１処理を実行し、
    前記第１処理の実行後に、前記第１ガスとは異なり、水素元素を含有しフッ素元素を含有しない第２ガスを用いて、前記第２膜を改質する第２処理を実行し、
    前記第２処理の実行後に、前記第１ガスを用いて、前記凹部の底面を低下させ、かつ前記凹部に露出した前記第１膜の表面に第３膜を形成する第３処理を実行し、
    前記第３処理の実行後に、前記第２ガスを用いて、前記第３膜を改質する第４処理を実行する、
    ことを含む半導体装置の製造方法。
  2. 前記第１膜は、複数の第１絶縁層および複数の第２絶縁層を交互に含む、または複数の電極層および複数の絶縁層を交互に含む、請求項１に記載の半導体装置の製造方法。
  3. 前記第１ガスは、ＣｘＨｙＦｚガス（ｘは１以上の整数、ｙは０以上の整数、ｚは１以上の整数）を含有する、請求項１または２に記載の半導体装置の製造方法。
  4. 前記第２ガスは、水素元素と第１元素とを有する化合物のガスを含有し、前記第１元素の単体ガスは、蒸気圧が１５０℃で１０Ｐａ以上である、請求項１から３のいずれか１項に記載の半導体装置の製造方法。
  5. 前記第２ガスは、Ｈ２Ｓガス、ＮＨ３ガス、Ｈ２Ｏガス、またはＨ２ガスを含有する、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
  6. 前記第２処理と前記第４処理は、前記第２ガスと、Ｈｅガス、Ａｒガス、Ｋｒガス、またはＸｅガスを含有する第３ガスとを用いて実行される、請求項４または５に記載の半導体装置の製造方法。
  7. 前記第２処理と前記第４処理は、前記第２ガスと、硫黄元素を含有する第４ガスとを用いて実行される、請求項４から６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記第４ガスは、ＳＦ６ガスまたはＣＯＳガスを含有する、請求項７に記載の半導体装置の製造方法。
  9. 前記第２膜中の炭素濃度は、前記第２処理を実行することで増加する、請求項１から８のいずれか１項に記載の半導体装置の製造方法。
  10. 前記第２膜中のフッ素濃度は、前記第２処理を実行することで低下する、請求項１から９のいずれか１項に記載の半導体装置の製造方法。
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