JP7137571B2 - チップを接合する方法および装置 - Google Patents

チップを接合する方法および装置 Download PDF

Info

Publication number
JP7137571B2
JP7137571B2 JP2019541070A JP2019541070A JP7137571B2 JP 7137571 B2 JP7137571 B2 JP 7137571B2 JP 2019541070 A JP2019541070 A JP 2019541070A JP 2019541070 A JP2019541070 A JP 2019541070A JP 7137571 B2 JP7137571 B2 JP 7137571B2
Authority
JP
Japan
Prior art keywords
chip
bonding
substrate
chips
tip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019541070A
Other languages
English (en)
Other versions
JP2020509578A (ja
Inventor
ヴィンプリンガー マークス
Original Assignee
エーファウ・グループ・エー・タルナー・ゲーエムベーハー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エーファウ・グループ・エー・タルナー・ゲーエムベーハー filed Critical エーファウ・グループ・エー・タルナー・ゲーエムベーハー
Publication of JP2020509578A publication Critical patent/JP2020509578A/ja
Priority to JP2022139747A priority Critical patent/JP7453299B2/ja
Application granted granted Critical
Publication of JP7137571B2 publication Critical patent/JP7137571B2/ja
Priority to JP2024035054A priority patent/JP2024060010A/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836Wafer tapes, e.g. grinding or dicing support tapes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/75Apparatus for connecting with bump connectors or layer connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657Stacked arrangements of devices
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K13/00Apparatus or processes specially adapted for manufacturing or adjusting assemblages of electric components
    • H05K13/04Mounting of components, e.g. of leadless components
    • H05K13/0404Pick-and-place heads or apparatus, e.g. with jaws
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68354Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used to support diced chips prior to mounting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544Marks applied to semiconductor devices or parts
    • H01L2223/54426Marks applied to semiconductor devices or parts for alignment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7525Means for applying energy, e.g. heating means
    • H01L2224/753Means for applying energy, e.g. heating means by means of pressure
    • H01L2224/75301Bonding head
    • H01L2224/75314Auxiliary members on the pressing surface
    • H01L2224/75317Removable auxiliary member
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757Means for aligning
    • H01L2224/75702Means for aligning in the upper part of the bonding apparatus, e.g. in the bonding head
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/758Means for moving parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7598Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80004Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009Pre-treatment of the bonding area
    • H01L2224/8001Cleaning the bonding area, e.g. oxide removal step, desmearing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009Pre-treatment of the bonding area
    • H01L2224/8001Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80011Chemical cleaning, e.g. etching, flux
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009Pre-treatment of the bonding area
    • H01L2224/8001Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80013Plasma cleaning
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012Aligning
    • H01L2224/80143Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808Bonding techniques
    • H01L2224/80894Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80896Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/94Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/95001Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95136Aligning the plurality of semiconductor or solid-state bodies involving guiding structures, e.g. shape matching, spacers or supporting members
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95143Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium
    • H01L2224/95146Passive alignment, i.e. self alignment, e.g. using surface energy, chemical reactions, thermal equilibrium by surface tension
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/544Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Die Bonding (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)
  • Wire Bonding (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Dicing (AREA)

Description

本発明は、チップを接合する方法および装置に関する。
チップ・トゥー・ウェハ(C2W)またはチップ・トゥー・チップ(C2C)プロセスは、従来技術では、はんだボールまたははんだキャップを備えた銅ピラー(英語ではCopper pillars with solder caps)を介して実装される。しかしながら、はんだボールもしくははんだキャップを備えた銅ピラーは極端に大きく、そのようにして形成されたチップの厚さを厚くしてしまう。
したがって本発明の課題は、改善された接合方法もしくは改善された接合装置もしくは改善された製品を提供することである。
この課題は、独立請求項の保護対象により解決される。従属請求項には、本発明の有利な発展形態が記載されている。本発明の範囲には、明細書、請求項および/または図面に記載された特徴のうち少なくとも2つの特徴から成る全ての組み合わせも含まれる。また、数値範囲が記載されている場合、そこに挙げられた限界範囲内にある値も限界値として開示されたものとみなされるべきであって、それらの値を任意の組み合わせで請求できるものとする。
本発明では、チップを基板、特に半導体基板または別のチップに接合する方法が提案されており、チップは、ダイレクト接合により基板または別のチップに接合される。ダイレクト接合とは、液相を形成することなく、じかに2つの表面の相互作用を介して形成される接合のことである。別の概念定義によれば、ダイレクト接合とは、付加的な材料を用いる必要がない接合のことである。特にダイレクト接合とは、金属と金属の固相接合のことであり、特に拡散接合、予備接合もしくは予備接合から生じる溶融接合、またはハイブリッド接合すなわち溶融接合成分と金属接合成分とに基づく接合のことである。
さらに本発明では、チップを基板または別のチップに接合する装置が提案されており、チップは、ダイレクト接合により基板または別のチップに接合可能である。
さらに本発明では、複数のチップから成るチップ積層体が提案されており、それらのチップはダイレクト接合により互いに接合されている。
さらに本発明では、チップを備えた基板(製品)が提案されており、チップはダイレクト接合により基板に接合されている。
本発明では、C2C平面またはC2W平面におけるダイレクト接合の可能性が実現される。有利には、はんだボールまたははんだキャップを備えた銅ピラーはもはや必要とされない。形成されたチップ積層体もしくは製品の厚さが薄くなり、スループットが上昇し、かつチップ間通信の性能が高まる。このダイレクト接合は特に、0.1J/m2よりも大きい接合強度を有しており、好ましくは0.5J/m2よりも大きい、いっそう好ましくは1.0J/m2よりも大きい、最も好ましくは2.0J/m2よりも大きい、極めて最も好ましくは2.5J/m2よりも大きい接合強度を有する。このダイレクト接合は特に、400℃よりも低い温度で行われ、好ましくは300℃よりも低い温度で、いっそう好ましくは200℃よりも低い温度で、最も好ましくは150℃よりも低い温度で、極めて最も好ましくは100℃よりも低い温度で行われる。さらにこのダイレクト接合は、液相を生じさせることなく行われる。
本発明の基礎とする着想とは、後続のダイレクト接合ステップを行うことができるようにチップ表面をクリーンに保つ、ということである。そのようにして準備された汚れのない接合表面を有するチップを、次いで基板に(英語ではchip-to-wafer,C2W)、または別のチップに(英語ではchip-to-chip,C2C)、接合することができる。
本明細書を以下で説明していく中で、基板もしくは半導体基板とは、まだ個別化されておらず特に円形の、半導体産業の半製品のことである。特に好ましくは、基板はウェハである。基板はあらゆる任意の形状を有することができるけれども、好ましくは円形である。基板の直径は、特に業界で規格化されている。ウェハに関して業界で一般的な直径は、1インチ、2インチ、3インチ、4インチ、5インチ、6インチ、8インチ、12インチおよび18インチである。とはいえ本発明による実施形態によれば、基本的にどのような基板であっても、その直径にかかわらず取り扱うことができる。
本明細書を以下で説明していく中で、チップとは、半導体基板(ウェハ)の個別化によって得られた、たいていは矩形の部分のことである。1つのチップは通常、半導体基板の加工によって生じた集積回路を含む。
接合表面とは、本明細書においては、プロセスの過程においていずれかの時点で一度、接合界面の部分になる表面のことである。特に詳しくは、接合表面とは、チップを接合する前に本発明に従って処理する必要のある、特に洗浄する必要のある、チップ表面のことである。チップが基板に接合される場合には、基板表面も接合表面と称することができる。
1つの好ましい実施形態によれば、接合表面はハイブリッド接合表面である。ハイブリッド接合表面とは、金属領域と誘電体領域とから成る、つまりは金属の接合表面部分と誘電体の接合表面部分とから成る、接合表面のことである。よって、ダイレクト接合に概して係わる本明細書で挙げる全ての方法および/または装置を、ハイブリッド表面の接合に適用することができる。好ましくは、金属表面部分および誘電体表面部分は、1つの平面内に広範囲にわたり存在している。特に金属表面部分は、0.5μmよりも僅かに、好ましくは100nmよりも僅かに、いっそう好ましくは50nmよりも僅かに、最も好ましくは10nmよりも僅かに、誘電体表面部分よりも後退しており、または誘電体表面部分よりも突出している。
洗浄方法
本明細書の以降の記載において、洗浄とは、以下の方法のうちの1つおよび/または複数によって接合表面の汚れを除去することである。
・湿式化学洗浄、特に
o水、特に
*CO2含有水
oアルコール
o酸、特に
*ギ酸
*クエン酸
*過硫酸
*スタンダードクリーン1(SC1)
*スタンダードクリーン2(SC2)
o塩基、特に
*NH4OH
による湿式化学洗浄
・プラズマ洗浄
・プラズマアッシング
・機械的洗浄、特に
oブラッシング
プラズマ洗浄とは、プラズマのイオン化部分により一般に高エネルギーで表面を照射することである。その際にプラズマのイオンは、電界および/または磁界によって加速され、無視することのできない侵入深さを有する。プラズマ洗浄に付随して、表面のプラズマ活性化を生じさせることができる。
プラズマアッシングとは、表面から有機物質を一般に低エネルギーで洗浄するプロセスのことである。その際にこの洗浄は、特に有機種の酸化により行われ、特に酸素および/またはフッ素または他の任意の適切なイオン化可能な酸化剤を用いて行われる。プラズマアッシングにより酸化した有機成分は、好ましくは反応室から排出される。このことは、プラズマの連続流によって行われるか、またはプラズマ室の逐次的な排気および通気によって行われる。当然ながら、1つの好ましい実施形態によれば、アッシングされ酸化された有機成分は、それらが基板表面に戻るのが阻止されるように、プラズマ室内において化学的および/または物理的な方法によって結合される。これによって、プラズマのサーキュレーションを必要とする複雑な機構が回避される。
オプションとして、プラズマアッシング後に上述の液体の1つまたは複数による湿式化学洗浄が実施され、その目的は、このようにすることで表面のクリーン度および/または洗浄すべき表面の表面化学をなおいっそう改善し、特に、接合のために適切な当業者に公知の種を用いた表面の停止によって最適化することである。有利にはこの方法は、特にプラズマアッシングにおいて発生した粒子および/または表面に残された粒子を除去するために用いられる。
つまり接合表面の洗浄を、上述の方法のうちの複数によって実施することもできる。洗浄を1つのチップにおいて実施してもよいし、または複数のチップにおいて同時に実施してもよい。特に、個々のチップを、2つのステーション間の搬送時に洗浄することができる。
セルフアライメント
1つの好ましい実施形態によれば、チップがポジショニングされ、チップのセルフアライメントが行われる。セルフアライメント(英語ではself alignment)とは、最小化の物理法則によって押し進められる、物体このケースではチップのポジショニングプロセスのことである。
セルフアライメントは、好ましくは以下のことによって行われる。すなわち、チップが接合表面において、特に接合表面上に堆積した液体により引き起こされるごく僅かな静止摩擦により、接合表面の複数の構造の間の特に中心にあるポジションに押し進められることによって行われる。
たとえばここで考えられるのは、接合表面上にたとえば4つの金属領域が、特にハイブリッド接合表面の一部分としてのコンタクトパッドまたはビアのように、特に金属の接合面が存在する、ということである。チップは、その接合表面にやはり4つの領域を有する。かかるチップを液体上に置く場合に前提とすべきことは、親水性領域が親水性領域の上に、疎水性領域が疎水性領域の上にポジショニングされることになる、という点である。よって、アライメントが引き起こされ、その際にハイブリッド接合表面の金属領域が一致させられるようになる。
当業者には明らかであるように、セルフアライメントに関与する構造の対称性が高ければ高いほど、この種のセルフアライメントをいっそう良好に行うことができる。関与する構造として、チップの幾何学的形状、ハイブリッド接合表面の金属領域間の間隔、金属領域の形状等が挙げられる。好ましくは、チップは正方形であるのが望ましい。さらに、好ましくはハイブリッド接合表面の金属領域も、仮想の正方形の角に位置するのが望ましい。対応するハイブリッド接合領域の親水性と疎水性との差異ができる限り大きいならば、さらなる利点が得られるであろう。親水性もしくは疎水性に対する基準尺度は、試験液滴、特に水と、測定すべき表面との間に形成される接触角度である。親水性表面は液滴を平坦にする。その理由は、液体と表面との間の粘着力が液体の凝集力に勝っており、したがって小さい接触角度が形成されるからである。疎水性表面によって液滴が球状の形態となる。その理由は、液体の凝集力が液体と表面との間の粘着力に勝っているからである。好ましくは、それぞれ異なる上述の2つのハイブリッド接合領域間の接触角度差は、1°よりも大きく、好ましくは5°よりも大きく、いっそう好ましくは25°よりも大きく、最も好ましくは50°よりも大きく、極めて最も好ましくは100°よりも大きい。
接合表面に被着される液体層の厚さは、2mmよりも薄く、好ましくは1.5mmよりも薄く、いっそう好ましくは1mmよりも薄く、最も好ましくは0.5mmよりも薄く、極めて最も好ましくは0.1mmよりも薄い。液体は好ましくは水である。とはいえ、他のあらゆる液体たとえば
・アルコール
・エーテル
・酸
・塩基
を用いることも考えられる。
特にエーテルは著しく高い蒸気圧を有しており、したがってほぼ余すところなく表面から蒸発し、その結果、セルフアライメントが達成された後、この液体の除去が自動的にもたらされる。有利には、表面間の液体の除去後、予備接合が自動的に発生する。
本発明による特別な実施形態によれば、基板および/またはチップの接合表面に、特に誘電体領域に、溝が設けられており、この溝によって、チップのセルフアライメント後の液体の除去が容易になり、またははじめて可能となる。これらの溝は、好ましくはチップ表面の領域からチップ周縁部へと導かれており、したがって液体を外側へ流すことによって、かつ/または蒸発によって、除去することができ、好ましくは自動的に、いっそう好ましくは、液体を外に押し出すに至る重力に支援されて、除去することができる。
接合装置および接合方法
チップを接合するための本発明による複数の装置およびプロセスが開示される。本発明による方法を、個別接合方法と集合接合方法とに分けることができる。よって、対応する装置は、個別接合装置もしくは集合接合装置である。本発明による全ての方法および装置に共通しているのは、チップの接合表面が接合プロセスに至るまで汚れのない状態でなければならない、ということである。この目標を達成するための本発明によるプロセスステップおよび設備について、以下でさらに詳しく説明する。
個別接合装置および個別接合方法
個別接合方法とは、チップを個別に、つまり相前後して別のチップ(C2C)またはウェハ(C2W)に配置するための、従来技術において一般的なプロセスのことである。かかる方法の有する利点とは、それぞれ異なる大きさおよび/またはそれぞれ異なる機能のチップを接合できる、ということである。
テープシート上での個別化
本発明による例示的な第1の方法によれば、基板が支持体特にテープシート(英語ではtape)上に固定され、そこにおいて複数のチップに個別化される。本明細書を以下で説明していく中で、テープシートが例示的な具体例として用いられる。とはいえ、剛性の支持体を用いることも考えられる。つまりこの場合、チップは、テープシート上に基板が固定された後にはじめて作成される。
この方法の第1のプロセスステップにおいて、支持体特にテープシートが、固定手段、特にフレーム(英語ではdicing frame)上に固定される。支持体が剛性の支持体であるならば、このプロセスステップを省くことができ、もしくは剛性の支持体を基板ホルダ/支持体ホルダ上に固定することができる。
オプションとなる第2のプロセスステップにおいて、基板の接合表面が洗浄され、この基板からチップの以降の接合表面が生じる。この洗浄を、既述の洗浄方式のうちの1つとすることができる。特に、プラズマおよび/または液体および/または気体によって洗浄が行われる。プラズマ処理によって好ましくは付加的に、接合表面のプラズマ活性化がもたらされる。汚れがテープシートにいっしょに伝わってしまうように、先行するプロセスによって接合表面が汚されてしまった場合にだけ、あるいは後でダイレクト接合の形成を阻む、かつ/または損なう汚れが存在する場合にだけ、接合表面を洗浄すればよい。とはいえ好ましくは、固定の前には基板の接合表面の洗浄が必ず行われる。
本発明による第3のプロセスステップにおいて、基板が、特に洗浄されて好ましくはプラズマ活性化されたその接合表面のところで、支持体上に固定される。その際にテープシートは本発明によれば、基板が支持体から取り外された後に接合表面の汚れができる限り僅かになるように、形成されている。支持体が剛性の支持体であるならば、基板を固定する前に支持体表面に保護層を設ける必要が場合もあり得る。テープシートの場合には、かかる保護層はたいてい既に設けられている。
さらに支持体は、接合表面の接触時点以降、接合表面の保護としての役割も果たし、接合表面が汚れるのを阻止する。好ましくは、支持体は少なくとも基板中央の大部分において、基板の接合表面と支持体との間に僅かな粘着が生じるようにコーティングされている一方、支持体は基板周辺領域では、十分に固着特性を有することができる。高い固着性を有する領域つまり粘着力がより強い領域は、おそらく基板周辺部のところで汚れを生じさせることになり、後でチップが製造される元になる接合表面の領域に該当しない限りは、それらの汚れを好ましくは無視することができる。好ましくはテープシートは、固着力がテープシートへのエネルギー注入(UV、熱)によって弱まり、したがってチップを後でいっそう容易に取り外すことができるように、形成されている。かかるテープシートは、従来技術において公知である。
とはいえ好ましくは、本発明によるプロセスのために、特に汚れの少ないテープシートが用いられる。
好ましくは、テープシートは接着剤を有しており、この接着剤は、接合表面には、特に事前に実施されたプラズマ活性化によって形成された貯留部には、侵入することができない。好ましくはこのことは、ナノ多孔性表面への侵入を阻止する著しく高い粘性を接着剤が有することによって保証される。いっそう好ましくは、接着剤の分子は、大きい分子であることから孔への侵入が不可能であるようなサイズである。孔は特に10nmよりも小さく、いっそう好ましくは5nmよりも小さく、最も好ましくは1nmよりも小さく、さらにいっそう好ましくは0.5nmよりも小さく、極めて最も好ましくは0.2nmよりも小さい。孔のサイズは、国際公開第2012100786号(WO2012100786A1)にも開示されている。最も好ましくは、接着剤は、ポリマーマトリックス内に結合された固体である。好ましくは、接着剤のかかる形態によって、テープシートを取り外した後、溶剤を用いた洗浄を省くことができ、したがってプラズマ活性化により接合表面の表面に形成された貯留部に溶剤が沈積するのを回避することができる。これによって接合結果が改善される。その理由は、接合後に溶剤が気体として放出されるのを、つまりは接合界面に気泡が形成されるのを、回避することができるからである。
かかる貯留部の形成については、以下の刊行物すなわち国際公開第2012100786号(WO2012100786A1)、国際公開第2012136267号(WO2012136267A1)、国際公開第2012136268号(WO2012136268A1)、国際公開第2012136266号(WO2012136266A1)および国際公開第2014015899号(WO2014015899A1)に開示されている。
ただし極めて好ましい本発明による実施形態によれば、支持体は、基板を面全体にわたり固定でき、汚れが基板上に残されず、後で形成されるチップを容易に取り外すことができるように、コーティングされている。
本発明による第4のプロセスステップにおいて、基板が個別化される。接合表面が汚されない限り、この個別化をあらゆる任意の方法によって実施することができる。本明細書を以下で説明していく中で、いくつかの個別化方法について詳しく述べるが、それらの方法を用いることによって、接合表面の本発明によるクリーン状態維持が個別化の間にわたり保証される。
本発明による第5のプロセスステップにおいて、個別化されたチップが機械特にチップ接合機によって、支持体から取り外される。特に好ましい本発明による実施形態によれば、チップを取り外している間および/またはチップを別のポジション特に接合ポジションに搬送している間、チップの接合表面のさらに別の特に連続的な洗浄が行われる。この洗浄は、好ましくはプラズマによって行われる。その際にチップは、この洗浄が行われる領域を通過するか、またはこの洗浄の特性が自動的に生じる室内において、支持体からのチップの取り外しが行われる。したがってたとえば、プラズマ室内においてチップ接合機により支持体からチップを取り外すことが考えられる。いっそう好ましくは、チップは支持体から取り外された後、大気プラズマ源のところを通過して移動させられる。特に、好ましくは残留物のアッシングをもたらす酸素プラズマが用いられる。
本発明による第6のプロセスステップにおいて、搬送された個別化されたチップの接合表面が、接合特にダイレクト接合もしくはハイブリッド接合によって、第2の接合表面と接合される。その際にこの接合プロセスに先立ち、チップを接合させるべき第2の接合表面に対して、チップのアライメントプロセスが行われ、これは一般に比較的迅速に実施される。最適な接合のための本発明による改善については、本明細書の別のセクションでさらに詳しく言及する。好ましくは、このアライメントプロセスにかかる時間は、5秒よりも短く、いっそう好ましくは2秒よりも短く、最も好ましくは1秒よりも短い。
個別化方法
本発明による実施形態の基本的な観点は、基板もしくは基板から個別化されたチップの接合表面のクリーン状態を維持する、ということにある。接合表面のクリーン度を保証するためには、個別化プロセスによってもできる限り僅かな汚れしか引き起こさないようにしなければならない。特に、基板の個別化の際にバリを生じさせてはならない。本発明によれば、これを複数の異なるプロセスによって保証することができる。
第1の可能なプロセスいわゆるステルスダイシングによれば、チップの容易なダイシングを行うことができるように、フォーカシングされたレーザビームが材料特性を変化させる。この場合の利点はとりわけ、カッティングディスクといったような機械式ダイシング手段が省かれることである。ステルスダイシングプロセスの基本的な機能は、従来技術において公知である。
第2の可能なプロセスによれば、チップはプラズマを用いて互いにダイシングされる。
第3の可能なプロセスによれば、チップは機械式ダイシング手段を用いて互いにダイシングされる。この場合、極めて好ましい本発明による実施形態によれば、接合表面のオプションの洗浄および支持体への基板の固定の前に、接合側に切れ目が形成される。次いで基板裏側からの個別化プロセスにおいて、事前に形成された切れ目に機械式ダイシング手段が当てられる。このようにすれば切れ目によって、機械式ダイシング手段がいっそう早く空隙スペースに到達することから、個々のチップの接合表面の汚れが回避される。
切れ目を、好ましくは先に挙げたダイシング方法においても用いることができる。それというのも、それらのダイシング方法によっても、エッジにおける汚れおよび/またはバリが引き起こされる可能性があるからである。特に、たとえばチップの層構造に起因して、特にステルスダイシングの場合には、亀裂が非連続的に垂直方向にウェハを通って延在する。特に、接合表面において少なくともバリの形成を阻止する目的で、切れ目が形成される。
切れ目を、表面に材料を堆積させる際に適用されるマスキングプロセスの結果とすることもできる。かかるプロセスの場合、マスクされた個所には材料は堆積しない。したがって、マスクされた領域によって切れ目が形成される。
集合接合装置および集合接合方法
何らかの状況においては、個別接合方法によってチップを接合するのが不利になる可能性がある。特に、高い接合品質を達成する目的で、チップの接合表面を洗浄しなければならない場合には、後で接合表面となる面が上向きになるよう、全てのチップを最初に1つの支持体上にポジショニングするのが有利になる可能性がある。次いでこのように予備固定された状態で、チップの全ての接合表面を同時に、特にそのために設けられた機械において、洗浄し前処理することができる。その後、さらに別のプロセスステップにおいて、全てのチップが、本来接合すべき基板もしくは本来接合すべきチップに、同時に接合される。
かかる集合接合において基本的に満たされるべき品質の特徴は、全てのチップの全ての接合表面により形成される接合表面の平坦性である。全てのチップの接合表面は、理想的には全て互いに一致していなければならない。
仮の支持体
以下のプロセスで述べるのは、複数のチップを備えた仮の支持体の製造についてであり、それらのチップの接合表面は、集合接合プロセスを実施する目的で互いに一致している。
本発明による第1のプロセスステップにおいて、第1の支持体が、特に支持体基板が、最も好ましくは支持体ウェハが、いっそう好ましくはダイシングフレーム(英語ではdicing frame)におけるテープシートが、保護層によってコーティングされる。特にテープシートを用いた場合には、保護層を既にテープシートに被着しておくことが考えられる。そうでなければ支持体のコーティングを、スピンコーティング、スプレイコーティング、ラミネート等のような通常の公知のコーティング法によって行うことができる。
別の選択肢として、チップ表面に保護層を設けることも考えられる。このことを、チップをウェハから切り取る前に既に行うことができる。
本発明による第2のプロセスステップにおいて、複数のチップが著しく高いアライメント精度で第1の支持体上に固定される。このアライメントは、特にアライメントマークと光学システムとを用いて行われる。アライメント精度はこの場合、1mmよりも良好であり、好ましくは100μmよりも良好であり、いっそう好ましくは10μmよりも良好であり、最も好ましくは1μmよりも良好であり、極めて最も好ましくは100nmよりも良好である。
固定は、後で接合表面となるチップの面を介して行われる。それらのチップの接合表面は、できる限り互いに一致しているのが望ましい。さらに保護層はできる限り薄く、できる限り僅かな粘性を有し、かつできる限り高い弾力性を有するのが望ましく、これはチップがそれぞれ異なる深さで層に侵入して、それらのチップの接合表面の一致が損なわれるのを回避するためである。好ましくは、弾力特性を十分に抑える目的で、保護層の厚さはできる限り僅かであるのが望ましい。したがって第1の支持体は、無限に硬い抵抗として作用し、保護層はもっぱら接合表面と第1の支持体との間のセパレータとして作用する。
この場合、テープシートのE弾性率は、1GPa~1000GPaにあり、好ましくは1GPa~500GPaにあり、いっそう好ましくは1GPa~100GPaにあり、最も好ましくは1GPa~50GPaにあり、極めて最も好ましくは1GPa~20GPaにある。ポリアミドのE弾性率は、たとえば3~6GPaにある。
さらにこの場合、より剛性の支持体のE弾性率は、1GPa~1000GPaにあり、好ましくは10GPa~1000GPaにあり、いっそう好ましくは25GPa~1000GPaにあり、最も好ましくは50GPa~1000GPaにあり、極めて最も好ましくは100GPa~1000GPaにある。いくつかの鋼種のE弾性率は、たとえば200GPa付近にある。
本発明による第3のプロセスステップにおいて、第2の支持体が、特に支持体基板が、最も好ましくは支持体ウェハが、接着剤によってコーティングされる。第2の支持体は仮の支持体である。本発明による第2のプロセスステップの保護層とは異なり、接着剤は、弾性的および/または可塑的に適応能力があるのが望ましく、これは場合によっては生じるチップの高さの差を、それらのチップの接合表面の一致が失われないよう補償するためである。したがって接着剤は、できる限り僅かな粘性を有し、かつ永久に変形可能であるのが望ましい。
接着剤の粘性は室温では、10E6mPa*s~1mPa*sにあり、好ましくは10E5mPa*s~1mPa*sにあり、いっそう好ましくは10E4mPa*s~1mPa*sにあり、最も好ましくは10E3mPa*s~1mPa*sにある。
本発明による第4のプロセスステップにおいて、チップの接合表面とは反対側にあるチップの裏側表面が、仮の支持体と接続される。この場合、第1の支持体側ではチップの接合表面の一致が維持されるのに対し、裏側表面は、仮の支持体上の接着剤を必要であれば相応に変形させ、特に好ましくは低い粘性ゆえに流出させる。したがって接合プロセス後、チップと仮の支持体との間の接着剤の厚さは、チップごとにそれぞれ異なる可能性がある。本発明による1つの拡張形態において、チップ間の接着剤を除去することができる。好ましくは、第1の支持体と仮の支持体との間のアライメントは、第1の支持体上および仮の支持体上に配置されているアライメントマークを介して行われる。アライメントマークをチップ表面上に配置し、それらを仮の支持体上のアライメントマークに対してアライメントさせることも考えられる。基板をアライメントするためのアライメント装置(英語ではaligner)については、以下の刊行物すなわち米国特許第6214692号明細書(US6214692B1)、国際公開第2015082020号(WO2015082020A1)、国際公開第2014202106号(WO2014202106A1)において詳しく述べられている。
本発明による第5のプロセスステップにおいて、第1の支持体が保護層と共に取り外される。このため特に、接着剤と仮の支持体とチップとの間の固着作用は、保護層とチップの接合表面との間の静止摩擦よりも大きい。特に好ましい本発明による実施形態において、保護層は、チップの接合表面からの取り外しが特に全く汚れることなく行われるような構想で考えられている。第1の支持体がテープシートであるならば、それを剥がすことができ、このことによって取り外しが容易になる。化学物質および/または電磁放射、特にUV光、可視光または赤外線光および/または熱を用いて、保護層を化学的にまたは機械的な特性に関して変化させることが必要となる場合もあり、その目的は、保護層の固着特性がなくなるようにするため、または少なくとも小さくなるようにするためである。
この場合、保護層とチップとの間の接合強度は、1J/m2よりも小さく、好ましくは0.1J/m2よりも小さく、いっそう好ましくは0.01J/m2よりも小さく、最も好ましくは0.001J/m2よりも小さく、極めて最も好ましくは0.0001J/m2よりも小さい。
オプションとなる第6のプロセスステップにおいて、複数のチップの露出した接合表面の洗浄および/またはプラズマ活性化が特に同時に行われる。この措置はとりわけ、複数のチップの接合表面からの第1の支持体の取り外しが全く汚れずには行われなかった場合に、重要なものとなる。全てのチップの洗浄をこの場合に特に同時に行うことができ、このことにより本発明による方法のスループットが高まる。
次いで本発明による第7のプロセスステップにおいて、仮の支持体上に固定された全てのチップを、1つの製品基板特に1つのウェハ上に同時に接合するプロセスが行われる。これには、仮の支持体上のチップを既に製品基板上に存在するチップ上に接合するオプションも含まれる。これによって、製品基板上にチップ積層体を逐次に構築する可能性が得られる。好ましくは、仮の支持体と製品基板との間のアライメントは、その支持体と製品基板との間に配置されているアライメントマークを介して行われる。アライメントマークをチップの接合表面上に配置し、それらを製品基板上のアライメントマークに対してアライメントさせることも考えられる。
本発明による第8のプロセスステップにおいて、仮の支持体がチップから取り外される。化学物質および/または電磁放射、特にUV光、可視光または赤外線光および/または熱を用いて、接着剤を化学的にまたは機械的な特性、特に粘性に関して、変化させることが必要となる場合もあり、その目的は、接着剤の固着特性がなくなるようにするためである。特に好ましくは、仮の支持体は、電磁スペクトルの特定の波長領域の光子に対し透過性の支持体である。好ましくは、これはガラス支持体である。これによって本発明によれば、レーザを用いて裏側から破壊可能な接着剤を用いることができ、その結果、仮の支持体を裏側から剥離する可能性が実現される。
本発明による第9のプロセスステップにおいて、チップの裏側表面の接着剤の洗浄が、上述の洗浄方法のうちの1つによって行われる。このプロセスステップの後、任意のさらに別のチップを既存のチップの上に積層することができ、そのようにして製品基板上にチップ積層体が構築される。
プロセスステップ2に従った第1の支持体上でのチップのポジショニング精度、ならびにプロセスステップ7に従った集合接合プロセスによる仮の支持体上でのチップのポジショニングは、好ましくはチップのセルフアライメントによって実現され、もしくは少なくとも支援される。ポジショニング精度はこの場合、1mmよりも良好であり、好ましくは100μmよりも良好であり、いっそう好ましくは10μmよりも良好であり、最も好ましくは1μmよりも良好であり、極めて最も好ましくは100nmよりも良好である。セルフアライメントによる支援を行うことができるのは、第1の支持体に対し相対的に、かつ/または仮の支持体に対し相対的に、チップを横方向にずらすことができるようになる場合だけである。この目的で、第1の支持体上の保護層および/または仮の支持体上の接着剤は、チップを横方向にずらすことができるように、それ相応に僅かなずれ弾性率を有していなければならず、またはそれどころか可塑変形が可能でなければならない。
固定支持体
いま述べた仮の支持体を用いる代わりに、相応に固定要素を有する固定支持体上にチップを固定することが考えられる。固定要素を
・真空固定手段
・静電固定手段
・磁気固定手段
・ゲルパック固定手段
とすることができる。チップをそれらの裏側表面で、固定支持体にじかに固定することができる。この場合の欠点は、上述の仮の支持体とは異なり、1つの平面内で全てのチップの接合表面を画一化することのできる接着剤が存在しない、ということである。せいぜいのところ、上述のゲルパック固定手段のゲルパックの可塑性によって、似たような効果を実現できる。特に、後で説明するエジェクタ機構を固定支持体として用いることもできる。
エジェクタ機構
本明細書を以下で説明していく中で、チップの収容および固定が必要とされる複数の装置および方法について述べる。よって、開示される全ての方法および装置は、既に個別化されたチップと、接合表面ができる限りもはや汚れないように本発明に従い必ず行うべきそれらのチップの処理とに係わるものである。エジェクタ機構と称するこの実施形態がまずは有する課題は、既に個別化された多数のチップにおいて洗浄プロセスを実施し、それらのチップの接合表面を本来の接合プロセスのために準備する目的で、それらのチップを固定することである。
凹部が実装されたエジェクタ機構
チップの接合表面を処理し、そのまま接合プロセスに引き渡すための、本発明による第1のエジェクタ機構の本質は、支持体にチップをストックすることである。この支持体は凹部を有しており、この凹部にチップをポジショニングおよび/または固定することができる。
1つの好ましい実施形態によれば、凹部の輪郭はチップの輪郭と合同である。本発明によるさらなる変形実施形態によれば、凹部の輪郭をチップの輪郭とは異ならせることもできる。特に、凹部はチップよりも大きい。これによって、洗浄液および/またはプラズマがチップの面に接近しやすくなる。この場合、チップの輪郭と凹部の輪郭との間隔は、5mmよりも小さく、好ましくは1mmよりも小さく、いっそう好ましくは0.5mmよりも小さく、最も好ましくは0.1mmよりも小さく、極めて最も好ましくは0.05mmよりも小さい。
凹部の底部面に通路(以下では貫通案内部とも称する)、特に孔が設けられており、グリップ(以下ではグリップヘッドとも称する)がチップに接近できるように、これを通してリフト機構がチップを持ち上げることができる。本発明による特に好ましい実施形態によれば、チップの高さは凹部の深さと正確に一致している。このようにすれば、洗浄すべき接合表面と支持体表面とが一致する。この種の実施形態によって、特に機械式洗浄プロセスがやりやすくなる。チップは凹部から突出していないので、チップが機械的に損傷させられるおそれがない。さらにチップが凹部内で沈み込まず、したがってあらゆる種類の洗浄機器から最適にチップに到達できる。さらに本発明によるこの実施形態は、チップのプラズマ洗浄のために最適に適している。その理由は、接合表面と支持体表面と間に形成されたシームレスな平坦性ゆえに、用いられるプラズマの均一性が著しく高いからである。高い均一性によって高度な再現性が保証され、とりわけ接合表面の一様な洗浄、特に一様なプラズマ活性化が保証される。
本明細書において企図されている、プラズマ室内で用いられる全ての支持体は、固有の特性を有するのが望ましい。特にそれらの支持体は、導電性材料から成るものでなければならない。よって、それらの支持体は好ましくは、
・導体、特に
o金属、特に
o合金、特に
*鋼
*アルミニウム
*ステンレス鋼合金
*チタン
o導電性セラミック、特に
*ドーピングされたSiC
*ドーピングされたSi3N4
から成る。
金属製支持体は好ましくは、金属によるチップの汚れを回避する目的でコーティングされる。コーティングとして、好ましくは誘電体、特に酸化物、窒化物または炭化物が考慮の対象となる。
好ましくは、支持体は2つの部分から成るようにも構成され、したがって金属プレート上にチップが配置され、次いでプラズマ活性化のために、誘電体特にSi、SiCまたはSi3N4から成る絞りが載置される。このケースでは、絞りはチップと類似または同一の誘電特性を有する。このようにすることで、できる限り一様なプラズマを保証することができる。特に、絞りはそれどころかチップと同じ誘電体材料から成る。
チップの高さhと凹部の深さtとの差の絶対値は、1mmよりも小さく、好ましくは0.5mmよりも小さく、いっそう好ましくは0.1mmよりも小さく、最も好ましくは0.05mmよりも小さく、極めて最も好ましくは0.01mmよりも小さい。
本発明によるこの実施形態によれば、複数のチップの接合表面を同時に処理することができ、その結果、既に個別化されたチップの洗浄について著しい効率向上がもたらされる。
チップを十分に規定された高さまで突出させた後、チップを収容して搬送するためにグリップヘッドが用いられる。この場合、グリップヘッドはチップを、洗浄されたばかりの接合表面に固定するのではなく、接合表面とは反対側の固定表面に固定する。固定表面は、これらのプロセスステップにおいて特に汚される可能性がある。しかしながら固定表面は、さらに別のプロセスステップにおいて新たな接合表面になる可能性があり、この接合表面上にさらに別のチップが配置される可能性があり、その場合には固定表面を相応に洗浄する必要がある。
既述のエジェクタ機構の場合、凹部の深さtは予め設定されている。チップの高さhがそれぞれいくらか異なる複数のチップが本発明に従って固定されると、洗浄すべきそれらのチップの接合表面はもはや互いに一致しない。このケースでは、いくつかのチップの高さ補正を、特にチップの高さhが凹部の深さtよりも低いチップの高さ補正を、リフト機構が実施することが考えられる。
アタッチメントが実装されたエジェクタ機構
本発明によるさらに別の第2のエジェクタ機構は、通路特に孔が設けられた支持体から成る。上述の第1のエジェクタの実装とは異なり、このエジェクタ機構は凹部を有していない。洗浄すべきチップは、支持体表面にじかに固定される。特に周囲を取り囲む雰囲気が、シーリング部材を用いることで通路から分離される。このようにすれば、洗浄剤たとえば液体のような化学物質またはプラズマからのイオンによって通路を汚すことなく、チップの洗浄を実施することができる。密閉された空間内に、チップを固定する固定要素を配置することができる。固定要素は、以下の固定要素すなわち
・真空固定手段(好ましい)
・静電固定手段
・磁気固定手段
・接着固定手段
・機械的固定手段(いちばん好ましくない)
のうちの少なくとも1つである。
最も好ましくは真空固定手段が用いられ、これは通路ならびにシーリング部材間のスペースを真空排気することができ、そのようにしてチップがシーリング部材に押圧されるようにする。シーリング部材を、固体特にポリマーとしてもよいし、または特に高粘性の、かつ/または硬化されたポリマーとしてもよい。好ましくは、シーリング部材はその場合にはワックス、接着剤、ペースト等である。これらのポリマーを規則的に置き換える必要があり、その理由は、それらは時間と共に、特に洗浄プロセスが実施されることにより、取り除かれるからである。
マスク
特に上述のエジェクタ機構のための本発明による拡張形態によれば、チップの接合表面を汚れから保護する目的で、開口部を備えたマスクが用いられる。チップのグリップは常に、必然的にチップ上方を往復運動しなければならない機械部品を介して行われる。本来のグリップヘッド、および端部にグリップヘッドが配置された相応のアームのほか、ケーブルおよび導線もいっしょに動かさなければならない。これらの機械要素は全て、それらがチップ上方を往復運動するときに、チップの接合表面における汚れに必然的に関与する。
特に好ましい本発明による実施形態によれば、開口部を備えたマスクとチップとの間で相対運動が行われる。好ましくは、チップが上に配置された機構が移動する。マスクが移動することも考えられる。チップを取り出すために、取り出すべきチップ上方に開口部がポジショニングされる。リフト機構は接合すべきチップを、マスクを超えて出るように持ち上げる。マスクの上側においてグリップヘッドは、チップの接合表面に触れることなくその裏側表面を介してチップを取り出し、そのチップが後続処理されるポジションへチップを搬送する。特に次のステップとして、チップのアライメントマークの捕捉が第1の光学系によって行われる。その後、チップは、接合すべきポジションの下方へと動かされ、次いで特に第2の光学系を用いて、接合すべきポジションに対し相対的に、高精度にポジショニングされて接合される。したがって本発明によれば、チップが接合されるポジションを、チップ取り出し個所から十分に離れた外側に位置させることができる。さらにチップは、本来の接合プロセスに至るまでに複数のステーションを通過することができ、特にアライメントステーションおよび/または測定ステーションおよび/または洗浄ステーションおよび/またはテストステーション等を通過することができる。本発明によれば、チップ搬送全体にわたりチップの裏側表面だけが接触され、決してその接合表面は接触されない。このためグリップヘッドは好ましくは、リフト機構による取り出し時点以降、接合終了に至るまで、チップを固定する。
1つの特別な実施形態によれば、チップを接合すべき製品基板は、接合すべきチップの真上に位置する。他の全てのチップおよびそれらの接合表面は、以前同様にマスク表面によって汚れから保護される。エジェクタはチップをエジェクタ機構から取り出し、そのチップを製品基板もしくは製品基板のチップ/チップ積層体にダイレクトに接合する。この場合、製品基板もしくは製品基板のチップの接合表面は、エジェクタにまっすぐに向けられており、したがって重力の方向を指している。マスクによって、エジェクタ機構においてまだこれから突出させるべきチップの接合表面が汚れるのが回避される。本発明によるこの実施形態は、グリップヘッドがチップを別の個所まで搬送してそこで接合する上述の実施形態よりも好ましくはない。その理由は、この変形実施形態の場合には、チップにおいてさらに別のプロセスステップを実施できないからである。
この場合、マスクそのものは全ての実施形態に関して、それ自体で汚れのない状態でなければならない。特に、装着プロセスの間に既述の洗浄方法のうち1つの方法によって、マスクを洗浄することができる。本発明によるマスクはとりわけ、チップを装着すべき基板がその接合表面で重力方向にポジショニングされる接合プロセスのために用いられる。その際に本発明によるマスクによれば、基板または移動中の機械要素からの汚れが基板の下方に位置するチップに伝わるのが阻止される。マスクは特に、本明細書で詳述するエジェクタ機構と共に用いられる。これらの実施形態によれば、とりわけチップの回転つまりはチップの接合表面でのチップの接触を省くことができる。さらに詳しい実施形態については、本明細書の別の個所および図面ならびにそれらに属する図面の説明において、詳細に説明する。
クリーンルーム内にはさらに、上から下に向かう流れが生じている。したがって空気は常により高い位置からより低い位置へと循環し、その際に塵埃粒子がいっしょに移動する。このような流れの方向は、接合表面の汚れにも悪影響を及ぼす。本発明によれば、露出した接合表面を有する複数のチップが固定される機構の近くに、特に既述のエジェクタ機構または固定支持体の近くに、塵埃粒子を横方向に排出する目的で横流を発生させる機械を設けることが考えられる。
接合ヘッド
本発明によるさらに別の実施形態において、チップを固定および接合するための固定機構について述べる。この固定機構は、接合ヘッド(英語ではbond head)とも称され、個々のチップを固定し、搬送し、さらに接合表面に接合する役割を果たす機械部品のことを表す。チップにおけるクリーンな接合表面という本発明による利点を活用できるようにするために必要とされるのは、接合プロセスを可能な限り制御できるようにすることである。特に不可欠であるのは、チップが最初に周縁部で接合するのではなく、ボンディングウェーブがチップの中央から外側へと伝播することである。ボンディングウェーブの着想は、ウェハ・トゥー・ウェハ(英語ではW2W)接合から当業者に既に公知である。いくつかの例だけを挙げるとすれば、以下の刊行物すなわち国際公開第2014191033号(WO2014191033A1)、PCT出願第2016053268号明細書(PCT/EP2016053268)、PCT願第2016056249号明細書(PCT/EP2016056249)およびPCT出願第2016069307号明細書(PCT/EP2016069307)を参照されたい。
ただし上述のW2W方式とは異なり、C2W方式は著しく高いスループットを有する。固定機構は、著しく高い速度でチップの収容場所から接合ポジションまで移動し、さらに戻ってくる。高い速度まで迅速に到達しなければならないことから、加速度も相対的に高い。特に、z方向つまり接合表面に対し法線方向の加速度も著しく高い。全く新たな種類の固定機構を構築するために、これらの望ましい物理的事情を利用することができ、そのような固定機構を用いることによって、慣性に基づくだけでチップを凸状の形状にすることができ、ひいてはそれによって、チップの接合表面の中央が最初に第2の接合表面に接触することが保証される。
本発明によるこの着想の本質は、固定機構が、中央に配置されたばね部材のばね定数よりも小さいばね定数を有するばね部材を周辺部に有する、ということにある。極めて特別な本発明による実施形態によれば、固定面は周辺では全く支持されず、つまり周辺ではばね部材が省かれる。
この場合、周辺のばね部材のばね定数と中央に配置されたばね部材のばね定数との比は、1よりも小さく、好ましくは0.1よりも小さく、いっそう好ましくは0.01よりも小さく、最も好ましくは0.0001よりも小さく、極めて最も好ましくは0.00001よりも小さい。
本発明のさらなる利点、特徴および詳細な点は、好ましい実施例の以下の説明から、ならびに図面に基づき、明らかにされる。
本発明による第1のプロセスの本発明による第1のプロセスステップを示す図である。 本発明による第1のプロセスの本発明による第2のプロセスステップを示す図である。 本発明による第1のプロセスの本発明による第3のプロセスステップを示す図である。 本発明による第1のプロセスの本発明による第4のプロセスステップを示す図である。 本発明による第1のプロセスの本発明による第5のプロセスステップを示す図である。 本発明による第1のプロセスの本発明による第6のプロセスステップを示す図である。 本発明による第1のプロセスの本発明による第7のプロセスステップを示す図である。 本発明による第2のプロセスの本発明による第1のプロセスステップを示す図である。 本発明による第2のプロセスの本発明による第2のプロセスステップを示す図である。 本発明による第2のプロセスの本発明による第3のプロセスステップを示す図である。 本発明による第2のプロセスの本発明による第4のプロセスステップを示す図である。 本発明による第2のプロセスの本発明による第5のプロセスステップを示す図である。 本発明による第2のプロセスの本発明による第6のプロセスステップを示す図である。 本発明による第2のプロセスの本発明による第7のプロセスステップを示す図である。 本発明による第2のプロセスの本発明による第8のプロセスステップを示す図である。 本発明による第2のプロセスの本発明による第9のプロセスステップを示す図である。 本発明による第1のエジェクタ機構を示す図である。 本発明による第2のエジェクタ機構を示す図である。 本発明による第1の実施形態における開口部を備えた本発明によるマスクを示す図である。 本発明による第2の実施形態における開口部を備えた本発明によるマスクを示す図である。 セルフアライメントの本発明による第1のプロセスステップを示す図である。 セルフアライメントの本発明による第2のプロセスステップを示す図である。 本発明による接合ヘッドを用いた接合プロセスの本発明による第1のプロセスステップを示す図である。 本発明による接合ヘッドを用いた接合プロセスの本発明による第2のプロセスステップを示す図である。
図中、同じ部材または同じ機能を有する部材には同じ参照符号が付されている。
図1aには、本発明による第1のプロセスに従い最終製品19を形成するための、本発明による第1のプロセスの本発明による第1のプロセスステップが示されている。基板11において、複数のチップを製造するための全ての準備が実施される。これらの準備には、チップの全ての機能特性の製造、特にコンタクト13の製造が属する。さらに、後で行われるダイシングプロセスをやりやすくする目的で、切れ目12を事前にカットすることができる。全ての準備ステップを実施することによって、接合表面7bが既に汚れてしまっている可能性がある。
図1bには、本発明による第1のプロセスの第2のプロセスステップである接合表面7bの洗浄ステップが示されている。特に接合表面7bは、プラズマおよび/または湿式化学方法によって洗浄および/または活性化される。
図1cには、本発明による第1のプロセスの第3のプロセスステップが示されており、このプロセスステップにおいて、支持体特にテープシート15上に基板11が固定される。好ましくはテープシート表面15oは、接合表面7bを介して基板11が固定されるけれども、テープシート15を後で取り外しても接合表面7b上に残留物が残らないように、形成されている。
図1dには、本発明による第1のプロセスの第4のプロセスステップが示されており、このプロセスステップにおいて、基板11が個別のチップ7にダイシングされる。本発明によれば、その際にチップ7の接合表面7bが汚されてはならない。したがって好ましくは、特にダイシング機構16による機械式ダイシングの場合に、ダイシングプロセスを接合表面7bよりも上方で既に終了することができるように、基板11に切れ目12が設けられる。レーザ、特に公知のステルス技術、化学物質、特にエッチング、好ましくはドライエッチング、プラズマ等によって、ダイシングを行うことも考えられる。
図1eには、本発明による第1のプロセスの第5のプロセスステップが示されており、このプロセスステップにおいて、固定手段6が設けられた接合ヘッド9によって、チップ7がテープシート15から取り外される。その際、接合表面7bにいかなる汚れも生じないように、接合ヘッド9によってチップ7がその裏側面7rで固定される。
図1fには、本発明による第1のプロセスの第6のプロセスステップが示されており、このプロセスステップにおいて、接合ヘッド9は、別の基板11’に対し相対的なチップ7のアライメントが行われた後、この別の基板11’上で接合を行う。この場合、接合表面7bは好ましくはハイブリッド表面であり、これは誘電体表面領域20と、コンタクト13によって表された電気的表面領域とから成る。かかるハイブリッド接合表面のケースでは、チップ7の接合表面7bの誘電体表面領域20と、基板11’の誘電体表面領域20’との間で、いわゆる予備接合が行われる。
図1gには、本発明による第1のプロセスの本発明による最終製品19が示されており、これは基板11’と複数のチップ7とから成る。ここで考えられるのは、チップ7のさらに別の層をチップ7の第1の層に積層する目的で、既述のプロセスステップを繰り返すことである。
図2aには、本発明による第2のプロセスの本発明による第1のプロセスステップが示されており、このプロセスステップにおいて、既に個別化された複数のチップ7が接合表面7bのところで支持体特にテープシート15上に固定される。これらのチップ7の接合表面7bは、先行のプロセスにおいて既に洗浄および/または活性化されていなければならない。これらのチップ7は、好ましくはチップ接合機の接合ヘッド9によってアライメントされてポジショニングされる。拡大図には、ある1つのチップ7の接合表面7bとテープシート15のテープシート表面15oとの界面が示されている。テープシート表面15o上に保護層17を設けることができ、この保護層17は好ましくは粘着特性も有する。ただし特に好ましくは、後で行われるプロセスステップにおいてテープシート15を取り外したときに、できる限り汚れのない接合表面7bが残されるように、保護層17とテープシート表面15oとの間の固着特性は、保護層17と接合表面7bとの間の固着特性よりも大きい。
図2bには、本発明による第2のプロセスの本発明による第2のプロセスステップが示されており、このプロセスステップにおいて、基板11’’が仮の支持体として準備される。公知の方法によって、特にスピンコーティングプロセスによって、基板11’’上に接着剤18が塗布される。
図2cには、本発明による第2のプロセスの本発明による第3のプロセスステップが示されており、このプロセスステップにおいて、チップ7の裏側表面7rの接触が接合接着剤によって行われる。この接触に先立ち特に、互いに固定される全てのチップ7が基板11’’に関してアライメントされる。このプロセスステップにおいて、テープシート裏側15rから機械的圧力を印加することも考えられ、このような圧力の印加は、全てのチップ7の接合表面7bを1つの平面E内で一致させるようにするためのものである。ここで平面Eは、チップ7の全ての接合表面7bがその中に位置するのが望ましい平面である。特に平面Eは、チップ7の方向にある保護層17の表面と一致しているのが望ましい。このことはとりわけ、支持体15がテープシートである場合に重要になる。たとえば、ローラをテープシート裏側15rの上で転がすことが考えられる。当然ながら、好ましくは面全体にわたる印加が行われ、その結果として均一な圧力分布がもたらされる。
図2dには、本発明による第2のプロセスの本発明による第4のプロセスステップが示されており、このプロセスステップにおいて、テープシート15がチップ7の接合表面7bから取り外された。好ましくはテープシート15が剥がされる。拡大図Z1からわかるように、テープシート15が取り外された後、保護層17の残留物が接合表面7b上に残されたままになる可能性がある。あまり好ましくないこのようなケースでは、さらに別のプロセスステップにおいて、チップの新たな洗浄を実施しなければならない。好ましくは、テープシート15が取り外された後、接合表面7bは汚れのない状態である。拡大図Z2には、互いに並置された2つのチップの誇張された描写が示されており、これらのチップはその厚さd1およびd2がそれぞれ異なっている。ただし接着剤18の可塑性によって、接合表面7bが同じ平面E内に位置するようになり、これはこのプロセスにおける本発明による重要な観点を成すものである。
図2eには、本発明による第2のプロセスの本発明による第5の、あまり好ましくないオプションのプロセスステップが示されており、このプロセスステップにおいて、チップ7の接合表面7bが何らかの洗浄方法によって洗浄された。拡大図Z1からは、保護層17をもはや識別することはできない。
図2fには、本発明による第2のプロセスの本発明による第6のプロセスステップが示されており、このプロセスステップにおいて、チップ7が装着された仮の支持体11’’が、別の基板11’に対し相対的にアライメントされて接合される。本発明によれば、全てのチップ7の接合が同時に行われる。
図2gには、本発明による第2のプロセスの本発明による第7のプロセスステップが示されており、このプロセスステップにおいて、接着剤18が処理される。この処理を、化学的および/または熱的に、および/または電磁波特にUV光または赤外線を用いて、行うことができる。極めて特に好ましい本発明による1つの実施形態によれば、この処理は仮の支持体11’’を通して行われる。この処理によって好ましくは、仮の支持体11’’をチップ7から切り離すことができるように、接着剤18の接着特性が低減され、またはそれどころか全くなくされる、という結果がもたらされる。
図2hには、本発明による第2のプロセスの本発明による第8のプロセスステップが示されており、このプロセスステップにおいて、支持体基板11’’が取り外される。
図2iには、本発明による第2のプロセスの本発明による第9のプロセスステップが示されており、このプロセスステップにおいて、チップ7の裏側表面7rが洗浄される。その結果、新たに最終製品19が得られる。
図3には、チップ7の大量洗浄および/またはプラズマ活性化および/または接合のための本発明による第1の実施形態が示されている。チップ7は、凹部2を有するエジェクタ機構1内に位置している。凹部2の底部には貫通案内部3が、特に単純な孔が、取り付けられており、これを通してリフト機構4がチップ7を昇降可能である。チップ7の装填および/または取り出しを、グリップヘッド5を介して行うことができ、このグリップヘッド5は、チップ7を搬送する目的で、チップ7をもっぱらその裏側面7rで固定手段6を用いて固定することができる。好ましくは、全てのチップ7の接合表面7bは、大量洗浄中および/またはプラズマ活性化中、全て平面E内で一致している。全ての接合表面7bが一致していることによって、均一な処理が行われるという利点がもたらされる。特にプラズマ処理の場合にはこのことによって、プラズマ密度が面全体にわたり均一になる、ということが保証される。複数のチップ7がそれらの厚さに関してそれぞれいくらか異なっているというのであれば、接合表面7bの一致を改めて保証する目的で、リフト機構がいくらか補正を行うことができる。
図4には、チップ7の大量洗浄および/またはプラズマ活性化および/または接合のための本発明による第2の実施形態が示されている。チップ7は、シーリング部材8を有するエジェクタ機構1’内に位置している。貫通案内部3を通って並進運動可能なリフト機構4によって、チップ7を装填および/または取り出し可能である。好ましくは固定手段6によって、特に真空ダクトによって、固定が行われ、この真空ダクトは、チップ7がシーリング部材8と接触したときに、間隙に真空を生じさせることができる。見やすくするため、この図にはグリップヘッド5を書き込まなかった。
したがってエジェクタ機構1、1’は、個別化されたチップ7の一般的な大量洗浄および/またはプラズマ活性化および/または接合のために用いられる。さらに考えられるのは、エジェクタ機構1、1’自体を、本発明による第2のプロセスの趣旨に沿って支持体ウェハ11’’として用いることができるように、コンパクトに構成することである。このケースでは、チップ7の接合表面7bが、少なくとも基板11への接合プロセスの前には、エジェクタ表面1o、1o’をいくらか超えて突出していなければならず、このことはエジェクタ1’のエジェクタ表面1o’については構造技術的に自ずと満たされている。よって、特にエジェクタ機構1’は、一種の固定支持体として適している。この場合には固定手段6を、静電的な、磁気的な、またはゲルパックによる固定手段とすることもできる。
図5には、接合に関する本発明による実施形態の第1の拡張形態が示されている。これによれば、マスク23の開口部24を通してグリップヘッド5によりチップ7を収容させる目的で、例示的にエジェクタ機構1を用いることができる。収容されたチップ7は、特に複数のステーションを経由しながら搬送される。その際に光学系25によって、チップ7の接合表面7bおよび/または裏側面7rおよび/または基板11’を測定することができる。搬送されるチップ7を正確にポジショニングする目的で、特にチップ7および/または基板11’上のアライメントマーク(図示せず)を探すことができる。したがってこの拡張形態の場合、装着すべき基板11’はチップのすぐ上には位置していない。
図6には、接合に関する本発明による実施形態の第2の拡張形態が示されている。これによれば、チップ7をマスク23の開口部24を通して基板11’のチップ7と接合する目的で、例示的にエジェクタ機構1’を用いることができる。本発明による着想の本質は、好ましくは表面に汚れがない特に高純度の材料から成るマスク23によって、例示的に用いられるエジェクタ機構1’上のチップ7を汚れから保護する、ということにある。したがって本発明によれば、チップ7の接合表面7bをどのようにして汚れから保護できるのかについて、改めて示される。開口部24を通してチップ7を案内し、マスク23の他方の側に位置する別のチップ7または基板11’の表面と接合する目的で、例示的に用いられるエジェクタ機構1’の代わりに、当然ながら他のどのような形式の機構を用いてもよい。
図7aには、基板1’上のチップ7の本発明によるセルフアライメントの本発明による第1のプロセスステップが示されている。チップ7は、接合ヘッド9によって液体フィルム21上に載置される。1つの特別な実施形態によれば、液体フィルム21は、基板1’全体にわたって連続的に分布しているのではなく、液滴またはウェットスポットとして、チップ7のセルフアライメントを行うべき個所にのみ位置している。
この場合、チップ7のコンタクト13と基板1’のコンタクト13とのアライメントが最適でないことがわかる。
図7bには、基板1’上のチップ7の本発明によるセルフアライメントの本発明による第2のプロセスステップが示されている。接合ヘッド9は、チップ7に対する固定を解除する。次いでチップ7は、液体フィルム21の存在に基づき自身の横方向運動によって、チップ7のコンタクト13が基板1’のコンタクト13とできる限り最良に合わさるように、セルフアライメントする。このようになる理由は、誘電体領域と電気的領域の結合特性がそれぞれ異なることによる。好ましいことに親水性領域は、親水性領域を引き寄せる。この相互作用は、好ましいことに少なくとも部分的に有極性の特性をもつ媒体を介して伝播可能である。水は双極性であり、したがって本発明によればこの役割のために特に良好に適している。
図8aには、固定手段6を備えた固定面22から成る本発明による接合ヘッド9が示されている。固定面22の後方には、ばね定数がそれぞれ異なるばね部材10、10’が設けられている。好ましくは、中心に組み込まれたばね部材10のばね定数は、周辺に組み込まれたばね部材10’のばね定数よりも大きい。横方向における接合ヘッド9の加速度は、固定面22の形状に作用を及ぼさない。
図8bには、接合すべき表面の法線方向に加速度が生じたときの、本発明による接合ヘッド9が示されている。中央のばね部材10のばね定数のほうが大きいことから、固定面22の中央部分にはあまり強く慣性の作用が及ぼされず、あるいは換言するならば、固定面22の中央部分は、周辺部分よりも迅速に追従して反応する。有利には、コンタクト面および設けられているエアクッションに急速に接近することによって、湾曲も生じる。同一のばね部材であったならば、並進運動によって固定面22に向かって形成される動圧が、対称に後方に向かって固定面22を押圧することになるであろう。ただし、周辺のばね部材10’は中央のばね部材10よりも小さいばね定数を有しており、周辺のばね部材10’はいっそう弾力性があることから、それらはいっそう容易に撓む。つまり慣性のほか、発生する動圧によっても、湾曲が引き起こされる。このような機械的非対称性によって、固定面22ひいてはそこに固定されたチップ7は凸状に湾曲し、ダイレクト接合のために最適なコンタクトポイント23を形成することができる。このようにすれば、チップ7が最初に側方でまたは平面的に接触することが排除される。
1、1’ エジェクタ機構
1o、1o’ エジェクタ表面
2 凹部
3 貫通案内部
4 リフト機構
5 グリップヘッド
6 固定手段
7 チップ
7b 接合表面
7r 裏側面
8 シーリング部材
9 接合ヘッド
10、10’ ばね部材
11、11’、11’’ 基板
12 切れ目
13 コンタクト
14 フレーム
15 テープシート
15o テープシート表面
15r テープシート裏側
16 ダイシング機構
17 保護層
18 接着剤
19 最終製品
20 誘電体表面
21 液体
22 固定面
23 マスク
24 開口部
25 光学系
d1、d2 厚さ
E 一致平面
t 深さ
Z1、Z2 拡大図

Claims (12)

  1. チップ(7)を半導体基板(11’)または別のチップに接合する方法において、
    前記チップ(7)を、誘電体表面領域(20)および電気的表面領域(13)を有するハイブリッド接合表面である接合表面(7b)において、誘電体表面領域(20’)および電気的表面領域(13)を有する前記半導体基板(11’)または前記別のチップ上の液体フィルム(21)がある個所で、接合ヘッド(9)によりポジショニングして、まず中央において前記液体フィルム(21)に接合し、次いで外側に向かって前記液体フィルム(21)に接合し、次いで、前記接合ヘッド(9)による固定から解除し、セルフアライメントにより前記チップ(7)の電気的表面領域(13)と前記半導体基板(11’)または別のチップの電気的表面領域(13)とを合わせて、前記半導体基板(11’)または前記別のチップにダイレクト接合することを特徴とする方法。
  2. 前記チップ(7)を製造するために、基板(11)を支持体(15)上に固定し、その後、前記基板(11)を複数のチップ(7)に個別化する、
    請求項1記載の方法。
  3. 前記基板(11)を前記支持体(15)上に固定する前に、前記基板(11)の接合表面(7b)を洗浄する、
    請求項2記載の方法。
  4. 前記チップ(7)の接合表面(7b)を、前記支持体(15)からの取り外し中および/または接合ポジションへの搬送中に洗浄する、
    請求項2または3記載の方法。
  5. 前記基板(11)の接合表面(7b)には事前に切れ目(12)が作り込まれており、前記チップ(7)を機械式ダイシング手段により個別化する、
    請求項2、3または4記載の方法。
  6. チップ(7)を半導体基板(11’)または別のチップに接合する方法において、
    開口部(24)を備えたマスク(23)を、前記開口部(24)が接合すべき次のチップ(7)の上方に位置するようになるまで、前記チップ(7)をポジショニングおよび/または固定するための凹部(2)に前記チップ(7)が装填されたエジェクタ機構(1)の上方に移動させ、
    前記チップ(7)を、ダイレクト接合により前記半導体基板(11’)または前記別のチップに接合する
    ことを特徴とする方法。
  7. チップ(7)を半導体基板(11’)または別のチップに接合する装置において、
    前記チップ(7)を固定、搬送および接合するための接合ヘッド(9)を有し、
    前記接合ヘッド(9)は、前記チップ(7)を、誘電体表面領域(20)および電気的表面領域(13)を有するハイブリッド接合表面である接合表面(7b)において、誘電体表面領域(20’)および電気的表面領域(13)を有する前記半導体基板(11’)または前記別のチップ上にある液体フィルム(21)が位置している個所で、ポジショニングして、前記チップ(7)のセルフアライメントにより前記チップ(7)の電気的表面領域(13)と前記半導体基板(11’)または前記別のチップの電気的表面領域(13)とが合わされて、前記チップ(7)が前記半導体基板(11’)または前記別のチップにダイレクト接合されるように、まず中央において前記液体フィルム(21)に接合し、次いで外側に向かって前記液体フィルム(21)に接合することを特徴とする装置。
  8. チップ(7)を半導体基板(11’)または別のチップに接合する装置であって、
    前記チップ(7)を、ダイレクト接合により前記半導体基板(11’)または前記別のチップに接合可能であり、
    前記チップ(7)をポジショニングおよび/または固定するための凹部(2)を備えたエジェクタ機構(1)を有し、
    開口部(24)を備えたマスク(23)を有しており、該マスク(23)は、前記開口部(24)が接合すべき次のチップ(7)の上方に位置するようになるまで、前記チップ(7)が装填された前記エジェクタ機構(1)の上方を移動可能である
    ことを特徴とする装置。
  9. 貫通案内部(3)が、前記凹部(2)の底部面に設けられており、
    グリッパ(5)が前記チップ(7)に接近できるようにするため、前記貫通案内部(3)を通ってリフト機構(4)が前記チップ(7)を持ち上げ可能である、
    請求項8記載の装置。
  10. 前記グリッパ(5)は、前記チップ(7)の接合表面(7b)とは反対側の固定表面に前記チップ(7)を固定する、
    請求項9記載の装置。
  11. 前記凹部(2)の深さ(t)は前記チップ(7)の高さに相応する、
    請求項8、9、または10記載の装置。
  12. 開口部(24)を備えたマスク(23)を有しており、
    該マスク(23)は、前記開口部(24)が接合すべき次のチップ(7)の上方に位置するようになるまで、前記チップ(7)が装填された前記エジェクタ機構(1)の上方を移動可能である、
    請求項8、9、10または11記載の装置。
JP2019541070A 2017-03-02 2017-03-02 チップを接合する方法および装置 Active JP7137571B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2022139747A JP7453299B2 (ja) 2017-03-02 2022-09-02 チップを接合する方法および装置
JP2024035054A JP2024060010A (ja) 2017-03-02 2024-03-07 チップを接合する方法および装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2017/054971 WO2018157937A1 (de) 2017-03-02 2017-03-02 Verfahren und vorrichtung zum bonden von chips

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2022139747A Division JP7453299B2 (ja) 2017-03-02 2022-09-02 チップを接合する方法および装置

Publications (2)

Publication Number Publication Date
JP2020509578A JP2020509578A (ja) 2020-03-26
JP7137571B2 true JP7137571B2 (ja) 2022-09-14

Family

ID=58266571

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2019541070A Active JP7137571B2 (ja) 2017-03-02 2017-03-02 チップを接合する方法および装置
JP2022139747A Active JP7453299B2 (ja) 2017-03-02 2022-09-02 チップを接合する方法および装置
JP2024035054A Pending JP2024060010A (ja) 2017-03-02 2024-03-07 チップを接合する方法および装置

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2022139747A Active JP7453299B2 (ja) 2017-03-02 2022-09-02 チップを接合する方法および装置
JP2024035054A Pending JP2024060010A (ja) 2017-03-02 2024-03-07 チップを接合する方法および装置

Country Status (8)

Country Link
US (3) US11764198B2 (ja)
EP (1) EP3590130A1 (ja)
JP (3) JP7137571B2 (ja)
KR (3) KR20190119031A (ja)
CN (1) CN110214369A (ja)
SG (1) SG11201906510PA (ja)
TW (3) TWI713159B (ja)
WO (1) WO2018157937A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11764198B2 (en) * 2017-03-02 2023-09-19 Ev Group E. Thallner Gmbh Method and device for bonding of chips
JP7235566B2 (ja) * 2019-04-01 2023-03-08 株式会社ディスコ 積層デバイスチップの製造方法
TW202135276A (zh) * 2019-10-29 2021-09-16 日商東京威力科創股份有限公司 附有晶片之基板的製造方法及基板處理裝置
FR3105569B1 (fr) * 2019-12-19 2021-12-17 Commissariat Energie Atomique Procédé de collage de puces à un substrat par collage direct
US11817326B2 (en) * 2020-03-10 2023-11-14 Pyxis Cf Pte. Ltd. Precision reconstruction for panel-level packaging
KR20220065292A (ko) 2020-11-13 2022-05-20 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
TWI765762B (zh) * 2020-12-25 2022-05-21 梭特科技股份有限公司 角落或側邊接觸的無衝擊力固晶方法
WO2023066463A1 (de) * 2021-10-19 2023-04-27 Ev Group E. Thallner Gmbh Verfahren und vorrichtung zum erzeugen und zum bereitstellen von elektronischen bauteilen
US20230260955A1 (en) * 2022-02-11 2023-08-17 Applied Materials, Inc. A procedure to enable die rework for hybrid bonding
US20240170443A1 (en) * 2022-11-18 2024-05-23 Applied Materials, Inc. Integrated process flows for hybrid bonding
FR3144695A1 (fr) * 2022-12-28 2024-07-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de collage hybride direct de puce à plaque

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192663A (ja) 2010-03-11 2011-09-29 Tokyo Electron Ltd 実装方法及び実装装置
JP2013243333A (ja) 2012-04-24 2013-12-05 Tadatomo Suga チップオンウエハ接合方法及び接合装置並びにチップとウエハとを含む構造体
JP2013251405A (ja) 2012-05-31 2013-12-12 Tadatomo Suga 金属領域を有する基板の接合方法
JP2015018897A (ja) 2013-07-10 2015-01-29 マイクロン テクノロジー, インク. 半導体装置の製造方法
WO2016060274A1 (ja) 2014-10-17 2016-04-21 ボンドテック株式会社 基板どうしの接合方法、基板接合装置

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3904587A1 (de) * 1989-02-16 1990-08-23 Arnold & Richter Kg Montagekopf fuer handhabungsgeraete
JP2876786B2 (ja) 1990-12-21 1999-03-31 株式会社日立製作所 高純度雰囲気接合方法及び装置
US5799858A (en) * 1995-09-16 1998-09-01 Samsung Aerospace Industries, Ltd. Die bonding device
JP3206486B2 (ja) * 1997-04-08 2001-09-10 松下電器産業株式会社 チップのボンディング装置におけるボンディングヘッド
AT405775B (de) 1998-01-13 1999-11-25 Thallner Erich Verfahren und vorrichtung zum ausgerichteten zusammenführen von scheibenförmigen halbleitersubstraten
TW451372B (en) * 1999-06-17 2001-08-21 Shinkawa Kk Die-holding mechanism, die-packing device and die-bonding device
TWI283906B (en) * 2001-12-21 2007-07-11 Esec Trading Sa Pick-up tool for mounting semiconductor chips
JP4064808B2 (ja) 2001-12-25 2008-03-19 東芝松下ディスプレイテクノロジー株式会社 熱圧着装置及び熱圧着方法
SG104293A1 (en) * 2002-01-09 2004-06-21 Micron Technology Inc Elimination of rdl using tape base flip chip on flex for die stacking
US7182118B2 (en) * 2003-06-02 2007-02-27 Asm Assembly Automation Ltd. Pick and place assembly for transporting a film of material
US7650688B2 (en) * 2003-12-31 2010-01-26 Chippac, Inc. Bonding tool for mounting semiconductor chips
CN1942281A (zh) * 2004-04-08 2007-04-04 松下电器产业株式会社 接合方法及其装置
US7257887B2 (en) * 2004-06-14 2007-08-21 David Lee Die holding apparatus for bonding systems
WO2006038030A2 (en) 2004-10-09 2006-04-13 Applied Microengineering Limited Equipment for wafer bonding
JP4616793B2 (ja) 2006-05-17 2011-01-19 株式会社新川 多段加圧コレット
FR2912839B1 (fr) * 2007-02-16 2009-05-15 Soitec Silicon On Insulator Amelioration de la qualite de l'interface de collage par nettoyage froid et collage a chaud
US7790507B2 (en) * 2007-03-24 2010-09-07 Texas Instruments Incorporated Semiconductor die collet and method
JP4341693B2 (ja) 2007-05-16 2009-10-07 ウシオ電機株式会社 Led素子およびその製造方法
KR101335275B1 (ko) 2007-07-20 2013-11-29 삼성전자주식회사 반도체 칩 본딩 장치
FR2935537B1 (fr) * 2008-08-28 2010-10-22 Soitec Silicon On Insulator Procede d'initiation d'adhesion moleculaire
US20100248424A1 (en) * 2009-03-27 2010-09-30 Intellectual Business Machines Corporation Self-Aligned Chip Stacking
EP2299486B1 (de) * 2009-09-18 2015-02-18 EV Group E. Thallner GmbH Verfahren zum Bonden von Chips auf Wafer
JP5644096B2 (ja) 2009-11-30 2014-12-24 ソニー株式会社 接合基板の製造方法及び固体撮像装置の製造方法
US8330245B2 (en) 2010-02-25 2012-12-11 Memc Electronic Materials, Inc. Semiconductor wafers with reduced roll-off and bonded and unbonded SOI structures produced from same
US20120315405A1 (en) 2010-02-26 2012-12-13 Alliance For Sustainable Energy, Llc Hot wire chemical vapor depostion (hwcvd) with carbide filaments
SG177817A1 (en) 2010-07-19 2012-02-28 Soitec Silicon On Insulator Temporary semiconductor structure bonding methods and related bonded semiconductor structures
US8461017B2 (en) 2010-07-19 2013-06-11 Soitec Methods of forming bonded semiconductor structures using a temporary carrier having a weakened ion implant region for subsequent separation along the weakened region
FR2965398B1 (fr) 2010-09-23 2012-10-12 Soitec Silicon On Insulator Procédé de collage par adhésion moléculaire avec réduction de desalignement de type overlay
JP5955866B2 (ja) 2011-01-25 2016-07-20 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウエハの永久接合方法
JP2014516470A (ja) 2011-04-08 2014-07-10 エーファウ・グループ・エー・タルナー・ゲーエムベーハー ウェハを恒久的にボンディングするための方法
US9159717B2 (en) 2011-04-08 2015-10-13 Ev Group E. Thallner Gmbh Method for permanently bonding wafers
EP2695182B1 (de) 2011-04-08 2016-03-30 Ev Group E. Thallner GmbH Verfahren zum permanenten bonden von wafern
JP5813432B2 (ja) * 2011-09-19 2015-11-17 ファスフォードテクノロジ株式会社 ダイボンダ及びボンディング方法
US8673733B2 (en) * 2011-09-27 2014-03-18 Soitec Methods of transferring layers of material in 3D integration processes and related structures and devices
CN102629604B (zh) * 2012-04-06 2014-09-03 天水华天科技股份有限公司 一种bt基板的悬梁式ic芯片堆叠封装件及其生产方法
US8969200B2 (en) * 2012-04-12 2015-03-03 The Research Foundation Of State University Of New York Apparatus and method for integration of through substrate vias
US9142532B2 (en) * 2012-04-24 2015-09-22 Bondtech Co., Ltd. Chip-on-wafer bonding method and bonding device, and structure comprising chip and wafer
US9082808B2 (en) 2012-06-05 2015-07-14 Oracle International Corporation Batch process for three-dimensional integration
US20150165752A1 (en) 2012-07-24 2015-06-18 Ev Group E. Thallner Gmbh Method and device for permanent bonding of wafers
KR101681437B1 (ko) * 2012-09-23 2016-11-30 도호쿠 다이가쿠 칩 지지 기판, 칩 지지 방법, 3차원 집적 회로, 어셈블리 장치 및 3차원 집적 회로의 제조 방법
JP6096547B2 (ja) * 2013-03-21 2017-03-15 東京エレクトロン株式会社 プラズマ処理装置及びシャワープレート
WO2014191033A1 (de) 2013-05-29 2014-12-04 Ev Group E. Thallner Gmbh Vorrichtung und verfahren zum bonden von substraten
CN105283950B (zh) 2013-06-17 2018-03-13 Ev 集团 E·索尔纳有限责任公司 用于衬底对准的装置及方法
US9040385B2 (en) 2013-07-24 2015-05-26 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanisms for cleaning substrate surface for hybrid bonding
CN105247670B (zh) 2013-12-06 2018-06-12 Ev 集团 E·索尔纳有限责任公司 用于对齐衬底的装置和方法
EP2889900B1 (en) * 2013-12-19 2019-11-06 IMEC vzw Method for aligning micro-electronic components using an alignment liquid and electrostatic alignment as well as corresponding assembly of aligned micro-electronic components
FR3016474A1 (fr) 2014-01-14 2015-07-17 Commissariat Energie Atomique Procede de placement et de collage de puces sur un substrat recepteur
US9751257B2 (en) * 2014-06-17 2017-09-05 GM Global Technology Operations LLC Ultrasonic welder clamp
US9842823B2 (en) * 2014-12-29 2017-12-12 Taiwan Semiconductor Manufacturing Co., Ltd. Chip-stacking apparatus having a transport device configured to transport a chip onto a substrate
US10163709B2 (en) * 2015-02-13 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
KR101559699B1 (ko) * 2015-05-08 2015-10-13 빌트조명(주) 플라즈마 표면처리를 이용한 led 패키지의 제조방법
CN105016632B (zh) * 2015-06-12 2018-10-26 哈尔滨工业大学深圳研究生院 一种低温表面活化直接键合制备石英玻璃毛细管的方法
FR3039700B1 (fr) 2015-07-31 2017-08-11 Commissariat Energie Atomique Procede de collage direct avec auto-alignement par ultrasons
CN105236350B (zh) 2015-10-21 2017-06-20 中国电子科技集团公司第四十九研究所 一种蓝宝石压力敏感芯片的圆片级直接键合方法
JP6301565B1 (ja) * 2016-01-29 2018-03-28 イエーノプティーク オプティカル システムズ ゲーエムベーハー マイクロチップをウェーハーから切り離して該マイクロチップを基板上に装着する方法および装置
EP3640971A1 (de) 2016-02-16 2020-04-22 EV Group E. Thallner GmbH Verfahren und vorrichtung zum bonden von substraten
CN118098939A (zh) 2016-03-22 2024-05-28 Ev 集团 E·索尔纳有限责任公司 用于衬底的接合的装置和方法
US10991609B2 (en) 2016-08-12 2021-04-27 Ev Group E. Thallner Gmbh Method and substrate holder for the controlled bonding of substrates
US11764198B2 (en) * 2017-03-02 2023-09-19 Ev Group E. Thallner Gmbh Method and device for bonding of chips
WO2018173764A1 (ja) * 2017-03-21 2018-09-27 富士フイルム株式会社 積層デバイス、積層体および積層デバイスの製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011192663A (ja) 2010-03-11 2011-09-29 Tokyo Electron Ltd 実装方法及び実装装置
JP2013243333A (ja) 2012-04-24 2013-12-05 Tadatomo Suga チップオンウエハ接合方法及び接合装置並びにチップとウエハとを含む構造体
JP2013251405A (ja) 2012-05-31 2013-12-12 Tadatomo Suga 金属領域を有する基板の接合方法
JP2015018897A (ja) 2013-07-10 2015-01-29 マイクロン テクノロジー, インク. 半導体装置の製造方法
WO2016060274A1 (ja) 2014-10-17 2016-04-21 ボンドテック株式会社 基板どうしの接合方法、基板接合装置

Also Published As

Publication number Publication date
KR102624841B1 (ko) 2024-01-15
JP7453299B2 (ja) 2024-03-19
US20200176437A1 (en) 2020-06-04
WO2018157937A1 (de) 2018-09-07
US11990463B2 (en) 2024-05-21
TW202324548A (zh) 2023-06-16
JP2022169798A (ja) 2022-11-09
TW202401595A (zh) 2024-01-01
KR20240010753A (ko) 2024-01-24
TWI713159B (zh) 2020-12-11
TWI797492B (zh) 2023-04-01
CN110214369A (zh) 2019-09-06
KR20230042124A (ko) 2023-03-27
JP2024060010A (ja) 2024-05-01
JP2020509578A (ja) 2020-03-26
TW202121610A (zh) 2021-06-01
EP3590130A1 (de) 2020-01-08
US20240170474A1 (en) 2024-05-23
KR20190119031A (ko) 2019-10-21
US20210134782A1 (en) 2021-05-06
SG11201906510PA (en) 2019-08-27
US11764198B2 (en) 2023-09-19
TW201842630A (zh) 2018-12-01

Similar Documents

Publication Publication Date Title
JP7137571B2 (ja) チップを接合する方法および装置
US11097306B2 (en) Support for bonding a workpiece and method thereof
US9962919B2 (en) Method of separating a carrier-workpiece bonded stack
JP6174059B2 (ja) 極薄ウェハーの仮接合の方法及び装置
US9355881B2 (en) Semiconductor device including a dielectric material
JP6626413B2 (ja) 支持体分離方法、および基板処理方法
US20230005792A1 (en) Method of manufacturing chips
US11177153B2 (en) Method of debonding work-carrier pair with thin devices
TWI842412B (zh) 用於接合多個晶片之方法及裝置,多個晶片之晶片堆疊以及包括多個晶片之半導體基板
JP6670190B2 (ja) 支持体分離装置、および支持体分離方法
Zoschke et al. Temporary Handling Technology by Polyimide based Adhesive bonding and Laser assisted de-bonding
CN115136287A (zh) 通过直接键合将芯片键合到基板的方法
EP3093876B1 (en) A method of separating a carrier-workpiece bonded stack
Puligadda Temporary Bonding for Enabling Three‐Dimensional Integration and Packaging
JP6612648B2 (ja) 支持体分離装置及び支持体分離方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200210

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210301

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210226

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20210601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210603

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211129

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220222

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220719

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220803

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220902

R150 Certificate of patent or registration of utility model

Ref document number: 7137571

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150