JP7100049B2 - 光測距システム用シストリックプロセッサシステム - Google Patents

Description

前置き

相互参照
本出願は、米国特許法１１９条に基づき、その開示の全体が参照により本明細書に組み込まれる、２０１７年２月２８日付けで出願された「ＳＹＳＴＯＬＩＣ ＰＲＯＣＥＳＳＯＲ ＦＯＲ ＦＯＣＡＬ ＰＬＡＮＥ ＧＥＩＧＥＲ ＭＯＤＥ ＡＰＤ ＡＲＲＡＹＳ」という名称の特許仮出願第６２／４６５，０４０号に対して優先権を主張する。

政府の権利
本発明は、国防高等研究計画局に与えられた契約番号ＨＲ００１１－１３－Ｃ－００４５における政府の援助で行われた。政府は、本発明に特定の権利を有する。政府は、本発明に特定の権利を有する。

技術分野
本開示の実施形態は概して、光測距システム用シストリックプロセッサシステムに関する。より詳細には、実施形態は、飛行時間測定のためにより高い分解能を有するより優れた読み出しを創出するためのＬｉＤＡＲシステム用シストリックプロセッサシステムに関する。

本明細書では、１または複数の光パルスで１または複数の対象の特徴を測定するシステム用の様々な方法、装置、およびシステムを提供することができる。

一実施形態では、シストリック処理は、例えば、飛行時間測定のためにより高い分解能を有するより優れた読み出しを創出するための光測距システムに使用される。受信機回路は、クロック回路と協働するアレイに配置された、アバランシェフォトダイオード（ＡＰＤ）などの１または複数の光検出器を含む読出し集積回路（ＲＯＩＣ）を備えている。読出し集積回路は、少なくとも第１の参照時間および第２の参照点で始まる飛行時間を測定するように構成されている。アレイの各行は、複数の光検出器および関連するレジスタで作ることができる。

ＲＯＩＣは、光検出器のシストリック処理を行う。ＲＯＩＣは、極めて正確な分解能で飛行時間の測定などの対象の特徴を判断するために、少なくとも、ｉ）時間単位で、反射光パルスの初期光子がアレイ内の光検出器のそれぞれによっていつ捕捉され、ｉｉ）その光子が地理的にアレイ内のどこに配置されているかを補足し、ｉｉｉ）光検出器によって捕捉されるデータを走査し、その後、ｉｖ）時間単位で、クロック回路からの入力に対して光子がいつ捕捉されたのかを知るためにアルゴリズムで走査したデータを分析するように、光検出器のシストリック処理を行う。

図面は、本明細書で提供される設計のいくつかの実施形態を参照する。

図１は、例えば、飛行時間測定のためにより高い分解能を有するより優れた読み出しを創出するために、シストリック処理読出し集積回路（ＲＯＩＣ）で１または複数の光パルスを有する１または複数の対象の特徴を測定する例示的な光測距システムの一実施形態のブロック図である。 非同期動作におけるＲＯＩＣに対するシストリック処理の例示的な表示の一実施形態の図である。 非同期動作におけるＲＯＩＣに対するシストリック処理の例示的な表示の一実施形態の図である。 非同期動作におけるＲＯＩＣに対するシストリック処理の例示的な表示の一実施形態の図である。 非同期動作におけるＲＯＩＣに対するシストリック処理の例示的な表示の一実施形態の図である。 非同期動作におけるＲＯＩＣに対するシストリック処理の例示的な表示の一実施形態の図である。 非同期動作におけるＲＯＩＣに対するシストリック処理の例示的な表示の一実施形態の図である。 非同期動作におけるＲＯＩＣに対するシストリック処理の例示的な表示の一実施形態の図である。 シストリック処理ＲＯＩＣの一実施形態のブロック図である。 シストリック処理ＲＯＩＣの一実施形態のブロック図である。 図４は、例示的なシストリック処理要素の部分の一実施形態のブロック図である。 図５は、光測距システム用シストリックプロセッサシステムの一部となり得る１または複数の演算デバイスの一実施形態を示す図である。

設計は様々な変更、等価物、および代替形態の対象であり、その特定の実施形態は、図に例として示し、詳細に説明する。設計は、開示した特定の実施形態に限るものではなく、逆に、特定の実施形態を使用した全ての変更、等価物、および代替形態を含むことを意図していることを理解されたい。

以下の説明では、本設計の完全な理解を提供するために、特定のデータ信号、名称がある構成部品、フレームの数などの例として多くの特定の詳細を記載することがある。しかし、本設計をこれらの特定の詳細がなくとも実施することができることは、当業者には自明のことである。他の例では、本設計を不必要に曖昧にすることを避けるために、よく知られている構成部品または方法は、詳細に説明せず、ブロック図で説明した。さらに、第１の演算デバイスなどの特定の数的参照を行うことがある。しかし、特定の数的参照は、文字通りの順序として解釈すべきではなく、第１の演算デバイスが第２の演算デバイスとは異なるということを解釈するものである。したがって、記載した特定の詳細は単に例示的なものである。特定の詳細は、本設計の精神および範囲から変更することができるが、未だその範囲内にあると解釈することができる。「結合」という用語は、構成部品に直接、または別の構成部品を通して構成部品に間接的に接続することと定義される。

一般的に、クロック回路と協働する、アレイに配置された１または複数の光検出器を備えたＲＯＩＣを使用する光測距システムの１または複数の実施形態を論じる。ＲＯＩＣは、光検出器のシストリック処理を行うことができる。ＲＯＩＣは、少なくとも、ｉ）時間単位で、反射光パルスの初期光子がアレイ内の光検出器のそれぞれによっていつ捕捉され、ｉｉ）補足する光検出器の列および行アドレスに関してその光子が地理的にアレイ内のどこに配置されているかを捕捉し、ｉｉｉ）アレイ内の所与の光検出器で光子が、少なくとも時間単位でいつ、地理的にどこで補足されたのかについて、光検出器によって捕捉されるデータを走査し、その後、ｉｖ）時間単位で、クロック回路からの入力に対して光子が厳密にいつ捕捉されたのかを正確に知るためにその時間と場所に関してアルゴリズムでデータを分析するように、光検出器のシストリック処理を行う。

３つの注目すべき点：１）一般的に、従前のＲＯＩＣアーキテクチャでは、各画素での実際の時間情報が必要であった。これは、電力損失が画素の数で線形的に増加することを意味する。代わりに、本設計では、２行以上のシストリックプロセッサ要素が、時間単位の共通のタイマ維持トラックを共有する。２）また、従前のＲＯＩＣアーキテクチャでは、飛行時間カウンタは、カウントサイクルの持続時間だけタイムを取る必要があり、その後、無制限にカウントし続ける必要がある。それによって、これらは時にオーバーフローするので、より高次の「時間」がＲＯＩＣの外側に保持される必要があるか、または、はるかに長い必要があるものの、それらは、電力損失をさらに増加させ、ＲＯＩＣによって生成されるデータ量を増加させる。３）また、従前のＲＯＩＣアーキテクチャでは、いくつかの動作サイクルなどの無駄な時間差が、光子の検出を捕捉するときと、画素がその位置で別の光子を検出することができるときとの間に存在する。代わりに、本設計では、一組の光検出器およびその関連レジスタは、対象からアレイ内のその地理的位置に戻る初期光子を検出することができ、次いで一組の光検出器およびその関連レジスタが対象からアレイ内のその地理的位置まで戻る別の光子を検出することが可能な直ぐ次のサイクルが始まる。光検出器のシストリック処理は、アレイ内でその光検出器およびその関連レジスタに対する光子を捕捉することによって、飛行時間データを記録するＲＯＩＣにおける無駄な時間を減少させ、それにより、反射光パルスの検出によるより高い分解能が得られる。

図１は、例えば、飛行時間測定のためにより高い分解能を有するより優れた読み出しを創出するために、シストリック処理読出し集積回路（ＲＯＩＣ）で１または複数の光パルスを有する１または複数の対象の特徴を測定する例示的な光測距システムの一実施形態のブロック図を示す。

ＬｉＤＡＲシステムなどの光測距システム１００は、１または複数の光パルスおよび検出した反射光子で、飛行時間測定を含む時間の測定による距離などの１または複数の対象の特徴を測定する。１または複数のレーザは、１または複数の光パルスを生成する。１または複数のカメラは、１または複数の対象物からの反射光パルス内の光子を検出する。

受信機回路は、クロック回路と協働するアレイに配置された、アバランシェフォトダイオード（ＡＰＤ）などの１または複数の光検出器を含むＲＯＩＣを備えている。ＲＯＩＣは、クロック回路からの入力を使用することによって、少なくとも反射光パルスの飛行時間を測定し、その後、第１の参照時間で始まり、第２の参照点で止まる飛行時間を測定するように構成されている。第１の参照点は、ノイズを除去するためである場合にはシステム予測に基づきパルスが戻ってくることを期待された時間、レーザパルスがレーザから離れる時間、またはいくつかの他の参照時点であってもよい。第２の参照点は、アレイ内の関連する光検出器が反射光パルスの光子を検出するとき、システムがその範囲のサンプリングを完了したとき、またはいくつかの他の参照時点であってもよい。アレイの各行は、複数の光検出器および関連するレジスタで作ることができる。アレイの各列も、複数の光検出器および関連するレジスタで作ることができる。

ＲＯＩＣは、複数のシストリックプロセッサ要素を含む。各シストリックプロセッサ要素は、固有の光検出器および関連するレジスタを有する。各シストリックプロセッサ要素は、検出した光子位置および到達時間情報を伝達するために、２つの入力、ｉ）左側の隣接するシストリックプロセッサ要素からのシストリックプロセッサ要素の出力、およびｉｉ）アレイ内の関連する画素の列アドレスを有する。

ＲＯＩＣは、光検出器のシストリック処理を行う。ＲＯＩＣは、極めて正確な分解能で飛行時間の測定などの対象の特徴を判断するために、少なくとも、ｉ）時間単位で、反射光パルスの初期光子がアレイ内の光検出器のそれぞれによっていつ捕捉され、ｉｉ）補足する光検出器の列および行アドレスに関してその光子が地理的にアレイ内のどこに配置されているかを捕捉し、ｉｉｉ）アレイ内の所与の光検出器で光子が、時間単位でいつ、地理的にどこで補足されたのかについて、光検出器によって捕捉されるデータを走査し、その後、ｉｖ）時間単位で、クロック回路からの入力に対して光子が厳密にいつ捕捉されたのかを正確に知るためにその時間と場所に関してアルゴリズムでデータを分析するように、光検出器のシストリック処理を行う。

各シストリックプロセッサ要素は、以下の通り、シストリック処理を行うことができる。

ｉ）光子検出がない場合、データは、並列なシフトレジスタの形態のシストリックプロセッサ要素のアレイ内で左から右に進む。

ｉｉ）光子検出のイベントが起こると、作動された光検出器の列アドレスは、そのシストリックプロセッサ要素に投入され、このデータがその行に対して共通のバッファに記憶されるまでその後のクロックサイクルそれぞれで右にシリアルにシフトされる。（シストリックプロセッサへの入力で）最も左側のシストリックプロセッサ要素は、その左隣がなく、代わりに、固有の列アドレスを通過するように構成されている。

下流側分析モジュールと協働するシストリックプロセッサ要素は、レーザから対象までのその光子の飛行時間の持続時間に対する検出された光子の実際の到達時間と、その後、アレイ内の画素の反射波における初期光子の検出を決定する。

１または複数の電源は、電力をレーザ、受信機、クロック回路、およびカメラに供給する。

一実施形態では、ＬｉＤＡＲは、（距離および空間分解能の両方で）優れた精度で距離を測定することができる。ＬｉＤＡＲは、光パルスが対象に到達し、戻る必要がある時間の測定によって距離を測定する。ＬｉＤＡＲは、短い光パルスを生成するレーザ、および反射光パルスを検出し、光の飛行時間を測定するカメラを備えている。ＡＰＤの導入により、単一の光子、対象から戻る第１の光子、すなわち、二次反射によって反射された光子ではなく、対象とＬｉＤＡＲの間の最も短い経路を有する光子を検出する能力によって、ＬｉＤＡＲの性能を著しく向上させることができる。

この設計は、平面ガイガーモードＡＰＤアレイの各画素からタイマを取り除くシストリック処理技術を使用してもよく、それにより、電力消費を著しく減らし、より高密度のアレイを可能にするよう回路を単純化することができる。

ＲＯＩＣは、本明細書で論じるような多数のシステムで使用されてもよい。例えば、ＲＯＩＣは、伝達装置（ｔｒａｎｓｍｉｔｔｅｒ）を備えていない受動的リスナシステムで使用されてもよい。また、ＲＯＩＣは、特徴を判断することができる顕微鏡のような応用例で使用されてもよい。顕微鏡およびそのようなデバイスは、戻ってくる光または対象検出に基づいて、データを取得し、サイズ、化学的構成などの特徴を得る、ＲＯＩＣを使用する光伝達装置を有する。また、ＲＯＩＣアレイは小型である。寸法は、隣接する画素間のピッチに相関することがあることに留意されたい。また、誤差はクエンチ回路によって判断することができる。

図２ａから２ｇは、非同期動作におけるＲＯＩＣ２００に対するシストリック処理の例示的な表示の一実施形態の図である。これらの図は、３×３画素タイルに対する一連の連続飛行時間値を示している。図では、「Ｃ」を有する第１の矩形は、その列および行アドレスでの光検出器を示し、第２の矩形は値を記憶する関連するレジスタである。関連するレジスタは、中に数字を有し、列アドレス位置を示すことができる。比較を容易にするために、これらの矩形は、図３Ａおよび３Ｂに示した例示的なものに対応し得る。これらの図では、ＦＩＦＯバッファ、フィードバックスイッチを備えた矩形の左縁部近くの底部に飛行時間カウンタが１つだけある。したがって、シストリックプロセッサ要素の２つ以上の行は、時間単位の共通のタイマ維持トラックを共有し得る。

「シストリック処理」という用語は、接続された単純なプロセッサの近傍のアレイを含む、コンピュータアーキテクチャの階層を説明するために使用することができる。データは、固定速度でパイプラインモードにおいてこれらのプロセッサを通して流れる。「シストリック処理」という用語は、光検出器および関連するレジスタのアレイの制御のための、ＲＯＩＣ内での例示的な構造および処理を適切に説明するので、ここで使用されている。本文脈におけるシストリック処理は、いくつかの有利な特性を有する：

各列での光子到達とシストリックプロセッサからの放出の間の遅延は、クロックサイクルの倍数である。

シストリック処理が左から右に進み、各シストリック処理要素（ＳＰＥ）の遅延が１クロックサイクルである場合、また列を右から左に数えることができる場合、アルゴリズムは、光子の到達時間をシストリックプロセッサからの放出時間マイナス列数として判断することができる。

各画素（ＡＰＤ位置）で電子的に供給される時間情報について必要がない。時間情報は単に、シストリックプロセッサからの放出で追跡される必要がある。

ＳＰＥのサイズがｌｏｇ_２（ｎ）で大きくなる四角形のアレイであって、ｎは列の数であり、例えば、アレイ内の列の数の倍はそれぞれ、ＳＰＥの幅に１ビットを加え、同期または非同期モードでは、各画素は飛行時間カウンタの長さ（普通は、１０ビット以上）に等しい固定幅を有する。繰り返しとなるが、ＲＯＩＣアレイは小型である。

光検出器および関連するレジスタは、反射パルスの光子が検出されるときとアレイ内で光子が収集された地理的場所を示すデータを捕捉する。したがって、データは、アレイ内における検出された光子の到達時間および位置を反映する。各サイクルでは、データは、光検出器および関連するレジスタからアレイの行を通してバッファまでシリアルにシフトし、その後、捕捉したデータを、時間単位で、光子がクロック回路からの入力、および光子が捕捉された地理的場所に対してアレイ内で捕捉された正確なときに復号化するためにアルゴリズムを使用する固有の列アドレスデコーダおよびタイムスタンプデコーダに送信する。

図２ａは、０の飛行時間値から始まる。図２ａは、時間０でのシストリック処理を示す。図２ｂおよび図２ｃは、次の２つのサイクルを示す。図２ｂは、時間１でのシストリック処理を示す。光子は検出されていない。図２ｃは、時間２でのシストリック処理を示す。第１の光子は、（小さい星で示された）左側の最上部ＳＰＥに到達する。また、図２ｃでは、光子は左側の最上部画素（Ｃ３）に到達し、その列アドレス（Ｃ３）の値はシストリックプロセッサにローディングされる。この光子は２時間単位に等しい飛行時間に到達したことに留意されたい。図２ｄは、時間３でのシストリック処理を示す。２つ以上の光子が、アレイの第２の行における列Ｃ２およびＣ１に到達する。また、第１の光子に対するデータは、シストリックプロセッサを通して右側に１ステップ移動する。したがって、２つ以上の光子が到達し、それぞれの列アドレスが、シストリックプロセッサのレジスタにローディングされる。同じ時間の間、前の光子の列アドレスは、シストリック処理パイプラインを通して右に１ステップシフトする。これらの２つの光子が３時間単位に等しい飛行時間に到達したことに留意されたい。図２ｅは、時間４でのシストリック処理を示す。光子を示すデータは、シストリックプロセッサから出て、飛行時間カウンタＣ１－４の現在の値が付される。したがって、シストリックプロセッサは、そのコンテンツを右に１ステップ移動させる。これにより、シストリックプロセッサからの最も右側の光子列アドレスに移動し、この点で、列アドレスは現在の飛行時間値が付される。この過程は、「タイムスタンプ」と言うことができる。図２ｆは、時間５でのシストリック処理を示す。２つ以上の光子を示すデータは、シストリックプロセッサから出て、Ｃ３－５およびＣ２－５と「タイムスタンプ」される。また、他の検出光子Ｃ１－４に対するデータはＦＩＦＯバッファに入る。したがって、残りの２つの光子をタイムスタンプすることができ、前にタイムスタンプされた光子は、ＦＩＦＯバッファに書き込まれる。図２ｇは、時間６でのシストリック処理を示す。３つの光子全てに対するデータが、ＦＩＦＯバッファに書き込まれる。したがって、図２ｇでは、最後の２つの光子をＦＩＦＯバッファに書き込むことができる。

次に、異なるデコーダモジュールはＦＩＦＯのコンテンツを検査することができる。上部の行では、システムは行１列アドレス３からの光子が時間５でシストリックプロセッサから出た記録を有する。下の行、行２では、システムは２つの光子の記録を有する。行２、列１からの１つの記録が時間４で出る。行２、列２からの第２の記録が時間５で出る。アルゴリズムは、行１で第１の到達光子に対して５－３＝２（時間単位）、および行２からの他の２つの光子に対して４－１＝３（時間単位）および５－２＝３（時間単位）として実際の光子到達時間を算出することができる。

アレイを構成する行および列の各光検出器は、単一の光子を検出する能力を有し、したがって、二次反射によって反射されるあらゆる光子を検出するというよりむしろ、アレイ内のその地理的位置に対象から戻る第１／初期の光子を検出する能力を有する。また、直近のサイクルの始まりにおいて、一組の光検出器および関連するレジスタが、アレイ内のその地理的位置に対象から戻る別の光子を検出することが可能である。光検出器のシストリック処理は、画素のアレイ内のその画素に対する光子を捕捉することによって、飛行時間データを記録するために、ＲＯＩＣの無駄な時間を減少させることができ、それにより、反射光パルスの検出によるより高い分解能／改良された測定が得られる。

３つの注目すべき点：１）本設計では、２行以上のシストリックプロセッサ要素が、時間単位の共通のタイマ維持トラックを共有する。２）従前のＲＯＩＣアーキテクチャでは、飛行時間カウンタは、カウントサイクルの持続時間だけタイムを取る必要があり、その後、無制限にカウントし続ける必要がある。それによって、これらは時にオーバーフローするので、より高次の「時間」がＲＯＩＣの外側に保持される必要があるか、または、はるかに長い必要があるものの、それらは電力損失を増加させ、ＲＯＩＣによって生成されるデータ量を増加させる。３）また、従前のＲＯＩＣアーキテクチャでは、いくつかの動作サイクルなどの無駄な時間差が、光子の検出を捕捉するときと、画素がその位置で別の光子を検出することができるときとの間に存在する。代わりに、本設計では、一組の光検出器およびその関連レジスタは、対象からアレイ内のその地理的位置に戻る初期光子を検出することができ、次いで一組の光検出器およびその関連レジスタが対象からアレイ内のその地理的位置まで戻る別の光子を検出することが可能な直ぐ次のサイクルが始まる。

図３Ａおよび３Ｂは、シストリック処理ＲＯＩＣの一実施形態を示す。図３Ａからのシストリック処理ＲＯＩＣの構成部品は、図３Ｂ内に続く。システム３００は、シストリック処理要素（ＳＰＥ）、タイムスタンプブロック（ＴＳ）、行ＦＩＦＯ、ラウンドロビンアービタ、ポートＦＩＦＯ、シリアライザおよびＬＶＤＳドライバを含むシストリックプロセッサを備えている。熟練したＦＰＧＡ設計者は、管理のために、これらのブロックをマルチポート市販ＳＲＡＭおよび対応するアルゴリズムに置換することができる。

シストリック処理要素
各画素（光検出器位置）は、それに関連する１つのＳＰＥを有し、接続されたＳＰＥの全ての行は画素の１つの行に対応している。各ＳＰＥは、２つの入力、左側の隣からのＳＰＥ出力、およびその関連する画素の列アドレスを有する。（シストリックプロセッサへの入力において）最も左側のＳＰＥは、左側に隣がなく、代わりに、固有の列アドレスを通過するように構成されている。光子検出がない場合、情報は左から右に進み、ＳＰＥのチェーンは並列シフトレジスタを形成する。光子検出のイベントの場合、活性化された画素の列アドレスは、そのＳＰＥに投入され、次のクロックサイクルで右にシフトされる。

アレイ内の第１の行に対する第１のタイムスタンプブロック、第２の行に対する第２のタイムスタンプブロックなどは全て、クロック回路からの共通の時間参照入力を受信する。各タイムスタンプブロックは、タイムカウンタ（タイマ）およびタイムスタンプ（ＴＳ）と呼ばれるコンテンツを備えた関連するシャドウタイマレジスタからなる。各タイムスタンプブロックは、パイプライン列アドレスレジスタ（ＣＡ）と協働する。タグ付けされた列アドレスのデータフローがタイムスタンプブロックを通過する場合、タイムカウンタの瞬間値が、検出された光子の位置および到達時間を示すように、列アドレスレジスタからの列アドレスに付される。各タイムスタンプデコーダは、クロック回路から共通の時間参照入力を受信する。

上記ＳＰＥで一連のチェーンによって形成されたシストリックプロセッサは、アドレスが光子の検出を反映することを示す光子タグを備えた列アドレスの一定フローを作り出す。このフローは、タイムスタンプデコーダブロックに示される。

タイムスタンプ
タイムスタンプブロック（図３Ｂ参照）はそれぞれ、タイムカウンタ（タイマ）、タイムスタンプ（ＴＳ）と呼ばれるコンテンツを備えたシャドウタイマレジスタ、およびパイプライン列アドレスレジスタ（ＣＡ）を備えている。タグ付けされた列アドレスのフローがタイムスタンプブロックを通過すると、タイマの瞬間値は、列アドレスに付される（列アドレスがタイムスタンプされる）。位置および到達時間の両方が知られている必要があるので、結果は光子タグと共に通過される。

タイマのタイミング能力は、その幅によって制限される。本構成では、タイマ幅は、例えば、１０ビットである。より長い露出時間では、タイマは周期的にオーバーフローする。タイムスタンプブロックは、タイマのオーバーフローを監視し、ＴＳおよびＣＡのコンテンツ全体を後続のロジックブロックへのタイマオーバーフローを示す独自のビット組合せと置き換える。

留意点：上記シストリック処理原理および概念は、到達情報の検出された光子位置および時間を生成および維持することが十分可能であることに留意されたい。しかし、選択されたＩＣ過程によって維持可能な最大クロック速度が十分な時間分解能を提供しない場合がある。このような場合、本明細書に記載されたフェーズシフト方法を利用することができる。クロック回路は、互いに対して９０度シフトされ、アレイ内の各画素に分配される、同じ周波数で生成された少なくとも２つのクロック信号を有する。これらのクロック信号は、全ての画素で２つ以上のラッチによって追跡される。光子の到達の検出の始まりに、２つのラッチは２つのクロック信号の瞬時状態を捕捉するラッチモードにスイッチされる。少なくとも２つのクロック信号は９０度シフトされたクロックであるので、１つのクロックサイクルに対応する各サイクル内の少なくとも４つの二値の組合せにつながることに留意されたい。タイムスタンプブロックは、１つのクロックサイクルの四分円内に光子到達時間を区別するように構成され、したがって、クロック信号の周波数の少なくとも４倍だけ時間分解能を増加させる。

本実施例では、１ＧＨｚのクロックが使用されるが、所望の分解能は２５０ｐｓである。これを達成するために、互いに対して９０度シフトされる２つの１ＧＨｚクロックは、各画素に分配することができる。これらのクロックは全ての画素で２つのラッチによって追跡することができる。光子到達検出の始めに、これらの２つのラッチは、２つのクロックの瞬時状態を捕捉するラッチモードにスイッチされることができる。２つの９０度シフトクロックが各１ナノ秒サイクル内で４つの二値の組合せにつながるので、光子到達時間はさらに１ナノ秒サイクルの四分円内に区別することができる。これらの２つのビットのラッチ状態は、シストリックプロセッサ内の列アドレスに付され、タイムスタンプブロックでタイムスタンプに付される。ＩＣ過程が４ＧＨｚのクロック周波数を援助することができ、タイマブロックの幅が２ビット増加する場合、２つの９０度シフトクロックなしで、また各画素でのラッチなしでも同一の結果が得られることに留意されたい。

行ＦＩＦＯ
一実施例では、最大数の出力ＬＶＤＳポートが、４つのタイムスタンプ出力経路（画素行）を１つのポートに組み合わせる。ピーク瞬時スループット需要を受け入れるために、各行の出力に比較的浅いＦＩＦＯがある。光の均一およびガウス分配でのモデリングにより、４ワードの深さが十分であることが明らかになった。行ＦＩＦＯは、シリアライザの能力がデータ流出を制限し始める場合に、光強度のみでオーバーフローし始める。このような場合に行ＦＩＦＯの深さを増加させることは経路の能力を増加させず、オーバーフローが始まるのを遅らせるだけである。

オーバーフローの場合、行ＦＩＦＯはそのコンテンツを保存し、余分な光子タイムスタンプを単に処分する。目立った例外は、処分することができないタイマオーバーフローインディケータであり、それによって、必要に応じて行ＦＩＦＯの上部を上書きする。

ラウンドロビンアービタ
一実施形態では、行ＦＩＦＯからの読出しを、ラウンドロビンアービタによって制御することができる。ラウンドロビンアービタは、４つの行ＦＩＦＯからの読出しリクエスト、およびポートＦＩＦＯからのＦＩＦＯフルインディケータを監視する。ラウンドロビンアービタは、現在の状態に基づき、４つの行ＦＩＦＯの間で仲裁する単純なシーケンサを備えている。ポートＦＩＦＯが完全ではなく、４つの行ＦＩＦＯ全てが読出しをリクエストしている場合、アービタは、ラウンドロビンシーケンス内でこれらのリスエストに応じる（したがって、ラウンドロビンアービタという名前である）。４つの行ＦＩＦＯ全てが読取をリクエストしているわけではない場合、ラウンドロビンシーケンスが省略される、すなわち、ポートＦＩＦＯ入力能力を最大限に利用するために、空の行ＦＩＦＯをスキップすることができる。最終的に、１つの行ＦＩＦＯだけがコンテンツを有する場合、１クロックサイクル速度毎に１トランスファーでポートＦＩＦＯに移動させる。ラウンドロビンアービタはどの行ＦＩＦＯが使用されているかを知っているので、行ＦＩＦＯコンテンツに行アドレスを示す追加の２ビットを付す。それによって、ポートＦＩＦＯの入力では、各光子到達イベントは、タイムスタンプ、列アドレスおよび行アドレスによって識別される。

ポートＦＩＦＯ
ポートＦＩＦＯの機能は、シストリックプロセッサの瞬時ピークスループット需要をシリアルＬＶＤＳポートの最大移動能力と速度マッチさせることである。行ＦＩＦＯに使用される同じモデリングは、総計の光子到達速度がシリアルポートの能力より低い限り、１６ワードのポートＦＩＦＯ深さがランダム光子到達速度での場合において９８％を超えてピーク需要を満たすことを示唆している。総計光子到達速度がシリアルポート能力を超えると、ポートＦＩＦＯは、その深さに関わらず、次第にオーバーフローし、排出するのに過剰な時間がかかる。

ポートＦＩＦＯは、オーバーフローが起きないので、基本ＦＩＦＯ構造である。ラウンドロビンアービタは、単にフルポートＦＩＦＯへの書き込みを停止し、行ＦＩＦＯにオーバーフロー問題を転送する。

ポートＦＩＦＯからの読出しは、シリアライザによって制御することができる。シリアライザは、前の文字の終わりで、ポートＦＩＦＯから新しいコンテンツをフェッチする。ポートＦＩＦＯが空であるときにシリアライザが新しい文字を必要とする場合、アイドル文字、有効な光子到達文字で起こることがない１と０の固有の文字列を生成し、受信機をロックし、次の有効データに対して準備したままにする。

図４は、シストリック処理要素の例示的部分の一実施形態のブロック図を示す。各シストリックプロセッサ要素はさらに、検出した光子到達およびその列および行アドレスを反映したデータをアレイを通してシリアルにシフトするために、ｉ）その入力にマルチプレクサまたは等価ブール論理ゲートと、ｉｉ）ローカル列アドレス（ＣＡ_ｘｘ）の発生器と、ｉｉｉ）マルチプレクサ入力セレクタロジック（ＳＥＬ）とを備えている。

詳細には、２つの隣接するＳＰＥ４００を示す図４を参照のこと。シストリック処理要素は、入力に２：１マルチプレクサ（２：１ＭＵＸ）を有するレジスタ（ＲＥＧ）、ローカル列アドレス（ＣＡ_ｘｘ）の発生器、およびマルチプレクサ入力セレクタロジック（ＳＥＬ）を備えている。ＲＥＧの幅は、シストリックプロセッサチェーンの長さに左右される。本構成では、各シストリックプロセッサチェーンによって処理される画素の数は１６であり、それによって、ＲＥＧの幅は４ビット（ｌｏｇ_２１６＝４）である。さらに、ＲＥＧのアドレスコンテンツが検出した光子到達（光子タグ）を反映しているかどうかを示す追加のビット（図４の上部に示す）がある。２：１ＭＵＸは、左の隣からのＲＥＧのコンテンツ、またはその独自の画素の列アドレスのいずれかを通過させる。ＣＡｘｘ列アドレス発生器は、配線され（ＶＳＳおよびＶＤＤタイの組合せ）、さらに省電力化することができる。ＳＥＬブロックは、その左隣および独自の画素からの光子タグを監視する。デフォルトＳＥＬ出力は、隣の光子タグに関わらず、隣のコンテンツを選択する。独自の画素が光子を検出した場合にのみ、ＳＥＬは１サイクルに対してそのＣＡｘｘを投入する。明らかに、隣とその独自の画素両方が同じクロックサイクル中にＲＥＧへのアクセスを主張する場合に、相反する需要がある可能性がある。本構成では、周辺を犠牲にしてイメージャの中心からの画素を好むように、隣が優先される。

一実施形態では、光検出器は平面ガイガーモードアバランシェフォトダイオード（ＡＰＤ）アレイであり、ＲＯＩＣは、光検出器としてＡＰＤのアレイ、およびガイガーモード動作を制御する回路を含むように構成され、第１のセットのＡＰＤおよび関連するレジスタはこのＡＰＤおよび関連するレジスタをバイパスするためのバイパス回路を有し、それによって、データは、アレイの所与の行で、欠陥のあるセットのＡＰＤおよび関連するレジスタを通してシリアルにシフトすることができる。

応用例
同期および非同期ガイガーモードＡＰＤ平面アレイは両方とも、空中および地上ベース３Ｄ画像化、測距、マッピング、衝突回避、ターゲティングなどのためにＬｉＤＡＲで使用することができる。３Ｄ画像化の利点は、例えば、濃い熱帯の枝葉の下に隠された対象の検出で示されてきた。より最近では、公道を使用した自律走行車両の早期実験により、ＬｉＤＡＲは３６０°レーダー、受動ビデオカメラなどの他のセンサの能力を増大させるのに必要であることが提案されている。

熱損失および回路複雑性は、ガイガーモードで動作される既存の平面ＡＰＤアレイの最大サイズおよび最小画素ピッチまで限定する可能性がある。このような限定は、全ての画素で飛行時間情報を必要とする既存のＲＯＩＣアーキテクチャの結果である。今日報告されている最新のアレイは、５０μｍの画素ピッチのサイズで２５６×６４画素であり、飛行時間測定は１から２マイクロ秒に限定することができる。電力消費は、ミッションの持続時間を制限し、画素ピッチは、カメラの重量および費用を増加させる大きなレンズの使用を必要とする。将来における本技術のより幅広い産業展開は、小さい画素ピッチおよび大きい空間分解能（より高い画素カウント）と組み合わせられた電力消費の減少に左右される。

略語のリスト
ＡＰＤ－アバランシェフォトダイオード：光電流のアバランシェ乗算を利用するように設計されたフォトダイオード。逆バイアス電圧が降伏電圧に近づくと、吸着された光子によって作り出されたホール電子対は、イオンに衝突する場合に追加のホール電子対を作り出すのに十分なエネルギーを得るために強い電界によって加速し、したがって、生成された電流を乗算する。

ガイガーモード（Ｇｅｉｇｅｒ ｍｏｄｅ）－ＡＰＤは２つのモード、線形およびガイガーモードで動作させることができる。線形モードでは、ＡＰＤバイアスはアバランシェをトリガするのに十分ではなく、ＡＰＤはゲイン（普通は、１から５までの間）で動作する。ガイガーモードでは、ＡＰＤバイアスは、アバランシェをトリガするのに十分なレベルとこれを急冷するレベルの間で機敏に制御される。このモードでは、ＡＰＤは１００から１０００までの間の光電流ゲインを示す。

ＲＯＩＣ（Ｒｅａｄ－Ｏｕｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）－読出し集積回路：画素内デジタル化およびデジタル読出を行う標準的な鋳造ＣＭＯＳ過程を利用した集積回路。ＲＯＩＣは、フォトダイオードのアレイ（フォトダイオードのタイプは変化する）にハイブリッド化することができ、ＡＰＤの場合、ガイガーモード動作を制御する回路を備える。

ＬｉＤＡＲ（Ｌｉｇｈｔ ｉｍａｇｉｎｇ， Ｄｅｔｅｃｔｉｏｎ Ａｎｄ Ｒａｎｇｉｎｇ）－光画像化、検出および測距：レーザ光インパルスで対象を照らし、戻された（反射した）光の飛行時間を測定することによって距離を測定する。地質学、農学、考古学、気象学、物理学および天文学、軍事、さらに最近では自動車業界によって自律走行車両で、高い分解能３Ｄマップを作るために使用される。

図５は、光測距システム用シストリックプロセッサシステムの一部となり得る１または複数の演算デバイス９００の一実施形態を示す。演算デバイスは、指示を実行する１または複数のプロセッサまたは処理ユニット９２０、情報を記憶する１または複数のメモリ９３０－９３２、演算デバイス９００のユーザからデータ入力を受信する１または複数のデータ入力構成部品９６０－９６３、管理モジュールを含む１または複数のモジュール、演算デバイスの外部で他の演算デバイスと通信する通信リンクを確立するネットワークインターフェイス通信回路９７０、センサからの出力が特定のトリガ状態を感知し、その後、これに応じて１または複数のプログラミングされた動作を生成するために使用される１または複数のセンサ、１または複数のメモリ９３０－９３２に記憶された情報の少なくとも一部を表示する表示画面９９１、および他の構成部品を備えてもよい。ソフトウェア９４４、９４５、９４６内で実施される本システムの部分は、１または複数のメモリ９３０－９３２に記憶することができ、１または複数のプロセッサ９２０によって実行される。

システムメモリ９３０は、読取専用メモリ（ＲＯＭ）９３１およびランダムアクセスメモリ（ＲＡＭ）９３２などの揮発性および／または不揮発性メモリの形のコンピュータ記憶媒体を備えている。これらの演算機械読取可能媒体は、演算システム９００によってアクセスすることができるあらゆる市販の媒体であってもよい。例として、これに限らないが、演算機械読取可能媒体使用は、コンピュータ読取可能指示、データ構造、他の実行可能ソフトウェア、または他のデータなどの情報の記憶を含む。コンピュータ記憶媒体としては、これに限らないが、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリまたは他のメモリ技術、ＣＤ－ＲＯＭ、デジタル多用途ディスク（ＤＶＤ）または他の光学ディスク記憶装置、磁気カセット、磁気テープ、磁気ディスク記憶装置または他の磁気記憶デバイス、または、所望の情報を記憶するために使用することができ、演算デバイス９００によってアクセスすることができる他の有形媒体が挙げられる。無線チャネルなどの一時媒体は、機械読取可能媒体には含まれない。通信媒体は典型的には、コンピュータ読取可能指示、データ構造、他の実行可能ソフトウェア、または他の輸送機構を具体化し、あらゆる情報運搬媒体を備える。

システムはさらに、開始中などに、演算システム９００内の要素の間に情報を転送するのを助ける基本的ルーティンを含む基本的入出力システム９３３（ＢＩＯＳ）を備え、典型的にはＲＯＭ９３１に記憶される。ＲＡＭ９３２は典型的には、処理ユニット９２０に直ぐにアクセス可能である、および／またはそれによって現在動作されているデータおよび／またはソフトウェアを含んでいる。これに限らないが、例として、ＲＡＭ９３２は、オペレーティングシステム９３４の一部、アプリケーションプログラム９３５、他の実行可能ソフトウェア９３６、およびプログラムデータ９３７を含むことができる。

演算システム９００はまた、他の着脱可能／着脱不可能な揮発性／不揮発性コンピュータ記憶媒体を含むことができる。単に例として、システムは固体メモリ９４１を有する。固体メモリ９４１は典型的には、インターフェイス９４０などの着脱不可能なメモリインターフェイスを通してシステムバス９２１に接続され、ＵＳＢドライブ９５１は典型的には、インターフェイス９５０などの着脱可能なメモリインターフェイスによってシステムバス９２１に接続されている。

ユーザは、キーボード、タッチスクリーン、またはソフトウェアまたはハードウェア入力ボタン９６２などの入力デバイス、マイク９６３、マウス、トラックボールまたはタッチパッドなどのポインティングデバイスおよび／またはスクロール入力構成部品を通して、演算システム９００にコマンドおよび情報を入力することができる。これら、および他の入力デバイスはしばしば、システムバス９２１に結合されたユーザ入力インターフェイス９６０を通して処理ユニット９２０に接続されるが、並列ポート、ゲームポート、またはユニバーサルシリアルバス（ＵＳＢ）などの他のインターフェイスおよびバス構造によって接続することができる。表示モニタ９９１または他のタイプの表示画面デバイスはまた、表示インターフェイス９９０などのインターフェイスを介してシステムバス９２１に接続される。モニタ９９１に加えて、演算デバイスはまた、スピーカ９９７、バイブレータ９９９などの他の周辺出力デバイス、および出力周辺インターフェイス９９５を通して接続することができる他の出力デバイスを備えることができる。

演算システム９００は、遠隔演算システム９８０などの１または複数の遠隔コンピュータ／クライアントデバイスへの論理接続を使用してネットワーク化環境で動作することができる。遠隔演算システム９８０は、パーソナルコンピュータ、携帯演算デバイス、サーバ、ルータ、ネットワークＰＣ、ピアデバイス、または他の共通のネットワークノードであってもよく、典型的には、演算システム９００に対して上に記載した要素の多くまたは全てを備えている。図５に示した論理接続は、パーソナルエリアネットワーク（ＰＡＮ）９７２（例えば、ブルートゥース（登録商標））、ローカルエリアネットワーク（ＬＡＮ）９７１（例えば、Ｗｉ－Ｆｉ）、およびワイドエリアネットワーク（ＷＡＮ）９７３（例えば、携帯ネットワーク）を含むことができるが、パーソナルエリアネットワーク（例えば、ブルートゥース（登録商標））などの他のネットワークを含むことができる。このようなネットワーク環境は、職場、会社コンピュータネットワーク、イントラネットおよびインターネットで普通である。ブラウザアプリケーションは、演算デバイスにあり、メモリ内に記憶されることがある。

ＬＡＮネットワーク環境で使用される場合、演算システム９００は、例えば、ブルートゥース（登録商標）またはＷｉ－Ｆｉアダプタである可能性がある、ネットワークインターフェイス９７０を通してＬＡＮ９７１に接続されている。ＷＡＮネットワーク環境（例えば、インターネット）で使用される場合、演算システム９００は典型的には、ＷＡＮ９７３上の通信を確立する何らかの手段を備えている。携帯遠隔通信技術に関し、例えば、内部または外部にある可能性がある無線インターフェイスは、ネットワークインターフェイス９７０、または他の適当な機構を介してシステムバス９２１に接続することができる。ネットワーク化環境では、演算システム９００、またはその部分に対して示された他のソフトウェアは、遠隔メモリ記憶デバイスに記憶することができる。例として、これに限らないが、システムは、遠隔演算デバイス９８０上にある遠隔アプリケーションプログラム９８５を有する。示したネットワーク接続は、使用することができる演算デバイス間の通信リンクを確立する例および他の手段であることを理解されたい。

論じたように、演算システム９００は、処理ユニット９２０、メモリ（例えば、ＲＯＭ９３１、ＲＡＭ９３２など）、演算デバイスに電力を与える埋め込み式電池、電池に充電するためのＡＣ電力入力、表示画面、ネットワークに接続された遠隔演算デバイスと無線通信する埋め込み式Ｗｉ－Ｆｉ回路を備えた携帯デバイスを含むことができる。

本設計は、図５を参照して記載したように、演算システム上で行うことができることに留意されたい。しかし、本設計は、サーバ、メッセージ処理専用の演算デバイス、または本設計の異なる部分が分散型演算システムの異なる部分で行われる分散型システムで行うことができる。

いくつかの実施形態では、本明細書で論じられたアルゴリズムを容易にするために使用されるソフトウェアは、持続性機械読取可能媒体上で具体化することができる。機械読取可能媒体は、機械（例えば、コンピュータ）によって読取可能な形で情報を記憶するあらゆる機構を備えている。例えば、持続性機械読取可能媒体としては、読取専用メモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイス、デジタル多用途ディスク（ＤＶＤ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、ＦＬＡＳＨメモリ、磁気または光学カード、または電子指示を記憶するのに適切なあらゆるタイプの媒体が挙げることができる。

本明細書に記載した応用例としては、これに限らないが、ソフトウェア応用例、携帯応用例、およびオペレーティングシステム応用例の一部であるプログラムが挙げられることに留意されたい。この説明のいくつかの部分は、コンピュータメモリ内のデータビット上の動作のアルゴリズムおよび記号表示で示されている。これらのアルゴリズム記述および表示は、その他の当業者に作業の内容を最も効果的に伝えるために、データ処理業界の当業者によって使用される手段である。アルゴリズムはここでは、また、普通、所望の結果につながる一貫した一連のステップであると考えられる。ステップは、物理量の物理的操作を必要とするものである。必ずではないが、普通、これらの量は、記憶する、伝達する、組み合わせる、比較する、あるいは操作することが可能な電気または磁気信号の形をとる。時々、基本的に共通使用の理由で、これらの信号をビット、値、要素、記号、文字、用語、数などと呼ぶことが便利であることが証明された。これらのアルゴリズムは、Ｃ、Ｃ＋、ＨＴＴＰ、Ｊａｖａ、または他の同様の言語などの多くの異なるソフトウェアプログラミング言語で書くことができる。また、アルゴリズムは、ソフトウェア内のコードのライン、ソフトウェア内の構成論理ゲート、または両方の組合せで実施することができる。一実施形態では、ロジックは、ブール論理の法則にしたがう電子回路、指示のパターンを含むソフトウェア、または両方のあらゆる組合せからなる。ソフトウェア内で実施されるアルゴリズムのあらゆる部分を、メモリの一部で実行可能なフォーマットに記憶することができ、１または複数のプロセッサによって実行される。

しかし、これらおよび同様の用語の全ては、適当な物理量に関連するものであり、単に、これらの量に適用された便利なラベルであることに留意すべきである。上記記載から明らかにそうでないと特に示していない限り、明細書全体を通して、「処理する」または「演算する」または「算出する」または「判断する」または「表示する」などの用語を使用した記載は、コンピュータシステム、またはコンピュータシステムのレジスタおよびメモリ内の物理的（電子的）量として代表されるデータを、コンピュータシステムメモリまたはレジスタ、またはこのような情報記憶、伝達または表示デバイス内の物理的量として同様に代表される他のデータに操作および変換する同様の電子演算デバイスの動作および過程のことを言うことが分かる。

電子ハードウェア構成部品によって行われる多くの機能は、ソフトウェアエミュレーションによって複製することができる。したがって、これらの同じ機能を達成するために書き込まれたソフトウェアプログラムは、入出力回路内のハードウェア構成部品の機能をエミュレーションすることができる。したがって、前述のシステムの演算デバイス上で１または複数のプロセッサによって実行される場合、演算デバイスに本明細書に記載するように概説される動作を行うようにさせる、指示およびデータを記憶するように構成された１または複数の持続性機械読取可能媒体が本明細書で提供される。

「一実施形態」、「一実施例」などへの明細書での言及は、記載した実施形態または実施例は、特定の機構、構造、または特徴を含むことがあるが、全ての実施形態は、特定の機構、構造または特徴を含むものではないことを示す。このような表現は必ずしも、同じ実施形態のことを言うものではない。さらに、特定の機構、構造、または特徴が実施形態に関連して説明されている場合、明示的に示されているかどうかに関わらず、他の実施形態に関連してこのような機構、構造、または特徴に影響を与えることは、当業者の知識の範囲内であると考えられる。

その前述の設計および実施形態をかなり詳細に提供したが、本明細書に記載した設計および実施形態を限定することは出願人の意図するものではない。追加の適応および／または変更が可能であり、より幅広い態様では、これらの適応および／または変更も包含される。したがって、適当に解釈された場合に、特許請求の範囲によってのみ限定される、以下の特許請求の範囲で提供される範囲から逸脱することなく、前述の設計および実施形態に変更を行うことができる。

Claims (20)

1. １または複数の光パルスで１または複数の対象物の存在を測定するシステムであって、
   前記１または複数の光パルスを生成するように構成された１または複数のレーザと、
   前記１または複数のターゲット対象物からの反射光パルスを受け取るように構成された１または複数のカメラと、
   前記カメラ内にあって、クロック回路と協働し、アレイに配置された１または複数の光検出器を備えた読出し集積回路（ＲＯＩＣ）を有する受信機回路であって、
   前記ＲＯＩＣは、前記クロック回路からのクロック信号を使用することによって少なくとも第１の参照点で始まり第２の参照点で止まる前記反射光パルスの飛行時間を測定するように構成され、
   前記ＲＯＩＣは、前記光検出器のシストリック処理を行うように構成され、
   前記ＲＯＩＣは、少なくとも、ｉ）前記反射光パルスの初期光子が前記アレイ内の前記光検出器のそれぞれによって捕捉されたか、ｉｉ）前記光子が地理的に前記アレイ内のどこに配置されているかを捕捉し、ｉｉｉ）前記光検出器によって捕捉されるデータを走査し、その後、ｉｖ）時間単位で、前記クロック回路からの前記入力に対して前記光子がいつ捕捉されたのかを知るためのアルゴリズムで、走査した前記データを分析するように、前記光検出器の前記シストリック処理を行う、受信機回路と、
   前記レーザ、前記受信機回路、前記クロック回路および前記カメラに電力を供給するように構成された１または複数の電源と、を備えた、システム。
2. 前記光検出器および関連するレジスタは、前記反射パルスの前記光子が検出されたことと前記アレイ内で前記光子が収集された地理的場所とを示すデータを捕捉するように構成され、前記アレイ内の前記光検出器および関連するレジスタは、前記データを前記アレイの行を通して前記クロック信号の各クロックサイクルでバッファまでシリアルにシフトするように構成され、次いで前記バッファは、捕捉した前記データを固有の列アドレスデコーダおよびタイムスタンプデコーダに送信し、前記シフトは、前記時間単位で、前記クロック回路からの前記クロック信号に対して前記アレイ内で前記光子が捕捉されたときと、前記光子が捕捉された地理的位置とを知る前記アルゴリズムを使用するタイミング回路と同期され、各タイムスタンプデコーダは、前記クロック回路から共通の時間参照クロック信号を受信する、請求項１に記載のシステム。
3. 前記システムはＬｉＤＡＲシステムであり、前記アレイの各行は複数の光検出器および関連するレジスタで構成され、前記アレイの各列も複数の光検出器および関連するレジスタで構成されている、請求項１に記載のシステム。
4. 前記ＲＯＩＣは複数のシストリックプロセッサ要素を含み、各シストリックプロセッサ要素は独自の光検出器および関連するレジスタを有し、各シストリックプロセッサ要素は、検出した光子位置および到達時間情報を伝達するために、２つの入力：ｉ）左側の隣接するシストリックプロセッサ要素からのシストリックプロセッサ要素の出力、およびｉｉ）前記アレイ内の関連する画素の列アドレスを有する、請求項３に記載のシステム。
5. 各シストリックプロセッサ要素はさらに、検出した光子到達およびその列および行アドレスを反映した前記データを前記アレイを通してシリアルにシフトするために、ｉ）その入力にマルチプレクサまたは等価ブール論理ゲートと、ｉｉ）ローカル列アドレスの発生器と、ｉｉｉ）マルチプレクサ入力セレクタロジックと、を備えている、請求項４に記載のシステム。
6. 前記アレイ内の第１の行に対する第１のタイムスタンプブロックおよび第２の行に対する第２のタイムスタンプブロックの両方は、前記クロック回路から共通の時間参照となるクロック信号を受信し、各タイムスタンプブロックは、タイムスタンプと呼ばれるコンテンツを備えたタイムカウンタおよび関連するシャドウタイマレジスタからなり、パイプライン列アドレスレジスタと協働し、タグ付けされた列アドレスのデータフローが前記タイムスタンプブロックを通過する場合、前記タイムカウンタの瞬間値が、前記検出された光子の位置および到達時間を示すように、前記パイプライン列アドレスレジスタからの列アドレスに付される、請求項１に記載のシステム。
7. 前記光検出器は平面ガイガーモードアバランシェフォトダイオード（ＡＰＤ）アレイであり、前記ＲＯＩＣは、前記光検出器としてＡＰＤのアレイおよびガイガーモード動作を制御する回路を含むように構成され、第１のセットのＡＰＤおよびその関連するレジスタは、このＡＰＤおよび関連するレジスタをバイパスするためのバイパス回路を有し、それによって、前記データは、前記アレイの所与の行で欠陥のあるセットのＡＰＤおよび関連するレジスタを通してシリアルにシフトすることができる、請求項１に記載のシステム。
8. 前記ＲＯＩＣは複数のシストリックプロセッサ要素を含み、各シストリックプロセッサ要素は独自の光検出器および関連するレジスタを有し、各シストリックプロセッサ要素は、ｉ）光子検出がない場合、前記データは、並列なシフトレジスタの形態のシストリックプロセッサ要素の前記アレイ内で左から右に進み、ｉｉ）光子検出のイベントが起こると、作動された光検出器の列アドレスは、そのシストリックプロセッサ要素に投入され、このデータがその行に対して共通のバッファに記憶されるまでその後の各クロックサイクルで右にシリアルにシフトされるという前記シストリック処理を行うように構成され、
   ２行以上のシストリックプロセッサ要素が、前記時間単位の共通のタイマ維持トラックを共有する、請求項１に記載のシステム。
9. 前記光検出器の前記シストリック処理は、前記アレイ内でその光検出器およびその関連レジスタに対する光子を捕捉することによって飛行時間データを記録する前記ＲＯＩＣの無駄な時間を減少させ、それにより、前記反射光パルスの検出によるより高い分解能が得られる、請求項２に記載のシステム。
10. １または複数の光パルスで１または複数の対象物の特徴を測定するシステムを使用する方法であって、
    前記１または複数の光パルスを生成するステップと、
    前記１または複数のターゲット対象物からの反射光パルスを検出するステップと、
    クロック回路と協働し、アレイに配置された１または複数の光検出器を備えた読出し集積回路（ＲＯＩＣ）を有する受信機を使用するステップであって、
    前記ＲＯＩＣは、前記クロック回路からのクロック信号を使用することによって少なくとも第１の参照点で始まり第２の参照点で止まる前記飛行時間を測定するように構成され、
    前記ＲＯＩＣは、前記光検出器のシストリック処理を行うように構成され、
    前記ＲＯＩＣは、少なくとも、ｉ）反射光パルスの初期光子が前記アレイ内の前記光検出器のそれぞれによって捕捉されたか、ｉｉ）その光子が地理的に前記アレイ内のどこに配置されているかを捕捉し、ｉｉｉ）前記アレイ内の所与の前記光検出器で前記光子が、捕捉されたか、地理的にどこで補足されたのかについて、前記検出器によって捕捉されるデータを走査し、その後、ｉｖ）時間単位で、前記クロック回路からの前記クロック信号に対して前記光子がいつ捕捉されたのかを知るためのアルゴリズムで、走査した前記データを分析するように、前記光検出器の前記シストリック処理を行う、ステップとを含む方法。
11. 反射パルスの光子が検出されたことと前記アレイ内で前記光子が収集された地理的場所とを示すデータを捕捉するステップであって、前記データを前記光検出器および関連するレジスタから前記アレイの行を通して前記クロック信号の各クロックサイクルでバッファまでシリアルにシフトし、次いで前記バッファは、捕捉した前記データを、前記時間単位で、前記クロック回路からの前記入力に対して前記アレイ内で前記光子が補足されたときと、前記光子が捕捉された地理的位置とを知る前記アルゴリズムを使用する固有の列アドレスデコーダおよびタイムスタンプデコーダに送信する、ステップをさらに含む、請求項１０に記載の方法。
12. 前記システムはＬｉＤＡＲシステムであり、前記アレイの各行は複数の光検出器および関連するレジスタで構成され、前記アレイの各列も複数の光検出器および関連するレジスタで構成されている、請求項１０に記載の方法。
13. 前記ＲＯＩＣは複数のシストリックプロセッサ要素を含み、各シストリックプロセッサ要素は独自の光検出器および関連するレジスタを有し、各シストリックプロセッサ要素は、検出した光子位置および到達時間情報を伝達するために、２つの入力：ｉ）左側の隣接するシストリックプロセッサ要素からのシストリックプロセッサ要素の出力、およびｉｉ）前記アレイ内の関連する画素の列アドレスを有する、請求項１２に記載の方法。
14. 前記アレイ内の第１の行に対する第１のタイムスタンプブロックおよび第２の行に対する第２のタイムスタンプブロックに前記クロック回路から共通の時間参照入力を供給するステップであって、各タイムスタンプブロックは、タイムスタンプと呼ばれるコンテンツを備えたタイムカウンタおよび関連するシャドウタイマレジスタからなり、パイプライン列アドレスレジスタと協働し、タグ付けされた列アドレスのデータフローが前記タイムスタンプブロックを通過する場合、前記タイムカウンタの瞬間値が、検出された前記光子の位置および到達時間を示すように、列アドレスに付される、ステップをさらに含む、請求項１０に記載の方法。
15. 互いに対して９０度シフトされ、前記アレイ内の各画素に分配される、同じ周波数で生成された少なくとも２つのクロック信号を有する前記クロック回路を使用するステップであって、これらのクロック信号は、全ての画素で２つのラッチによって追跡され、光子の到達の検出の始まりに、前記２つのラッチは２つのクロック信号の瞬時状態を捕捉するラッチモードにスイッチされ、前記少なくとも２つのクロック信号は９０度シフトされたクロックであるので、前記少なくとも２つのクロック信号は、１つのクロックサイクルに対応する各サイクル内の少なくとも４つの二値の組合せとなり、タイムスタンプブロックは、１のクロックサイクルの四分円内に光子到達時間を区別するように構成され、それゆえ、前記クロック信号の周波数の少なくとも４倍だけ時間分解能を増加させる、ステップとをさらに含む、請求項１０に記載の方法。
16. 前記光検出器は、平面ガイガーモードアバランシェフォトダイオード（ＡＰＤ）アレイであり、前記ＲＯＩＣは、前記光検出器としてのＡＰＤのアレイおよびガイガーモード動作を制御する回路を含むように構成され、第１のセットのＡＰＤおよびその関連するレジスタは、このＡＰＤおよび関連するレジスタをバイパスするためのバイパス回路を有し、
    それによって、前記データは、前記アレイの所与の行で、欠陥のあるセットのＡＰＤおよび関連するレジスタを通してシリアルにシフトすることができる、請求項１０に記載の方法。
17. 前記ＲＯＩＣは、複数のシストリックプロセッサ要素を含み、各シストリックプロセッサ要素は独自の光検出器および関連するレジスタを有し、各シストリックプロセッサ要素は、ｉ）光子検出がない場合、前記データは、並列なシフトレジスタの形態のシストリックプロセッサ要素のアレイ内で左から右に進み、ｉｉ）光子検出のイベントが起こると、作動された光検出器の列アドレスは、そのシストリックプロセッサ要素に投入され、このデータがその行に対して共通のバッファに記憶されるまでその後のクロックサイクルそれぞれで右にシリアルにシフトされるという前記シストリック処理を行うように構成され、および、２行以上のシストリックプロセッサ要素が、時間単位の共通のタイマ維持トラックを共有する、請求項１０に記載の方法。
18. クロック回路と協働し、アレイに配置された１または複数の光検出器を備えた読出し集積回路（ＲＯＩＣ）であって、
    前記ＲＯＩＣは、前記クロック回路からのクロック信号を使用することによって、少なくとも第１の参照点で始まり第２の参照点で止まる反射光パルスの飛行時間を測定するように構成され、
    前記ＲＯＩＣは、前記光検出器のシストリック処理を行うように構成され、
    前記ＲＯＩＣは、少なくとも、ｉ）前記反射光パルスの初期光子が前記アレイ内の前記光検出器のそれぞれによって捕捉されたか、ｉｉ）その光子が地理的に前記アレイ内のどこに配置されているかを捕捉し、ｉｉｉ）前記光検出器によって捕捉されるデータを走査し、その後、ｉｖ）時間単位で、前記クロック回路からの前記クロック信号に対して前記光子がいつ捕捉されたのかを知るためのアルゴリズムで、走査した前記データを分析するように、前記光検出器の前記シストリック処理を行う、ＲＯＩＣを備えた装置。
19. 前記ＲＯＩＣは複数のシストリックプロセッサ要素を含み、各シストリックプロセッサ要素は独自の光検出器および関連するレジスタを有し、各シストリックプロセッサ要素は、検出した光子位置および到達時間情報を伝達するために、２つの入力：ｉ）左側の隣接するシストリックプロセッサ要素からのシストリックプロセッサ要素の出力、およびｉｉ）前記アレイ内の関連する画素の列アドレスを有する、請求項１８に記載の装置。
20. 前記ＲＯＩＣは複数のシストリックプロセッサ要素を含み、各シストリックプロセッサ要素は独自の光検出器および関連するレジスタを有し、各シストリックプロセッサ要素は、ｉ）光子検出がない場合、前記データは、並列なシフトレジスタの形態のシストリックプロセッサ要素のアレイ内で左から右に進み、ｉｉ）光子検出のイベントが起こると、作動された光検出器の列アドレスは、そのシストリックプロセッサ要素に投入され、このデータがその行に対して共通のバッファに記憶されるまでその後の各クロックサイクルで右にシリアルにシフトされるという前記シストリック処理を行うように構成され、
    ２行以上のシストリックプロセッサ要素が、前記時間単位の共通のタイマ維持トラックを共有する、請求項１８に記載の装置。

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