JP2020004756A - 半導体装置 - Google Patents
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Abstract
Description
以下の実施の形態では特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
<半導体装置の構造について>
一実施の形態による半導体装置の構成を、図1〜図2を用いて説明する。図1は、実施の形態1の半導体装置SD1aの拡大平面図である。図2は、実施の形態1の半導体装置SD1aにおいて、(a)は図1のA−A線に沿って切断した構造を示す要部断面図、(b)は図1のB−B線に沿って切断した構造を示す要部断面図である。
実施の形態1の半導体装置SD1aの製造方法について、図3〜図7を用いて工程順に説明する。図3(a)〜図7(a)は、実施の形態1の半導体装置SD1aの製造工程中の要部断面図において、図1のA−A線に相当する線に沿って切断した構造を示す要部断面図である。図3(b)〜図7(b)は、実施の形態1の半導体装置SD1aの製造工程中の要部断面図において、図1のB−B線に相当する線に沿って切断した構造を示す要部断面図である。
以下、本発明者が検討した検討例の半導体装置の構成について説明する。図8は、検討例の半導体装置SD101の拡大平面図である。
以下、実施の形態1の主要な特徴について説明する。図11は、実施の形態1の半導体装置SD1aにおいて、図1のB−B線に沿って切断した構造における第1ビアと第2ビアとの位置関係を示す要部断面図である。図12は、実施の形態1の半導体装置SD1aにおいて、図1のB−B線に沿って切断した構造を示す要部断面図である。
ここで、ダミービアDV1の配置の最適化について検討する。図13は、実施の形態1の半導体装置SD1aにおいて、平面視におけるビアV2とダミービアDV1との位置関係を示す拡大平面図である。図14は、実施の形態1の半導体装置SD1aにおいて、平面視におけるダミービアDV1の位置とダミービアDV1の底部にかかる応力との関係を示すグラフである。図15は、実施の形態1の半導体装置SD1aにおいて、平面視におけるダミービアDV1の位置と角部CIにかかる応力との関係を示すグラフである。
上記実施の形態1の第1の変形例(以下、変形例1)の半導体装置について説明する。図16は、変形例1の半導体装置SD1bを示す拡大平面図である。
上記実施の形態1の第2の変形例(以下、変形例2)の半導体装置について説明する。図17は、変形例2の半導体装置SD1cを示す拡大平面図である。
実施の形態2の半導体装置について説明する。図18は、実施の形態2の半導体装置SD2aを示す拡大平面図である。図19は、実施の形態2の半導体装置SD2aにおいて、図18のB−B線に沿って切断した構造を示す要部断面図である。
上記実施の形態2の第1の変形例(以下、変形例3)の半導体装置について説明する。図20は、変形例3の半導体装置SD2bを示す拡大平面図である。
上記実施の形態2の第2の変形例(以下、変形例4)の半導体装置について説明する。図21は、変形例4の半導体装置SD2cを示す拡大平面図である。
実施の形態3の半導体装置について説明する。図22は、実施の形態3の半導体装置SD3aを示す拡大平面図である。
上記実施の形態3の第1の変形例(以下、変形例5)の半導体装置について説明する。図23は、変形例5の半導体装置SD3bを示す拡大平面図である。
上記実施の形態3の第2の変形例(以下、変形例6)の半導体装置について説明する。図24は、変形例6の半導体装置SD3cを示す拡大平面図である。
(a)基板を準備する工程、
(b)前記基板上に第1絶縁膜を形成する工程、
(c)前記(b)工程の後に、前記第1絶縁膜上に第1導体膜を形成する工程、
(d)前記(c)工程の後に、前記第1導体膜をエッチングすることにより、第1配線および第1導体パターンを形成する工程、
(e)前記(d)工程の後に、前記第1配線および前記第1導体パターンを覆うように第2絶縁膜を形成する工程、
(f)前記(e)工程の後に、前記第2絶縁膜に前記第1配線に達する第1開口部および前記第1導体パターンに達する複数の第2開口部を形成する工程、
(g)前記(f)工程の後に、前記第1開口部内に第1ビアを形成し、前記複数の第2開口部内のそれぞれに複数の第2ビアを形成する工程、
(h)前記(g)工程の後に、前記第2絶縁膜上に前記第1導体膜よりも厚い第2導体膜を形成する工程、
(i)前記(h)工程の後に、前記第2導体膜をエッチングすることにより、第2配線を形成する工程、
を含み、
前記第1配線および前記第2配線は、平面視において、それぞれ長方形状に形成され、
前記第2配線は、前記第1配線よりも厚く、
平面視において、前記複数の第2ビアのうち前記第2配線の第1角部に最も近い第2ビアと前記第1角部との間の第1距離は、前記第1ビアと前記第1角部との間の第2距離よりも短く、
平面視において、前記複数の第2ビアのうち互いに隣り合う第2ビア間の第3距離は、前記複数の第2ビアのうち前記第1ビアに最も近い第2ビアと前記第1ビアとの間の第4距離よりも短い、半導体装置の製造方法。
付記1記載の半導体装置の製造方法において、
前記(i)工程では、平面視において、前記第2絶縁膜のうち、前記第2配線と重ならない領域がオーバーエッチングされ、前記第2絶縁膜の厚さは、平面視において前記第2配線と重なる第1領域よりも、平面視において前記第2配線と重ならない第2領域の方が薄い、半導体装置の製造方法。
(a)基板を準備する工程、
(b)前記基板上に第1絶縁膜を形成する工程、
(c)前記(b)工程の後に、前記第1絶縁膜上に第1導体膜を形成する工程、
(d)前記(c)工程の後に、前記第1導体膜をエッチングすることにより、第1配線および第1導体パターンを形成する工程、
(e)前記(d)工程の後に、前記第1配線および前記第1導体パターンを覆うように第2絶縁膜を形成する工程、
(f)前記(e)工程の後に、前記第2絶縁膜に前記第1配線に達する第1開口部および前記第1導体パターンに達する第2開口部を形成する工程、
(g)前記(f)工程の後に、前記第1開口部内に第1ビアを形成し、前記第2開口部内に第2ビアを形成する工程、
(h)前記(g)工程の後に、前記第2絶縁膜上に前記第1導体膜よりも厚い第2導体膜を形成する工程、
(i)前記(h)工程の後に、前記第2導体膜をエッチングすることにより、第2配線を形成する工程、
を含み、
前記第1配線および前記第2配線は、平面視において、それぞれ長方形状に形成され、
前記第2配線は、前記第1配線よりも厚く、
平面視において、前記第2配線の第1角部と前記第1ビアとの間の距離は、前記第1角部と前記第2ビアとの間の距離よりも長く、
前記第1ビアは、前記第1角部と前記第2ビアとを通る直線上にない、半導体装置の製造方法。
付記3記載の半導体装置の製造方法において、
前記(i)工程では、平面視において、前記第2絶縁膜のうち、前記第2配線と重ならない領域がオーバーエッチングされ、前記第2絶縁膜の厚さは、平面視において前記第2配線と重なる第1領域よりも、平面視において前記第2配線と重ならない第2領域の方が薄い、半導体装置の製造方法。
CI,CIa,CIb,CIc,CId 角部
DM,DM2 ダミー配線
DV1,DV1a,DV1b,DV2,DV2a,DV2b,DV3,DV4 ダミービア
EI 素子分離膜
IL1,IL2,IL3 絶縁層
M2,M2a,M3 配線
PA 保護膜
SB 基板
SD101,SD1a,SD1b,SD1c,SD2a,SD2b,SD2c,SD3a,SD3b,SD3c 半導体装置
STa,STb 段部
V1,V2,V2a,V2b ビア
Claims (20)
- 基板と、
前記基板上に形成された複数の配線層と、
前記複数の配線層のうちの第1配線層に形成された第1配線と、
前記複数の配線層のうちの、前記第1配線層の一つ上の配線層である第2配線層に形成された第2配線と、
前記第1配線層と前記第2配線層との間に配置された第1絶縁層と、
前記第1配線層に形成された第1導体パターンと、
前記第1配線と前記第2配線とに接触して、前記第1配線と前記第2配線とを電気的に接続する第1ビアと、
前記第1導体パターンと前記第2配線とに接触する複数の第2ビアと、
を有し、
前記第1配線および前記第2配線は、平面視において、それぞれ長方形状に形成され、
前記第2配線は、前記第1配線よりも厚く、
平面視において、前記複数の第2ビアのうち前記第2配線の第1角部に最も近い第2ビアと前記第1角部との間の第1距離は、前記第1ビアと前記第1角部との間の第2距離よりも短く、
平面視において、前記複数の第2ビアのうち互いに隣り合う第2ビア間の第3距離は、前記複数の第2ビアのうち前記第1ビアに最も近い第2ビアと前記第1ビアとの間の第4距離よりも短い、半導体装置。 - 請求項1記載の半導体装置において、
前記第1絶縁層の厚さは、平面視において前記第2配線と重なる第1領域よりも、平面視において前記第2配線と重ならない第2領域の方が薄い、半導体装置。 - 請求項1記載の半導体装置において、
前記複数の第2ビアのうちの前記第1角部から最も遠い第2ビアと前記第1角部との間の第5距離は、前記第1ビアと前記第1角部との間の前記第2距離よりも大きい、半導体装置。 - 請求項1記載の半導体装置において、
前記複数の第2ビアは、前記第2配線の長さ方向に沿って配置されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第1導体パターンと前記第1配線とは、互いに接触していない、半導体装置。 - 請求項1記載の半導体装置において、
前記第1配線層に形成された第2導体パターンと、
前記第2導体パターンと前記第2配線とに接触する複数の第3ビアと、
をさらに有し、
平面視において、前記複数の第3ビアのうち前記第2配線の第2角部に最も近い第3ビアと前記第2角部との間の第6距離は、前記第1ビアと前記第2角部との間の第7距離よりも短く、
平面視において、前記複数の第3ビアのうち互いに隣り合う第3ビア間の第8距離は、前記複数の第3ビアのうち前記第1ビアに最も近い第3ビアと前記第1ビアとの間の第9距離よりも短い、半導体装置。 - 請求項6記載の半導体装置において、
前記第2導体パターンは、平面視において、前記第2配線の幅方向中央を通る直線を挟んで、前記第1導体パターンと対称的に配置され、
前記複数の第3ビアのそれぞれは、平面視において、前記直線を挟んで、前記複数の第2ビアとそれぞれ対称的に配置されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第1角部は、鋭角に形成されている、半導体装置。 - 請求項1記載の半導体装置において、
前記第2配線の第2角部は、鈍角に形成されている、半導体装置。 - 請求項1記載の半導体装置において、
平面視において、前記第1配線の長さ方向と前記第2配線の長さ方向とは、一致している、半導体装置。 - 基板と、
前記基板上に形成された複数の配線層と、
前記複数の配線層のうちの第1配線層に形成された第1配線と、
前記複数の配線層のうちの、前記第1配線層の一つ上の配線層である第2配線層に形成された第2配線と、
前記第1配線層と前記第2配線層との間に配置された第1絶縁層と、
前記第1配線層に形成された第1導体パターンと、
前記第1配線と前記第2配線とに接触して、前記第1配線と前記第2配線とを電気的に接続する第1ビアと、
前記第1導体パターンと前記第2配線とに接触する第2ビアと、
を有し、
前記第1配線および前記第2配線は、平面視において、それぞれ長方形状に形成され、
前記第2配線は、前記第1配線よりも厚く、
平面視において、前記第2配線の第1角部と前記第1ビアとの間の距離は、前記第1角部と前記第2ビアとの間の距離よりも長く、
前記第1ビアは、平面視において、前記第1角部と前記第2ビアとを通る直線上にない、半導体装置。 - 請求項11記載の半導体装置において、
前記第1絶縁層の厚さは、平面視において前記第2配線と重なる第1領域よりも、平面視において前記第2配線と重ならない第2領域の方が薄い、半導体装置。 - 請求項11記載の半導体装置において、
前記第1配線層に形成された第2導体パターンと、
前記第2導体パターンと前記第2配線とに接触する第3ビアと、
をさらに有し、
平面視において、前記第2配線の第2角部と前記第1ビアとの間の距離は、前記第2角部と前記第3ビアとの間の距離よりも長く、
前記第1ビアは、平面視において、前記第2角部と前記第3ビアとを通る直線上にない、半導体装置。 - 請求項13記載の半導体装置において、
前記第2導体パターンは、平面視において、前記第2配線の幅方向中央を通る直線を挟んで、前記第1導体パターンと対称的に配置され、
前記第3ビアは、平面視において、前記直線を挟んで、前記第2ビアと対称的に配置されている、半導体装置。 - 請求項11記載の半導体装置において、
前記第1配線層に形成された第3導体パターンと、
前記第3導体パターンと前記第2配線とに接触する第4ビアと、
をさらに有し、
前記第4ビアは、平面視において、前記第1角部と前記第2ビアとを通る直線上に配置されている、半導体装置。 - 請求項13記載の半導体装置において、
前記第1配線層に形成された第3導体パターンおよび第4導体パターンと、
前記第3導体パターンと前記第2配線とに接触する第4ビアと、
前記第4導体パターンと前記第2配線とに接触する第5ビアと、
をさらに有し、
前記第4ビアは、平面視において、前記第1角部と前記第2ビアとを通る直線上に配置され、
前記第5ビアは、平面視において、前記第2角部と前記第3ビアとを通る直線上に配置されている、半導体装置。 - 請求項11記載の半導体装置において、
前記第1配線と前記第2配線とに接触して、前記第1配線と前記第2配線とを電気的に接続する第6ビアをさらに有し、
前記第6ビアは、平面視において、前記第1角部と前記第2ビアとを通る直線上にない、半導体装置。 - 請求項11記載の半導体装置において、
前記第1角部は、鋭角に形成されている、半導体装置。 - 請求項11記載の半導体装置において、
前記第2配線の第2角部は、鈍角に形成されている、半導体装置。 - 請求項11記載の半導体装置において、
平面視において、前記第1配線の長さ方向と前記第2配線の長さ方向とは、一致している、半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018119615A JP7085417B2 (ja) | 2018-06-25 | 2018-06-25 | 半導体装置 |
US16/444,823 US10923422B2 (en) | 2018-06-25 | 2019-06-18 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2018119615A JP7085417B2 (ja) | 2018-06-25 | 2018-06-25 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2020004756A true JP2020004756A (ja) | 2020-01-09 |
JP7085417B2 JP7085417B2 (ja) | 2022-06-16 |
Family
ID=68981960
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018119615A Active JP7085417B2 (ja) | 2018-06-25 | 2018-06-25 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US10923422B2 (ja) |
JP (1) | JP7085417B2 (ja) |
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Also Published As
Publication number | Publication date |
---|---|
JP7085417B2 (ja) | 2022-06-16 |
US10923422B2 (en) | 2021-02-16 |
US20190393169A1 (en) | 2019-12-26 |
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