「電子機器」、「電子部品」、「モジュール」、「半導体装置」の記載について説明する。一般的に、「電子機器」とは、例えば、パーソナルコンピュータ、携帯電話、タブレット端末、電子書籍端末、ウェアラブル端末、AV機器(AV:Audio Visual)、電化製品、住宅設備機器、業務用設備機器、デジタルサイネージ、自動車、又は、システムを有する電気製品などをいう場合がある。また、「電子部品」、又は「モジュール」とは、電子機器が有するプロセッサ、記憶装置、センサ、バッテリ、表示装置、発光装置、インターフェース機器、RFタグ(RF:Radio Frequency)、受信装置、送信装置などをいう場合がある。また、「半導体装置」とは、半導体素子を用いた装置、又は、電子部品又はモジュールが有する、半導体素子を適用した駆動回路、制御回路、論理回路、信号生成回路、信号変換回路、電位レベル変換回路、電圧源、電流源、切り替え回路、増幅回路、記憶回路、メモリセル、表示回路、表示画素などをいう場合がある。
また、本明細書において、酸化物半導体をOS(Oxide Semiconductor)と表記する場合がある。そのため、チャネル形成領域に酸化物半導体を有するトランジスタをOSトランジスタという場合がある。
(実施の形態1)
上述したとおり、表示装置に備わる各回路をパワーゲーティングする場合、レジスタなどの記憶装置に設定データをセーブする必要があるため、表示装置に備わる各回路のパワーゲーティングの開始には、データセーブが完了するまでの時間を要する。そこで、本実施の形態では、データセーブの完了を早めるために、表示装置の各回路をパワーゲーティングすることを先読みして、記憶装置へのデータセーブを事前に投機実行することが可能な、表示装置のコントローラIC(Integrated Chip)の構成例を開示する。以下に、ハイブリッド表示装置の表示部を制御し、かつ上述した機能を備えたコントローラICについて、説明する。
<コントローラIC>
図1は、コントローラIC115の構成例を示すブロック図である。コントローラIC115は、インターフェース150、フレームメモリ151、デコーダ152、センサコントローラ153、コントローラ154、クロック生成回路155、画像処理部160、メモリ170、タイミングコントローラ173、レジスタ175、ソースドライバ180、およびタッチセンサコントローラ184を有する。
コントローラIC115は、表示ユニット110と、タッチセンサユニット120と、に電気的に接続されている。表示ユニット110は、画素アレイを有し、画素アレイは画素10を複数有する。画素10は、反射素子10aと、発光素子10bと、を有する。なお、表示ユニット110と、タッチセンサユニット120と、については実施の形態4にて詳述する。
なお、反射素子10aは、反射光を利用して表示装置に画像を映す表示素子であり、液晶素子などを適用することができる。また、発光素子10bは、自発光などによって表示装置に画像を映す表示素子であり、有機EL(Electro Luminescence)素子などを適用することができる。なお、発光素子10bは、有機EL素子に限定せず、例えば、バックライトを備えた透過型液晶素子、LED、又は量子ドットを利用した表示素子などとしてもよい。本実施の形態では、反射素子10aを液晶素子とし、発光素子10bを有機EL素子として説明する。なお、反射素子10a、及び発光素子10bの詳細については、実施の形態6で説明する。
また、コントローラIC115は、センサ141と電気的に接続されている。センサ141は、複数の種類のセンサを有する。図1において、センサ141は、光センサ143と、開閉センサ144と、を有する。
ソースドライバ180は、ソースドライバ181、182を有する。ソースドライバ181は、反射素子10aを駆動するためのドライバであり、ソースドライバ182は、発光素子10bを駆動するためのドライバである。
コントローラIC115とホスト140との通信は、インターフェース150を介して行われる。ホスト140からは、画像データ、各種制御信号等がコントローラIC115に送られる。また、コントローラIC115からは、タッチセンサコントローラ184が取得したタッチ位置などの情報が、ホスト140に送られる。また、ホスト140の規格、表示ユニット110、タッチセンサユニット120などの仕様等によって、コントローラIC115の構成を、適宜変更することができる。
フレームメモリ151は、コントローラIC115に入力された画像データを保存するためのメモリである。ホスト140から圧縮された画像データが送られる場合、フレームメモリ151は、圧縮された画像データを格納することが可能である。デコーダ152は、圧縮された画像データを伸長するための回路である。画像データを伸長する必要がない場合、デコーダ152は処理を行わない。または、デコーダ152を、フレームメモリ151とインターフェース150との間に、配置することもできる。
なお、フレームメモリ151は消費電力モニタ151aを有する。消費電力モニタ151aは、フレームメモリ151に画像データを保持するときに消費する電力を測定する機能を有する。
画像処理部160は、画像データに対して各種画像処理を行う機能を有する。例えば、画像処理部160は、ガンマ補正回路161と、調光回路162と、調色回路163と、EL補正回路164と、を有することができる。
ガンマ補正回路161は、ガンマ値を補正する機能を有する回路である。ガンマ値とは、入力電圧(又は入力電流)に対する画像の階調の応答特性を示す数値であり、一般的には、ガンマ値が1未満の場合は、表示部には黒が浮いた画像が映され、またガンマ値が1より大きい場合は、表示部には黒が潰れた画像が映される。ガンマ補正回路161は、ガンマ値が1となるように、該入力電圧(又は該入力電流)を補正する機能を有する。
EL補正回路164は、ソースドライバ182に発光素子10bを流れる電流を検出する電流検出回路を備えている場合、設けられる。EL補正回路164は、ソースドライバ182の電流検出回路から送信される信号に基づいて、発光素子10bの輝度を調節する機能をもつ。
画像処理部160で処理された画像データは、メモリ170を経て、ソースドライバ180に出力される。メモリ170は、画像データを一時的に格納するためのメモリである。ソースドライバ181、182は、それぞれ、入力された画像データを処理し、表示ユニット110のソース線に書き込む機能を有する。
タイミングコントローラ173は、ソースドライバ180、タッチセンサコントローラ184、表示ユニット110が有するゲートドライバで使用するタイミング信号を生成する機能を有する。
タッチセンサコントローラ184は、タッチセンサユニット120が有するタッチセンサドライバ(以下、「TSドライバ」と呼ぶ。)、センス回路を制御する機能を有する。センス回路で読み出されたタッチ情報を含む信号は、タッチセンサコントローラ184で処理され、インターフェース150を介して、ホスト140に送出される。ホスト140は、タッチ情報を反映した画像データを生成し、コントローラIC115に送出する。なお、コントローラIC115で、画像データにタッチ情報を反映する構成も可能である。
クロック生成回路155は、コントローラIC115で使用されるクロック信号を生成する機能を有する。コントローラ154は、インターフェース150を介してホスト140から送られる各種制御信号を処理し、コントローラIC115内の各種回路を制御する機能を有する。また、コントローラ154は、コントローラIC115内の各種回路への電源供給を制御する機能を有する。以下、使われていない回路への電源供給を一時的に遮断することを、パワーゲーティングと呼ぶ。
なお、コントローラ154は、情報処理回路156を有する。情報処理回路156は、本発明の一態様の電子機器に備わる回路であり、フレームメモリ151の消費電力の情報や利用者が該電子機器に対して行うタッチ操作などに基づいて、該電子機器がIDS駆動するか否かを予測する機能を有する。情報処理回路156は、後述するニューラルネットワークを構成する回路を有する。
なお、情報処理回路156は、ニューラルネットワークの回路を構成しているため、複数の積和演算回路156aを有する。また、情報処理回路156は、複数のスイッチ回路156bを有し、複数の積和演算回路156aのそれぞれは、複数のスイッチ回路156bの各々と電気的に接続されている。複数のスイッチ回路156bは、バス156cによって、直列に接続されている。複数のスイッチ回路156bは、複数の積和演算回路156aの一とバス156cとを電気的に接続、又は非接続にする機能を有する。この構成にすることによって、積和演算回路の回路規模をプログラマブルに設定することができ、ニューラルネットワークに必要な積和演算処理を小さな回路規模で高速に、かつ低消費電力で処理することができる。なお、この構成については、実施の形態2にて詳述する。
なお、情報処理回路156は、図1に示す情報処理回路156の構成に限定されない。例えば、情報処理回路156は、図2に示すコントローラIC115のとおり、単一の積和演算回路156aを有する構成としてもよい。
ニューラルネットワークを用いることにより、フレームメモリ151から送られる消費電力の情報を学習データとし、IDS駆動に移行したか否かを教師データとして、情報処理回路156で学習を行う。その後、フレームメモリ151から送られる消費電力の情報を入力データとすることで、IDS駆動に移行するか否かを予測する信号を出力することができる。
又は、タッチセンサユニット120から送られる利用者のタッチの動作の情報を学習データとし、IDS駆動に移行したか否かを教師データとして、情報処理回路156で学習を行う。その後、タッチセンサユニット120から送られる利用者のタッチの動作の情報を入力データとすることで、IDS駆動に移行するか否かを予測する信号を出力することができる。
レジスタ175は、コントローラIC115の動作に用いられるデータを格納する。レジスタ175が格納するデータには、画像処理部160が補正処理を行うために使用するパラメータ、タイミングコントローラ173が各種タイミング信号の波形生成に用いるパラメータなどがある。レジスタ175は、複数のレジスタで構成されるスキャンチェーンレジスタを備える。特に、レジスタ175は、不揮発性レジスタを有するのが好ましい。加えて、不揮発性レジスタが有するトランジスタは、オフ電流が低いトランジスタであることが好ましい。オフ電流が低いトランジスタを用いることによって、該トランジスタが非導通状態のときに、該トランジスタのソース-ドレイン間の電流リークを抑えることができる。電流リークを抑えることにより、レジスタが電荷(データ)を保持することができる。なお、該トランジスタは、チャネル形成領域に、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、またはスズ)、亜鉛の少なくとも一を含む酸化物を有するOSトランジスタであることが好ましい。さらに、該酸化物は、実施の形態9で説明するCAC-OSであることが好ましい。
センサコントローラ153には、光センサ143が電気的に接続されている。光センサ143は外光145を測定し、その測定した光の照度の情報を有する検知信号を生成する機能を有する。センサコントローラ153は検知信号を基に、制御信号を生成する。該制御信号は、例えば、コントローラ154に出力される。
また、センサコントローラ153には、開閉センサ144が電気的に接続されており、開閉センサ144は、ハイブリッド表示装置が折りたたみ式の形態を有する場合に有効である。ハイブリッド表示装置が折りたたまれて、表示ユニット110が使用されなくなったとき、開閉センサ144が信号をセンサコントローラ153に送信して、コントローラIC内の回路などをパワーゲーティングすることができる。なお、ハイブリッド表示装置が折りたたみ式の形態を有さない場合、ハイブリッド表示装置は、開閉センサ144を有さなくてもよい。
また、反射素子10aと発光素子10bが同じ画像データを表示する場合、画像処理部160は、反射素子10aが表示する画像データと、発光素子10bが表示する画像データとを、分けて作成する機能を有する。この場合、光センサ143およびセンサコントローラ153を用いて測定した、外光145の明るさに応じて、反射素子10aと発光素子10bの反射強度および発光強度を調整することができる。ここでは、当該調整を調光、あるいは調光処理と呼ぶ。また、当該処理は、調光回路162などで行われる。
晴れの日の日中に外で表示ユニット110を備えた表示装置を使用する場合、反射素子10aのみで十分な輝度が得られるときは、発光素子10bを光らせる必要はない。これは、発光素子10bで表示を行おうとしても、外光の強度に負けて良好な表示が得られないからである。また、夜間や暗所で表示ユニット110を備えた表示装置を使用する場合、発光素子10bを光らせて表示を行う。
外光の明るさに応じて、画像処理部160は、反射素子10aのみで表示を行う画像データを作成、もしくは発光素子10bのみで表示を行う画像データを作成、もしくは反射素子10aと発光素子10bを組み合わせて表示を行う画像データを作成することができる。外光の明るい環境においても、外光の暗い環境においても、表示ユニット110を備えた表示装置は良好な表示を行うことができる。さらに、外光の明るい環境においては、発光素子10bを光らせない、もしくは発光素子10bの輝度を低くすることで、消費電力を低減することができる。
また、反射素子10aの表示に、発光素子10bの表示を組み合わせることで、色調を補正することができる。このような色調補正のためには、光センサ143およびセンサコントローラ153に、外光145の色調を測定する機能を追加すればよい。例えば、夕暮れ時の赤みがかった環境において表示ユニット110を備えた表示装置を使用する場合、反射素子10aによる表示のみではB(青)成分が足りないため、発光素子10bを発光させることで、色調を補正することができる。ここでは、当該補正を調色、あるいは調色処理と呼ぶ。また、当該処理は、調色回路163などで行われる。
画像処理部160は、表示ユニット110の仕様によって、RGB-RGBW変換回路など、他の処理回路を有している場合がある。RGB-RGBW変換回路とは、RGB(赤、緑、青)画像データを、RGBW(赤、緑、青、白)画像データに変換する機能をもつ回路である。すなわち、表示ユニット110がRGBW4色の画素を有する場合、画像データ内のW(白)成分を、W(白)画素を用いて表示することで、消費電力を低減することができる。なお、表示ユニット110がRGBYの4色の画素を有する場合、例えば、RGB-RGBY(赤、緑、青、黄)変換回路を用いることができる。
また、反射素子10aと発光素子10bは、異なる画像データを表示することができる。一般に、反射素子として適用できる液晶素子や電子ペーパー等は、動作速度が遅いものが多い(絵を表示するまでに時間を要する。)。そのため、反射素子10aに背景となる静止画を表示し、発光素子10bに動きのあるマウスポインタ等を表示することができる。静止画に対しては、ゲートドライバ又はソースドライバの動作を止めて画像の書き換えを停止する駆動(アイドリングストップ駆動、又はIDS駆動)を行い、動画に対しては、発光素子10bを光らせることで、表示ユニット110を備えた表示装置は、なめらかな動画表示と低消費電力を両立することができる。この場合、フレームメモリ151には、反射素子10aと発光素子10b、それぞれに表示する画像データを保存する領域を設ければよい。特に、IDS駆動を行う場合、反射素子10aの選択トランジスタは、オフ電流が低いトランジスタであることが好ましい。加えて、発光素子10bの選択トランジスタも、オフ電流の低いトランジスタであることがより好ましい。オフ電流が低いトランジスタを用いることで、選択トランジスタが非導通状態であるとき、長時間、反射素子10a(加えて発光素子10b)に保持した電荷(画像データ)を保持することができる。そのため、静止画を表示する際、画像データのリフレッシュを行う必要がなくなるため、消費電力を低くすることができる。
<<パワーゲーティング>>
コントローラ154は、ホスト140から送られる画像データに変化がない場合、コントローラIC115内の一部回路をパワーゲーティングすることができる。具体的には、一部回路とは、例えば、領域190内の回路(フレームメモリ151、デコーダ152、画像処理部160、メモリ170、タイミングコントローラ173、レジスタ175、ソースドライバ180)を指す。ホスト140から画像データに変化がないことを示す制御信号をコントローラIC115に送信し、当該制御信号をコントローラ154で検出した場合にパワーゲーティングする構成が可能である。
領域190内の回路は、画像データに関する回路と、表示ユニット110を駆動するための回路であるため、画像データに変化がない場合は、一時的に領域190内の回路を停止することができる。なお、画像データに変化がない場合でも、画素10に使用されるトランジスタがデータを保持できる時間(アイドリングストップが可能な時間)、および反射素子10aとして適用した液晶素子が焼き付き防止のため行う反転駆動の時間を考慮してもよい。
例えば、コントローラ154はタイマ機能を組み込むことで、タイマで測定した時間に基づいて、領域190内の回路への電源供給を再開するタイミングを決定してもよい。なお、フレームメモリ151もしくはメモリ170に画像データを保存しておき、当該画像データを反転駆動時に表示ユニット110に供給する画像データとする構成が可能である。このような構成とすることで、ホスト140から画像データを送信することなく反転駆動が実行できる。したがって、ホスト140からのデータ送信量を低減でき、コントローラIC115の消費電力を低減することができる。
なお、パワーゲーティングすることができる回路として説明した、領域190内の回路、センサコントローラ153、およびタッチセンサコントローラ184等は、この限りではない。コントローラIC115の構成、ホスト140の規格、表示ユニット110、タッチセンサユニット120の仕様等によって、様々な組み合わせが考えられる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態2)
本実施の形態では、実施の形態1で説明した情報処理回路156が有するニューラルネットワークの回路の構成例について説明する。
ニューラルネットワークとは、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められている。
ニューラルネットワークでは、ニューロンを模したユニットが、シナプスを模したユニットを介して、互いに結合された構成となっている。この結合の強度を変更することで、様々な入力パターンに対して学習し、パターン認識や連想記憶などを高速に実行できると考えられている。
例えば、本実施の形態で説明する積和演算回路を畳み込み演算の特徴抽出フィルター、若しくは全結合演算回路として用いることによって、CNN(Convolutional Neural Network)による予測を行うことができる。なお、特徴抽出フィルターの各重み係数に初期値として乱数を用いて値を設定することができる。
<階層型ニューラルネットワーク>
本発明の一態様のハイブリッド表示装置に利用できるニューラルネットワークの種類の一として、階層型ニューラルネットワークについて説明する。
図3は、階層型ニューラルネットワークの一例を示した図である。第(k-1)層(ここでのkは2以上の整数である。)は、ニューロンをP個(ここでのPは1以上の整数である。)有し、第k層は、ニューロンをQ個(ここでのQは1以上の整数である。)有し、第(k+1)層は、ニューロンをR個(ここでのRは1以上の整数である。)有する。
第(k-1)層の第pニューロン(ここでのpは1以上P以下の整数である。)の出力信号zp
(k-1)と重み係数wqp
(k)と、の積が第k層の第qニューロン(ここでのqは1以上Q以下の整数である。)に入力されるものとし、第k層の第qニューロンの出力信号zq
(k)と重み係数wrq
(k+1)と、の積が第(k+1)層の第rニューロン(ここでのrは1以上R以下の整数である。)に入力されるものとし、第(k+1)層の第rニューロンの出力信号をzr
(k+1)とする。
このとき、第k層の第qニューロンへ入力される信号の総和uq
(k)は、次の式で表される。
また、第k層の第qニューロンからの出力信号zq
(k)を次の式で定義する。
関数f(uq
(k))は、活性化関数であり、ステップ関数、線形ランプ関数、又はシグモイド関数などを用いることができる。なお、数式(D1)の積和演算は、後述する積和演算回路700によって実現できる。なお、数式(D2)の演算は、例えば、図6(A)に示す回路411によって実現できる。
なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
ここで、図4に示す、全L層(ここでのLは3以上の整数とする。)からなる階層型ニューラルネットワークを考える(つまり、ここでのkは2以上(L-1)以下の整数とする。)。第1層は、階層型ニューラルネットワークの入力層となり、第L層は、階層型ニューラルネットワークの出力層となり、第2層乃至第(L-1)層は、階層型ニューラルネットワークの隠れ層となる。
第1層(入力層)は、ニューロンをP個有し、第k層(隠れ層)は、ニューロンをQ[k]個(Q[k]は1以上の整数である。)有し、第L層(出力層)は、ニューロンをR個有する。
第1層の第s[1]ニューロン(s[1]は1以上P以下の整数である。)の出力信号をzs[1]
(1)とし、第k層の第s[k]ニューロン(s[k]は1以上Q[k]以下の整数である。)の出力信号をzs[k]
(k)とし、第L層の第s[L]ニューロン(s[L]は1以上R以下の整数である。)の出力信号をzs[L]
(L)とする。
また、第(k-1)層の第s[k-1]ニューロン(s[k-1]は1以上Q[k-1]以下の整数である。)の出力信号zs[k-1]
(k-1)と重み係数ws[k]s[k-1]
(k)と、の積us[k]
(k)が第k層の第s[k]ニューロンに入力されるものとし、第(L-1)層の第s[L-1]ニューロン(s[L-1]は1以上Q[L-1]以下の整数である。)の出力信号zs[L-1]
(L-1)と重み係数ws[L]s[L-1]
(L)と、の積us[L]
(L)が第L層の第s[L]ニューロンに入力されるものとする。
次に、教師付き学習について説明する。教師付き学習とは、上述の階層型ニューラルネットワークの機能において、出力した結果と、所望の結果(教師データ、又は教師信号という場合がある。)と異なったときに、階層型ニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
教師付き学習の具体例として、誤差逆伝播方式による学習方法について説明する。図5は、誤差逆伝播方式による学習方法を説明する図である。誤差逆伝播方式は、階層型ニューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変更する方式である。
例えば、第1層の第s[1]ニューロンに入力データを入力し、第L層の第s[L]ニューロンから出力データzs[L]
(L)を出力されたとする。ここで、出力データzs[L]
(L)に対する教師信号をts[L]
(L)としたとき、誤差エネルギーEは、出力データzs[L]
(L)及び教師信号ts[L]
(L)によって表すことができる。
誤差エネルギーEに対して、第k層の第s[k]ニューロンの重み係数ws[k]s[k-1]
(k)の更新量を∂E/∂ws[k]s[k-1]
(k)とすることで、新たに重み係数を変更することができる。ここで、第k層の第s[k]ニューロンの出力値zs[k]
(k)の誤差δs[k]
(k)を∂E/∂us[k]
(k)と定義すると、δs[k]
(k)及び∂E/∂ws[k]s[k-1]
(k)は、それぞれ次の式で表すことができる。
f’(us[k]
(k))は、活性化関数の導関数である。なお、数式(D3)の演算は、例えば、図6(B)に示す回路413によって実現できる。また、数式(D4)の演算は、例えば、図6(C)に示す回路414によって実現できる。出力関数の導関数は、例えば、オペアンプの出力端子に所望の導関数に対応した演算回路を接続することによって実現できる。
また、例えば、数式(D3)のΣδs[k+1]
(k+1)・ws[k+1]・s[k]
(k+1)の部分の演算は、後述する積和演算回路700によって実現できる。
ここで、第(k+1)層が出力層のとき、すなわち、第(k+1)層が第L層であるとき、δs[L]
(L)及び∂E/∂ws[L]s[L-1]
(L)は、それぞれ次の式で表すことができる。
数式(D5)の演算は、図6(D)に示す回路415によって実現できる。また、数式(D6)の演算は、図6(C)に示す回路414によって実現できる。
つまり、数式(D1)乃至数式(D6)により、全てのニューロン回路の誤差δs[k]
(k)及びδs[L]
(L)を求めることができる。なお、重み係数の更新量は、誤差δs[k]
(k)、δs[L]
(L)及び所望のパラメータなどに基づいて、設定される。
以上のように、図6(A)乃至図6(D)に示す回路、及び後述する積和演算回路700を用いることによって、教師付き学習を適用した階層型ニューラルネットワークの計算を行うことができる。
<階層型ニューラルネットワークの構成例1>
次に、階層型ニューラルネットワークを構成する積和演算回路の例について、説明する。
図7(A)に示す回路NNCは、列方向にM個及び行方向にN個のマトリクス状に配置されたM×N個(ここでのM、Nはそれぞれ1以上の整数である。)の積和演算回路を有する。なお、g行目(ここでのgは1以上M以下の整数である。)、h列目(ここでのhは1以上N以下の整数である。)に配置されている積和演算回路を、U[g,h]と記載している。なお、積和演算回路U[1,1]乃至積和演算回路U[M,N]はそれぞれ、列方向にm個及び行方向にn個のマトリクス状に配置されたm×n個(ここでのm、nはそれぞれ1以上の整数である。)のアナログメモリセルを有する。
積和演算回路U[g,h]は、後述する積和演算回路700とすることができる。また、積和演算回路U[g,h]は、後述するオフセット回路710を有さず、積和演算回路U[g,h]の外部でオフセット回路710と電気的に接続される構成にもすることができる。
積和演算回路U[1,1]乃至積和演算回路U[M,N]のそれぞれは、端子RWと、端子WWと、端子WDと、端子Bと、を有する。端子RWは、後述する図11に示すメモリセルアレイ720における配線RW[1]乃至配線RW[m]と接続されるm個の端子である。同様に、端子WWは、メモリセルアレイ720における配線WW[1]乃至配線WW[m]と接続されるm個の端子であり、端子WDは、配線WD[1]乃至配線WD[n-1]及び配線WDrefと接続されるn個の端子であり、端子Bは、配線B[1]乃至配線B[n-1]及び配線Brefと接続されるn個の端子である。
また、回路NNCは、配線群HRW[1]乃至配線群HRW[MN]と、配線群HWW[1]乃至配線群HWW[M]と、配線群VB[1]乃至配線群VB[NM]と、配線群VWD[1]乃至配線群VWD[N]と、を有している。なお、配線群HRW[1]乃至配線群HRW[MN]はそれぞれ、m本の配線であり、配線群HWW[1]乃至配線群HWW[M]はそれぞれ、m本の配線であり、配線群VB[1]乃至配線群VB[NM]はそれぞれ、n本の配線であり、配線群VWD[1]乃至配線群VWD[N]はそれぞれ、n本の配線である。
回路NNCは、複数のスイッチ回路MSWを有する。スイッチ回路MSWは、端子TV1と、端子TV2と、端子TH1と、端子TH2と、を有する。なお、端子TV1と端子TV2とは、電気的に接続状態となっており、端子TH1と端子TH2とは、電気的に接続状態となっている。
スイッチ回路MSWは、端子TV1・端子TV2間と、端子TH1・端子TH2間と、を電気的に接続又は非接続のどちらかを選択する機能を有する。つまり、スイッチ回路MSWは、積和演算回路U[g,h]の端子と、配線と、を電気的に接続又は非接続のどちらかを選択する機能を有する。また、スイッチ回路MSWは、電気的に接続又は非接続のどちらかを決めるデータ(本明細書では、コンフィギュレーションデータという場合がある。)を保持する機能を有する。ここで、スイッチ回路MSWは、端子TV1・端子TV2間と、端子TH1・端子TH2間と、を電気的に接続又は非接続とするパストランジスタを有し、コンフィギュレーションデータによって、該パストランジスタの導通状態又は非導通状態を制御する構成であることが好ましい。
なお、図7(A)では、積和演算回路U[1,1]、積和演算回路U[M,1]、積和演算回路U[1,N]、積和演算回路U[M,N]、配線群HRW[1]、配線群HRW[N]、配線群HRW[(M-1)N+1]、配線群HRW[MN]、配線群HWW[1]、配線群HWW[M]、配線群VB[1]、配線群VB[M]、配線群VB[(N-1)M+1]、配線群VB[NM]、配線群VWD[1]、配線群VWD[N]、端子RW、端子WW、端子WD、端子B、スイッチ回路MSW、端子TH1、端子TH2、端子TV1、端子TV2のみ図示し、他の積和演算回路については省略している。
なお、回路NNCの構成は、図7(A)に示した構成に限定されない。場合によって、又は、状況に応じて、回路NNCの構成から回路、配線、素子などを適宜除去してもよい。又は、回路NNCの構成に別の回路、配線、素子などを適宜追加してもよい。
次に、積和演算回路U[1,1]乃至積和演算回路U[M,N]と、上述した配線と、複数のスイッチ回路MSWと、の接続構成について説明する。なお、簡易的に説明するため、図7(B)に示す積和演算回路U[g,h]に着目して、説明する。また、複数のスイッチ回路MSWについては、接続される配線ごとに、スイッチ回路MSW-RW、スイッチ回路MSW-WW、スイッチ回路MSW-B、及びスイッチ回路MSW-WDと、符号を付して、説明する。
積和演算回路U[g,h]の端子RWは、N個のスイッチ回路MSW-RWと電気的に接続されている。N個のスイッチ回路MSW-RWのそれぞれは、配線群HRW[gN]乃至配線群HRW[(g-1)N+1]と電気的に接続されている。
積和演算回路U[g,h]の端子WWは、スイッチ回路MSW-WWと電気的に接続されている。スイッチ回路MSW-WWは、配線群HWW[g]と電気的に接続されている。
積和演算回路U[g,h]の端子Bは、M個のスイッチ回路MSW-Bと電気的に接続されている。M個のスイッチ回路MSW-Bのそれぞれは、配線群VB[(h-1)M+1]乃至配線群VB[hM]と電気的に接続されている。
積和演算回路U[g,h]の端子WDは、スイッチ回路MSW-WDと電気的に接続されている。スイッチ回路MSW-WDは、配線群VWD[h]と電気的に接続されている。
<<スイッチ回路MSWの構成例1>>
スイッチ回路MSWの構成の一例を図8に示す。図8に示すスイッチ回路MSW1は、一方のx本の配線と、他方のx本の配線と、を電気的に接続する、又は非接続にする回路である。xは、1以上の整数であり、構成する配線の本数によって変更することができる。例えば、スイッチ回路MSW-RW、又はスイッチ回路MSW-WWに、スイッチ回路MSW1を用いる場合、xをnとして構成すればよい。また、例えば、スイッチ回路MSW-B、及びスイッチ回路MSW-WDに、スイッチ回路MSW1を用いる場合、xをmとして構成すればよい。
スイッチ回路MSW1は、端子TV1と、端子TV2と、端子TH1と、端子TH2と、を有する。端子TV1は、端子TV1[1]乃至端子TV1[x]を有し、端子TV2は、端子TV2[1]乃至端子TV2[x]を有し、端子TH1は、端子TH1[1]乃至端子TH1[x]を有し、端子TH2は、端子TH2[1]乃至端子TH2[x]を有する。
端子TV1[x0](x0は1以上x以下の整数である。)は、端子TV2[x0]と電気的に接続され、端子TH1[x0]は、端子TH2[x0]と電気的に接続されている。なお、図8では、端子TV1[x0]、端子TV2[x0]、端子TH1[x0]、及び端子TH2[x0]の記載を省略している。
スイッチ回路MSW1は、回路SW[1]乃至回路SW[x]を有する。回路SW[1]乃至回路SW[x]のそれぞれは、トランジスタTr31と、トランジスタTr32と、容量素子C4と、を有する。
ここで、回路SW[1]乃至回路SW[x]の内部の構成について、回路SW[x0]に着目して、説明する。トランジスタTr31の第1端子は、配線SWB[x0]と電気的に接続され、トランジスタTr31の第2端子は、容量素子C4の第1端子と電気的に接続され、トランジスタTr31のゲートは、配線SWW[x0]と電気的に接続されている。トランジスタTr32の第1端子は、端子TV1[x0]及び端子TV2[x0]と電気的に接続され、トランジスタTr32の第2端子は、端子TH1[x0]及び端子TH2[x0]と電気的に接続され、トランジスタTr32のゲートは、容量素子C4の第1端子と電気的に接続されている。容量素子C4の第2端子は、配線VSSLと電気的に接続されている。なお、トランジスタTr31の第2端子と、容量素子C4の第1端子と、トランジスタTr32のゲートと、の接続箇所を、回路SW[x0]における保持ノードとする。
配線SWW[x0]は、回路SW[x0]に対して、選択信号を供給する配線であり、配線SWB[x0]は、回路SW[x0]にコンフィギュレーションデータを供給するための配線である。配線SWW[x0]から高レベル電位を入力することにより、回路SW[x0]のトランジスタTr31のゲートに高レベル電位が印加されるため、トランジスタTr31は導通状態となる。このとき、配線SWB[x0]からコンフィギュレーションデータに応じた電位を供給することによって、保持ノードに該電位が書き込まれる。その後、配線SWW[x0]から低レベル電位を入力して、トランジスタTr31を非導通状態にすることによって、該電位を保持することができる。該電位は、トランジスタTr32のゲートに印加されているため、トランジスタTr32は、コンフィギュレーションデータに応じて、導通状態又は非導通状態のどちらかに決まる。
なお、図8では、配線SWW[1]乃至配線SWW[x]と表記しているが、図8の構成に限定しなくてもよい。例えば、配線SWW[1]乃至配線SWW[x]を一本の配線にまとめることで、回路SW[1]乃至回路SW[x]を一括に選択することができる。これにより、回路SW[1]乃至回路SW[x]に対して、同時にコンフィギュレーションデータを書き込むことができる。
また、図8では、配線SWB[1]乃至配線SWB[x]と表記しているが、図8の構成に限定しなくてもよい。例えば、配線SWB[1]乃至配線SWB[x]を一本の配線にまとめることで、スイッチ回路MSW1の回路面積を低減することができる。この場合、配線SWW[1]乃至配線SWW[x]によって、回路SW[1]乃至回路SW[x]を順次選択していき、選択されたときに所定のコンフィギュレーションデータを書き込む動作を行えばよい。
なお、図8のスイッチ回路MSW1では、回路SW[1]、回路SW[x]、配線SWW[1]、配線SWW[x]、配線SWB[1]、配線SWB[x]、配線VSSL、端子TV1、端子TV1[1]、端子TV1[x]、端子TV2、端子TV2[1]、端子TV2[x]、端子TH1、端子TH1[1]、端子TH1[x]、端子TH2、端子TH2[1]、端子TH2[x]、トランジスタTr31、トランジスタTr32、容量素子C4のみ図示しており、それ以外の配線、回路、素子、及びこれらの符号については省略している。
<<スイッチ回路MSWの構成例2>>
スイッチ回路MSWの構成について、図8とは別の一例を図9に示す。図9に示すスイッチ回路MSW2は、スイッチ回路MSW1と同様に、一方のx本の配線と、他方のx本の配線と、を電気的に接続する、又は非接続にする回路である。xは構成する配線の本数によって変更することができる。
スイッチ回路MSW2は、端子TV1と、端子TV2と、端子TH1と、端子TH2と、を有する。端子TV1は、端子TV1[1]乃至端子TV1[x]を有し、端子TV2は、端子TV2[1]乃至端子TV2[x]を有し、端子TH1は、端子TH1[1]乃至端子TH1[x]を有し、端子TH2は、端子TH2[1]乃至端子TH2[x]を有する。
端子TV1[x0]は、端子TV2[x0]と電気的に接続され、端子TH1[x0]は、端子TH2[x0]と電気的に接続されている。なお、図9では、端子TV1[x0]、端子TV2[x0]、端子TH1[x0]、及び端子TH2[x0]の記載を省略している。
スイッチ回路MSW2は、トランジスタTr41と、トランジスタTr42[1]乃至トランジスタTr42[x]と、容量素子C5と、を有する。
ここで、スイッチ回路MSW2の内部の構成について、説明する。トランジスタTr41の第1端子は、配線SWBと電気的に接続され、トランジスタTr41の第2端子は、トランジスタTr42[1]乃至トランジスタTr42[x]のそれぞれのゲートと電気的に接続され、トランジスタTr41のゲートは、配線SWWと電気的に接続されている。トランジスタTr42[x0]の第1端子は、端子TV1[x0]及び端子TV2[x0]と電気的に接続され、トランジスタTr42[x0]の第2端子は、端子TH1[x0]及び端子TH2[x0]と電気的に接続されている。容量素子C5の第1端子は、トランジスタTr41の第2端子と電気的に接続され、容量素子C5の第1端子は、配線VSSLと電気的に接続されている。なお、トランジスタTr41の第2端子と、容量素子C4の第1端子と、トランジスタTr42[1]乃至トランジスタTr42[x]のゲートと、の接続箇所を、スイッチ回路MSW2における保持ノードとする。
配線SWWは、スイッチ回路MSW2のトランジスタTr41のゲートに電位を与える配線であり、配線SWBは、スイッチ回路MSW2にコンフィギュレーションデータを供給するための配線である。配線SWWから高レベル電位を入力することにより、トランジスタTr41のゲートに高レベル電位が印加されるため、トランジスタTr41は導通状態となる。このとき、配線SWBからコンフィギュレーションデータに応じた電位を供給することによって、保持ノードに該電位が書き込まれる。その後、配線SWWから低レベル電位を入力して、トランジスタTr41を非導通状態にすることによって、該電位を保持することができる。該電位は、トランジスタTr42[1]乃至トランジスタTr42[x]のそれぞれのゲートに印加されているため、トランジスタTr42[1]乃至トランジスタTr42[x]のそれぞれは、コンフィギュレーションデータに応じて、導通状態又は非導通状態のどちらか同時に決まる。
なお、図9のスイッチ回路MSW2では、配線SWW、配線SWB、配線VSSL、端子TV1、端子TV1[1]、端子TV1[x]、端子TV2、端子TV2[1]、端子TV2[x]、端子TH1、端子TH1[1]、端子TH1[x]、端子TH2、端子TH2[1]、端子TH2[x]、トランジスタTr41、トランジスタTr42[1]、トランジスタTr42[x]、容量素子C5のみ図示しており、それ以外の配線、回路、素子、及びこれらの符号については省略している。
また、トランジスタTr31、トランジスタTr32、トランジスタTr41、及びトランジスタTr42[1]乃至トランジスタTr42[x]として、OSトランジスタを用いることにより、トランジスタTr31、トランジスタTr32、トランジスタTr41、及びトランジスタTr42[1]乃至トランジスタTr42[x]のそれぞれのリーク電流を抑えることができるため、精度の高い積和演算回路を実現できる場合がある。また、トランジスタTr31、又はトランジスタTr41として、OSトランジスタを用いることにより、トランジスタTr31、又はトランジスタTr41が非導通状態における、保持ノードから配線SWB[1]乃至配線SWB[x]のいずれかへのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路を有する半導体装置の消費電力を低減することができる。特に、OSトランジスタに用いる酸化物半導体は、実施の形態9で説明するCAC-OSを用いるのが好ましい。
また、図8では、トランジスタTr32として、nチャネル型のトランジスタを図示しているが、代わりにpチャネル型のトランジスタとしてもよい。同様に、図9では、トランジスタTr42[1]乃至トランジスタTr42[x]として、nチャネル型のトランジスタを図示しているが、代わりにpチャネル型のトランジスタとしてもよい。
<階層型ニューラルネットワークの構成例2>
図7(A)に示した回路NNCの具体的な一例を図10に示す。
図10の回路NNCは、積和演算回路U[1,1]と、積和演算回路U[1,2]と、積和演算回路U[1,3]と、積和演算回路U[2,1]と、積和演算回路U[2,2]と、積和演算回路U[2,3]と、積和演算回路U[3,1]と、積和演算回路U[3,2]と、積和演算回路U[3,3]と、を有する。つまり、図10の回路NNCは、図7(A)の回路NNCにおいてMを3とし、かつNを3とした構成となっている。
ところで、図10の回路NNCの配線については、Mを3とし、かつNを3とした図7(A)の回路NNCの構成から、配線群HRW[3]、配線群HRW[6]、配線群HRW[9]、配線群VB[3]、配線群VB[6]、及び配線群VB[9]を除去している。つまり、図10の回路NNCは、配線群HRW[1]、配線群HRW[2]、配線群HRW[4]、配線群HRW[5]、配線群HRW[7]、配線群HRW[8]、配線群HWW[1]、配線群HWW[2]、配線群HWW[3]、配線群VB[1]、配線群VB[2]、配線群VB[4]、配線群VB[5]、配線群VB[7]、配線群VB[8]、配線群VWD[1]、配線群VWD[2]、及び配線群VWD[3]を有する。
積和演算回路U[1,1]乃至積和演算回路U[3,3]のそれぞれが有するメモリセルアレイ720は、n2個のメモリセルAMを有する。また、メモリセルAMは、積和演算回路U[1,1]乃至積和演算回路U[3,3]のそれぞれのメモリセルアレイ720において、列方向にn個、行方向にn個のマトリクス状に設けられている。
配線群HRW[1]、配線群HRW[2]、配線群HRW[4]、配線群HRW[5]、配線群HRW[7]、配線群HRW[8]、配線群HWW[1]乃至配線群HWW[3]、配線群VB[1]、配線群VB[2]、配線群VB[4]、配線群VB[5]、配線群VB[7]、配線群VB[8]、及び配線群VWD[1]乃至配線群VWD[3]は、それぞれn本の配線である。また、配線群HRW[1]、配線群HRW[2]、配線群HRW[4]、配線群HRW[5]、配線群HRW[7]、配線群HRW[8]、及び配線群HWW[1]乃至配線群HWW[3]のそれぞれは、各々のスイッチ回路MSW2を介して、積和演算回路の端子RW、又は端子WWと、に電気的に接続されている。同様に、配線群VB[1]、配線群VB[2]、配線群VB[4]、配線群VB[5]、配線群VB[7]、配線群VB[8]、及び配線群VWD[1]乃至配線群VWD[3]のそれぞれは、各々のスイッチ回路MSW2を介して、積和演算回路の端子WD、又は端子Bと、に電気的に接続されている。
なお、スイッチ回路MSW2の詳細については、前述の階層型ニューラルネットワークの構成例1のとおりである。そのため、スイッチ回路MSW2の保持ノードに高レベル電位が印加されているとき、そのスイッチ回路MSW2を介して接続される配線と端子とは、電気的に導通となり、スイッチ回路MSW2の保持ノードに低レベル電位が印加されているとき、そのスイッチ回路MSW2を介して接続される配線と端子とは、電気的に非導通となる。図10では、導通状態となるスイッチ回路MSW2を黒い正方形として図示し、非導通状態となるスイッチ回路MSW2を白い正方形として図示し、回路NNCの動作中に導通状態、又は非導通状態の切り替えが行われるスイッチ回路MSW2を黒い正三角形として図示している。なお、スイッチ回路MSW2の代わりに、スイッチ回路MSW1を用いてもよい。
図10の回路NNCでは、入力層(第1層)は、2n個のニューロンを有し、第1隠れ層(第2層)は、2n個のニューロンを有し、第2隠れ層(第3層)は、n個のニューロンを有し、出力層(第4層)は、3n個のニューロンを有する場合を示している。
積和演算回路U[1,1]、積和演算回路U[1,2]、積和演算回路U[2,1]、積和演算回路U[2,2]のメモリセルAMには、第1隠れ層のニューロンへの入力に対する重み係数W(2)が格納される。また、積和演算回路U[1,3]、積和演算回路U[2,3]、のメモリセルAMには第2隠れ層のニューロンへの入力に対する重み係数W(3)が格納されている。更に、積和演算回路U[3,1]、積和演算回路U[3,2]、積和演算回路U[3,3]のメモリセルAMには、出力層のニューロンへの入力に対する重み係数W(4)が格納される。なお、配線群HWW[1]乃至配線群HWW[3]は、配線WW(3n本の信号線)に対応し、配線群VWD[1]乃至配線群VWD[3]は、配線WD(3n本の信号線)に対応する。配線WWに選択信号WWSigを順次送信し、配線WDに選択信号WWSigに対応するデータ(図10ではWと表記する。)を供給することで、それぞれの積和演算回路のメモリセルAMのそれぞれに、重み係数を格納することができる。
第1隠れ層への信号の入力と、第1隠れ層からの信号の出力と、について説明する。入力層の2n個のニューロンの出力は、2n個の信号RWSig(2)として、配線群HRW[1]及び配線群HRW[4]の計2n本の信号線を介して、積和演算回路U[1,1]と、積和演算回路U[1,2]と、積和演算回路U[2,1]と、積和演算回路U[2,2]と、に格納される。積和演算回路U[1,1]と、積和演算回路U[1,2]と、積和演算回路U[2,1]と、積和演算回路U[2,2]と、の出力は、2n個の信号BSig(2)として、配線群VB[1]及び配線群VB[4]の計2n本の信号線を介して、出力される。つまり、2n個の信号BSig(2)のそれぞれが、入力層から入力された信号と、重み係数W(2)と、の積和演算された値となり、第1隠れ層への入力の総和(ネット値ともいう。)に相当する。そして、2n個の信号BSig(2)が、配線群VB[1]及び配線群VB[4]から出力された後に、積和演算された値から活性化関数の値を求めて、第1隠れ層から出力されるニューロン信号を生成することができる。
第2隠れ層への信号の入力と、第2隠れ層からの信号の出力と、について説明する。第1隠れ層の2n個のニューロンの出力は、2n個の信号RWSig(3)として、配線群HRW[2]及び配線群HRW[5]の計2n本の信号線を介して、積和演算回路U[1,3]と、積和演算回路U[2,3]と、に格納される。積和演算回路U[1,3]と、積和演算回路U[2,3]と、の出力は、n個の信号BSig(3)として、配線群VB[7]の計n本の信号線を介して、出力される。つまり、n個の信号BSig(3)のそれぞれが、入力層から入力された信号と、重み係数W(3)と、の積和演算された値となり、第2隠れ層への入力の総和に相当する。そして、n個の信号BSig(3)が、配線群VB[7]から出力された後に、積和演算された値から活性化関数の値を求めて、第2隠れ層から出力されるニューロン信号を生成することができる。
出力層への信号の入力と、出力層からの信号の出力と、について説明する。第2隠れ層のn個のニューロンの出力は、n個の信号RWSig(4)として、配線群HRW[8]の計n本の信号線を介して、積和演算回路U[3,1]と、積和演算回路U[3,2]と、積和演算回路U[3,3]と、に格納される。積和演算回路U[3,1]と、積和演算回路U[3,2]と、積和演算回路U[3,3]と、の出力は、3n個の信号BSig(4)として、配線群VB[2]と、配線群VB[5]と、配線群VB[8]と、の計3n本の信号線を介して、出力される。つまり、3n個の信号BSig(4)のそれぞれが、入力層から入力された信号と、重み係数W(4)と、の積和演算された値となり、出力層への入力の総和に相当する。そして、3n個の信号BSig(4)が、配線群VB[2]と、配線群VB[5]と、配線群VB[8]と、から出力された後に、積和演算された値から活性化関数の値を求めて、出力層から出力されるニューロン信号を生成することができる。
以上のように、複数の配線と、複数の積和演算回路と、の間に、互いを接続する又は非接続にするスイッチを設けることにより、階層型ニューラルネットワークの回路の接続を自由に変更することができる。これにより、積和演算処理を小さな回路規模で高速で駆動でき、かつ低消費電力で駆動できる半導体装置を実現できる。
<積和演算回路の構成例>
次に、上述した階層型ニューラルネットワークを実現するための積和演算回路の構成例について、説明する。
図11に積和演算処理が可能な回路の一例を示す。図11は、積和演算回路のブロック図を示しており、積和演算回路700は、オフセット回路710と、メモリセルアレイ720と、を有する。
オフセット回路710は、列出力回路OUT[1]乃至列出力回路OUT[n](ここでのnは1以上の整数である。)と、参照列出力回路Crefと、を有する。
メモリセルアレイ720は、列方向にm個(ここでのmは1以上の整数である。)、行方向にn個、合計m×n個のメモリセルAMと、列方向にm個のメモリセルAMrefと、を有する。メモリセルAMと、メモリセルAMrefと、は、メモリセルアレイ720において、m×(n+1)のマトリクス状に設けられている。特に、図11のメモリセルアレイ720では、i行目j列目に位置するメモリセルAMを、メモリセルAM[i,j](iは1以上m以下の整数であり、jは1以上n以下の整数である。)と表記し、i行目に位置するメモリセルAMrefを、メモリセルAMref[i]と表記する。
なお、上述の階層型ニューラルネットワークの構成例1において、積和演算回路が有するメモリセルアレイは、列方向にm個及び行方向にn個のマトリクス状に配置されたm×n個のアナログメモリセルを有する、と説明したが、本構成例で説明する積和演算回路が有するメモリセルアレイは、上述のとおり、列方向にm個及び行方向に(n+1)個のマトリクス状に配置されたm×(n+1)個のアナログメモリセルを有するものとする。つまり、上述の階層型ニューラルネットワークの構成例1に、本構成例を適用する場合、積和演算回路が有するメモリセルアレイは、m×nでなく、m×(n+1)のマトリクス状に配置されたアナログメモリセルアレイとして考えればよい。
なお、メモリセルAMは、第1アナログデータに応じた電位を保持し、メモリセルAMrefは、所定の電位を保持する。なお、この所定の電位は、積和演算処理に必要な電位であり、本明細書では、この電位に対応するデータを参照アナログデータという場合がある。
メモリセルアレイ720は、出力端子SPT[1]乃至出力端子SPT[n]を有する。
列出力回路OUT[j]は、出力端子OT[j]を有し、参照列出力回路Crefは、出力端子OTrefを有する。
配線ORPは、列出力回路OUT[1]乃至列出力回路OUT[n]に電気的に接続され、配線OSPは、列出力回路OUT[1]乃至列出力回路OUT[n]に電気的に接続されている。配線ORP及び配線OSPは、オフセット回路710に制御信号を供給するための配線である。
メモリセルアレイ720の出力端子SPT[j]は、配線B[j]と電気的に接続されている。
列出力回路OUT[j]の出力端子OT[j]は、配線B[j]と電気的に接続されている。
参照列出力回路Crefの出力端子OTrefは、配線Brefと電気的に接続されている。
メモリセルAM[i,j]は、配線RW[i]と、配線WW[i]と、配線WD[j]と、配線B[j]と、配線VRと、に電気的に接続されている。
メモリセルAMref[i]は、配線RW[i]と、配線WW[i]と、配線WDrefと、配線Brefと、配線VRと、に電気的に接続されている。
配線WW[i]は、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]に選択信号を供給するための配線として機能し、配線RW[i]は、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]に基準電位、又は第2アナログデータに応じた電位のどちらかを与える配線として機能する。配線WD[j]は、j列目のメモリセルAMに書き込むデータを供給する配線として機能し、配線VRは、メモリセルAM又はメモリセルAMrefからデータを読み出す際に、メモリセルAM又はメモリセルAMrefに所定の電位を与えるための配線として機能する。
配線B[j]は、列出力回路OUT[j]からメモリセルアレイ720のj列目に有するメモリセルAMに信号を供給する配線として機能する。
配線Brefは、参照列出力回路CrefからメモリセルAMref[1]乃至メモリセルAMref[m]のそれぞれに信号を供給する配線として機能する。
なお、図11に示す積和演算回路700は、オフセット回路710、メモリセルアレイ720、列出力回路OUT[1]、列出力回路OUT[j]、列出力回路OUT[n]、参照列出力回路Cref、出力端子OT[1]、出力端子OT[j]、出力端子OT[n]、出力端子OTref、出力端子SPT[1]、出力端子SPT[j]、出力端子SPT[n]、メモリセルAM[1,1]、メモリセルAM[i,1]、メモリセルAM[m,1]、メモリセルAM[1,j]、メモリセルAM[i,j]、メモリセルAM[m,j]、メモリセルAM[1,n]、メモリセルAM[i,n]、メモリセルAM[m,n]、メモリセルAMref[1]、メモリセルAMref[i]、メモリセルAMref[m]、配線OSP、配線ORP、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線WD[1]、配線WD[j]、配線WD[n]、配線WDref、配線VR、配線RW[1]、配線RW[i]、配線RW[m]、配線WW[1]、配線WW[i]、配線WW[m]のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
積和演算回路700の構成は、図11に示す構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、積和演算回路700の構成を変更することができる。例えば、積和演算回路700の回路構成によっては、配線WD[j]と配線VRと、をまとめて1本の配線として共有する構成であってもよい。また、積和演算回路700の回路構成によっては、配線ORPと配線OSPと、をまとめて1本の配線として共有する構成であってもよい。
<<オフセット回路710>>
次に、オフセット回路710に適用できる回路構成の例について説明する。図12に、オフセット回路710の一例として、オフセット回路711を示す。
オフセット回路711は、電源電圧の供給のため、配線VDDL、及び配線VSSLと電気的に接続されている。具体的には、列出力回路OUT[1]乃至列出力回路OUT[n]は、それぞれ配線VDDL、及び配線VSSLと電気的に接続され、参照列出力回路Crefは、配線VDDLと電気的に接続されている。なお、後述するカレントミラー回路CMも、配線VSSLと電気的に接続されている場合がある。配線VDDLは、高レベル電位を与える配線であり、配線VSSLは、低レベル電位を与える配線である。
以下、列出力回路OUT[j]の内部の回路構成について説明する。列出力回路OUT[j]は、定電流回路CIと、トランジスタTr1乃至トランジスタTr3と、容量素子C1と、配線OL[j]と、を有する。また、列出力回路OUT[1]乃至列出力回路OUT[n]、及び参照列出力回路Crefは、カレントミラー回路CMを共有している。
定電流回路CIは、端子CT1と、端子CT2と、を有する。端子CT1は、定電流回路CIの入力端子として機能し、端子CT2は、定電流回路CIの出力端子として機能する。また、列出力回路OUT[1]乃至列出力回路OUT[n]、及び参照列出力回路Crefで共有しているカレントミラー回路CMは、端子CT5[1]乃至端子CT5[n]と、端子CT6[1]乃至端子CT6[n]と、端子CT7と、端子CT8と、を有する。
定電流回路CIは、端子CT1から端子CT2に流れる電流を一定に保つ機能を有する。
列出力回路OUT[j]において、トランジスタTr1の第1端子は、配線OL[j]と電気的に接続され、トランジスタTr1の第2端子は、配線VSSLと電気的に接続され、トランジスタTr1のゲートは、容量素子C1の第1端子と電気的に接続されている。トランジスタTr2の第1端子は、配線OL[j]と電気的に接続され、トランジスタTr2の第2端子は、容量素子C1の第1端子と電気的に接続され、トランジスタTr2のゲートは、配線OSPと電気的に接続されている。トランジスタTr3の第1端子は、容量素子C1の第1端子と電気的に接続され、トランジスタTr3の第2端子は、配線VSSLと電気的に接続され、トランジスタTr3のゲートは、配線ORPと電気的に接続されている。容量素子C1の第2端子は、配線VSSLと電気的に接続されている。
なお、トランジスタTr1乃至トランジスタTr3は、それぞれOSトランジスタであることが好ましい。加えて、トランジスタTr1乃至トランジスタTr3のそれぞれのチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
OSトランジスタは、オフ電流が極めて小さいという特性を有する。そのため、OSトランジスタが非導通状態であるときにソース-ドレイン間に流れるリーク電流を非常に小さくすることができる。特に、トランジスタTr2として、OSトランジスタを用いることにより、容量素子C1に保持した電荷が、オフ状態のトランジスタTr2のソース-ドレイン間に流れるのを抑えることができる。加えて、トランジスタTr3として、OSトランジスタを用いることにより、容量素子C1に保持した電荷が、オフ状態のトランジスタTr3のソース-ドレイン間に流れるのを抑えることができる。そのため、トランジスタTr1のゲートの電位を長時間保持することができるため、トランジスタTr1のソース-ドレイン間には、安定した定電流を流すことができる。その結果、計算精度の高い積和演算回路を実現することができる場合がある。
列出力回路OUT[j]において、定電流回路CIの端子CT1は、配線VDDLと電気的に接続され、定電流回路CIの端子CT2は、カレントミラー回路CMの端子CT5[j]と電気的に接続されている。カレントミラー回路CMの端子CT6[j]は、出力端子OT[j]と電気的に接続されている。
なお、配線OL[j]は、カレントミラー回路CMの端子CT5[j]及び端子CT6[j]を介して、定電流回路CIの端子CT2と、出力端子OT[j]と、を電気的に接続する配線である。
次に、参照列出力回路Crefについて説明する。参照列出力回路Crefは、定電流回路CIrefと、配線OLrefと、を有する。また、上述したとおり、参照列出力回路Crefは、列出力回路OUT[1]乃至列出力回路OUT[n]と、カレントミラー回路CMを共有している。
定電流回路CIrefは、端子CT3と、端子CT4と、を有する。端子CT3は、定電流回路CIrefの入力端子として機能し、端子CT4は、定電流回路CIrefの出力端子として機能する。
定電流回路CIrefは、端子CT3から端子CT4に流れる電流を一定に保つ機能を有する。
参照列出力回路Crefにおいて、定電流回路CIrefの端子CT3は、配線VDDLと電気的に接続され、定電流回路CIrefの端子CT4は、カレントミラー回路CMの端子CT7と電気的に接続されている。カレントミラー回路CMの端子CT8は、出力端子OTrefと電気的に接続されている。
なお、配線OLrefは、定電流回路CIrefの端子CT4と、出力端子OTrefと、を電気的に接続する配線であり、カレントミラー回路CMの端子CT7及び端子CT8は、配線OLref上に有するものとする。
カレントミラー回路CMにおいて、端子CT5[j]は、端子CT6[j]と電気的に接続され、端子CT7は、端子CT8と電気的に接続されている。加えて、端子CT5[j]と端子CT6[j]の間に、配線IL[j]が電気的に接続され、端子CT7と端子CT8の間に、配線ILrefが電気的に接続されている。また、端子CT7と端子CT8の間と配線ILrefとの接続箇所をノードNCMrefとする。カレントミラー回路CMは、ノードNCMrefの電位を参照して、配線ILrefに流れる電流の量と、配線IL[1]乃至配線IL[n]のそれぞれに流れる電流の量を等しくする機能を有する。
なお、図12に示すオフセット回路711は、列出力回路OUT[1]、列出力回路OUT[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、定電流回路CIref、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]、出力端子OT[n]、出力端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、トランジスタTr1、トランジスタTr2、トランジスタTr3、容量素子C1、配線OL[1]、配線OL[j]、配線OL[n]、配線OLref、配線ORP、配線OSP、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線IL[1]、配線IL[j]、配線IL[n]、配線ILref、ノードNCMref、配線VDDL、配線VSSLのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、オフセット回路711の構成は、図12に示す構成に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路711の構成を変更することができる。
〔定電流回路CI、CIref〕
次に、定電流回路CI、及び定電流回路CIrefの内部の構成例について説明する。
図13に示すオフセット回路712は、図12のオフセット回路711の定電流回路CI、及び定電流回路CIrefの内部の構成の例を示した回路図である。
列出力回路OUT[j]において、定電流回路CIは、トランジスタTr4を有する。トランジスタTr4は、デュアルゲート構造のトランジスタであり、第1ゲートと第2ゲートを有する。
なお、本明細書において、デュアルゲート構造を有するトランジスタの第1ゲートは、フロントゲートとし、第1ゲートはゲートという語句に置き換えて記載する。加えて、デュアルゲート構造を有するトランジスタの第2ゲートは、バックゲートとし、第2ゲートはバックゲートという語句に置き換えて記載する。
トランジスタTr4の第1端子は、定電流回路CIの端子CT1と電気的に接続され、トランジスタTr4の第2端子は、定電流回路CIの端子CT2と電気的に接続され、トランジスタTr4のゲートは、定電流回路CIの端子CT2と電気的に接続されている。トランジスタTr4のバックゲートは、配線BG[j]と電気的に接続されている。
参照列出力回路Crefにおいて、定電流回路CIrefは、トランジスタTr6を有する。トランジスタTr6は、デュアルゲート構造のトランジスタであり、ゲートとバックゲートを有する。
トランジスタTr6の第1端子は、定電流回路CIrefの端子CT3と電気的に接続され、トランジスタTr6の第2端子は、定電流回路CIrefの端子CT4と電気的に接続され、トランジスタTr6のゲートは、定電流回路CIrefの端子CT4と電気的に接続されている。トランジスタTr6のバックゲートは、配線BGrefと電気的に接続されている。
この接続構成を適用することで、配線BG[j]、及び配線BGrefに電位を印加することにより、トランジスタTr4、及びトランジスタTr6のそれぞれのしきい値電圧を制御することができる。
なお、トランジスタTr4、及びトランジスタTr6は、それぞれOSトランジスタであることが好ましい。加えて、トランジスタTr4、及びトランジスタTr6のそれぞれのチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
なお、図13に示すオフセット回路712は、列出力回路OUT[1]、列出力回路OUT[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、定電流回路CIref、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]、出力端子OT[n]、出力端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、トランジスタTr1、トランジスタTr2、トランジスタTr3、トランジスタTr4、トランジスタTr6、容量素子C1、配線OL[1]、配線OL[j]、配線OL[n]、配線OLref、配線ORP、配線OSP、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線BG[1]、配線BG[j]、配線BG[n]、配線BGref、配線IL[1]、配線IL[j]、配線IL[n]、配線ILref、ノードNCMref、配線VDDL、配線VSSLのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、本発明の一態様に係るオフセット回路の定電流回路CI及び定電流回路CIrefの構成は、図13に示すオフセット回路712に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路712が有する回路、素子、配線などの構成要素を除去する、オフセット回路712に新たに回路、素子、配線などの構成要素を追加する、又はオフセット回路712の内部の接続構成を変更する、などを行うことができる。例えば、図14に示すオフセット回路715のように、オフセット回路712が有する定電流回路CIの構成を変更し、かつ定電流回路CIrefを除去した構成としてもよい。
図14に示すオフセット回路715の定電流回路CIは、トランジスタTr21乃至トランジスタTr23と、容量素子C3と、を有する。また、オフセット回路712の定電流回路CIの端子CT1として、オフセット回路715の定電流回路CIは、端子CT1-1、端子CT1-2、及び端子CT1-3を有する。更に、オフセット回路715は、配線OSMと、配線ORMと、に電気的に接続されている。
なお、トランジスタTr21は、pチャネル型のトランジスタであり、トランジスタTr22、及びトランジスタTr23は、nチャネル型のトランジスタである。特に、トランジスタTr22、及びトランジスタTr23は、それぞれOSトランジスタであることが好ましい。加えて、トランジスタTr22、及びトランジスタTr23のそれぞれのチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
前述したとおり、OSトランジスタは、オフ電流が極めて小さいという特性を有する。特に、トランジスタTr22として、OSトランジスタを用いることにより、容量素子C3に保持した電荷が、オフ状態のトランジスタTr22のソース-ドレイン間に流れるのを抑えることができる。加えて、トランジスタTr23として、OSトランジスタを用いることにより、容量素子C3に保持した電荷が、オフ状態のトランジスタTr23のソース-ドレイン間に流れるのを抑えることができる。そのため、トランジスタTr21のゲートの電位を長時間保持することができるため、トランジスタTr21のソース-ドレイン間には、安定した定電流を流すことができる。その結果、計算精度の高い積和演算回路を実現することができる場合がある。
トランジスタTr21の第1端子は、端子CT1-1と電気的に接続され、トランジスタTr21の第2端子は、端子CT2と電気的に接続され、トランジスタTr21のゲートは、容量素子C3の第1端子と電気的に接続されている。トランジスタTr22の第1端子は、端子CT2と電気的に接続され、トランジスタTr22の第2端子は、容量素子C3の第1端子と電気的に接続され、トランジスタTr22のゲートは、配線OSMと電気的に接続されている。トランジスタTr23の第1端子は、容量素子C3の第1端子と電気的に接続され、トランジスタTr23の第2端子は、端子CT1-3と電気的に接続され、トランジスタTr23のゲートは、配線ORMと電気的に接続されている。容量素子C3の第2端子は、端子CT1-2と電気的に接続されている。
端子CT1-1乃至端子CT1-3は、それぞれ配線VDDLと電気的に接続されている。
なお、図14に示すオフセット回路715は、列出力回路OUT[1]、列出力回路OUT[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]、出力端子OT[n]、出力端子OTref、端子CT1-1、端子CT1-2、端子CT1-3、端子CT2、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT8、トランジスタTr1、トランジスタTr2、トランジスタTr3、トランジスタTr21、トランジスタTr22、トランジスタTr23、容量素子C1、容量素子C3、配線OL[1]、配線OL[j]、配線OL[n]、配線OLref、配線ORP、配線OSP、配線OSM、配線ORM、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線IL[1]、配線IL[j]、配線IL[n]、配線ILref、ノードNCMref、配線VDDL、配線VSSLのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
以下に、オフセット回路715の定電流回路CIの動作について、説明する。
配線ORMに高レベル電位が入力され、配線OSMに低レベル電位が入力されたとき、トランジスタTr23は導通状態となり、トランジスタTr22は非導通状態となる。このとき、容量素子C3の第1端子は、トランジスタTr23を介して、配線VDDLから高レベル電位が与えられる。容量素子C3の第2端子は、配線VDDLから高レベル電位が与えられているため、容量素子C3の保持電位は0となる。つまり、配線ORMに高レベル電位が入力され、配線OSMに低レベル電位が入力されることで、容量素子C3に保持された電荷を放電して、定電流回路CIの初期化を行うことができる。
配線ORMに低レベル電位が入力され、配線OSMに高レベル電位が入力されたとき、トランジスタTr23は非導通状態となり、トランジスタTr22は導通状態となる。このとき、トランジスタTr21の第2端子は、トランジスタTr22を介して、トランジスタTr21のゲートと電気的に接続される。つまり、トランジスタTr21は、ダイオード接続の構成となる。また、経時によって、容量素子C3の第1端子の電位は、トランジスタTr21の第2端子の電位と等しくなる。
この状態で、配線OSMに低レベル電位を入力して、トランジスタTr22を非導通状態にすることによって、容量素子C3に、トランジスタTr21の第2端子と等しい電位が保持される。これにより、トランジスタTr21のゲートには、該電位が保持されているので、トランジスタTr21には該電位に基づいた定電流が流れる。
〔カレントミラー回路CM〕
次に、カレントミラー回路CMの内部の構成例について説明する。
図15に示すオフセット回路713は、図12のオフセット回路711のカレントミラー回路CMの内部の構成の例を示した回路図である。
カレントミラー回路CMは、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれにトランジスタTr5を有し、参照列出力回路CrefにトランジスタTr7を有する。なお、トランジスタTr5、及びトランジスタTr7は、それぞれnチャネル型トランジスタとする。
列出力回路OUT[j]が有するトランジスタTr5の第1端子は、カレントミラー回路CMの端子CT5[j]と、端子CT6[j]と、に電気的に接続されている。列出力回路OUT[j]が有するトランジスタTr5の第2端子は、配線VSSLと電気的に接続されている。列出力回路OUT[j]が有するトランジスタTr5のゲートは、カレントミラー回路CMの端子CT7と、端子CT8と、に電気的に接続されている。
参照列出力回路Crefが有するトランジスタTr7の第1端子は、カレントミラー回路CMの端子CT7と、端子CT8と、に電気的に接続されている。参照列出力回路Crefが有するトランジスタTr7の第2端子は、配線VSSLと電気的に接続されている。参照列出力回路Crefが有するトランジスタTr7のゲートは、カレントミラー回路CMの端子CT7と、端子CT8と、に電気的に接続されている。
この接続構成を適用することで、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr5のゲートに、ノードNCMrefの電位を印加することができ、トランジスタTr7のソース-ドレイン間に流れる電流の量と、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr5のソース-ドレイン間に流れる電流の量と、を等しくすることができる。なお、オフセット回路713のカレントミラー回路CMのトランジスタTr5、トランジスタTr7は、nチャネル型トランジスタであり、かつ、それらのトランジスタは、低レベル電位が印加されている配線VSSLと接続されているので、電流シンクのカレントミラー回路として動作する。
なお、トランジスタTr5、及びトランジスタTr7は、それぞれOSトランジスタであることが好ましい。加えて、トランジスタTr5、及びトランジスタTr7のそれぞれのチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
なお、図15に示すオフセット回路713は、列出力回路OUT[1]、列出力回路OUT[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、定電流回路CIref、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]、出力端子OT[n]、出力端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、トランジスタTr1、トランジスタTr2、トランジスタTr3、トランジスタTr5、トランジスタTr7、容量素子C1、配線OL[1]、配線OL[j]、配線OL[n]、配線OLref、配線ORP、配線OSP、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線IL[1]、配線IL[j]、配線IL[n]、配線ILref、ノードNCMref、配線VDDL、配線VSSLのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
なお、本発明の一態様に係るオフセット回路のカレントミラー回路CMの構成は、図15に示すオフセット回路713に限定されない。状況に応じて、場合によって、又は、必要に応じて、オフセット回路713が有する回路、素子、配線などの構成要素を除去する、オフセット回路713に新たに回路、素子、配線などの構成要素を追加する、又はオフセット回路713の内部の接続構成を変更する、などを行うことができる。例えば、図16に示すオフセット回路716のように、カレントミラー回路CMの構成を変更してもよい。
図16に示すオフセット回路716のカレントミラー回路CMは、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれにトランジスタTr8と、参照列出力回路CrefにトランジスタTr9と、を有する。なお、トランジスタTr8、及びトランジスタTr9は、それぞれpチャネル型トランジスタとする。
列出力回路OUT[j]が有するトランジスタTr8の第1端子は、カレントミラー回路CMの端子CT5[j]と、端子CT6[j]と、に電気的に接続されている。列出力回路OUT[j]が有するトランジスタTr8の第2端子は、配線VDDLと電気的に接続されている。列出力回路OUT[j]が有するトランジスタTr8のゲートは、カレントミラー回路CMの端子CT7と、端子CT8と、に電気的に接続されている。
参照列出力回路Crefが有するトランジスタTr9の第1端子は、カレントミラー回路CMの端子CT7と、端子CT8と、に電気的に接続されている。参照列出力回路Crefが有するトランジスタTr9の第2端子は、配線VDDLと電気的に接続されている。参照列出力回路Crefが有するトランジスタTr9のゲートは、カレントミラー回路CMの端子CT7と、端子CT8と、に電気的に接続されている。
この接続構成を適用することで、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr8のゲートに、ノードNCMrefの電位を印加することができ、トランジスタTr9のソース-ドレイン間に流れる電流の量と、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr8のソース-ドレイン間に流れる電流の量と、を等しくすることができる。なお、オフセット回路713のカレントミラー回路CMのトランジスタTr8、トランジスタTr9は、pチャネル型トランジスタであり、かつ、それらのトランジスタは、高レベル電位が印加されている配線VDDLと接続されているので、電流ソースのカレントミラー回路として動作する。
なお、図16に示すオフセット回路716は、列出力回路OUT[1]、列出力回路OUT[j]、列出力回路OUT[n]、参照列出力回路Cref、定電流回路CI、定電流回路CIref、カレントミラー回路CM、出力端子OT[1]、出力端子OT[j]、出力端子OT[n]、出力端子OTref、端子CT1、端子CT2、端子CT3、端子CT4、端子CT5[1]、端子CT5[j]、端子CT5[n]、端子CT6[1]、端子CT6[j]、端子CT6[n]、端子CT7、端子CT8、トランジスタTr1、トランジスタTr2、トランジスタTr3、トランジスタTr8、トランジスタTr9、容量素子C1、配線OL[1]、配線OL[j]、配線OL[n]、配線OLref、配線ORP、配線OSP、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線IL[1]、配線IL[j]、配線IL[n]、配線ILref、ノードNCMref、配線VDDL、配線VSSLのみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
<<メモリセルアレイ720>>
次に、メモリセルアレイ720に適用できる回路構成の例について説明する。図17に、メモリセルアレイ720の一例として、メモリセルアレイ721を示す。
メモリセルアレイ721は、メモリセルAMと、メモリセルAMrefと、を有する。メモリセルアレイ721が有する全てのメモリセルAMのそれぞれは、トランジスタTr11と、トランジスタTr12と、容量素子C2と、を有する。メモリセルAMref[1]乃至メモリセルAMref[m]のそれぞれは、トランジスタTr11と、トランジスタTr12と、容量素子C2と、を有する。
メモリセルアレイ721の接続構成について、メモリセルAM[i,j]に着目して説明する。トランジスタTr11の第1端子は、トランジスタTr12のゲートと、容量素子C2の第1端子と、に電気的に接続され、トランジスタTr11の第2端子は、配線WD[j]と電気的に接続され、トランジスタTr11のゲートは、配線WW[i]と電気的に接続されている。トランジスタTr12の第1端子は、配線B[j]と電気的に接続され、トランジスタTr12の第2端子は、配線VRと電気的に接続される。容量素子C2の第2端子は、配線RW[i]と電気的に接続されている。
メモリセルAM[i,j]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量素子C2の第1端子と、の接続箇所をノードN[i,j]とする。本実施の形態において、ノードN[i,j]には、第1アナログデータに応じた電位を保持する。
次に、メモリセルAMref[i]に着目して説明する。トランジスタTr11の第1端子は、トランジスタTr12のゲートと、容量素子C2の第1端子と、に電気的に接続され、トランジスタTr11の第2端子は、配線WDrefと電気的に接続され、トランジスタTr11のゲートは、配線WW[i]と電気的に接続されている。トランジスタTr12の第1端子は、配線Brefと電気的に接続され、トランジスタTr12の第2端子は、配線VRと電気的に接続される。容量素子C2の第2端子は、配線RW[i]と電気的に接続されている。
メモリセルAMref[i]において、トランジスタTr11の第1端子と、トランジスタTr12のゲートと、容量素子C2の第1端子と、の接続箇所をノードNref[i]とする。
なお、トランジスタTr11、及びトランジスタTr12は、それぞれOSトランジスタであることが好ましい。加えて、トランジスタTr11、及びトランジスタTr12のそれぞれのチャネル形成領域は、インジウム、元素M(元素Mはアルミニウム、ガリウム、イットリウム、又はスズ)、亜鉛の少なくとも一を含む酸化物であることがより好ましい。
トランジスタTr11、及びトランジスタTr12として、OSトランジスタを用いることにより、トランジスタTr11、及びトランジスタTr12のそれぞれのリーク電流を抑えることができるため、精度の高い積和演算回路を実現できる場合がある。また、トランジスタTr11として、OSトランジスタを用いることにより、トランジスタTr11が非導通状態における、保持ノードから書き込みワード線へのリーク電流を非常に小さくすることができる。つまり、保持ノードの電位のリフレッシュ動作を少なくすることができるため、積和演算回路を有する半導体装置の消費電力を低減することができる。
更に、上述したトランジスタTr1乃至トランジスタTr7、トランジスタTr11、トランジスタTr12、トランジスタTr22、及びトランジスタTr23の全てにOSトランジスタを適用することによって、積和演算回路を有する半導体装置の作製工程を短縮することができる。つまり、該半導体装置の生産時間を少なくすることができるため、一定時間当たりの生産数を増加することができる。
なお、トランジスタTr1、トランジスタTr4乃至トランジスタTr9、トランジスタTr12、及びトランジスタTr21は、特に断りのない場合は、飽和領域で動作するものとする。すなわち、トランジスタTr1、トランジスタTr4乃至トランジスタTr9、トランジスタTr12、及びトランジスタTr21のゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされているものとする。なお、トランジスタTr1、トランジスタTr4乃至トランジスタTr9、トランジスタTr12、及びトランジスタTr21の動作が、理想的な飽和領域での動作からずれていても、出力データの精度が所望の範囲内で得られる場合であれば、トランジスタTr1、トランジスタTr4乃至トランジスタTr9、トランジスタTr12、及びトランジスタTr21のゲート電圧、ソース電圧、及びドレイン電圧は、適切にバイアスされているものとみなす。
なお、図17に示すメモリセルアレイ721は、メモリセルAM[1,1]、メモリセルAM[i,1]、メモリセルAM[m,1]、メモリセルAM[1,j]、メモリセルAM[i,j]、メモリセルAM[m,j]、メモリセルAM[1,n]、メモリセルAM[i,n]、メモリセルAM[m,n]、メモリセルAMref[1]、メモリセルAMref[i]、メモリセルAMref[m]、配線RW[1]、配線RW[i]、配線RW[m]、配線WW[1]、配線WW[i]、配線WW[m]、配線WD[1]、配線WD[j]、配線WD[n]、配線WDref、配線B[1]、配線B[j]、配線B[n]、配線Bref、配線VR、出力端子SPT[1]、出力端子SPT[j]、出力端子SPT[n]、ノードN[1,1]、ノードN[i,1]、ノードN[m,1]、ノードN[1,j]、ノードN[i,j]、ノードN[m,j]、ノードN[1,n]、ノードN[i,n]、ノードN[m,n]、ノードNref[1]、ノードNref[i]、ノードNref[m]、トランジスタTr11、トランジスタTr12、容量素子C2のみ図示しており、それ以外の回路、配線、素子、及びそれらの符号については省略している。
また、本実施の形態の積和演算回路は、場合によって、状況に応じて、又は、必要に応じて、上述した構成例を互いに組み合わせた構成としてもよい。
<動作例1>
ここでは、積和演算回路700の動作の一例について説明する。なお、本動作例で説明する積和演算回路700は、オフセット回路710として、図18に示すオフセット回路751を適用し、かつ積和演算回路700のメモリセルアレイ720として、図19に示すメモリセルアレイ760を適用した構成とする。
図18に示すオフセット回路751は、図14のオフセット回路715の定電流回路CIと、図16のオフセット回路716が有するカレントミラー回路CMと、を適用させた回路構成となっている。なお、本動作例の説明として、図18は、列出力回路OUT[j]、列出力回路OUT[j+1]、及び参照列出力回路Crefを図示している。
なお、図18には、列出力回路OUT[j]において、定電流回路CIの端子CT2からカレントミラー回路CMの端子CT5[j]に流れる電流をIC[j]と記載し、列出力回路OUT[j+1]において、定電流回路CIの端子CT2からカレントミラー回路CMの端子CT5[j+1]に流れる電流をIC[j+1]と記載する。また、カレントミラー回路CMにおいて、列出力回路OUT[j]のトランジスタTr8の第1端子から配線IL[j]に流れる電流と、列出力回路OUT[j+1]のトランジスタTr8の第1端子から配線IL[j+1]に流れる電流と、参照列出力回路CrefのトランジスタTr9の第1端子から配線ILrefに流れる電流と、をICMrefと記載する。つまり、端子CT6[j]には、IC[j]+ICMrefの電流が出力され、端子CT6[j+1]には、IC[j+1]+ICMrefの電流が出力される。更に、列出力回路OUT[j]の配線OL[j]からトランジスタTr1の第1端子又はトランジスタTr2の第1端子に流れる電流をICP[j]と記載し、列出力回路OUT[j+1]の配線OL[j+1]からトランジスタTr1の第1端子又はトランジスタTr2の第1端子に流れる電流をICP[j+1]と記載する。そして、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に出力する電流をIB[j]と記載し、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に出力する電流をIB[j+1]と記載し、参照列出力回路Crefの出力端子OTrefから配線Brefに出力する電流をIBrefと記載する。
図19に示すメモリセルアレイ760は、図17に示すメモリセルアレイ721と同様の構成であり、本動作例の説明として、図19は、メモリセルAM[i,j]、メモリセルAM[i+1,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]を図示している。
なお、図19には、配線B[j]から入力される電流をIB[j]と記載し、配線B[j+1]から入力される電流をIB[j+1]と記載し、配線Brefから入力される電流をIBrefと記載する。また、配線B[j]に電気的に接続されている出力端子SPT[j]から出力される電流をΔIB[j]と記載し、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される電流をΔIB[j+1]と記載する。
図20乃至図22に、積和演算回路700の動作例のタイミングチャートを示す。図20のタイミングチャートは、時刻T01乃至時刻T05における、配線WW[i]、配線WW[i+1]、配線WD[j]、配線WD[j+1]、配線WDref、ノードN[i,j]、ノードN[i,j+1]、ノードN[i+1,j]、ノードN[i+1,j+1]、ノードNref[i]、ノードNref[i+1]、配線RW[i]、及び配線RW[i+1]の電位の変動を示し、電流ΣI[i,j]、電流ΣI[i,j+1]、及び電流IBrefの大きさの変動を示している。なお、電流ΣI[i,j]は、メモリセルAM[i,j]のトランジスタTr12に流れる電流をiについて和をとった値であり、電流ΣI[i,j+1]は、メモリセルAM[i,j+1]のトランジスタTr12に流れる電流をiについて和をとった値である。また、図20のタイミングチャートにおいて、配線ORP、配線OSP、配線ORM、及び配線OSMの電位は、常に低レベル電位である(図示しない。)。
図21のタイミングチャートは、図20のタイミングチャートの時刻T05より先の時刻の動作を示しており、時刻T11まで記載している。図21のタイミングチャートは、時刻T06乃至時刻T11における配線ORP、配線OSP、配線ORM、及び配線OSMの電位の変動を示している。なお、時刻T06乃至時刻T11において、配線WW[i]、配線WW[i+1]、配線WD[j]、配線WD[j+1]、配線WDref、ノードN[i,j]、ノードN[i,j+1]、ノードN[i+1,j]、ノードN[i+1,j+1]、ノードNref[i]、ノードNref[i+1]、配線RW[i]、及び配線RW[i+1]の電位の変動はなく、また、電流ΣI[i,j]、電流ΣI[i,j+1]、及び電流IBrefの大きさの変動はないので、図21では省略している。
図22のタイミングチャートは、図21のタイミングチャートの時刻T12より先の時刻の動作を示しており、時刻T17まで記載している。図20のタイミングチャートは、時刻T12乃至時刻T17におけるノードN[i,j]、ノードN[i,j+1]、ノードN[i+1,j]、ノードN[i+1,j+1]、ノードNref[i]、ノードNref[i+1]、配線RW[i]、及び配線RW[i+1]の電位の変動を示し、電流ΣI[i,j]、電流ΣI[i,j+1]、及び電流IBrefの大きさの変動を示している。なお、配線WW[i]、配線WW[i+1]、配線ORP、配線OSP、配線ORM、及び配線OSMのそれぞれの電位は、低レベル電位のまま変動せず、配線WD[j]、配線WD[j+1]、配線WDrefのそれぞれの電位は、接地電位のまま変動しないため、図22のタイミングチャートでは、配線WW[i]、配線WW[i+1]、配線WD[j]、配線WD[j+1]、配線WDref、配線ORP、配線OSP、配線ORM、及び配線OSMの電位の変動の記載を省略している。また、図22のタイミングチャートは、後述するΔIB[j]、ΔIB[j+1]の電流の大きさの変動も記載している。
<<時刻T01から時刻T02まで>>
時刻T01から時刻T02までの間において、配線WW[i]に高レベル電位(図20ではHighと表記している。)が印加され、配線WW[i+1]に低レベル電位(図20ではLowと表記している。)が印加されている。加えて、配線WD[j]には接地電位(図20ではGNDと表記している。)よりもVPR-VX[i,j]大きい電位が印加され、配線WD[j+1]には接地電位よりもVPR-VX[i,j+1]大きい電位が印加され、配線WDrefには接地電位よりもVPR大きい電位が印加されている。更に、配線RW[i]、及び配線RW[i+1]にはそれぞれ基準電位(図20ではREFPと表記している。)が印加されている。
なお、電位VX[i,j]、及び電位VX[i,j+1]は、第1アナログデータに対応する電位である。また、電位VPRは、参照アナログデータに対応する電位である。
このとき、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11のゲートに高レベル電位が印加されるため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11は、導通状態となる。そのため、メモリセルAM[i,j]において、配線WD[j]とノードN[i,j]とが電気的に接続されるため、ノードN[i,j]の電位は、VPR-VX[i,j]となる。同様に、メモリセルAM[i,j+1]において、配線WD[j+1]とノードN[i,j+1]とが電気的に接続されるため、ノードN[i,j+1]の電位は、VPR-VX[i,j+1]となり、メモリセルAMref[i]において、配線WDrefとノードNref[i]とが電気的に接続されるため、ノードNref[i]の電位は、VPRとなる。
ここで、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12の第1端子から第2端子に流れる電流を考える。配線B[j]からメモリセルAM[i,j]のトランジスタTr12の第1端子を介して第2端子に流れる電流I0[i,j]は、次の式で表すことができる。
kは、トランジスタTr12のチャネル長、チャネル幅、移動度、及びゲート絶縁膜の容量などで決まる定数である。また、Vthは、トランジスタTr12のしきい値電圧である。
このとき、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流は、I0[i,j]となる。
同様に、配線B[j+1]からメモリセルAM[i,j+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流I0[i,j+1]は、次の式で表すことができる。
このとき、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に流れる電流は、I0[i,j+1]となる。
更に、配線BrefからメモリセルAMref[i]のトランジスタTr12の第1端子を介して第2端子に流れる電流Iref0[i]は、次の式で表すことができる。
このとき、参照列出力回路Crefの出力端子OTrefから配線Brefに流れる電流は、Iref0[i]となる。
なお、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11のゲートに低レベル電位が印加されるため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、非導通状態となる。このため、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]への電位の保持は行われない。
<<時刻T02から時刻T03まで>>
時刻T02から時刻T03までの間において、配線WW[i]に低レベル電位が印加される。このとき、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11のゲートに低レベル電位が印加されるため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11は非導通状態となる。
また、配線WW[i+1]には、時刻T02以前から引き続き、低レベル電位が印加されている。このため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、時刻T02以前から非導通状態となっている。
上述のとおり、メモリセルAM[i,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は非導通状態となっているため、時刻T02から時刻T03までの間では、ノードN[i,j]、ノードN[i,j+1]、ノードN[i+1,j]、ノードN[i+1,j+1]、ノードNref[i]、及びノードNref[i+1]のそれぞれの電位が保持される。
特に、積和演算回路700の回路構成の説明で述べたとおり、メモリセルAM[i,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11にOSトランジスタを適用することによって、トランジスタTr11のソース-ドレイン間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
時刻T02から時刻T03までの間において、配線WD[j]、配線WD[j+1]、及び配線WDrefには接地電位が印加されている。メモリセルAM[i,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、非導通状態となっているため、配線WD[j]、配線WD[j+1]、及び配線WDrefからの電位の印加によって、メモリセルAM[i,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれのノードに保持されている電位が書き換えられることは無い。
<<時刻T03から時刻T04まで>>
時刻T03から時刻T04までの間において、配線WW[i]に低レベル電位が印加され、配線WW[i+1]に高レベル電位が印加されている。加えて、配線WD[j]には接地電位よりもVPR-VX[i+1,j]大きい電位が印加され、配線WD[j+1]には接地電位よりもVPR-VX[i+1,j+1]大きい電位が印加され、配線WDrefには接地電位よりもVPR大きい電位が印加されている。更に、時刻T02から引き続き、配線RW[i]、及び配線RW[i+1]には、それぞれ基準電位が印加されている。
なお、電位VX[i+1,j]、及び電位VX[i+1,j+1]は、第1アナログデータに対応する電位である。
このとき、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11のゲートに高レベル電位が印加されるため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、導通状態となる。そのため、メモリセルAM[i+1,j]において、配線WD[j]とノードN[i+1,j]とが電気的に接続されるため、ノードN[i+1,j]の電位は、VPR-VX[i+1,j]となる。同様に、メモリセルAM[i+1,j+1]において、配線WD[j+1]とノードN[i+1,j+1]とが電気的に接続されるため、ノードN[i+1,j+1]の電位は、VPR-VX[i+1,j+1]となり、メモリセルAMref[i+1]において、配線WDrefとノードNref[i+1]とが電気的に接続されるため、ノードNref[i+1]の電位は、VPRとなる。
ここで、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12の第1端子から第2端子に流れる電流を考える。配線B[j]からメモリセルAM[i+1,j]のトランジスタTr12の第1端子を介して第2端子に流れる電流I0[i+1,j]は、次の式で表すことができる。
このとき、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流は、I0[i,j]+I0[i+1,j]となる。
同様に、配線B[j+1]からメモリセルAM[i+1,j+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流I0[i+1,j+1]は、次の式で表すことができる。
このとき、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に流れる電流は、I0[i,j+1]+I0[i+1,j+1]となる。
更に、配線BrefからメモリセルAMref[i+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流Iref0[i+1]は、次の式で表すことができる。
このとき、参照列出力回路Crefの出力端子OTrefから配線Brefに流れる電流は、Iref0[i]+Iref0[i+1]となる。
<<時刻T04から時刻T05まで>>
時刻T04から時刻T05までの間において、時刻T01から時刻T02までの間の動作、又は時刻T03から時刻T04までの間の動作と同様に、残りのメモリセルAMに第1アナログデータに対応する電位が書き込まれ、残りのメモリセルAMrefに電位VPRが書き込まれるものとする。したがって、全てのメモリセルAMのそれぞれのトランジスタTr12に流れる電流の総和は、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流となり、ΣI0[i,j](このΣはiについて和をとっている。)となる。
ここで、参照列出力回路Crefについて着目する。参照列出力回路Crefの配線OLrefは、出力端子OTrefを介して、配線Brefと電気的に接続されているため、配線Brefに流れる電流は、配線OLrefに流れる電流となる。配線Brefには、メモリセルAMref[1]乃至メモリセルAMref[m]のそれぞれのトランジスタTr12に流れる電流を足し合わせた電流が流れる。つまり、配線Brefには、IBref=ΣIref0[i](このΣはiについて和をとっている。)の電流が流れるため、該電流は、配線OLrefにも流れる。該電流は、カレントミラー回路CMにおいて、ノードNCMrefの電位に応じて、トランジスタTr9の第1端子からノードNCMrefの方向に出力される。
ところで、図18において、配線ILrefに流れる電流をICMrefと記載しているが、本明細書では、時刻T09より前の時刻において、配線ILrefに流れる電流をICMref0と記載する。
したがって、配線ILrefに流れる電流ICMref0は、次の式のように示すことができる。
なお、カレントミラー回路CMは、トランジスタTr9のゲートの電位(ノードNCMrefの電位)を参照しているため、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれの配線IL[1]乃至配線IL[n]に、同じ電流ICMref0が流れる。
<<時刻T06から時刻T07まで>>
時刻T06から時刻T11までの間については、図21を用いて説明する。時刻T06から時刻T07までの間において、配線ORPを高レベル電位とし、配線ORMを高レベル電位とする。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr3のゲートに高レベル電位が印加されるため、トランジスタTr3は導通状態となる。そのため、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれの容量素子C1の第1端子に低レベル電位が印加され、容量素子C1の電位が初期化される。また、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr23のゲートに高レベル電位が印加されるため、トランジスタTr23は導通状態となる。そのため、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれの容量素子C3の第1端子に高レベル電位が印加され、容量素子C3の電位が初期化される。なお、時刻T06の時点において、配線OSPには低レベル電位が印加されて、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr2を非導通状態とし、配線OSMには低レベル電位が印加されて、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr22を非導通状態としている。
<<時刻T07から時刻T08まで>>
時刻T07から時刻T08までの間において、配線ORP及び配線ORMを低レベル電位とする。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr3のゲートに低レベル電位が印加されるため、トランジスタTr3は非導通状態となる。また、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr23のゲートに低レベル電位が印加されるため、トランジスタTr23は非導通状態となる。
<<時刻T08から時刻T09まで>>
時刻T08から時刻T09までの間において、配線OSPを高レベル電位とする。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr2のゲートに高レベル電位が印加されるため、トランジスタTr2は導通状態となる。ところで、列出力回路OUT[j]から出力される電流IB[j]は、ΣI0[i,j](このΣはiについて和をとっている。)となる。ここで、電流IB[j]よりも電流ICMref0が大きいとき、トランジスタTr2の第1端子から、トランジスタTr2の第2端子を経由して、容量素子C1の第1端子に電流が流れ、容量素子C1によって正の電位が保持される。これにより、トランジスタTr1のゲートの電位が保持されるため、トランジスタTr1のソース-ドレイン間に、トランジスタTr1のゲートの電位に応じた電流が流れる。
なお、時刻T09の時点において、配線OSPには低レベル電位を印加して、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr2を非導通状態としている。このとき、トランジスタTr1のゲートの電位は、容量素子C1に保持されているため、時刻T09以降もトランジスタTr1のソース-ドレイン間に同じ大きさの電流が流れ続ける。
<<時刻T10から時刻T11まで>>
時刻T10から時刻T11までの間において、配線OSMを高レベル電位とする。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr22のゲートに高レベル電位が印加されるため、トランジスタTr22は導通状態となる。ところで、列出力回路OUT[j]から出力される電流IB[j]は、ΣI0[i,j](このΣはiについて和をとっている。)となる。ここで、電流IB[j]よりも電流ICMref0が小さいとき、容量素子C3の第1端子から、トランジスタTr22の第2端子を経由して、トランジスタTr22の第1端子に電流が流れ、容量素子C3によって電位が保持される。これにより、トランジスタTr21のゲートの電位が保持されるため、トランジスタTr21のソース-ドレイン間に、トランジスタTr21のゲートの電位に応じた電流が流れる。
なお、時刻T11の時点において、配線OSMには低レベル電位を印加して、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr22を非導通状態としている。このとき、トランジスタTr21のゲートの電位は、容量素子C3によって保持されているため、時刻T11以降もトランジスタTr21のソース-ドレイン間に同じ大きさの電流が流れ続ける。
なお、図21のタイミングチャートでは、トランジスタTr2の導通状態、又は非導通状態の切り替え動作(時刻T08から時刻T09までの間の動作)は、トランジスタTr22を導通状態、又は非導通状態の切り替え動作(時刻T10から時刻T11までの間の動作)の前に行っていたが、オフセット回路751の動作の順序はこれに限定されない。例えば、トランジスタTr22を導通状態、又は非導通状態の切り替え動作(時刻T10から時刻T11までの間の動作)を先に行い、後に、トランジスタTr2の導通状態、又は非導通状態の切り替え動作(時刻T08から時刻T09までの間の動作)を行ってもよい。
ここで、時刻T06以降から時刻T12(図22に記載)までにおける、列出力回路OUT[j]に着目する。列出力回路OUT[j]において、トランジスタTr1のソース-ドレイン間に流れる電流をICP[j]とし、定電流回路CIのトランジスタTr21のソース-ドレイン間に流れる電流をIC[j]とする(端子CT2から端子CT5[j]に流れる電流)。また、トランジスタTr8のソース-ドレイン間に流れる電流は、カレントミラー回路CMによってICMref0となる。時刻T1から時刻T12までの間では出力端子SPT[j]から電流を出力しないものとした場合、列出力回路OUT[j]と電気的に接続されている配線B[j]には、メモリセルAM[1,j]乃至メモリセルAM[n,j]のそれぞれのトランジスタTr12に流れる電流を足し合わせた電流が流れる。つまり、時刻T06から時刻T12までの間では、列出力回路OUT[j]において、入力される電流ICMref0と出力されるΣI0[i,j]と、に過不足が生じたとき、トランジスタTr21の第2端子から流れる電流IC[j]が配線OL[j]に供給され、又は、配線OL[j]から流れる電流ICP[j]がトランジスタTr1の第1端子に流れる、動作が行われる。したがって、上記より次の式が成り立つ。
<<時刻T12から時刻T13まで>>
時刻T12以降は、図22を用いて説明する。時刻T12から時刻T13までの間において、配線RW[i]に基準電位(図22ではREFPと表記している。)よりもVW[i]高い電位が印加される。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW[i]が印加されるため、トランジスタTr12のゲートの電位が上昇する。
なお、電位VW[i]は、第2アナログデータに対応する電位である。
なお、トランジスタTr12のゲートの電位の増加分は、配線RW[i]の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子C2の容量、トランジスタTr2のゲート容量、及び寄生容量によって算出される。本動作例では、説明の煩雑さを避けるため、配線RW[i]の電位の増加分もトランジスタTr12のゲートの電位の増加分も同じ値として説明する。これは、メモリセルAM、及びメモリセルAMrefにおけるそれぞれの容量結合係数を1としていることに相当する。
容量結合係数を1としているため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW[i]が印加されることによって、ノードN[i,j]、ノードN[i,j+1]、及びノードNref[i]の電位は、それぞれVW[i]上昇する。
ここで、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12の第1端子から第2端子に流れる電流を考える。配線B[j]からメモリセルAM[i,j]のトランジスタTr12の第1端子を介して第2端子に流れる電流I[i,j]は、次の式で表すことができる。
つまり、配線RW[i]に電位VW[i]を印加することによって、配線B[j]からメモリセルAM[i,j]のトランジスタTr12の第1端子を介して第2端子に流れる電流は、I[i,j]-I0[i,j](図22では、ΔI[i,j]と表記する。)増加する。
同様に、配線B[j+1]からメモリセルAM[i,j+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流I[i,j+1]は、次の式で表すことができる。
つまり、配線RW[i]に電位VW[i]を印加することによって、配線B[j+1]からメモリセルAM[i,j+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流は、I[i,j+1]-I0[i,j+1](図22では、ΔI[i,j+1]と表記する。)増加する。
更に、配線BrefからメモリセルAMref[i]のトランジスタTr12の第1端子を介して第2端子に流れる電流Iref[i]は、次の式で表すことができる。
つまり、配線RW[i]に電位VW[i]を印加することによって、配線BrefからメモリセルAMref[i]のトランジスタTr12の第1端子を介して第2端子に流れる電流は、Iref[i]-Iref0[i](図22では、ΔIref[i]と表記する。)増加する。
ここで、参照列出力回路Crefについて着目する。配線Brefには、メモリセルAMref[1]乃至メモリセルAMref[m]のそれぞれのトランジスタTr12に流れる電流を足し合わせた電流が流れる。配線OLrefは、出力端子OTrefを介して、配線Brefと電気的に繋がっているため、配線OLrefにはIBref=ΣIref[i]の電流が流れる。該電流は、カレントミラー回路CMにおいて、ノードNCMrefの電位に応じて、トランジスタTr9の第1端子からノードNCMrefの方向に出力される。
したがって、配線ILrefからカレントミラー回路CMの端子CT8に流れる電流ICMrefは、次の式のように示すことができる。
ここで、配線B[j]から出力される電流ΔIB[j]について考える。時刻T11から時刻T12までの間では、数式(E8)を満たすため、配線B[j]に電気的に接続されている端子SPT[j]から電流ΔIB[j]は出力されない。
時刻T12乃至時刻T13の間においては、配線RW[i]に基準電位よりもVW[i]高い電位が印加されて、メモリセルAM[i,j]のトランジスタTr12に流れるソース-ドレイン間電流が変化するため、配線B[j]に電気的に接続されている出力端子SPT[j]から電流ΔIB[j]が出力される。具体的には、列出力回路OUT[j]では、定電流回路CIの端子CT2から電流IC[j]が出力され、トランジスタTr8のソース-ドレイン間に電流ICMが流れ、トランジスタTr1のソース-ドレイン間に電流ICP[j]が流れるため、電流ΔIB[j]は、メモリセルAM[i,j]のトランジスタTr12に流れるソース-ドレイン電流をiについて足し合わせたΣI[i,j]を用いて、次の式で表すことができる。
数式(E13)に、数式(E1)、数式(E3)、数式(E7)乃至数式(E9)、数式(E11)、数式(E12)を用いることで、次の式が得られる。
つまり、数式(E14)より、電流ΔIB[j]は、複数の第1アナログデータである電位VX[i,j]と、複数の第2アナログデータである電位VW[i]と、の積の和に応じた値となる。すなわち、電流ΔIB[j]を計測することによって、第1アナログデータと第2アナログデータとの積和値を求めることができる。
時刻T12から時刻T13までにおいて、配線RW[i]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位にしたとき、VW[g]=0(ここでのgは1以上m以下であり、かつiではない整数である。)となるので、数式(E14)より、ΔIB[j]=2kVX[i,j]VW[i]が出力される。つまり、メモリセルAM[i,j]に格納された第1アナログデータと、配線RW[i]に印加された選択信号に相当する第2アナログデータと、の積に対応したデータが、配線B[j]に電気的に接続されている出力端子SPT[j]から出力される。
また、同様に、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される差分電流は、ΔIB[j+1]=2kVX[i,j+1]VW[i]となり、メモリセルAM[i,j+1]に格納された第1アナログデータと、配線RW[i]に印加された選択信号に相当する第2アナログデータと、の積に対応したデータが、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される。
<<時刻T13から時刻T14まで>>
時刻T13から時刻T14までの間において、配線RW[i]には接地電位が印加されている。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i,1]乃至ノードN[i,n]、及びノードNref[i]の電位は、それぞれ時刻T11から時刻T12までの間の電位に戻る。
<<時刻T14から時刻T15まで>>
時刻T14から時刻T15までの間において、配線RW[i+1]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位とし、配線RW[i+1]に基準電位よりもVW[i+1]高い電位を印加するものとする。このとき、時刻T12から時刻T13までの動作と同様に、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位VW[i+1]が印加されるため、トランジスタTr12のゲートの電位が上昇する。
なお、電位VW[i+1]は、第2アナログデータに対応する電位である。
なお、先述のとおり、メモリセルAM、及びメモリセルAMrefにおけるそれぞれの容量結合係数を1としているため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位VW[i+1]が印加されることによって、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]の電位は、それぞれVW[i+1]上昇する。
ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]の電位がそれぞれVW[i+1]上昇することにより、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12に流れる電流の量が増加する。メモリセルAM[i+1,j]のトランジスタTr12に流れる電流をI[i+1,j]としたとき、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流は、I[i+1,j]-I0[i+1,j](図22では、ΔI[i+1,j]と表記する。)増加することになる。同様に、メモリセルAM[i+1,j+1]のトランジスタTr12に流れる電流をI[i+1,j+1]としたとき、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に流れる電流は、I[i+1,j+1]-I0[i+1,j+1](図22では、ΔI[i+1,j+1]と表記する。)増加することになる。更に、メモリセルAMref[i+1]のトランジスタTr12に流れる電流をIref[i+1]としたとき、参照列出力回路Crefの出力端子OTrefから配線Bref[j+1]に流れる電流は、Iref[i+1]-Iref0[i+1](図22では、ΔIref[i+1]と表記する。)増加することになる。
時刻T14から時刻T15までの動作は、時刻T12から時刻T13までの動作と同様に考えることができるので、時刻T14から時刻T15までの動作に対して、数式(E14)を用いると、配線B[j]から出力される差分電流は、ΔIB[j]=2kVX[i+1,j]VW[i+1]となる。つまり、メモリセルAM[i+1,j]に格納された第1アナログデータと、配線RW[i+1]に印加された選択信号に相当する第2アナログデータと、の積に対応したデータが、配線B[j]に電気的に接続されている出力端子SPT[j]から出力される。
また、同様に、配線B[j+1]から出力される差分電流は、ΔIB[j+1]=2kVX[i+1,j+1]VW[i+1]となり、メモリセルAM[i+1,j+1]に格納された第1アナログデータと、配線RW[i+1]に印加された選択信号に相当する第2アナログデータと、の積に対応したデータが、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される。
<<時刻T15から時刻T16まで>>
時刻T15から時刻T16までにおいて、配線RW[i+1]には接地電位を印加している。このとき、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i+1,1]乃至ノードN[i+1,n]、及びノードNref[i+1]の電位は、それぞれ時刻T13から時刻T14までの間の電位に戻る。
<<時刻T16から時刻T17まで>>
時刻T16から時刻T17までにおいて、配線RW[i]、及び配線RW[i+1]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位とし、配線RW[i]に基準電位よりもVW2[i]高い電位を印加し、配線RW[i+1]に基準電位よりもVW2[i+1]低い電位を印加するものとする。このとき、時刻T12から時刻T13までの動作と同様に、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW2[i]が印加されるため、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12のゲートの電位が上昇する。同時に、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位-VW2[i+1]が印加されるため、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12のゲートの電位が下降する。
なお、電位VW2[i]、及び電位VW2[i+1]は、第2アナログデータに対応する電位である。
なお、メモリセルAM、及びメモリセルAMrefにおけるそれぞれの容量結合係数を1としているため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW2[i]が印加されることによって、ノードN[i,j]、ノードN[i,j+1]、及びノードNref[i]の電位は、それぞれVW2[i]上昇する。また、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位-VW2[i+1]が印加されることによって、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]の電位は、それぞれVW2[i+1]下降する。
ノードN[i,j]、ノードN[i,j+1]、及びノードNref[i]の電位がそれぞれVW2[i]上昇することにより、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12に流れる電流の量が増加する。ここで、メモリセルAM[i,j]のトランジスタTr12に流れる電流をI[i,j]とし、メモリセルAM[i,j+1]のトランジスタTr12に流れる電流をI[i,j+1]とし、メモリセルAMref[i]のトランジスタTr12に流れる電流をIref[i]とする。
また、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]の電位がそれぞれVW2[i+1]下降することにより、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12に流れる電流の量が減少する。ここで、メモリセルAM[i+1,j]のトランジスタTr12に流れる電流をI2[i,j]とし、メモリセルAM[i+1,j+1]のトランジスタTr12に流れる電流をI2[i,j+1]とし、メモリセルAMref[i+1]のトランジスタTr12に流れる電流をI2ref[i+1]とする。
このとき、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流は、(I2[i,j]-I0[i,j])+(I2[i+1,j]-I0[i+1,j])(図22では、ΔI[j]と表記する。)増加することになる。また、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に流れる電流は、(I2[i,j+1]-I0[i,j+1])+(I2[i+1,j+1]-I0[i+1,j+1])(図22では、ΔI[j+1]と表記し、ΔI[j+1]は負の電流であるとする。)増加することになる。そして、参照列出力回路Crefの出力端子OTrefから配線Brefに流れる電流は、(I2ref[i,j]-Iref0[i,j])+(I2ref[i+1,j]-Iref0[i+1,j])(図22では、ΔIBrefと表記する。)増加することになる。
時刻T16から時刻T17までの間の動作は、時刻T12から時刻T13までの動作と同様に考えることができるので、時刻T16から時刻T17までの動作に対して、数式(E14)を用いると、配線B[j]から出力される差分電流は、ΔIB[j]=2k{VX[i,j]VW2[i]-VX[i+1,j]VW2[i+1]}となる。つまり、メモリセルAM[i,j]及びメモリセルAM[i+1,j]に格納されたそれぞれの第1アナログデータと、配線RW[i]及び配線RW[i+1]に印加された選択信号に相当するそれぞれの第2アナログデータと、の各々の積の足し合わせに対応したデータが、配線B[j]に電気的に接続されている出力端子SPT[j]から出力される。
また、同様に、配線B[j+1]から出力される差分電流は、ΔIB[j+1]=2k{VX[i,j+1]VW2[i]-VX[i+1,j+1]VW2[i+1]}となり、メモリセルAM[i,j+1]及びメモリセルAM[i+1,j+1]に格納されたそれぞれの第1アナログデータと、配線RW[i]及び配線RW[i+1]に印加された選択信号に相当するそれぞれの第2アナログデータと、の積に対応したデータが、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される。
<<時刻T17以降>>
時刻T17以降において、配線RW[i]、配線RW[i+1]には接地電位を印加している。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i,1]乃至ノードN[i,n]、ノードN[i+1,1]乃至ノードN[i+1,n]、ノードNref[i]、及びノードNref[i+1]の電位は、それぞれ時刻T15から時刻T16までの間の電位に戻る。
<動作例2>
また、動作例1とは別の動作例について説明する。なお、本動作例で説明する積和演算回路700は、オフセット回路710として、図23に示すオフセット回路750を適用し、かつ積和演算回路700のメモリセルアレイ720として、図17に示すメモリセルアレイ760を適用した構成とする。
図23に示すオフセット回路750は、図13のオフセット回路712の定電流回路CI及び定電流回路CIrefと、図15のオフセット回路713が有するカレントミラー回路CMと、を適用させた回路構成となっている。図23に示す構成を適用することによって、オフセット回路750を、全て同一の極性のトランジスタによって構成することができる。なお、本動作例の説明として、図23は、列出力回路OUT[j]、列出力回路OUT[j+1]、及び参照列出力回路Crefを図示している。
なお、図23には、列出力回路OUT[j]の定電流回路CIが有するトランジスタTr4の第1端子から第2端子に流れる電流をIC[j]と記載し、列出力回路OUT[j+1]の定電流回路CIが有するトランジスタTr4の第1端子から第2端子に流れる電流をIC[j+1]と記載し、参照列出力回路Crefの定電流回路CIrefが有するトランジスタTr6の第1端子から第2端子に流れる電流をICrefと記載する。また、カレントミラー回路CMにおいて、列出力回路OUT[j]の配線IL[j]を介してトランジスタTr5の第1端子に流れる電流と、列出力回路OUT[j+1]の配線IL[j+1]を介してトランジスタTr5の第1端子に流れる電流と、参照列出力回路Crefの配線ILrefを介してトランジスタTr7に流れる電流と、をICMと記載する。更に、列出力回路OUT[j]の配線OL[j]からトランジスタTr1の第1端子又はトランジスタTr2の第1端子に流れる電流をICP[j]と記載し、列出力回路OUT[j+1]の配線OL[j+1]からトランジスタTr1の第1端子又はトランジスタTr2の第1端子に流れる電流をICP[j+1]と記載する。そして、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に出力する電流をIB[j]と記載し、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に出力する電流をIB[j+1]と記載し、参照列出力回路Crefの出力端子OTrefから配線Brefに出力する電流をIBrefと記載する。
また、本動作例では、メモリセルアレイ720を、動作例1で説明した図19のメモリセルアレイ760として説明する。したがって、本動作例におけるメモリセルアレイ760については、動作例1の内容を参酌する。
図24及び図25に、積和演算回路700の動作例のタイミングチャートを示す。図24のタイミングチャートは、時刻T01乃至時刻T08における、配線WW[i]、配線WW[i+1]、配線WD[j]、配線WD[j+1]、配線WDref、ノードN[i,j]、ノードN[i,j+1]、ノードN[i+1,j]、ノードN[i+1,j+1]、ノードNref[i]、ノードNref[i+1]、配線RW[i]、配線RW[i+1]、配線OSP、及び配線ORPの電位の変動を示し、電流ΣI[i,j]、電流ΣI[i,j+1]、及び電流IBrefの大きさの変動を示している。なお、電流ΣI[i,j]は、メモリセルAM[i,j]のトランジスタTr12に流れる電流をiについて和をとった値であり、電流ΣI[i,j+1]は、メモリセルAM[i,j+1]のトランジスタTr12に流れる電流をiについて和をとった値である。図25のタイミングチャートは、図24のタイミングチャートの時刻T09以降を示しており、時刻T14まで記載している。なお、時刻T09以降において、配線WW[i]、配線WW[i+1]、配線ORP、配線OSPのそれぞれの電位は、低レベル電位のまま変動せず、配線WD[j]、配線WD[j+1]、配線WDrefのそれぞれの電位は、接地電位のまま変動しないため、図25のタイミングチャートでは、配線WW[i]、配線WW[i+1]、配線WD[j]、配線WD[j+1]、配線WDref、配線ORP、配線OSPの電位の変動の記載を省略している。また、図25のタイミングチャートは、後述するΔIB[j]、ΔIB[j+1]の電流の大きさの変動を記載している。
<<時刻T01から時刻T02まで>>
時刻T01から時刻T02までの間において、配線WW[i]に高レベル電位(図24ではHighと表記している。)が印加され、配線WW[i+1]に低レベル電位(図24ではLowと表記している。)が印加されている。加えて、配線WD[j]には接地電位(図24ではGNDと表記している。)よりもVPR-VX[i,j]大きい電位が印加され、配線WD[j+1]には接地電位よりもVPR-VX[i,j+1]大きい電位が印加され、配線WDrefには接地電位よりもVPR大きい電位が印加されている。更に、配線RW[i]、及び配線RW[i+1]にはそれぞれ基準電位(図24ではREFPと表記している。)が印加されている。
なお、電位VX[i,j]、及び電位VX[i,j+1]は、第1アナログデータに対応する電位である。また、電位VPRは、参照アナログデータに対応する電位である。
このとき、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11のゲートに高レベル電位が印加されるため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11は、導通状態となる。そのため、メモリセルAM[i,j]において、配線WD[j]とノードN[i,j]とが電気的に接続されるため、ノードN[i,j]の電位は、VPR-VX[i,j]となる。同様に、メモリセルAM[i,j+1]において、配線WD[j+1]とノードN[i,j+1]とが電気的に接続されるため、ノードN[i,j+1]の電位は、VPR-VX[i,j+1]となり、メモリセルAMref[i]において、配線WDrefとノードNref[i]とが電気的に接続されるため、ノードNref[i]の電位は、VPRとなる。
ここで、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12の第1端子から第2端子に流れる電流を考える。配線B[j]からメモリセルAM[i,j]のトランジスタTr12の第1端子を介して第2端子に流れる電流I0[i,j]は、動作例1と同様に、式(E1)となる。
このとき、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流は、I0[i,j]となる。
同様に、配線B[j+1]からメモリセルAM[i,j+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流I0[i,j+1]は、動作例1と同様に、数式(E2)となる。
このとき、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に流れる電流は、I0[i,j+1]となる。
更に、配線BrefからメモリセルAMref[i]のトランジスタTr12の第1端子を介して第2端子に流れる電流Iref0[i]は、動作例1と同様に、数式(E3)となる。
このとき、参照列出力回路Crefの出力端子OTrefから配線Brefに流れる電流は、Iref0[i]となる。
なお、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11のゲートに低レベル電位が印加されるため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、非導通状態となる。このため、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]への電位の保持は行われない。
<<時刻T02から時刻T03まで>>
時刻T02から時刻T03までの間において、配線WW[i]に低レベル電位が印加される。このとき、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11のゲートに低レベル電位が印加されるため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr11は非導通状態となる。
また、配線WW[i+1]には、時刻T02以前から引き続き、低レベル電位が印加されている。このため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、時刻T02以前から非導通状態となっている。
上述のとおり、メモリセルAM[i,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は非導通状態となっているため、時刻T02から時刻T03までの間では、ノードN[i,j]、ノードN[i,j+1]、ノードN[i+1,j]、ノードN[i+1,j+1]、ノードNref[i]、及びノードNref[i+1]のそれぞれの電位が保持される。
特に、積和演算回路700の回路構成の説明で述べたとおり、メモリセルAM[i,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11にOSトランジスタを適用することによって、トランジスタTr11のソース-ドレイン間に流れるリーク電流を小さくすることができるため、それぞれのノードの電位を長時間保持することができる。
時刻T02から時刻T03までの間において、配線WD[j]、配線WD[j+1]、及び配線WDrefには接地電位が印加されている。メモリセルAM[i,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、非導通状態となっているため、配線WD[j]、配線WD[j+1]、及び配線WDrefからの電位の印加によって、メモリセルAM[i,j]、メモリセルAM[i,j+1]、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれのノードに保持されている電位が書き換えられることはない。
<<時刻T03から時刻T04まで>>
時刻T03から時刻T04までの間において、配線WW[i]に低レベル電位が印加され、配線WW[i+1]に高レベル電位が印加されている。加えて、配線WD[j]には接地電位よりもVPR-VX[i+1,j]大きい電位が印加され、配線WD[j+1]には接地電位よりもVPR-VX[i+1,j+1]大きい電位が印加され、配線WDrefには接地電位よりもVPR大きい電位が印加されている。更に、時刻T02から引き続き、配線RW[i]、及び配線RW[i+1]には、それぞれ基準電位が印加されている。
なお、電位VX[i+1,j]、及び電位VX[i+1,j+1]は、第1アナログデータに対応する電位である。
このとき、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11のゲートに高レベル電位が印加されるため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr11は、導通状態となる。そのため、メモリセルAM[i+1,j]において、配線WD[j]とノードN[i+1,j]とが電気的に接続されるため、ノードN[i+1,j]の電位は、VPR-VX[i+1,j]となる。同様に、メモリセルAM[i+1,j+1]において、配線WD[j+1]とノードN[i+1,j+1]とが電気的に接続されるため、ノードN[i+1,j+1]の電位は、VPR-VX[i+1,j+1]となり、メモリセルAMref[i+1]において、配線WDrefとノードNref[i+1]とが電気的に接続されるため、ノードNref[i+1]の電位は、VPRとなる。
ここで、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12の第1端子から第2端子に流れる電流を考える。配線B[j]からメモリセルAM[i+1,j]のトランジスタTr12の第1端子を介して第2端子に流れる電流I0[i+1,j]は、動作例1と同様に、式(E4)となる。
このとき、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流は、I0[i,j]+I0[i+1,j]となる。
同様に、配線B[j+1]からメモリセルAM[i+1,j+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流I0[i+1,j+1]は、動作例1と同様に、式(E5)となる。
このとき、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に流れる電流は、I0[i,j+1]+I0[i+1,j+1]となる。
更に、配線BrefからメモリセルAMref[i+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流Iref0[i+1]は、動作例1と同様に、式(E6)となる。
このとき、参照列出力回路Crefの出力端子OTrefから配線Brefに流れる電流は、Iref0[i]+Iref0[i+1]となる。
<<時刻T04から時刻T05まで>>
時刻T04から時刻T05までの間において、時刻T01から時刻T02までの間の動作、又は時刻T03から時刻T04までの間の動作と同様に、残りのメモリセルAMに第1アナログデータに対応する電位が書き込まれ、残りのメモリセルAMrefに電位VPRが書き込まれるものとする。したがって、全てのメモリセルAMのそれぞれのトランジスタTr12に流れる電流の総和は、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流となり、ΣI0[i,j](このΣはiについて和をとっている。)となる。
ここで、参照列出力回路Crefについて着目する。参照列出力回路Crefの配線Brefには、メモリセルAMref[1]乃至メモリセルAMref[m]のそれぞれのトランジスタTr12に流れる電流を足し合わせた電流が流れる。つまり、配線Brefには、IBref=ΣIref0[i](このΣはiについて和をとっている。)の電流が流れる。
ところで、図23において、配線ILrefに流れる電流をICMと記載しているが、本明細書では、時刻T09より前の時刻において、配線ILrefに流れる電流をICM0と記載する。
定電流回路CIrefの端子CT4から、電流ICrefが出力されるので、次の式を満たすように、トランジスタTr7のゲートの電位(ノードNCMrefの電位)が設定され、ICM0が決まる。
なお、カレントミラー回路CMは、トランジスタTr7のゲートの電位(ノードNCMrefの電位)を参照しているため、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれの配線IL[1]乃至配線IL[n]に、同じ電流ICM0が流れる。
<<時刻T05から時刻T06まで>>
時刻T05から時刻T06までの間において、配線ORPを高レベル電位とする。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr3のゲートに高レベル電位が印加されるため、トランジスタTr3は導通状態となる。このとき、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれの容量素子C1の第1端子に低レベル電位が印加され、容量素子C1の電位が初期化される。なお、時刻T06の時点において、配線ORPには低レベル電位を印加して、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr3を非導通状態としている。
<<時刻T06から時刻T07まで>>
時刻T06から時刻T07までの間において、配線ORPを低レベル電位としている。上述の通り、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr3のゲートに低レベル電位が印加されるため、トランジスタTr3は非導通状態となる。
<<時刻T07から時刻T08まで>>
時刻T07から時刻T08までの間において、配線OSPを高レベル電位としている。上述の通り、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr2のゲートに高レベル電位が印加されるため、トランジスタTr2は導通状態となる。このとき、トランジスタTr2の第1端子から、トランジスタTr2の第2端子を経由して、容量素子C1の第1端子に電流が流れ、容量素子C1によって電位が保持される。これにより、トランジスタTr1のゲートの電位が保持されるため、トランジスタTr1のソース-ドレイン間に、トランジスタTr1のゲートの電位に応じた電流が流れる。
なお、時刻T08の時点において、配線OSPには低レベル電位を印加して、列出力回路OUT[1]乃至列出力回路OUT[n]のそれぞれのトランジスタTr2を非導通状態としている。このとき、トランジスタTr1のゲートの電位は、容量素子C1に保持されているため、時刻T08以降もトランジスタTr1のソース-ドレイン間に同じ大きさの電流が流れ続ける。
ここで、列出力回路OUT[j]に着目する。列出力回路OUT[j]において、トランジスタTr1のソース-ドレイン間に流れる電流をICP[j]とし、定電流回路CIのトランジスタTr4のソース-ドレイン間に流れる電流をIC[j]とする。また、トランジスタTr5のソース-ドレイン間に流れる電流は、カレントミラー回路CMによってICM0となる。時刻T01から時刻T08までの間では出力端子SPT[j]から電流を出力しないものとした場合、列出力回路OUT[j]の配線B[j]には、メモリセルAM[1,j]乃至メモリセルAM[n,j]のそれぞれのトランジスタTr12に流れる電流を足し合わせた電流が流れる。つまり、配線B[j]には、ΣI0[i,j](このΣはiについて和をとっている。)の電流が流れる。したがって、上記より次の式が成り立つ。
<<時刻T09から時刻T10まで>>
時刻T09以降は、図25を用いて説明する。時刻T09から時刻T10までの間において、配線RW[i]に基準電位(図25ではREFPと表記している。)よりもVW[i]高い電位が印加される。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW[i]が印加されるため、トランジスタTr12のゲートの電位が上昇する。
なお、電位VW[i]は、第2アナログデータに対応する電位である。
なお、トランジスタTr12のゲートの電位の増加分は、配線RW[i]の電位変化に、メモリセルの構成によって決まる容量結合係数を乗じた電位となる。該容量結合係数は、容量素子C2の容量、トランジスタTr2のゲート容量、及び寄生容量によって算出される。本動作例では、説明の煩雑さを避けるため、配線RW[i]の電位の増加分もトランジスタTr12のゲートの電位の増加分も同じ値として説明する。これは、メモリセルAM、及びメモリセルAMrefにおけるそれぞれの容量結合係数を1としていることに相当する。
容量結合係数を1としているため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW[i]が印加されることによって、ノードN[i,j]、ノードN[i,j+1]、及びノードNref[i]の電位は、それぞれVW[i]上昇する。
ここで、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12の第1端子から第2端子に流れる電流を考える。配線B[j]からメモリセルAM[i,j]のトランジスタTr12の第1端子を介して第2端子に流れる電流I[i,j]は、動作例1と同様に、数式(E9)となる。
つまり、配線RW[i]に電位VW[i]を印加することによって、配線B[j]からメモリセルAM[i,j]のトランジスタTr12の第1端子を介して第2端子に流れる電流は、I[i,j]-I0[i,j](図25では、ΔI[i,j]と表記する。)増加する。
同様に、配線B[j+1]からメモリセルAM[i,j+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流I[i,j+1]は、動作例1と同様に、数式(E10)となる。
つまり、配線RW[i]に電位VW[i]を印加することによって、配線B[j+1]からメモリセルAM[i,j+1]のトランジスタTr12の第1端子を介して第2端子に流れる電流は、I[i,j+1]-I0[i,j+1](図25では、ΔI[i,j+1]と表記する。)増加する。
更に、配線BrefからメモリセルAMref[i]のトランジスタTr12の第1端子を介して第2端子に流れる電流Iref[i]は、動作例1と同様に、式(E11)なる。
つまり、配線RW[i]に電位VW[i]を印加することによって、配線BrefからメモリセルAMref[i]のトランジスタTr12の第1端子を介して第2端子に流れる電流は、Iref[i]-Iref0[i](図25では、ΔIref[i]と表記する。)増加する。
ここで、参照列出力回路Crefについて着目する。参照列出力回路Crefの配線Brefには、メモリセルAMref[1]乃至メモリセルAMref[m]のそれぞれのトランジスタTr12に流れる電流を足し合わせた電流が流れる。つまり、配線Brefには、IBref=ΣIref[i]の電流が流れる。
定電流回路CIrefの端子CT4から、電流ICrefが出力されるので、次の式を満たすように、トランジスタTr7のゲートの電位(ノードNCMrefの電位)が設定され、ICMが決まる。
ここで、配線B[j]から出力される電流ΔIB[j]について考える。時刻T08乃至時刻T09では、数式(F2)を満たすため、配線B[j]から電流ΔIB[j]は出力されない。
時刻T09から時刻T10までの間においては、配線RW[i]に基準電位よりもVW[i]高い電位が印加されて、メモリセルAM[i,j]のトランジスタTr12に流れるソース-ドレイン間電流が変化するため、配線B[j]に電気的に接続されている出力端子SPT[j]から電流ΔIB[j]が出力される。具体的には、列出力回路OUT[j]では、定電流回路CIの端子CT2から電流IC[j]が出力され、トランジスタTr5のソース-ドレイン間に電流ICMが流れ、トランジスタTr1のソース-ドレイン間に電流ICP[j]が流れるため、電流ΔIB[j]は、メモリセルAM[i,j]のトランジスタTr12に流れるソース-ドレイン電流をiについて足し合わせたΣI[i,j]を用いて、次の式で表すことができる。
数式(F4)に、数式(E1)、数式(E3)、数式(E9)、数式(E11)、数式(F1)乃至数式(F3)を用いることで、次の式が得られる。
つまり、数式(F5)は、動作例1の数式(E14)と同じ式となる。これにより、電流ΔIB[j]は、複数の第1アナログデータである電位VX[i,j]と、複数の第2アナログデータである電位VW[i]と、の積の和に応じた値となる。つまり、電流ΔIB[j]を計測することによって、第1アナログデータと第2アナログデータとの積和の値を求めることができる。
時刻T09から時刻T10までの間において、配線RW[i]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位にしたとき、VW[g]=0(ここでのgは1以上m以下であり、かつiではない整数である。)となるので、数式(F5)より、ΔIB[j]=2kVX[i,j]VW[i]が出力される。つまり、メモリセルAM[i,j]に格納された第1アナログデータと、配線RW[i]に印加された選択信号に相当する第2アナログデータと、の積に対応したデータが、配線B[j]に電気的に接続されている出力端子SPT[j]から出力される。
また、同様に、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される差分電流は、ΔIB[j+1]=2kVX[i,j+1]VW[i]となり、メモリセルAM[i,j+1]に格納された第1アナログデータと、配線RW[i]に印加された選択信号に相当する第2アナログデータと、の積に対応したデータが、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される。
<<時刻T10から時刻T11まで>>
時刻T10から時刻T11までの間において、配線RW[i]には接地電位が印加されている。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i,1]乃至ノードN[i,n]、及びノードNref[i]の電位は、それぞれ時刻T08から時刻T09までの間の電位に戻る。
<<時刻T11から時刻T12まで>>
時刻T11から時刻T12までの間において、配線RW[i+1]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位とし、配線RW[i+1]に基準電位よりもVW[i+1]高い電位を印加するものとする。このとき、時刻T09から時刻T10までの動作と同様に、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位VW[i+1]が印加されるため、トランジスタTr12のゲートの電位が上昇する。
なお、電位VW[i+1]は、第2アナログデータに対応する電位である。
なお、先述のとおり、メモリセルAM、及びメモリセルAMrefにおけるそれぞれの容量結合係数を1としているため、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位VW[i+1]が印加されることによって、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]の電位は、それぞれVW[i+1]上昇する。
ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]の電位がそれぞれVW[i+1]上昇することにより、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12に流れる電流の量が増加する。メモリセルAM[i+1,j]のトランジスタTr12に流れる電流をI[i+1,j]としたとき、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流は、I[i+1,j]-I0[i+1,j](図25では、ΔI[i+1,j]と表記する。)増加することになる。同様に、メモリセルAM[i+1,j+1]のトランジスタTr12に流れる電流をI[i+1,j+1]としたとき、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に流れる電流は、I[i+1,j+1]-I0[i+1,j+1](図25では、ΔI[i+1,j+1]と表記する。)増加することになる。更に、メモリセルAMref[i+1]のトランジスタTr12に流れる電流をIref[i+1]としたとき、参照列出力回路Crefの出力端子OTrefから配線Brefに流れる電流は、Iref[i+1]-Iref0[i+1](図25では、ΔIref[i+1]と表記する。)増加することになる。
時刻T11から時刻T12までの動作は、時刻T09から時刻T10までの動作と同様に考えることができるので、時刻T11から時刻T12までの動作に対して、数式(F5)を用いると、配線B[j]から出力される差分電流は、ΔIB[j]=2kVX[i+1,j]VW[i+1]となる。つまり、メモリセルAM[i+1,j]に格納された第1アナログデータと、配線RW[i+1]に印加された選択信号に相当する第2アナログデータと、の積に対応したデータが、配線B[j]に電気的に接続されている出力端子SPT[j]から出力される。
また、同様に、配線B[j+1]から出力される差分電流は、ΔIB[j+1]=2kVX[i+1,j+1]VW[i+1]となり、メモリセルAM[i+1,j+1]に格納された第1アナログデータと、配線RW[i+1]に印加された選択信号に相当する第2アナログデータと、の積に対応したデータが、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される。
<<時刻T12から時刻T13まで>>
時刻T12から時刻T13までの間において、配線RW[i+1]には接地電位が印加されている。このとき、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i+1,1]乃至ノードN[i+1,n]、及びノードNref[i+1]の電位は、それぞれ時刻T10から時刻T11までの間の電位に戻る。
<<時刻T13から時刻T14まで>>
時刻T13から時刻T14までの間において、配線RW[i]、及び配線RW[i+1]を除く配線RW[1]乃至配線RW[m]のそれぞれの電位を基準電位とし、配線RW[i]に基準電位よりもVW2[i]高い電位を印加し、配線RW[i+1]に基準電位よりもVW2[i+1]低い電位を印加するものとする。このとき、時刻T09から時刻T10までの動作と同様に、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW2[i]が印加されるため、メモリセルAM[i,1]乃至メモリセルAM[i,n]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12のゲートの電位が上昇する。同時に、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位-VW2[i+1]が印加されるため、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12のゲートの電位が下降する。
なお、電位VW2[i]、及び電位VW2[i+1]は、第2アナログデータに対応する電位である。
なお、メモリセルAM、及びメモリセルAMrefにおけるそれぞれの容量結合係数を1としているため、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれの容量素子C2の第2端子に、電位VW2[i]が印加されることによって、ノードN[i,j]、ノードN[i,j+1]、及びノードNref[i]の電位は、それぞれVW2[i]上昇する。また、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、電位-VW2[i+1]が印加されることによって、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]の電位は、それぞれVW2[i+1]下降する。
ノードN[i,j]、ノードN[i,j+1]、及びノードNref[i]の電位がそれぞれVW2[i]上昇することにより、メモリセルAM[i,j]、メモリセルAM[i,j+1]、及びメモリセルAMref[i]のそれぞれのトランジスタTr12に流れる電流の量が増加する。ここで、メモリセルAM[i,j]のトランジスタTr12に流れる電流をI[i,j]とし、メモリセルAM[i,j+1]のトランジスタTr12に流れる電流をI[i,j+1]とし、メモリセルAMref[i]のトランジスタTr12に流れる電流をIref[i]とする。
また、ノードN[i+1,j]、ノードN[i+1,j+1]、及びノードNref[i+1]の電位がそれぞれVW2[i+1]下降することにより、メモリセルAM[i+1,j]、メモリセルAM[i+1,j+1]、及びメモリセルAMref[i+1]のそれぞれのトランジスタTr12に流れる電流の量が減少する。ここで、メモリセルAM[i+1,j]のトランジスタTr12に流れる電流をI2[i,j]とし、メモリセルAM[i+1,j+1]のトランジスタTr12に流れる電流をI2[i,j+1]とし、メモリセルAMref[i+1]のトランジスタTr12に流れる電流をI2ref[i+1]とする。
このとき、列出力回路OUT[j]の出力端子OT[j]から配線B[j]に流れる電流は、(I2[i,j]-I0[i,j])+(I2[i+1,j]-I0[i+1,j])(図25では、ΔI[j]と表記する。)増加することになる。また、列出力回路OUT[j+1]の出力端子OT[j+1]から配線B[j+1]に流れる電流は、(I2[i,j+1]-I0[i,j+1])+(I2[i+1,j+1]-I0[i+1,j+1])(図25では、ΔI[j+1]と表記し、ΔI[j+1]は負の電流であるとする。)増加することになる。そして、参照列出力回路Crefの出力端子OTrefから配線Brefに流れる電流は、(Iref[i,j]-Iref0[i,j])+(Iref[i+1,j]-Iref0[i+1,j])(図25では、ΔIBrefと表記する。)増加することになる。
時刻T13から時刻T14までの動作は、時刻T09から時刻T10までの動作と同様に考えることができるので、時刻T13から時刻T14までの動作に対して、数式(F5)を用いると、配線B[j]から出力される差分電流は、ΔIB[j]=2k{VX[i,j]VW2[i]-VX[i+1,j]VW2[i+1]}となる。つまり、メモリセルAM[i,j]及びメモリセルAM[i+1,j]に格納されたそれぞれの第1アナログデータと、配線RW[i]及び配線RW[i+1]に印加された選択信号に相当するそれぞれの第2アナログデータと、の各々の積の足し合わせに対応したデータが、配線B[j]に電気的に接続されている出力端子SPT[j]から出力される。
また、同様に、配線B[j+1]から出力される差分電流は、ΔIB[j+1]=2k{VX[i,j+1]VW2[i]-VX[i+1,j+1]VW2[i+1]}となり、メモリセルAM[i,j+1]及びメモリセルAM[i+1,j+1]に格納されたそれぞれの第1アナログデータと、配線RW[i]及び配線RW[i+1]に印加された選択信号に相当するそれぞれの第2アナログデータと、の積に対応したデータが、配線B[j+1]に電気的に接続されている出力端子SPT[j+1]から出力される。
<<時刻T14以降>>
時刻T14以降において、配線RW[i]、配線RW[i+1]には接地電位を印加している。このとき、メモリセルAM[i,1]乃至メモリセルAM[i,n]、メモリセルAM[i+1,1]乃至メモリセルAM[i+1,n]、メモリセルAMref[i]、及びメモリセルAMref[i+1]のそれぞれの容量素子C2の第2端子に、接地電位が印加されるため、ノードN[i,1]乃至ノードN[i,n]、ノードN[i+1,1]乃至ノードN[i+1,n]、ノードNref[i]、及びノードNref[i+1]の電位は、それぞれ時刻T12から時刻T13までの間の電位に戻る。
図11に示す回路を構成して、上述した動作例1、又は動作例2に示す動作を行うことによって、複数の積和演算処理を同時に実行できる。つまり、高速な積和演算処理を実現する回路を提供することができる。
ここで、第1アナログデータを重み係数として、複数の第2アナログデータをニューロン出力に対応することで、各ニューロン出力の重み付け和の演算を並列して行うことができ、当該出力信号として重み付け和の演算の結果に対応したデータ、すなわちシナプス入力を取得することができる。具体的には、メモリセルAM[1,j]乃至メモリセルAM[m,j]に、第k層の第s[k]ニューロンの重み係数ws[k]・1
(k)乃至ws[k]・Q[k-1]
(k)を第1アナログデータとして格納し、配線RW[1]乃至配線RW[m]にそれぞれ第(k-1)層の各ニューロンの出力信号z1
(k-1)乃至zQ[k-1]
(k-1)を第2アナログデータとして供給することで、第k層の第s[k]ニューロンに入力される信号の総和us[k]
(k)を計算することができる。つまり、数式(D1)に示した積和演算を積和演算回路700によって実現することができる。
また、教師付き学習で重み係数の更新を行うとき、メモリセルAM[1,j]乃至メモリセルAM[m,j]に、第k層の第s[k]ニューロンから第(k+1)層の各ニューロンに信号が送られるときに掛けられる重み係数w1・s[k]
(k+1)乃至wQ[k+1]s[k]
(k+1)を第1アナログデータとして格納し、配線RW[1]乃至配線RW[m]に第(k+1)層の各ニューロンの誤差δ1
(k+1)乃至δQ[k+1]
(k+1)を第2アナログデータとして供給すると、数式(D3)におけるΣws[k+1]・s[k]
(k+1)・δs[k+1]
(k+1)の値を、配線B[j]に流れる差分電流ΔIB[j]から得ることができる。つまり、数式(D3)に示した演算の一部を積和演算回路700によって実現することができる。
ここで、表示ユニット110を備えた表示装置において、フレームメモリ151が有する消費電力モニタ151aから得ることができるフレームメモリ151の消費電力の情報を、入力層(第1層)のニューロンへの入力データとし、IDS駆動を行ったか否かの情報を教師データとする。これにより、情報処理回路156は、上述の階層型ニューラルネットワークの計算にしたがって、IDS駆動に移行するか否かを予測する信号を出力層(第L層)から出力することができる。
上述した積和演算回路を、階層型ニューラルネットワークの隠れ層として適用する場合、重み係数ws[k]s[k-1]
(k)をメモリセルAM[i,j]に格納する第1アナログデータとし、第(k-1)層の第s[k-1]ニューロンからの出力信号zs[k-1]
(k-1)を配線RW[i]から印加する電位(第2アナログデータ)とすることで、積和演算回路の端子SPT[j]に出力される電流から、第1アナログデータと第2アナログデータとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第k層の第s[k]ニューロンの出力信号zs[k]
(k)とすることができる。
また、上述した積和演算回路を、階層型ニューラルネットワークの出力層として適用する場合、重み係数ws[L]s[L-1]
(L)をメモリセルAM[i,j]に格納する第1アナログデータとし、第(L-1)層の第s[L-1]ニューロンからの出力信号zs[L-1]
(Lー1)を配線RW[i]から印加する電位(第2アナログデータ)とすることで、積和演算回路の端子SPT[j]に出力される電流から、第1アナログデータと第2アナログデータとの積和を求めることができる。加えて、当該積和の値を用いて活性化関数の値を求めることによって、活性化関数の値を信号として第L層の第s[L]ニューロンの出力信号zs[L]
(L)とすることができる。
なお、階層型ニューラルネットワークの入力層は、入力信号を第2層に出力するバッファ回路として機能してもよい。
ところで、上述した積和演算回路では、メモリセルAMの行数が前層のニューロンの数となる。つまり、当該層に入力される前層のニューロンの出力信号の数に対応する。前層のニューロンの数が、メモリセルAMの行数よりも多い場合、階層型ニューラルネットワークの構成例で説明したように、スイッチ回路MSWを用いて、複数の積和演算回路を配線B[j]を共有して接続して、メモリセルAMの行数を増やすことで対応することができる。また、当該層のニューロンの数を増やしたい場合、階層型ニューラルネットワークの構成例で説明したように、スイッチ回路MSWを用いて、複数の積和演算回路を配線WW[i]、配線RW[i]を共有して接続して、メモリセルAMの列数を増やすことで対応することができる。つまり、上述した階層型ニューラルネットワークの構成例と、上述した積和演算回路の構成例を組み合わせることで、複数の積和演算回路の配線B[j]、配線WW[i]、配線RW[i]の接続を自由に変更できる構成とすることができ、多様なニューラルネットワークに対応することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態3)
本実施の形態では、ハイブリッド表示装置の備えるコントローラICなどの各回路をパワーゲーティングする動作例について説明する。なお、前述したとおり、パワーゲーティングする動作には、実施の形態2で説明したニューラルネットワークを用いる。
図26及び図27に、該動作例を示すフローチャートを示す。ハイブリッド表示装置のコントローラICが有する各回路に対してパワーゲーティングを行う動作は、ステップS1-0乃至ステップS1-5、及びステップS2-0乃至ステップS2-5を経ることによって行われる。なお、ステップS1-0乃至ステップS1-5は、ニューラルネットワークにおける学習の動作を示し、ステップS2-0乃至ステップS2-5は、フレームメモリ151の消費電力から、IDS駆動を行うか否かを予測して、レジスタ175へのデータセーブを事前に投機実行する動作を示している。ステップS2-0乃至ステップS2-5によって、データセーブを事前に投機実行することができれば、ソースドライバ180、タイミングコントローラ173、デコーダ152などのパワーゲーティングを早めに開始することができるため、ハイブリッド表示装置の消費電力をより低減することができる。なお、本実施の形態で扱うハイブリッド表示装置は、実施の形態1で説明したコントローラIC115と、表示ユニット110と、タッチセンサユニット120と、を有する表示装置とする。
<学習>
ステップS1-0では、ホスト140からコントローラIC115に画像データが送信される。具体的には、ホスト140から送られる画像データは、コントローラIC115が有するインターフェース150を経由して、フレームメモリ151に送信される。該画像データは、フレームメモリ151によって保存される。なお、ステップS1-0は、後述するステップS1-1乃至ステップS1-5のバックグラウンドとして動作し続けるものとする。
ステップS1-1では、フレームメモリ151が有する消費電力モニタ151aによって、フレームメモリ151の消費電力の測定が行われる。なお、消費電力の測定期間は、10フレームであることが好ましく、5フレームであることがより好ましく、2フレームであることがより更に好ましい。以後、本明細書では、該測定期間を特定期間として記載する。測定された特定期間における消費電力は、ニューラルネットワークの学習データとして用いられる。
ステップS1-2では、特定期間において、コントローラ154でIDS駆動が行われたか否かの判定が行われる。IDS駆動が行われたか否かは、表示ユニット110に表示する画像データの書き換えが起こらなかった際に、ソースドライバ180、タイミングコントローラ173などに供給される電源電圧が遮断されたか否かによって判定することができる。なお、この判定結果を、ニューラルネットワークの教師データとして用いられる。
ステップS1-3では、ステップS1-1で得られた特定期間の消費電力(学習データ)がコントローラ154に送信される。
ステップS1-4では、ステップS1-1で得られた特定期間の消費電力(学習データ)が情報処理回路156に入力される。具体的には、特定期間の消費電力は、ニューラルネットワークの入力層(第1層)に入力される学習データとして、コントローラ154が有する情報処理回路156に送信される。これにより、ニューラルネットワークによる学習が行われる。
なお、初回の計算において、該ニューラルネットワークの有するそれぞれの重みの初期値は、乱数によって決めてもよい。なお、初期値によって学習の進み具合(例えば、重み係数の収束速度、ニューラルネットワークの予測精度など)が影響を受ける場合がある。学習速度が悪い場合は、初期値を変更して、再度学習を行うことも可能である。
情報処理回路156が有するニューラルネットワークの入力層(第1層)のニューロンに入力データが入力されたとき、計算結果として、情報処理回路156が有するニューラルネットワークの出力層(第L層)から出力データが出力される。該出力データと、教師データとの差が許容範囲でない場合、教師データを用いて重みの値の更新が行われる。なお、重みの値の更新の方法として、実施の形態2で説明した誤差逆伝播方式などが挙げられる。
重みの値が更新されたあと、特定期間の消費電力が、情報処理回路156の有するニューラルネットワークの入力層(第1層)のニューロンに入力され、再度計算が行われる。その計算結果(ニューラルネットワークの出力層(第L層)から出力された出力データ)と、教師データとの差が許容範囲内になるまで、重みの更新と、ニューラルネットワークによる計算を繰り返す。なお、計算を終了するための誤差の許容範囲を小さくする必要は無く、表示装置の利用者が許容できる範囲であれば、誤差の範囲を広くしてもよい。
このようにニューラルネットワークによる計算を繰り返し行うことにより、最終的に教師データと差の無い、又は差の小さい出力データが出力層(第L層)から出力される。このときのニューラルネットワークが有するそれぞれの重み係数を、特定の測定期間と紐付けできるように、所定の記憶装置に記憶する。なお、ここの所定の記憶装置とは、例えば、コントローラIC115が有するレジスタ175、メモリ170、又はホスト140が有する記憶装置などが挙げられる。
上記のとおり、ステップS1-0乃至ステップS1-4を行い、教師データと、出力データと、の差が無いとき、又は差が小さくなるときの重み係数を取得することによって、ニューラルネットワークにおける学習が終了する。
ステップS1-5では、学習が引き続き行うか否かの判定が行われる。例えば、特定の測定期間が変わる場合、再度学習を行うのが好ましい。又は、表示装置を有する電子機器で実行するアプリケーションに合わせて、再度学習を行うのが好ましい。その場合は、改めて、ステップS1-0に移行して、再度ステップS1-1乃至ステップS1-3によって、特定の測定期間におけるフレームメモリ151の消費電力を取得して、ステップS1-4で学習を行えばよい。
ステップS1-5において、学習を引き続き行う必要が無い場合、図26のAに進む。図26のAに進んだ場合、図27のフローチャートのAに移行し、引き続き処理が続行される。
<IDS駆動に移行するか否かを予測する信号の取得>
ステップS2-0では、ステップS1-0と同様に、ホスト140からコントローラIC115に画像データが送信される。具体的には、ホスト140から送られる画像データは、コントローラIC115が有するインターフェース150を経由して、フレームメモリ151に送信される。該画像データは、フレームメモリ151によって保存される。なお、ステップS2-0は、後述するステップS2-1乃至ステップS2-5のバックグラウンドとして動作し続けるものとする。
ステップS2-1では、ステップS1-1と同様に、フレームメモリ151が有する消費電力モニタ151aによって、特定期間におけるフレームメモリ151の消費電力の測定が行われる。測定された特定期間における消費電力は、ニューラルネットワークの入力データとして用いられる。
ステップS2-2では、ステップS2-1で得られた特定期間の消費電力(入力データ)がコントローラ154に送信される。
ステップS2-3では、ステップS2-1で得られた特定期間の消費電力(入力データ)が情報処理回路156に入力される。具体的には、特定期間の消費電力は、ニューラルネットワークの入力層(第1層)に入力される入力データとして、コントローラ154が有する情報処理回路156に送信される。
上述の動作によって、ニューラルネットワークによる計算が行われ、ニューラルネットワークの出力層(第L層)から、IDS駆動に移行するか否かを予測する信号が出力される。
ステップS2-4では、ステップS2-3で出力された信号が、IDS駆動に移行する予測を含んでいるか、又は、IDS駆動に移行しない予測を含んでいるか、の判定が行われる。具体的には、ステップS2-3で出力された信号が、IDS駆動に移行する予測を含んでいる場合、ステップS2-5に進み、ステップS2-3で出力された信号が、IDS駆動に移行する予測を含んでいない(IDS駆動に移行しない予測を含んでいる)場合、ステップS2-0に進む。
ステップS2-5では、コントローラ154からレジスタ175に対して、データセーブを投機実行する命令が送信される。これは、ステップS2-4において、ステップS2-3の出力がIDS駆動に移行する予測と判定されたことによって、行われるステップである。ステップS2-4、及びステップS2-5を行うことにより、IDS駆動への移行の際に行われる、コントローラIC115の各回路のパワーゲーティングの前に、レジスタ175による設定データなどの保持を行うことができる。なお、設定データの保持については、レジスタ175に限定せず、別の記憶装置(ホスト140が有する記憶装置、コントローラIC115が有するメモリ170など)を用いてもよい。
このように、ニューラルネットワークを利用して、IDS駆動に移行するか否かを予測して、IDS駆動に移行する予測が出力されたときに、レジスタ175による設定データなどの保持を事前に行うことで、コントローラIC115の各回路をパワーゲーティングする期間を、本来の期間よりも長くすることができる。これにより、表示装置の消費電力をより低減することができる。
また、本発明の一態様の動作方法は、上述のステップS1-0乃至ステップS1-5、及びステップS2-1乃至ステップS2-5に限定されない。本明細書等において、フローチャートに示す処理は、機能毎に分類し、互いに独立したステップとして示している。しかしながら実際の処理等においては、フローチャートに示す処理を機能毎に切り分けることが難しく、一つのステップに複数のステップが係わる場合や、複数のステップにわたって一つのステップが関わる場合があり得る。そのため、フローチャートに示す処理は、明細書で説明したステップ毎に限定されず、状況に応じて適切に入れ替えることができる。具体的には、状況に応じて、場合によって、又は、必要に応じて、ステップの順序の入れ替え、ステップの追加、及び削除などを行うことができる。
例えば、本発明の一態様の動作方法は、図28及び図29に示すフローチャートの処理であってもよい。図28は、図26のフローチャートのステップS1-0、及びステップS1-1の内容を変更し、図29は、図26のフローチャートのステップS2-0及びS2-1の内容を変更したものである。
図28のフローチャートにおけるステップS1-0では、表示装置の利用者が、表示装置に対して特定の操作をしたとき、タッチセンサユニット120において、該操作に基づく信号を生成する動作が行われる。
図28のフローチャートにおけるステップS1-1では、タッチセンサユニット120で生成された信号が、タッチセンサコントローラ184を介して、インターフェース150に送られる動作が行われる。
図29のフローチャートにおけるステップS2-0では、表示装置の利用者が、表示装置に対して特定の操作をしたとき、タッチセンサユニット120において、該操作に基づく信号を生成する動作が行われる。
図29のフローチャートにおけるステップS2-1では、タッチセンサユニット120で生成された信号が、タッチセンサコントローラ184を介して、インターフェース150に送られる動作が行われる。
つまり、図28及び図29のそれぞれのフローチャートは、ステップS1-0において利用者の操作に基づく信号を学習データとし、ステップS1-2において特定の期間内にIDS駆動を行ったか否かの情報を教師データとし、ステップS2-0において利用者の操作に基づく信号を入力データとした、ニューラルネットワークの計算を行うことができる。
図28及び図29に示すフローチャートの動作例は、例えば、利用者が電子機器に表示されている静止画を観る場合に有効である。具体的には、利用者が静止画を観始めてから次の静止画に移るまでの経過時間(上述した特定の操作を行っている時間を指す。)、を学習データとし、所定の期間内でIDS駆動を行ったか否かの情報を教師データとして、ニューラルネットワークの学習を行うことにより、利用者の特定の操作を入力データとして、IDS駆動に移行するか否かを予測する信号を取得することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態4)
本実施の形態では、ハイブリッド表示装置の表示部について、説明する。
<表示装置>
図30は、表示装置の構成例を示すブロック図である。表示装置130は、表示ユニット110、及びタッチセンサユニット120を有する。
<<表示ユニット>>
表示ユニット110は、画素アレイ111、ゲートドライバ113、ゲートドライバ114、および実施の形態1で説明したコントローラIC115を有する。
画素アレイ111は、画素10を複数有し、それぞれの画素10は、トランジスタを用いて駆動されるアクティブ型の素子である。また、画素10は、反射素子10aと発光素子10bを有する。画素10のより具体的な構成例については、実施の形態6にて、説明する。
ゲートドライバ113は、反射素子10aを選択するためのゲート線を駆動する機能をもち、ゲートドライバ114は、発光素子10bを選択するためのゲート線を駆動する機能をもつ。反射素子10aにデータ信号を供給するソース線を駆動するソースドライバ、および発光素子10bにデータ信号を供給するソース線を駆動するソースドライバは、それぞれ、コントローラIC115に設けられている。コントローラIC115は、表示装置130の動作を統括的に制御する機能を備える。コントローラIC115の数は、画素アレイの画素数に応じて決定される。
図30の例では、画素アレイ111と共にゲートドライバ113、114が同一基板上に集積されている例を示しているが、ゲートドライバ113、114を専用ICとすることもできる。あるいは、コントローラIC115に、ゲートドライバ113またはゲートドライバ114を組み込んでもよい。
ここでは、コントローラIC115の実装方式は、COG(Chip on Glass)方式としているが、実装方式に特段の制約はなく、COF(Chip on Film)方式、TAB(Tape Automated Bonding)方式などでもよい。タッチセンサユニット120のICの実装方式についても同様である。
なお、画素10に使用されるトランジスタは、チャネル形成領域に酸化物半導体を有するトランジスタであり、Siトランジスタに比べてオフ電流が低いトランジスタである。OSトランジスタは、酸化物半導体中の不純物濃度を低減し、酸化物半導体を真性または実質的に真性にすることで、オフ電流を極めて低くすることができる。特に、チャネル形成領域に有する酸化物半導体は、実施の形態9で説明するCAC-OSを用いるのが好ましい。
もしくは、画素10に使用されるトランジスタとして、オフ電流が低ければ酸化物半導体以外のトランジスタを適用してもよい。例えば、バンドギャップが大きい半導体を適用したトランジスタを適用してもよい。バンドギャップが大きい半導体とは、バンドギャップが2.2eV以上の半導体である。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
画素10に、オフ電流が低いトランジスタを用いることで、表示画面を書き換える必要がない場合(すなわち静止画を表示する場合)、一時的にゲートドライバ113、114およびソースドライバを停止することができる(IDS駆動)。IDS駆動によって、表示装置130の消費電力を低減することができる。
<タッチセンサユニット>
図30に示す、タッチセンサユニット120は、センサアレイ121、および周辺回路125を有する。周辺回路125は、TSドライバ126、センス回路127を有する。周辺回路125は専用ICで構成することができる。
図31に、タッチセンサユニット120の構成例を示す。ここでは、タッチセンサユニット120が相互容量タッチセンサユニットである例を示す。センサアレイ121は、m本(ここでのmは1以上の整数である。)の配線DRL、n本(ここでのnは1以上の整数である。)の配線SNLを有する。配線DRLはドライブ線であり、配線SNLはセンス線である。ここでは、第α番目の配線DRLを配線DRL<α>と呼び、第β番目の配線SNLを配線SNL<β>と呼ぶこととする。容量素子CTαβは、配線DRL<α>と配線SNL<β>との間に形成される容量素子である。
m本の配線DRLはTSドライバ126に電気的に接続されている。TSドライバ126は配線DRLを駆動する機能を有する。n本の配線SNLはセンス回路127に電気的に接続されている。センス回路127は、配線SNLの信号を検出する機能を有する。TSドライバ126によって配線DRL<α>が駆動されているときの配線SNL<β>の信号は、容量素子CTαβの容量値の変化量の情報をもつ。n本の配線SNLの信号を解析することで、タッチの有無、タッチ位置などの情報を得ることができる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(実施の形態5)
本実施の形態では、反射素子と発光素子とを用いた表示装置の構成例について説明する。なお、本実施の形態では、反射素子として液晶素子を用い、発光素子としてEL材料を用いた発光素子を用いる場合を例に挙げて、表示装置の構成例について説明する。
図32(A)に、本発明の一態様に係る表示装置200の断面の構造を一例として示す。図32(A)に示す表示装置200は、発光素子203と、液晶素子204と、発光素子203への電流の供給を制御する機能を有するトランジスタ205と、液晶素子204への電圧の供給を制御する機能を有するトランジスタ206とを有する。そして、発光素子203と、液晶素子204と、トランジスタ205と、トランジスタ206とは、基板201と基板202の間に位置する。
また、表示装置200において液晶素子204は、画素電極207と、共通電極208と、液晶層209とを有する。画素電極207は、トランジスタ206に電気的に接続されている。そして、画素電極207と共通電極208の間に印加される電圧にしたがって液晶層209の配向が制御される。なお、図32(A)では、画素電極207が可視光を反射する機能を有し、共通電極208が可視光を透過する機能を有する場合を例示しており、基板202側から入射した光が白抜きの矢印で示すように画素電極207において反射し、再び基板202側から放射される。
また、発光素子203は、トランジスタ205に電気的に接続されている。発光素子203から発せられる光は、基板202側に放射される。なお、図32(A)では、画素電極207が可視光を反射する機能を有し、共通電極208が可視光を透過する機能を有する場合を例示しているため、発光素子203から発せられる光は、白抜きの矢印で示すように画素電極207と重ならない領域を通過し、共通電極208が位置する領域を通過して、基板202側から放射される。
そして、図32(A)に示す表示装置200では、トランジスタ205とトランジスタ206とが同一の層210に位置しており、トランジスタ205とトランジスタ206とが含まれる層210は、液晶素子204と発光素子203の間の領域を有する。なお、少なくとも、トランジスタ205が有する半導体層と、トランジスタ206が有する半導体層とが同一の絶縁表面上に位置している場合、トランジスタ205とトランジスタ206とが同一の層210に含まれていると言える。
上記構成により、トランジスタ205とトランジスタ206とを共通の作製工程で作製することができる。
次いで、図32(B)に、本発明の一態様に係る表示装置200の別の構成について、断面の構造を一例として示す。図32(B)に示す表示装置200は、トランジスタ205とトランジスタ206とが異なる層に含まれている点において、図32(A)に示す表示装置200と構成が異なる。
具体的に、図32(B)に示す表示装置200では、トランジスタ205が含まれる層210aと、トランジスタ206が含まれる層210bとを有し、層210aと層210bとは、液晶素子204と発光素子203の間の領域を有する。そして、図32(B)に示す表示装置200では、層210aが層210bよりも発光素子203側に近い。なお、少なくとも、トランジスタ205が有する半導体層と、トランジスタ206が有する半導体層とが異なる絶縁表面上に位置している場合、トランジスタ205とトランジスタ206とが異なる層に含まれていると言える。
上記構成により、トランジスタ205と、トランジスタ205に電気的に接続される各種配線とを、トランジスタ206と、トランジスタ206に電気的に接続される各種配線とを、部分的に重ねることができるため、画素のサイズを小さく抑え、表示装置200の高精細化を実現することができる。
次いで、図33(A)に、本発明の一態様に係る表示装置200の別の構成について、断面の構造を一例として示す。図33(A)に示す表示装置200は、トランジスタ205とトランジスタ206とが異なる層含まれている点において、図32(A)に示す表示装置200と構成が異なる。そして、図33(A)に示す表示装置200は、トランジスタ205が含まれる層210aが、発光素子203よりも基板201側に近い点において、図32(B)に示す表示装置200と構成が異なる。
具体的に、図33(A)に示す表示装置200では、トランジスタ205が含まれる層210aと、トランジスタ206が含まれる層210bとを有する。そして、層210aは、発光素子203と基板201との間の領域を有する。また、層210bは、液晶素子204と発光素子203の間の領域を有する。
上記構成により、トランジスタ205と、トランジスタ205に電気的に接続される各種配線とを、トランジスタ206と、トランジスタ206に電気的に接続される各種配線とを、図32(B)の場合よりもより多く重ねることができるため、画素のサイズを小さく抑え、表示装置200の高精細化を実現することができる。
次いで、図33(B)に、本発明の一態様に係る表示装置200の別の構成について、断面の構造を一例として示す。図33(B)に示す表示装置200は、トランジスタ205とトランジスタ206とが同一の層に含まれている点では、図32(A)に示す表示装置200と構成は同じである。ただし、図33(B)に示す表示装置200は、トランジスタ205とトランジスタ206とが含まれている層が、発光素子203よりも基板201側に近い点において、図32(A)に示す表示装置200と構成が異なる。
具体的に、図33(B)に示す表示装置200では、トランジスタ205とトランジスタ206とが含まれる層210を有する。そして、層210は、発光素子203と基板201との間の領域を有する。また、液晶素子204は、発光素子203よりも基板202側に近い。
上記構成により、トランジスタ205とトランジスタ206とを共通の作製工程で作製することができる。また、液晶素子204とトランジスタ206の電気的な接続を行う配線と、発光素子203とトランジスタ205の電気的な接続を行う配線とが、層210に対して同一の側に設ければよい。具体的には、液晶素子204とトランジスタ206の電気的な接続を行う配線を、トランジスタ206の半導体層上に形成でき、なおかつ、発光素子203とトランジスタ205の電気的な接続を行う配線を、トランジスタ205の半導体層上に形成することができる。よって、図32(A)に示す表示装置200の場合に比べて作製工程を簡素化することができる。
なお、図32及び図33では、2つの液晶素子204に対して1つの発光素子203が対応している断面構造を例示しているが、本発明の一態様に係る表示装置は、1つの液晶素子204に対して1つの発光素子203が対応している断面構造を有していても良いし、1つの液晶素子204に対して複数の発光素子203が対応している断面構造を有していても良い。
また、図32及び図33では、液晶素子204が有する画素電極207が、可視光を反射する機能を有する場合を例示しているが、画素電極207は可視光を透過する機能を有していても良い。この場合、バックライトやフロントライトなどの光源を表示装置200に設けても良いし、液晶素子204を用いて画像を表示する際に発光素子203を光源として用いても良い。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態6)
本実施の形態では、反射素子と発光素子とを用いた表示装置が有する、画素の構成例について説明する。なお、本実施の形態では、反射素子として液晶素子を用い、発光素子としてEL材料を用いた発光素子を用いる場合を例に挙げて、本発明の一態様に係る画素300の構成例について説明する。
図34(A)に示す画素300は、画素350と画素351とを有する。そして、画素350は液晶素子301を有し、画素351は発光素子302を有する。
具体的に、画素350は、液晶素子301と、液晶素子301に印加する電圧を制御する機能を有するトランジスタ303と、容量素子304とを有する。そして、トランジスタ303は、ゲートが配線GLに電気的に接続され、ソース又はドレインの一方が配線SLに電気的に接続され、ソース又はドレインの他方が液晶素子301の画素電極に電気的に接続されている。また、液晶素子301の共通電極は、所定の電位が供給される配線または電極に電気的に接続されている。また、容量素子304は、一方の電極が、液晶素子301の画素電極に電気的に接続され、他方の電極が、所定の電位が供給される配線または電極に電気的に接続されている。
また、具体的に、画素351は、発光素子302と、発光素子302に供給する電流を制御する機能を有するトランジスタ305と、トランジスタ305のゲートへの電位の供給を制御する機能を有するトランジスタ306と、容量素子307とを有する。そして、トランジスタ306は、ゲートが配線GEに電気的に接続され、ソース又はドレインの一方が配線DLに電気的に接続され、ソース又はドレインの他方がトランジスタ305のゲートに電気的に接続されている。トランジスタ305は、ソース又はドレインの一方が配線ALに電気的に接続され、ソース又はドレインの他方が発光素子302に電気的に接続されている。容量素子307は、一方の電極が配線ALに電気的に接続され、他方の電極がトランジスタ305のゲートに電気的に接続されている。
図34(A)に示す画素300では、液晶素子301に対応した画像信号を配線SLに供給し、発光素子302に対応した画像信号を配線DLに供給することで、液晶素子301によって表示される輝度と、発光素子302によって表示される輝度とを個別に制御することができる。
なお、図34(A)では、液晶素子301を有する画素350と、発光素子302を有する画素351とを一つずつ有する画素300の構成例を示したが、画素300が複数の画素350を有していても良いし、或いは画素300が複数の画素351を有していても良い。
図34(B)に、画素300が一の画素350と、4つの画素351を有している場合の、画素300の構成例を示す。
具体的に図34(B)に示す画素300は、液晶素子301を有する画素350と、発光素子302をそれぞれ有する画素351a乃至画素351dとを有する。
図34(B)に示す画素350の構成については、図34(A)に示す画素350の構成を参照することができる。
また、図34(B)に示す画素351a乃至画素351dは、図34(A)に示す画素351と同様に、発光素子302と、発光素子302に供給する電流を制御する機能を有するトランジスタ305と、トランジスタ305のゲートへの電位の供給を制御する機能を有するトランジスタ306と、容量素子307とをそれぞれ有する。そして、画素351a乃至画素351dがそれぞれ有する発光素子302から発せられる光が、異なる領域の波長を有することで、表示装置においてカラーの画像を表示することが可能になる。
また、図34(B)に示す画素351a乃至画素351dでは、画素351aの有するトランジスタ306のゲートと、画素351cの有するトランジスタ306のゲートとが、配線GEbに電気的に接続されている。また、画素351bの有するトランジスタ306のゲートと、画素351dの有するトランジスタ306のゲートとが、配線GEaに電気的に接続されている。
また、図34(B)に示す画素351a乃至画素351dでは、画素351aの有するトランジスタ306のソース又はドレインの一方と、画素351bの有するトランジスタ306のソース又はドレインの一方とが、配線DLaに電気的に接続されている。また、画素351cの有するトランジスタ306のソース又はドレインの一方と、画素351dの有するトランジスタ306のソース又はドレインの一方とが、配線DLbに電気的に接続されている。
また、図34(B)に示す画素351a乃至画素351dでは、全てのトランジスタ305のソース又はドレインの一方が、配線ALに電気的に接続されている。
上述したように、図34(B)に示す画素351a乃至画素351dでは、画素351aと画素351cが配線GEbを共有し、画素351bと画素351dが配線GEaを共有しているが、画素351a乃至画素351dの全てが一の配線GEを共有していても良い。この場合、画素351a乃至画素351dは、互いに異なる4つの配線DLに電気的に接続されるようにすることが望ましい。
次いで、図35(A)に、図34(A)とは異なる画素300の構成例を示す。図35(A)に示す画素300は、画素351が有するトランジスタ305がバックゲートを有する点において、図34(A)に示す画素300と構成が異なる。
具体的に、図35(A)に示す画素300では、トランジスタ305のバックゲートがゲート(フロントゲート)に電気的に接続されている。図35(A)に示す画素300は、上記構成を有することにより、トランジスタ305の閾値電圧がシフトするのを抑えることができ、トランジスタ305の信頼性を高めることができる。また、図35(A)に示す画素300は、上記構成を有することにより、トランジスタ305のサイズを小さく抑えつつ、トランジスタ305のオン電流を高めることができる。
なお、本発明の一態様に係る表示装置では、画素300が、図35(A)に示す画素350を複数有していても良いし、或いは図35(A)に示す画素351を複数有していても良い。具体的には、図34(B)に示した画素300と同様に、図35(A)に示す1つの画素350と、4つの画素351とを有していても良い。その場合、各種配線と4つの画素351との接続関係は、図34(B)に示した画素300を参照することができる。
次いで、図35(B)に、図34(A)とは異なる画素300の構成例を示す。図35(B)に示す画素300は、画素351が有するトランジスタ305がバックゲートを有する点において、図34(A)に示す画素300と構成が異なる。そして、図35(B)に示す画素300では、トランジスタ305のバックゲートがゲートではなく発光素子302に電気的に接続されている点において、図35(A)に示す画素300と構成が異なる。
図35(B)に示す画素300は、上記構成を有することにより、トランジスタ305の閾値電圧がシフトするのを抑えることができ、トランジスタ305の信頼性を高めることができる。
なお、本発明の一態様に係る表示装置では、画素300が、図35(B)に示す画素350を複数有していても良いし、或いは図35(B)に示す画素351を複数有していても良い。具体的には、図34(B)に示した画素300と同様に、図35(B)に示す1つの画素350と、4つの画素351とを有していても良い。その場合、各種配線と4つの画素351との接続関係は、図34(B)に示した画素300を参照することができる。
次いで、図36に、図34(A)とは異なる画素300の構成例を示す。図36に示す画素300は、画素350と画素351とを有し、画素351の構成が図34(A)とは異なる。
具体的に、図36に示す画素351は、発光素子302と、発光素子302に供給する電流を制御する機能を有するトランジスタ305と、トランジスタ305のゲートへの電位の供給を制御する機能を有するトランジスタ306と、発光素子302の画素電極に所定の電位を供給する機能を有するトランジスタ308と、容量素子307とを有する。また、トランジスタ305と、トランジスタ306と、トランジスタ308とは、それぞれバックゲートを有する。
そして、トランジスタ306は、ゲート(フロントゲート)が配線MLに電気的に接続され、バックゲートが配線GEに電気的に接続され、ソース又はドレインの一方が配線DLに電気的に接続され、ソース又はドレインの他方がトランジスタ305のゲート(フロントゲート)及びバックゲートに電気的に接続されている。トランジスタ305は、ソース又はドレインの一方が配線ALに電気的に接続され、ソース又はドレインの他方が発光素子302に電気的に接続されている。
トランジスタ308は、ゲート(フロントゲート)が配線MLに電気的に接続され、バックゲートが配線GEに電気的に接続され、ソース又はドレインの一方が配線MLに電気的に接続され、ソース又はドレインの他方が発光素子302に電気的に接続されている。容量素子307は、一方の電極が発光素子302に電気的に接続され、他方の電極がトランジスタ305のゲートに電気的に接続されている。
なお、図36では、液晶素子301を有する画素350と、発光素子302を有する画素351とを一つずつ有する画素300の構成例を示したが、画素300が複数の画素350を有していても良いし、或いは画素300が複数の画素351を有していても良い。
図37に、画素300が一の画素350と、4つの画素351を有している場合の、画素300の構成例を示す。
具体的に図37に示す画素300は、液晶素子301を有する画素350と、発光素子302をそれぞれ有する画素351a乃至画素351dとを有する。
図37に示す画素350の構成については、図36に示す画素350の構成を参照することができる。
また、図37に示す画素351a乃至画素351dは、図36に示す画素351と同様に、発光素子302と、発光素子302に供給する電流を制御する機能を有するトランジスタ305と、トランジスタ305のゲートへの電位の供給を制御する機能を有するトランジスタ306と、発光素子302の画素電極に所定の電位を供給する機能を有するトランジスタ308と、容量素子307とをそれぞれ有する。そして、画素351a乃至画素351dがそれぞれ有する発光素子302から発せられる光が、異なる領域の波長を有することで、表示装置においてカラーの画像を表示することが可能になる。
また、図37に示す画素351a乃至画素351dでは、画素351aの有するトランジスタ306のゲートと、画素351bの有するトランジスタ306のゲートとが、配線MLaに電気的に接続されている。また、画素351cの有するトランジスタ306のゲートと、画素351dの有するトランジスタ306のゲートとが、配線MLbに電気的に接続されている。
また、図37に示す画素351a乃至画素351dでは、画素351aの有するトランジスタ306のバックゲートと、画素351cの有するトランジスタ306のバックゲートとが、配線GEbに電気的に接続されている。また、画素351bの有するトランジスタ306のバックゲートと、画素351dの有するトランジスタ306のバックゲートとが、配線GEaに電気的に接続されている。
また、図37に示す画素351a乃至画素351dでは、画素351aの有するトランジスタ306のソース又はドレインの一方と、画素351bの有するトランジスタ306のソース又はドレインの一方とが、配線DLaに電気的に接続されている。また、画素351cの有するトランジスタ306のソース又はドレインの一方と、画素351dの有するトランジスタ306のソース又はドレインの一方とが、配線DLbに電気的に接続されている。
また、図37に示す画素351a乃至画素351dでは、画素351aの有するトランジスタ308のバックゲートと、画素351cの有するトランジスタ308のバックゲートとが、配線GEbに電気的に接続されている。また、画素351bの有するトランジスタ308のバックゲートと、画素351dの有するトランジスタ308のバックゲートとが、配線GEaに電気的に接続されている。
また、図37に示す画素351a乃至画素351dでは、画素351aの有するトランジスタ308のゲート(フロントゲート)とソース又はドレインの一方とが配線MLaに電気的に接続され、画素351bの有するトランジスタ308のゲート(フロントゲート)とソース又はドレインの一方とが、配線MLaに電気的に接続されている。また、画素351cの有するトランジスタ308のゲート(フロントゲート)とソース又はドレインの一方とが配線MLbに電気的に接続され、画素351dの有するトランジスタ308のゲート(フロントゲート)とソース又はドレインの一方とが、配線MLbに電気的に接続されている。
また、図37に示す画素351a乃至画素351dでは、全てのトランジスタ305のソース又はドレインの一方が、配線ALに電気的に接続されている。
上述したように、図37に示す画素351a乃至画素351dでは、画素351aと画素351cが配線GEbを共有し、画素351bと画素351dが配線GEaを共有しているが、画素351a乃至画素351dの全てが一の配線GEを共有していても良い。この場合、画素351a乃至画素351dは、互いに異なる4つの配線DLに電気的に接続されるようにすることが望ましい。
なお、画素350に、オフ電流が低いトランジスタを用いることで、表示画面を書き換える必要がない場合(すなわち静止画を表示する場合)、一時的に駆動回路を停止することができる(IDS駆動)。IDS駆動によって、表示装置200の消費電力を低減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態7)
本実施の形態では、図33(A)に示した表示装置200を例に挙げて、反射素子と発光素子とを用いた表示装置200の具体的な構成例について説明する。
図38に、表示装置200の断面構造の一例を示す。
図38に示す表示装置200は、基板100と基板101の間に、表示部102と、表示部103とが積層された構成を有する。具体的に、図38では、表示部102と表示部103とが接着層104により接着されている。
そして、図38では、表示部102の画素が有する発光素子302、トランジスタ305、及び容量素子307と、表示部102の駆動回路が有するトランジスタ309とを図示している。また、図38では、表示部103の画素が有する液晶素子301と、トランジスタ303と、容量素子304と、表示部103の駆動回路が有するトランジスタ310とを図示している。
トランジスタ305は、バックゲートとしての機能を有する導電層311と、導電層311上の絶縁層312と、絶縁層312上において導電層311と重なる半導体層313と、半導体層313上の絶縁層316と、絶縁層316上に位置し、ゲートとしての機能を有する導電層317と、導電層317上に位置する絶縁層318のさらに上に位置し、半導体層313と電気的に接続されている導電層314及び導電層315と、を有する。
また、導電層315は、導電層319と電気的に接続され、導電層319は導電層320に電気的に接続されている。導電層319は導電層317と同一の層に形成されており、導電層320は導電層311と同一の層に形成されている。
また、導電層311及び導電層320と同一の層に、トランジスタ306(図示せず)のバックゲートとしての機能を有する導電層321が位置している。導電層321上には絶縁層312が位置し、絶縁層312上には導電層321と重なる領域を有する半導体層322が位置する。半導体層322にはトランジスタ306(図示せず)のチャネル形成領域が含まれる。半導体層322上には絶縁層318が位置し、絶縁層318上には導電層323が位置する。導電層323は半導体層322に電気的に接続されており、導電層323はトランジスタ306(図示せず)のソースまたはドレインとしての機能を有する。
トランジスタ309は、トランジスタ305と同様の構成を有するので、詳細な説明は割愛する。
トランジスタ305、導電層323、トランジスタ309上には、絶縁層324が位置し、絶縁層324上には絶縁層325が位置する。絶縁層325上には導電層326及び導電層327が位置する。導電層326は導電層314と電気的に接続されており、導電層327は導電層323と電気的に接続されている。導電層326及び導電層327上には絶縁層328が位置し、絶縁層328上には導電層329が位置する。導電層329は導電層326に電気的に接続されており、発光素子302の画素電極としての機能を有する。
導電層327と絶縁層328と導電層329とが重なる領域が、容量素子307として機能する。
導電層329上には絶縁層330が位置し、絶縁層330上にはEL層331が位置し、EL層331上には対向電極としての機能を有する導電層332が位置する。導電層329とEL層331と導電層332とは、絶縁層330の開口部において電気的に接続されており、導電層329とEL層331と導電層332とが電気的に接続された領域が発光素子302として機能する。発光素子302は、導電層332側から破線の矢印で示す方向に光を放射する、トップエミッション構造を有する。
導電層329と導電層332とは、一方が陽極として機能し、他方が陰極として機能する。導電層329と導電層332の間に、発光素子302の閾値電圧より高い電圧を印加すると、EL層331に陽極側から正孔が注入され、陰極側から電子が注入される。注入された電子と正孔はEL層331において再結合し、EL層331に含まれる発光物質が発光する。
なお、半導体層313、322に酸化物半導体を用いる場合、表示装置の信頼性を高めるには、絶縁層318は酸素を含む絶縁材料を用いることが望ましく、絶縁層324には水又は水素などの不純物が拡散しにくい材料を用いることが望ましい。
絶縁層325または絶縁層330として有機材料を用いる場合、絶縁層325または絶縁層330が表示装置の端部に露出していると、絶縁層325または絶縁層330を介して発光素子302等に表示装置の外部から水分等の不純物が侵入する恐れがある。不純物の侵入により、発光素子302が劣化すると、表示装置の劣化につながる。そのため、図38に示すように、絶縁層325及び絶縁層330が、表示装置の端部に位置しないことが好ましい。
発光素子302は、接着層333を介して着色層334と重なる。スペーサ335は、接着層333を介して遮光層336と重なる。図38では、導電層332と遮光層336との間に隙間がある場合を示しているが、これらが接していてもよい。
着色層334は特定の波長帯域の光を透過する有色層である。例えば、赤色、緑色、青色、又は黄色の波長帯域の光を透過するカラーフィルタなどを用いることができる。
なお、本発明の一態様は、カラーフィルタ方式に限られず、塗り分け方式、色変換方式、又は量子ドット方式等を適用してもよい。
表示部103において、トランジスタ303は、バックゲートとしての機能を有する導電層340と、導電層340上の絶縁層341と、絶縁層341上において導電層340と重なる半導体層342と、半導体層342上の絶縁層343と、絶縁層343上に位置し、ゲートとしての機能を有する導電層344と、導電層344上に位置する絶縁層345のさらに上に位置し、半導体層342と電気的に接続されている導電層346及び導電層347と、を有する。
また、導電層340と同一の層に導電層348が位置する。導電層348上には絶縁層341が位置し、絶縁層341上には導電層348と重なる領域に導電層347が位置する。導電層347と絶縁層341と導電層348とが重なる領域が、容量素子304として機能する。
トランジスタ310は、トランジスタ303と同様の構成を有するので、詳細な説明は割愛する。
トランジスタ303、容量素子304、トランジスタ310上には、絶縁層360が位置し、絶縁層360上には導電層349が位置する。導電層349は導電層347と電気的に接続されており、液晶素子301の画素電極としての機能を有する。導電層349上には配向膜364が位置する。
基板101には、共通電極としての機能を有する導電層361が位置する。具体的に、図38では、基板101上に接着層362を介して絶縁層363が接着されており、絶縁層363上に導電層361が位置する。そして、導電層361上には配向膜365が位置し、配向膜364と配向膜365の間には液晶層366が位置する。
図38では、導電層349が可視光を反射する機能を有し、導電層361が可視光を透過する機能を有することで、破線の矢印で示すように基板101側から入射した光を、導電層349において反射させ、再度基板101側から放射させることができる。
可視光を透過する導電性材料としては、例えば、インジウム(In)、亜鉛(Zn)、錫(Sn)の中から選ばれた一種を含む材料を用いるとよい。具体的には、酸化インジウム、インジウム錫酸化物(ITO:Indium Tin Oxide)、インジウム亜鉛酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、酸化シリコンを含むインジウム錫酸化物(ITSO)、酸化亜鉛、ガリウムを含む酸化亜鉛などが挙げられる。なお、グラフェンを含む膜を用いることもできる。グラフェンを含む膜は、例えば膜状に形成された酸化グラフェンを含む膜を還元して形成することができる。
可視光を反射する導電性材料としては、例えば、アルミニウム、銀、またはこれらの金属材料を含む合金等が挙げられる。そのほか、金、白金、ニッケル、タングステン、クロム、モリブデン、鉄、コバルト、銅、もしくはパラジウム等の金属材料、またはこれら金属材料を含む合金を用いることができる。また、上記金属材料または合金に、ランタン、ネオジム、またはゲルマニウム等が添加されていてもよい。アルミニウムとチタンの合金、アルミニウムとニッケルの合金、アルミニウムとネオジムの合金、アルミニウム、ニッケル、及びランタンの合金(Al-Ni-La)等のアルミニウムを含む合金(アルミニウム合金)、銀と銅の合金、銀とパラジウムと銅の合金(Ag-Pd-Cu、APCとも記す)、銀とマグネシウムの合金等の銀を含む合金を用いてもよい。
なお、図38では、バックゲートを有するトップゲート型のトランジスタを用いた表示装置の構成について説明したが、本発明の一態様に係る表示装置はバックゲートを有さないトランジスタを用いていても良いし、バックゲート型のトランジスタを用いていても良い。
トランジスタに用いる半導体材料の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体(微結晶半導体、多結晶半導体、単結晶半導体、又は一部に結晶領域を有する半導体)のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化を抑制できるため好ましい。
また、トランジスタに用いる半導体材料としては、酸化物半導体を用いることができる。代表的には、インジウムを含む酸化物半導体などを適用できる。特に、トランジスタに用いる酸化物半導体は、実施の形態9で説明するCAC-OSを用いるのが好ましい。
特にシリコンよりもバンドギャップが広く、且つキャリア密度の小さい半導体材料を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。
半導体層は、例えば少なくともインジウム、亜鉛及びM(アルミニウム、チタン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、セリウム、スズ、ネオジムまたはハフニウム等の金属)を含むIn-M-Zn系酸化物で表記される膜を含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすため、それらと共に、スタビライザーを含むことが好ましい。
スタビライザーとしては、上記Mで記載の金属を含め、例えば、ガリウム、スズ、ハフニウム、アルミニウム、またはジルコニウム等がある。また、他のスタビライザーとしては、ランタノイドである、ランタン、セリウム、プラセオジム、ネオジム、サマリウム、ユウロピウム、ガドリニウム、テルビウム、ジスプロシウム、ホルミウム、エルビウム、ツリウム、イッテルビウム、ルテチウム等がある。
半導体層を構成する酸化物半導体として、例えば、In-Ga-Zn系酸化物、In-Al-Zn系酸化物、In-Sn-Zn系酸化物、In-Hf-Zn系酸化物、In-La-Zn系酸化物、In-Ce-Zn系酸化物、In-Pr-Zn系酸化物、In-Nd-Zn系酸化物、In-Sm-Zn系酸化物、In-Eu-Zn系酸化物、In-Gd-Zn系酸化物、In-Tb-Zn系酸化物、In-Dy-Zn系酸化物、In-Ho-Zn系酸化物、In-Er-Zn系酸化物、In-Tm-Zn系酸化物、In-Yb-Zn系酸化物、In-Lu-Zn系酸化物、In-Sn-Ga-Zn系酸化物、In-Hf-Ga-Zn系酸化物、In-Al-Ga-Zn系酸化物、In-Sn-Al-Zn系酸化物、In-Sn-Hf-Zn系酸化物、In-Hf-Al-Zn系酸化物を用いることができる。
なお、ここで、In-Ga-Zn系酸化物とは、InとGaとZnを主成分として有する酸化物という意味であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素が入っていてもよい。
なお、本実施の形態では、反射素子として液晶素子を用いた表示装置の構成を例示したが、反射素子として、液晶素子のほかに、シャッター方式のMEMS(Micro Electro Mechanical System)素子、光干渉方式のMEMS素子、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、電子粉流体(登録商標)方式等を適用した表示素子などを用いることができる。
また、発光素子として、例えばOLED(Organic Light Emitting Diode)、LED(Light Emitting Diode)、QLED(Quantum-dot Light Emitting Diode)などの自発光性の発光素子を用いることができる。
液晶素子としては、例えば垂直配向(VA:Vertical Alignment)モードが適用された液晶素子を用いることができる。垂直配向モードとしては、MVA(Multi-Domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、ASV(Advanced Super View)モードなどを用いることができる。
また、液晶素子には、様々なモードが適用された液晶素子を用いることができる。例えばVAモードのほかに、TN(Twisted Nematic)モード、IPS(In-Plane-Switching)モード、FFS(Fringe Field Switching)モード、ASM(Axially Symmetric aligned Micro-cell)モード、OCB(Optically Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モード等が適用された液晶素子を用いることができる。
なお、液晶素子に用いる液晶としては、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶(PDLC:Polymer Dispersed Liquid Crystal)、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、液晶材料としては、ポジ型の液晶、またはネガ型の液晶のいずれを用いてもよく、適用するモードや設計に応じて最適な液晶材料を用いればよい。
また、液晶の配向を制御するため、配向膜を設けることができる。なお、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量%以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性である。また、ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、配向処理が不要であり、視野角依存性が小さい。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示装置の不良や破損を軽減することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態8)
次いで、図39(A)に、本発明の一態様に係る表示装置200の、外観の一例を示す。図39(A)に示す表示装置200は、基板500上に画素部501と、反射素子を有する画素用の走査線駆動回路502と、発光素子を有する画素用の走査線駆動回路503と、を有する。また、IC504は反射素子を有する画素用の信号線駆動回路を有し、配線506を介して画素部501に電気的に接続されている。また、IC505は発光素子を有する画素用の信号線駆動回路を有し、配線507を介して画素部501に電気的に接続されている。
また、FPC508はIC504に電気的に接続されており、FPC509はIC505に電気的に接続されている。FPC510は配線511を介して走査線駆動回路502に電気的に接続されている。また、FPC510は配線512を介して走査線駆動回路503に電気的に接続されている。
次いで、反射素子として液晶素子を用い、発光素子として有機ELなどの発光素子を用いる場合を例に挙げて、画素部501が有する画素513における、液晶素子の表示領域のレイアウトと、発光素子の表示領域のレイアウトとを、図39(B)に示す。
具体的に図39(B)では、画素513が、液晶素子の表示領域514と、黄色に対応する発光素子の表示領域515と、緑色に対応する発光素子の表示領域516と、赤色に対応する発光素子の表示領域517と、青色に対応する発光素子の表示領域518とを有する。
なお、緑色、青色、赤色、黄色にそれぞれ対応する発光素子を用いて色再現性の良い黒を表示する際、発光素子の面積あたりに流れる電流量は、黄色に対応する発光素子が最も小さいことが求められる。図39(B)では、緑色に対応する発光素子の表示領域516と、赤色に対応する発光素子の表示領域517と、青色に対応する発光素子の表示領域518とが、ほぼ同等の面積を有し、それらに対して黄色に対応する発光素子の表示領域515の面積はやや小さいため、色再現性の良い黒を表示することが可能である。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することが可能である。
(実施の形態9)
<CAC-OSの構成>
以下では、本発明の一態様に係るトランジスタに用いることができるCAC(Cloud‐Aligned Composite)-OSの構成について説明する。
CAC-OSとは、例えば、酸化物半導体を構成する元素が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、酸化物半導体において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、酸化物半導体は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、In-Ga-Zn酸化物におけるCAC-OS(CAC-OSの中でもIn-Ga-Zn酸化物を、特にCAC-IGZOと呼称してもよい。)とは、インジウム酸化物(以下、InOX1(X1は0よりも大きい実数)とする。)、またはインジウム亜鉛酸化物(以下、InX2ZnY2OZ2(X2、Y2、およびZ2は0よりも大きい実数)とする。)と、ガリウム酸化物(以下、GaOX3(X3は0よりも大きい実数)とする。)、またはガリウム亜鉛酸化物(以下、GaX4ZnY4OZ4(X4、Y4、およびZ4は0よりも大きい実数)とする。)などと、に材料が分離することでモザイク状となり、モザイク状のInOX1、またはInX2ZnY2OZ2が、膜中に均一に分布した構成(以下、クラウド状ともいう。)である。
つまり、CAC-OSは、GaOX3が主成分である領域と、InX2ZnY2OZ2、またはInOX1が主成分である領域とが、混合している構成を有する複合酸化物半導体である。なお、本明細書において、例えば、第1の領域の元素Mに対するInの原子数比が、第2の領域の元素Mに対するInの原子数比よりも大きいことを、第1の領域は、第2の領域と比較して、Inの濃度が高いとする。
なお、IGZOは通称であり、In、Ga、Zn、およびOによる1つの化合物をいう場合がある。代表例として、InGaO3(ZnO)m1(m1は自然数)、またはIn(1+x0)Ga(1-x0)O3(ZnO)m0(-1≦x0≦1、m0は任意数)で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはCAAC(c-axis-aligned crystalline、又はc-axis-aligned a-b-plane-anchored crystal)構造を有する。なお、CAAC構造とは、複数のIGZOのナノ結晶がc軸配向を有し、かつa-b面においては配向せずに連結した結晶構造である。
一方、CAC-OSは、酸化物半導体の材料構成に関する。CAC-OSとは、In、Ga、Zn、およびOを含む材料構成において、一部にGaを主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、CAC-OSにおいて、結晶構造は副次的な要素である。
なお、CAC-OSは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Inを主成分とする膜と、Gaを主成分とする膜との2層からなる構造は、含まない。
なお、GaOX3が主成分である領域と、InX2ZnY2OZ2、またはInOX1が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、CAC-OSは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
CAC-OSは、例えば基板を加熱しない条件で、スパッタリング法により形成することができる。また、CAC-OSをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス(代表的にはアルゴン)、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を0%以上30%未満、好ましくは0%以上10%以下とすることが好ましい。
CAC-OSは、X線回折(XRD:X-ray diffraction)測定法のひとつであるOut-of-plane法によるθ/2θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、X線回折から、測定領域のa-b面方向、およびc軸方向の配向は見られないことが分かる。
またCAC-OSは、プローブ径が1nmの電子線(ナノビーム電子線ともいう。)を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、CAC-OSの結晶構造が、平面方向、および断面方向において、配向性を有さないnc(nano-crystal)構造を有することがわかる。
また例えば、In-Ga-Zn酸化物におけるCAC-OSでは、エネルギー分散型X線分光法(EDX:Energy Dispersive X-ray spectroscopy)を用いて取得したEDXマッピングにより、GaOX3が主成分である領域と、InX2ZnY2OZ2、またはInOX1が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
CAC-OSは、金属元素が均一に分布したIGZO化合物とは異なる構造であり、IGZO化合物と異なる性質を有する。つまり、CAC-OSは、GaOX3などが主成分である領域と、InX2ZnY2OZ2、またはInOX1が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、InX2ZnY2OZ2、またはInOX1が主成分である領域は、GaOX3などが主成分である領域と比較して、導電性が高い領域である。つまり、InX2ZnY2OZ2、またはInOX1が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、InX2ZnY2OZ2、またはInOX1が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度(μ)が実現できる。
一方、GaOX3などが主成分である領域は、InX2ZnY2OZ2、またはInOX1が主成分である領域と比較して、絶縁性が高い領域である。つまり、GaOX3などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、CAC-OSを半導体素子に用いた場合、GaOX3などに起因する絶縁性と、InX2ZnY2OZ2、またはInOX1に起因する導電性とが、相補的に作用することにより、高いオン電流(Ion)、および高い電界効果移動度(μ)を実現することができる。
また、CAC-OSを用いた半導体素子は、信頼性が高い。従って、CAC-OSは、ディスプレイをはじめとするさまざまな半導体装置に最適である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態10)
本実施の形態では、ハイブリッド表示装置を有する電子機器の一例について、説明する。下記の一例に示す電子機器は、実施の形態1で説明した表示ユニット110を有することができる。又は、下記の一例に示す電子機器は、表示ユニット110に加えて、タッチセンサユニット120を有することができる。特に、本明細書に開示するコントローラICを下記に例示する電子機器に備えることによって、該電子機器の消費電力を低減することができる。
なお、本発明の一態様は、ハイブリッド表示装置に限定せず、反射素子、又は発光素子のいずれか一方を有する表示素子を備える表示装置、又は該表示装置を有する電子機器であってもよい。
<タブレット型情報端末>
図40(A)は、タブレット型の情報端末5200であり、筐体5221、表示部5222、操作ボタン5223、スピーカ5224を有する。また、表示部5222に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン5223に情報端末5200を起動する電源スイッチ、情報端末5200のアプリケーションを操作するボタン、音量調整ボタン、又は表示部5222を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図40(A)に示した情報端末5200では、操作ボタン5223の数を4個示しているが、情報端末5200の有する操作ボタンの数及び配置は、これに限定されない。
また、図示していないが、図40(A)に示した情報端末5200は、マイクを有する構成であってもよい。この構成により、例えば、情報端末5200に携帯電話のような通話機能を付することができる。
また、図示していないが、図40(A)に示した情報端末5200は、カメラを有する構成であってもよい。また、図示していないが、図40(A)に示した情報端末5200は、フラッシュライト、又は照明の用途として発光装置を有する構成であってもよい。
また、図示していないが、図40(A)に示した情報端末5200は、筐体5221の内部にセンサ(力、変位、位置、速度、加速度、角速度、回転数、距離、光、液、磁気、温度、化学物質、音声、時間、硬度、電場、電流、電圧、電力、放射線、流量、湿度、傾度、振動、におい又は赤外線などを測定する機能を含むもの)を有する構成であってもよい。特に、ジャイロ、加速度センサなどの傾きを検出するセンサを有する検出装置を設けることで、図40(A)に示す情報端末5200の向き(鉛直方向に対して情報端末がどの向きに向いているか)を判断して、表示部5222の画面表示を、情報端末5200の向きに応じて自動的に切り替えるようにすることができる。
また、図示していないが、図40(A)に示した情報端末5200は、指紋、静脈、虹彩、又は声紋など生体情報を取得する装置を有する構成であってもよい。この構成を適用することによって、生体認証機能を有する情報端末5200を実現することができる。
また、情報端末5200がマイクを有することで、情報端末5200に音声解読機能を付することができる場合がある。情報端末5200に音声解読機能を設けることで、音声認識によって情報端末5200を操作する機能、更には、音声や会話を判読して会話録を作成する機能、などを情報端末5200に有することができる。これにより、例えば、会議などの議事録作成として活用することができる。
また、表示部5222として、可撓性を有する基材を用いてもよい。具体的には、表示部5222は、可撓性を有する基材上にトランジスタ、容量素子、及び表示素子などを設けた構成としてもよい。この構成を適用することによって、図40(A)に示した情報端末5200のように平らな面を有する筐体5221だけでなく、曲面を有するような筐体の電子機器を実現することができる。
また、情報端末5200は、表示部5222として可撓性を有する基材を用いて、表示部5222を自由に折りたたむことができる構造を有してもよい。このような構成を図40(B)に示す。情報端末5300は、情報端末5200と同様のタブレット型の情報端末であり、筐体5321a、筐体5321b、表示部5322、操作ボタン5323、スピーカ5324を有している。
筐体5321aと筐体5321bと、は、ヒンジ部5321cにより結合されており、ヒンジ部5321cによって、2つ折りが可能となっている。また、表示部5322は、筐体5321a、筐体5321b、及びヒンジ部5321cに設けられている。
表示部5222や表示部5322に適用できる可撓性を有する基材としては、可視光に対する透光性を有する材料として、ポリエチレンテレフタレート樹脂(PET)、ポリエチレンナフタレート樹脂(PEN)、ポリエーテルサルフォン樹脂(PES)、ポリアクリロニトリル樹脂、アクリル樹脂、ポリイミド樹脂、ポリメチルメタクリレート樹脂、ポリカーボネート樹脂、ポリアミド樹脂、ポリシクロオレフィン樹脂、ポリスチレン樹脂、ポリアミドイミド樹脂、ポリプロピレン樹脂、ポリエステル樹脂、ポリハロゲン化ビニル樹脂、アラミド樹脂、エポキシ樹脂などを用いることができる。また、これらの材料を混合または積層して用いてもよい。
情報端末5200、又は情報端末5300に本明細書に開示したコントローラICを適用することにより、IDS駆動時において、情報端末5200、又は情報端末5300の消費電力を低減することができる。
<携帯型ゲーム機>
図41(A)は携帯型ゲーム機であり、筐体5101、筐体5102、表示部5103、表示部5104、マイクロフォン5105、スピーカ5106、操作キー5107、スタイラス5108等を有する。本発明の一態様にかかるコントローラICは、携帯型ゲーム機の集積回路に用いることができる。なお、図41(A)に示した携帯型ゲーム機は、2つの表示部5103と表示部5104とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
<携帯情報端末>
図41(B)は携帯情報端末であり、第1筐体5601、第2筐体5602、第1表示部5603、第2表示部5604、接続部5605、操作キー5606等を有する。本発明の一態様にかかるコントローラICは、携帯情報端末の集積回路に用いることができる。第1表示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体5602に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部5605により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部5605により変更が可能である。第1表示部5603における映像を、接続部5605における第1筐体5601と第2筐体5602との間の角度に従って、切り替える構成としても良い。また、第1表示部5603及び第2表示部5604の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
<ノート型パーソナルコンピュータ>
図41(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402、キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様にかかる表示装置は、表示部5402に用いることができる。
<ウェアラブル端末>
図41(D)はウェアラブル端末の一種であるスマートウォッチであり、筐体5901、表示部5902、操作ボタン5903、操作子5904、バンド5905などを有する。本発明の一態様にかかるコントローラICは、スマートウォッチの集積回路に用いることができる。また、表示部5902に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン5903にスマートウォッチを起動する電源スイッチ、スマートウォッチのアプリケーションを操作するボタン、音量調整ボタン、または表示部5902を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。また、図41(D)に示したスマートウォッチでは、操作ボタン5903の数を2個示しているが、スマートウォッチの有する操作ボタンの数は、これに限定されない。また、操作子5904は、スマートウォッチの時刻合わせを行うリューズとして機能する。また、操作子5904は、時刻合わせ以外に、スマートウォッチのアプリケーションを操作する入力インターフェースとして、用いるようにしてもよい。なお、図41(D)に示したスマートウォッチでは、操作子5904を有する構成となっているが、これに限定せず、操作子5904を有さない構成であってもよい。
<ビデオカメラ>
図41(E)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部5803、操作キー5804、レンズ5805、接続部5806等を有する。本発明の一態様にかかるコントローラICは、ビデオカメラの集積回路に用いることができる。操作キー5804及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体5802に設けられている。そして、第1筐体5801と第2筐体5802とは、接続部5806により接続されており、第1筐体5801と第2筐体5802の間の角度は、接続部5806により変更が可能である。表示部5803における映像を、接続部5806における第1筐体5801と第2筐体5802との間の角度に従って切り替える構成としてもよい。
<携帯電話>
図41(F)は、情報端末の機能を有する携帯電話であり、筐体5501、表示部5502、マイク5503、スピーカ5504、操作ボタン5505を有する。また、表示部5502に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。また、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。あるいは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。また、操作ボタン5505に携帯電話を起動する電源スイッチ、携帯電話のアプリケーションを操作するボタン、音量調整ボタン、または表示部5502を点灯、あるいは消灯するスイッチなどのいずれかを備えることができる。
また、図41(F)に示した携帯電話では、操作ボタン5505の数を2個示しているが、携帯電話の有する操作ボタンの数は、これに限定されない。また、図示していないが、図41(F)に示した携帯電話は、カメラを有する構成であってもよい。また、図示していないが、図41(F)に示した携帯電話は、フラッシュライト、または照明の用途として発光装置を有する構成であってもよい。
<移動体>
上述した表示装置は、移動体である自動車の運転席周辺に適用することもできる。
例えば図42は、自動車の室内におけるフロントガラス周辺を表す図である。図42では、ダッシュボードに取り付けられた表示パネル5701、表示パネル5702、表示パネル5703の他、ピラーに取り付けられた表示パネル5704を図示している。
表示パネル5701乃至表示パネル5703は、ナビゲーション情報、スピードメーターやタコメーター、走行距離、給油量、ギア状態、エアコンの設定など、その他様々な情報を提供することができる。また、表示パネルに表示される表示項目やレイアウトなどは、ユーザの好みに合わせて適宜変更することができ、デザイン性を高めることが可能である。表示パネル5701乃至表示パネル5703は、照明装置として用いることも可能である。
表示パネル5704には、車体に設けられた撮像手段からの映像を映し出すことによって、ピラーで遮られた視界(死角)を補完することができる。すなわち、自動車の外側に設けられた撮像手段からの画像を表示することによって、死角を補い、安全性を高めることができる。また、見えない部分を補完する映像を映すことによって、より自然に違和感なく安全確認を行うことができる。表示パネル5704は、照明装置として用いることも可能である。
また、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、EL(エレクトロルミネッセンス)素子(有機物および無機物を含むEL素子、有機EL素子、無機EL素子)、LEDチップ(白色LEDチップ、赤色LEDチップ、緑色LEDチップ、青色LEDチップなど)、トランジスタ(電流に応じて発光するトランジスタ)、プラズマディスプレイパネル(PDP)、電子放出素子、カーボンナノチューブを用いた表示素子、液晶素子、電子インク、エレクトロウェッティング素子、電気泳動素子、MEMS(マイクロ・エレクトロ・メカニカル・システム)を用いた表示素子(例えば、グレーティングライトバルブ(GLV)、デジタルマイクロミラーデバイス(DMD)、DMS(デジタル・マイクロ・シャッター)、MIRASOL(登録商標)、IMOD(インターフェロメトリック・モジュレーション)素子、シャッター方式のMEMS表示素子、光干渉方式のMEMS表示素子、圧電セラミックディスプレイなど)、または、量子ドットなどの少なくとも一つを有している。これらの他にも、表示素子、表示装置、発光素子または発光装置は、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していてもよい。EL素子を用いた表示装置の一例としては、ELディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ(FED)またはSED方式平面型ディスプレイ(SED:Surface-conduction Electron-emitter Display)などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)などがある。電子インク、電子粉流体(登録商標)、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。量子ドットを各画素に用いた表示装置の一例としては、量子ドットディスプレイなどがある。なお、量子ドットは、表示素子としてではなく、バックライトの一部に設けてもよい。量子ドットを用いることにより、色純度の高い表示を行うことができる。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、SRAMなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、LEDチップを用いる場合、LEDチップの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するn型GaN半導体層などを容易に成膜することができる。さらに、その上に、結晶を有するp型GaN半導体層などを設けて、LEDチップを構成することができる。なお、グラフェンやグラファイトと、結晶を有するn型GaN半導体層との間に、AlN層を設けてもよい。なお、LEDチップが有するGaN半導体層は、MOCVDで成膜してもよい。ただし、グラフェンを設けることにより、LEDチップが有するGaN半導体層は、スパッタ法で成膜することも可能である。また、MEMS(マイクロ・エレクトロ・メカニカル・システム)を用いた表示素子においては、表示素子が封止されている空間(例えば、表示素子が配置されている素子基板と、素子基板に対向して配置されている対向基板との間)に、乾燥剤を配置してもよい。乾燥剤を配置することにより、MEMSなどが水分によって動きにくくなることや、劣化しやすくなることを防止することができる。
また、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
(本明細書等の記載に関する付記)
以上の実施の形態における各構成の説明について、以下に付記する。
<実施の形態で述べた本発明の一態様に関する付記>
各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、1つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容(一部の内容でもよい)は、その実施の形態で述べる別の内容(一部の内容でもよい)と、一つ若しくは複数の別の実施の形態で述べる内容(一部の内容でもよい)との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図(一部でもよい)は、その図の別の部分、その実施の形態において述べる別の図(一部でもよい)と、一つ若しくは複数の別の実施の形態において述べる図(一部でもよい)との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
<序数詞に関する付記>
本明細書等において、「第1」、「第2」、「第3」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第2」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第1」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
<図面を説明する記載に関する付記>
実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。構成同士の位置関係は、各構成を描写する方向に応じて適宜変化する。そのため、配置を示す語句は、明細書で説明した記載に限定されず、状況に応じて適切に言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層A上の電極B」の表現であれば、絶縁層Aの上に電極Bが直接接して形成されている必要はなく、絶縁層Aと電極Bとの間に他の構成要素を含むものを除外しない。
また本明細書等において、ブロック図では、構成要素を機能毎に分類し、互いに独立したブロックとして示している。しかしながら実際の回路等においては、構成要素を機能毎に切り分けることが難しく、一つの回路に複数の機能が係わる場合や、複数の回路にわたって一つの機能が関わる場合があり得る。そのため、ブロック図のブロックは、明細書で説明した構成要素に限定されず、状況に応じて適切に言い換えることができる。
また、図面において、大きさ、層の厚さ、又は領域は、説明の便宜上任意の大きさに示したものである。よって、必ずしもそのスケールに限定されない。なお図面は明確性を期すために模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
また、図面において、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
また、図面において、同一の要素又は同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
<言い換え可能な記載に関する付記>
本明細書等において、トランジスタの接続関係を説明する際、ソースとドレインとの一方を、「ソース又はドレインの一方」(又は第1電極、又は第1端子)と表記し、ソースとドレインとの他方を「ソース又はドレインの他方」(又は第2電極、又は第2端子)と表記している。これは、トランジスタのソースとドレインは、トランジスタの構造又は動作条件等によって変わるためである。なおトランジスタのソースとドレインの呼称については、ソース(ドレイン)端子や、ソース(ドレイン)電極等、状況に応じて適切に言い換えることができる。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場合や、第3端子、第4端子と呼ぶ場合がある。また、本明細書等に記載するトランジスタが2つ以上のゲートを有するとき(この構成をデュアルゲート構造という場合がある)、それらのゲートを第1ゲート、第2ゲートと呼ぶ場合や、フロントゲート、バックゲートと呼ぶ場合がある。特に、「フロントゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。また、「バックゲート」という語句は、単に「ゲート」という語句に互いに言い換えることができる。
トランジスタは、ゲート、ソース、及びドレインと呼ばれる3つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する端子である。ソース又はドレインとして機能する2つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の2つの端子を第1端子、第2端子と呼ぶ場合や、第3端子、第4端子と呼ぶ場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、本明細書等において、電圧と電位は、適宜言い換えることができる。電圧は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位(接地電位)とすると、電圧を電位に言い換えることができる。グラウンド電位は必ずしも0Vを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
なお本明細書等において、「膜」、「層」などの語句は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
なお本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
<語句の定義に関する付記>
以下では、上記実施の形態中で言及した語句の定義について説明する。
<<半導体について>>
本明細書において、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。
また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。
なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が0.1原子%未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にDOS(Density of States)が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第1族元素、第2族元素、第13族元素、第14族元素、第15族元素、主成分以外の遷移金属などがあり、特に、例えば、水素(水にも含まれる)、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第1族元素、第2族元素、第13族元素、第15族元素などがある。
<<トランジスタについて>>
本明細書において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネル形成領域を有しており、ソース‐ドレイン間に電流を流すことができる。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
<<スイッチについて>>
本明細書等において、スイッチとは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。
一例としては、電気的スイッチ又は機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ(例えば、バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオード、PINダイオード、ショットキーダイオード、MIM(Metal Insulator Metal)ダイオード、MIS(Metal Insulator Semiconductor)ダイオード、ダイオード接続のトランジスタなど)、又はこれらを組み合わせた論理回路などがある。
なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性(導電型)は特に限定されない。
機械的なスイッチの一例としては、デジタルマイクロミラーデバイス(DMD)のように、MEMS(マイクロ・エレクトロ・メカニカル・システム)技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
<<接続について>>
本明細書等において、XとYとが接続されている、と記載する場合は、XとYとが電気的に接続されている場合と、XとYとが機能的に接続されている場合と、XとYとが直接接続されている場合とを含むものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも含むものとする。
ここで使用するX、Yなどは、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
XとYとが電気的に接続されている場合の一例としては、XとYとの電気的な接続を可能とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など)が、XとYとの間に1個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態(オン状態)、又は、非導通状態(オフ状態)になり、電流を流すか流さないかを制御する機能を有している。
XとYとが機能的に接続されている場合の一例としては、XとYとの機能的な接続を可能とする回路(例えば、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、切り替え回路、増幅回路(信号振幅又は電流量などを大きく出来る回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制御回路など)が、XとYとの間に1個以上接続されることが可能である。なお、一例として、XとYとの間に別の回路を挟んでいても、Xから出力された信号がYへ伝達される場合は、XとYとは機能的に接続されているものとする。
なお、XとYとが電気的に接続されている、と明示的に記載する場合は、XとYとが電気的に接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟んで接続されている場合)と、XとYとが機能的に接続されている場合(つまり、XとYとの間に別の回路を挟んで機能的に接続されている場合)と、XとYとが直接接続されている場合(つまり、XとYとの間に別の素子又は別の回路を挟まずに接続されている場合)とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現することが出来る。
例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース(又は第1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている」と表現することができる。又は、「Xは、トランジスタのソース(又は第1の端子など)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、1つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
<<平行、垂直について>>
本明細書において、「平行」とは、二つの直線が-10°以上10°以下の角度で配置されている状態をいう。したがって、-5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が-30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
<<三方晶、菱面体晶について>>
本明細書において、結晶が三方晶又は菱面体晶である場合、六方晶系として表す。