以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる形態で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。また、以下に示される複数の実施の形態は、適宜組み合わせることが可能である。
なお、本明細書に添付した図面では、構成要素を機能ごとに分類し、互いに独立したブロックとしてブロック図を示しているが、実際の構成要素は機能ごとに完全に切り分けることが難しく、一つの構成要素が複数の機能に係わることもあり得る。
また、図面等において、大きさ、層の厚さ、領域等は、明瞭化のため誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。
また、図面等において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
また、本明細書等において、「上」や「下」などの配置を示す用語は、構成要素の位置関係が、「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において、「平行」とは、二つの直線が-10°以上10°以下の角度で配置されている状態をいう。したがって、-5°以上5°以下の場合も含まれる。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。
また、本明細書等において、「第1」、「第2」、「第3」などの序数詞は、構成要素の混同を避けるために付したものであり、数的に限定するものではない。
また、本明細書等において、「電気的に接続」とは、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタなどのスイッチング素子、抵抗素子、インダクタ、容量素子、その他の各種機能を有する素子などが含まれる。
また、本明細書等において、「電圧」とは、ある電位と基準の電位(例えば、グラウンド電位)との電位差のことを示す場合が多い。よって、電圧と電位差とは言い換えることができる。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む、少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域、またはドレイン電極)とソース(ソース端子、ソース領域、またはソース電極)の間にチャネル領域を有しており、チャネル領域を介して、ソースとドレインとの間に電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
また、本明細書等において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態(非導通状態、遮断状態、ともいう)にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジスタでは、ソースに対するゲートの電圧Vgsがしきい値電圧Vthよりも低い状態、pチャネル型トランジスタでは、ソースに対するゲートの電圧Vgsがしきい値電圧Vthよりも高い状態をいう。つまり、nチャネル型のトランジスタのオフ電流とは、ソースに対するゲートの電圧Vgsがしきい値電圧Vthよりも低いときのドレイン電流、という場合がある。
上記オフ電流の説明において、ドレインをソースと読み替えてもよい。つまり、オフ電流は、トランジスタがオフ状態にあるときのソース電流をいう場合がある。
また、本明細書等では、オフ電流と同じ意味で、リーク電流と記載する場合がある。また、本明細書等において、オフ電流とは、トランジスタがオフ状態にあるときに、ソースとドレインの間に流れる電流を指す場合がある。
また、本明細書等において、金属酸化物(metal oxide)とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体(透明酸化物導電体を含む)、酸化物半導体(Oxide Semiconductorまたは単にOSともいう)などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも1つを有する場合、当該金属酸化物を、金属酸化物半導体(metal oxide semiconductor)、略してOSと呼ぶことができる。また、OSトランジスタ、またはOS FETと記載する場合においては、金属酸化物または酸化物半導体を有するトランジスタと換言することができる。
(実施の形態1)
本実施の形態では、アプリケーションプロセッサと、表示装置と、を有する表示システムについて説明する。
<表示システム>
図1は、表示システムの構成例を示すブロック図である。表示システム100は、アプリケーションプロセッサ90、表示装置80、を有する。また、表示装置80は、表示ユニット60、タッチセンサユニット70、およびコントローラIC75、を有する。
アプリケーションプロセッサ90は、演算処理を行うことができるプロセッサとしての機能を有し、例えば、演算回路、制御回路、メモリ回路、各種インターフェース等を有する構成とすることができる。プロセッサは、種々のプログラムからの命令を解釈し実行することで、各種のデータ処理やプログラム制御を行う。プロセッサにより実行されるプログラムは、プロセッサが有するメモリ領域に格納されていてもよいし、別途設けられる記憶装置に格納されていてもよい。
例えば、アプリケーションプロセッサ90に、CPU(Central Processing Unit)等を用いることができる。アプリケーションプロセッサ90は、CPUに加えて、DSP(Digital Signal Processor)やGPU(Graphics Processing Unit)等を併用してもよい。なお、アプリケーションプロセッサ90は、表示システム100を有する電子機器のアプリケーションプロセッサと兼ねることができる。
アプリケーションプロセッサ90は、コントローラIC75に、画像データおよび制御信号等を供給する。コントローラIC75は、アプリケーションプロセッサ90に、例えば、タッチセンサユニット70が検出したタッチの有無、タッチ位置などの情報を供給する。
なお、図示していないが、アプリケーションプロセッサ90は、人工ニューラルネットワーク(Artificial Neural Network:ANN。以下、ニューラルネットワークと略記する)を有する構成とすることができる。ニューラルネットワークは、ニューロンとシナプスで構成する神経網を模した回路構成のことである。ニューラルネットワークの利用方法例については後述し、ニューラルネットワークの構成例については実施の形態4にて説明する。
<表示ユニット>
表示ユニット60は、画素アレイ61、ゲートドライバ62、ゲートドライバ63、およびソースドライバIC64を有する。
画素アレイ61は、複数の画素10を有し、それぞれの画素10はトランジスタを用いて駆動されるアクティブ型の素子である。また、画素アレイ61は、表示ユニット60の表示領域を形成し、画像を表示する機能を有する。画素アレイ61のより具体的な構成例については、実施の形態2および実施の形態3にて説明する。
ゲートドライバ62およびゲートドライバ63(以下、「ゲートドライバ62、63」と表記する)は、画素10を選択するためのゲート線を駆動する機能を有する。ゲートドライバ62、63は、どちらか一方のみでもよい。なお、図1の例では、ゲートドライバ62、63は、画素アレイ61と共に同一基板上に設けられる例を示しているが、ゲートドライバ62、63を専用ICとすることもできる。
ソースドライバIC64は、画素10に画像データのデータ信号を供給するソース線を駆動する機能を有する。ソースドライバIC64の数は、ソースドライバIC64の出力端子数と画素アレイ61の画素数に応じて決定される。
ここでは、ソースドライバIC64の実装方式をCOG(Chip on Glass)方式としているが、実装方式に特段の制約はなく、COF(Chip on Flexible)方式、TAB(Tape Automated Bonding)方式などでもよい。後述するタッチセンサユニット70のICの実装方式についても同様である。
なお、画像データのデータ信号とは、ゲートドライバ62、63によって選択された画素10に対応する画像データであり、画素10が有する表示素子の特性に合わせて電位等を調整された信号である。また、画素10が有する表示素子には、自ら発光するもの、光が透過する割合を変化させるもの、光が反射する割合を変化させるもの等があり、画素10が有する表示素子によって明るさ、色を表現する方法が異なる。
画素10に適用できる表示素子としては、例えば、透過型の液晶素子、反射型の液晶素子などが挙げられ、また、有機EL、QLED(Quantum-dot Light Emitting Diode)、LED(Light Emitting Diode)、半導体レーザなどの発光型の表示素子が挙げられる。その他にも、半透過型の液晶素子、シャッター方式のMEMS(Micro Electro Mechanical Systems)素子、光干渉方式のMEMS素子や、マイクロカプセル方式、電気泳動方式、エレクトロウェッティング方式、電子粉流体(登録商標)方式等を使用した表示素子などが挙げられる。
なお、画素10に使用されるトランジスタとして、OSトランジスタを適用することができる。OSトランジスタは、Siトランジスタに比べてオフ電流が低い特徴を有する。
OSトランジスタは、チャネル形成領域に金属酸化物を有することが好ましい。また、OSトランジスタに適用される金属酸化物は、インジウム(In)および亜鉛(Zn)の少なくとも一方を含む酸化物であることが好ましい。
このような酸化物としては、In-M-Zn酸化物、In-M酸化物、Zn-M酸化物、In-Zn酸化物(元素Mは、例えば、アルミニウム(Al)、ガリウム(Ga)、イットリウム(Y)、スズ(Sn)、ホウ素(B)、シリコン(Si)、チタン(Ti)、鉄(Fe)、ニッケル(Ni)、ゲルマニウム(Ge)、ジルコニウム(Zr)、モリブデン(Mo)、ランタン(La)、セリウム(Ce)、ネオジム(Nd)、バナジウム(V)、ベリリウム(Be)、ハフニウム(Hf)、タンタル(Ta)、またはタングステン(W)など)が代表的である。
OSトランジスタは、チャネル幅1μmあたりのオフ電流を1yA/μm(y;ヨクト、10-24)以上1zA/μm(z;ゼプト、10-21)以下程度に低くすることができる。
また、OSトランジスタには、CAC(Cloud-Aligned Composite)-OSを用いることが好ましい。CAC-OSの詳細については、実施の形態6で説明する。
もしくは、画素10に使用されるトランジスタとして、オフ電流が低ければOSトランジスタを適用しないことができる。例えば、バンドギャップが大きい半導体を用いたトランジスタを適用してもよい。バンドギャップが大きい半導体とは、バンドギャップが2.2eV以上の半導体を指す場合がある。例えば、炭化ケイ素、窒化ガリウム、ダイヤモンドなどが挙げられる。
画素10に、オフ電流が低いトランジスタを用いることで、表示ユニット60が表示画像を書き換える必要がない場合、一時的にゲートドライバ62、63、およびソースドライバIC64を、停止することができる(上述した、IDS駆動)。IDS駆動によって、表示ユニット60の消費電力を低減することができる。
<タッチセンサユニット>
図1に示す、タッチセンサユニット70は、センサアレイ71、および周辺回路72を有する。周辺回路72は、タッチセンサドライバ(以下、TSドライバという)73、センス回路74を有する。周辺回路72は専用ICで構成することができる。
センサアレイ71は、タッチセンサユニット70がタッチを検出できる領域を形成し、表示装置80の使用者は、この領域に指やスタイラス等を用いて入力を行う。センサアレイ71は、画素アレイ61と重なる領域に配置され、表示装置80は、表示ユニット60の表示領域において画像の表示を行うとともに、使用者が、表示領域のどの位置を指し示したかを情報として得ることができる。
図2は、タッチセンサユニット70の構成例を示す図である。ここでは、タッチセンサユニット70が投影型静電容量方式(相互容量方式)のタッチセンサユニットである例を示すが、投影型静電容量方式以外に、表面型静電容量方式、抵抗膜方式、超音波表面弾性波方式、光学方式、電磁誘導方式など、任意の検出方式のタッチセンサユニット70を利用することができる。
センサアレイ71は、m本(mは1以上の整数)の配線DRL、n本(nは1以上の整数)の配線SNLを有する。配線DRLはドライブ線であり、配線SNLはセンス線である。ここでは、第α(αは1以上m以下の整数)番の配線DRLを配線DRL<α>と呼び、第β(βは1以上n以下の整数)番の配線SNLを配線SNL<β>と呼ぶこととする。容量CTαβは、配線DRL<α>と配線SNL<β>との間に形成される容量である。
m本の配線DRLは、TSドライバ73に電気的に接続されている。TSドライバ73は配線DRLを駆動する機能を有する。n本の配線SNLはセンス回路74に電気的に接続されている。センス回路74は、配線SNLの信号を検出する機能を有する。TSドライバ73によって配線DRL<α>が駆動されているときの配線SNL<β>の信号は、容量CTαβの容量値の変化量の情報をもつ。n本の配線SNLの信号を解析することで、タッチの有無、タッチ位置などの情報を得ることができる。
<コントローラIC>
図3は、コントローラIC75の構成例を示すブロック図である。コントローラIC75は、インターフェース150、フレームメモリ151、デコーダ152、センサコントローラ153、コントローラ154、クロック生成回路155、画像処理部160、メモリ170、タイミングコントローラ173、レジスタ175、およびタッチセンサコントローラ184を有する。
コントローラIC75とアプリケーションプロセッサ90との通信は、インターフェース150を介して行われる。アプリケーションプロセッサ90からは、画像データ、各種制御信号等がコントローラIC75に送られる。また、コントローラIC75からは、タッチセンサコントローラ184が取得したタッチ位置などの情報が、アプリケーションプロセッサ90に送られる。なお、コントローラIC75が有するそれぞれの回路は、アプリケーションプロセッサ90の規格、表示ユニット60、およびタッチセンサユニット70の仕様等によって、適宜取捨される。
フレームメモリ151は、コントローラIC75に入力された画像データを保存するためのメモリである。アプリケーションプロセッサ90から圧縮された画像データが送られる場合、フレームメモリ151は、圧縮された画像データを格納することが可能である。デコーダ152は、圧縮された画像データを伸長するための回路である。画像データを伸長する必要がない場合、デコーダ152は処理を行わない。または、デコーダ152を、フレームメモリ151とインターフェース150との間に、配置することもできる。
画像処理部160は、画像データに対して各種画像処理を行う機能を有する。例えば、画像処理部160は、ガンマ補正回路161、調光回路162、調色回路163、EL補正回路164を有する。
EL補正回路164は、ソースドライバIC64に画素10を流れる電流を検出する電流検出回路を備えている場合、設けられる。EL補正回路164は、ソースドライバIC64の電流検出回路から送信される信号に基づいて、画素10の輝度を調節する機能をもつ。
画像処理部160で処理された画像データは、メモリ170を経て、表示ユニット60が有するソースドライバIC64に出力される。メモリ170は、画像データを一時的に格納するためのメモリである。ソースドライバIC64は、入力された画像データを処理し、画素アレイ61のソース線に書き込む機能を有する。
タイミングコントローラ173は、タッチセンサコントローラ184、表示ユニット60のソースドライバIC64およびゲートドライバ62、63で使用するタイミング信号を生成する機能を有する。
タッチセンサコントローラ184は、タッチセンサユニット70のTSドライバ73、センス回路74を制御する機能をもつ。センス回路74で読み出されたタッチ情報を含む信号は、タッチセンサコントローラ184で処理され、インターフェース150を介して、アプリケーションプロセッサ90に送出される。アプリケーションプロセッサ90は、タッチ情報を反映した画像データを生成し、コントローラIC75に送出する。なお、コントローラIC75で、画像データにタッチ情報を反映する構成も可能である。
クロック生成回路155は、コントローラIC75で使用されるクロック信号を生成する機能を有する。コントローラ154は、インターフェース150を介してアプリケーションプロセッサ90から送られる各種制御信号を処理し、コントローラIC75内の各種回路を制御する機能を有する。
また、コントローラ154は、コントローラIC75内の各種回路への電源供給を制御する機能を有する。コントローラ154が、コントローラIC75内の使われていない回路への電源供給を一時的に遮断することで、コントローラICはパワーゲーティングを行う。なお、図3では、主な信号の流れを示しており、クロック供給線や電源供給線等は省略している。
レジスタ175は、コントローラIC75の動作に用いられるデータを格納する。レジスタ175が格納するデータには、画像処理部160が補正処理を行うために使用するパラメータ、タイミングコントローラ173が各種タイミング信号の波形生成に用いるパラメータなどがある。レジスタ175は、複数のレジスタで構成されるスキャンチェーンレジスタを備える。
センサコントローラ153には、光センサ143が電気的に接続されている。光センサ143は、光145を検知し、検知信号を生成する。センサコントローラ153は、検知信号を基に、制御信号を生成する。センサコントローラ153で生成される制御信号は、例えば、コントローラ154に出力される。
光センサ143およびセンサコントローラ153を用いて測定した光145の明るさに応じて、画像処理部160は、画素10の輝度を調整することができる。つまり、光145の明るさが暗い環境においては、画素10の輝度を低くすることで、まぶしさを減少し、消費電力を低減することができる。また、光145の明るさが明るい環境においては、画素10の輝度を高くすることで、視認性に優れた表示品質を得ることができる。これらの調整は、使用者の設定した輝度を中心に行ってもよい。ここでは、当該調整を調光、あるいは調光処理と呼ぶ。また、当該処理を実行する回路を調光回路と呼ぶ。
また、光センサ143およびセンサコントローラ153に、光145の色調を測定する機能を追加し、色調を補正することができる。例えば、夕暮れ時の赤みがかった環境においては、表示装置80の使用者の目は色順応をおこし、赤みがかった色を白と感じるようになる。この場合、表示装置80の表示は青白く見えてしまうため、表示装置80のR(赤)成分を強調することで、色調を補正することができる。ここでは、当該補正を調色、あるいは調色処理と呼ぶ。また、当該処理を実行する回路を調色回路と呼ぶ。
調光処理および調色処理は、表示ユニット60の表示領域にバックライトを有する場合、バックライトに対して行ってもよい。
画像処理部160は、表示ユニット60の仕様によって、RGB-RGBW変換回路など、他の処理回路を有していてもよい。RGB-RGBW変換回路とは、RGB(赤、緑、青)画像データを、RGBW(赤、緑、青、白)画像データに変換する回路である。すなわち、画素アレイ61がRGBW4色の画素を有する場合、画像データ内のW(白)成分を、W(白)画素を用いて表示することで、消費電力を低減することができる。なお、表示ユニット60がRGBYの4色の画素を有する場合、例えば、RGB-RGBY(赤、緑、青、黄)変換回路を用いることができる。
<パラメータ>
ガンマ補正、調光、調色などの画像補正処理は、入力の画像データXに対して出力の補正データYを作成する処理に相当する。画像処理部160が使用するパラメータは、画像データXを、補正データYに変換するためのパラメータである。
パラメータの設定方式には、テーブル方式、関数近似方式がある。図4(A)に示すテーブル方式では、画像データXnに対して、補正データYnをパラメータとしてテーブルに格納される。テーブル方式では、当該テーブルに対応するパラメータを格納するレジスタを多数必要とするが、補正の自由度が高い。一方、あらかじめ経験的に画像データXに対する補正データYを決められる場合には、図4(B)のように、関数近似方式を採用する構成が有効である。a1、a2、b2等がパラメータである。ここで、区間毎に線形近似する方法を示しているが、非線形関数で近似する方法も可能である。関数近似方式では、補正の自由度は低いが、関数を定義するパラメータを格納するレジスタが少なくて済む。
タイミングコントローラ173が使用するパラメータは、例えば、図4(C)に示すように、タイミングコントローラ173の生成信号が、基準信号に対して“L”(または“H”)となるタイミングを示すものである。パラメータRa(またはRb)は、基準信号に対して“L”(または“H”)となるタイミングが、クロック何周期分であるかを示している。
上記、補正のためのパラメータは、レジスタ175に格納することができる。また、上記以外にレジスタ175に格納できるパラメータとしては、EL補正回路164のデータ、使用者が設定した表示装置80の輝度、色調、省エネルギー設定(表示を暗くする、または表示を消す、までの時間)、タッチセンサコントローラ184の感度などがある。
<パワーゲーティング>
コントローラ154は、アプリケーションプロセッサ90から供給される画像データに変化がない場合、コントローラIC75内の一部回路をパワーゲーティングすることができる。具体的には、例えば、領域190内の回路(フレームメモリ151、デコーダ152、画像処理部160、メモリ170、タイミングコントローラ173、レジスタ175)をパワーゲーティングすることができる。
コントローラIC75はフレームメモリ151を有するため、画像データに変化がない場合、アプリケーションプロセッサ90は、コントローラIC75に画像データを供給する必要はない。または、アプリケーションプロセッサ90から画像データに変化がないことを示す制御信号をコントローラIC75に送信する構成としてもよい。新たな画像データが供給されなくなった場合、または、画像データに変化がないことを示す制御信号をコントローラ154で検出した場合等に、コントローラIC75はパワーゲーティングすることができる。
領域190内の回路は、画像データに関する回路と、表示ユニット60を駆動するための回路であるため、画像データに変化がない場合、一時的に領域190内の回路を停止することができる。なお、画像データに変化がない場合でも、画素10に使用されるトランジスタがデータを保持できる時間(IDS駆動が可能な時間)を考慮してもよい。例えば、コントローラ154にタイマ機能を組み込むことで、タイマで測定した時間に基づいて、領域190内の回路への電源供給を再開するタイミングを決定してもよい。
例えば、コントローラ154はタイマ機能を組み込むことで、タイマで測定した時間に基づいて、領域190内の回路へ電源供給を再開するタイミングを決定してもよい。なお、フレームメモリ151もしくはメモリ170に画像データを保存しておき、当該画像データを反転駆動時に表示ユニット60に供給する画像データとする構成が可能である。このような構成とすることで、アプリケーションプロセッサ90から画像データを送信することなく反転駆動が実行できる。したがって、アプリケーションプロセッサ90からのデータ送信量を低減でき、表示システム100の消費電力を低減することができる。
なお、コントローラICのパワーゲーティングを行うためには、レジスタ175において、電源供給が遮断された状態でもデータが消失しない不揮発性レジスタへ、データを格納(セーブ)する準備動作が必要である。この準備動作を、画像データに変化がなくなる前に行うことが、パワーゲーティングの時間を長く確保でき、好ましい。
以下、フレームメモリ151、レジスタ175の具体的な回路構成を説明する。なお、パワーゲーティングすることができる回路として説明した領域190内の回路は、この限りではない。コントローラIC75の構成、アプリケーションプロセッサ90の規格、表示装置80の仕様等によって、様々な組み合わせが考えられる。
<フレームメモリ151>
図5(A)に、フレームメモリ151の構成例を示す。フレームメモリ151は、制御部202、セルアレイ203、周辺回路208を有する。周辺回路208は、センスアンプ回路204、ドライバ205、メインアンプ206、入出力回路207を有する。
制御部202は、フレームメモリ151を制御する機能を有する。例えば、制御部202は、ドライバ205、メインアンプ206、および入出力回路207を制御する。
ドライバ205には、複数の配線WL、CSELが電気的に接続されている。ドライバ205は、複数の配線WL、CSELに出力する信号を生成する。
セルアレイ203は、複数のメモリセル209を有する。メモリセル209は、配線WL、LBL(またはLBLB)、BGLに、電気的に接続されている。配線WLはワード線であり、配線LBL、LBLBは、ローカルビット線である。図5(A)の例では、セルアレイ203の構成は、折り返しビット線方式であるが、開放ビット線方式とすることもできる。
図5(B)に、メモリセル209の構成例を示す。メモリセル209は、トランジスタNW1、容量素子CS1を有する。メモリセル209は、DRAM(ダイナミック・ランダム・アクセス・メモリ)のメモリセルと同様の回路構成を有する。ここでは、トランジスタNW1はバックゲートをもつトランジスタである。トランジスタNW1のバックゲートは、配線BGLに電気的に接続されている。配線BGLには、電圧Vbg_w1が入力される。
トランジスタNW1は、OSトランジスタである。OSトランジスタはオフ電流が極めて小さいため、OSトランジスタでメモリセル209を構成することで、容量素子CS1から電荷がリークすることを抑えられるため、フレームメモリ151のリフレッシュ動作の頻度を低減できる。また、電源供給が遮断されても、フレームメモリ151は長時間画像データを保持することが可能である。また、電圧Vbg_w1を負電圧にすることで、トランジスタNW1の閾値電圧を正電位側にシフトさせることができ、メモリセル209の保持時間を長くすることができる。
ここでいう、オフ電流とは、トランジスタがオフ状態のときにソースとドレインとの間に流れる電流をいう。トランジスタがnチャネル型である場合、例えば、しきい値電圧が0V乃至2V程度であれば、ソースに対するゲートの電圧が負の電圧であるときの、ソースとドレインとの間に流れる電流をオフ電流と呼ぶことができる。
また、オフ電流が極めて小さいとは、例えば、チャネル幅1μmあたりのオフ電流が100zA(z;ゼプト、10-21)以下であることをいう。オフ電流は小さいほど好ましいため、この規格化されたオフ電流が10zA/μm以下、あるいは1zA/μm以下であることが好ましく、10yA/μm(y;ヨクト、10-24)以下であることがより好ましい。
セルアレイ203が有する複数のメモリセル209の、トランジスタNW1はOSトランジスタであるため、その他の回路のトランジスタは、例えば、シリコンウエハに作製されるSiトランジスタとすることができる。これにより、セルアレイ203をセンスアンプ回路204に積層して設けることができる。よって、フレームメモリ151の回路面積を縮小でき、コントローラIC75の小型化につながる。ただし、本発明の一態様の構成は、これに限定されない。例えば、セルアレイ203、及びその他の回路(代表的には、制御部202、周辺回路208など)の双方をOSトランジスタにより形成する構成としてもよい。当該構成とすることで、単極性の回路構成とすることができるため、製造コストを低減することができる。また、OSトランジスタのみの回路構成とすることで、Siトランジスタよりも絶縁破壊耐性が高められるため、信頼性の高い半導体装置を提供することができる。
セルアレイ203は、センスアンプ回路204に積層して設けられている。センスアンプ回路204は、複数のセンスアンプSAを有する。センスアンプSAは隣接する配線LBL、LBLB(ローカルビット線対)、配線GBL、GBLB(グローバルビット線対)、複数の配線CSELに電気的に接続されている。センスアンプSAは、配線LBLと配線LBLBとの電位差を増幅する機能を有する。
センスアンプ回路204には、4本の配線LBLに対して1本の配線GBLが設けられ、4本の配線LBLBに対して1本の配線GBLBが設けられているが、センスアンプ回路204の構成は、図5(A)の構成例に限定されない。
メインアンプ206は、センスアンプ回路204および入出力回路207に接続されている。メインアンプ206は、配線GBLと配線GBLBの電位差を増幅する機能を有する。メインアンプ206は省略することができる。
入出力回路207は、書き込みデータに対応する電位を配線GBLと配線GBLB、またはメインアンプ206に出力する機能、配線GBLと配線GBLBの電位、またはメインアンプ206の出力電位を読み出し、データとして外部に出力する機能を有する。配線CSELの信号によって、データを読み出すセンスアンプSA、およびデータを書き込むセンスアンプSAを選択することができる。よって、入出力回路207は、マルチプレクサなどの選択回路が不要であるため、回路構成を簡単化でき、占有面積を縮小することができる。
<レジスタ175>
図6は、レジスタ175の構成例を示すブロック図である。レジスタ175は、スキャンチェーンレジスタ部175A、およびレジスタ部175Bを有する。スキャンチェーンレジスタ部175Aは、複数のレジスタ230を有する。複数のレジスタ230によって、スキャンチェーンレジスタが構成されている。レジスタ部175Bは、複数の揮発性レジスタ231を有する。
レジスタ230は、電源供給が遮断された状態でもデータが消失しない不揮発性レジスタである。レジスタ230を不揮発化するため、ここでは、レジスタ230は、OSトランジスタを用いた保持回路を備えている。
他方、揮発性レジスタ231は揮発性である。揮発性レジスタ231の回路構成には特段の制約はなく、データを記憶することが可能な回路であればよく、ラッチ回路、フリップフロップ回路などで構成すればよい。画像処理部160、およびタイミングコントローラ173は、レジスタ部175Bにアクセスし、対応する揮発性レジスタ231からデータを取り込む。あるいは、画像処理部160、およびタイミングコントローラ173は、レジスタ部175Bから供給されるデータにしたがって、処理内容が制御される。
レジスタ175に格納しているデータを更新する場合、まず、スキャンチェーンレジスタ部175Aのデータを変更する。スキャンチェーンレジスタ部175Aの各レジスタ230のデータを書き換えた後、スキャンチェーンレジスタ部175Aの各レジスタ230のデータを、レジスタ部175Bの各揮発性レジスタ231に一括してロードする。
これにより、画像処理部160、およびタイミングコントローラ173等は、一括して更新されたデータを使用して、各種処理を行うことができる。データの更新に同時性が保たれるため、コントローラIC75の安定した動作を実現できる。スキャンチェーンレジスタ部175Aとレジスタ部175Bとを備えることで、画像処理部160、およびタイミングコントローラ173が動作中でも、スキャンチェーンレジスタ部175Aのデータを更新することができる。
コントローラIC75のパワーゲーティング実行時には、レジスタ230において、保持回路にデータを格納(セーブ)してから電源供給を遮断する。電源復帰後、レジスタ230のデータを揮発性レジスタ231に復帰(ロード)して通常動作を再開する。なお、レジスタ230に格納されているデータと揮発性レジスタ231に格納されているデータとが整合しない場合は、揮発性レジスタ231のデータをレジスタ230にセーブした後、あらためて、レジスタ230の保持回路にデータを格納する構成が好ましい。データが整合しない場合としては、スキャンチェーンレジスタ部175Aに更新データを挿入中などが挙げられる。
図7に、レジスタ230、揮発性レジスタ231の回路構成例を示す。図7には、スキャンチェーンレジスタ部175Aの2段分のレジスタ230と、これらレジスタ230に対応する2個の揮発性レジスタ231を示している。レジスタ230は、信号Scan Inが入力され、信号Scan Outを出力する。
レジスタ230は、保持回路17、セレクタ18、フリップフロップ回路19を有する。セレクタ18とフリップフロップ回路19とでスキャンフリップフロップ回路が構成されている。セレクタ18には、信号SAVE1が入力される。
保持回路17には、信号SAVE2、LOAD2が入力される。保持回路17は、トランジスタT1乃至T6、容量素子C4、C6を有する。トランジスタT1、T2はOSトランジスタである。トランジスタT1、T2を、メモリセル209のトランジスタNW1(図5(B)参照)と同様に、バックゲート付きのOSトランジスタとしてもよい。
トランジスタT1、T3、T4および容量素子C4により、3トランジスタ型のゲインセルが構成される。同様に、トランジスタT2、T5、T6および容量素子C6により、3トランジスタ型のゲインセルが構成される。2個のゲインセルによって、フリップフロップ回路19が保持する相補データを記憶する。トランジスタT1、T2がOSトランジスタであるので、保持回路17は、電源供給が遮断された状態でも長時間データを保持することが可能である。レジスタ230において、トランジスタT1、T2以外のトランジスタはSiトランジスタで構成すればよい。
保持回路17は、信号SAVE2に従い、フリップフロップ回路19が保持する相補データを格納し、信号LOAD2に従い、保持しているデータをフリップフロップ回路19にロードする。
フリップフロップ回路19の入力端子には、セレクタ18の出力端子が電気的に接続され、データ出力端子には、揮発性レジスタ231の入力端子が電気的に接続されている。フリップフロップ回路19は、インバータ20乃至25、アナログスイッチ27、28を有する。アナログスイッチ27、28のオンオフは、スキャンクロック(図7では、Scan Clockと表記)信号によって制御される。フリップフロップ回路19は、図7の回路構成に限定されず、様々なフリップフロップ回路19を適用することができる。
セレクタ18の2個の入力端子の一方には、揮発性レジスタ231の出力端子が電気的に接続され、他方には、前段のフリップフロップ回路19の出力端子が電気的に接続されている。なお、スキャンチェーンレジスタ部175Aの初段のセレクタ18の入力端子は、レジスタ175の外部からデータが入力される。
揮発性レジスタ231は、インバータ31乃至33、クロックドインバータ34、アナログスイッチ35、バッファ36を有する。揮発性レジスタ231は信号LOAD1に基づいて、フリップフロップ回路19のデータをロードする。揮発性レジスタ231のトランジスタはSiトランジスタで構成すればよい。
<アプリケーションプロセッサ>
アプリケーションプロセッサ90は、コントローラIC75に供給する画像データ、およびタッチセンサユニット70が検出するタッチ情報等をモニタすることで、表示システム100を有する電子機器で動作しているアプリケーションに関する情報を得ることができる。
例えば、表示システム100を有する電子機器がゲームとして使用されている場合、もしくは、表示システム100を有する電子機器においてTV放送、ビデオ動画などが表示されている場合(以下、分類1のアプリケーションという)、画像データは常に更新され、アプリケーションプロセッサ90は高い頻度で画像データを供給する必要がある。
例えば、表示システム100を有する電子機器が電子書籍の閲覧、写真閲覧などに使用されている場合(以下、分類2のアプリケーションという)、タッチセンサユニット70が検出するタッチ情報は、画像のスクロールやページ送りに使われるフリックや、画像の拡大、縮小に使われるピンチイン、ピンチアウトの操作が多くなる。また、フリックやピンチイン、ピンチアウトの操作の後、画像データが更新され、アプリケーションプロセッサ90は画像データを供給する。タッチセンサユニット70がタッチ情報を検出しないタイミングでは、画像データの更新が少ない(静止画が多い)状態となる。
例えば、表示システム100を有する電子機器がインターネット閲覧に使用されている場合(以下、分類3のアプリケーションという)、タッチセンサユニット70がマウスのクリックに相当するタップの操作を検出した後、画像データが更新され、アプリケーションプロセッサ90は画像データを供給する。タッチセンサユニット70がタッチ情報を検出しないタイミングでは、画像データの更新が少ない状態となるが、表示ユニット60の表示領域の一部で動画が表示されている場合がある。
例えば、表示システム100を有する電子機器がメールに代表される文章作成や、表作成など、ユーザーの入力が中心である使われ方をしている場合(以下、分類4のアプリケーションという)、画像データの更新は比較的少なく、また、表示ユニット60の表示領域の一部について画像データが更新される。また、手書き入力機能が使われている場合、タッチセンサユニット70が検出したタッチ位置周辺の画像データが更新される。
このように、アプリケーションプロセッサ90がコントローラIC75に供給する画像データと、タッチセンサユニット70が検出するタッチ情報には、表示システム100を有する電子機器で動作しているアプリケーションに応じた特徴があり、アプリケーションプロセッサ90は前記アプリケーションに関する情報を得ることができる。
アプリケーションプロセッサ90は、表示システム100を有する電子機器で動作しているアプリケーションに関する情報を得ることで、表示装置80のフレーム周波数を変更することができる。例えば、分類1のアプリケーションが動作している時、表示装置80が表示可能な最大のフレーム周波数とすることができる。
例えば、表示装置80が表示可能な最大のフレーム周波数が120Hzである場合、分類1のアプリケーションが動作している時、表示装置80のフレーム周波数を120Hzとし、分類2および分類3のアプリケーションが動作している時、表示装置80のフレーム周波数を60Hzとし、分類4のアプリケーションが動作している時、表示装置80のフレーム周波数を30Hzとすることができる。
アプリケーションプロセッサ90は、コントローラIC75に供給する制御信号の一つとして表示装置80のフレーム周波数に関する信号を供給し、表示装置80のフレーム周波数を変更することができる。表示システム100を有する電子機器で動作しているアプリケーションが高いフレーム周波数を必要としない場合、アプリケーションプロセッサ90は、表示装置80のフレーム周波数を低くすることで消費電力を低減することができる。
なお、アプリケーションプロセッサ90がモニタする対象は、コントローラIC75に供給する画像データ、およびタッチセンサユニット70が検出するタッチ情報に限定されない。例えば、表示システム100を有する電子機器が行う外部ネットワークとの通信をモニタすることで、分類1のアプリケーションおよび分類3のアプリケーションに関する情報を効率的に得ることができる。また、例えば、アプリケーションプロセッサ90内もしくはアプリケーションプロセッサ90とは別途設けられる記憶装置への入出力をモニタすることで、分類2のアプリケーションに関する情報を効率的に得ることができる。または、表示システム100を有する電子機器で動作しているアプリケーションに関する情報を、アプリケーションのプログラム中に記載する構成も可能である。
<ニューラルネットワーク>
アプリケーションプロセッサ90は、表示システム100を有する電子機器で動作しているアプリケーションに関する情報を得るために、ニューラルネットワークを利用することができる。ニューラルネットワークは、人工知能(Artificial Intelligence:AI)を実現する方法の一つであり、人工知能は人間の知能を模した計算機のことである。人工知能は、ニューラルネットワーク等を利用することで学習に応じた演算を行うことができる。
アプリケーションプロセッサ90が有するニューラルネットワークは、アプリケーションプロセッサ90がコントローラIC75に供給する画像データと、タッチセンサユニット70が検出するタッチ情報等の特徴を学習することで、表示システム100を有する電子機器で動作しているアプリケーションを推定することができる。
また、アプリケーションプロセッサ90が有するニューラルネットワークは、コントローラIC75がパワーゲーティングへ移行できるタイミングを予測し、パワーゲーティングの準備動作を行うタイミングを指示することができる。
コントローラIC75がパワーゲーティングを行えるのは、画像データに変化がなくアプリケーションプロセッサ90から新たな画像データが供給されなくなった場合、または、画像データに変化がないことを示す制御信号をコントローラ154で検出した場合等であるが、この直前、画像データの書き換えられる領域やタッチセンサユニット70が検出するタッチ情報等に関して特徴を見出すことができる。
つまり、アプリケーションプロセッサ90が有するニューラルネットワークは、アプリケーションプロセッサ90がコントローラIC75に供給する画像データ、およびタッチセンサユニット70が検出するタッチ情報等をモニタすることで、コントローラIC75がパワーゲーティングへ移行できるタイミングを予測することができる。
例えば、タッチセンサユニット70への入力がなく、画像データの書き換えられる領域が少なくなっていく場合、もうすぐ画像データに変化がなくなることを予測することができる。また、例えば、タッチセンサユニット70へ入力があり、しばらく画像データの変化が続いた後、画像データに変化がなくなることを予測することができる。
具体的には、例えば、タッチセンサユニット70に、マウスのクリックに相当するタップもしくはダブルタップの操作があった後、アプリケーションの処理動作があり、表示が完了すると画像データに変化がなくなることが予測できる。また、ドラッグは画像を移動させたい場合に行われる操作であるため、ドラッグの後は比較的早く表示が完了し、画像データに変化がなくなることが予測できる。
また、タッチセンサユニット70に、画像のスクロールやページ送りの場合に行われるフリックの操作があった後、しばらく表示領域の大きな領域で画像データの変更があり、その後画像データに変化がなくなることが予測できる。また、タッチセンサユニット70に、画像を拡大、縮小させたい場合に行われるピンチイン、ピンチアウトの操作があった後、表示領域の大きな領域で画像データの変更があり、その後比較的早く画像データに変化がなくなることが予測できる。
これらの操作の後、表示装置80の使用者は、しばらく画像を確認することが予測できるため、画像データに変化がない時間があると予測できる。
このように、アプリケーションプロセッサ90が有するニューラルネットワークは、アプリケーションプロセッサ90がコントローラIC75に供給する画像データ、およびタッチセンサユニット70が検出するタッチ情報等をモニタすることで、コントローラIC75がパワーゲーティングへ移行できるタイミングを予測し、パワーゲーティングの準備動作を行うタイミングを指示することができる。
この後、画像データに変化がなくアプリケーションプロセッサ90から新たな画像データが供給されなくなった場合、または、画像データに変化がないことを示す制御信号をコントローラ154で検出した場合、表示ユニット60はIDS駆動を行い、コントローラIC75はパワーゲーティングを行う。パワーゲーティングの準備動作を画像データに変化がなくなる前に行うことで、コントローラIC75がパワーゲーティングを行える時間を長くし、より効率的に表示装置80の消費電力を低減することができる。
実際には、アプリケーションプロセッサ90が有するニューラルネットワークが、パワーゲーティングの準備動作を指示しても、画像データの変化が止まらず、パワーゲーティングできないことがある。この場合、準備動作を行うことによって、コントローラIC75の消費電力を大きくしてしまう。このため、アプリケーションプロセッサ90が有するニューラルネットワークは、パワーゲーティングの準備動作を指示した後、実際にパワーゲーティングが行われたか否かの情報を教師データとして学習を行う。前記学習にょり、アプリケーションプロセッサ90が有するニューラルネットワークのパラメータ(重み係数ともいう)は、パワーゲーティングの成功確率を上げられるよう調整される。
また、アプリケーションプロセッサ90が有するニューラルネットワークのパラメータは、表示システム100を有する電子機器で動作しているアプリケーションに関する情報によっても調整される。例えば、分類2のアプリケーションが動作している時、表示装置80の使用者が画像を確認している間は、画像データに変化がないことが予測できるため、パワーゲーティングの準備動作を積極的に行うことができる。
このように、アプリケーションプロセッサ90は、表示システム100を有する電子機器で動作しているアプリケーションに関する情報を得ることで表示装置80のフレーム周波数を低くし、表示ユニット60は、画素10にオフ電流が低いトランジスタを用いることでIDS駆動を行い、コントローラIC75はパワーゲーティングを行うことで、表示システム100は消費電力を低減することができる。また、コントローラIC75は、パワーゲーティングの準備動作を画像データに変化がなくなる前に行う。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態2)
本実施の形態では、上記実施の形態で例示した、表示装置80に適用可能な表示ユニットの一例について説明を行う。
<構成例>
図8(A)は、表示ユニットの一例を示す上面図である。図8(A)に示す表示ユニット700は、第1の基板701上に設けられた画素部702と、第1の基板701に設けられたソースドライバ回路部704及びゲートドライバ回路部706と、画素部702、ソースドライバ回路部704、及びゲートドライバ回路部706を囲むように配置されるシール材712と、第1の基板701に対向するように設けられる第2の基板705と、を有する。なお、画素部702、ソースドライバ回路部704、及びゲートドライバ回路部706は、第1の基板701とシール材712と第2の基板705によって封止されている。なお、図8(A)には図示しないが、第1の基板701と第2の基板705の間には表示素子が設けられる。
また、表示ユニット700は、第1の基板701上のシール材712によって囲まれている領域とは異なる領域に、画素部702、ソースドライバ回路部704、及びゲートドライバ回路部706と、それぞれ電気的に接続されるFPC端子部708(FPC:Flexible Printed Circuits)が設けられる。また、FPC端子部708には、FPC716が接続され、FPC716によって画素部702、ソースドライバ回路部704、及びゲートドライバ回路部706に各種信号等が供給される。また、画素部702、ソースドライバ回路部704、ゲートドライバ回路部706、及びFPC端子部708には、信号線710が各々接続されている。FPC716により供給される各種信号等は、信号線710を介して、画素部702、ソースドライバ回路部704、ゲートドライバ回路部706、及びFPC端子部708に与えられる。
また、表示ユニット700にゲートドライバ回路部706を複数設けてもよい。また、表示ユニット700としては、ソースドライバ回路部704、及びゲートドライバ回路部706を画素部702と同じ第1の基板701に形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ回路部706のみを第1の基板701に形成してもよい、またはソースドライバ回路部704のみを第1の基板701に形成してもよい。この場合、ソースドライバ回路またはゲートドライバ回路等が形成された基板(例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板)を、第1の基板701に形成する構成としてもよい。なお、別途形成した駆動回路基板の接続方法は、特に限定されるものではなく、COG(Chip On Glass)方法、ワイヤボンディング方法などを用いることができる。
また、表示ユニット700は、様々な素子を有することができる。該素子の一例としては、例えば、エレクトロルミネッセンス(EL)素子(有機物及び無機物を含むEL素子、有機EL素子、無機EL素子、LEDなど)、発光トランジスタ素子(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、電子インク素子、電気泳動素子、エレクトロウェッティング素子、プラズマディスプレイパネル(PDP)、MEMS(マイクロ・エレクトロ・メカニカル・システム)ディスプレイ(例えば、グレーティングライトバルブ(GLV)、デジタルマイクロミラーデバイス(DMD)、デジタル・マイクロ・シャッター(DMS)素子、インターフェロメトリック・モジュレーション(IMOD)素子など)、圧電セラミックディスプレイなどが挙げられる。
また、EL素子を用いた表示ユニットの一例としては、ELディスプレイなどがある。電子放出素子を用いた表示ユニットの一例としては、フィールドエミッションディスプレイ(FED)又はSED方式平面型ディスプレイ(SED:Surface-conduction Electron-emitter Display)などがある。液晶素子を用いた表示ユニットの一例としては、液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)などがある。電子インク素子又は電気泳動素子を用いた表示ユニットの一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、SRAMなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、表示ユニット700における表示方式は、プログレッシブ方式やインターレース方式等を用いることができる。また、カラー表示する際に画素で制御する色要素としては、RGB(Rは赤、Gは緑、Bは青を表す)の三色に限定されない。例えば、Rの画素とGの画素とBの画素とW(白)の画素の四画素から構成されてもよい。または、ペンタイル配列のように、RGBのうちの2色分で一つの色要素を構成し、色要素によって、異なる2色を選択して構成してもよい。またはRGBに、イエロー、シアン、マゼンタ等を一色以上追加してもよい。なお、色要素のドット毎にその表示領域の大きさが異なっていてもよい。ただし、開示する発明はカラー表示の表示ユニットに限定されるものではなく、モノクロ表示の表示ユニットに適用することもできる。
また、バックライト(有機EL素子、無機EL素子、LED、蛍光灯など)に白色発光(W)を用いて表示ユニットをフルカラー表示させるために、着色層(カラーフィルタともいう)を用いてもよい。着色層は、例えば、レッド(R)、グリーン(G)、ブルー(B)、イエロー(Y)などを適宜組み合わせて用いることができる。着色層を用いることで、着色層を用いない場合と比べて色の再現性を高くすることができる。このとき、着色層を有する領域と、着色層を有さない領域と、を配置することによって、着色層を有さない領域における白色光を直接表示に利用しても構わない。一部に着色層を有さない領域を配置することで、明るい表示の際に、着色層による輝度の低下を少なくでき、消費電力を2割から3割程度低減できる場合がある。ただし、有機EL素子や無機EL素子などの自発光素子を用いてフルカラー表示する場合、R、G、B、Y、Wを、それぞれの発光色を有する素子から発光させても構わない。自発光素子を用いることで、着色層を用いた場合よりも、さらに消費電力を低減できる場合がある。
また、カラー化方式としては、上述の白色発光からの発光の一部をカラーフィルタを通すことで赤色、緑色、青色に変換する方式(カラーフィルタ方式)の他、赤色、緑色、青色の発光をそれぞれ用いる方式(3色方式)、または青色発光からの発光の一部を赤色や緑色に変換する方式(色変換方式、量子ドット方式)を適用してもよい。
図8(B)に示す表示ユニット700Aは、大型の画面を有する電子機器に好適に用いることのできる表示ユニットである。例えばテレビジョン装置、モニタ装置、デジタルサイネージなどに好適に用いることができる。
表示ユニット700Aは、複数のソースドライバIC721と、一対のゲートドライバ回路722を有する。
複数のソースドライバIC721は、それぞれFPC723に取り付けられている。また、複数のFPC723は、一方の端子が第1の基板701に、他方の端子がプリント基板724にそれぞれ接続されている。FPC723を折り曲げることで、プリント基板724を画素部702の裏側に配置して、電子機器に実装することができる。
一方、ゲートドライバ回路722は、第1の基板701上に形成されている。これにより、狭額縁の電子機器を実現できる。
このような構成とすることで、大型で且つ解像度の高い表示ユニットを実現できる。例えば、画面サイズが対角30インチ以上、40インチ以上、50インチ以上、または60インチ以上の表示ユニットに適用することができる。また、解像度がフルハイビジョン、ウルトラハイビジョン、またはスーパーハイビジョンなどといった極めて解像度の高い表示ユニットを実現することができる。
<断面構成例>
以下では、表示素子として液晶素子及びEL素子を用いる構成について、図9乃至図11を用いて説明する。なお、図9及び図10は、図8に示す一点鎖線Q-Rにおける断面図であり、表示素子として液晶素子を用いた構成である。また、図11は、図8に示す一点鎖線Q-Rにおける断面図であり、表示素子としてEL素子を用いた構成である。
まず、図9乃至図11に示す共通部分について最初に説明し、次に異なる部分について説明する。
<表示ユニットの共通部分に関する説明>
図9乃至図11に示す表示ユニット700は、引き回し配線部711と、画素部702と、ソースドライバ回路部704と、FPC端子部708と、を有する。また、引き回し配線部711は、信号線710を有する。また、画素部702は、トランジスタ750及び容量素子790を有する。また、ソースドライバ回路部704は、トランジスタ752を有する。
各画素に設けられるトランジスタには、チャネルが形成される半導体層に、金属酸化物(酸化物半導体)を適用することが好ましい。これにより、アモルファスシリコンを用いた場合に比べてトランジスタの電界効果移動度を高めることができるため、トランジスタのサイズ(占有面積)を縮小することができる。これにより、ソース線及びゲート線の寄生容量をより小さくできる。
また特に、酸化物半導体を用いたトランジスタを適用することで、以下に示すような様々な効果を奏する。例えば、トランジスタのサイズ(占有面積)を小さくできるため、トランジスタ自体の寄生容量を小さくできる。さらには、アモルファスシリコンを用いた場合に比べて、開口率を向上できる、または開口率を犠牲にすることなく配線幅を大きくでき、配線抵抗を小さくできる。また、トランジスタのオン電流を高めることができるため、画素の書き込みに要する期間を短くできる。このような効果により、ゲート線及びソース線の充放電期間を短くでき、フレーム周波数を高めることが可能となる。
さらに、酸化物半導体を用いたトランジスタはオフ電流を極めて小さくできるため、画素に書き込まれた電位の保持期間を長くでき、フレーム周波数を低くすることも可能となる。例えば、フレーム周波数を0.1Hz以上480Hz以下の範囲で可変とすることができる。また、テレビジョン装置等においては、フレーム周波数を30Hz以上480Hz以下、好ましくは60Hz以上240Hz以下とすることができる。
オフ電流が極めて小さいトランジスタを用いる効果の他の1つとして、画素の保持容量を小さくできることが挙げられる。これにより、画素の開口率を高めることや、画素の書き込みに要する期間をより短くすることができる。
また、各ソース線の電気抵抗と容量をできるだけ小さくすると、より高いフレーム周波数での駆動や、より大型の表示ユニットとすることなどが可能となる。例えば、ソース線の材料に低抵抗な材料(例えば銅、アルミニウムなど)を用いること、ソース線の厚さや幅を大きくすること、ソース線と他の配線の間の層間絶縁膜を厚くすること、ソース線と他の配線との交差部の面積を小さくすること、などが挙げられる。
本実施の形態で用いるトランジスタは、高純度化し、酸素欠損の形成を抑制した酸化物半導体膜を有する。該トランジスタは、オフ電流を低くすることができる。よって、画像データのデータ信号等、電気信号の保持時間を長くすることができ、書き込み間隔も長く設定できる。よって、リフレッシュ動作の頻度を少なくすることができるため、消費電力を抑制する効果を奏する。
また、本実施の形態で用いるトランジスタは、比較的高い電界効果移動度が得られるため、高速駆動が可能である。例えば、このような高速駆動が可能なトランジスタを表示ユニットに用いることで、画素部のスイッチングトランジスタと、駆動回路部に使用するドライバトランジスタを同一基板上に形成することができる。すなわち、別途駆動回路として、シリコンウェハ等により形成された半導体装置を用いる必要がないため、半導体装置の部品点数を削減することができる。また、画素部においても、高速駆動が可能なトランジスタを用いることで、高画質な画像を提供することができる。
また、チャネルが形成される半導体層に、シリコンを含む半導体を用いたトランジスタを用いることもできる。例えば、アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いたトランジスタを適用することができる。特に、アモルファスシリコンを用いると、大型の基板上に歩留り良く形成できるため好ましい。アモルファスシリコンを用いる場合には、水素によりダングリングボンドの終端を図った水素化アモルファスシリコン(a-Si:Hと表記する場合がある)を用いることが好ましい。
容量素子790は、トランジスタ750が有する第1のゲート電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される下部電極と、トランジスタ750が有する第2のゲート電極として機能する導電膜と同一の導電膜を加工する工程を経て形成される上部電極と、を有する。また、下部電極と上部電極との間には、トランジスタ750が有する第1のゲート絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜、及びトランジスタ750上の保護絶縁膜として機能する絶縁膜と同一の絶縁膜を形成する工程を経て形成される絶縁膜が設けられる。すなわち、容量素子790は、一対の電極間に誘電体膜として機能する絶縁膜が挟持された積層型の構造である。
また、図9乃至図11において、トランジスタ750、トランジスタ752、及び容量素子790上に平坦化絶縁膜770が設けられている。
また、図9乃至図11においては、画素部702が有するトランジスタ750と、ソースドライバ回路部704が有するトランジスタ752と、を同じ構造のトランジスタを用いる構成について例示したが、これに限定されない。例えば、画素部702と、ソースドライバ回路部704とは、異なるトランジスタを用いてもよい。具体的には、画素部702にトップゲート型のトランジスタを用い、ソースドライバ回路部704にボトムゲート型のトランジスタを用いる構成、あるいは画素部702にボトムゲート型のトランジスタを用い、ソースドライバ回路部704にトップゲート型のトランジスタを用いる構成などが挙げられる。なお、上記のソースドライバ回路部704を、ゲートドライバ回路部と読み替えてもよい。
また、信号線710は、トランジスタ750、752のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。信号線710として、例えば、銅元素を含む材料を用いた場合、配線抵抗に起因する信号遅延等が少なく、大画面での表示が可能となる。
また、FPC端子部708は、接続電極760、異方性導電膜780、及びFPC716を有する。なお、接続電極760は、トランジスタ750、752のソース電極及びドレイン電極として機能する導電膜と同じ工程を経て形成される。また、接続電極760は、FPC716が有する端子と異方性導電膜780を介して、電気的に接続される。
また、第1の基板701及び第2の基板705としては、例えばガラス基板を用いることができる。また、第1の基板701及び第2の基板705として、可撓性を有する基板を用いてもよい。該可撓性を有する基板としては、例えばプラスチック基板等が挙げられる。
また、第1の基板701と第2の基板705の間には、構造体778が設けられる。構造体778は柱状のスペーサであり、第1の基板701と第2の基板705の間の距離(セルギャップ)を制御するために設けられる。なお、構造体778として、球状のスペーサを用いていてもよい。
また、第2の基板705側には、ブラックマトリクスとして機能する遮光膜738と、カラーフィルタとして機能する着色膜736と、遮光膜738及び着色膜736に接する絶縁膜734が設けられる。
<液晶素子を用いる表示ユニットの構成例>
図9に示す表示ユニット700は、液晶素子775を有する。液晶素子775は、導電膜772、導電膜774、及び液晶層776を有する。導電膜774は、第2の基板705側に設けられ、対向電極としての機能を有する。図9に示す表示ユニット700は、導電膜772と導電膜774に印加される電圧によって、液晶層776の配向状態が変わることによって光の透過、非透過が制御され画像を表示することができる。
また、導電膜772は、トランジスタ750が有するソース電極またはドレイン電極として機能する導電膜と電気的に接続される。導電膜772は、平坦化絶縁膜770上に形成され画素電極、すなわち表示素子の一方の電極として機能する。
導電膜772としては、可視光において透光性のある導電膜、または可視光において反射性のある導電膜を用いることができる。可視光において透光性のある導電膜としては、例えば、インジウム(In)、亜鉛(Zn)、錫(Sn)の中から選ばれた一種を含む材料を用いるとよい。可視光において反射性のある導電膜としては、例えば、アルミニウム、または銀を含む材料を用いるとよい。
導電膜772に可視光において反射性のある導電膜を用いる場合、表示ユニット700は、反射型の液晶表示ユニットとなる。また、導電膜772に可視光において透光性のある導電膜を用いる場合、表示ユニット700は、透過型の液晶表示ユニットとなる。反射型の液晶表示ユニットの場合、視認側に偏光板を設ける。一方、透過型の液晶表示ユニットの場合、液晶素子を挟む一対の偏光板を設ける。
また、導電膜772上の構成を変えることで、液晶素子の駆動方式を変えることができる。この場合の一例を図10に示す。また、図10に示す表示ユニット700は、液晶素子の駆動方式として横電界方式(例えば、FFSモード)を用いる構成の一例である。図10に示す構成の場合、導電膜772上に絶縁膜773が設けられ、絶縁膜773上に導電膜774が設けられる。この場合、導電膜774は、共通電極(コモン電極ともいう)としての機能を有し、絶縁膜773を介して、導電膜772と導電膜774との間に生じる電界によって、液晶層776の配向状態を制御することができる。
また、図9及び図10において図示しないが、導電膜772または導電膜774のいずれか一方または双方に、液晶層776と接する側に、それぞれ配向膜を設ける構成としてもよい。また、図9及び図10において図示しないが、偏光部材、位相差部材、反射防止部材などの光学部材(光学基板)などは適宜設けてもよい。例えば、偏光基板及び位相差基板による円偏光を用いてもよい。また、光源としてバックライト、サイドライトなどを用いてもよい。
表示素子として液晶素子を用いる場合、サーモトロピック液晶、低分子液晶、高分子液晶、高分子分散型液晶、強誘電性液晶、反強誘電性液晶等を用いることができる。これらの液晶材料は、条件により、コレステリック相、スメクチック相、キュービック相、カイラルネマチック相、等方相等を示す。
また、横電界方式を採用する場合、配向膜を用いないブルー相を示す液晶を用いてもよい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために数重量%以上のカイラル剤を混合させた液晶組成物を液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が短く、光学的等方性であるため配向処理が不要である。また配向膜を設けなくてもよいのでラビング処理も不要となるため、ラビング処理によって引き起こされる静電破壊を防止することができ、作製工程中の液晶表示ユニットの不良や破損を軽減することができる。また、ブルー相を示す液晶材料は、視野角依存性が小さい。
また、表示素子として液晶素子を用いる場合、TN(Twisted Nematic)モード、IPS(In-Plane-Switching)モード、FFS(Fringe Field Switching)モード、ASM(Axially Symmetric aligned Micro-cell)モード、OCB(Optical Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モードなどを用いることができる。
また、ノーマリーブラック型の液晶表示ユニット、例えば垂直配向(VA)モードを採用した透過型の液晶表示ユニットとしてもよい。垂直配向モードとしては、いくつか挙げられるが、例えば、MVA(Multi-Domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、ASV(Advanced Super View)モードなどを用いることができる。
<発光素子を用いる表示ユニットの構成例>
図11に示す表示ユニット700は、発光素子782を有する。発光素子782は、導電膜772、EL層786、及び導電膜788を有する。図11に示す表示ユニット700は、画素毎に設けられる発光素子782が有するEL層786が発光することによって、画像を表示することができる。なお、EL層786は、有機化合物、または量子ドットなどの無機化合物を有する。
有機化合物に用いることのできる材料としては、蛍光性材料または燐光性材料などが挙げられる。また、量子ドットに用いることのできる材料としては、コロイド状量子ドット材料、合金型量子ドット材料、コア・シェル型量子ドット材料、コア型量子ドット材料、などが挙げられる。また、12族と16族、13族と15族、または14族と16族の元素グループを含む材料を用いてもよい。または、カドミウム(Cd)、セレン(Se)、亜鉛(Zn)、硫黄(S)、リン(P)、インジウム(In)、テルル(Te)、鉛(Pb)、ガリウム(Ga)、ヒ素(As)、アルミニウム(Al)、等の元素を有する量子ドット材料を用いてもよい。
図11に示す表示ユニット700には、平坦化絶縁膜770及び導電膜772上に絶縁膜730が設けられる。絶縁膜730は、導電膜772の一部を覆う。なお、発光素子782はトップエミッション構造である。したがって、導電膜788は透光性を有し、EL層786が発する光を透過する。なお、本実施の形態においては、トップエミッション構造について例示するが、これに限定されない。例えば、導電膜772側に光を射出するボトムエミッション構造や、導電膜772及び導電膜788の双方に光を射出するデュアルエミッション構造にも適用することができる。
また、発光素子782と重なる位置に、着色膜736が設けられ、絶縁膜730と重なる位置、引き回し配線部711、及びソースドライバ回路部704に遮光膜738が設けられている。また、着色膜736及び遮光膜738は、絶縁膜734で覆われている。また、発光素子782と絶縁膜734の間は封止膜732で充填されている。なお、図11に示す表示ユニット700においては、着色膜736を設ける構成について例示したが、これに限定されない。例えば、EL層786を画素毎に島状形成する、すなわち塗り分けにより形成する場合においては、着色膜736を設けない構成としてもよい。
<表示ユニットに入出力装置を設ける構成例>
また、図9乃至図11に示す表示ユニット700に入出力装置を設けてもよい。当該入出力装置としては、例えば、タッチセンサ等が挙げられる。
図10に示す表示ユニット700にタッチセンサ791を設ける構成を図12に、図11に示す表示ユニット700にタッチセンサ791を設ける構成を図13に、それぞれ示す。
図12は図10に示す表示ユニット700にタッチセンサ791を設ける構成の断面図であり、図13は図11に示す表示ユニット700にタッチセンサ791を設ける構成の断面図である。
まず、図12及び図13に示すタッチセンサ791について、以下説明を行う。
図12及び図13に示すタッチセンサ791は、第2の基板705と着色膜736との間に設けられる、所謂インセル型のタッチセンサである。タッチセンサ791は、着色膜736を形成する前に、第2の基板705側に形成すればよい。
なお、タッチセンサ791は、遮光膜738と、絶縁膜792と、電極793と、電極794と、絶縁膜795と、電極796と、絶縁膜797と、を有する。例えば、指やスタイラスなどの被検知体が近づくことで生じうる、電極793と電極794との間の容量の変化を検知することができる。
また、図12及び図13に示すトランジスタ750の上方においては、電極793と、電極794との交差部を明示している。電極796は、絶縁膜795に設けられた開口部を介して、電極794を挟む2つの電極793と電気的に接続されている。なお、図12及び図13においては、電極796が設けられる領域を画素部702に設ける構成を例示したが、これに限定されず、例えば、ソースドライバ回路部704に形成してもよい。
電極793及び電極794は、遮光膜738と重なる領域に設けられる。また、図13に示すように、電極793は、発光素子782と重ならないように設けられると好ましい。また、図12に示すように、電極793は、液晶素子775と重ならないように設けられると好ましい。別言すると、電極793は、発光素子782及び液晶素子775と重なる領域に開口部を有する。すなわち、電極793はメッシュ形状を有する。このような構成とすることで、電極793は、発光素子782が射出する光を遮らない構成とすることができる。または、電極793は、液晶素子775を透過する光を遮らない構成とすることができる。したがって、タッチセンサ791を配置することによる輝度の低下が極めて少ないため、視認性が高く、且つ消費電力が低減された表示ユニットを実現できる。なお、電極794も同様の構成とすればよい。
また、電極793及び電極794が発光素子782と重ならないため、電極793及び電極794には、可視光の透過率が低い金属材料を用いることができる。または、電極793及び電極794が液晶素子775と重ならないため、電極793及び電極794には、可視光の透過率が低い金属材料を用いることができる。
そのため、可視光の透過率が高い酸化物材料を用いた電極と比較して、電極793及び電極794の抵抗を低くすることが可能となり、タッチセンサのセンサ感度を向上させることができる。
例えば、電極793、794、796には、導電性のナノワイヤを用いてもよい。当該ナノワイヤは、直径の平均値が1nm以上100nm以下、好ましくは5nm以上50nm以下、より好ましくは5nm以上25nm以下の大きさとすればよい。また、上記ナノワイヤとしては、Agナノワイヤ、Cuナノワイヤ、またはAlナノワイヤ等の金属ナノワイヤ、あるいは、カーボンナノチューブなどを用いればよい。例えば、電極793、794、796のいずれか一つあるいは全部にAgナノワイヤを用いる場合、可視光における光透過率を89%以上、シート抵抗値を40Ω/□以上100Ω/□以下とすることができる。
また、図12及び図13においては、インセル型のタッチセンサの構成について例示したが、これに限定されない。例えば、表示ユニット700上に形成する、所謂オンセル型のタッチセンサや、表示ユニット700に貼り合わせて用いる、所謂アウトセル型のタッチセンサとしてもよい。
このように、本発明の一態様の表示ユニットは、様々な形態のタッチセンサと組み合わせて用いることができる。
なお、本実施の形態は、少なくともその一部を本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態3)
本実施の形態では、上記実施の形態で例示した、表示装置80に適用可能な表示ユニットの一例について、図14を用いて説明を行う。
<表示ユニットの回路構成例>
図14(A)に示す表示ユニットは、表示素子の画素を有する領域(以下、画素部502という)と、画素部502の外側に配置され、画素を駆動するための回路を有する回路部(以下、駆動回路部504という)と、素子の保護機能を有する回路(以下、保護回路506という)と、端子部507と、を有する。なお、保護回路506は、設けない構成としてもよい。
駆動回路部504の一部、または全部は、画素部502と同一基板上に形成されていることが望ましい。これにより、部品数や端子数を減らすことができる。駆動回路部504の一部、または全部が、画素部502と同一基板上に形成されていない場合には、駆動回路部504の一部、または全部は、COGやTAB(Tape Automated Bonding)によって、実装することができる。
画素部502は、X行(Xは2以上の自然数)Y列(Yは2以上の自然数)に配置された複数の表示素子を駆動するための回路(以下、画素回路501という)を有し、駆動回路部504は、画素を選択する信号(走査信号)を出力する回路(以下、ゲートドライバ504aという)、画素の表示素子を駆動するための信号(データ信号)を供給するための回路(以下、ソースドライバ504bという)などの駆動回路を有する。
ゲートドライバ504aは、シフトレジスタ等を有する。ゲートドライバ504aは、端子部507を介して、シフトレジスタを駆動するための信号が入力され、信号を出力する。例えば、ゲートドライバ504aは、スタートパルス信号、クロック信号等が入力され、パルス信号を出力する。ゲートドライバ504aは、走査信号が与えられる配線(以下、ゲート線GL_1乃至GL_Xという)の電位を制御する機能を有する。なお、ゲートドライバ504aを複数設け、複数のゲートドライバ504aにより、ゲート線GL_1乃至GL_Xを分割して制御してもよい。または、ゲートドライバ504aは、初期化信号を供給する機能を有する。ただし、これに限定されず、ゲートドライバ504aは、別の信号を供給することも可能である。
ソースドライバ504bは、シフトレジスタ等を有する。ソースドライバ504bは、端子部507を介して、シフトレジスタを駆動するための信号の他、データ信号の元となる信号(画像データ)が入力される。ソースドライバ504bは、画像データを元に画素回路501に書き込むデータ信号を生成する機能を有する。また、ソースドライバ504bは、スタートパルス、クロック信号等が入力されて得られるパルス信号に従って、データ信号の出力を制御する機能を有する。また、ソースドライバ504bは、データ信号が与えられる配線(以下、ソース線DL_1乃至DL_Yという)の電位を制御する機能を有する。または、ソースドライバ504bは、初期化信号を供給する機能を有する。ただし、これに限定されず、ソースドライバ504bは、別の信号を供給することも可能である。
ソースドライバ504bは、例えば複数のアナログスイッチなどを用いて構成される。ソースドライバ504bは、複数のアナログスイッチを順次オン状態にすることにより、画像データを時分割した信号をデータ信号として出力できる。また、シフトレジスタなどを用いてソースドライバ504bを構成してもよい。
複数の画素回路501のそれぞれは、走査信号が与えられる複数のゲート線GLの一つを介してパルス信号が入力され、データ信号が与えられる複数のソース線DLの一つを介してデータ信号が入力される。また、複数の画素回路501のそれぞれは、ゲートドライバ504aによりデータ信号のデータの書き込み及び保持が制御される。例えば、m行n列目の画素回路501は、ゲート線GL_m(mはX以下の自然数)を介してゲートドライバ504aからパルス信号が入力され、ゲート線GL_mの電位に応じてソース線DL_n(nはY以下の自然数)を介してソースドライバ504bからデータ信号が入力される。
図14(A)に示す保護回路506は、例えば、ゲートドライバ504aと画素回路501の間の配線であるゲート線GLに接続される。または、保護回路506は、ソースドライバ504bと画素回路501の間の配線であるソース線DLに接続される。または、保護回路506は、ゲートドライバ504aと端子部507との間の配線に接続することができる。または、保護回路506は、ソースドライバ504bと端子部507との間の配線に接続することができる。なお、端子部507は、外部の回路から表示ユニットに電源及び制御信号、及び画像データを入力するための端子が設けられた部分をいう。
保護回路506は、自身が接続する配線に一定の範囲外の電位が与えられたときに、該配線と別の配線とを導通状態にする回路である。
図14(A)に示すように、画素部502と駆動回路部504にそれぞれ保護回路506を設けることにより、ESD(Electro Static Discharge:静電気放電)などにより発生する過電流に対する表示ユニットの耐性を高めることができる。ただし、保護回路506の構成はこれに限定されず、例えば、ゲートドライバ504aに保護回路506を接続した構成、またはソースドライバ504bに保護回路506を接続した構成とすることもできる。あるいは、端子部507に保護回路506を接続した構成とすることもできる。
また、図14(A)においては、ゲートドライバ504aとソースドライバ504bによって駆動回路部504を形成している例を示しているが、この構成に限定されない。例えば、ゲートドライバ504aのみを形成し、別途用意されたソースドライバ回路が形成された基板(例えば、単結晶半導体膜、多結晶半導体膜で形成された駆動回路基板)を実装する構成としてもよい。
ここで、図15に、図14(A)とは異なる構成を示す。図15では、ソース線方向に配列する複数の画素を挟むように、一対のソース線(例えばソース線DLa1とソース線DLb1)が配置されている。また、隣接する2本のゲート線(例えばゲート線GL_1とゲート線GL_2)が電気的に接続されている。
また、ゲート線GL_1に接続される画素は、片方のソース線(ソース線DLa1、ソース線DLa2等)に接続され、ゲート線GL_2に接続される画素は、他方のソース線(ソース線DLb1、ソース線DLb2等)に接続される。
このような構成とすることで、2本のゲート線を同時に選択することができる。これにより、一水平期間の長さを、図14(A)に示す構成と比較して2倍にすることができる。これにより、表示ユニットの高解像度化、及び大画面化が容易となる。
また、図14(A)に示す複数の画素回路501は、例えば、図14(B)に示す構成とすることができる。
図14(B)に示す画素回路501は、液晶素子570と、トランジスタ550と、容量素子560と、を有する。
液晶素子570の一対の電極の一方の電位は、画素回路501の仕様に応じて適宜設定される。液晶素子570は、書き込まれるデータにより配向状態が設定される。なお、複数の画素回路501のそれぞれが有する液晶素子570の一対の電極の一方に共通の電位(コモン電位)を与えてもよい。また、各行の画素回路501の液晶素子570の一対の電極の一方に異なる電位を与えてもよい。
例えば、液晶素子570を備える表示ユニットの駆動方法としては、TNモード、STNモード、VAモード、ASM(Axially Symmetric Aligned Micro-cell)モード、OCB(Optically Compensated Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モード、MVAモード、PVA(Patterned Vertical Alignment)モード、IPSモード、FFSモード、又はTBA(Transverse Bend Alignment)モードなどを用いてもよい。また、表示ユニットの駆動方法としては、上述した駆動方法の他、ECB(Electrically Controlled Birefringence)モード、PDLC(Polymer Dispersed Liquid Crystal)モード、PNLC(Polymer Network Liquid Crystal)モード、ゲストホストモードなどがある。ただし、これらに限定されず、液晶素子及びその駆動方式として様々なものを用いることができる。
m行n列目の画素回路501において、トランジスタ550のソース電極またはドレイン電極の一方は、ソース線DL_nに電気的に接続され、他方は液晶素子570の一対の電極の他方に電気的に接続される。また、トランジスタ550のゲート電極は、ゲート線GL_mに電気的に接続される。トランジスタ550は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子560の一対の電極の一方は、電位が供給される配線(以下、電位供給線VLという)に電気的に接続され、他方は、液晶素子570の一対の電極の他方に電気的に接続される。なお、電位供給線VLの電位の値は、画素回路501の仕様に応じて適宜設定される。容量素子560は、書き込まれたデータを保持する保持容量としての機能を有する。
例えば、図14(B)の画素回路501を有する表示ユニットでは、例えば、図14(A)に示すゲートドライバ504aにより各行の画素回路501を順次選択し、トランジスタ550をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路501は、トランジスタ550がオフ状態になることで保持状態になる。これを行毎に順次行うことにより、画像を表示できる。
また、図14(A)に示す複数の画素回路501は、例えば、図14(C)に示す構成とすることができる。
また、図14(C)に示す画素回路501は、トランジスタ552、554と、容量素子562と、発光素子572と、を有する。
トランジスタ552のソース電極及びドレイン電極の一方は、データ信号が与えられる配線(以下、信号線DL_nという)に電気的に接続される。さらに、トランジスタ552のゲート電極は、ゲート信号が与えられる配線(以下、ゲート線GL_mという)に電気的に接続される。
トランジスタ552は、オン状態またはオフ状態になることにより、データ信号のデータの書き込みを制御する機能を有する。
容量素子562の一対の電極の一方は、電位が与えられる配線(以下、電位供給線VL_aという)に電気的に接続され、他方は、トランジスタ552のソース電極及びドレイン電極の他方に電気的に接続される。
容量素子562は、書き込まれたデータを保持する保持容量としての機能を有する。
トランジスタ554のソース電極及びドレイン電極の一方は、電位供給線VL_aに電気的に接続される。さらに、トランジスタ554のゲート電極は、トランジスタ552のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子572のアノード及びカソードの一方は、電位供給線VL_bに電気的に接続され、他方は、トランジスタ554のソース電極及びドレイン電極の他方に電気的に接続される。
発光素子572としては、例えば有機エレクトロルミネセンス素子(有機EL素子ともいう)などを用いることができる。ただし、発光素子572としては、これに限定されず、無機材料からなる無機EL素子を用いてもよい。
なお、電位供給線VL_a及び電位供給線VL_bの一方には、高電源電位VDDが与えられ、他方には、低電源電位VSSが与えられる。
図14(C)の画素回路501を有する表示ユニットでは、例えば、図14(A)に示すゲートドライバ504aにより各行の画素回路501を順次選択し、トランジスタ552をオン状態にしてデータ信号のデータを書き込む。
データが書き込まれた画素回路501は、トランジスタ552がオフ状態になることで保持状態になる。さらに、書き込まれたデータ信号の電位に応じてトランジスタ554のソース電極とドレイン電極の間に流れる電流量が制御され、発光素子572は、流れる電流量に応じた輝度で発光する。これを行毎に順次行うことにより、画像を表示できる。
なお、本実施の形態は、少なくともその一部を本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態4)
本実施の形態では、上記実施の形態で例示した、アプリケーションプロセッサ90が有するニューラルネットワークの詳細について説明を行う。
<ニューラルネットワーク>
ニューラルネットワークは、神経回路網をモデルにした情報処理システムである。ニューラルネットワークを利用することで、従来のノイマン型コンピュータよりも高性能なコンピュータが実現できると期待されており、近年、電子回路上でニューラルネットワークを構築する種々の研究が進められている。
ニューラルネットワークは、ニューロンを模したユニットが互いに結合された構成となっており、それぞれのニューロンには複数のデータが入力される。ニューロンに入力された複数のデータは、それぞれ結合の強度を表す「重み係数」と掛け合わされ、その結果が足しあわされる。このようにして得られた積和演算の結果が閾値を超えたとき、ニューロンはハイレベルの信号を出力する。この現象は、「発火」と呼ばれている。
アプリケーションプロセッサ90が有するニューラルネットワークには、実施の形態1に記載した、アプリケーションプロセッサ90がコントローラIC75に供給する画像データと、タッチセンサユニット70が検出するタッチ情報等が入力される。また、その後、コントローラIC75のパワーゲーティングが実際に行われたか否かの情報が入力される。
アプリケーションプロセッサ90が有するニューラルネットワークは、上述した、アプリケーションプロセッサ90がコントローラIC75に供給する画像データや、タッチセンサユニット70が検出するタッチ情報等を学習データとし、コントローラIC75のパワーゲーティングが実際に行われたか否かの情報を教師データとして、教師あり学習を行う。学習は、結合の強度を表す「重み係数」等を変更することで行われる。
アプリケーションプロセッサ90が有するニューラルネットワークは、学習を行うことで、アプリケーションプロセッサ90がコントローラIC75に供給する画像データや、タッチセンサユニット70が検出するタッチ情報等の入力データから、コントローラIC75のパワーゲーティングが行われるか否かを予測する信号を出力することができる。
アプリケーションプロセッサ90が有するニューラルネットワークが、パワーゲーティングが行われることを予測する信号を出力した場合、フリップフロップ回路19が保持する相補データを保持回路17に格納する作業が行われる(図7参照)。その後、画像データに変化がないことが確認されると、パワーゲーティングが行われる。
このように、画像データに変化がなくなる前に、パワーゲーティングが行われるか否かを予測することで、画像データに変化がなくなった後、すみやかにパワーゲーティングを行うことができる。このことは、パワーゲーティングの時間を長く確保することができ、消費電力の低減効果を高めることができる。
以下、アプリケーションプロセッサ90が有するニューラルネットワークに利用可能なニューラルネットワークの一例として、階層型ニューラルネットワークおよび教師あり学習について説明する。
図16(A)に、階層型ニューラルネットワークの構成例を示す。図16(A)では、各層のニューロンを丸で示している。そして、図16(A)では、入力層としての機能を有する第(l-1)層と、中間層(隠れ層)としての機能を有する第l層と、出力層としての機能を有する第(l+1)層の3層に分けられたニューロン(形式ニューロン)を有する、階層型ニューラルネットワークの構成例を示している(lは2以上の整数)。そして、第(l-1)層が有するニューロンをM個(Mは2以上の整数)、第l層が有するニューロンをN個(Nは2以上の整数)、第(l+1)層が有するニューロンをK個(Kは2以上の整数)とする。
なお、図16(A)では、第(l-1)層が有する複数のニューロンのうち、5つのニューロンを図示しており、第l層が有する複数のニューロンのうち、4つのニューロンを図示しており、第(l+1)層が有する複数のニューロンのうち、3つのニューロンを図示している。
また、図16(A)では、中間層が一層で構成されている階層型ニューラルネットワークの構成例を示しているが、中間層が複数の層で構成されていても良い。よって、L層(Lは3以上の整数)で構成される階層型ニューラルネットワークの場合、第1層が入力層に相当し、第2層乃至第(L-1)層が中間層に相当し、第L層が出力層に相当する。
図16(A)において、第(l-1)層のニューロンが有する第mニューロン(mは1以上M以下の整数)の出力zm
(l-1)が、第l層のニューロンが有する第nニューロン(nは1以上N以下の整数)に入力されるものとする。また、第nニューロンの出力zn
(l)が、第(l+1)層のニューロンが有する第kニューロン(kは1以上K以下の整数)に入力されるものとする。また、第kニューロンの出力をzk
(l+1)とする。そして、第l層の第nニューロンへの入力に対する重み係数をwnm
(l)、第(l+1)層の第kのニューロンへの入力に対する重み係数をwkn
(l+1)とする。
上記条件のもと、第l層の第nのニューロンへの入力の総和(ネット値)は、以下の式a1で表される。
式a1の演算処理は、後述する積和演算処理回路を用いることにより行うことができる。
また、第l層の第nのニューロンの出力zn
(l)は、以下の式a2で表される。
なお、fはニューロンの出力関数である、。ニューロンの出力関数fとして、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。例えば、式a2の演算処理は、図16(B)に示す回路270を用いることで実行することができる。回路270において、出力関数fは、OPアンプの出力特性に対応する。また、OPアンプからの出力信号を用いて、所望の出力関数に対応した演算回路において演算処理を行うことで、式a2の演算処理を実現することもできる。
同様に、第(l+1)層の第kのニューロンへの入力の総和(ネット値)は、以下の式a3で表される。
式a3の演算処理は、後述する積和演算処理回路を用いることにより行うことができる。
また、第(l+1)層の第kのニューロンの出力zk
(l+1)は、以下の式a4で表される。
例えば、式a4の演算処理は、図16(C)に示す回路271を用いることで実行することができる。回路271において、出力関数fは、回路270と同様に、OPアンプの出力特性に対応する。また、OPアンプからの出力信号を用いて、所望の出力関数に対応した演算回路において演算処理を行うことで、式a4の演算処理を実現することもできる。
上記構成により、第kのニューロンの出力zk
(l+1)を得ることができる。
次に、教師あり学習について説明する。教師あり学習とは、上述の階層型ニューラルネットワークの機能において、出力した結果と所望の結果(教師データ、または教師信号という場合がある)が異なった場合に、階層型ニューラルネットワークの全ての重み係数を、出力した結果と所望の結果とに基づいて、更新する動作をいう。
教師あり学習の具体例として、誤差逆伝播方式による学習方法について説明する。図17(A)に、誤差逆伝播方式の模式図を示す。誤差逆伝播方式は、階層型ニューラルネットワークの出力と教師データとの誤差が小さくなるように、重み係数を変更する方式である。
具体的に、誤差逆伝播方式は、出力層の出力zk
(L)と教師データtkとで決まる誤差エネルギーEに対して、第l層の重み係数wnm
(l)の更新量を∂E/∂wnm
(l)として重み係数を変更する。
例えば、第l層の誤差δn
(l)を、δn
(l)≡∂E/∂un
(l)と定義すると、誤差δn
(l)は以下の式a5で表され、更新量∂E/∂wnm
(l)は以下の式a6で表される。なお、f’はニューロンの出力関数の導関数である。
例えば、式a5の演算処理は、図17(B)に示す回路272を用いることで実行することができる。また、式a6の演算処理は、図17(C)に示す回路273を用いることで実行することができる。なお、導関数は、例えば、OPアンプからの出力信号を用いて、所望の導関数に対応した演算回路において演算処理を行うこともできる。
式a5の演算処理の一部は、後述する積和演算処理回路を用いることにより行うことができる。
また、出力層である第(l+1)層の誤差δk
(l+1)は以下の式a7で表され、更新量∂E/∂wkn
(l+1)は以下の式a8で表される。
例えば、式a7の演算処理は、図17(D)に示す回路274を用いることで実行することができる。式a8の演算処理は、図17(C)に示す回路273を用いることで実行することができる。
<積和演算処理回路>
アプリケーションプロセッサ90が有するニューラルネットワークに利用可能なニューラルネットワークの一例として示した、階層型ニューラルネットワークにおいて、式a1および式a3で示される演算処理を行う積和演算処理回路の一例を、図18に示す。
図18に示す積和演算処理回路の一例は、アナログデータを用いてアナログ演算処理を行う機能を有する。アナログ演算処理を行う機能を有することにより、アナログデータをデジタルデータに変換することなく、或いはアナログデータをデジタルデータに変換する頻度を極力抑えつつ、演算処理を行うことができる。よって、膨大な量の演算処理を少なくすることができ、演算回路の規模を小さく抑えることができる。また、演算処理に要する時間を抑えることができる。
図18に、積和演算処理回路の一例として、半導体装置107のブロック図を示す。図18に示す半導体装置107は、記憶回路11(MEM)と、参照用記憶回路12(RMEM)と、回路13と、回路14と、を有する。半導体装置107は、さらに電流源回路15(CREF)を有していても良い。
記憶回路11(MEM)は、メモリセルMC[i、j]、メモリセルMC[i+1、j]で例示されるメモリセルMCを有する。また、各メモリセルMCは、入力された電位を電流に変換する機能を有する素子を有する。上記機能を有する素子として、例えばトランジスタなどの能動素子を用いることができる。図18では、各メモリセルMCがトランジスタTr21を有する場合を例示している。
メモリセルMCには、配線WD[j]で例示される配線WDから第1のアナログ電位が入力される。第1のアナログ電位は第1のアナログデータに対応する。そして、メモリセルMCは、第1のアナログ電位に応じた第1のアナログ電流を生成する機能を有する。具体的には、トランジスタTr21のゲートに第1のアナログ電位を供給したときに得られるトランジスタTr21のドレイン電流を、第1のアナログ電流とすることができる。なお、以下、メモリセルMC[i、j]に流れる電流をI[i、j]とし、メモリセルMC[i+1、j]に流れる電流をI[i+1、j]とする。
なお、トランジスタTr21が飽和領域で動作する場合、そのドレイン電流はソースとドレイン間の電圧に依存せず、ゲート電圧と閾値電圧の差分によって制御される。よって、トランジスタTr21は飽和領域で動作させることが望ましい。トランジスタTr21を飽和領域で動作させるために、そのゲート電圧、ソースとドレイン間の電圧は、飽和領域で動作する範囲の電圧に適切に設定されているものとする。
具体的に、図18に示す半導体装置107では、メモリセルMC[i、j]に配線WD[j]から第1のアナログ電位Vx[i、j]が入力される。メモリセルMC[i、j]は、第1のアナログ電位Vx[i、j]に応じた第1のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルMC[i、j]の電流I[i、j]は、第1のアナログ電流に相当する。
また、具体的に、図18に示す半導体装置107では、メモリセルMC[i+1、j]に配線WD[j]から第1のアナログ電位Vx[i+1、j]が入力される。メモリセルMC[i+1、j]は、第1のアナログ電位Vx[i+1、j]に応じた第1のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルMC[i+1、j]の電流I[i+1、j]は、第1のアナログ電流に相当する。
そして、メモリセルMCは、第1のアナログ電位を保持する機能を有する。すなわち、メモリセルMCは、第1のアナログ電位を保持することで、第1のアナログ電位に応じた第1のアナログ電流を保持する機能を有すると言える。
また、メモリセルMCには、配線RW[i]、配線RW[i+1]で例示される配線RWから第2のアナログ電位が入力される。第2のアナログ電位は第2のアナログデータに対応する。メモリセルMCは、既に保持されている第1のアナログ電位に、第2のアナログ電位を加算する機能と、加算することで得られる第3のアナログ電位を保持する機能とを有する。そして、メモリセルMCは、第3のアナログ電位に応じた第2のアナログ電流を生成する機能を有する。すなわち、メモリセルMCは、第3のアナログ電位を保持することで、第3のアナログ電位に応じた第2のアナログ電流を保持する機能を有すると言える。
具体的に、図18に示す半導体装置107では、メモリセルMC[i、j]に配線RW[i]から第2のアナログ電位Vw[i、j]が入力される。そして、メモリセルMC[i、j]は、第1のアナログ電位Vx[i、j]及び第2のアナログ電位Vw[i、j]に応じた第3のアナログ電位を保持する機能を有する。そして、メモリセルMC[i、j]は、第3のアナログ電位に応じた第2のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルMC[i、j]の電流I[i、j]は、第2のアナログ電流に相当する。
また、図18に示す半導体装置107では、メモリセルMC[i+1、j]に配線RW[i+1]から第2のアナログ電位Vw[i+1、j]が入力される。そして、メモリセルMC[i+1、j]は、第1のアナログ電位Vx[i+1、j]及び第2のアナログ電位Vw[i+1、j]に応じた第3のアナログ電位を保持する機能を有する。そして、メモリセルMC[i+1、j]は、第3のアナログ電位に応じた第2のアナログ電流を生成する機能を有する。すなわち、この場合、メモリセルMC[i+1、j]の電流I[i+1、j]は、第2のアナログ電流に相当する。
そして、電流I[i、j]は、メモリセルMC[i、j]を介して配線BL[j]と配線VR[j]の間を流れる。電流I[i+1、j]は、メモリセルMC[i+1、j]を介して配線BL[j]と配線VR[j]の間を流れる。よって、電流I[i、j]と電流I[i+1、j]との和に相当する電流I[j]が、メモリセルMC[i、j]及びメモリセルMC[i+1、j]を介して配線BL[j]と配線VR[j]の間を流れることとなる。
参照用記憶回路12(RMEM)は、メモリセルMCR[i]、メモリセルMCR[i+1]で例示されるメモリセルMCRを有する。メモリセルMCRには、配線WDREFから第1の参照電位VPRが入力される。そして、メモリセルMCRは、第1の参照電位VPRに応じた第1の参照電流を生成する機能を有する。なお、以下、メモリセルMCR[i]に流れる電流をIREF[i]とし、メモリセルMCR[i+1]に流れる電流をIREF[i+1]とする。
そして、具体的に、図18に示す半導体装置107では、メモリセルMCR[i]に配線WDREFから第1の参照電位VPRが入力される。メモリセルMCR[i]は、第1の参照電位VPRに応じた第1の参照電流を生成する機能を有する。すなわち、この場合、メモリセルMCR[i]の電流IREF[i]は、第1の参照電流に相当する。
また、図18に示す半導体装置107では、メモリセルMCR[i+1]に配線WDREFから第1の参照電位VPRが入力される。メモリセルMCR[i+1]は、第1の参照電位VPRに応じた第1の参照電流を生成する機能を有する。すなわち、この場合、メモリセルMCR[i+1]の電流IREF[i+1]は、第1の参照電流に相当する。
そして、メモリセルMCRは、第1の参照電位VPRを保持する機能を有する。すなわち、メモリセルMCRは、第1の参照電位VPRを保持することで、第1の参照電位VPRに応じた第1の参照電流を保持する機能を有すると言える。
また、メモリセルMCRには、配線RW[i]、配線RW[i+1]で例示される配線RWから第2のアナログ電位が入力される。メモリセルMCRは、既に保持されている第1の参照電位VPRに、第2のアナログ電位を加算し、加算することで得られる第2の参照電位を保持する機能を有する。そして、メモリセルMCRは、第2の参照電位に応じた第2の参照電流を生成する機能を有する。すなわち、メモリセルMCRは、第2の参照電位を保持することで、第2の参照電位に応じた第2の参照電流を保持する機能を有すると言える。
具体的に、図18に示す半導体装置107では、メモリセルMCR[i]に配線RW[i]から第2のアナログ電位Vw[i、j]が入力される。そして、メモリセルMCR[i]は、第1の参照電位VPR及び第2のアナログ電位Vw[i、j]に応じた第2の参照電位を保持する機能を有する。そして、メモリセルMCR[i]は、第2の参照電位に応じた第2の参照電流を生成する機能を有する。すなわち、この場合、メモリセルMCR[i]の電流IREF[i]は、第2の参照電流に相当する。
また、図18に示す半導体装置107では、メモリセルMCR[i+1]に配線RW[i+1]から第2のアナログ電位Vw[i+1、j]が入力される。そして、メモリセルMCR[i+1]は、第1の参照電位VPR及び第2のアナログ電位Vw[i+1、j]に応じた第2の参照電位を保持する機能を有する。そして、メモリセルMCR[i+1]は、第2の参照電位に応じた第2の参照電流を生成する機能を有する。すなわち、この場合、メモリセルMCR[i+1]の電流IREF[i+1]は、第2の参照電流に相当する。
そして、電流IREF[i]は、メモリセルMCR[i]を介して配線BLREFと配線VRREFの間を流れる。電流IREF[i+1]は、メモリセルMCR[i+1]を介して配線BLREFと配線VRREFの間を流れる。よって、電流IREF[i]と電流IREF[i+1]との和に相当する電流IREFが、メモリセルMCR[i]及びメモリセルMCR[i+1]を介して配線BLREFと配線VRREFの間を流れることとなる。
電流源回路15は、配線BLREFに流れる電流IREFと同じ値の電流、もしくは電流IREFに対応する電流を、配線BLに供給する機能を有する。そして、後述するオフセットの電流を設定する際には、メモリセルMC[i、j]及びメモリセルMC[i+1、j]を介して配線BL[j]と配線VR[j]の間を流れる電流I[j]が、メモリセルMCR[i]及びメモリセルMCR[i+1]を介して配線BLREFと配線VRREFの間を流れる電流IREFと異なる場合、差分の電流は回路13または回路14に流れる。回路13は電流ソース回路としての機能を有し、回路14は電流シンク回路としての機能を有する。
具体的に、電流I[j]が電流IREFよりも大きい場合、回路13は、電流I[j]と電流IREFの差分に相当する電流ΔI[j]を生成する機能を有する。また、回路13は、生成した電流ΔI[j]を配線BL[j]に供給する機能を有する。すなわち、回路13は、電流ΔI[j]を保持する機能を有すると言える。
また、電流I[j]が電流IREFよりも小さい場合、回路14は、電流I[j]と電流IREFの差分に相当する電流ΔI[j]を生成する機能を有する。また、回路14は、生成した電流ΔI[j]を配線BL[j]から引き込む機能を有する。すなわち、回路14は、電流ΔI[j]を保持する機能を有すると言える。
次いで、図18に示す半導体装置107の動作の一例について説明する。
まず、メモリセルMC[i、j]に第1のアナログ電位に応じた電位を格納する。具体的には、第1の参照電位VPRから第1のアナログ電位Vx[i、j]を差し引いた電位VPR-Vx[i、j]が、配線WD[j]を介してメモリセルMC[i、j]に入力される。メモリセルMC[i、j]では、電位VPR-Vx[i、j]が保持される。また、メモリセルMC[i、j]では、電位VPR-Vx[i、j]に応じた電流I[i、j]が生成される。例えば、第1の参照電位VPRは、接地電位よりも高いハイレベルの電位とする。具体的には、接地電位よりも高く、電流源回路15に供給されるハイレベルの電位VDDと同程度か、それ以下の電位であることが望ましい。
また、メモリセルMCR[i]に第1の参照電位VPRを格納する。具体的には、第1の参照電位VPRが、配線WDREFを介してメモリセルMCR[i]に入力される。メモリセルMCR[i]では、第1の参照電位VPRが保持される。また、メモリセルMCR[i]では、第1の参照電位VPRに応じた電流IREF[i]が生成される。
また、メモリセルMC[i+1、j]に第1のアナログ電位に応じた電位を格納する。具体的には、第1の参照電位VPRから第1のアナログ電位Vx[i+1、j]を差し引いた電位VPR-Vx[i+1、j]が、配線WD[j]を介してメモリセルMC[i+1、j]に入力される。メモリセルMC[i+1、j]では、電位VPR-Vx[i+1、j]が保持される。また、メモリセルMC[i+1、j]では、電位VPR-Vx[i+1、j]に応じた電流I[i+1、j]が生成される。
また、メモリセルMCR[i+1]に第1の参照電位VPRを格納する。具体的には、第1の参照電位VPRが、配線WDREFを介してメモリセルMCR[i+1]に入力される。メモリセルMCR[i+1]では、第1の参照電位VPRが保持される。また、メモリセルMCR[i+1]では、第1の参照電位VPRに応じた電流IREF[i+1]が生成される。
上記動作において、配線RW[i]及び配線RW[i+1]は基準電位とする。例えば、基準電位として接地電位、基準電位よりも低いローレベルの電位VSSなどを用いることができる。或いは、基準電位として電位VSSと電位VDDの間の電位を用いると、第2のアナログ電位Vwを正負にしても、配線RWの電位を接地電位よりも高くできるので信号の生成を容易にすることができ、正負のアナログデータに対する積演算が可能になるので好ましい。
上記動作により、配線BL[j]には、配線BL[j]に電気的に接続されたメモリセルMCにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図18では、メモリセルMC[i、j]で生成される電流I[i、j]と、メモリセルMC[i+1、j]で生成される電流I[i+1、j]とを合わせた電流I[j]が流れる。また、上記動作により、配線BLREFには、配線BLREFに電気的に接続されたメモリセルMCRにおいてそれぞれ生成される電流を合わせた電流が、流れることとなる。具体的に図18では、メモリセルMCR[i]で生成される電流IREF[i]と、メモリセルMCR[i+1]で生成される電流IREF[i+1]とを合わせた電流IREFが流れる。
次いで、配線RW[i]及び配線RW[i+1]の電位を基準電位としたまま、第1のアナログ電位によって得られる電流I[j]と第1の参照電位によって得られる電流IREFとの差分から得られるオフセットの電流Ioffset[j]を、回路13または回路14において保持する。
具体的に、電流I[j]が電流IREFよりも大きい場合、回路13は電流Ioffset[j]を配線BL[j]に供給する。すなわち、回路13に流れる電流ICM[j]は電流Ioffset[j]に相当することとなる。そして、当該電流ICM[j]の値は回路13において保持される。また、電流I[j]が電流IREFよりも小さい場合、回路14は電流Ioffset[j]を配線BL[j]から引き込む。すなわち、回路14に流れる電流ICP[j]は電流Ioffset[j]に相当することとなる。そして、当該電流ICP[j]の値は回路14において保持される。
次いで、既にメモリセルMC[i、j]において保持されている第1のアナログ電位に加算するように、第2のアナログ電位をメモリセルMC[i、j]に格納する。具体的には、配線RW[i]の電位を基準電位に対してVw[i]だけ高い電位とすることで、第2のアナログ電位Vw[i]が、配線RW[i]を介してメモリセルMC[i、j]に入力される。メモリセルMC[i、j]では、電位VPR-Vx[i、j]+Vw[i]が保持される。また、メモリセルMC[i、j]では、電位VPR-Vx[i、j]+Vw[i]に応じた電流I[i、j]が生成される。
また、既にメモリセルMC[i+1、j]において保持されている第1のアナログ電位に加算するように、第2のアナログ電位をメモリセルMC[i+1、j]に格納する。具体的には、配線RW[i+1]の電位を基準電位に対してVw[i+1]だけ高い電位とすることで、第2のアナログ電位Vw[i+1]が、配線RW[i+1]を介してメモリセルMC[i+1、j]に入力される。メモリセルMC[i+1、j]では、電位VPR-Vx[i+1、j]+Vw[i+1]が保持される。また、メモリセルMC[i+1、j]では、電位VPR-Vx[i+1、j]+Vw[i+1]に応じた電流I[i+1、j]が生成される。
なお、電位を電流に変換する素子として飽和領域で動作するトランジスタTr21を用いる場合、配線RW[i]の電位がVw[i]であり、配線RW[i+1]の電位がVw[i+1]であると仮定すると、メモリセルMC[i、j]が有するトランジスタTr21のドレイン電流が電流I[i、j]に相当するので、第2のアナログ電流は以下の式a9で表される。なお、kは係数、VthはトランジスタTr21の閾値電圧である。
また、メモリセルMCR[i]が有するトランジスタTr21のドレイン電流が電流IREF[i]に相当するので、第2の参照電流は以下の式a10で表される。
そして、メモリセルMC[i、j]に流れる電流I[i、j]と、メモリセルMC[i+1、j]に流れる電流I[i+1、j]の和に相当する電流I[j]は、I[j]=ΣiI[i、j]であり、メモリセルMCR[i]に流れる電流IREF[i]と、メモリセルMCR[i+1]に流れる電流IREF[i+1]の和に相当する電流IREFは、IREF=ΣiIREF[i]となり、その差分に相当する電流ΔI[j]は以下の式a11で表される。
式a9、式a10、式a11から、電流ΔI[j]は以下の式a12のように導き出される。
式a12において、2kΣi(Vw[i]・Vx[i、j])で示される項は、第1のアナログ電位Vx[i、j]及び第2のアナログ電位Vw[i]の積と、第1のアナログ電位Vx[i+1、j]及び第2のアナログ電位Vw[i+1]の積と、の和に相当する。
また、Ioffset[j]は、配線RWの電位を全て基準電位としたとき、すなわち第2のアナログ電位Vw[i]を0、第2のアナログ電位Vw[i+1]を0としたときの電流ΔI[j]とすると、式a12から、以下の式a13が導き出される。
したがって、式a11乃至式a13から、第1のアナログデータと第2のアナログデータの積和値に相当する2kΣi(Vw[i]・Vx[i、j])は、以下の式a14で表されることが分かる。
そして、メモリセルMCに流れる電流の和を電流I[j]、メモリセルMCRに流れる電流の和を電流IREF、回路13または回路14に流れる電流を電流Ioffset[j]とすると、配線RW[i]の電位をVw[i]、配線RW[i+1]の電位をVw[i+1]としたときに配線BL[j]から流れ出る電流Iout[j]は、IREF-I[j]-Ioffset[j]で表される。式a14から、電流Iout[j]は、2kΣi(Vw[i]・Vx[i、j])であり、第1のアナログ電位Vx[i、j]及び第2のアナログ電位Vw[i]の積と、第1のアナログ電位Vx[i+1、j]及び第2のアナログ電位Vw[i+1]の積と、の和に相当することが分かる。
なお、トランジスタTr21は飽和領域で動作させることが望ましいが、トランジスタTr21の動作領域が理想的な飽和領域と異なっていたとしても、第1のアナログ電位Vx[i、j]及び第2のアナログ電位Vw[i]の積と、第1のアナログ電位Vx[i+1、j]及び第2のアナログ電位Vw[i+1]の積との和に相当する電流を、所望の範囲内の精度で問題なく得ることができる場合は、トランジスタTr21は飽和領域で動作しているものとみなせる。
例えば、j列目のメモリセルMC[1、j]乃至[M、j]に第l層の各ニューロンの重み係数wn1
(l)乃至wnM
(l)を第1のアナログデータとしてそれぞれ格納し、配線RW[1]乃至配線RW[M]を介して第(l-1)層のニューロンの出力z1
(l-1)乃至出力zM
(l-1)をメモリセルMC[1、j]乃至メモリセルMC[M、j]に第2のアナログデータとしてそれぞれ入力する。上記動作により、第l層の第nのニューロンへの入力の総和(ネット値)un
(l)を、電流ΔIout[j]から得ることができる。従って、半導体装置107を用いることにより、式a1の演算を行うことができる。
例えば、j列目のメモリセルMC[1、j]乃至[M、j]に第(l+1)層の各ニューロンの重み係数wn1
(l+1)乃至wnM
(l+1)を第1のアナログデータとしてそれぞれ格納し、配線RW[1]乃至配線RW[M]を介して第l層のニューロンの出力z1
l乃至出力zM
lをメモリセルMC[1、j]乃至メモリセルMC[M、j]に第2のアナログデータとしてそれぞれ入力する。上記動作により、第(l+1)層の第kのニューロンへの入力の総和(ネット値)uk
(l+1)を、電流ΔIout[j]から得ることができる。従って、半導体装置107を用いることにより、式a3の演算を行うことができる。
例えば、j列目のメモリセルMC[1、j]乃至[K、j]に第(l+1)層の各ニューロンの重み係数wn1
(l+1)乃至wnK
(l+1)を第1のアナログデータとしてそれぞれ格納し、配線RW[1]乃至配線RW[K]を介して第(l+1)層のニューロンの誤差δ1
(l+1)乃至δK
(l+1)をメモリセルMC[1、j]乃至[K、j]に第2のアナログデータとしてそれぞれ入力する。上記動作により、式a5におけるΣkδk
(l+1)・wkn
(l+1)の値を、電流ΔIout[j]から得ることができる。従って、半導体装置107を用いることにより、式a5の演算の一部を行うことができる。
本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、演算回路の回路規模を小さく抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理をデジタルデータに変換せずとも実行することができるので、アナログデータの演算処理に要する時間を抑えることができる。或いは、本発明の一態様により、アナログデータの演算処理に要する時間を抑えつつ、演算回路の低消費電力化を実現することができる。
次いで、記憶回路11(MEM)と、参照用記憶回路12(RMEM)の具体的な構成の一例について、図19を用いて説明する。
図19では、記憶回路11(MEM)がy行x列の複数のメモリセルMCを有し、参照用記憶回路12(RMEM)がy行1列の複数のメモリセルMCRを有する場合を例示している。
記憶回路11は、配線RWと、配線WWと、配線WDと、配線VRと、配線BLとに電気的に接続されている。図19では、配線RW[1]乃至配線RW[y]が各行のメモリセルMCにそれぞれ電気的に接続され、配線WW[1]乃至配線WW[y]が各行のメモリセルMCにそれぞれ電気的に接続され、配線WD[1]乃至配線WD[x]が各列のメモリセルMCにそれぞれ電気的に接続され、配線BL[1]乃至配線BL[x]が各列のメモリセルMCにそれぞれ電気的に接続されている場合を例示している。また、図19では、配線VR[1]乃至配線VR[x]が各列のメモリセルMCにそれぞれ電気的に接続されている場合を例示している。なお、配線VR[1]乃至配線VR[x]は、互いに電気的に接続されていても良い。
そして、参照用記憶回路12は、配線RWと、配線WWと、配線WDREFと、配線VRREFと、配線BLREFとに電気的に接続されている。図19では、配線RW[1]乃至配線RW[y]が各行のメモリセルMCRにそれぞれ電気的に接続され、配線WW[1]乃至配線WW[y]が各行のメモリセルMCRにそれぞれ電気的に接続され、配線WDREFが一列のメモリセルMCRにそれぞれ電気的に接続され、配線BLREFが一列のメモリセルMCRにそれぞれ電気的に接続され、配線VRREFが一列のメモリセルMCRにそれぞれ電気的に接続されている場合を例示している。なお、配線VRREFは、配線VR[1]乃至配線VR[x]に電気的に接続されていても良い。
次いで、図19に示した複数のメモリセルMCのうち、任意の2行2列のメモリセルMCと、図19に示した複数のメモリセルMCRのうち、任意の2行1列のメモリセルMCRとの、具体的な回路構成と接続関係とを、一例として図20に示す。
具体的に図20では、i行j列目のメモリセルMC[i、j]と、i+1行j列目のメモリセルMC[i+1、j]と、i行j+1列目のメモリセルMC[i、j+1]と、i+1行j+1列目のメモリセルMC[i+1、j+1]とを図示している。また、具体的に図20では、i行目のメモリセルMCR[i]と、i+1行目のメモリセルMCR[i+1]とを図示している。なお、iは1からy-1までの任意の数で、jは1からx-1までの任意の数とする。
i行目のメモリセルMC[i、j]と、メモリセルMC[i、j+1]と、メモリセルMCR[i]は、配線RW[i]及び配線WW[i]に電気的に接続されている。また、i+1行目のメモリセルMC[i+1、j]と、メモリセルMC[i+1、j+1]と、メモリセルMCR[i+1]は、配線RW[i+1]及び配線WW[i+1]に電気的に接続されている。
j列目のメモリセルMC[i、j]と、メモリセルMC[i+1、j]は、配線WD[j]、配線VR[j]、及び配線BL[j]に電気的に接続されている。また、j+1列目のメモリセルMC[i、j+1]と、メモリセルMC[i+1、j+1]は、配線WD[j+1]、配線VR[j+1]、及び配線BL[j+1]に電気的に接続されている。また、メモリセルMCR[i]と、i+1行目のメモリセルMCR[i+1]は、配線WDREF、配線VRREF、及び配線BLREFに電気的に接続されている。
そして、各メモリセルMCと各メモリセルMCRは、トランジスタTr21と、トランジスタTr22と、容量素子C11と、を有する。トランジスタTr22は、メモリセルMCまたはメモリセルMCRへの第1のアナログ電位の入力を制御する機能を有する。トランジスタTr21は、ゲートに入力された電位に従って、アナログ電流を生成する機能を有する。容量素子C11は、メモリセルMCまたはメモリセルMCRにおいて保持されている第1のアナログ電位に、第2のアナログ電位を加算する機能を有する。
具体的に、図20に示すメモリセルMCでは、トランジスタTr22は、ゲートが配線WWに電気的に接続され、ソース又はドレインの一方が配線WDに電気的に接続され、ソース又はドレインの他方がトランジスタTr21のゲートに電気的に接続されている。また、トランジスタTr21は、ソース又はドレインの一方が配線VRに電気的に接続され、ソース又はドレインの他方が配線BLに電気的に接続されている。容量素子C11は、第1の電極が配線RWに電気的に接続され、第2の電極がトランジスタTr21のゲートに電気的に接続されている。
また、図20に示すメモリセルMCRでは、トランジスタTr22は、ゲートが配線WWに電気的に接続され、ソース又はドレインの一方が配線WDREFに電気的に接続され、ソース又はドレインの他方がトランジスタTr21のゲートに電気的に接続されている。また、トランジスタTr21は、ソース又はドレインの一方が配線VRREFに電気的に接続され、ソース又はドレインの他方が配線BLREFに電気的に接続されている。容量素子C11は、第1の電極が配線RWに電気的に接続され、第2の電極がトランジスタTr21のゲートに電気的に接続されている。
メモリセルMCにおいてトランジスタTr21のゲートをノードNとすると、メモリセルMCでは、トランジスタTr22を介してノードNに第1のアナログ電位が入力され、次いでトランジスタTr22がオフになるとノードNが浮遊状態になり、ノードNにおいて第1のアナログ電位が保持される。また、メモリセルMCでは、ノードNが浮遊状態になると、容量素子C11の第1の電極に入力された第2のアナログ電位がノードNに与えられる。上記動作により、ノードNは、第1のアナログ電位に、第2のアナログ電位が加算されることで得られる電位となる。
なお、容量素子C11の第1の電極の電位は容量素子C11を介してノードNに与えられるため、実際には、第1の電極の電位の変化量がそのままノードNの電位の変化量に反映されるわけではない。具体的には、容量素子C11の容量値と、トランジスタTr21のゲート容量の容量値と、寄生容量の容量値とから一意に決まる結合係数を、第1の電極の電位の変化量に乗ずることで、ノードNの電位の変化量を正確に算出することができる。以下、説明を分かり易くするために、第1の電極の電位の変化量がほぼノードNの電位の変化量に反映されるものとして説明を行う。
トランジスタTr21は、ノードNの電位にしたがってそのドレイン電流が定まる。よって、トランジスタTr22がオフになることでノードNの電位が保持されると、トランジスタTr21のドレイン電流の値も保持される。上記ドレイン電流には第1のアナログ電位と第2のアナログ電位が反映されている。
また、メモリセルMCRにおいてトランジスタTr21のゲートをノードNREFとすると、メモリセルMCRでは、トランジスタTr22を介してノードNREFに第1の参照電位が入力され、次いでトランジスタTr22がオフになるとノードNREFが浮遊状態になり、ノードNREFにおいて第1の参照電位が保持される。また、メモリセルMCRでは、ノードNREFが浮遊状態になると、容量素子C11の第1の電極に入力された第2のアナログ電位がノードNREFに与えられる。上記動作により、ノードNREFは、第1の参照電位に、第2のアナログ電位が加算されることで得られる電位となる。
トランジスタTr21は、ノードNREFの電位にしたがってそのドレイン電流が定まる。よって、トランジスタTr22がオフになることでノードNREFの電位が保持されると、トランジスタTr21のドレイン電流の値も保持される。上記ドレイン電流には第1の参照電位と第2のアナログ電位が反映されている。
メモリセルMC[i、j]のトランジスタTr21に流れるドレイン電流を電流I[i、j]とし、メモリセルMC[i+1、j]のトランジスタTr21に流れるドレイン電流を電流I[i+1、j]とすると、配線BL[j]からメモリセルMC[i、j]及びメモリセルMC[i+1、j]に供給される電流の和は、電流I[j]となる。また、メモリセルMC[i、j+1]のトランジスタTr21に流れるドレイン電流を電流I[i、j+1]とし、メモリセルMC[i+1、j+1]のトランジスタTr21に流れるドレイン電流を電流I[i+1、j+1]とすると、配線BL[j+1]からメモリセルMC[i、j+1]及びメモリセルMC[i+1、j+1]に供給される電流の和は、電流I[j+1]となる。また、メモリセルMCR[i]のトランジスタTr21に流れるドレイン電流を電流IREF[i]とし、メモリセルMCR[i+1]のトランジスタTr21に流れるドレイン電流を電流IREF[i+1]とすると、配線BLREFからメモリセルMCR[i]及びメモリセルMCR[i+1]に供給される電流の和は、電流IREFとなる。
次いで、回路13と、回路14と、電流源回路15(CREF)の具体的な構成の一例について、図21を用いて説明する。
図21では、図20に示すメモリセルMCとメモリセルMCRに対応した、回路13、回路14、電流源回路15の構成の一例を示している。具体的に、図21に示す回路13は、j列目のメモリセルMCに対応した回路13[j]と、j+1列目のメモリセルMCに対応した回路13[j+1]とを有する。また、図21に示す回路14は、j列目のメモリセルMCに対応した回路14[j]と、j+1列目のメモリセルMCに対応した回路14[j+1]とを有する。
そして、回路13[j]及び回路14[j]は、配線BL[j]に電気的に接続されている。また、回路13[j+1]及び回路14[j+1]は、配線BL[j+1]に電気的に接続されている。
電流源回路15は、配線BL[j]、配線BL[j+1]、配線BLREFに電気的に接続されている。そして、電流源回路15は、配線BLREFに電流IREFを供給する機能と、電流IREFと同じ電流または電流IREFに応じた電流を、配線BL[j]及び配線BL[j+1]のそれぞれに供給する機能を有する。
具体的に、回路13[j]及び回路13[j+1]は、トランジスタTr27乃至Tr29と、容量素子C13とをそれぞれ有する。オフセットの電流を設定する際に、回路13[j]において、トランジスタTr27は、電流I[j]が電流IREFよりも大きい場合に、電流I[j]と電流IREFの差分に相当する電流ICM[j]を生成する機能を有する。また、回路13[j+1]において、トランジスタTr27は、電流I[j+1]が電流IREFよりも大きい場合に、電流I[j+1]と電流IREFの差分に相当する電流ICM[j+1]を生成する機能を有する。電流ICM[j]及び電流ICM[j+1]は、回路13[j]及び回路13[j+1]から配線BL[j]及び配線BL[j+1]に供給される。
そして、回路13[j]及び回路13[j+1]において、トランジスタTr27は、ソース又はドレインの一方が対応する配線BLに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタTr28は、ソース又はドレインの一方が配線BLに電気的に接続されており、ソース又はドレインの他方がトランジスタTr27のゲートに電気的に接続されている。トランジスタTr29は、ソース又はドレインの一方がトランジスタTr27のゲートに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。容量素子C13は、第1の電極がトランジスタTr27のゲートに電気的に接続されており、第2の電極が所定の電位が供給される配線に電気的に接続されている。
トランジスタTr28のゲートは配線OSMに電気的に接続されており、トランジスタTr29のゲートは配線ORMに電気的に接続されている。
なお、図21では、トランジスタTr27がpチャネル型であり、トランジスタTr28及びTr29がnチャネル型である場合を例示している。
また、回路14[j]及び回路14[j+1]は、トランジスタTr24乃至Tr26と、容量素子C12とをそれぞれ有する。オフセットの電流を設定する際に、回路14[j]において、トランジスタTr24は、電流I[j]が電流IREFよりも小さい場合に、電流I[j]と電流IREFの差分に相当する電流ICP[j]を生成する機能を有する。また、回路14[j+1]において、トランジスタTr24は、電流I[j+1]が電流IREFよりも小さい場合に、電流I[j+1]と電流IREFの差分に相当する電流ICP[j+1]を生成する機能を有する。電流ICP[j]及び電流ICP[j+1]は、配線BL[j]及び配線BL[j+1]から回路14[j]及び回路14[j+1]に引き込まれる。
なお、電流ICM[j]と電流ICP[j]とが、Ioffset[j]に相当する。また、なお、電流ICM[j+1]と電流ICP[j+1]とが、Ioffset[j+1]に相当する。
そして、回路14[j]及び回路14[j+1]において、トランジスタTr24は、ソース又はドレインの一方が対応する配線BLに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタTr25は、ソース又はドレインの一方が配線BLに電気的に接続されており、ソース又はドレインの他方がトランジスタTr24のゲートに電気的に接続されている。トランジスタTr26は、ソース又はドレインの一方がトランジスタTr24のゲートに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。容量素子C12は、第1の電極がトランジスタTr24のゲートに電気的に接続されており、第2の電極が所定の電位が供給される配線に電気的に接続されている。
トランジスタTr25のゲートは配線OSPに電気的に接続されており、トランジスタTr26のゲートは配線ORPに電気的に接続されている。
なお、図21では、トランジスタTr24乃至Tr26がnチャネル型である場合を例示している。
また、電流源回路15は、配線BLに対応したトランジスタTr30と、配線BLREFに対応したトランジスタTr31とを有する。具体的に、図21に示す電流源回路15は、トランジスタTr30として、配線BL[j]に対応したトランジスタTr30[j]と、配線BL[j+1]に対応したトランジスタTr30[j+1]とを有する場合を例示している。
そして、トランジスタTr30のゲートは、トランジスタTr31のゲートに電気的に接続されている。また、トランジスタTr30は、ソース又はドレインの一方が対応する配線BLに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。トランジスタTr31は、ソース又はドレインの一方が配線BLREFに電気的に接続されており、ソース又はドレインの他方が所定の電位が供給される配線に電気的に接続されている。
トランジスタTr30とトランジスタTr31とは、同じ極性を有している。図21では、トランジスタTr30とトランジスタTr31とが、共にpチャネル型を有する場合を例示している。
トランジスタTr31のドレイン電流は電流IREFに相当する。そして、トランジスタTr30とトランジスタTr31とはカレントミラー回路としての機能を有するため、トランジスタTr30のドレイン電流は、トランジスタTr31のドレイン電流とほぼ同じ値、またはトランジスタTr31のドレイン電流に応じた値となる。
なお、図21に示した回路13[j]と回路14[j]の間にスイッチを設けても良い。また、回路13[j+1]と回路14[j+1]の間にスイッチを設けても良い。或いは、電流源回路15が有するトランジスタTr31と、参照用記憶回路12との間にスイッチを設けても良い。
次いで、図20及び図21を用いて、本発明の一態様に係る半導体装置107の具体的な動作の一例について説明する。
図22は、図20に示すメモリセルMC、メモリセルMCRと、図21に示す回路13、回路14、電流源回路15の動作を示すタイミングチャートの一例に相当する。図22では、時刻T01乃至時刻T04において、メモリセルMC及びメモリセルMCRに第1のアナログデータを格納する動作が行われる。時刻T05乃至時刻T10において、回路13及び回路14にオフセットの電流Ioffsetを設定する動作が行われる。時刻T11乃至時刻T16において、第1のアナログデータと第2のアナログデータとの積和値に対応したデータを取得する動作が行われる。
なお、配線VR[j]及び配線VR[j+1]にはローレベルの電位が供給されるものとする。また、回路13に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位VDDが供給されるものとする。また、回路14に電気的に接続される所定の電位を有する配線は、全てローレベルの電位VSSが供給されるものとする。また、電流源回路15に電気的に接続される所定の電位を有する配線は、全てハイレベルの電位VDDが供給されるものとする。
また、トランジスタTr21、Tr24、Tr27、Tr30[j]、Tr30[j+1]、Tr31は飽和領域で動作するものとする。
まず、時刻T01乃至時刻T02において、配線WW[i]にハイレベルの電位が与えられ、配線WW[i+1]にローレベルの電位が与えられる。上記動作により、図20に示すメモリセルMC[i、j]、メモリセルMC[i、j+1]、メモリセルMCR[i]においてトランジスタTr22がオンになる。また、メモリセルMC[i+1、j]、メモリセルMC[i+1、j+1]、メモリセルMCR[i+1]においてトランジスタTr22がオフの状態を維持する。
また、時刻T01乃至時刻T02では、図20に示す配線WD[j]と配線WD[j+1]とに、第1の参照電位VPRから第1のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線WD[j]には電位VPR-Vx[i、j]が与えられ、配線WD[j+1]には電位VPR-Vx[i、j+1]が与えられる。また、配線WDREFには第1の参照電位VPRが与えられ、配線RW[i]及び配線RW[i+1]には基準電位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。
よって、図20に示すメモリセルMC[i、j]のノードN[i、j]にはトランジスタTr22を介して電位VPR-Vx[i、j]が与えられ、メモリセルMC[i、j+1]のノードN[i、j+1]にはトランジスタTr22を介して電位VPR-Vx[i、j+1]が与えられ、メモリセルMCR[i]のノードNREF[i]にはトランジスタTr22を介して電位VPRが与えられる。
時刻T02が終了すると、図20に示す配線WW[i]に与えられる電位はハイレベルからローレベルに変化し、メモリセルMC[i、j]、メモリセルMC[i、j+1]、メモリセルMCR[i]においてトランジスタTr22がオフになる。上記動作により、ノードN[i、j]には電位VPR-Vx[i、j]が保持され、ノードN[i、j+1]には電位VPR-Vx[i、j+1]が保持され、ノードNREF[i]には電位VPRが保持される。
次いで、時刻T03乃至時刻T04において、図20に示す配線WW[i]の電位はローレベルに維持され、配線WW[i+1]にハイレベルの電位が与えられる。上記動作により、図20に示すメモリセルMC[i+1、j]、メモリセルMC[i+1、j+1]、メモリセルMCR[i+1]においてトランジスタTr22がオンになる。また、メモリセルMC[i、j]、メモリセルMC[i、j+1]、メモリセルMCR[i]においてトランジスタTr22がオフの状態を維持する。
また、時刻T03乃至時刻T04では、図20に示す配線WD[j]と配線WD[j+1]とに、第1の参照電位VPRから第1のアナログ電位を差し引いた電位がそれぞれ与えられる。具体的に、配線WD[j]には電位VPR-Vx[i+1、j]が与えられ、配線WD[j+1]には電位VPR-Vx[i+1、j+1]が与えられる。また、配線WDREFには第1の参照電位VPRが与えられ、配線RW[i]及び配線RW[i+1]には基準電位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。
よって、図20に示すメモリセルMC[i+1、j]のノードN[i+1、j]にはトランジスタTr22を介して電位VPR-Vx[i+1、j]が与えられ、メモリセルMC[i+1、j+1]のノードN[i+1、j+1]にはトランジスタTr22を介して電位VPR-Vx[i+1、j+1]が与えられ、メモリセルMCR[i+1]のノードNREF[i+1]にはトランジスタTr22を介して第1の参照電位VPRが与えられる。
時刻T04が終了すると、図20に示す配線WW[i+1]に与えられる電位はハイレベルからローレベルに変化し、メモリセルMC[i+1、j]、メモリセルMC[i+1、j+1]、メモリセルMCR[i+1]においてトランジスタTr22がオフになる。上記動作により、ノードN[i+1、j]には電位VPR-Vx[i+1、j]が保持され、ノードN[i+1、j+1]には電位VPR-Vx[i+1、j+1]が保持され、ノードNREF[i+1]には第1の参照電位VPRが保持される。
次いで、時刻T05乃至時刻T06において、図21に示す配線ORP及び配線ORMにハイレベルの電位が与えられる。図21に示す回路13[j]及び回路13[j+1]では、配線ORMにハイレベルの電位が与えられることで、トランジスタTr29がオンになり、トランジスタTr27のゲートは電位VDDが与えられることでリセットされる。また、図21に示す回路14[j]及び回路14[j+1]では、配線ORPにハイレベルの電位が与えられることで、トランジスタTr26がオンになり、トランジスタTr24のゲートは電位VSSが与えられることでリセットされる。
時刻T06が終了すると、図21に示す配線ORP及び配線ORMに与えられる電位はハイレベルからローレベルに変化し、回路13[j]及び回路13[j+1]においてトランジスタTr29がオフになり、回路14[j]及び回路14[j+1]においてトランジスタTr26がオフになる。上記動作により、回路13[j]及び回路13[j+1]においてトランジスタTr27のゲートに電位VDDが保持され、回路14[j]及び回路14[j+1]においてトランジスタTr24のゲートに電位VSSが保持される。
次いで、時刻T07乃至時刻T08において、図21に示す配線OSPにハイレベルの電位が与えられる。また、図20に示す配線RW[i]及び配線RW[i+1]には基準電位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。配線OSPにハイレベルの電位が与えられることにより、回路14[j]及び回路14[j+1]においてトランジスタTr25がオンになる。
配線BL[j]に流れる電流I[j]が配線BLREFに流れる電流IREFよりも小さい場合、すなわち電流ΔI[j]が正の場合、図20に示すメモリセルMC[i、j]のトランジスタTr21が引き込むことのできる電流と、メモリセルMC[i+1、j]のトランジスタTr21が引き込むことのできる電流との和が、トランジスタTr30[j]のドレイン電流より小さいことを意味する。よって、電流ΔI[j]が正の場合、回路14[j]においてトランジスタTr25がオンになると、トランジスタTr30[j]のドレイン電流の一部がトランジスタTr24のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタTr24のドレイン電流が電流ΔI[j]とほぼ等しくなると、トランジスタTr24のゲートの電位は所定の値に収束する。このときのトランジスタTr24のゲートの電位は、トランジスタTr24のドレイン電流が電流ΔI[j]、すなわちIoffset[j](=ICP[j])となる電位に相当する。つまり、回路14[j]のトランジスタTr24は、電流ICP[j]を流し得る電流源に設定された状態であると言える。
同様に、配線BL[j+1]に流れる電流I[j+1]が配線BLREFに流れる電流IREFよりも小さい場合、つまり電流ΔI[j+1]が正の場合、回路14[j+1]においてトランジスタTr25がオンになると、トランジスタTr30[j+1]のドレイン電流の一部がトランジスタTr24のゲートに流れ込み、当該ゲートの電位が上昇し始める。そして、トランジスタTr24のドレイン電流が電流ΔI[j+1]とほぼ等しくなると、トランジスタTr24のゲートの電位は所定の値に収束する。このときのトランジスタTr24のゲートの電位は、トランジスタTr24のドレイン電流が電流ΔI[j+1]、すなわちIoffset[j+1](=ICP[j+1])となる電位に相当する。つまり、回路14[j+1]のトランジスタTr24は、電流ICP[j+1]を流し得る電流源に設定された状態であると言える。
時刻T08が終了すると、図21に示す配線OSPに与えられる電位はハイレベルからローレベルに変化し、回路14[j]及び回路14[j+1]においてトランジスタTr25がオフになる。上記動作により、トランジスタTr24のゲートの電位は保持される。よって、回路14[j]は電流ICP[j]を流し得る電流源に設定された状態を維持し、回路14[j+1]は電流ICP[j+1]を流し得る電流源に設定された状態を維持する。
次いで、時刻T09乃至時刻T10において、図21に示す配線OSMにハイレベルの電位が与えられる。また、図20に示す配線RW[i]及び配線RW[i+1]には基準電位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。配線OSMにハイレベルの電位が与えられることにより、回路13[j]及び回路13[j+1]においてトランジスタTr28がオンになる。
配線BL[j]に流れる電流I[j]が配線BLREFに流れる電流IREFよりも大きい場合、すなわち電流ΔI[j]が負の場合、図20に示すメモリセルMC[i、j]のトランジスタTr21が引き込むことのできる電流と、メモリセルMC[i+1、j]のトランジスタTr21が引き込むことのできる電流との和が、トランジスタTr30[j]のドレイン電流より大きいことを意味する。よって、電流ΔI[j]が負の場合、回路13[j]においてトランジスタTr28がオンになると、トランジスタTr27のゲートから配線BL[j]に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタTr27のドレイン電流が電流ΔI[j]の絶対値とほぼ等しくなると、トランジスタTr27のゲートの電位は所定の値に収束する。このときのトランジスタTr27のゲートの電位は、トランジスタTr27のドレイン電流が電流ΔI[j]の絶対値、すなわちIoffset[j](=ICM[j])となる電位に相当する。つまり、回路13[j]のトランジスタTr27は、電流ICM[j]を流し得る電流源に設定された状態であると言える。
同様に、配線BL[j+1]に流れる電流I[j+1]が配線BLREFに流れる電流IREFよりも大きい場合、つまり電流ΔI[j+1]が負の場合、回路13[j+1]においてトランジスタTr28がオンになると、トランジスタTr27のゲートから配線BL[j+1]に電流が流れ出し、当該ゲートの電位が下降し始める。そして、トランジスタTr27のドレイン電流が電流ΔI[j+1]の絶対値とほぼ等しくなると、トランジスタTr27のゲートの電位は所定の値に収束する。このときのトランジスタTr27のゲートの電位は、トランジスタTr27のドレイン電流が電流ΔI[j+1]の絶対値、すなわちIoffset[j+1](=ICM[j+1])となる電位に相当する。つまり、回路13[j+1]のトランジスタTr27は、電流ICM[j+1]を流し得る電流源に設定された状態であると言える。
時刻T10が終了すると、図21に示す配線OSMに与えられる電位はハイレベルからローレベルに変化し、回路13[j]及び回路13[j+1]においてトランジスタTr28がオフになる。上記動作により、トランジスタTr27のゲートの電位は保持される。よって、回路13[j]は電流ICM[j]を流し得る電流源に設定された状態を維持し、回路13[j+1]は電流ICM[j+1]を流し得る電流源に設定された状態を維持する。
なお、回路14[j]及び回路14[j+1]において、トランジスタTr24は電流を引き込む機能を有する。そのため、時刻T07乃至時刻T08において配線BL[j]に流れる電流I[j]が配線BLREFに流れる電流IREFよりも大きく電流ΔI[j]が負の場合、或いは、配線BL[j+1]に流れる電流I[j+1]が配線BLREFに流れる電流IREFよりも大きく電流ΔI[j+1]が負の場合、回路14[j]または回路14[j+1]から過不足なく配線BL[j]または配線BL[j+1]に電流を供給するのが難しくなる恐れがある。この場合、配線BL[j]または配線BL[j+1]に流れる電流と、配線BLREFに流れる電流とのバランスを取るために、メモリセルMCのトランジスタTr21と、回路14[j]または回路14[j+1]のトランジスタTr24と、トランジスタTr30[j]またはTr30[j+1]とが、共に飽和領域で動作することが困難になる可能性がある。
時刻T07乃至時刻T08において電流ΔI[j]が負の場合でも、トランジスタTr21、Tr24、Tr30[j]またはTr30[j+1]における飽和領域での動作を確保するために、時刻T05乃至時刻T06において、トランジスタTr27のゲートを電位VDDにリセットするのではなく、トランジスタTr27のゲートの電位を所定のドレイン電流が得られる程度の高さに設定しておいても良い。上記構成により、トランジスタTr30[j]またはTr30[j+1]のドレイン電流に加えてトランジスタTr27から電流が供給されるため、トランジスタTr21において引き込めない分の電流を、トランジスタTr24においてある程度引き込むことができるため、トランジスタTr21、Tr24、Tr30[j]またはTr30[j+1]における飽和領域での動作を確保することができる。
なお、時刻T09乃至時刻T10において、配線BL[j]に流れる電流I[j]が配線BLREFに流れる電流IREFよりも小さい場合、すなわち電流ΔI[j]が正の場合、時刻T07乃至時刻T08において回路14[j]が電流ICP[j]を流し得る電流源に既に設定されているため、回路13[j]においてトランジスタTr27のゲートの電位はほぼ電位VDDのままとなる。同様に、配線BL[j+1]に流れる電流I[j+1]が配線BLREFに流れる電流IREFよりも小さい場合、すなわち電流ΔI[j+1]が正の場合、時刻T07乃至時刻T08において回路14[j+1]が電流ICP[j+1]を流し得る電流源に既に設定されているため、回路13[j+1]においてトランジスタTr27のゲートの電位はほぼ電位VDDのままとなる。
次いで、時刻T11乃至時刻T12において、図20に示す配線RW[i]に第2のアナログ電位Vw[i]が与えられる。また、配線RW[i+1]には、基準電位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられたままである。具体的に、配線RW[i]の電位は、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2に対して電位差Vw[i]だけ高い電位となるが、以下説明を分かり易くするために、配線RW[i]の電位は電位Vw[i]であると仮定する。
配線RW[i]が電位Vw[i]になると、容量素子C11の第1の電極の電位の変化量がほぼノードNの電位の変化量に反映されるものと仮定すると、図20に示すメモリセルMC[i、j]におけるノードNの電位はVPR-Vx[i、j]+Vw[i]となり、メモリセルMC[i、j+1]におけるノードNの電位はVPR-Vx[i、j+1]+Vw[i]となる。そして、上記の式a14から、メモリセルMC[i、j]に対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j]からIoffset[j]を差し引いた電流、すなわち、配線BL[j]から流れ出る電流Iout[j]に反映されることが分かる。また、メモリセルMC[i、j+1]に対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j+1]からIoffset[j+1]を差し引いた電流、すなわち、配線BL[j+1]から流れ出る電流Iout[j+1]に反映されることが分かる。
時刻T12が終了すると、配線RW[i]には、再度、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。
次いで、時刻T13乃至時刻T14において、図20に示す配線RW[i+1]に第2のアナログ電位Vw[i+1]が与えられる。また、配線RW[i]には、基準電位として電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられたままである。具体的に、配線RW[i+1]の電位は、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2に対して電位差Vw[i+1]だけ高い電位となるが、以下説明を分かり易くするために、配線RW[i+1]の電位は電位Vw[i+1]であると仮定する。
配線RW[i+1]が電位Vw[i+1]になると、容量素子C11の第1の電極の電位の変化量がほぼノードNの電位の変化量に反映されるものと仮定すると、図20に示すメモリセルMC[i+1、j]におけるノードNの電位はVPR-Vx[i+1、j]+Vw[i+1]となり、メモリセルMC[i+1、j+1]におけるノードNの電位はVPR-Vx[i+1、j+1]+Vw[i+1]となる。そして、上記の式a14から、メモリセルMC[i+1、j]に対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j]からIoffset[j]を差し引いた電流、すなわち、電流Iout[j]に反映されることが分かる。また、メモリセルMC[i+1、j+1]に対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j+1]からIoffset[j+1]を差し引いた電流、すなわち、電流Iout[j+1]に反映されることが分かる。
時刻T14が終了すると、配線RW[i+1]には、再度、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。
次いで、時刻T15乃至時刻T16において、図20に示す配線RW[i]に第2のアナログ電位Vw[i]が与えられ、配線RW[i+1]に第2のアナログ電位Vw[i+1]が与えられる。具体的に、配線RW[i]の電位は、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2に対して電位差Vw[i]だけ高い電位となり、配線RW[i+1]の電位は、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2に対して電位差Vw[i+1]だけ高い電位となるが、以下説明を分かり易くするために、配線RW[i]の電位は電位Vw[i]であり、配線RW[i+1]の電位は電位Vw[i+1]であると仮定する。
配線RW[i]が電位Vw[i]になると、容量素子C11の第1の電極の電位の変化量がほぼノードNの電位の変化量に反映されるものと仮定すると、図20に示すメモリセルMC[i、j]におけるノードNの電位はVPR-Vx[i、j]+Vw[i]となり、メモリセルMC[i、j+1]におけるノードNの電位はVPR-Vx[i、j+1]+Vw[i]となる。また、配線RW[i+1]が電位Vw[i+1]になると、容量素子C11の第1の電極の電位の変化量がほぼノードNの電位の変化量に反映されるものと仮定すると、図20に示すメモリセルMC[i+1、j]におけるノードNの電位はVPR-Vx[i+1、j]+Vw[i+1]となり、メモリセルMC[i+1、j+1]におけるノードNの電位はVPR-Vx[i+1、j+1]+Vw[i+1]となる。
そして、上記の式a14から、メモリセルMC[i、j]とメモリセルMC[i+1、j]とに対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j]からIoffset[j]を差し引いた電流、すなわち、電流Iout[j]に反映されることが分かる。また、メモリセルMC[i、j+1]とメモリセルMC[i+1、j+1]とに対応する第1のアナログデータと第2のアナログデータの積和値は、電流ΔI[j+1]からIoffset[j+1]を差し引いた電流、すなわち、電流Iout[j+1]に反映されることが分かる。
時刻T16が終了すると、配線RW[i]及び配線RW[i+1]には、再度、基準電位である電位VSSと電位VDDの間の電位、例えば電位(VDD+VSS)/2が与えられる。
上記構成により、積和演算を小さな回路規模で行うことができる。また、上記構成により、積和演算を高速で行うことができる。また、上記構成により、低消費電力で積和演算を行うことができる。
なお、トランジスタTr22、Tr25、Tr26、Tr28、Tr29は、オフ電流の著しく低いトランジスタを用いることが望ましい。トランジスタTr22にオフ電流の著しく低いトランジスタを用いることにより、ノードNの電位の保持を長時間に渡って行うことができる。また、トランジスタTr25及びTr26にオフ電流の著しく低いトランジスタを用いることにより、トランジスタTr24のゲートの電位の保持を、長時間に渡って行うことができる。また、トランジスタTr28及びTr29にオフ電流の著しく低いトランジスタを用いることにより、トランジスタTr27のゲートの電位の保持を、長時間に渡って行うことができる。
トランジスタのオフ電流を下げるには、例えば、チャネル形成領域をバンドギャップが大きい半導体で形成すればよい。上述したように、バンドギャップが大きい半導体とは、バンドギャップが2.2eV以上の半導体を指す場合があるが、このような半導体材料として酸化物半導体が挙げられる。トランジスタTr22、Tr25、Tr26、Tr28、Tr29として、OSトランジスタを用いればよい。
なお、本実施の形態は、少なくともその一部を本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態5)
本実施の形態では、本発明の一態様に係る表示システムを搭載した電子機器の例について説明する。
図23(A)、(B)に、携帯情報端末1800の一例を示す。携帯情報端末1800は、筐体1801、筐体1802、表示部1803、表示部1804、及びヒンジ部1805等を有する。
筐体1801と筐体1802は、ヒンジ部1805で連結されている。携帯情報端末1800は、図23(A)に示すように折り畳んだ状態から、図23(B)に示すように筐体1801と筐体1802を開くことができる。
例えば、表示部1803及び表示部1804に、文書情報を表示することが可能であり、電子書籍端末としても用いることができる。また、表示部1803及び表示部1804に静止画像や動画像を表示することもできる。
このように、携帯情報端末1800は、持ち運ぶ際には折り畳んだ状態にできるため、汎用性に優れる。
なお、筐体1801及び筐体1802には、電源ボタン、操作ボタン、外部接続ポート、スピーカ、マイク等を有していてもよい。
図23(C)に携帯情報端末の一例を示す。図23(C)に示す携帯情報端末1810は、筐体1811、表示部1812、操作ボタン1813、外部接続ポート1814、スピーカ1815、マイク1816、カメラ1817等を有する。
携帯情報端末1810は、表示部1812にタッチセンサを備える。電話を掛ける、或いは文字を入力するなどのあらゆる操作は、指やスタイラスなどで表示部1812に触れることで行うことができる。
また、操作ボタン1813の操作により、電源のON、OFF動作や、表示部1812に表示される画像の種類を切り替えることができる。例えば、メール作成画面から、メインメニュー画面に切り替えることができる。
また、携帯情報端末1810の内部に、ジャイロセンサまたは加速度センサ等の検出装置を設けることで、携帯情報端末1810の向き(縦か横か)を判断して、表示部1812の画面表示の向きを自動的に切り替えるようにすることができる。また、画面表示の向きの切り替えは、表示部1812を触れること、操作ボタン1813の操作、またはマイク1816を用いた音声入力等により行うこともできる。
携帯情報端末1810は、例えば、電話機、手帳または情報閲覧装置等から選ばれた一つまたは複数の機能を有する。具体的には、スマートフォンとして用いることができる。携帯情報端末1810は、例えば、移動電話、電子メール、文章閲覧及び作成、音楽再生、動画再生、インターネット通信、ゲームなどの種々のアプリケーションを実行することができる。
図23(D)に、カメラの一例を示す。カメラ1820は、筐体1821、表示部1822、操作ボタン1823、シャッターボタン1824等を有する。またカメラ1820には、着脱可能なレンズ1826が取り付けられている。
ここではカメラ1820として、レンズ1826を筐体1821から取り外して交換することが可能な構成としたが、レンズ1826と筐体が一体となっていてもよい。
カメラ1820は、シャッターボタン1824を押すことにより、静止画、または動画を撮像することができる。また、表示部1822はタッチセンサとしての機能を有し、表示部1822をタッチすることにより撮像することも可能である。
なお、カメラ1820は、ストロボ装置や、ビューファインダーなどを別途装着することができる。または、これらが筐体1821に組み込まれていてもよい。
図24(A)に、テレビジョン装置1830を示す。テレビジョン装置1830は、表示部1831、筐体1832、スピーカ1833等を有する。さらに、LEDランプ、操作キー(電源スイッチ、または操作スイッチを含む)、接続端子、各種センサ、マイクロフォン等を有することができる。
またテレビジョン装置1830は、リモコン操作機1834により、操作することができる。
テレビジョン装置1830が受信できる放送電波としては、地上波、または衛星から送信される電波などが挙げられる。また放送電波として、アナログ放送、デジタル放送などがあり、また映像及び音声、または音声のみの放送などがある。例えばUHF帯(約300MHz乃至3GHz)またはVHF帯(30MHz乃至300MHz)のうちの特定の周波数帯域で送信される放送電波を受信することができる。また例えば、複数の周波数帯域で受信した複数のデータを用いることで、転送レートを高くすることができ、より多くの情報を得ることができる。これによりフルハイビジョンを超える解像度を有する映像を、表示部1831に表示させることができる。例えば、4K-2K、8K-4K、16K-8K、またはそれ以上の解像度を有する映像を表示させることができる。
また、インターネットやLAN(Local Area Network)、Wi-Fi(登録商標)などのコンピュータネットワークを介したデータ伝送技術により送信された放送のデータを用いて、表示部1831に表示する画像を生成する構成としてもよい。このとき、テレビジョン装置1830にチューナを有さなくてもよい。
図24(B)は円柱状の柱1842に取り付けられたデジタルサイネージ1840を示している。デジタルサイネージ1840は、表示部1841を有する。
表示部1841が広いほど、一度に提供できる情報量を増やすことができる。また、表示部1841が広いほど、人の目につきやすく、例えば、広告の宣伝効果を高めることができる。
表示部1841にタッチセンサを適用することで、表示部1841に画像または動画を表示するだけでなく、使用者が直感的に操作することができ、好ましい。また、路線情報もしくは交通情報などの情報を提供するための用途に用いる場合には、直感的な操作によりユーザビリティを高めることができる。
図24(C)はノート型のパーソナルコンピュータ1850を示している。パーソナルコンピュータ1850は、表示部1851、筐体1852、タッチパッド1853、接続ポート1854等を有する。
タッチパッド1853は、ポインティングデバイスや、ペンタブレット等の入力手段として機能し、指やスタイラス等で操作することができる。
また、タッチパッド1853には表示素子が組み込まれている。図24(C)に示すように、タッチパッド1853の表面に入力キー1855を表示することで、タッチパッド1853をキーボードとして使用することができる。このとき、入力キー1855に触れた際に、振動により触感を実現するため、振動モジュールがタッチパッド1853に組み込まれていてもよい。
図25(A)、(B)、(C)は、それぞれ折り畳みが可能な電子機器を示している。
図25(A)に示す電子機器1900は、筐体1901a、筐体1901b、ヒンジ1903、表示部1902a、表示部1902b等を有する。表示部1902aは筐体1901aに、表示部1902bは筐体1901bに、それぞれ組み込まれている。
筐体1901aと筐体1901bとは、ヒンジ1903で回転可能に連結されている。電子機器1900は、筐体1901aと筐体1901bとが閉じた状態と、図25(A)に示すように開いた状態と、に変形することができる。これにより、持ち運ぶ際には可搬性に優れ、使用するときには大きな表示領域により、視認性に優れる。
また、ヒンジ1903は、筐体1901aと筐体1901bとを開いたときに、これらの角度が所定の角度よりも大きい角度にならないように、ロック機構を有することが好ましい。例えば、ロックがかかる(それ以上に開かない)角度は、90度以上180度未満であることが好ましく、代表的には、90度、120度、135度、または150度などとすることができる。これにより、利便性、安全性、及び信頼性を高めることができる。
表示部1902a及び表示部1902bの少なくとも一方は、タッチセンサとして機能し、指やスタイラスなどにより操作することができる。
筐体1901aまたは筐体1901bのいずれか一には、無線通信モジュールが設けられ、インターネットやLAN(Local Area Network)、Wi-Fi(登録商標)などのコンピュータネットワークを介して、データを送受信することが可能である。
表示部1902aと表示部1902bには、一つのフレキシブルディスプレイが組み込まれていてもよい。これにより、表示部1902aと表示部1902bの間で途切れることのない連続した表示を行うことができる。
図25(B)には、携帯型のゲーム機として機能する電子機器1910を示している。電子機器1910は、筐体1911a、筐体1911b、表示部1912a、表示部1912b、ヒンジ1913、操作ボタン1914a、操作ボタン1914b等を有する。
また、筐体1911bには、カートリッジ1915を挿入することができる。カートリッジ1915は、例えばゲームなどのアプリケーションソフトが記憶されており、カートリッジ1915を交換することにより、電子機器1910で様々なアプリケーションを実行することができる。
また、図25(B)では、表示部1912aのサイズと、表示部1912bのサイズが異なる例を示している。具体的には、操作ボタン1914a及び操作ボタン1914bの設けられる筐体1911bが有する表示部1912bよりも、筐体1911aに設けられる表示部1912aは大きい。例えば、表示部1912aに主画面となる表示を行い、表示部1912bには操作画面となる表示を行うなど、それぞれの表示部を使い分けることができる。
図25(C)に示す電子機器1920は、ヒンジ1923により連結された筐体1921aと筐体1921bに亘って、フレキシブルな表示部1922が設けられている。
表示部1922は、少なくともその一部が湾曲することができる。表示部1922は、筐体1921aから筐体1921bにかけて、連続的に画素が配置され、曲面状の表示を行うことができる。
ヒンジ1923は、上述したロック機構を有しているため、表示部1922に無理な力がかかることなく、表示部1922が破損することを防ぐことができる。そのため、信頼性の高い電子機器を実現できる。
図23乃至図25に示す電子機器には、上記実施の形態で例示した、表示システム100を搭載することができる。そのため、電子機器で動作するアプリケーションによって、表示部のフレーム周波数を変更し、また静止画を表示する場合にはIDS駆動を行うことで、電子機器の消費電力を低減することができる。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態6)
本実施の形態では、上記OSトランジスタに用いることができる、金属酸化物について説明する。以下では特に、金属酸化物とCAC(Cloud-Aligned Composite)の詳細について説明する。
CAC-OSまたはCAC-metal oxideは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、CAC-OSまたはCAC-metal oxideを、トランジスタのチャネル形成領域に用いる場合、導電性の機能は、キャリアとなる電子(またはホール)を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能(On/Offさせる機能)をCAC-OSまたはCAC-metal oxideに付与することができる。CAC-OSまたはCAC-metal oxideにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
また、CAC-OSまたはCAC-metal oxideは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、CAC-OSまたはCAC-metal oxideにおいて、導電性領域と、絶縁性領域とは、それぞれ0.5nm以上10nm以下、好ましくは0.5nm以上3nm以下のサイズで材料中に分散している場合がある。
また、CAC-OSまたはCAC-metal oxideは、異なるバンドギャップを有する成分により構成される。例えば、CAC-OSまたはCAC-metal oxideは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記CAC-OSまたはCAC-metal oxideをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
すなわち、CAC-OSまたはCAC-metal oxideは、マトリックス複合材(matrix composite)、または金属マトリックス複合材(metal matrix composite)と呼称することもできる。
CAC-OSは、例えば、金属酸化物を構成する元素が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、またはその近傍のサイズで偏在した材料の一構成である。なお、以下では、金属酸化物において、一つあるいはそれ以上の金属元素が偏在し、該金属元素を有する領域が、0.5nm以上10nm以下、好ましくは、1nm以上2nm以下、またはその近傍のサイズで混合した状態をモザイク状、またはパッチ状ともいう。
なお、金属酸化物は、少なくともインジウムを含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
例えば、In-Ga-Zn酸化物におけるCAC-OS(CAC-OSの中でもIn-Ga-Zn酸化物を、特にCAC-IGZOと呼称してもよい)とは、インジウム酸化物(以下、InOX1(X1は0よりも大きい実数)とする)、またはインジウム亜鉛酸化物(以下、InX2ZnY2OZ2(X2、Y2、およびZ2は0よりも大きい実数)とする)と、ガリウム酸化物(以下、GaOX3(X3は0よりも大きい実数)とする)、またはガリウム亜鉛酸化物(以下、GaX4ZnY4OZ4(X4、Y4、およびZ4は0よりも大きい実数)とする)などと、に材料が分離することでモザイク状となり、モザイク状のInOX1、またはInX2ZnY2OZ2が、膜中に均一に分布した構成(以下、クラウド状ともいう)である。
つまり、CAC-OSは、GaOX3が主成分である領域と、InX2ZnY2OZ2、またはInOX1が主成分である領域とが、混合している構成を有する複合金属酸化物である。なお、本明細書において、例えば、第1の領域の元素Mに対するInの原子数比が、第2の領域の元素Mに対するInの原子数比よりも大きいことを、第1の領域は、第2の領域と比較して、Inの濃度が高いとする。
なお、IGZOは通称であり、In、Ga、Zn、およびOによる1つの化合物をいう場合がある。代表例として、InGaO3(ZnO)m1(m1は自然数)、またはIn(1+x0)Ga(1-x0)O3(ZnO)m0(-1≦x0≦1、m0は任意数)で表される結晶性の化合物が挙げられる。
上記結晶性の化合物は、単結晶構造、多結晶構造、またはCAAC(c-axis aligned crystal)構造を有する。なお、CAAC構造とは、複数のIGZOのナノ結晶がc軸配向を有し、かつa-b面においては配向せずに連結した結晶構造である。
一方、CAC-OSは、金属酸化物の材料構成に関する。CAC-OSとは、In、Ga、Zn、およびOを含む材料構成において、一部にGaを主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。従って、CAC-OSにおいて、結晶構造は副次的な要素である。
なお、CAC-OSは、組成の異なる二種類以上の膜の積層構造は含まないものとする。例えば、Inを主成分とする膜と、Gaを主成分とする膜との2層からなる構造は、含まない。
なお、GaOX3が主成分である領域と、InX2ZnY2OZ2、またはInOX1が主成分である領域とは、明確な境界が観察できない場合がある。
なお、ガリウムの代わりに、アルミニウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれている場合、CAC-OSは、一部に該金属元素を主成分とするナノ粒子状に観察される領域と、一部にInを主成分とするナノ粒子状に観察される領域とが、それぞれモザイク状にランダムに分散している構成をいう。
CAC-OSは、例えば基板を意図的に加熱しない条件で、スパッタリング法により形成することができる。また、CAC-OSをスパッタリング法で形成する場合、成膜ガスとして、不活性ガス(代表的にはアルゴン)、酸素ガス、及び窒素ガスの中から選ばれたいずれか一つまたは複数を用いればよい。また、成膜時の成膜ガスの総流量に対する酸素ガスの流量比は低いほど好ましく、例えば酸素ガスの流量比を0%以上30%未満、好ましくは0%以上10%以下とすることが好ましい。
CAC-OSは、X線回折(XRD:X-ray diffraction)測定法のひとつであるOut-of-plane法によるθ/2θスキャンを用いて測定したときに、明確なピークが観察されないという特徴を有する。すなわち、X線回折から、測定領域のa-b面方向、およびc軸方向の配向は見られないことが分かる。
またCAC-OSは、プローブ径が1nmの電子線(ナノビーム電子線ともいう)を照射することで得られる電子線回折パターンにおいて、リング状に輝度の高い領域と、該リング領域に複数の輝点が観測される。従って、電子線回折パターンから、CAC-OSの結晶構造が、平面方向、および断面方向において、配向性を有さないnc(nano-crystal)構造を有することがわかる。
また例えば、In-Ga-Zn酸化物におけるCAC-OSでは、エネルギー分散型X線分光法(EDX:Energy Dispersive X-ray spectroscopy)を用いて取得したEDXマッピングにより、GaOX3が主成分である領域と、InX2ZnY2OZ2、またはInOX1が主成分である領域とが、偏在し、混合している構造を有することが確認できる。
CAC-OSは、金属元素が均一に分布したIGZO化合物とは異なる構造であり、IGZO化合物と異なる性質を有する。つまり、CAC-OSは、GaOX3などが主成分である領域と、InX2ZnY2OZ2、またはInOX1が主成分である領域と、に互いに相分離し、各元素を主成分とする領域がモザイク状である構造を有する。
ここで、InX2ZnY2OZ2、またはInOX1が主成分である領域は、GaOX3などが主成分である領域と比較して、導電性が高い領域である。つまり、InX2ZnY2OZ2、またはInOX1が主成分である領域を、キャリアが流れることにより、酸化物半導体としての導電性が発現する。従って、InX2ZnY2OZ2、またはInOX1が主成分である領域が、酸化物半導体中にクラウド状に分布することで、高い電界効果移動度(μ)が実現できる。
一方、GaOX3などが主成分である領域は、InX2ZnY2OZ2、またはInOX1が主成分である領域と比較して、絶縁性が高い領域である。つまり、GaOX3などが主成分である領域が、酸化物半導体中に分布することで、リーク電流を抑制し、良好なスイッチング動作を実現できる。
従って、CAC-OSを半導体素子に用いた場合、GaOX3などに起因する絶縁性と、InX2ZnY2OZ2、またはInOX1に起因する導電性とが、相補的に作用することにより、高いオン電流(Ion)、および高い電界効果移動度(μ)を実現することができる。
また、CAC-OSを用いた半導体素子は、信頼性が高い。従って、CAC-OSは、さまざまな半導体装置に最適である。
なお、本実施の形態は、本明細書に記載する他の実施の形態と適宜組み合わせて実施することができる。