JP7080166B2 - 半導体装置、および、半導体装置の製造方法 - Google Patents

半導体装置、および、半導体装置の製造方法 Download PDF

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Description

本願明細書に開示される技術は、半導体装置、および、半導体装置の製造方法に関連するものである。
従来から、ｐｎ接合の順バイアス電圧Ｖを測定する電圧センス構造を有する半導体装置が提供されている。当該半導体装置の電圧センス構造は、たとえば、ｎ型の半導体層の表層においてｐ型の不純物領域が形成され、さらに、ｐ型の不純物領域の表層に、ｎ型の半導体領域が形成されている。
そして、ｐ型の不純物領域の上面およびｎ型の半導体領域の上面のそれぞれに、センス電極が接続されている（たとえば、特許文献１を参照）。
特開平８－３１６４７１号公報
上記の構造では、ｎ型の半導体層とｐ型の不純物領域とｎ型の半導体領域とによって縦型の寄生ＮＰＮトランジスタが形成される。よって、センス電極間に流れる定電流が寄生ＮＰＮトランジスタのベース電流となるため、電子流がｎ型の半導体領域からドレイン電極へと達する。
そして、寄生ＮＰＮトランジスタとしての電流が大きくなると、センス電位に基づく温度などの測定精度が低下するだけでなく、発熱などによって半導体装置が破損する可能性もある。
本願明細書に開示される技術は、以上に記載されたような問題を鑑みてなされたものであり、電圧センス構造を有する半導体装置において、寄生トランジスタの動作を抑制するための技術を提供することを目的とするものである。
本願明細書に開示される技術の第１の態様は、第１の導電型の半導体層と、前記半導体層の表層に部分的に形成される第２の導電型の第１の不純物領域と、前記半導体層の表層に部分的に形成され、かつ、前記第１の不純物領域とは離間して形成される第２の導電型の第２の不純物領域と、前記第１の不純物領域の表層に部分的に形成される第１の導電型の第１の半導体領域と、前記第２の不純物領域の表層に部分的に形成される第１の導電型の第２の半導体領域と、前記第１の不純物領域の上面と前記第１の半導体領域の上面とに接触して形成される第１の電極と、前記第２の不純物領域の上面に接触して形成される第２の電極と、前記第２の半導体領域の上面に接触して形成される第３の電極と、前記半導体層と前記第１の半導体領域とに挟まれる前記第１の不純物領域の上面に絶縁膜を介して設けられるゲート電極とを備え、前記第２の不純物領域は、少なくとも前記第２の半導体領域の底部に、前記第２の不純物領域の表層における欠陥密度よりも高い欠陥密度を有する領域または重金属が拡散された領域である低ライフタイム領域を備え、前記ゲート電極は、前記半導体層と前記第２の半導体領域とに挟まれる前記第２の不純物領域の上面にも絶縁膜を介して設けられる。
本願明細書に開示される技術の第１の態様によれば、寄生トランジスタの動作を抑制することができるため、センス電位に基づく温度などの測定精度が低下することを抑制することができる。
また、本願明細書に開示される技術に関連する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態の、半導体装置の構成を概略的に示す断面図である。 実施の形態の、半導体装置の構成を概略的に示す断面図である。 実施の形態の、半導体装置の構成を概略的に示す断面図である。 実施の形態の、半導体装置の構成を概略的に示す断面図である。 実施の形態の、半導体装置の構成を概略的に示す断面図である。 実施の形態の、半導体装置の構成を概略的に示す断面図である。 実施の形態の、半導体装置の構成を概略的に示す平面図である。 実施の形態の、半導体装置の構成を概略的に示す断面図である。 実施の形態の、半導体装置の構成を概略的に示す断面図である。 実施の形態に関連する、半導体装置の構成を概略的に示す断面図である。 実施の形態に関連する、半導体装置の他の構成を概略的に示す断面図である。
以下、添付される図面を参照しながら実施の形態について説明する。そして、それぞれの実施の形態によって生じる効果の例については、すべての実施の形態の説明の後でまとめて記述する。
なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
また、以下に記載される説明において、「…の上面」または「…の下面」と記載される場合、対象となる構成要素の上面自体または下面自体に加えて、および、対象となる構成要素の上面または下面に他の構成要素が形成された状態も含むものとする。すなわち、たとえば、「甲の上面に設けられる乙」と記載される場合、甲と乙との間に別の構成要素「丙」が介在することを妨げるものではない。
また、以下に記載される説明において、「第１の」、または、「第２の」などの序数が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、これらの序数によって生じ得る順序などに限定されるものではない。
＜第１の実施の形態＞
以下、本実施の形態の半導体装置、および、半導体装置の製造方法について説明する。説明の便宜上、まず、本実施の形態に関連する半導体装置の構成について説明する。
図１０は、本実施の形態に関連する、半導体装置の構成を概略的に示す断面図である。
図１０に例が示されるように、半導体装置は、ｎ＋型の半導体基板１と、ｎ＋型の半導体基板１の上面に形成されたｎ－型の半導体層２と、ｎ－型の半導体層２の表層に複数形成されたｐ型の不純物領域３と、それぞれのｐ型の不純物領域３の表層に部分的に形成されたｎ＋型の半導体領域４と、ｎ－型の半導体層２とｎ＋型の半導体領域４とに挟まれたｐ型の不純物領域３の上面に酸化膜（ここでは、図示せず）を介して接触するゲート電極５と、ｐ型の不純物領域３の上面とｎ＋型の半導体領域４の上面とに接触して形成されたソース電極６と、ｎ＋型の半導体基板１の下面に接触して形成されたドレイン電極７とを備える。
ここで、ソース電極６が接触して形成されたｐ型の不純物領域３とは離間するｐ型の不純物領域３の上面に接触して形成された電極をセンス電極Ｓ１とし、当該ｐ型の不純物領域３の表層におけるｎ＋型の半導体領域４の上面に接触して形成された電極をセンス電極Ｓ２とする。
また、ドレイン電極７の電位を電位Ｖｄとし、ソース電極６の電位を電位Ｖｓとし、センス電極Ｓ１の電位をセンス電位Ｖｓ１とし、センス電極Ｓ２の電位をセンス電位Ｖｓ２とする。
また、ｎ－型の半導体層２とｎ＋型の半導体領域４とに挟まれたｐ型の不純物領域３の上面に酸化膜（ここでは、図示せず）を介してゲート電極５が接触することによって、金属－酸化膜－半導体電界効果トランジスタ（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｆｉｅｌｄ－ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＭＯＳＦＥＴ）が形成されている。
また、センス電極Ｓ１とセンス電極Ｓ２とからなるダイオードが形成されており、これらのダイオードに順バイアス方向に定電流を流すと、センス電位Ｖｓ２とセンス電位Ｖｓ１との間に順バイアス電圧Ｖが発生する。この順バイアス電圧Ｖを検出することによって、典型的には温度測定が可能となる。
実使用例としては、センス電極Ｓ１とソース電極６とをショートさせ、センス電位Ｖｓ１－センス電位Ｖｓ２、すなわち、電位Ｖｓ－センス電位Ｖｓ２を測定する形態をとる。
ここで、ｐｎ接合の順バイアス電流Ｉと順バイアス電圧Ｖとの関係は、バンドギャップ電圧Ｖｅ、バイポーラ係数ｎおよび定数Ａを用いて、おおよそ以下の式（１）で表すことができる。
Figure 0007080166000001
ここで、バンドギャップ電圧Ｖｅ ＞ Ｖ／ｎであるから、Ｉが一定の場合、ｄＶ／ｄＴは一定の負の値となる。そうすると、たとえば、センス電位Ｖｓ２－センス電位Ｖｓ１に基づいて温度Ｔを検出することができる。
図１１は、本実施の形態に関連する、半導体装置の他の構成を概略的に示す断面図である。
図１１に例が示されるように、半導体装置は、ｎ＋型の半導体基板１と、ｎ－型の半導体層２と、複数のｐ型の不純物領域３と、ｎ＋型の半導体領域４と、ゲート電極５と、ソース電極６と、ドレイン電極７とを備える。
ここで、ソース電極６が接触して形成されたｐ型の不純物領域３とは離間するｐ型の不純物領域３の上面に、厚さ０．５μｍ以上、かつ、１μｍ以下の酸化膜（ここでは、図示せず）を介して、ｐ型のポリシリコン５ｂが形成される。さらに、ｐ型のポリシリコン５ｂの上面に、センス電極Ｓ１が接触して形成される。
また、ソース電極６が接触して形成されたｐ型の不純物領域３とは離間するｐ型の不純物領域３の上面に、厚さ０．５μｍ以上、かつ、１μｍ以下の酸化膜（ここでは、図示せず）を介して、ｎ型のポリシリコン５ａが形成される。さらに、ｎ型のポリシリコン５ａの上面に、センス電極Ｓ２が接触して形成される。
また、ドレイン電極７の電位を電位Ｖｄとし、ソース電極６の電位を電位Ｖｓとし、センス電極Ｓ１の電位をセンス電位Ｖｓ１とし、センス電極Ｓ２の電位をセンス電位Ｖｓ２とする。
このような構成において、ｐｎ接合の順バイアス電圧Ｖを利用する場合も想定される。
図１０に例が示された構造では、ｎ－型の半導体層２とｐ型の不純物領域３とｎ＋型の半導体領域４とによって縦型の寄生ＮＰＮトランジスタが形成される。よって、センス電極Ｓ１からセンス電極Ｓ２に向かって流す定電流が寄生ＮＰＮトランジスタのベース電流となるため、電子流がｎ＋型の半導体領域４からドレイン電極７へと達する。
そして、寄生ＮＰＮトランジスタとしての電流が大きくなると、センス電位Ｖｓ１－センス電位Ｖｓ２が式（１）に適合する値から変化して温度Ｔなどの測定精度が低下するだけでなく、発熱などによって半導体装置が破損する可能性もある。
また、ＭＯＳＦＥＴの動作に応じて電位Ｖｄが大きなｄＶ／ｄｔで変化すると、ｐ型の不純物領域３の内部に変位電流が流れる。そうすると、ｐ型の不純物領域３の内部抵抗によってセンス電位Ｖｓ１－センス電位Ｖｓ２が変動する。この現象も、センス電位Ｖｓ１－センス電位Ｖｓ２が式（１）に適合する値から変化する要因となる。
さらに、電位Ｖｄが負バイアスになると、ｐ型の不純物領域３の内部にホール電流が流れるため、この現象も、センス電位Ｖｓ１－センス電位Ｖｓ２が式（１）に適合する値から変化する要因となる。
図１１に例が示された構造ではこれらの問題は発生しないが、ポリシリコンｐｎ接合を形成するためのプロセス追加によって、製造コストが上昇することが懸念される。
また、シリコンに対しておおよそ１００倍の熱抵抗を有する酸化膜の上面にｎ型のポリシリコンおよびｐ型のポリシリコンを形成することで電圧センスを温度測定に利用する場合、実際の温度変化に対する時間遅れの問題が生じ得る。
＜半導体装置の構成について＞
図１は、本実施の形態の半導体装置の構成を概略的に示す断面図である。
図１に例が示されるように、半導体装置は、ｎ＋型の半導体基板１と、ｎ－型の半導体層２と、ｎ－型の半導体層２の表層に部分的に形成されたｐ型の不純物領域３Ａと、ｎ－型の半導体層２の表層に部分的に形成され、かつ、ｐ型の不純物領域３Ａとは離間して形成されたｐ型の不純物領域３Ｂと、ｐ型の不純物領域３Ａの表層に複数形成されたｎ＋型の半導体領域４Ａと、ｐ型の不純物領域３Ｂの表層に部分的に形成されたｎ＋型の半導体領域４Ｂと、ｎ－型の半導体層２とｎ＋型の半導体領域４Ａとに挟まれたｐ型の不純物領域３Ａの上面に酸化膜（ここでは、図示せず）を介して接触するゲート電極５と、ｐ型の不純物領域３Ａの上面とｎ＋型の半導体領域４Ａの上面とに接触して形成されたソース電極６と、ドレイン電極７とを備える。
ここで、ｐ型の不純物領域３Ｂの上面に接触して形成された電極をセンス電極Ｓ１とし、ｎ＋型の半導体領域４Ｂの上面に接触して形成された電極をセンス電極Ｓ２とする。
また、ドレイン電極７の電位を電位Ｖｄとし、ソース電極６の電位を電位Ｖｓとし、センス電極Ｓ１の電位をセンス電位Ｖｓ１とし、センス電極Ｓ２の電位をセンス電位Ｖｓ２とする。
ただし、ｎ－型の半導体層２とｐ型の不純物領域３Ｂとｎ＋型の半導体領域４Ｂとからなる寄生ＮＰＮトランジスタ構造において、そのベース領域となるｐ型の不純物領域３Ｂにおける電子のライフタイムを十分低下させることによって、当該寄生ＮＰＮトランジスタが実質上動作しない状態とする。
具体的な製造方法としては、ｐ型の不純物領域３Ｂを含む電圧センス構造に電子線照射、プロトン照射またはヘリウム照射などを加えることによって、ｎ＋型の半導体領域４Ｂ直下のｐ型の不純物領域３Ｂの内部に欠陥を形成する。当該領域を欠陥領域１０００とする。すなわち、少なくともｎ＋型の半導体領域４Ｂ直下のｐ型の不純物領域３Ｂにおいて、結晶欠陥の密度が周囲よりも高い（少なくとも、ｐ型の不純物領域３Ｂの表層における結晶欠陥の密度よりも高い）欠陥領域１０００を形成する。そうすることによって、ｐ型の不純物領域３Ｂにおける、特に、欠陥領域１０００における電子のライフタイムを低下させる方法がある。
なお、欠陥領域１０００の形成される領域は、図１に例が示された範囲に限られるものではない。
また、上記のように、欠陥領域１０００は電子のライフタイムを低下させるための領域（低ライフタイム領域）である。よって、電子のライフタイムを低下させることができるのであれば、たとえば、金または白金などの重金属が拡散された領域が低ライフタイム領域として形成されていてもよい。
さらに、上記においては、「電子」のライフタイムを低下させる領域として欠陥領域１０００が説明されているが、極性が逆となるｐチャネル型のＭＯＳＦＥＴなどであれば、欠陥領域１０００は「ホール」のライフタイムを低下させる領域として機能する。
また、炭化珪素（ＳｉＣ）を用いた半導体装置では、ｐ型の不純物領域３Ｂをイオン注入で形成することによっても、ｐ型の不純物領域３Ｂにおいて欠陥領域１０００を形成し、電子のライフタイムを低下させることができる。
ｎ＋型の半導体領域４Ｂとｐ型の不純物領域３Ｂとの間のｐｎ接合における順バイアス電流に対する、ｐ型の不純物領域３Ｂからｎ－型の半導体層２へ流れ出す電流の比は、寄生ＮＰＮトランジスタのコレクタ電流／エミッタ電流（Ｉｃ／Ｉｅ）に対応するが、上記の式（１）はダイオード動作を前提としているため、Ｉｃ≒０の場合に式（１）が成り立つ。
これは、ｎ＋型の半導体領域４Ｂ直下のｐ型の不純物領域３Ｂの厚さ、すなわち、欠陥領域１０００の厚さを厚さＷとすると、ｐ型の不純物領域３Ｂに注入された電子に起因する電子濃度が指数関数的に低下し、距離Ｗを移動した時点でほぼ０になることと同じ意味である。
ここで、距離Ｗが電子の拡散長程度に短い場合、電子濃度が距離Ｗの間に直線的に低下する一次関数になり、上記の式（１）の関係が変化する。一般に、電圧センスの測定精度は％レベルを要するため、寄生ＮＰＮトランジスタにおいてＩｃ／Ｉｅ≦１／１０００とする必要がある。
ｐ型の不純物領域３Ｂにおける電子の拡散係数をＤｎとし、ｐ型の不純物領域３Ｂにおける電子のライフタイムをτｎとすると、ｐ型の不純物領域３Ｂに注入された電子流に対する、ｐ型の不純物領域３Ｂからｎ－型の半導体層２へ流れ出す電流の比は、おおよそ式（２）で表される。
Figure 0007080166000002
ここで、Ｉｅはｐ型の不純物領域３Ｂに注入された電子流とｎ＋型の半導体領域４Ｂに注入されたホール流との和であるから、式（２）が１／１０００以下であれば、Ｉｃ／Ｉｅ≦１／１０００を満たす。
また、ｅｘｐ（－７）≒１／１０００であるから、この条件はおおよそ式（３）となり、距離Ｗを電子の拡散長の７倍以上確保することに相当する。
Figure 0007080166000003
また、センス電位Ｖｓ２に対するセンス電位Ｖｓ１の測定では、ｐ型の不純物領域３Ｂとｎ－型の半導体層２との間のｐｎ接合に流れる変位電流の影響を直接受けるため、センス電位Ｖｓ１と電位Ｖｓとをショートさせて電位Ｖｓ－センス電位Ｖｓ２を測定する形態が望ましい。
＜第２の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
第１の実施の形態では、センス電位Ｖｓ１と電位Ｖｓとをショートさせて電位Ｖｓ－センス電位Ｖｓ２を測定することによって、ｐ型の不純物領域の内部に流れる変位電流の影響が緩和されることが説明された。本実施の形態でも、ｐ型の不純物領域の内部に流れる電流の変位を抑制することを目的とする。
図２は、本実施の形態の半導体装置の構成を概略的に示す断面図である。
図２に例が示されるように、半導体装置は、ｎ＋型の半導体基板１と、ｎ－型の半導体層２と、ｐ型の不純物領域３Ａと、ｎ－型の半導体層２の表層に部分的に形成され、かつ、欠陥領域１０００を有するｐ型の不純物領域３Ｃと、複数のｎ＋型の半導体領域４Ａと、ｐ型の不純物領域３Ｃの表層に部分的に形成されたｎ＋型の半導体領域４Ｃと、ゲート電極５と、ｐ型の不純物領域３Ａの上面とｎ＋型の半導体領域４Ａの上面とに接触して形成されたソース電極６と、ドレイン電極７とを備える。
ここで、ｐ型の不純物領域３Ｃの上面の複数箇所（図２においては２箇所）に接触して形成された電極をセンス電極Ｓ１とし、ｎ＋型の半導体領域４Ｃの上面に接触して形成された電極をセンス電極Ｓ２とする。
また、ドレイン電極７の電位を電位Ｖｄとし、ソース電極６の電位を電位Ｖｓとし、センス電極Ｓ１の電位をセンス電位Ｖｓ１とし、センス電極Ｓ２の電位をセンス電位Ｖｓ２とする。
本実施の形態の半導体装置では、電圧センス構造であるｐ型の不純物領域３Ｃを含む構造の一部をソース電極６とショートさせる。そして、ｎ＋型の半導体領域４Ｃの近傍に、センス電極Ｓ１を設ける。理想的には、センス電極Ｓ１が、ｎ＋型の半導体領域４Ｃの上面におけるセンス電極Ｓ２を平面視において取り囲む形態であることが望ましい。
本実施の形態の半導体装置では、電圧センス構造におけるｐ型の不純物領域３Ｃに流れる変位電流は、すべてセンス電極Ｓ１でバイパスされる。したがって、センス電位Ｖｓ１－電位Ｖｓは変位電流の影響を受けるが、センス電位Ｖｓ１－センス電位Ｖｓ２への影響は大幅に低下する。よって、本実施の形態の半導体装置によれば、電位Ｖｄの変動による影響を大幅に低下させることができる。
＜第３の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図３は、本実施の形態の半導体装置の構成を概略的に示す断面図である。
図３に例が示されるように、半導体装置は、ｎ＋型の半導体基板１と、ｎ－型の半導体層２と、ｐ型の不純物領域３Ａと、ｎ－型の半導体層２の表層に部分的に形成され、かつ、欠陥領域１０００を有するｐ型の不純物領域３Ｄと、ｎ－型の半導体層２の表層に部分的に形成され、かつ、欠陥領域１０００を有するｐ型の不純物領域３Ｅと、複数のｎ＋型の半導体領域４Ａと、ｐ型の不純物領域３Ｄの表層に部分的に形成されたｎ＋型の半導体領域４Ｄと、ｐ型の不純物領域３Ｅの表層に部分的に形成されたｎ＋型の半導体領域４Ｅと、ゲート電極５と、ソース電極６と、ドレイン電極７とを備える。
ここで、ｐ型の不純物領域３Ｄの上面に接触して形成された電極をセンス電極Ｓ１とし、ｎ＋型の半導体領域４Ｄの上面に接触して形成された電極をセンス電極Ｓ２とする。
また、ｐ型の不純物領域３Ｅの上面に接触して形成された電極をセンス電極Ｓ１ａとし、ｎ＋型の半導体領域４Ｅの上面に接触して形成された電極をセンス電極Ｓ２ａとする。
また、ドレイン電極７の電位を電位Ｖｄとし、ソース電極６の電位を電位Ｖｓとし、センス電極Ｓ１の電位をセンス電位Ｖｓ１とし、センス電極Ｓ２の電位をセンス電位Ｖｓ２とし、センス電極Ｓ１ａの電位をセンス電位Ｖｓ１ａとし、センス電極Ｓ２ａの電位をセンス電位Ｖｓ２ａとする。
本実施の形態の半導体装置では、電圧センス構造を２つ形成し、かつ、２つの電圧センス構造が可能な限り対称な形状である。理想的には、半導体チップ全体で、電圧センス構造同士が対称となるよう配置されていることが望ましい。
図３においては、ｐ型の不純物領域３Ｄを含む電圧センス構造と、ｐ型の不純物領域３Ｅを含む電圧センス構造とが、線対称に配置されている。
このように電圧センス構造が配置されることによって、対称に配置された２つの電圧センス構造においてそれぞれ発生する変位電流が概ね一致する。そして、ｐ型の不純物領域３Ｄの抵抗に変位電流が流れることで発生する電圧と、ｐ型の不純物領域３Ｅの抵抗に変位電流が流れることで発生する電圧とが概ね一致する。
このような状態において、２つの電圧センス構造における変位電流をそれぞれＩａおよびＩとして異なる値に設定すると、以下の式（４）の関係が得られる。
Figure 0007080166000004
式（４）における左辺の電圧は、変位電流起因の電圧が相殺される。そのため、電位Ｖｄの変動による影響を大幅に緩和することができる。
また、式（４）における左辺は電流比になるため、電流値よりも電流比精度が高ければ、より正確な電圧センスが可能になる。
＜第４の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図４は、本実施の形態の半導体装置の構成を概略的に示す断面図である。
図４に例が示されるように、半導体装置は、ｎ＋型の半導体基板１と、ｎ－型の半導体層２と、ｐ型の不純物領域３Ａと、ｎ－型の半導体層２の表層に部分的に形成され、かつ、欠陥領域１０００を有するｐ型の不純物領域３Ｆと、複数のｎ＋型の半導体領域４Ａと、ｐ型の不純物領域３Ｆの表層に部分的に形成されたｎ＋型の半導体領域４Ｆと、ｐ型の不純物領域３Ｆの表層に部分的に形成されたｎ＋型の半導体領域４Ｇと、ゲート電極５と、ソース電極６と、ドレイン電極７とを備える。
ここで、ｐ型の不純物領域３Ｆの上面の複数箇所（図４においては３箇所）に接触して形成された電極をセンス電極Ｓ１とし、ｎ＋型の半導体領域４Ｆの上面に接触して形成された電極をセンス電極Ｓ２とし、ｎ＋型の半導体領域４Ｇの上面に接触して形成された電極をセンス電極Ｓ２ａとする。
また、ドレイン電極７の電位を電位Ｖｄとし、ソース電極６の電位を電位Ｖｓとし、センス電極Ｓ１の電位をセンス電位Ｖｓ１とし、センス電極Ｓ２の電位をセンス電位Ｖｓ２とし、センス電極Ｓ２ａの電位をセンス電位Ｖｓ２ａとする。
本実施の形態の半導体装置では、電圧センス構造であるｐ型の不純物領域３Ｆを含む構造の一部をソース電極６とショートさせる。そして、ｎ＋型の半導体領域４Ｆの近傍およびｎ＋型の半導体領域４Ｇの近傍それぞれに、センス電極Ｓ１を設ける。理想的には、センス電極Ｓ１が、ｎ＋型の半導体領域４Ｆの上面におけるセンス電極Ｓ２およびｎ＋型の半導体領域４Ｇの上面におけるセンス電極Ｓ２ａを、それぞれ平面視において取り囲む形態であることが望ましい。
本実施の形態の半導体装置によれば、電圧センス構造におけるｐ型の不純物領域３Ｆに流れる変位電流は、すべてセンス電極Ｓ１でバイパスされる。したがって、センス電位Ｖｓ１－電位Ｖｓは変位電流の影響を受けるが、センス電位Ｖｓ１－センス電位Ｖｓ２への影響、および、センス電位Ｖｓ１－センス電位Ｖｓ２ａへの影響は大幅に低下する。
また、第３の実施の形態に示される場合と同様に、変位電流起因の電圧が相殺される。そのため、電位Ｖｄの変動による影響を大幅に緩和することができる。
本実施の形態の半導体装置の場合は、以下の式（５）に示される関係が成り立つ。
Figure 0007080166000005
＜第５の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図５は、本実施の形態の半導体装置の構成を概略的に示す断面図である。
図５に例が示されるように、半導体装置は、ｎ＋型の半導体基板１と、ｎ－型の半導体層２と、ｐ型の不純物領域３Ａと、ｎ－型の半導体層２の表層に部分的に形成され、かつ、欠陥領域１０００を有するｐ型の不純物領域３Ｈと、ｎ－型の半導体層２の表層に部分的に形成され、かつ、欠陥領域１０００を有するｐ型の不純物領域３Ｉと、複数のｎ＋型の半導体領域４Ａと、ｐ型の不純物領域３Ｈの表層に部分的に形成されたｎ＋型の半導体領域４Ｈと、ｐ型の不純物領域３Ｉの表層に部分的に形成されたｎ＋型の半導体領域４Ｉと、ゲート電極５と、ソース電極６と、ドレイン電極７とを備える。
ここで、ｐ型の不純物領域３Ｈの上面に接触して形成された電極をセンス電極Ｓ１とし、ｎ＋型の半導体領域４Ｉの上面に接触して形成された電極をセンス電極Ｓ２とする。
また、ドレイン電極７の電位を電位Ｖｄとし、ソース電極６の電位を電位Ｖｓとし、センス電極Ｓ１の電位をセンス電位Ｖｓ１とし、センス電極Ｓ２の電位をセンス電位Ｖｓ２とする。
また、ｎ＋型の半導体領域４Ｈは、ｐ型の不純物領域３Ｉと接続される。
２つの電圧センス構造におけるｐｎ接合が電気的に重ねられている、すなわち、電圧センス構造が電気的に直列に接続されているため、センス電位Ｖｓ１－センス電位Ｖｓ２の出力電圧がおおよそ２倍となる。なお、接続される電圧センス構造の数は図５に示された２つの場合に限られるものではなく、ｍ個の電圧センス構造におけるｐｎ接合を電気的に重ねて、ｍ倍の出力電圧を得ることも可能である。
本実施の形態の半導体装置によれば、センス電位Ｖｓ１－センス電位Ｖｓ２を受信する回路側の設計に応じて、出力電圧の調整を行うことが可能である。
なお、本実施の形態の半導体装置においても、電位Ｖｓとセンス電位Ｖｓ１とをショートさせることが望ましいが、多数直列に接続されたｐｎ接合の中間のｐ型の不純物領域は電位が直接固定されないので、半導体装置がオン状態またはオフ状態の、電位Ｖｄが安定しているタイミングでの電圧センスが望ましい。
なお、第３の実施の形態に示された対称となる配置をとり、さらに、差の電圧を検出することによって、Ｖｄ変動の影響を抑えることができる。また、電流値自体よりも電流比精度が高ければ、より電圧センス精度が高くなる。
＜第６の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図６は、本実施の形態の半導体装置の構成を概略的に示す断面図である。
図６に例が示されるように、半導体装置は、ｎ＋型の半導体基板１と、ｎ－型の半導体層２と、ｐ型の不純物領域３Ａと、ｎ－型の半導体層２の表層に部分的に形成され、かつ、欠陥領域１０００を有するｐ型の不純物領域３Ｊと、複数のｎ＋型の半導体領域４Ａと、ｐ型の不純物領域３Ｊの表層に部分的に形成されたｎ＋型の半導体領域４Ｊと、ｐ型の不純物領域３Ｊの表層に部分的に形成されたｎ＋型の半導体領域４Ｋと、ｎ－型の半導体層２とｎ＋型の半導体領域４Ａとに挟まれたｐ型の不純物領域３Ａの上面に酸化膜（ここでは、図示せず）を介して接触するゲート電極５Ａと、ソース電極６と、ドレイン電極７とを備える。
また、ゲート電極５Ａは、ｎ－型の半導体層２とｎ＋型の半導体領域４Ｊとに挟まれたｐ型の不純物領域３Ｊの上面に酸化膜（ここでは、図示せず）を介して接触する。
なお、ｎ－型の半導体層２とｎ＋型の半導体領域４Ａとに挟まれたｐ型の不純物領域３Ａの上面の幅（すなわち、チャネルが形成される幅）は、ｎ－型の半導体層２とｎ＋型の半導体領域４Ｊとに挟まれたｐ型の不純物領域３Ｊの上面の幅（すなわち、チャネルが形成される幅）よりも短いものとする。
ここで、ｐ型の不純物領域３Ｊの上面およびｎ＋型の半導体領域４Ｊの上面に接触して形成された電極をセンス電極Ｓ１とし、ｎ＋型の半導体領域４Ｋの上面に接触して形成された電極をセンス電極Ｓ２とする。
また、ドレイン電極７の電位を電位Ｖｄとし、ソース電極６の電位を電位Ｖｓとし、センス電極Ｓ１の電位をセンス電位Ｖｓ１とし、センス電極Ｓ２の電位をセンス電位Ｖｓ２とする。
上記の構成において、ｐ型の不純物領域３Ｊの上面の比較的幅の長いチャネルを有するＭＯＳＦＥＴの電流飽和特性を利用して、定電流を供給しつつ、電位Ｖｓ－センス電位Ｖｓ２を測定する。
したがって、本実施の形態の半導体装置によれば、電圧センスに用いる定電圧源を半導体チップ上に搭載することができる。
この場合、電位Ｖｓとセンス電位Ｖｓ１とをショートさせることができないため、半導体装置がオン状態またはオフ状態などであり、電位Ｖｄが安定しているタイミングでの電圧センスが望ましい。
＜第７の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図７は、本実施の形態の半導体装置の構成を概略的に示す平面図である。なお、当該構成の断面図は、第６の実施の形態における図６と同様である。
図７に例が示されるように、半導体装置は、ｎ－型の半導体層２の表層に部分的に形成された複数のｐ型の不純物領域３Ｊと、一方のｐ型の不純物領域３Ｊの表層に部分的に形成されたｎ＋型の半導体領域４０１Ｊと、他方のｐ型の不純物領域３Ｊの表層に部分的に形成されたｎ＋型の半導体領域４０２Ｊと、双方のｐ型の不純物領域３Ｊの表層に部分的に形成されたｎ＋型の半導体領域４Ｋと、ｎ－型の半導体層２とｎ＋型の半導体領域４０１Ｊとに挟まれたｐ型の不純物領域３Ｊの上面、および、ｎ－型の半導体層２とｎ＋型の半導体領域４０２Ｊとに挟まれたｐ型の不純物領域３Ｊの上面に、酸化膜（ここでは、図示せず）を介して接触するゲート電極５Ａとを備える。ゲート電極５Ａは、２つのｐ型の不純物領域３Ｊに跨って形成されている。
なお、ｎ＋型の半導体領域４０１Ｊの、チャネル方向と交差する方向の幅は、ｎ＋型の半導体領域４０２Ｊの、チャネル方向と交差する方向の幅よりも狭い。
ここで、ｐ型の不純物領域３Ｊの上面およびｎ＋型の半導体領域４０１Ｊの上面に接触して形成された電極をセンス電極Ｓ１とし、ｐ型の不純物領域３Ｊの上面およびｎ＋型の半導体領域４０２Ｊの上面に接触して形成された電極をセンス電極Ｓ１ａとし、ｎ＋型の半導体領域４Ｋの上面に接触して形成された電極をセンス電極Ｓ２およびセンス電極Ｓ２ａとする。
本実施の形態の半導体装置では、ｐ型の不純物領域３Ｊの上面の比較的幅の長いチャネルを有するＭＯＳＦＥＴが少なくとも２つ搭載されており、これら２つのＭＯＳＦＥＴは、チャネル方向に沿う対称軸に対しおおよそ線対称に形成される。
また、ｐ型の不純物領域３Ｊの上面に形成されるチャネルの幅の比が、これら２つのＭＯＳＦＥＴに流れる電流の比となる。
一方で、電位Ｖｄの変動による変位電流は、ｐ型の不純物領域３Ｊの形状にほぼ依存するため、本実施の形態の半導体装置では、上記の２つのＭＯＳＦＥＴが形成されるｐ型の不純物領域３Ｊの形状は同一のものとする。
ここで、上記の２つのＭＯＳＦＥＴに流れる電流の比をＩａ／Ｉとすれば、第３の実施の形態で説明された式（４）を満たす状況が実現される。よって、電圧センスにおける電位Ｖｄの変動の影響を大幅に緩和することができる。
また、本実施の形態の半導体装置では、２つのＭＯＳＦＥＴに流れる電流の比のみを利用するため、ｐ型の不純物領域３Ｊの上面に形成されるチャネルの幅を、ｐ型の不純物領域３Ａの上面に形成されるチャネルの幅よりも長くすることは必須ではない。
また、電流値自体よりも電流比精度が高ければ、より電圧センス精度が高くなる。
なお、本実施の形態の半導体装置では、電位Ｖｓとセンス電位Ｖｓ１とをショートさせることができないため、半導体装置がオン状態またはオフ状態などであり、電位Ｖｄが安定しているタイミングでの電圧センスが望ましい。
＜第８の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図８は、本実施の形態の半導体装置の構成を概略的に示す断面図である。
図８に例が示されるように、半導体装置は、ｎ＋型の半導体基板１と、ｎ－型の半導体層２と、ｐ型の不純物領域３Ａと、ｐ型の不純物領域３Ｊと、複数のｎ＋型の半導体領域４Ａと、ｎ＋型の半導体領域４Ｊと、ｎ＋型の半導体領域４Ｋと、ゲート電極５Ａと、ｎ－型の半導体層２の表層に部分的に形成され、かつ、欠陥領域１０００を有するｐ型の不純物領域３Ｌと、ｐ型の不純物領域３Ｌの表層に部分的に形成されたｎ＋型の半導体領域４Ｌと、ｐ型の不純物領域３Ｌの表層に部分的に形成されたｎ＋型の半導体領域４Ｍと、ｎ－型の半導体層２とｎ＋型の半導体領域４Ｌとに挟まれたｐ型の不純物領域３Ｌの上面に酸化膜（ここでは、図示せず）を介して接触するゲート電極５Ｂと、ソース電極６と、ドレイン電極７とを備える。
ここで、ｐ型の不純物領域３Ｊの上面およびｎ＋型の半導体領域４Ｊの上面に接触して形成された電極をセンス電極Ｓ１とし、ｎ＋型の半導体領域４Ｋの上面に接触して形成された電極をセンス電極Ｓ２とする。
また、ｐ型の不純物領域３Ｌの上面およびｎ＋型の半導体領域４Ｌの上面に接触して形成された電極をセンス電極Ｓ１ａとし、ｎ＋型の半導体領域４Ｍの上面に接触して形成された電極をセンス電極Ｓ２ａとする。
また、ドレイン電極７の電位を電位Ｖｄとし、ソース電極６の電位を電位Ｖｓとし、センス電極Ｓ１の電位をセンス電位Ｖｓ１とし、センス電極Ｓ１ａの電位をセンス電位Ｖｓ１ａとし、センス電極Ｓ２の電位をセンス電位Ｖｓ２とし、センス電極Ｓ２ａの電位をセンス電位Ｖｓ２ａとする。
また、ｐ型の不純物領域３Ｊを含む電圧センス構造と、ｐ型の不純物領域３Ｌを含む電圧センス構造とは、対称軸に対して線対称に配置されている。
本実施の形態の半導体装置によれば、マスクズレによるチャネル長の変動をキャンセルすることはできないが、チャネル長が十分長い場合には、上記の対称配置がばらつき上優位になる可能性がある。
なお、本実施の形態の半導体装置は、第７の実施の形態に示されたように、紙面奥行き方向に２つのＭＯＳＦＥＴを備えていてもよい。
＜第９の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
以上のそれぞれの実施の形態に記載された半導体装置において、ゲート電極に電圧が印加されることによって半導体装置がオン状態となると、ドレイン電圧が低下する。そして、静的な電流電圧特性にほぼ準じるオン電圧まで低下する。
この状態で電圧測定を行うと、ドレイン電位の変動が極めて小さくなる。そのため、電圧センス精度が大幅に向上する。
＜第１０の実施の形態＞
本実施の形態の半導体装置について説明する。なお、以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
＜半導体装置の構成について＞
図９は、本実施の形態の半導体装置の構成を概略的に示す断面図である。図９に示される構成は、絶縁ゲート型バイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、すなわち、ＩＧＢＴ）である。
図９に例が示されるように、半導体装置は、ｐ＋型の半導体基板１ａと、ｐ＋型の半導体基板１ａの上面に形成されたｎ－型の半導体層２と、ｐ型の不純物領域３Ａと、ｐ型の不純物領域３Ｂと、複数のｎ＋型の半導体領域４Ａと、ｎ＋型の半導体領域４Ｂと、ゲート電極５と、ソース電極６（すなわち、エミッタ電極）と、ｐ＋型の半導体基板１ａの下面に接触して形成されたドレイン電極７（すなわち、コレクタ電極）とを備える。
ここで、ｐ型の不純物領域３Ｂの上面に接触して形成された電極をセンス電極Ｓ１とし、ｎ＋型の半導体領域４Ｂの上面に接触して形成された電極をセンス電極Ｓ２とする。
また、ドレイン電極７の電位を電位Ｖｄとし、ソース電極６の電位を電位Ｖｓとし、センス電極Ｓ１の電位をセンス電位Ｖｓ１とし、センス電極Ｓ２の電位をセンス電位Ｖｓ２とする。
ＩＧＢＴである本実施の形態の半導体装置では、ドレイン電極７からｐ型の不純物領域３Ｂにホールが流れ込む。しかしながら、第１の実施の形態においても記載されたように、ｐ型の不純物領域３Ｂを流れる電流の影響を抑制することができる。そのため、ＩＧＢＴであっても、第１の実施の形態における効果と同様の効果を得ることができる。
なお、第２の実施の形態、第３の実施の形態、第４の実施の形態、第５の実施の形態、第６の実施の形態、第７の実施の形態、第８の実施の形態および第９の実施の形態における構成についても、ＩＧＢＴに適用可能であり、かつ、同様の効果が得られる。
＜以上に記載された実施の形態によって生じる効果について＞
次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
以上に記載された実施の形態によれば、半導体装置は、第１の導電型（ｎ型）の半導体層と、第２の導電型（ｐ型）の第１の不純物領域と、ｐ型の第２の不純物領域と、ｎ型の第１の半導体領域と、ｎ型の第２の半導体領域と、第１の電極と、第２の電極と、第３の電極と、ゲート電極５（またはゲート電極５Ａ）とを備える。ここで、ｎ型の半導体層は、たとえば、ｎ－型の半導体層２に対応するものである。また、ｐ型の第１の不純物領域は、たとえば、ｐ型の不純物領域３Ａに対応するものである。また、ｐ型の第２の不純物領域は、たとえば、ｐ型の不純物領域３Ｂ、ｐ型の不純物領域３Ｃ、ｐ型の不純物領域３Ｄ、ｐ型の不純物領域３Ｅ、ｐ型の不純物領域３Ｆ、ｐ型の不純物領域３Ｈ、ｐ型の不純物領域３Ｉ、ｐ型の不純物領域３Ｊおよびｐ型の不純物領域３Ｌのうちの少なくとも１つに対応するものである。また、ｎ型の第１の半導体領域は、たとえば、ｎ型の半導体領域４Ａに対応するものである。また、ｎ型の第２の半導体領域は、たとえば、ｎ＋型の半導体領域４Ｂ、ｎ＋型の半導体領域４Ｃ、ｎ＋型の半導体領域４Ｄ、ｎ＋型の半導体領域４Ｅ、ｎ＋型の半導体領域４Ｆ、ｎ＋型の半導体領域４Ｇ、ｎ＋型の半導体領域４Ｈ、ｎ＋型の半導体領域４Ｉ、ｎ＋型の半導体領域４Ｊ、ｎ＋型の半導体領域４Ｋ、ｎ＋型の半導体領域４Ｌおよびｎ＋型の半導体領域４Ｍのうちのいずれか１つに対応するものである。また、第１の電極は、たとえば、ソース電極６に対応するものである。また、第２の電極は、たとえば、センス電極Ｓ１およびセンス電極Ｓ１ａのうちの少なくとも１つに対応するものである。また、第３の電極は、たとえば、センス電極Ｓ２およびセンス電極Ｓ２ａのうちのいずれか１つに対応するものである。ｐ型の不純物領域３Ａは、ｎ－型の半導体層２の表層に部分的に形成される。ｐ型の不純物領域３Ｂは、ｎ－型の半導体層２の表層に部分的に形成される。また、ｐ型の不純物領域３Ｂは、ｐ型の不純物領域３Ａとは離間して形成される。ｎ＋型の半導体領域４Ａは、ｐ型の不純物領域３Ａの表層に部分的に形成される。ｎ＋型の半導体領域４Ｂは、ｐ型の不純物領域３Ｂの表層に部分的に形成される。ソース電極６は、ｐ型の不純物領域３Ａの上面とｎ＋型の半導体領域４Ａの上面とに接触して形成される。センス電極Ｓ１は、ｐ型の不純物領域３Ｂの上面に接触して形成される。センス電極Ｓ２は、ｎ＋型の半導体領域４Ｂの上面に接触して形成される。ゲート電極５は、ｎ－型の半導体層２とｎ＋型の半導体領域４Ａとに挟まれるｐ型の不純物領域３Ａの上面に、絶縁膜を介して設けられる。そして、ｐ型の不純物領域３Ｂは、少なくともｎ＋型の半導体領域４Ｂの下方に、ｐ型の不純物領域３Ｂの表層における欠陥密度よりも高い欠陥密度を有する欠陥領域１０００を備える。
このような構成によれば、ｐ型の不純物領域３Ｂにおける、特に、欠陥領域１０００における電子のライフタイムを低下させることができるため、寄生トランジスタの動作を抑制することができる。そのため、センス電位に基づく温度などの測定精度が低下することを抑制することができる。
なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、以上に記載された実施の形態によれば、ｎ＋型の半導体領域４Ｂとｐ型の不純物領域３Ｂとの間のｐｎ接合における順バイアス電流をＩｃ、ｐ型の不純物領域３Ｂからｎ－型の半導体層２へ流れ出す電流をＩｅ、欠陥領域１０００の厚さをＷ、ｐ型の不純物領域３Ｂにおける電子の拡散係数をＤ ｎ 、ｐ型の不純物領域３Ｂにおける電子のライフタイムをτ ｎ とする場合、欠陥領域１０００において、以下の式のうちの少なくとも１つが満たされる。
Figure 0007080166000006
Figure 0007080166000007
このような構成によれば、ｐ型の不純物領域３Ｂに注入された電子に起因する電子濃度が指数関数的に低下し、距離Ｗを移動した時点でほぼ０になる。よって、ｐ型の不純物領域３Ｂにおける、特に、欠陥領域１０００における電子のライフタイムを低下させることができる。
また、以上に記載された実施の形態によれば、ソース電極６がｐ型の不純物領域３Ｃ（またはｐ型の不純物領域３Ｆ）と電気的に接続される。このような構成によれば、電圧センス構造におけるｐ型の不純物領域３Ｃに流れる変位電流は、すべてセンス電極Ｓ１でバイパスされる。したがって、センス電位Ｖｓ１－センス電位Ｖｓ２への影響は大幅に低下する。
また、以上に記載された実施の形態によれば、センス電極Ｓ１は、平面視において、センス電極Ｓ２を囲んで配置される。このような構成によれば、電圧センス構造におけるｐ型の不純物領域３Ｃに流れる変位電流は、すべてセンス電極Ｓ１でバイパスされる。したがって、センス電位Ｖｓ１－センス電位Ｖｓ２への影響は大幅に低下する。
また、以上に記載された実施の形態によれば、ｐ型の不純物領域３Ｄ（またはｐ型の不純物領域３Ｅ）とｎ＋型の半導体領域４Ｄ（またはｎ＋型の半導体領域４Ｅ）とセンス電極Ｓ１（またはセンス電極Ｓ１ａ）とセンス電極Ｓ２（またはセンス電極Ｓ２ａ）とを備える構造を電圧センス構造とする場合、複数の電圧センス構造を備える。このような構成によれば、電流値自体よりも電流比の方が精度が高ければ、電流比を用いることによって電圧センス精度を高めることができる。
また、以上に記載された実施の形態によれば、複数の電圧センス構造におけるｐ型の不純物領域３Ｄ（およびｐ型の不純物領域３Ｅ）、ｎ＋型の半導体領域４Ｄ（およびｎ＋型の半導体領域４Ｅ）、センス電極Ｓ１（およびセンス電極Ｓ１ａ）およびセンス電極Ｓ２（およびセンス電極Ｓ２ａ）のそれぞれが、互いに線対称に配置される。このような構成によれば、対称に配置された２つの電圧センス構造においてそれぞれ発生する変位電流が概ね一致する。そして、ｐ型の不純物領域３Ｄの抵抗に変位電流が流れることで発生する電圧と、ｐ型の不純物領域３Ｅの抵抗に変位電流が流れることで発生する電圧とが概ね一致する。そのため、変位電流起因の電圧が相殺され、電位Ｖｄの変動による影響を大幅に緩和することができる。

また、以上に記載された実施の形態によれば、複数の電圧センス構造が電気的に直列に接続される。このような構成によれば、センス電位Ｖｓ１－センス電位Ｖｓ２を受信する回路側の設計に応じて、出力電圧の調整を行うことが可能である。
また、以上に記載された実施の形態によれば、ゲート電極５Ａは、ｎ－型の半導体層２とｎ＋型の半導体領域４Ｊとに挟まれるｐ型の不純物領域３Ｊの上面にも絶縁膜を介して設けられる。このような構成によれば、電圧センスに用いる定電圧源を半導体チップ上に搭載することができる。
また、以上に記載された実施の形態によれば、ｎ－型の半導体層２とｎ＋型の半導体領域４Ｊとに挟まれるｐ型の不純物領域３Ｊの上面の幅は、ｎ－型の半導体層２とｎ＋型の半導体領域４Ａとに挟まれるｐ型の不純物領域３Ａの上面の幅よりも広い。このような構成によれば、ｐ型の不純物領域３Ｊの上面の比較的幅の長いチャネルを有するＭＯＳＦＥＴの電流飽和特性を利用して、安定した定電流を供給しつつ、電位Ｖｓ－センス電位Ｖｓ２を測定することができる。
また、以上に記載された実施の形態によれば、複数のｐ型の不純物領域３Ｊが形成される。そして、ゲート電極５Ａは、複数のｐ型の不純物領域３Ｊに跨って形成される。このような構成によれば、電圧センスに用いる定電圧源を半導体チップ上に搭載することができる。また、電流値自体よりも電流比の方が精度が高ければ、電流比を用いることによって電圧センス精度を高めることができる。
また、以上に記載された実施の形態によれば、ゲート電極５Ａに印加される電圧によって半導体装置がオン状態またはオフ状態に固定された際に、センス電極Ｓ１とセンス電極Ｓ２との間の電圧が測定される。このような構成によれば、ドレイン電位（電位Ｖｄ）の変動が極めて小さくなるため、電圧センス精度が大幅に向上する。
また、以上に記載された実施の形態によれば、半導体装置は、ｎ－型の半導体層２の下面に形成されるｐ＋型の半導体基板１ａと、ｐ＋型の半導体基板１ａの下面に形成される第４の電極とを備える。ここで、第４の電極は、たとえば、ドレイン電極７に対応するものである。このような構成によれば、ＩＧＢＴであっても、ｐ型の不純物領域３Ｂにおける、特に、欠陥領域１０００における電子のライフタイムを低下させることができるため、寄生トランジスタの動作を抑制することができる。そのため、センス電位に基づく温度などの測定精度が低下することを抑制することができる。
以上に記載された実施の形態によれば、半導体装置の製造方法において、ｎ－型の半導体層２の表層に、ｐ型の不純物領域３Ａを部分的に形成する。そして、ｎ－型の半導体層２の表層の、ｐ型の不純物領域３Ａとは離間する位置に、ｐ型の不純物領域３Ｂを部分的に形成する。そして、ｐ型の不純物領域３Ｂの底部に電子線、プロトンまたはヘリウムを照射することによって、ｐ型の不純物領域３Ｂの表層における欠陥密度よりも高い欠陥密度を有する欠陥領域１０００を形成する。そして、ｐ型の不純物領域３Ａの表層に、第１の導電型のｎ＋型の半導体領域４Ａを部分的に形成する。そして、ｐ型の不純物領域３Ｂの表層に、第１の導電型のｎ＋型の半導体領域４Ｂを部分的に形成する。そして、ｐ型の不純物領域３Ａの上面とｎ＋型の半導体領域４Ａの上面とに接触するソース電極６を形成する。そして、ｐ型の不純物領域３Ｂの上面に接触するセンス電極Ｓ１を形成する。そして、ｎ＋型の半導体領域４Ｂの上面に接触するセンス電極Ｓ２を形成する。そして、ｎ－型の半導体層２とｎ＋型の半導体領域４Ａとに挟まれるｐ型の不純物領域３Ａの上面に、絶縁膜を介してゲート電極５を形成する。
このような構成によれば、ｐ型の不純物領域３Ｂの底部に欠陥領域１０００を形成することができる。よって、ｐ型の不純物領域３Ｂにおける、特に、欠陥領域１０００における電子のライフタイムを低下させることができるため、寄生トランジスタの動作を抑制することができる。
なお、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
＜以上に記載された実施の形態における変形例について＞
以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
また、本願明細書における説明は、本技術に関連するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
１ ｎ＋型の半導体基板、１ａ ｐ＋型の半導体基板、２ ｎ－型の半導体層、３，３Ａ，３Ｂ，３Ｃ，３Ｄ，３Ｅ，３Ｆ，３Ｈ，３Ｉ，３Ｊ，３Ｌ ｐ型の不純物領域、４，４Ａ，４Ｂ，４Ｃ，４Ｄ，４Ｅ，４Ｆ，４Ｇ，４Ｈ，４Ｉ，４Ｊ，４Ｋ，４Ｌ，４Ｍ，４０１Ｊ，４０２Ｊ ｎ＋型の半導体領域、５，５Ａ，５Ｂ ゲート電極、５ａ ｎ型のポリシリコン、５ｂ ｐ型のポリシリコン、６ ソース電極、７ ドレイン電極、１０００ 欠陥領域。

Claims (12)

  1. 第１の導電型の半導体層と、
    前記半導体層の表層に部分的に形成される第２の導電型の第１の不純物領域と、
    前記半導体層の表層に部分的に形成され、かつ、前記第１の不純物領域とは離間して形成される第２の導電型の第２の不純物領域と、
    前記第１の不純物領域の表層に部分的に形成される第１の導電型の第１の半導体領域と、
    前記第２の不純物領域の表層に部分的に形成される第１の導電型の第２の半導体領域と、
    前記第１の不純物領域の上面と前記第１の半導体領域の上面とに接触して形成される第１の電極と、
    前記第２の不純物領域の上面に接触して形成される第２の電極と、
    前記第２の半導体領域の上面に接触して形成される第３の電極と、
    前記半導体層と前記第１の半導体領域とに挟まれる前記第１の不純物領域の上面に絶縁膜を介して設けられるゲート電極とを備え、
    前記第２の不純物領域は、少なくとも前記第２の半導体領域の底部に、前記第２の不純物領域の表層における欠陥密度よりも高い欠陥密度を有する領域または重金属が拡散された領域である低ライフタイム領域を備え、
    前記ゲート電極は、前記半導体層と前記第２の半導体領域とに挟まれる前記第２の不純物領域の上面にも絶縁膜を介して設けられる、
    半導体装置。
  2. 前記第２の半導体領域と前記第２の不純物領域との間のｐｎ接合における順バイアス電流をＩｃ、前記第２の不純物領域から前記半導体層へ流れ出す電流をＩｅ、前記低ライフタイム領域の厚さをＷ、前記第２の不純物領域における電子の拡散係数をＤｎ、前記第２の不純物領域における電子のライフタイムをτｎとする場合、前記低ライフタイム領域において、以下の式のうちの少なくとも１つが満たされる、
    Figure 0007080166000008
    Figure 0007080166000009
     請求項１に記載の半導体装置。
  3. 前記第１の電極が前記第２の不純物領域と電気的に接続される、
    請求項１または請求項２に記載の半導体装置。
  4. 前記第２の電極は、平面視において、前記第３の電極を囲んで配置される、
    請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
  5. 前記第２の不純物領域と前記第２の半導体領域と前記第２の電極と前記第３の電極とを備える構造を電圧センス構造とし、
    複数の前記電圧センス構造を備える、
    請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
  6. 複数の前記電圧センス構造における前記第２の不純物領域、前記第２の半導体領域、前記第２の電極および前記第３の電極のそれぞれが、互いに線対称に配置される、
    請求項５に記載の半導体装置。
  7. 複数の前記電圧センス構造が電気的に直列に接続される、
    請求項５に記載の半導体装置。
  8. 前記半導体層と前記第２の半導体領域とに挟まれる前記第２の不純物領域の上面の幅は、前記半導体層と前記第１の半導体領域とに挟まれる前記第１の不純物領域の上面の幅よりも広い、
    請求項１に記載の半導体装置。
  9. 複数の前記第２の不純物領域が形成され、
    前記ゲート電極は、複数の前記第２の不純物領域に跨って形成される、
    請求項１または請求項２に記載の半導体装置。
  10. 前記ゲート電極に印加される電圧によって半導体装置がオン状態またはオフ状態に固定された際に、前記第２の電極と前記第３の電極との間の電圧が測定される、
    請求項１から請求項７のうちのいずれか１項に記載の半導体装置。
  11. 前記半導体層の下面に形成される第２の導電型の半導体基板と、
    前記半導体基板の下面に形成される第４の電極とをさらに備える、
    請求項１から請求項１０のうちのいずれか１項に記載の半導体装置。
  12. 第１の導電型の半導体層の表層に、第２の導電型の第１の不純物領域を部分的に形成し、
    前記半導体層の表層の、前記第１の不純物領域とは離間する位置に、第２の導電型の第２の不純物領域を部分的に形成し、
    前記第２の不純物領域の少なくとも底部に電子線、プロトンまたはヘリウムを照射する、または、重金属を拡散させることによって、前記第２の不純物領域の表層における欠陥密度よりも高い欠陥密度を有する領域または重金属が拡散された領域である低ライフタイム領域を形成し、
    前記第１の不純物領域の表層に、第１の導電型の第１の半導体領域を部分的に形成し、
    前記第２の不純物領域の表層に、第１の導電型の第２の半導体領域を部分的に形成し、
    前記第１の不純物領域の上面と前記第１の半導体領域の上面とに接触する第１の電極を形成し、
    前記第２の不純物領域の上面に接触する第２の電極を形成し、
    前記第２の半導体領域の上面に接触する第３の電極を形成し、
    前記半導体層と前記第１の半導体領域とに挟まれる前記第１の不純物領域の上面に、絶縁膜を介してゲート電極を形成し、
    前記ゲート電極は、前記半導体層と前記第２の半導体領域とに挟まれる前記第２の不純物領域の上面にも絶縁膜を介して設けられる、
    半導体装置の製造方法。
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